KR102821943B1 - SRAM cell array, driving method and device therefor, and program therefor - Google Patents
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Abstract
본 발명의 에스램 셀 어레이는, 복수 개의 에스램 셀에 연결된 워드라인, 상기 워드라인의 일단에 연결된 드라이버, 상기 드라이버의 입력에 연결된 디코더, 상기 각 워드라인에 연결되고 일 단에 제1 트랜지스터가 연결된 제1 선로, 상기 제1 선로에서 분기되어 상기 드라이버에 연결된 제2 선로, 각 워드라인의 제1 기생 커패시터, 상기 제1 선로 상에 연결되며 모든 워드라인의 파워단을 연결해 구성된 제2 기생 커패시터를 포함한다.The SRAM cell array of the present invention includes a word line connected to a plurality of SRAM cells, a driver connected to one end of the word line, a decoder connected to an input of the driver, a first line connected to each of the word lines and having a first transistor connected to one end, a second line branched from the first line and connected to the driver, a first parasitic capacitor of each word line, and a second parasitic capacitor connected to the first line and configured by connecting power terminals of all word lines.
Description
본 발명은 에스램 셀(SRAM cell)의 워드라인(Wordline)의 전압을 낮추는 방법에 관한 것으로, 보다 구체적으로는 SRAM(Static Random Access Memory)의 낮은 전압 동작을 위한 read assist circuit의 한 종류인 Wordline underdrive(이하, WLUD)의 기존 문제를 해결한 발명에 관한 것이다.The present invention relates to a method for lowering the voltage of a wordline of an SRAM cell, and more specifically, to an invention that solves an existing problem of a wordline underdrive (hereinafter, WLUD), which is a type of read assist circuit for low voltage operation of an SRAM (Static Random Access Memory).
WLUD는 워드라인(WL)이 온(on)될 때 기존의 전압보다 낮은 전압을 사용하여 읽기 동작시 에스램 셀(SRAM cell)에 저장된 데이터(data)가 바뀌지 않도록 도와주는 역할을 한다.WLUD helps prevent data stored in an SRAM cell from being changed during a read operation by using a lower voltage than the conventional voltage when the word line (WL) is turned on.
도 1은 종래기술에 따른 워드라인(Word Line, WL) 전압을 낮추는 방법을 보여준다. 종래기술은 워드라인(WL)과 VSS를 PMOS 트랜지스터(transistor)로 연결한다.Figure 1 shows a method of lowering the word line (WL) voltage according to the prior art. The prior art connects the word line (WL) and VSS with a PMOS transistor.
RA 전압이 0일 때 VSS와 연결된 PMOS 트랜지스터가 온(on) 상태이기 때문에 워드라인(WL)의 전압이 VDD보다 낮아진다. 이때의 VDD 전압과 연결된 워드라인 드라이버(WL driver, 미도시)의 PMOS 트랜지스터와 RA 신호가 연결된 PMOS 트랜지스터의 전압 분배에 따라 달라진다. 이후 일정 시간이 지나면 RA 전압을 VDD로 만들어 RA 신호와 연결된 PMOS 트랜지스터를 오프(off)시키고 워드라인(WL)의 전압을 VDD로 만들어 준다. When the RA voltage is 0, the PMOS transistor connected to VSS is turned on, so the voltage of the word line (WL) becomes lower than VDD. At this time, it varies depending on the voltage distribution of the PMOS transistor of the word line driver (WL driver, not shown) connected to the VDD voltage and the PMOS transistor connected to the RA signal. After a certain period of time, the RA voltage is made VDD, the PMOS transistor connected to the RA signal is turned off, and the voltage of the word line (WL) is made VDD.
하지만 이 종래기술에 따르면, 정적인 전류가 흐르기 때문에 파워 소모가 심하다는 문제점이 있다.However, this conventional technology has the problem of high power consumption because static current flows.
또한 종래기술에 따르면, PMOS 트랜지스터를 필요로 하기 때문에, 면적 손해(area penalty)가 발생한다.Additionally, according to the prior art, an area penalty occurs because a PMOS transistor is required.
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본 발명은 이 같은 기술적 배경에 창안된 것으로, WLUD의 문제점을 해소하면서, 저전압 구동을 가능케 하는 것이다.The present invention was created against this technical background to solve the problems of WLUD while enabling low-voltage operation.
일 실시예의 에스램 셀 어레이는, 복수 개의 에스램 셀에 연결된 워드라인, 상기 워드라인의 일단에 연결된 드라이버, 상기 드라이버의 입력에 연결된 디코더, 상기 각 워드라인에 연결되고 일 단에 제1 트랜지스터가 연결된 제1 선로, 상기 제1 선로에서 분기되어 상기 드라이버에 연결된 제2 선로, 각 워드라인의 제1 기생 커패시터, 상기 제1 선로 상에 연결되며 모든 워드라인의 파워단을 연결해 구성된 제2 기생 커패시터를 포함한다.An SRAM cell array of one embodiment includes a word line connected to a plurality of SRAM cells, a driver connected to one end of the word line, a decoder connected to an input of the driver, a first line connected to each of the word lines and having a first transistor connected to one end, a second line branched from the first line and connected to the driver, a first parasitic capacitor of each word line, and a second parasitic capacitor connected on the first line and configured to connect power terminals of all word lines.
상기 드라이버는 PMOS 트랜지스터와 NMOS 트랜지스터를 포함하고, 상기 PMOS 트랜지스터의 드레인이 상기 NMOS 트랜지스터의 드레인에 연결되고, 상기 PMOS 트랜지스터와 상기 NMOS 트랜지스터의 게이트는 공통 연결되어 드라이버와 연결된다.The above driver includes a PMOS transistor and an NMOS transistor, a drain of the PMOS transistor is connected to a drain of the NMOS transistor, and gates of the PMOS transistor and the NMOS transistor are commonly connected to the driver.
또한, 상기 제2 선로는 상기 PMOS 트랜지스터의 소오스에 연결된다.Additionally, the second line is connected to the source of the PMOS transistor.
상기 제2 기생 커패시터의 용량은 상기 제1 기생 커패시터의 용량보다 크다.The capacitance of the second parasitic capacitor is greater than the capacitance of the first parasitic capacitor.
본 발명의 다른 실시예의 구동 방법은, 상기 제1 트랜지스터가 VDD와 상기 제2 기생 커패시터를 연결하여 상기 제2 기생 커패시터의 전압을 VDD로 충전하는 제1 단계와, 1개의 상기 드라이버를 온(on)시켜 상기 제2 기생 커패시터와 워드라인의 상기 제1 기생 커패시터를 전하 공유((charge sharing)하는 제2 단계와, 상기 제 1 트랜지스터를 통해서 입력되는 VDD를 가지고 상기 제1 및 제2 기생 커패시터를 충전해 워드라인의 전압을 VDD로 상승시키는 제3 단계를 포함한다.A driving method of another embodiment of the present invention includes a first step of connecting VDD and the second parasitic capacitor by the first transistor to charge the voltage of the second parasitic capacitor to VDD, a second step of turning on one of the drivers to charge share the second parasitic capacitor and the first parasitic capacitor of a word line, and a third step of charging the first and second parasitic capacitors with VDD input through the first transistor to increase the voltage of the word line to VDD.
또한, 상기 제3 단계가 종료된 후에는 상기 제1 단계로 복귀해 단계들을 순환한다.Additionally, after the third step is completed, the process returns to the first step and cycles through the steps.
상기 제1 단계에서, 상기 제1 기생 커패시터는 방전되며, 상기 제2 단계에서, 상기 제1 트랜지스터를 오프시켜 상기 제2 기생 커패시터가 플로팅된다.In the first step, the first parasitic capacitor is discharged, and in the second step, the first transistor is turned off to float the second parasitic capacitor.
또한 본 발명의 다른 실시예에서는 상술한 방법을 구현하는 연산 장치 및 컴퓨터가 실행할 수 있도록 코딩된 프로그램을 기록한 기록 매체를 개시한다.In addition, in another embodiment of the present invention, a computing device implementing the above-described method and a recording medium recording a program coded so that a computer can execute it are disclosed.
종래기술(WLDU)에서는 정적인 전류로 인해 파워 소모가 발생하였고, PMOS 트랜지스터가 필요해서 면적 손해가 발생하였다.In the prior art (WLDU), power consumption occurred due to static current, and area loss occurred because PMOS transistors were required.
그러나, 본 발명에서는 정적인 전류가 없기 때문에 파워 소모의 문제점을 개선하며, 또한 PMOS 트랜지스터를 사용하지 않기 때문에, 면적 손해에 따른 문제점을 해결한다.However, since the present invention has no static current, the problem of power consumption is improved, and since a PMOS transistor is not used, the problem of area loss is solved.
도 1은 종래 기술을 보여주는 도면이다.
도 2는 본 발명에 사용되는 에스램 셀의 회로 구성의 일 예를 보여주는 도면이다.
도 3은 본 발명에 따른 워드라인의 배선 관계를 보여주는 도면이다.
도 4 내지 도 7은 데이터 읽기 과정에서 단계별 각 신호의 파형과 신호의 흐름을 시간의 순서에 따라 보여준다.
도 8은 본 발명에 따른 구동 장치의 블록도이다.Figure 1 is a drawing showing a prior art.
FIG. 2 is a diagram showing an example of a circuit configuration of an SRAM cell used in the present invention.
Figure 3 is a drawing showing the wiring relationship of a word line according to the present invention.
Figures 4 to 7 show the waveforms and signal flow of each signal in time order during the data reading process.
Figure 8 is a block diagram of a driving device according to the present invention.
이하에서는 도면을 참조하여 본 발명의 실시예들을 구체적으로 설명하도록 한다. 다만, 하기의 설명 및 첨부된 도면에서 본 발명의 요지를 흐릴 수 있는 공지 기능 또는 구성에 대한 상세한 설명은 생략한다. 덧붙여, 명세서 전체에서, 어떤 구성 요소를 '포함'한다는 것은, 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라, 다른 구성요소를 더 포함할 수 있는 것을 의미한다.Hereinafter, embodiments of the present invention will be specifically described with reference to the drawings. However, detailed descriptions of well-known functions or configurations that may obscure the gist of the present invention in the following description and the attached drawings will be omitted. In addition, throughout the specification, the term "including" a component does not exclude other components unless specifically stated to the contrary, but rather means that other components may be included.
또한, 제 1, 제 2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제 1 구성 요소는 제 2 구성 요소로 명명될 수 있고, 유사하게 제 2 구성 요소도 제 1 구성 요소로 명명될 수 있다.Also, while the terms first, second, etc. may be used to describe various components, the components should not be limited by the terms. The terms may be used to distinguish one component from another. For example, without departing from the scope of the present invention, the first component may be referred to as the second component, and similarly, the second component may also be referred to as the first component.
본 발명에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "구비하다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.The terminology used herein is only used to describe specific embodiments and is not intended to limit the present invention. The singular expression includes the plural expression unless the context clearly indicates otherwise. In this application, it should be understood that the terms "comprises" or "includes" and the like are intended to specify the presence of a described feature, number, step, operation, component, part, or combination thereof, but do not exclude in advance the possibility of the presence or addition of one or more other features, numbers, steps, operations, components, parts, or combinations thereof.
특별히 다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미이다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미인 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.Unless specifically defined otherwise, all terms used herein, including technical or scientific terms, have the same meaning as commonly understood by one of ordinary skill in the art to which this invention belongs. Terms defined in commonly used dictionaries, such as those defined in common dictionaries, should be interpreted as having a meaning consistent with the meaning they have in the context of the relevant art, and shall not be interpreted in an idealized or overly formal sense unless explicitly defined in this application.
도 2는 본 발명에 사용되는 일 예의 에스램 셀을 나타내는 등가 회로도이다. FIG. 2 is an equivalent circuit diagram showing an example of an SRAM cell used in the present invention.
도 2를 참조하면, 에스램 셀은 1쌍의 비트 라인들(BL, BLB) 또는 워드라인(WL)과 연결되는 복수의 트랜지스터들을 포함하고, 복수의 트랜지스터들은 1쌍의 전송 트랜지스터들(PT1, PT2), 1쌍의 풀업 트랜지스터들(PU1, PU2) 및 1쌍의 풀다운 트랜지스터(PD1, PD2)를 포함한다. 제1 및 제2 풀업 트랜지스터(PU1, PU2)는 PMOS 트랜지스터이고, 제1 및 제2 풀다운 트랜지스터(PD1, PD2) 및 제1 및 제2 전송 트랜지스터(PT1, PT2)는 NMOS 트랜지스터이다.Referring to FIG. 2, an SRAM cell includes a plurality of transistors connected to a pair of bit lines (BL, BLB) or a word line (WL), and the plurality of transistors include a pair of transfer transistors (PT1, PT2), a pair of pull-up transistors (PU1, PU2), and a pair of pull-down transistors (PD1, PD2). The first and second pull-up transistors (PU1, PU2) are PMOS transistors, and the first and second pull-down transistors (PD1, PD2) and the first and second transfer transistors (PT1, PT2) are NMOS transistors.
제1 및 제2 전송 트랜지스터(PT1, PT2)의 게이트는 워드라인(WL)에 연결되고 드레인들은 1쌍의 비트 라인들(BL, BLB)에 각각 연결된다. 제1 및 제2 풀업 트랜지스터(PU1, PU2)의 소오스는 셀 전원 라인(CVDD)에 연결되고, 제1 및 제2 풀다운 트랜지스터들(PD1, PD2)의 소오스는 접지 라인(GND)에 연결된다. 제1 전송 트랜지스터(PT1)의 소오스, 제1 풀업 트랜지스터(PU1)의 드레인 및 제1 풀다운 트랜지스터(PD1)의 드레인은 제1 노드(N1)에서 공통으로 연결된다. 제2 전송 트랜지스터(PT2)의 소오스, 제2 풀업 트랜지스터(PU2)의 드레인 및 제2 풀다운 트랜지스터(PD2)의 드레인은 제2 노드(N1)에서 공통으로 연결된다. 제1 풀업 트랜지스터(PU1)의 게이트와 제1 풀다운 트랜지스터(PD1)의 게이트는 상기 제2 노드(N2)에 공통으로 연결되어 제1 래치를 구성한다. 상기 제2 풀업 트랜지스터(PU2)의 게이트와 상기 제2 풀다운 트랜지스터(PD2)의 게이트는 상기 제1 노드(N1)에 공통으로 연결되어 제2 래치를 구성한다.The gates of the first and second transfer transistors (PT1, PT2) are connected to a word line (WL), and the drains are connected to a pair of bit lines (BL, BLB), respectively. The sources of the first and second pull-up transistors (PU1, PU2) are connected to a cell power line (CVDD), and the sources of the first and second pull-down transistors (PD1, PD2) are connected to a ground line (GND). The source of the first transfer transistor (PT1), the drain of the first pull-up transistor (PU1), and the drain of the first pull-down transistor (PD1) are commonly connected to a first node (N1). The source of the second transfer transistor (PT2), the drain of the second pull-up transistor (PU2), and the drain of the second pull-down transistor (PD2) are commonly connected to a second node (N1). The gate of the first pull-up transistor (PU1) and the gate of the first pull-down transistor (PD1) are commonly connected to the second node (N2) to form a first latch. The gate of the second pull-up transistor (PU2) and the gate of the second pull-down transistor (PD2) are commonly connected to the first node (N1) to form a second latch.
여기서, 제1 노드(N1)가 하이 레벨이면, 제2 풀업 트랜지스터(PU2)는 턴 오프되고 제2 구동 트랜지스터(PD2)는 턴 온되어, 상기 제2 노드(N2)가 로우 레벨이 된다. 제2 노드(N2)가 로우 레벨로 변함에 따라, 제1 풀업 트랜지스터(PU1)는 턴 온되고 제2 풀다운 트랜지스터(PD1)는 턴 오프되어, 제1 노드(N1)는 하이 레벨을 유지한다.Here, when the first node (N1) is at a high level, the second pull-up transistor (PU2) is turned off and the second driving transistor (PD2) is turned on, so that the second node (N2) becomes a low level. As the second node (N2) changes to a low level, the first pull-up transistor (PU1) is turned on and the second pull-down transistor (PD1) is turned off, so that the first node (N1) maintains a high level.
제2 노드(N2)가 하이 레벨이면, 제1 풀업 트랜지스터(PU1)는 턴 오프되고 제1 풀다운 트랜지스터(PD1)는 턴온되어, 제1 노드(N1)가 로우 레벨로 된다. 제1 노드(N1)가 로우 레벨이 됨에 따라, 제2 풀업 트랜지스터(PU2)는 턴 온되고 제2 풀다운 트랜지스터(PD2)는 턴 오프되어, 제2 노드(N2)는 하이 레벨을 유지한다.When the second node (N2) is at a high level, the first pull-up transistor (PU1) is turned off and the first pull-down transistor (PD1) is turned on, so that the first node (N1) becomes a low level. As the first node (N1) becomes a low level, the second pull-up transistor (PU2) is turned on and the second pull-down transistor (PD2) is turned off, so that the second node (N2) maintains a high level.
따라서, 워드 라인(WL)에 인가되는 구동신호에 근거하여 제1 및 제2 전송 트랜지스터들(PT1, PT2)이 턴 온되면, 비트라인들(BL, /BL)에 제공되는 데이터 신호가 제1 및 제2 전송 트랜지스터들(PT1, PT2)을 통해 제1 및 제2 노드들(N1, N2)에 래치된다. Accordingly, when the first and second transmission transistors (PT1, PT2) are turned on based on the driving signal applied to the word line (WL), the data signal provided to the bit lines (BL, /BL) is latched to the first and second nodes (N1, N2) through the first and second transmission transistors (PT1, PT2).
한편, 제1 및 제2 노드들(N1, N2)에 래치된 데이터는, 제1 및 제2 전송 트랜지스터들(PT1, PT2)가 턴온되면, 제1 및 제2 전송 트랜지스터들(PT1, PT2)를 통해 비트 라인들(BL, /BL)로 제공된다. 따라서, 비트 라인들(BL, /BL)에 제공된 신호들이 감지 증폭기(미도시)를 통해 센싱되어 제1 및 제2 노드들(N1, N2)에 래치된 데이터가 리드된다.Meanwhile, data latched in the first and second nodes (N1, N2) are provided to the bit lines (BL, /BL) through the first and second transmission transistors (PT1, PT2) when the first and second transmission transistors (PT1, PT2) are turned on. Accordingly, signals provided to the bit lines (BL, /BL) are sensed through a sense amplifier (not shown), and data latched in the first and second nodes (N1, N2) are read.
도 3은 본 발명에 따른 에스램 셀 어레이의 배선 관계를 보여주는 도면이다.FIG. 3 is a drawing showing the wiring relationship of an SRAM cell array according to the present invention.
도 3에 예시된 바처럼, 본 발명에서는 각 워드라인(WL)마다 128개의 에스램 셀(SRAM 6T)이 연결되고, 워드라인(WL)은 256개인 것을 예로 설명한다.As illustrated in FIG. 3, the present invention explains by way of example that 128 SRAM cells (SRAM 6T) are connected to each word line (WL), and the number of word lines (WL) is 256.
에스램 셀 어레이는, 각 워드라인(WL)의 일단에 연결된 드라이버(RDn), 드라이버의 입력에 연결된 디코더(XDEC), 각 워드라인에 연결되고 일 단에 제1 트랜지스터(TR1)가 연결된 제1 선로(L1), 상기 제1 선로(L1)에서 분기되어 상기 드라이버(RDn))에 연결된 제2 선로(L2), 워드라인의 제1 기생 커패시터(PC1), 상기 제1 선로(L1) 상에 연결되며 모든 워드라인(WL)의 파워단을 묶어서 만든 제2 기생 커패시터(PC2)를 포함한다. The SRAM cell array includes a driver (RDn) connected to one end of each word line (WL), a decoder (XDEC) connected to an input of the driver, a first line (L1) connected to each word line and having a first transistor (TR1) connected to one end, a second line (L2) branched from the first line (L1) and connected to the driver (RDn), a first parasitic capacitor (PC1) of the word line, and a second parasitic capacitor (PC2) connected on the first line (L1) and formed by tying together power stages of all word lines (WL).
여기서, 상기 드라이버(RDn)는 PMOS 트랜지스터(TR2)와 NMOS 트랜지스터(TR3)를 포함하고, PMOS 트랜지스터(TR2)의 드레인이 NMOS 트랜지스터(TR2)의 드레인에 연결되고, PMOS 트랜지스터(TR2)와 NMOS 트랜지스터(TR2)의 게이트는 공통 연결되어 드라이버(RDn)와 연결된다.Here, the driver (RDn) includes a PMOS transistor (TR2) and an NMOS transistor (TR3), the drain of the PMOS transistor (TR2) is connected to the drain of the NMOS transistor (TR2), and the gates of the PMOS transistor (TR2) and the NMOS transistor (TR2) are commonly connected to the driver (RDn).
여기서, 상기 제2 선로(L2)는 PMOS 트랜지스터(TR2)의 소오스에 연결된다.Here, the second line (L2) is connected to the source of the PMOS transistor (TR2).
이하, 본 발명에 따른 어스램 셀 어레의 구동 방법을 설명하면 다음과 같다.Hereinafter, a method for driving an earthram cell array according to the present invention will be described.
에스램(SRAM)의 프리차지(precharge)동작 중에는 제1 트랜지스터(TR1)가 VDD와 제2 기생 커패시터(PC2)를 연결하여 기생 커패시터(PC2)의 전압을 VDD로 만든다. During the precharge operation of SRAM, the first transistor (TR1) connects VDD and the second parasitic capacitor (PC2) to make the voltage of the parasitic capacitor (PC2) VDD.
읽기 동작 시에는 제1 트랜지스터(TR1)는 동작을 하지 않고 기생 커패시터(PC2)는 플로팅(floating)상태가 된다. 이때 1개의 워드라인 드라이버가 온(on)이 되면 전하공유(charge sharing)을 이용하여 워드라인(WL)의 제1 기생 커패시터로 전하(charge)를 공유해 워드라인(WL)의 전압이 VDD보다 낮게 만들 수 있다. 이러한 방식을 이용하면 정적인 전류 없이 워드라인(WL)의 전압을 낮출 수 있다.During a read operation, the first transistor (TR1) does not operate and the parasitic capacitor (PC2) is in a floating state. At this time, when one word line driver is turned on, charge sharing is used to share the charge with the first parasitic capacitor of the word line (WL), so that the voltage of the word line (WL) can be made lower than VDD. Using this method, the voltage of the word line (WL) can be lowered without static current.
한편, 도 3 및 본 명세서에서 사용되는 신호의 약어 표기는 표 1과 같다.Meanwhile, the abbreviations of signals used in FIG. 3 and this specification are as shown in Table 1.
- 1일 경우 워드라인의 전압이 0이 됨.Decoder, a signal to select a word line - if 0, the voltage of the word line becomes VDD
- When it is 1, the voltage of the word line becomes 0.
이하, 상술한 구동 방법의 자세한 구동 상태에 대해서 도 4 내지 도 7을 가지고 설명한다. 도 4 내지 도 7은 데이터 읽기 과정에서 단계별 각 신호의 파형과 신호의 흐름을 시간의 순서에 따라 보여준다. 본 발명의 구동 방법은 제1 내지 제4 단계를 포함한다.Hereinafter, the detailed driving state of the above-described driving method will be described with reference to FIGS. 4 to 7. FIGS. 4 to 7 show the waveforms of each signal and the flow of signals in time order during the data reading process. The driving method of the present invention includes steps 1 to 4.
도 4는 제1 단계에서의 신호 파형 및 신호 흐름을 보여준다.Figure 4 shows the signal waveform and signal flow in the first stage.
제1 단계는 제1 기생 커패시터(PC1)를 방전하고, 제2 기생 커패시터(PC2)를 프리차지(precharge)하는 시기로, 제1 단계에서의 각 신호 및 신호에 따른 동작 상태를 설명하면 다음과 같다.The first stage is the period of discharging the first parasitic capacitor (PC1) and precharging the second parasitic capacitor (PC2). The following describes each signal and the operating state according to the signal in the first stage.
WL_PRECHARGEb = 0: VDD와 제2 기생 커패시터(PC2)를 연결하여 제2 기생 커패시터를 충전.WL_PRECHARGEb = 0: Connect VDD and the second parasitic capacitor (PC2) to charge the second parasitic capacitor.
WL = 0, XDEC = 1: 읽기/쓰기 동작 오프, 드라이버(RDn)의 NMOS 트랜지스터(TR2)가 켜져 있으므로, 제1 기생 커패시터(PC1)는 방전됨.WL = 0, XDEC = 1: Read/write operation is off, the NMOS transistor (TR2) of the driver (RDn) is on, so the first parasitic capacitor (PC1) is discharged.
도 5는 제2 단계에서의 신호 파형 및 신호 흐름을 보여준다.Figure 5 shows the signal waveform and signal flow in the second stage.
제2 단계는 전하 공유를 통해 VDD를 낮추는 시기로, 제2 단계에서의 각 신호 및 신호에 따른 동작 상태를 설명하면 다음과 같다.The second stage is the period when VDD is lowered through charge sharing. The following describes each signal and the operating state according to the signal in the second stage.
WL_PRECHARGEb = VDD: VDD와 제2 기생 커패시터(PC2)를 연결한 PMOS 트랜지스터(TR2) 오프시켜 제2 기생 커패시터(PC2)를 플로팅시킴.WL_PRECHARGEb = VDD: Turn off the PMOS transistor (TR2) that connects VDD and the second parasitic capacitor (PC2) to float the second parasitic capacitor (PC2).
XDEC<255> = 0: 255번 워드라인(WL)이 선택된 것으로 예시적으로 설명함. 드라이버(RDn)를 통해 제2 기생 커패시터(PC2)와 제1 기생 커패시터(PC1)가 연결되어 전하 공유가 됨.XDEC<255> = 0: This is explained as an example where word line (WL) 255 is selected. The second parasitic capacitor (PC2) and the first parasitic capacitor (PC1) are connected through the driver (RDn) to share charge.
도 6은 제3 단계에서의 신호 파형 및 신호 흐름을 보여준다.Figure 6 shows the signal waveform and signal flow in the third stage.
제3 단계는 255번 워드라인의 전압을 VDD로 만드는 시기로, 제3 단계에서의 각 신호 및 신호에 따른 동작 상태를 설명하면 다음과 같다.The third stage is the time when the voltage of word line 255 is made VDD. The signal and the operating state according to the signal in the third stage are explained as follows.
WL_PRECHARGEb = 0: VDD와 제2 기생 커패시터(PC2)를 연결한 PMOS 트랜지스터(TR2)를 온시켜 제1 및 제2 기생 커패시터(PC1, PC2)을 충전해 255번 워드라인의 전압을 VDD로 만듬.WL_PRECHARGEb = 0: Turn on the PMOS transistor (TR2) that connects VDD and the second parasitic capacitor (PC2) to charge the first and second parasitic capacitors (PC1, PC2) and make the voltage of word line 255 VDD.
XDEC<255> = 0: 255번 워드라인(WL) 선택.XDEC<255> = 0: Select word line (WL) 255.
도 7은 제4 단계에서의 신호 파형 및 신호 흐름을 보여준다.Figure 7 shows the signal waveform and signal flow in step 4.
제4 단계는 VDD를 만든 후에 기생 커패시터를 리셋시키는 시기로, 이 제4 단계에서, 제1 기생 커패시터(PC1)는 방전되고, 제2 기생 커패시터(PC2)는 프리차지된다. 제4 단계에서의 각 신호 및 신호에 따른 동작 상태를 설명하면 다음과 같으며, 실질적으로 제1 단계와 동일하다.The fourth stage is the time to reset the parasitic capacitor after VDD is created, and in this fourth stage, the first parasitic capacitor (PC1) is discharged and the second parasitic capacitor (PC2) is precharged. The description of each signal and the operating state according to the signal in the fourth stage is as follows, and is substantially the same as the first stage.
WL_PRECHARGEb = 0: VDD와 제2 기생 커패시터(PC2)를 연결하여 제2 기생 커패시터를 충전.WL_PRECHARGEb = 0: Connect VDD and the second parasitic capacitor (PC2) to charge the second parasitic capacitor.
WL = 0, XDEC = 1: 읽기/쓰기 동작 오프, 드라이버(RDn)의 NMOS 트랜지스터(TR2)가 켜져 있으므로, 제1 기생 커패시터(PC1)는 방전됨.WL = 0, XDEC = 1: Read/write operation is off, the NMOS transistor (TR2) of the driver (RDn) is on, so the first parasitic capacitor (PC1) is discharged.
한편, 상술한 구동 방법에 따른 구동 장치를 설명하면 다음과 같으며, 도 11의 구동 장치는 상술한 일련의 구성을 하드웨어적 관점에서 재구성한 것이다. 따라서, 여기서는 설명의 중복을 피하고자 각 구성의 기능 및 동작을 중심으로 그 개요만을 약술하도록 한다.Meanwhile, the driving device according to the driving method described above is described as follows, and the driving device of Fig. 11 is a hardware-based reconstruction of the above-described series of configurations. Therefore, in order to avoid duplication of explanation, only an outline of the functions and operations of each configuration will be briefly described here.
구동 장치(800)는 상술한 에스램 셀 어레이의 구동 방법이 컴퓨터가 읽을 수 있는 언어로 컴파일된 프로그램을 저장하는 메모리(810)와, 상기 프로그램을 실행하는 프로세서(830)를 포함한다.The driving device (800) includes a memory (810) that stores a program compiled in a computer-readable language, which describes a method for driving the SRAM cell array described above, and a processor (830) that executes the program.
여기서, 상기 어스램 셀 어레이는, 복수 개의 에스램 셀에 연결된 워드라인, 상기 워드라인의 일단에 연결된 드라이버, 상기 드라이버의 입력에 연결된 디코더, 상기 각 워드라인에 연결되고 일 단에 제1 트랜지스터가 연결된 제1 선로, 상기 제1 선로에서 분기되어 상기 드라이버에 연결된 제2 선로, 각 워드라인의 제1 기생 커패시터, 상기 제1 선로 상에 연결되며 모든 워드라인의 파워단을 연결해 구성된 제2 기생 커패시터를 포함하고, 상기 프로그램은, 상기 제1 트랜지스터가 VDD와 상기 제2 기생 커패시터를 연결하여 상기 제2 기생 커패시터의 전압을 VDD로 충전하도록 하는 제1 과정과, 1개의 상기 드라이버를 온(on)시켜 상기 제2 기생 커패시터와 워드라인의 상기 제1 기생 커패시터를 전하 공유((charge sharing)하도록 하는 제2 과정과, 상기 온된 제 1 트랜지스터를 통해서 입력되는 VDD를 가지고 상기 제1 및 제2 기생 커패시터를 충전해 워드라인의 전압을 VDD로 상승시키는 제3 과정을 포함한다.Here, the earth RAM cell array includes a word line connected to a plurality of earth RAM cells, a driver connected to one end of the word line, a decoder connected to an input of the driver, a first line connected to each word line and having a first transistor connected to one end, a second line branched from the first line and connected to the driver, a first parasitic capacitor of each word line, and a second parasitic capacitor connected to the first line and configured by connecting power terminals of all word lines, and the program comprises a first process in which the first transistor connects VDD and the second parasitic capacitor to charge the voltage of the second parasitic capacitor to VDD, a second process in which one of the drivers is turned on to charge the second parasitic capacitor and the first parasitic capacitor of the word line, and a third process in which the first and second parasitic capacitors are charged with VDD input through the first transistor that is turned on to increase the voltage of the word line to VDD. Includes.
상기 드라이버는 PMOS 트랜지스터와 NMOS 트랜지스터를 포함하고, 상기 PMOS 트랜지스터의 드레인이 상기 NMOS 트랜지스터의 드레인에 연결되고, 상기 PMOS 트랜지스터와 상기 NMOS 트랜지스터의 게이트는 공통 연결되어 드라이버와 연결되고, 상기 제2 선로는 상기 PMOS 트랜지스터의 소오스에 연결된다.The driver includes a PMOS transistor and an NMOS transistor, a drain of the PMOS transistor is connected to a drain of the NMOS transistor, gates of the PMOS transistor and the NMOS transistor are commonly connected to the driver, and the second line is connected to a source of the PMOS transistor.
상기 제2 기생 커패시터의 용량은 상기 제1 기생 커패시터의 용량보다 크다.The capacitance of the second parasitic capacitor is greater than the capacitance of the first parasitic capacitor.
상기 프로세서는 상기 제3 과정 종료 후에, 상기 제1 과정으로 복귀하도록 제어한다.The above processor controls the process to return to the first process after the third process is completed.
상기 프로세서는 상기 제1 과정에서 상기 제1 기생 커패시터를 방전시키고, 상기 제2 과정에서 상기 제1 트랜지스터를 오프시켜 상기 제2 기생 커패시터를 플로팅시킨다.The processor discharges the first parasitic capacitor in the first process, and turns off the first transistor in the second process to float the second parasitic capacitor.
한편, 상술한 본 발명의 구동 방법은 컴퓨터로 읽을 수 있는 기록 매체에 컴퓨터가 읽을 수 있는 코드로 구현하는 것이 가능하다. 컴퓨터가 읽을 수 있는 기록 매체는 컴퓨터 시스템에 의하여 읽혀질 수 있는 데이터가 저장되는 모든 종류의 기록 장치를 포함한다.Meanwhile, the driving method of the present invention described above can be implemented as a computer-readable code on a computer-readable recording medium. The computer-readable recording medium includes all types of recording devices that store data that can be read by a computer system.
컴퓨터가 읽을 수 있는 기록 매체의 예로는 ROM, RAM, CD-ROM, 자기 테이프, 플로피디스크, 광 데이터 저장장치 등을 포함한다. 또한, 컴퓨터가 읽을 수 있는 기록 매체는 네트워크로 연결된 컴퓨터 시스템에 분산되어, 분산 방식으로 컴퓨터가 읽을 수 있는 코드가 저장되고 실행될 수 있다. 그리고 본 발명을 구현하기 위한 기능적인(functional) 프로그램, 코드 및 코드 세그먼트들은 본 발명이 속하는 기술 분야의 프로그래머들에 의하여 용이하게 추론될 수 있다.Examples of computer-readable recording media include ROM, RAM, CD-ROM, magnetic tape, floppy disk, optical data storage, etc. In addition, the computer-readable recording media can be distributed over network-connected computer systems, so that computer-readable code can be stored and executed in a distributed manner. In addition, functional programs, codes, and code segments for implementing the present invention can be easily inferred by programmers in the technical field to which the present invention belongs.
이상에서 본 발명에 대하여 그 다양한 실시예들을 중심으로 살펴보았다. 본 발명에 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명이 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 변형된 형태로 구현될 수 있음을 이해할 수 있을 것이다. 그러므로 개시된 실시예들은 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 한다. 본 발명의 범위는 전술한 설명이 아니라 특허청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 발명에 포함된 것으로 해석되어야 할 것이다.The present invention has been examined above with a focus on various embodiments thereof. Those skilled in the art will understand that the present invention can be implemented in modified forms without departing from the essential characteristics of the present invention. Therefore, the disclosed embodiments should be considered from an illustrative rather than a restrictive perspective. The scope of the present invention is indicated by the claims, not the above description, and all differences within the scope equivalent thereto should be interpreted as being included in the present invention.
Claims (16)
상기 제1 트랜지스터가 VDD와 상기 제2 기생 커패시터를 연결하여 상기 제2 기생 커패시터의 전압을 VDD로 충전하는 제1 단계와,
1개의 상기 드라이버를 온(on)시켜 상기 제2 기생 커패시터와 워드라인의 상기 제1 기생 커패시터를 전하 공유((charge sharing)하는 제2 단계와,
상기 제1 트랜지스터를 통해서 입력되는 VDD를 가지고 상기 제1 및 제2 기생 커패시터를 충전해 워드라인의 전압을 VDD로 상승시키는 제3 단계,
를 포함하는 에스렘 셀 어레이의 구동 방법.
A driving method of an SRAM cell array, comprising: n (n=natural number) SRAM cells connected to each word line; a driver connected to one end of each word line (WL); a decoder connected to an input of the driver; a first line connected to each word line and having a first transistor connected to one end; a second line branched from the first line and connected to the driver; a first parasitic capacitor of the word line; and a second parasitic capacitor connected on the first line and configured by connecting power terminals of all word lines,
A first step in which the first transistor connects VDD and the second parasitic capacitor to charge the voltage of the second parasitic capacitor to VDD,
A second step of turning on one of the above drivers to charge share the second parasitic capacitor and the first parasitic capacitor of the word line,
A third step of charging the first and second parasitic capacitors with VDD input through the first transistor to increase the voltage of the word line to VDD.
A driving method of an Esrem cell array including a .
상기 제3 단계 다음으로, 상기 제1 단계로 복귀하는 구에스렘 셀 어레이의 구동 방법.
In paragraph 5,
A method of driving a Guesrem cell array that returns to the first step following the third step described above.
상기 제1 단계에서, 상기 제1 기생 커패시터는 방전되는, 에스렘 셀 어레이의 구동 방법.
In paragraph 5,
A method for driving an Esrem cell array, wherein in the first step, the first parasitic capacitor is discharged.
상기 제2 단계에서, 상기 제1 트랜지스터를 오프시켜 상기 제2 기생 커패시터가 플로팅되는, 에스렘 셀 어레이의 구동 방법.
In paragraph 5,
A method for driving an Esrem cell array, wherein in the second step, the first transistor is turned off so that the second parasitic capacitor floats.
A recording medium having recorded thereon a computer-readable coded program for driving an Esrem cell array as described in any one of claims 5 to 8.
상기 구동 방법을 실행하는 프로세서;를 포함하고,
상기 에스램 셀 어레이는,
각 워드라인마다에 연결된 n개(n=자연수)의 에스램 셀;
상기 각 워드라인(WL)의 일단에 연결된 드라이버;
상기 드라이버의 입력에 연결된 디코더;
상기 각 워드라인에 연결되고 일 단에 제1 트랜지스터가 연결된 제1 선로;
상기 제1 선로에서 분기되어 상기 드라이버에 연결된 제2 선로;
상기 워드라인의 제1 기생 커패시터;
상기 제1 선로 상에 연결되며 모든 워드라인의 파워단을 연결해 구성된 제2 기생 커패시터;
를 포함하고,
상기 프로그램은,
상기 제1 트랜지스터가 VDD와 상기 제2 기생 커패시터를 연결하여 상기 제2 기생 커패시터의 전압을 VDD로 충전하도록 하는 제1 과정과,
1개의 상기 드라이버를 온(on)시켜 상기 제2 기생 커패시터와 워드라인의 상기 제1 기생 커패시터를 전하 공유((charge sharing)하도록 하는 제2 과정과,
상기 제1 트랜지스터를 통해 입력되는 VDD를 통해 상기 제1 및 제2 기생 커패시터를 충전해 워드라인의 전압을 VDD로 상승시키도록 하는 제3 과정,
을 포함하는 구동 장치.
A memory storing a program that describes a method of driving an SRAM cell array in a computer-readable language; and
A processor for executing the above driving method;
The above SRAM cell array is,
n (n=natural number) SRAM cells connected to each word line;
A driver connected to one end of each word line (WL);
A decoder connected to the input of the above driver;
A first line connected to each of the above word lines and having a first transistor connected at one end;
A second line branched from the first line and connected to the driver;
The first parasitic capacitor of the above word line;
A second parasitic capacitor connected to the first line and configured to connect the power stages of all word lines;
Including,
The above program is,
A first process in which the first transistor connects VDD and the second parasitic capacitor to charge the voltage of the second parasitic capacitor to VDD;
A second step of turning on one of the above drivers to charge share the second parasitic capacitor and the first parasitic capacitor of the word line;
A third process of charging the first and second parasitic capacitors through VDD input through the first transistor to increase the voltage of the word line to VDD.
A driving device including:
상기 드라이버는 PMOS 트랜지스터와 NMOS 트랜지스터를 포함하고,
상기 PMOS 트랜지스터의 드레인이 상기 NMOS 트랜지스터의 드레인에 연결되고, 상기 PMOS 트랜지스터와 상기 NMOS 트랜지스터의 게이트는 공통 연결되어 드라이버와 연결된,
구동 장치.
In Article 10,
The above driver includes a PMOS transistor and an NMOS transistor,
The drain of the PMOS transistor is connected to the drain of the NMOS transistor, and the gates of the PMOS transistor and the NMOS transistor are commonly connected to the driver.
drive.
상기 제2 선로는 상기 PMOS 트랜지스터의 소오스에 연결된, 구동 장치.
In Article 11,
The second line is a driving device connected to the source of the PMOS transistor.
상기 제2 기생 커패시터의 용량은 상기 제1 기생 커패시터의 용량보다 큰, 구동 장치.
In Article 10,
A driving device wherein the capacitance of the second parasitic capacitor is greater than the capacitance of the first parasitic capacitor.
상기 프로세서는 상기 제3 과정 종료 후에, 상기 제1 과정으로 복귀하는 구동 장치.
In Article 10,
The above processor is a driving device that returns to the first process after the third process is completed.
상기 프로세서는 상기 제1 과정에서, 상기 제1 기생 커패시터를 방전시키는, 구동 장치.
In Article 10,
The above processor is a driving device that discharges the first parasitic capacitor in the first process.
상기 프로세서는, 상기 제2 과정에서 상기 제1 트랜지스터를 오프시켜 상기 제2 기생 커패시터를 플로팅시키는, 구동 장치.In Article 10,
The above processor is a driving device that turns off the first transistor in the second process to float the second parasitic capacitor.
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