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KR102791575B1 - 반도체 장치 - Google Patents

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KR102791575B1
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

미세화에 적합한 반도체 장치를 제공한다. 또는, 신뢰성이 높은 반도체 장치를 제공한다. 커패시터 및 트랜지스터를 포함하는 반도체 장치를 제공한다. 반도체 장치에서, 트랜지스터는 반도체층을 포함하고, 반도체층은 커패시터 위에 배치되고, 커패시터는 트랜지스터에 전기적으로 접속된 제 1 전극을 포함한다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 물건, 방법, 또는 제작 방법에 관한 것이다. 또한, 본 발명은 공정(process), 기계(machine), 제품(manufacture), 또는 조성물(composition of matter)에 관한 것이다. 특히, 본 발명의 일 형태는 반도체 장치, 표시 장치, 발광 장치, 축전 장치, 기억 장치, 이들의 구동 방법, 또는 이들의 제작 방법에 관한 것이다.
본 명세서 등에서, 반도체 장치란 일반적으로 반도체 특성을 이용하여 기능할 수 있는 장치를 의미한다. 트랜지스터 및 반도체 회로는, 반도체 장치의 실시형태이다. 연산 장치, 메모리 장치, 촬상 장치, 전기 광학 장치, 발전 장치(예를 들어, 박막 태양 전지 및 유기 박막 태양 전지), 및 전자 기기는 각각 반도체 장치를 포함하여도 좋다.
반도체 재료를 사용하여 트랜지스터를 형성하는 기술이 주목을 받고 있다. 트랜지스터는 집적 회로(IC) 또는 화상 표시 장치(단순히 표시 장치라고도 함) 등의 전자 장치에 널리 응용되고 있다. 트랜지스터에 적용 가능한 반도체 재료로서, 실리콘계 반도체 재료가 널리 사용되고 있지만, 대체 재료로서 산화물 반도체가 주목을 받고 있다.
예를 들어, 산화물 반도체로서 산화 아연 또는 In-Ga-Zn계 산화물 반도체를 사용한 트랜지스터의 형성 기술이 개시(開示)되었다(특허문헌 1 및 2 참조).
근년에는, 전자 기기의 성능의 향상과 크기 및 무게의 감소에 따라, 미세화된 트랜지스터 등의 반도체 소자가 고밀도로 집적된 집적 회로에 대한 수요가 증가되고 있다.
일본 공개 특허 출원 제2007-123861호 일본 공개 특허 출원 제2007-096055호
본 발명의 일 형태의 과제는, 미세화에 적합한 반도체 장치를 제공하는 것이다. 또 하나의 과제는, 회로 면적이 축소된 반도체 장치를 제공하는 것이다.
또 하나의 과제는, 신뢰성이 높은 반도체 장치를 제공하는 것이다. 또 하나의 과제는, 전기 특성이 양호한 반도체 장치를 제공하는 것이다. 또 하나의 과제는, 유지 특성이 양호한 메모리 소자를 포함하는 반도체 장치를 제공하는 것이다. 또 하나의 과제는, 신규 구조를 가지는 반도체 장치를 제공하는 것이다.
또한, 이들 과제의 기재는 다른 과제의 존재를 방해하지 않는다. 본 발명의 일 형태에서 모든 과제를 해결할 필요는 없다. 다른 과제는 명세서, 도면, 및 청구항 등의 기재로부터 명백해질 것이며 명세서, 도면, 및 청구항 등의 기재로부터 추출될 수 있다.
본 발명의 일 형태는 커패시터 및 제 1 트랜지스터를 포함하는 반도체 장치이다. 제 1 트랜지스터는 제 1 반도체층을 포함하고, 제 1 반도체층은 커패시터 위에 배치되고, 커패시터는 제 1 트랜지스터에 전기적으로 접속된 제 1 전극을 포함한다. 상술한 구조에 있어서, 커패시터는 m개의 도전층(m은 3 이상의 자연수) 및 n개의 절연막(n은 자연수)를 포함하고, n개의 절연막 중 제 1 절연막은 m개의 도전층 중 제 1 도전층과 제 2 도전층 사이에 제공되고, 제 2 절연막은 제 2 도전층과 제 3 도전층 사이에 제공되고, 제 1 도전층은 제 3 도전층에 전기적으로 접속되는 것이 바람직하다.
본 발명의 다른 일 형태는 커패시터, 제 1 트랜지스터, 및 제 2 트랜지스터를 포함하는 반도체 장치이다. 제 1 트랜지스터는 제 1 반도체층을 포함하고, 커패시터는 n개의 절연막(n은 자연수) 및 k개의 도전층(k는 2 이상의 자연수)을 포함하고, n개의 절연막은 각각 k개의 도전층 중 적어도 2개의 도전층 사이에 제공되고, 제 1 트랜지스터는 제 2 트랜지스터 위에 배치되고, 제 1 반도체층은 커패시터 위에 배치되고, 커패시터에 포함되는 n개의 절연막은 제 1 트랜지스터와 제 2 트랜지스터 사이에 배치되고, 커패시터는 제 1 트랜지스터의 소스 및 드레인 중 한쪽에 접속된 제 1 전극을 포함한다.
상술한 구조에 있어서, n개의 절연막은 수소, 물, 및 산소 중 적어도 하나를 차단하는 기능을 가지는 것이 바람직하다. 또한 상술한 구조에 있어서, n개의 절연막은 질화 실리콘, 질화 산화 실리콘, 산화 알루미늄, 산화 질화 알루미늄, 산화 갈륨, 산화 질화 갈륨, 산화 이트륨, 산화 질화 이트륨, 산화 하프늄, 및 산화 질화 하프늄 중 적어도 하나를 포함하는 것이 바람직하다.
상술한 구조에 있어서, 커패시터와 제 1 트랜지스터는 서로 중첩되는 것이 바람직하다.
상술한 구조에 있어서, 제 1 트랜지스터의 제 1 반도체층에 제 1 개구가 제공되고, 제 1 전극이 제 1 개구와 접촉되는 것이 바람직하다.
상술한 구조에 있어서, 제 1 트랜지스터는 제 1 도전층 및 제 2 도전층을 포함하고, 제 1 도전층 및 제 2 도전층이 제 1 반도체층과 접촉되고, 제 1 트랜지스터에 포함되는 제 1 반도체층 및 제 1 도전층에 개구가 제공되고, 제 1 전극이 제 1 반도체층 및 제 1 도전층에 제공된 개구와 접촉되는 것이 바람직하다.
본 발명의 일 형태에 따라, 미세화에 적합한 반도체 장치가 제공될 수 있다. 또한, 회로 면적이 축소된 반도체 장치가 제공될 수 있다.
신뢰성이 높은 반도체 장치가 제공될 수 있다. 전기 특성이 양호한 반도체 장치가 제공될 수 있다. 유지 특성이 양호한 메모리 소자를 포함하는 반도체 장치가 제공될 수 있다. 신규 구조를 가지는 반도체 장치가 제공될 수 있다.
또한, 이들 효과의 기재는 다른 효과의 존재를 방해하지 않는다. 본 발명의 일 형태는 상술한 모든 효과를 실현할 필요는 없다. 다른 효과는 명세서, 도면, 및 청구항 등의 기재로부터 명백해질 것이며 명세서, 도면, 및 청구항 등의 기재로부터 추출될 수 있다.
도 1의 (A) 및 (B)는 본 발명의 일 형태에 따른 반도체 장치의 예를 도시한 것.
도 2는 본 발명의 일 형태에 따른 반도체 장치의 예를 도시한 것.
도 3은 본 발명의 일 형태에 따른 반도체 장치의 예를 도시한 것.
도 4의 (A) 및 (B)는 본 발명의 일 형태에 따른 반도체 장치의 예를 도시한 것.
도 5의 (A) 및 (B)는 본 발명의 일 형태에 따른 트랜지스터의 회로도 및 상면도를 도시한 것.
도 6의 (A) 및 (B)는 본 발명의 일 형태에 따른 반도체 장치의 예를 도시한 것.
도 7은 본 발명의 일 형태에 따른 반도체 장치의 예를 도시한 것.
도 8의 (A)~(E)는 본 발명의 일 형태에 따른 반도체 장치의 제작 방법을 도시한 것.
도 9의 (A)~(D)는 본 발명의 일 형태에 따른 반도체 장치의 제작 방법을 도시한 것.
도 10의 (A)~(C)는 본 발명의 일 형태에 따른 반도체 장치의 제작 방법을 도시한 것.
도 11의 (A) 및 (B)는 본 발명의 일 형태에 따른 반도체 장치의 제작 방법을 도시한 것.
도 12의 (A) 및 (B)는 본 발명의 일 형태에 따른 반도체 장치의 제작 방법을 도시한 것.
도 13의 (A)~(D)는 본 발명의 일 형태에 따른 반도체 장치의 제작 방법을 도시한 것.
도 14의 (A) 및 (B)는 본 발명의 일 형태에 따른 반도체 장치의 제작 방법을 도시한 것.
도 15의 (A) 및 (B)는 본 발명의 일 형태에 따른 반도체 장치의 제작 방법을 도시한 것.
도 16의 (A) 및 (B)는 본 발명의 일 형태에 따른 반도체 장치의 예를 도시한 것.
도 17의 (A)~(D)는 본 발명의 일 형태에 따른 반도체 장치의 예를 도시한 것.
도 18의 (A)는 본 발명의 일 형태에 따른 트랜지스터의 일부의 밴드 구조를 도시한 것이고, 도 18의 (B)는 트랜지스터가 온일 때의 전류 경로를 도시한 것.
도 19의 (A)~(C)는 산화물 반도체의 단면 TEM 이미지와 국소적인 푸리에 변환 이미지.
도 20의 (A) 및 (B)는 산화물 반도체막의 나노빔 전자 회절 패턴을 나타낸 것이고, 도 20의 (C) 및 (D)는 투과 전자 회절 측정 장치의 예를 도시한 것.
도 21의 (A)는 투과 전자 회절 측정에 의한 구조 분석의 예를 나타낸 것이고, 도 21의 (B) 및 (C)는 평면 TEM 이미지를 나타낸 것.
도 22의 (A)~(D)는 본 발명의 일 형태의 회로도.
도 23은 하나의 실시형태의 RF 태그의 구성예를 도시한 것.
도 24는 실시형태의 CPU의 구조예를 도시한 것.
도 25는 실시형태의 메모리 소자의 회로도.
도 26의 (A)~(C)는 실시형태의 표시 장치의 상면도 및 회로도.
도 27의 (A)~(F)는 실시형태의 전자 기기를 도시한 것.
도 28의 (A)~(F)는 실시형태의 RFID의 응용예를 도시한 것.
도 29는 본 발명의 일 형태에 따른 반도체 장치의 예를 도시한 회로도.
도 30의 (A) 및 (B)는 본 발명의 일 형태에 따른 반도체 장치의 예를 도시한 것.
도 31은 반도체 장치를 도시한 것.
도 32의 (A) 및 (B)는 각각 본 발명의 일 형태에 따른 반도체 장치의 예의 상면도.
도 33은 본 발명의 일 형태에 따른 반도체 장치의 예를 도시한 것.
도 34의 (A) 및 (B)는 본 발명의 일 형태에 따른 반도체 장치의 예를 도시한 것.
도 35의 (A) 및 (B)는 각각 본 발명의 일 형태에 따른 반도체 장치의 예를 도시한 것.
도 36의 (A)~(D)는 CAAC-OS의 단면에서의 Cs 보정 고분해능 TEM 이미지, 및 CAAC-OS의 단면 모식도.
도 37의 (A)~(D)는 CAAC-OS의 평면에서의 Cs 보정 고분해능 TEM 이미지.
도 38의 (A)~(C)는 CAAC-OS 및 단결정 산화물 반도체의 XRD에 의한 구조 분석을 나타낸 것.
도 39의 (A) 및 (B)는 CAAC-OS의 전자 회절 패턴을 나타낸 것.
도 40은 전자 조사에 의한 In-Ga-Zn 산화물의 결정부의 변화를 나타낸 것.
도 41의 (A) 및 (B)는 CAAC-OS 및 nc-OS의 퇴적 모델을 나타낸 모식도.
도 42의 (A)~(C)는 InGaZnO4 결정 및 펠릿을 나타낸 것.
도 43의 (A)~(D)는 CAAC-OS의 퇴적 모델을 나타낸 모식도.
실시형태에 대하여 도면을 참조하여 자세히 설명한다. 다만, 본 발명은 아래의 기재에 한정되지 않고, 본 발명의 취지 및 범위에서 벗어남이 없이 다양한 변경 및 수정이 가능하다는 것은 당업자에 의하여 쉽게 이해된다. 따라서, 본 발명은 아래의 실시형태의 내용에 한정하여 해석되지 말아야 한다.
또한 아래에 기재된 발명의 구조에서는, 동일한 부분 또는 비슷한 기능을 가지는 부분을 다른 도면 간에서 동일한 부호로 나타내고, 이런 부분에 대한 설명은 반복하지 않는다. 또한, 비슷한 기능을 가지는 부분에는 동일한 해칭 패턴을 적용하고, 이 부분을 부호로 특별히 나타내지 않는 경우가 있다.
또한, 본 명세서에서 설명하는 각 도면에 있어서 각 구성 요소의 크기, 층 두께, 또는 영역은 명료화를 위하여 과장되어 있는 경우가 있다. 따라서, 본 발명의 실시형태는 이런 스케일에 반드시 한정되지는 않는다.
또한, 본 명세서 등에서 "제 1" 및 "제 2" 등의 서수사는 구성 요소들의 혼동을 피하기 위하여 사용하는 것이며, 수를 한정하는 것은 아니다.
또한 "반도체"는 예를 들어, 도전율이 충분히 낮을 때는 "절연체"의 특성을 포함하는 경우가 있다. 또한, "반도체"와 "절연체"의 경계는 분명하지 않기 때문에, "반도체"와 "절연체"를 엄밀하게 구별할 수 없는 경우가 있다. 따라서, 본 명세서에서의 "반도체"를 "절연체"라고 부를 수 있는 경우가 있다. 마찬가지로, 본 명세서에서의 "절연체"를 "반도체"라고 부를 수 있는 경우가 있다.
또한 "반도체"는 예를 들어, 도전율이 충분히 높을 때는 "도전체"의 특성을 포함하는 경우가 있다. 또한, "반도체"와 "도전체"의 경계는 분명하지 않기 때문에, "반도체"와 "도전체"를 엄밀하게 구별할 수 없는 경우가 있다. 따라서, 본 명세서에서의 "반도체"를 "도전체"라고 부를 수 있는 경우가 있다. 마찬가지로, 본 명세서에서의 "도전체"를 "반도체"라고 부를 수 있는 경우가 있다.
트랜지스터는 반도체 소자의 일종으로, 전류 또는 전압의 증폭이나, 도통 또는 비도통의 제어를 위한 스위칭 동작 등을 실현할 수 있다. 본 명세서에서의 트랜지스터는 IGFET(insulated-gate field effect transistor) 및 TFT(thin film transistor)를 포함한다.
본 명세서에서, '평행'이라는 용어는 두 직선 사이에 형성되는 각이 -10° 이상 10° 이하인 것을 나타내기 때문에, 그 각이 -5° 이상 5° 이하인 경우도 포함한다. '실질적으로 평행'이라는 용어는 두 직선 사이에 형성되는 각이 -30° 이상 30° 이하인 것을 나타낸다. '수직'이라는 용어는 두 직선 사이에 형성되는 각이 80° 이상 100° 이하인 것을 나타내기 때문에, 그 각이 85° 이상 95° 이하인 경우를 포함한다. '실질적으로 수직'이라는 용어는 두 직선 사이에 형성되는 각이 60° 이상 120° 이하인 것을 나타낸다.
본 명세서에 있어서, 삼방정계 및 능면체정계(rhombohedral crystal system)는 육방정계에 포함된다.
(실시형태 1)
[적층 구조의 구조예]
본 발명의 일 형태에 따른 반도체 장치에 사용 가능한 적층 구조의 예에 대하여 아래에서 도 1의 (A) 및 (B)를 참조하여 설명한다.
도 1의 (A)에 도시된 적층 구조는 트랜지스터(100) 및 커패시터(150)를 포함한다. 트랜지스터(100)는 커패시터(150) 위에 제공된다. 커패시터(150)는 트랜지스터(100)에 전기적으로 접속된다.
트랜지스터(100)의 반도체층(101)은 저저항 영역(171a) 및 저저항 영역(171b)을 포함하여도 좋다. 저저항 영역(171a) 및 저저항 영역(171b)은 소스 영역 및 드레인 영역으로서 기능하는 것이 바람직하다. 또한, 저저항 영역(171a) 및 저저항 영역(171b)에 불순물이 첨가되어도 좋다. 불순물의 첨가에 의하여 반도체층(101)의 저항을 저감할 수 있다. 불순물로서는 예를 들어, 아르곤, 붕소, 탄소, 마그네슘, 알루미늄, 실리콘, 인, 칼슘, 스칸듐, 타이타늄, 바나듐, 크로뮴, 망가니즈, 철, 코발트, 니켈, 갈륨, 저마늄, 비소, 이트륨, 지르코늄, 나이오븀, 몰리브데넘, 인듐, 주석, 란타넘, 세륨, 네오디뮴, 하프늄, 탄탈럼, 및 텅스텐 중에서 선택되는 1종류 이상의 원소를 첨가하는 것이 바람직하다. 반도체층(101)의 저저항 영역(171a) 및 저저항 영역(171b)은 각각 예를 들어, 상술한 불순물 중 어느 것을 5×1019atoms/cm3 이상, 바람직하게는 1×1020atoms/cm3 이상, 더 바람직하게는 2×1020atoms/cm3 이상, 더욱 바람직하게는 5×1020atoms/cm3 이상의 농도로 포함한다.
도 1의 (A)에 도시된 적층 구조는 트랜지스터(130)를 포함하여도 좋다. 또한, 트랜지스터(100)와 트랜지스터(130) 사이에 배리어막(111)이 제공되는 것이 바람직하다. 커패시터(150)는 도전층(151) 및 도전층(152)을 포함하며, 배리어막(111)이 도전층(151)과 도전층(152) 사이에 끼워진 구조를 가진다.
도 1의 (B)는 도 1의 (A)에 나타내어진 일점쇄선 A-B를 따른 단면을 도시한 것이다. 여기서 일점쇄선 A-B를 따른 단면은, 예를 들어 도 1의 (A)에 도시된 단면에 실질적으로 수직인, 일점쇄선 A-B를 따른 단면이다. 또한, 예를 들어 도 1의 (B)에서 부호가 없고 도 1의 (A)와 동일한 해칭 등으로 나타내어진 일부의 구성 요소에 대해서는 도 1의 (A)를 참조할 수 있다.
트랜지스터(130)는 제 1 반도체 재료를 포함한다. 트랜지스터(100)는 제 2 반도체 재료를 포함한다. 제 1 반도체 재료와 제 2 반도체 재료는 동일한 재료이어도 좋지만, 상이한 반도체 재료인 것이 바람직하다.
제 1 반도체 재료 또는 제 2 반도체 재료로서 사용 가능한 반도체의 예로서는, 실리콘, 저마늄, 갈륨, 및 비소 등의 반도체 재료; 실리콘, 저마늄, 갈륨, 비소, 또는 알루미늄을 함유하는 화합물 반도체 재료; 유기 반도체 재료; 및 산화물 반도체 재료가 있다.
여기서는, 제 1 반도체 재료로서 단결정 실리콘을 사용하고, 제 2 반도체 재료로서 산화물 반도체를 사용하는 경우에 대하여 설명한다.
트랜지스터(100)는 제 2 반도체 재료를 포함하는 반도체층(101), 게이트 절연막(102), 게이트 전극(103), 플러그(121), 및 플러그(122)를 포함한다. 절연막(112) 및 절연막(113)이 트랜지스터(100)를 덮도록 형성된다. 플러그(121)는 절연막(113), 절연막(112), 및 반도체층(101)에 형성된 개구와 접촉되며, 커패시터(150)에 전기적으로 접속된다. 즉, 플러그(121)는 절연막(113), 절연막(112), 및 반도체층(101)을 관통한다.
배리어막(111)은, 배리어막(111) 아래의 층들의 물 및 수소가 위쪽으로 확산되는 것을 억제하는 기능을 가진다. 배리어막(111)은 산소 투과성이 낮은 것이 바람직하다. 또한, 배리어막(111)은 배리어막(111) 위에 제공되는 전극 또는 배선을, 배리어막(111) 아래에 제공되는 전극 또는 배선에 전기적으로 접속하기 위한 개구 또는 플러그를 가져도 좋다. 예를 들어, 도 1의 (A) 및 (B)에 도시된 바와 같이 플러그(121)와 도전층(151)을 전기적으로 접속하는 플러그가 포함되어도 좋다. 여기서, "물 및 수소의 확산을 억제하는 기능을 가지는 막"이란, 예를 들어 그 막이 절연막으로서 일반적으로 사용되는 산화 실리콘 등보다 물 및 수소 투과성이 낮고, 물 및 수소가 확산되기 어려운 막인 것을 의미한다. 또한 "산소 투과성이 낮은 막"이란, 그 막이 절연막으로서 일반적으로 사용되는 산화 실리콘 등보다 산소 투과성이 낮은 것을 의미한다.
배리어막(111)의 경우와 마찬가지로, 절연막(112)에는 물 및 수소가 쉽게 확산되지 않는 재료를 사용하는 것이 바람직하다. 특히, 산소를 비교적 투과시키지 않는 재료를 절연막(112)에 사용하는 것이 바람직하다. 또한, 절연막(112)은 2층 이상의 적층 구조를 가져도 좋다. 이 경우, 예를 들어 아래층을 산화 실리콘, 산화 질화 실리콘, 질화 산화 실리콘, 질화 실리콘, 산화 알루미늄, 산화 질화 알루미늄, 질화 산화 알루미늄, 또는 질화 알루미늄 등을 사용하여 형성하는 2층 구조를 가지도록 절연막(112)을 형성하여도 좋다. 또한 위층은 배리어막(111)의 경우와 마찬가지로, 물 및 수소가 쉽게 확산되지 않는 재료를 사용하여 형성하는 것이 바람직하다. 게이트 절연막(102)을 통하여 반도체층(101) 위에서도 산소가 공급될 수 있도록, 아래의 절연층을, 절연막(114)과 마찬가지로 가열에 의하여 산소가 방출되는 절연막으로 하여도 좋다.
산소를 비교적 투과시키지 않는 재료를 포함하는 절연막(112)으로 반도체층(101)을 덮음으로써, 반도체층(101)으로부터 절연막(112) 위의 부분으로 산소가 방출되는 것을 방지할 수 있다. 또한, 절연막(114)으로부터 방출된 산소를 절연막(112) 아래에 가둘 수 있기 때문에, 반도체층(101)에 공급되는 산소의 양이 증가된다.
물 또는 수소를 비교적 투과시키지 않는 절연막(112)은, 산화물 반도체에 있어 불순물인 물 또는 수소가 들어가는 것을 억제할 수 있고, 이에 의하여 트랜지스터(100)의 전기 특성의 변화가 억제될 수 있고 트랜지스터(100)는 높은 신뢰성을 가질 수 있다.
또한, 절연막(114)과 같이 가열에 의하여 산소가 방출되는 절연막을 절연막(112) 아래에 제공하여, 게이트 절연막(102)을 통하여 반도체층(101) 위의 부분으로부터도 산소를 공급하여도 좋다.
커패시터(150)와 트랜지스터(100)는 서로 중첩되는 것이 바람직하다. 커패시터(150)와 트랜지스터(100)가 서로 중첩되는 영역을 확장하면 반도체 장치의 면적을 축소할 수 있다.
도 1의 (A) 및 (B)에 도시된 반도체 장치는 트랜지스터(100)와 커패시터(150) 사이의 절연막(114)을 포함한다. 절연막(114)은 산화물을 포함하는 것이 바람직하다. 절연막(114)은 특히, 가열에 의하여 산소의 일부가 방출되는 산화물 재료를 함유하는 것이 바람직하다. 절연막(114)은 화학량론적 조성을 초과하여 산소를 함유하는 산화물을 함유하는 것이 바람직하다. 제 2 반도체 재료로서 산화물 반도체를 사용하는 경우, 절연막(114)으로부터 방출되는 산소가 산화물 반도체에 공급되어, 산화물 반도체 내의 산소 빈자리를 저감할 수 있다. 그 결과, 제 2 트랜지스터의 전기 특성의 변화를 저감할 수 있고 제 2 트랜지스터의 신뢰성을 향상시킬 수 있다.
여기서, 배리어막(111) 아래의 층들의 수소 및 물 등을 가능한 한 저감하는 것이 바람직하다. 또는, 탈가스를 저감하는 것이 바람직하다. 수소 또는 물은 산화물 반도체의 전기 특성에 변화를 야기하는 요인이 될 수 있다. 배리어막(111)에 의하여, 수소 또는 물이 배리어막(111) 아래의 층들로부터 배리어막(111) 위의 층들로 확산되는 것을 억제할 수 있지만, 배리어막(111)에 제공된 개구 또는 플러그 등을 통하여 수소 또는 물이 배리어막(111) 위의 층들로 확산될 수 있다.
배리어막(111) 아래의 층들에 함유되는 수소 및 물을 저감하기 위하여 또는 탈가스를 저감하기 위하여, 배리어막(111)을 형성하기 전 또는 도전층 등을 형성하기 위한 개구를 배리어막(111)에 형성한 직후에, 수소 및 물을 제거하기 위한 가열 처리 또는 탈가스를 저감하기 위한 가열 처리를 행하는 것이 바람직하다. 가열 처리는, 반도체 장치에서의 도전막 등의 내열성, 및 트랜지스터의 전기 특성에 악영향을 미치지 않는 범위에서 가능한 한 높은 온도로 행하는 것이 바람직하다. 구체적으로, 온도를 예를 들어 450℃ 이상, 바람직하게는 490℃ 이상, 더 바람직하게는 530℃ 이상으로 하여도 좋고, 또는 650℃ 이상으로 하여도 좋다. 가열 처리는 불활성 가스 분위기하 또는 감압 분위기하에서 1시간 이상, 바람직하게는 5시간 이상, 더 바람직하게는 10시간 이상 행하는 것이 바람직하다. 가열 처리의 온도는 배리어막(111) 아래에 배치되는 배선 또는 전극의 재료의 내열성을 고려하여 결정한다; 예를 들어 재료의 내열성이 낮은 경우에는 가열 처리의 온도를 550℃ 이하, 600℃ 이하, 650℃ 이하, 또는 800℃ 이하로 하는 것이 바람직하다. 이와 같은 가열 처리를 적어도 한 번 행하면 좋지만, 한 번 이상 행하는 것이 바람직하다.
TDS(thermal desorption spectrometry) 분석으로 측정되는, 배리어막(111) 아래에 제공되는 절연막의 수소 방출량은, 기판의 표면 온도가 400℃일 때, 기판의 표면 온도가 300℃일 때의 130% 이하, 바람직하게는 110% 이하인 것이 바람직하다. 또는, TDS 분석으로 측정되는 수소 방출량은, 기판의 표면 온도가 450℃일 때, 기판의 표면 온도가 350℃일 때의 130% 이하, 바람직하게는 110% 이하인 것이 바람직하다.
배리어막(111) 자체에 함유되는 물 및 수소도 저감되는 것이 바람직하다. 또는, 탈가스가 저감되는 것이 바람직하다. 예를 들어 TDS로 측정되는 수소 분자(M/z=2)의 방출량이 기판의 표면 온도가 20℃~600℃일 때에 2×1015/cm2 미만, 바람직하게는 1×1015/cm2 미만, 더 바람직하게는 5×1014/cm2 미만인 재료를 사용하여 배리어막(111)을 형성하는 것이 바람직하다. 또는, TDS로 측정되는 물 분자(M/z=18)의 방출량이 기판의 표면 온도가 20℃~600℃일 때에 1×1016/cm2 미만, 바람직하게는 5×1015/cm2 미만, 더 바람직하게는 2×1012/cm2 미만인 재료를 사용하여 배리어막(111)을 형성하는 것이 바람직하다.
트랜지스터(130)의 반도체층에 단결정 실리콘을 사용하는 경우, 가열 처리는 수소에 의하여 실리콘의 댕글링 본드를 종단시키는 처리(이 처리를 수소화 처리라고도 함)의 역할도 할 수 있다. 수소화 처리에 의하여, 트랜지스터(130)의 게이트 절연막, 또는 배리어막(111) 아래에 형성되는 다른 절연막에 함유되는 수소의 일부가 제 1 트랜지스터의 반도체층으로 확산되어 실리콘의 댕글링 본드를 종단시킴으로써, 제 1 트랜지스터의 신뢰성을 향상시킬 수 있다.
배리어막(111)으로서, 산화 알루미늄, 산화 하프늄, 산화 탄탈럼, 산화 지르코늄, PZT(lead zirconate titanate), SrTiO3(strontium titanate), 또는 BST((Ba, Sr)TiO3) 등의 high-k 재료를 함유하는 절연막을 사용할 수 있다. 배리어막(111)은 단층으로 하여도 좋고 적층으로 하여도 좋다. 또는, 이 절연막에 예를 들어 산화 알루미늄, 산화 비스무트, 산화 저마늄, 산화 나이오븀, 산화 실리콘, 산화 타이타늄, 산화 텅스텐, 산화 이트륨, 산화 지르코늄, 또는 산화 갈륨을 첨가하여도 좋다. 또는, 이 절연막에 질화 처리를 행하여 산화 질화물막으로 하여도 좋다. 이 절연막 위에 산화 실리콘, 산화 질화 실리콘, 또는 질화 실리콘의 층을 적층하여도 좋다. 산화 알루미늄은 물 또는 수소에 대한 배리어성이 우수하기 때문에 특히 바람직하다.
배리어막(111)은 물 또는 수소를 비교적 투과시키지 않는 재료의 층과, 절연 재료를 함유하는 층의 적층이라도 좋다. 배리어막(111)을 예를 들어, 산화 실리콘 또는 산화 질화 실리콘을 함유하는 층, 및 금속 산화물을 함유하는 층 등의 적층으로 하여도 좋다.
배리어막(111)에는 산소를 비교적 투과시키지 않는 재료를 사용하는 것이 바람직하다. 상술한 재료는, 수소 및 물에 더하여 산소에 대한 배리어성이 우수하다. 상술한 재료 중 어느 것을 사용함으로써, 절연막(114)을 가열할 때에 방출되는 산소가 배리어막(111) 아래의 층들로 확산되는 것을 억제할 수 있다. 그 결과, 절연막(114)으로부터 방출되어 트랜지스터(100)의 반도체층에 공급될 수 있는 산소의 양을 증가시킬 수 있다.
이와 같이 배리어막(111)에 의하여, 배리어막(111) 아래에 제공되는 각 층에 함유되는 수소 또는 물의 농도가 저감되거나, 또는 수소 또는 물이 제거되고, 트랜지스터(100)로의 수소 또는 물의 확산이 방지된다. 그러므로, 절연막(114) 또는 트랜지스터(100)의 각 층에서의 수소 또는 물의 함유량을 매우 낮게 할 수 있다. 절연막(114), 및 트랜지스터(100)의 반도체층(101) 또는 게이트 절연막(102)에 함유되는 수소의 농도는 예를 들어 5×1018cm-3 미만, 바람직하게는 1×1018cm-3 미만, 더 바람직하게는 3×1017cm-3 미만으로 저감될 수 있다.
상술한 구조에 의하여 제 1 및 제 2 트랜지스터 양쪽에서 높은 신뢰성을 얻는 것이 가능해지고, 그 결과 신뢰성이 매우 높은 반도체 장치를 얻을 수 있다.
또한, 도전층(152)은 트랜지스터(100)의 채널 영역과 중첩되도록 배치되어도 좋다. 도 34의 (A) 및 (B)는 그 경우의 예를 도시한 것이다. 도 34의 (B)는 도 34의 (A)에 나타내어진 일점쇄선 A-B를 따른 단면이다. 또한, 도전층(152)은 트랜지스터(100)의 게이트 전극으로서도 기능할 수 있다. 예를 들어, 트랜지스터(100)의 문턱 전압은 게이트 전극에 일정한 전위를 공급함으로써 제어될 수 있다.
본 발명의 일 형태에 따른 반도체 장치에 사용 가능한 적층 구조의 예를 도 2, 도 3, 도 4의 (A) 및 (B)에 도시하였다. 도 2에 도시된 바와 같이, 커패시터(150)는 3개 이상의 도전층을 포함하는 적층을 포함하여도 좋다. 도전층(151), 도전층(153a), 및 도전층(153b)은 플러그(121), 플러그(126), 및 플러그(127)를 통하여 전기적으로 접속되어, 커패시터(150)의 한쪽 전극을 형성한다. 도시되지 않았지만, 도전층(152), 도전층(154a), 및 도전층(154c)이 전기적으로 접속되어, 커패시터(150)의 다른 쪽 전극을 형성한다.
또는, 도 3에 도시된 바와 같이 플러그(126) 및 플러그(127)의 양편에 도전층이 형성되어도 좋다. 도전층(151), 도전층(153a), 및 도전층(153b)은 플러그(121), 플러그(126), 및 플러그(127)를 통하여 전기적으로 접속되어, 커패시터(150)의 한쪽 전극을 형성한다. 도시되지 않았지만, 도전층(152), 도전층(152b), 도전층(154a), 도전층(154b), 도전층(154c), 및 도전층(154d)이 전기적으로 접속되어, 커패시터(150)의 다른 쪽 전극을 형성한다.
또는, 도 4의 (A)에 도시된 바와 같이 트랜지스터(100)는 반도체층(101)과 접촉되는 도전층(104a) 및 도전층(104b)을 포함하여도 좋다. 도 4의 (B)는 도 4의 (A)에 나타내어진 일점쇄선 A-B를 따른 단면이다. 도전층(104a) 및 도전층(104b)은 소스 전극 및 드레인 전극으로서 기능한다. 또한, 트랜지스터(100)는 도전층(105)을 포함하여도 좋다. 도전층(105)은 트랜지스터(100)의 제 2 게이트로서 기능하여도 좋다. 소스 전극보다 낮거나 높은 전압을 도전층(105)에 인가하여, 트랜지스터의 문턱 전압을 양 또는 음의 방향으로 시프트시켜도 좋다. 예를 들어, 트랜지스터의 문턱 전압을 양의 방향으로 시프트시키면, 게이트 전압이 0V일 때에 비도통 상태(오프 상태)인 노멀리-오프 트랜지스터를 얻을 수 있다. 또한, 도전층(105)에 인가하는 전압은 가변적이어도 좋고 고정되어 있어도 좋다. 도전층(105)에 가변적인 전압이 인가되는 경우, 전압을 제어하는 회로를 도전층(105)에 접속하여도 좋다.
또한, 도전층(105)은 게이트 전극(103)에 접속되어도 좋다.
[구조예]
도 5의 (A)는 본 발명의 일 형태에 따른 반도체 장치의 회로도의 예이다. 도 5의 (A)에서의 반도체 장치는 트랜지스터(100), 트랜지스터(130), 커패시터(150), 배선(BL), 배선(WL), 및 배선(CL)을 포함한다.
트랜지스터(130)의 소스 및 드레인 중 한쪽은 배선(BL)에 전기적으로 접속되고, 다른 쪽은 배선(SL)에 전기적으로 접속되고, 트랜지스터(130)의 게이트는 트랜지스터(100)의 소스 및 드레인 중 한쪽과 커패시터(150)의 한쪽 전극에 전기적으로 접속된다. 트랜지스터(100)의 소스 및 드레인 중 다른 쪽은 배선(BL)에 전기적으로 접속되고, 트랜지스터(100)의 게이트는 배선(WL)에 전기적으로 접속된다. 커패시터(150)의 다른 쪽 전극은 배선(CL)에 전기적으로 접속된다. 배선(BG)은 트랜지스터(100)의 제 2 게이트에 전기적으로 접속된다. 또한, 트랜지스터(130)의 게이트와, 트랜지스터(100)의 소스 및 드레인 중 한쪽과, 커패시터(150)의 한쪽 전극을 접속하는 노드를 노드(FN)라고 한다.
도 5의 (A)에 나타낸 반도체 장치는 트랜지스터(100)가 온 상태(즉, 온)일 때에 배선(BL)의 전위에 대응하는 전위를 노드(FN)에 공급한다. 한편, 반도체 장치는 트랜지스터(100)가 오프 상태(즉, 오프)일 때에 노드(FN)의 전위를 유지하는 기능을 가진다. 바꿔 말하면, 도 5의 (A)에 나타낸 반도체 장치는 메모리 장치의 메모리 셀로서 기능한다. 액정 소자 또는 유기 EL(electroluminescence) 소자 등의 표시 소자가 노드(FN)에 전기적으로 접속되는 경우, 도 5의 (A)에서의 반도체 장치는 표시 장치의 화소로서 기능할 수 있다.
트랜지스터(100)의 온/오프 상태는 배선(WL) 또는 배선(BG)에 공급되는 전위에 따라 선택될 수 있다. 트랜지스터(100)의 문턱 전압은 배선(WL) 또는 배선(BG)에 공급되는 전위에 의하여 제어될 수 있다. 트랜지스터(100)로서 오프 상태 전류가 작은 트랜지스터를 사용하면, 트랜지스터(100)가 비도통 상태일 때의 노드(FN)의 전위가 오랫동안 유지될 수 있다. 이에 의하여 반도체 장치의 리프레시 레이트를 저감할 수 있어, 반도체 장치의 저소비 전력화로 이어진다. 오프 상태 전류가 작은 트랜지스터의 예로서는 산화물 반도체를 포함하는 트랜지스터가 있다.
또한, 배선(CL)에 기준 전위, 접지 전위, 또는 임의의 고정 전위 등의 고정 전위가 공급된다. 이 경우, 노드(FN)의 전위에 따라 트랜지스터(100)의 외견상 문턱 전압이 변동된다. 외견상 문턱 전압의 변화에 따라 트랜지스터(130)의 도통 및 비도통 상태가 변화되어, 노드(FN)에 유지된 전위의 정보가 데이터로서 판독될 수 있다.
노드(FN)에 유지된 전위를 85℃에서 10년 동안(3.15×108초) 유지하기 위해서는 오프 상태 전류가, 용량 1fF당 및 트랜지스터의 채널 폭 1㎛당 4.3yA(yoctoampere, 1yA는 10-24A) 미만인 것이 바람직하다. 이 경우, 노드(FN)에서의 허용 가능한 전위 변동이 0.5V 이내인 것이 바람직하다. 또는, 오프 상태 전류가 95℃에서 1.5yA 미만인 것이 바람직하다. 본 발명의 일 형태에 따른 반도체 장치에서 배리어막 아래의 층들에 함유되는 수소의 농도는 충분히 저감되고, 이 결과 배리어막 위의 산화물 반도체를 포함하는 트랜지스터는 이러한 매우 작은 오프 상태 전류를 가질 수 있다.
또한 용량이 증가되면, 노드(FN)에 전위가 더 오랫동안 유지될 수 있다. 바꿔 말하면, 유지 시간을 길게 할 수 있다.
도 5의 (A)에 도시된 반도체 장치를 매트릭스로 배치하면, 메모리 장치(메모리 셀 어레이)를 형성할 수 있다.
도 6의 (A) 및 (B)는 도 5의 (A)에 나타낸 회로를 얻을 수 있는 반도체 장치의 단면 구조의 예를 도시한 것이다. 도 6의 (B)는 도 6의 (A)에 나타내어진 일점쇄선 A-B를 따른 단면이다.
도 6의 (A) 및 (B)에 도시된 반도체 장치는 트랜지스터(130), 트랜지스터(100), 및 커패시터(150)를 포함한다. 트랜지스터(100)는 트랜지스터(130) 위에 제공되고, 트랜지스터(130)와 트랜지스터(100) 사이에 적어도 하나의 배리어막이 제공된다. 반도체 장치는 복수의 배리어막을 포함하여도 좋다. 도 6의 (A) 및 (B)는 반도체 장치가 배리어막(111a~111e)을 포함하는 예를 도시한 것이다. 트랜지스터(100)의 상면도를 도 5의 (B)에 도시하였다. 도 5의 (B)에서의 파선 X-X'를 따른 단면이 도 6의 (A)에서의 트랜지스터(100)에 상당한다. 도 5의 (B)에서의 파선 Y-Y'를 따른 단면이 도 6의 (B)에서의 트랜지스터(100)에 상당한다.
[제 1 트랜지스터]
트랜지스터(130)는 반도체 기판(131)에 제공되며, 반도체 기판(131)의 일부인 반도체층(132), 게이트 절연막(134), 게이트 전극(135), 및 소스 영역 및 드레인 영역으로서 기능하는 저저항층들(133a 및 133b)을 포함한다. 또한, 도 6의 (A) 및 (B)에서의 반도체 장치는 트랜지스터(160)를 포함하여도 좋다. 트랜지스터(160) 및 트랜지스터(130)는 양쪽 모두 반도체 기판(131)에 제공된다.
트랜지스터(130)는 p채널 트랜지스터이어도 좋고 n채널 트랜지스터이어도 좋고, 회로 구성 또는 구동 방법에 따라 적절한 트랜지스터를 사용하여도 좋다.
반도체층(132)에서 채널이 형성되는 영역, 그 부근의 영역, 및 소스 영역 및 드레인 영역으로서 기능하는 저저항층들(133a 및 133b) 등은, 실리콘계 반도체 등의 반도체를 함유하는 것이 바람직하고, 단결정 실리콘을 함유하는 것이 더 바람직하다. 또는, 저마늄(Ge), 실리콘 저마늄(SiGe), 갈륨 비소(GaAs), 또는 갈륨 알루미늄 비소(GaAlAs) 등을 포함하는 재료가 함유되어도 좋다. 또는, 결정 격자 왜곡을 가지는 실리콘이 함유되어도 좋다. 또는, 트랜지스터(130)는 GaAs와 AlGaAs 등을 가지는 HEMT(high-electron-mobility transistor)이어도 좋다.
트랜지스터(130)는 LDD(lightly doped drain) 영역으로서 기능하는 영역들(176a 및 176b)을 포함하여도 좋다.
저저항층들(133a 및 133b)은, 반도체층(132)에 사용되는 반도체 재료에 더하여, 인 등 n형 도전성을 부여하는 원소 또는 붕소 등 p형 도전성을 부여하는 원소를 함유한다.
게이트 전극(135)은, 인 등 n형 도전성을 부여하는 원소 또는 붕소 등 p형 도전성을 부여하는 원소를 함유하는 실리콘 등의 반도체 재료, 또는 금속 재료, 합금 재료, 또는 금속 산화물 재료 등의 도전 재료를 사용하여 형성될 수 있다. 특히, 내열성 및 도전성을 양쪽 모두 가지는 텅스텐 또는 몰리브데넘 등의 고융점 재료를 사용하는 것이 바람직하고, 텅스텐을 사용하는 것이 특히 바람직하다.
여기서, 트랜지스터(130) 및 트랜지스터(160) 대신에 도 16의 (A) 및 (B)에서의 트랜지스터(190) 및 트랜지스터(191)를 사용하여도 좋다. 도 16의 (B)는 도 16의 (A)에 나타내어진 일점쇄선 A-B를 따른 단면이다. 트랜지스터(190) 및 트랜지스터(191)에서, 채널이 형성되는 반도체층(132)(반도체 기판의 일부)은 돌출 부분을 가지고, 게이트 절연막(134) 및 게이트 전극(135)은 돌출 부분의 상면과 측면을 따라 제공된다. 트랜지스터(190) 및 트랜지스터(191)는 각각 반도체 기판의 돌출 부분을 이용하기 때문에, FIN 트랜지스터라고도 한다. 또한 돌출 부분의 상부에 접촉되도록, 돌출 부분을 형성하기 위한 마스크로서 기능하는 절연막이 제공되어도 좋다. 여기서는 반도체 기판의 일부를 가공함으로써 돌출 부분을 형성하는 경우를 설명하였지만, SOI 기판을 가공함으로써 돌출 형상을 가지는 반도체층을 형성하여도 좋다.
트랜지스터(130)를 덮기 위하여, 절연막(136), 절연막(137), 및 절연막(138)이 이 순서대로 적층된다.
반도체 장치의 제작 공정에 있어서 저저항층들(133a 및 133b)에 첨가된 도전성을 부여하는 원소를 활성화시키기 위하여 가열 처리를 행할 때에 절연막(136)은 보호막으로서 기능한다. 절연막(136)은 반드시 제공할 필요는 없다.
반도체층(132)에 실리콘계 반도체 재료를 사용하는 경우, 절연막(137)이 수소를 함유하는 것이 바람직하다. 수소를 함유하는 절연막(137)을 트랜지스터(130) 위에 제공하고 가열 처리를 행하면, 절연막(137)에 함유되는 수소에 의하여 반도체층(132)의 댕글링 본드가 종단되어, 트랜지스터(130)의 신뢰성이 향상될 수 있다.
절연막(138)은 절연막(138) 아래에 있는 트랜지스터(130) 등에 의하여 생기는 높이의 차를 없애기 위한 평탄화막으로서 기능한다. 평탄성을 높이기 위하여, 절연막(138) 상면을 CMP(chemical mechanical polishing)법 등을 사용한 평탄화 처리에 의하여 평탄화하여도 좋다.
절연막들(136, 137, 및 138)에는 저저항층(133a) 및 저저항층(133b) 등에 전기적으로 접속되는 플러그(140), 및 트랜지스터(130)의 게이트 전극(135)에 전기적으로 접속되는 플러그(139) 등이 매립되어 있어도 좋다.
[커패시터]
트랜지스터(130)와 트랜지스터(100) 사이에 배리어막(111)이 제공된다. 하나의 배리어막을 사용하여도 좋고, 또는 도 6의 (A) 및 (B)에 도시된 바와 같이 2개 이상의 배리어막을 사용하여도 좋다. 여기서, 도 6의 (A)에서의 반도체 장치의 예에서는 5개의 배리어막, 즉 배리어막들(111a~111e)이 포함되어 있다. 배리어막을 커패시터의 절연막으로서 사용하는 경우, 배리어막의 두께를 저감함으로써 용량을 증가시킬 수 있다. 한편, 두께의 저감에 의하여 배리어성이 저하될 수 있다. 그러므로, 복수의 얇은 배리어막을 제공함으로써 용량을 증가시키고 배리어성을 향상시켜 트랜지스터(100 및 130)의 특성을 높일 수 있다.
배리어막을 사이에 개재(介在)하여 도전층(151), 도전층(152), 도전층(153a), 도전층(153b), 및 도전층들(154a~154e)이 제공되어, 커패시터(150)가 형성되어 있다. 플러그(121), 플러그(126), 및 플러그(127)는 전기적으로 접속된다. 플러그(126)는 배리어막(111b), 절연막(115b), 및 배리어막(111c)에 형성된 개구에 제공된다. 도전층(151), 도전층(153a), 및 도전층(153b)은 플러그(127), 플러그(126), 및 플러그(121)를 통하여 트랜지스터(100)의 도전층(104a)에 전기적으로 접속된다. 도전층(151)은 절연막(115a)에 형성된 개구에 매립되도록 형성된다. 마찬가지로, 도전층(154a) 및 도전층(154b)은 절연막(115b)에 형성된 개구에 매립되고, 도전층(153a)은 절연막(115c)에 형성된 개구에 매립되고, 도전층(154c) 및 도전층(154d)은 절연막(115d)에 형성된 개구에 매립되고, 도전층(153b)은 절연막(115e)에 형성된 개구에 매립된다.
도 7은 도 6의 (A)에서의 일점쇄선 C-D를 따른 단면을 도시한 것이다. 도전층(154e)은 플러그(128)에 전기적으로 접속된다. 도전층(154b) 및 도전층(154d)은 플러그들(129a~129d)을 통하여 플러그(128)에 전기적으로 접속된다. 플러그(128)는 플러그(141)를 통하여 배선(142)에 접속된다.
배리어막(111), 도전층(152), 및 도전층(154e) 등을 덮도록 절연막(114)이 제공된다.
절연막(114) 상면은 상술한 평탄화 처리에 의하여 평탄화되는 것이 바람직하다.
가열에 의하여 산소가 부분적으로 방출되는 산화물 재료를 절연막(114)에 사용하는 것이 바람직하다.
가열에 의하여 산소가 방출되는 산화물 재료로서, 화학량론적 조성을 초과하여 산소를 함유하는 산화물을 사용하는 것이 바람직하다. 가열에 의하여, 화학량론적 조성을 초과하여 산소를 함유하는 산화물막으로부터 산소의 일부가 방출된다. 또한, 화학량론적 조성을 초과하여 산소를 함유하는 산화물막은, TDS(thermal desorption spectroscopy) 분석에서 산소 원자로 변환된 산소의 방출량이 1.0×1018atoms/cm3 이상, 바람직하게는 3.0×1020atoms/cm3 이상인 산화물막이다. 또한, TDS 분석에서의 막 표면의 온도는 100℃ 이상 700℃ 이하, 또는 100℃ 이상 500℃ 이하인 것이 바람직하다.
예를 들어, 이러한 재료로서 산화 실리콘 또는 산화 질화 실리콘을 함유하는 재료를 사용하는 것이 바람직하다. 또는, 금속 산화물을 사용할 수 있다. 금속 산화물로서 산화 알루미늄, 산화 질화 알루미늄, 산화 갈륨, 산화 질화 갈륨, 산화 이트륨, 산화 질화 이트륨, 산화 하프늄, 또는 산화 질화 하프늄을 사용할 수 있다. 또한, 본 명세서에서 "산화 질화 실리콘"이란 질소보다 높은 비율로 산소를 함유하는 재료를 말하고, "질화 산화 실리콘"이란 산소보다 높은 비율로 질소를 함유하는 재료를 말한다.
[제 2 트랜지스터]
절연막(114) 위에 트랜지스터(100)의 반도체층(101)이 제공된다.
트랜지스터(100)는 절연막(114) 상면에 접촉되는 반도체층(101), 도전층들(104a 및 104b), 및 반도체층(101) 위의 게이트 절연막(102), 게이트 절연막(102)을 개재하여 반도체층(101)과 중첩되는 게이트 전극(103)을 포함한다. 또한 트랜지스터(100)를 덮도록, 절연막(112), 절연막(113), 및 절연막(116)이 제공된다. 또한, 트랜지스터(100)는 제 2 게이트 전극으로서 기능하는 도전층(105)을 포함하여도 좋다.
또한, 반도체층(101)은 단층으로 형성되어도 좋지만, 도 6의 (A) 및 (B)에 예로서 도시된 트랜지스터(100)와 같이 반도체층(101a), 반도체층(101b), 및 반도체층(101c)의 적층 구조로 형성되는 것이 바람직하다. 도 6의 (A) 및 (B)에서의 트랜지스터(100)는 반도체층(101a), 반도체층(101a) 상면에 접촉되는 반도체층(101b), 반도체층(101b) 상면에 접촉되며 반도체층(101b)과 중첩되는 영역에서 서로 떨어져 있는 도전층들(104a 및 104b), 반도체층(101b) 상면에 접촉되는 반도체층(101c), 반도체층(101c) 위의 절연막(102), 및 게이트 절연막(102) 및 반도체층(101c)을 개재하여 반도체층(101b)과 중첩되는 게이트 전극(103)을 포함한다. 도 6의 (A) 및 (B)에서의 트랜지스터(100)는 제 2 게이트 전극으로서 기능하는 도전층(105)을 포함한다. 도전층(105)은 커패시터(150)의 일부인 도전층(152)과 동시에 형성되어도 좋다. 반도체층(101a)은 절연막(114)과 반도체층(101b) 사이에 제공된다. 반도체층(101c)은 반도체층(101b)과 게이트 절연막(102) 사이에 제공된다. 도전층(104a) 및 도전층(104b)은 반도체층(101b) 상면 및 반도체층(101c) 하면에 접촉된다.
트랜지스터(100)는 절연막(112), 절연막(113), 및 절연막(116)으로 덮인다.
도 6의 (A)에 도시된 바와 같이, 반도체층(101b) 측면은 도전층(104a) 및 도전층(104b)과 접촉된다. 반도체층(101b)은 게이트 전극(103)의 전계로 전기적으로 둘러싸일 수 있다(반도체가 도전체의 전계에 의하여 전기적으로 둘러싸인 구조를 s-channel(surrounded channel) 구조라고 함). 따라서, 채널이 반도체층(101b) 전체(벌크)에 형성되는 경우가 있다. s-channel 구조에서는 대량의 전류가 트랜지스터의 소스와 드레인 사이를 흐를 수 있으므로, 온 상태에서의 전류(온 상태 전류)를 높게 할 수 있다.
높은 온 상태 전류를 얻을 수 있기 때문에, s-channel 구조는 미세화된 트랜지스터에 적합하다. 미세화된 트랜지스터를 포함하는 반도체 장치는 높은 집적도와 높은 밀도를 가질 수 있다. 예를 들어, 이 트랜지스터의 채널 길이는 바람직하게는 40nm 이하, 더 바람직하게는 30nm 이하, 더욱 바람직하게는 20nm 이하이고, 이 트랜지스터의 채널 폭은 바람직하게는 40nm 이하, 더 바람직하게는 30nm 이하, 더욱 바람직하게는 20nm 이하이다.
또한, 채널 길이란 예를 들어, 트랜지스터의 상면도에 있어서 반도체(또는 트랜지스터가 온일 때 반도체에서 전류가 흐르는 부분)와 게이트 전극이 서로 중첩되는 영역, 또는 채널이 형성되는 영역에서의 소스(소스 영역 또는 소스 전극)와 드레인(드레인 영역 또는 드레인 전극) 사이의 거리를 말한다. 하나의 트랜지스터에서 채널 길이는 모든 영역에서 반드시 동일하지는 않다. 바꿔 말하면, 하나의 트랜지스터의 채널 길이는 하나의 값에 한정되지 않을 수 있다. 그러므로, 본 명세서에서 채널 길이는 채널이 형성되는 영역에 있어서의 어느 하나의 값, 최대값, 최소값, 또는 평균값이다.
채널 폭이란 예를 들어, 반도체(또는 트랜지스터가 온일 때 반도체에서 전류가 흐르는 부분)와 게이트 전극이 서로 중첩되는 영역, 또는 채널이 형성되는 영역에서 소스와 드레인이 서로 대향하는 부분의 길이를 말한다. 하나의 트랜지스터에서 채널 폭은 모든 영역에서 반드시 동일한 값을 가지지는 않는다. 바꿔 말하면, 하나의 트랜지스터의 채널 폭은 하나의 값에 고정되지 않을 수 있다. 그러므로, 본 명세서에서 채널 폭은 채널이 형성되는 영역에 있어서의 어느 하나의 값, 최대값, 최소값, 또는 평균값이다.
또한, 트랜지스터 구조에 따라서는 실제로 채널이 형성되는 영역에서의 채널 폭(이하 실효적인 채널 폭이라고 함)이 트랜지스터의 상면도에 나타나는 채널 폭(이하 외견상 채널 폭이라고 함)과 다른 경우가 있다. 예를 들어, 삼차원 구조를 가지는 트랜지스터에서는 실효적인 채널 폭이 트랜지스터의 상면도에 나타나는 외견상 채널 폭보다 크고, 그 영향을 무시할 수 없는 경우가 있다. 예를 들어, 삼차원 구조를 가지는 미세화된 트랜지스터에서는 반도체 상면에 형성되는 채널 영역의 비율이 반도체 측면에 형성되는 채널 영역의 비율보다 높은 경우가 있다. 이 경우, 실제로 채널이 형성될 때에 얻어지는 실효적인 채널 폭이, 상면도에 나타나는 외견상 채널 폭보다 크다.
삼차원 구조를 가지는 트랜지스터에서는 실효적인 채널 폭을 측정하기 어려울 수 있다. 예를 들어, 설계값으로부터 실효적인 채널 폭을 추산하려면 가정 조건으로서 반도체의 형상을 아는 것으로 가정할 필요가 있다. 따라서 반도체의 형상을 정확히 모르는 경우에는 실효적인 채널 폭을 정확하게 측정하기 어렵다.
그러므로, 본 명세서에서는 트랜지스터의 상면도에 있어서 반도체와 게이트 전극이 서로 중첩되는 영역에서 소스와 드레인이 서로 대향하는 부분의 길이인 외견상 채널 폭을 SCW(surrounded channel width)라고 하는 경우가 있다. 또한, 본 명세서에서 단순히 "채널 폭"이라는 용어를 사용하는 경우에는 SCW 및 외견상 채널 폭을 가리킬 수 있다. 또는, 본 명세서에서 단순히 "채널 폭"이라는 용어를 사용하는 경우에는 실효적인 채널 폭을 가리킬 수 있다. 또한, 채널 길이, 채널 폭, 실효적인 채널 폭, 외견상 채널 폭, 및 SCW 등의 값은 단면 TEM 이미지 등을 취득하여 분석함으로써 판정할 수 있다.
또한, 트랜지스터의 전계 효과 이동도 및 채널 폭당 전류값 등을 계산에 의하여 얻는 경우, 계산에 SCW를 사용하여도 좋다. 이 경우, 계산에 실효적인 채널 폭을 사용하는 경우와는 다른 값이 얻어지는 경우가 있다.
또한, 도전층(104a)(및/또는 도전층(104b))의 적어도 일부(또는 전부)는, 반도체층(101b)(및/또는 반도체층(101a)) 등 반도체층의 표면, 측면, 상면, 및/또는 하면의 적어도 일부(또는 전부)에 제공된다.
또는, 도전층(104a)(및/또는 도전층(104b))의 적어도 일부(또는 전부)는, 반도체층(101b)(및/또는 반도체층(101a)) 등 반도체층의 표면, 측면, 상면, 및/또는 하면의 적어도 일부(또는 전부)에 접촉된다. 또는, 도전층(104a)(및/또는 도전층(104b))의 적어도 일부(또는 전부)는, 반도체층(101b)(및/또는 반도체층(101a)) 등 반도체층의 적어도 일부(또는 전부)에 접촉된다.
또는, 도전층(104a)(및/또는 도전층(104b))의 적어도 일부(또는 전부)는, 반도체층(101b)(및/또는 반도체층(101a)) 등 반도체층의 표면, 측면, 상면, 및/또는 하면의 적어도 일부(또는 전부)에 전기적으로 접속된다. 또는, 도전층(104a)(및/또는 도전층(104b))의 적어도 일부(또는 전부)는, 반도체층(101b)(및/또는 반도체층(101a)) 등 반도체층의 적어도 일부(또는 전부)에 전기적으로 접속된다.
또는, 도전층(104a)(및/또는 도전층(104b))의 적어도 일부(또는 전부)는, 반도체층(101b)(및/또는 반도체층(101a)) 등 반도체층의 표면, 측면, 상면, 및/또는 하면의 적어도 일부(또는 전부) 가까이에 제공된다. 또는, 도전층(104a)(및/또는 도전층(104b))의 적어도 일부(또는 전부)는, 반도체층(101b)(및/또는 반도체층(101a)) 등 반도체층의 적어도 일부(또는 전부) 가까이에 제공된다.
또는, 도전층(104a)(및/또는 도전층(104b))의 적어도 일부(또는 전부)는, 반도체층(101b)(및/또는 반도체층(101a)) 등 반도체층의 표면, 측면, 상면, 및/또는 하면의 적어도 일부(또는 전부) 옆에 배치된다. 또는, 도전층(104a)(및/또는 도전층(104b))의 적어도 일부(또는 전부)는, 반도체층(101b)(및/또는 반도체층(101a)) 등 반도체층의 적어도 일부(또는 전부) 옆에 배치된다.
또는, 도전층(104a)(및/또는 도전층(104b))의 적어도 일부(또는 전부)는, 반도체층(101b)(및/또는 반도체층(101a)) 등 반도체층의 표면, 측면, 상면, 및/또는 하면의 적어도 일부(또는 전부)에 대해 비스듬한 위쪽에 제공된다. 또는, 도전층(104a)(및/또는 도전층(104b))의 적어도 일부(또는 전부)는, 반도체층(101b)(및/또는 반도체층(101a)) 등 반도체층의 적어도 일부(또는 전부)에 대해 비스듬한 위쪽에 제공된다.
또는, 도전층(104a)(및/또는 도전층(104b))의 적어도 일부(또는 전부)는, 반도체층(101b)(및/또는 반도체층(101a)) 등 반도체층의 표면, 측면, 상면, 및/또는 하면의 적어도 일부(또는 전부) 위에 제공된다. 또는, 도전층(104a)(및/또는 도전층(104b))의 적어도 일부(또는 전부)는, 반도체층(101b)(및/또는 반도체층(101a)) 등 반도체층의 적어도 일부(또는 전부) 위에 제공된다.
반도체층(101)이 채널이 형성되는 영역에 실리콘계 반도체 등의 반도체를 함유하여도 좋다. 반도체층(101)은, 실리콘보다 밴드 갭이 넓은 반도체를 함유하는 것이 특히 바람직하다. 반도체층(101)은 산화물 반도체를 사용하여 형성되는 것이 바람직하다. 실리콘보다 밴드 갭이 넓고 캐리어 밀도가 낮은 반도체 재료를 사용하면, 트랜지스터의 오프 상태 누설 전류를 저감할 수 있으므로 바람직하다.
반도체층에 이런 재료를 사용하면, 전기 특성의 변화가 억제된 신뢰성이 높은 트랜지스터를 제공할 수 있게 된다.
또한, 반도체층에 사용 가능한 산화물 반도체의 바람직한 형태와 형성 방법의 자세한 사항에 대해서는, 아래에 기재된 실시형태에서 후술한다.
또한, 본 명세서 등에서 실질적으로 순화된 산화물 반도체층의 경우, 그 캐리어 밀도는 1×1017/cm3 미만, 1×1015/cm3 미만, 또는 1×1013/cm3 미만, 특히 바람직하게는 8×1011/cm3 미만, 더 바람직하게는 1×1011/cm3 미만, 더욱 바람직하게는 1×1010/cm3 미만이고 1×10-9/cm3 이상이다. 고순도화된 진성의 산화물 반도체층에 의하여, 트랜지스터는 안정된 전기 특성을 가질 수 있다.
예를 들어 원자수비 In:Ga:Zn=1:1:1 또는 3:1:2의 In-Ga-Zn계 산화물을 반도체층(101b)에 사용하면, 예를 들어 반도체층(101a) 또는 반도체층(101c)에 원자수비 In:Ga:Zn=1:3:2, 1:3:4, 1:3:6, 1:6:4, 1:6:8, 1:6:10, 또는 1:9:6의 In-Ga-Zn계 산화물을 사용할 수 있다. 또한, 반도체층(101b), 반도체층(101a), 및 반도체층(101c) 각각의 원자수비는 오차로서 상술한 원자수비 중 어느 것의 ±20%의 범위 내에서 변동할 수 있다. 반도체층(101a) 및 반도체층(101c)에는 동일한 조성을 가지는 재료를 사용하여도 좋고, 또는 다른 조성을 가지는 재료를 사용하여도 좋다.
또한, 반도체층(101b)에 In-M-Zn계 산화물을 사용하는 경우, 반도체층(101b)이 되는 반도체막을 형성하기 위한 타깃에는, 이하의 조건을 만족시키는 원자수비로 금속 원소를 함유하는 산화물을 사용하는 것이 바람직하다. 산화물에서의 금속 원소의 원자수비가 In:M:Zn=x 1:y 1:z 1이라면, x 1/y 1은 1/3 이상 6 이하, 바람직하게는 1 이상 6 이하이고, z 1/y 1은 1/3 이상 6 이하, 바람직하게는 1 이상 6 이하이다. 또한, z1/y1이 6 이하이면, 후술하는 CAAC-OS막이 형성되기 쉬워진다. 타깃에서의 금속 원소의 원자수비의 대표적인 예로서는 In:M:Zn=1:1:1 또는 In:M:Zn=3:1:2 등이 있다.
반도체층(101a) 및 반도체층(101c)에 In-M-Zn계 산화물을 사용하는 경우, 반도체층(101a) 및 반도체층(101c)이 되는 산화물 반도체막을 형성하기 위한 타깃에는, 이하의 조건을 만족시키는 원자수비로 금속 원소를 함유하는 산화물을 사용하는 것이 바람직하다. 산화물에서의 금속 원소의 원자수비가 In:M:Zn=x 2:y 2:z 2이라면, x 2/y 2는 x 1/y 1 미만이고, z 2/y 2는 1/3 이상 6 이하, 바람직하게는 1 이상 6 이하이다. 또한, z2/y2가 6 이하이면, 후술하는 CAAC-OS막이 형성되기 쉬워진다. 타깃에서의 금속 원소의 원자수비의 대표적인 예로서는 In:M:Zn=1:3:4, In:M:Zn=1:3:6, 또는 In:M:Zn=1:3:8 등이 있다.
산화물 반도체를 스퍼터링법으로 형성하는 경우, 사용한 타깃과 다른 원자수비를 가지는 막이 형성될 수 있다. 특히 아연의 경우, 퇴적된 막의 아연의 원자수비가 타깃의 원자수비보다 작은 경우가 있다. 구체적으로, 이 막은 아연의 원자수비가 타깃의 아연의 원자수비의 40atomic%~90atomic%이다.
도전층(104a) 및 도전층(104b) 중 한쪽은 소스 전극으로서 기능하고, 다른 쪽은 드레인 전극으로서 기능한다.
플러그(121)는 도전층(104a), 반도체층(101a), 반도체층(101b), 반도체층(101c), 절연막(114), 및 배리어막(111)에 형성된 개구를 통하여 도전층(151)에 전기적으로 접속된다. 도전층(104a)은 플러그(121)를 통하여 도전층(151)에 전기적으로 접속된다.
도전층(104a) 및 도전층(104b)은 각각, 알루미늄, 타이타늄, 크로뮴, 니켈, 구리, 이트륨, 지르코늄, 몰리브데넘, 은, 탄탈럼, 및 텅스텐 등의 금속 중 어느 것, 및 이들 금속 중 어느 것을 주성분으로 함유하는 합금을 포함하는 단층 구조 또는 적층 구조를 가지도록 형성된다. 예를 들어, 실리콘을 함유하는 알루미늄막의 단층 구조, 타이타늄막 위에 알루미늄막이 적층된 2층 구조, 텅스텐막 위에 알루미늄막이 적층된 2층 구조, 구리-마그네슘-알루미늄 합금막 위에 구리막이 적층된 2층 구조, 타이타늄막 위에 구리막이 적층된 2층 구조, 텅스텐막 위에 구리막이 적층된 2층 구조, 타이타늄막 또는 질화 타이타늄막, 알루미늄막 또는 구리막, 및 타이타늄막 또는 질화 타이타늄막이 이 순서대로 적층된 3층 구조, 몰리브데넘막 또는 질화 몰리브데넘막, 알루미늄막 또는 구리막, 및 몰리브데넘막 또는 질화 몰리브데넘막이 이 순서대로 적층된 3층 구조 등을 들 수 있다. 또한, 산화 인듐, 산화 주석, 또는 산화 아연을 함유하는 투명 도전 재료를 사용하여도 좋다.
게이트 절연막(102)은, 예를 들어 산화 실리콘, 산화 질화 실리콘, 질화 산화 실리콘, 산화 알루미늄, 산화 하프늄, 산화 갈륨, Ga-Zn계 금속 산화물, 및 질화 실리콘 등 중 하나 이상을 사용한 단층 또는 적층으로 형성하여도 좋다.
게이트 절연막(102)은 하프늄 실리케이트(HfSiO x ), 질소가 첨가된 하프늄 실리케이트(HfSi x O y N z ), 질소가 첨가된 하프늄 알루미네이트(HfAl x O y N z ), 산화 하프늄, 또는 산화 이트륨 등의 high-k 재료를 사용하여 형성하여도 좋다.
게이트 절연막(102)은, 산화 알루미늄, 산화 마그네슘, 산화 실리콘, 산화 질화 실리콘, 산화 갈륨, 산화 저마늄, 산화 이트륨, 산화 지르코늄, 산화 란타넘, 산화 네오디뮴, 산화 하프늄, 또는 산화 탄탈럼 등의 산화물 절연막, 질화 실리콘, 질화 산화 실리콘, 질화 알루미늄, 또는 질화 산화 알루미늄 등의 질화물 절연막, 또는 상술한 재료 중 어느 것을 혼합한 막을 사용하여 형성될 수 있다.
게이트 절연막(102)으로서는 절연막(114)과 마찬가지로, 화학량론적 조성을 초과하여 산소를 함유하는 산화물 절연막을 사용하는 것이 바람직하다.
게이트 절연막에 특정의 재료를 사용하면, 특정의 조건하에서 게이트 절연막에 전자가 포획되고, 문턱 전압이 증가될 수 있다. 예를 들어, 산화 실리콘과 산화 하프늄의 적층막과 같이, 게이트 절연막의 일부에 산화 하프늄, 산화 알루미늄, 및 산화 탄탈럼 등 전자 포획 상태가 많은 재료를 사용하고, 보다 높은 온도(반도체 장치의 동작 온도 또는 보관 온도보다 높은 온도, 또는 125℃ 이상 450℃ 이하, 대표적으로는 150℃ 이상 300℃ 이하)에서 게이트 전극의 전위가 소스 전극 또는 드레인 전극보다 높은 상태를 1초 이상, 대표적으로는 1분 이상 유지한다. 이에 따라 반도체층으로부터 게이트 전극으로 전자가 이동하고, 전자의 일부가 전자 포획 상태에 의하여 포획된다.
필요한 양의 전자가 이와 같이 전자 포획 상태에 의하여 포획되는 트랜지스터에서는, 문턱 전압이 양의 방향으로 시프트된다. 게이트 전극의 전압을 제어함으로써, 포획되는 전자의 양을 제어할 수 있고 이에 따라 문턱 전압을 제어할 수 있다. 또한, 전자를 포획시키기 위한 처리를 트랜지스터의 제작 공정에서 행하여도 좋다.
예를 들어, 이 처리는 트랜지스터의 소스 전극 또는 드레인 전극에 접속되는 배선 메탈의 형성 후, 전(前)공정(웨이퍼 처리) 후, 웨이퍼 다이싱 단계 후, 또는 패키징 후 등, 공장 출하 전에 어느 단계에서 행하는 것이 바람직하다. 이들 중 어느 경우에도, 반도체 장치는 전자를 포획시키기 위한 처리 후에 125℃ 이상의 온도에 1시간 이상 노출되지 않는 것이 바람직하다.
게이트 전극(103)은, 예를 들어 알루미늄, 크로뮴, 구리, 탄탈럼, 타이타늄, 몰리브데넘, 및 텅스텐 중에서 선택되는 금속; 이들 금속 중 어느 것을 성분으로 함유하는 합금; 또는 이들 금속 중 어느 것을 조합하여 함유하는 합금 등을 사용하여 형성될 수 있다. 또한, 망가니즈 및 지르코늄 중에서 선택되는 하나 이상의 금속을 사용하여도 좋다. 또는, 게이트 전극(103)에, 인 등의 불순물 원소가 도핑된 다결정 실리콘으로 대표되는 반도체, 또는 니켈 실리사이드 등의 실리사이드를 사용하여도 좋다. 또한, 게이트 전극(103)은 단층 구조를 가져도 좋고, 또는 2층 이상의 적층 구조를 가져도 좋다. 예를 들어, 실리콘을 함유하는 알루미늄막의 단층 구조, 알루미늄막 위에 타이타늄막이 적층된 2층 구조, 질화 타이타늄막 위에 타이타늄막이 적층된 2층 구조, 질화 타이타늄막 위에 텅스텐막이 적층된 2층 구조, 질화 탄탈럼막 또는 질화 텅스텐막 위에 텅스텐막이 적층된 2층 구조, 및 타이타늄막, 알루미늄막, 및 타이타늄막이 이 순서대로 적층된 3층 구조 등을 들 수 있다. 또는, 타이타늄, 탄탈럼, 텅스텐, 몰리브데넘, 크로뮴, 네오디뮴, 및 스칸듐 중에서 선택되는 하나 이상의 금속과 알루미늄을 함유하는 합금막 또는 질화물막을 사용하여도 좋다.
게이트 전극(103)은 인듐 주석 산화물, 산화 텅스텐을 함유하는 인듐 산화물, 산화 텅스텐을 함유하는 인듐 아연 산화물, 산화 타이타늄을 함유하는 인듐 산화물, 산화 타이타늄을 함유하는 인듐 주석 산화물, 인듐 아연 산화물, 또는 산화 실리콘이 첨가된 인듐 주석 산화물 등의 투광성 도전 재료를 사용하여 형성될 수도 있다. 상술한 투광성 도전 재료와 상술한 금속을 사용하여 형성된 적층 구조를 가질 수도 있다.
또한, In-Ga-Zn계 산화 질화물 반도체막, In-Sn계 산화 질화물 반도체막, In-Ga계 산화 질화물 반도체막, In-Zn계 산화 질화물 반도체막, Sn계 산화 질화물 반도체막, In계 산화 질화물 반도체막, 또는 금속 질화물(InN 또는 ZnN 등)의 막 등을 게이트 전극(103)과 게이트 절연막(102) 사이에 제공하여도 좋다. 이들 막은 각각 5eV 이상, 바람직하게는 5.5eV 이상으로 산화물 반도체의 전자 친화력보다 높은 일함수를 가진다. 그러므로, 산화물 반도체를 포함하는 트랜지스터의 문턱 전압이 양의 방향으로 시프트될 수 있고, 소위 노멀리-오프 스위칭 소자를 실현할 수 있다. 예를 들어, In-Ga-Zn계 산화 질화물 반도체막으로서, 적어도 반도체층(101)보다 질소 농도가 높은 In-Ga-Zn계 산화 질화물 반도체막, 구체적으로는 질소 농도가 7at.% 이상인 In-Ga-Zn계 산화 질화물 반도체막을 사용한다.
절연막(112)에는, 배리어막(111)의 경우와 마찬가지로 물 또는 수소가 쉽게 확산되지 않는 재료를 사용하는 것이 바람직하다. 특히, 산소를 비교적 투과시키지 않는 재료를 절연막(112)에 사용하는 것이 바람직하다.
산소를 비교적 투과시키지 않는 재료를 포함하는 절연막(112)으로 반도체층(101)을 덮음으로써, 반도체층(101)으로부터 절연막(112) 위의 부분으로 산소가 방출되는 것을 방지할 수 있다. 또한, 절연막(114)으로부터 방출된 산소를 절연막(112) 아래에 가둘 수 있기 때문에, 반도체층(101)에 공급되는 산소의 양이 증가된다.
물 또는 수소를 비교적 투과시키지 않는 절연막(112)은, 산화물 반도체에 있어 불순물인 물 또는 수소가 외부로부터 산화물 반도체층(101)에 들어가는 것을 억제할 수 있고, 이에 의하여 트랜지스터(100)의 전기 특성의 변화가 억제될 수 있고 트랜지스터는 높은 신뢰성을 가질 수 있다.
또한, 절연막(114)과 같이 가열에 의하여 산소가 방출되는 절연막을 절연막(112) 아래에 제공하여, 게이트 절연막(102)을 통하여 반도체층(101) 위의 부분으로부터도 산소를 공급하여도 좋다.
도 6의 (B)에 도시된 바와 같이, 트랜지스터의 채널 폭 방향의 단면에서 게이트 전극(103)은 반도체층(101b)의 상면 및 측면과 대향하도록 제공된다. 그러므로, 반도체층(101b)의 상면 부근뿐만 아니라 측면 부근에도 채널이 형성되어 실효적인 채널 폭이 커짐으로써, 트랜지스터의 온 상태에서의 전류(즉, 온 상태 전류)가 증가된다. 특히, 반도체층(101b)의 폭이 매우 작은(예를 들어 50nm 이하, 바람직하게는 30nm 이하, 더 바람직하게는 20nm 이하) 경우, 채널이 형성되는 영역이 반도체층(101b)의 내부에까지 확장되기 때문에, 트랜지스터가 미세화될수록 온 상태 전류가 증가된다.
도 17의 (A) 및 (B)는 반도체 장치에 포함되는 트랜지스터(100)의 예를 도시한 것이다. 도 17의 (A) 및 (B)에 도시된 트랜지스터(100)는, 주로 반도체층(101c)이 도전층들(104a 및 104b)의 하면에 접촉하여 제공되어 있는 점에서 도 6의 (A) 및 (B)에 도시된 트랜지스터(100)와 다르다. 여기서, 도 17의 (B)는 도 17의 (A)에 나타내어진 일점쇄선 A-B를 따른 단면이다.
이러한 구조에 의하여, 반도체층(101a), 반도체층(101b), 및 반도체층(101c)에 사용하는 막을 대기와 접촉시키지 않고 연속적으로 형성할 수 있기 때문에, 각 계면에서의 결함을 저감할 수 있다.
트랜지스터(100)는 도 35의 (A)에 도시된 구조를 가져도 좋다. 도 35의 (A)에서, 반도체층(101a) 및 반도체층(101b)이 형성된 후에 반도체층(101c)이 형성됨으로써 반도체층(101c)이 반도체층(101a) 및 반도체층(101b)의 측면을 덮고 있다. 또는, 트랜지스터(100)는 도 35의 (B)에 도시된 구조를 가져도 좋다. 도 35의 (A)와 (B)의 차이점에 대해서는, 도 35의 (A)에서는 게이트 전극(103)이 도전층(104a) 및 도전층(104b)과 중첩되는 것에 대하여, 도 35의 (B)에서는 단면에서 게이트 전극(103)이 도전층(104a) 및 도전층(104b)과 중첩되지 않는다.
도 6의 (A) 및 (B), 그리고 도 17의 (A) 및 (B)는 각각 반도체층(101a) 및 반도체층(101c)이 반도체층(101b)에 접촉되는 구조를 도시하고 있지만, 반도체층(101a) 및 반도체층(101c) 중 한쪽 또는 모두가 없는 구조를 채용하여도 좋다.
또한, 도 6의 (B)에서의 구조는 게이트 절연막(102)의 단부가 반도체층(101c)의 단부와 실질적으로 일치되고 게이트 전극(103)이 게이트 절연막보다 내측에 배치되는 예이고, 또는 게이트 절연막(102), 반도체층(101c), 및 게이트 전극(103)의 단부들이 서로 실질적으로 일치되는 도 17의 (C)에서의 트랜지스터(100)의 예에 도시된 구조를 채용하여도 좋다. 또는, 게이트 절연막(102), 반도체층(101c), 및 게이트 전극의 단부들이 일치되지 않는 도 17의 (D)에서의 트랜지스터(100)의 예에 도시된 구조를 채용하여도 좋다.
상술한 것이 트랜지스터(100)에 대한 설명이다.
트랜지스터(100)를 덮는 절연막(116)은, 아래에 있는 층의 표면 요철 형상을 덮는 평탄화층으로서 기능한다. 절연막(113)은, 절연막(116)을 형성할 때에 보호층으로서 기능하여도 좋다. 절연막(113)은 반드시 제공할 필요는 없다.
도전층(104b)에 전기적으로 접속되는 플러그(123) 및 플러그(122) 등이 절연막(112), 절연막(113), 및 절연막(116)에 매립된다.
플러그(123)에 전기적으로 접속되는 배선(124) 등이 절연막(116) 위에 제공된다.
여기서, 도 6의 (A)에서의 배선(124)은 도 5의 (A)에서의 배선(BL)에 상당한다. 마찬가지로, 도 6의 (B)에서의 배선(166)은 배선(BG)에 상당하고, 도 7에서의 배선(142)은 배선(CL)에 상당한다. 도시되지 않았지만, 도 6의 (A) 및 (B)에서 게이트 전극(103)에 접속된 배선은 배선(WL)에 상당한다. 또한, 트랜지스터(130)의 저저항층(133b)은 배선(SL)에 상당한다. 트랜지스터(130)의 게이트 전극(135), 커패시터(150)의 제 1 전극으로서 기능하는 플러그(121), 및 트랜지스터(100)의 도전층(104a)을 포함하는 노드는, 도 5의 (A)에 도시된 노드(FN)에 상당한다.
도 6의 (A) 및 (B)의 구조에서, 수소를 함유하는 절연막(136) 위에 제공되는 절연막(137)은 배리어막(111)과 동일한 재료를 함유하는 것이 바람직하다. 이 구조는 수소를 함유하는 절연막(136)에 남아 있는 물 또는 수소가 위쪽으로 확산되는 것을 효과적으로 방지할 수 있다. 이 경우, 절연막(137)을 형성하기 전, 그리고 절연막(137)을 형성하고 나서 배리어막(111)을 형성하기 전에 총 2번 이상, 물 또는 수소를 제거하기 위한 가열 처리를 행하여도 좋다.
여기서, 배선(124), 배선(142), 및 배선(166) 등의 배선은 금속 재료, 합금 재료, 또는 금속 산화물 재료 등의 도전 재료를 사용하여 형성될 수 있다. 특히, 내열성 및 도전성을 양쪽 모두 가지는 텅스텐 또는 몰리브데넘 등의 고융점 재료를 사용하는 것이 특히 바람직하고, 텅스텐을 사용하는 것이 특히 바람직하다.
도전층(125), 도전층(151), 도전층(152), 도전층(153a), 도전층(153b), 및 도전층들(154a~154e) 등의 도전층; 그리고 플러그들(121~123), 플러그들(126~128), 플러그들(129a~129d), 플러그들(139~141), 플러그(164), 및 플러그(165) 등의 플러그는 금속 재료, 합금 재료, 및 금속 산화물 재료 등의 도전 재료 중 어느 것을 사용하여 형성될 수 있다. 특히, 내열성 및 도전성을 양쪽 모두 가지는 텅스텐 또는 몰리브데넘 등의 고융점 재료를 사용하는 것이 특히 바람직하고, 텅스텐을 사용하는 것이 특히 바람직하다. 질화 타이타늄 또는 타이타늄 등의 재료와, 또 다른 재료를 포함하는 적층을 사용하여도 좋다. 예를 들어, 질화 타이타늄 또는 타이타늄을 사용하면, 개구와의 접착력을 향상시킬 수 있다. 또한, 도전층(125), 도전층(151), 도전층(152), 도전층(153a), 도전층(153b), 및 도전층들(154a~154e) 등의 도전층; 그리고 플러그들(121~123), 플러그들(126~128), 플러그들(129a~129d), 플러그들(139~141), 플러그(164), 및 플러그(165) 등의 플러그 등이 절연막에 제공되고, 그 상면이 평탄화되는 것이 바람직하다.
여기서, 플러그(121)는 트랜지스터(100)의 반도체층(101) 및 도전층(104a), 그리고 도전층(151)과 접촉된다. 플러그(121)는 트랜지스터(100)의 반도체층(101) 및 도전층(104a)과 접촉되고, 이에 의하여 플러그(121)는 트랜지스터(100)의 소스 영역 또는 드레인 영역에 접속되는 배선으로서 기능한다. 또한, 플러그(121)는 도전층(151)에 접속되고, 이에 의하여 플러그(121)는 커패시터(150)의 한쪽 전극에 접속되는 배선으로서 기능한다. 플러그(121)가 트랜지스터(100)를 관통하여 커패시터(150)의 한쪽 전극으로서 기능하는 도전층(151)에 도달함으로써, 하나의 플러그가 커패시터(150)의 전극, 그리고 트랜지스터(100)의 소스 영역 또는 드레인 영역에 접속되는 배선 양쪽 모두로서 기능할 수 있다.
마찬가지로, 플러그(122)는 트랜지스터(100)의 반도체층(101) 및 도전층(104b), 그리고 도전층(125)과 접촉된다. 플러그(122)는 트랜지스터(100)의 반도체층(101) 및 도전층(104b)과 접촉되고, 이에 의하여 플러그(122)는 트랜지스터(100)의 소스 영역 또는 드레인 영역에 접속되는 배선으로서 기능한다. 또한, 플러그(122)는 도전층(125)에 접속되고, 이에 의하여 플러그(122)는 트랜지스터(130)의 소스 영역 또는 드레인 영역에 접속되는 배선으로서 기능한다. 플러그(122)가 트랜지스터(100)를 관통하여 도전층(125)에 도달함으로써, 하나의 플러그가 트랜지스터(130)의 소스 영역 또는 드레인 영역에 접속되는 배선, 그리고 트랜지스터(100)의 소스 전극 또는 드레인 전극에 접속되는 배선 양쪽 모두로서 기능할 수 있다.
다음에, 플러그(121) 및 플러그(122)를 사용하여 회로의 면적을 축소하는 예에 대하여 도 30의 (A) 및 (B)를 참조하여 설명한다. 도 31에서의 구조는 플러그(121)도 플러그(122)도 제공되지 않는 예를 나타낸다. 배리어막(211a)에 대해서는 배리어막(111)의 설명을 참조한다. 절연막(215a)에 대해서는 절연막(115a)의 설명을 참조한다. 도전층(104a)과 커패시터(150)의 콘택트(221)가 반도체층(101b)보다 외측에 형성되어 있고, 이에 기인하여 소자의 면적이 증가된다. 마찬가지로, 도전층(104b)과 트랜지스터(130)의 소스 영역 또는 드레인 영역에 접속되는 도전층의 콘택트(222)가 반도체층(101b)보다 외측에 형성되어 있고, 이에 기인하여 소자의 면적이 증가된다.
도 30의 (A)는 트랜지스터(100)를 관통하여 커패시터(150)의 한쪽 전극에 접속되는 플러그(121), 그리고 트랜지스터(100)를 관통하여 트랜지스터(130)의 소스 전극 또는 드레인 전극에 전기적으로 접속되는 도전층(251a)에 접속되는 플러그(122)를 사용하는 구조예를 도시한 것이다. 배리어막들(211a~211f)에 대해서는 배리어막(111)의 설명을 참조한다. 절연막들(215a~215f)에 대해서는 절연막(115a)의 설명을 참조한다. 도전층(251)에 대해서는 도전층(151)의 설명을 참조한다. 도전층(251a)에 대해서는 도전층(125)의 설명을 참조한다. 또한 도 30의 (B)는, 각각 도 30의 (A)의 구조와 동일한 2개의 구조 각각을 나란히 배치한 경우를 도시한 것이다. 도 30의 (A) 및 (B)에서는 도전층(104a)도 도전층(104b)도 제공되어 있지 않지만, 이들을 제공하여도 좋다.
도 31에서는 2개의 콘택트, 즉 도전층(104a)과 커패시터(150)의 콘택트(221)와, 플러그(321)와 도전층(104a)의 콘택트(223)가 제공되어 있는 한편, 도 30의 (A) 및 (B)에서는 플러그(121)가 2개의 콘택트로서 기능할 수 있다. 마찬가지로, 도 31에서는 2개의 콘택트, 즉 도전층(104b)과 도전층(251a)의 콘택트(222)와, 플러그(322)와 도전층(104b)의 콘택트(224)가 제공되어 있는 한편, 도 30의 (A) 및 (B)에서는 플러그(122)가 2개의 콘택트로서 기능할 수 있다. 이와 같이, 플러그(121) 및 플러그(122)를 사용하면 도 30의 (A) 및 (B)의 각 구조에서의 트랜지스터(100)와 실질적으로 동일한 폭의 커패시터(150)를 형성할 수 있게 되고, 이 결과 소자에 의하여 점유되는 면적을 축소할 수 있다.
다음에, 도 30의 (A) 및 (B)의 단면에 도시된 층들(281~287)의 상면도를 도 32의 (A)에 도시하였다. 도 31의 단면에 도시된 층들(291~295)의 상면도를 도 32의 (B)에 도시하였다. 각 상면도는 메모리 셀의 최소 구조 단위를 나타내고 있다. 이들 상면도는 도 30의 (A) 및 (B)에서의 구조 중 어느 것을 사용함으로써, 면적을 도 31에서의 구조의 면적의 약 절반으로 축소할 수 있는 것을 나타낸다.
또한, 도 33에서의 반도체 장치의 단면과 같이, 평탄화를 위한 절연막(261)을 형성하여도 좋고, 그 다음에 플러그(121) 및 플러그(122)를 형성하여도 좋다.
본 발명의 일 형태에 따른 반도체 장치는 트랜지스터(130), 및 제 1 트랜지스터(130) 위의 트랜지스터(100)를 포함한다. 이들 트랜지스터는 적층되기 때문에, 소자에 의하여 점유되는 면적을 축소할 수 있다. 또한, 플러그(121) 및 플러그(122)를 제공함으로써 소자에 의하여 점유되는 면적을 축소할 수 있게 된다. 따라서, 회로 면적이 축소되고 양호한 특성을 가지는 반도체 장치를 제공할 수 있다. 또한, 예를 들어 본 발명의 일 형태를 메모리 장치 등을 포함하는 반도체 장치에 적용하는 경우, 회로 면적이 작더라도 메모리 용량을 증가시킬 수 있고, 유지 특성이 양호한 메모리를 가지는 반도체 장치를 제공할 수 있다. 또한, 트랜지스터(130)와 트랜지스터(100) 사이에 제공되는 배리어막(111)에 의하여, 아래에 있는 층으로부터 물 및 수소 등의 불순물이 트랜지스터(100) 쪽으로 확산되는 것을 억제할 수 있다. 또한, 일부가 제 1 전극으로서 기능하는 배선과, 일부가 제 2 전극으로서 기능하는 배선이 배리어막(111)을 사이에 개재하여 제공됨으로써 커패시터(150)가 형성되기 때문에, 커패시터(150)를 형성하기 위한 추가적인 단계 없이 커패시터(150)를 간단하게 형성할 수 있다.
상술한 것이 구조예에 대한 설명이다.
[제작 방법의 예]
이하에서는, 상술한 구조예에서 설명한 반도체 장치의 제작 방법의 예에 대하여 도 8의 (A)~(E), 도 9의 (A)~(D), 도 10의 (A)~(C), 도 11의 (A) 및 (B), 그리고 도 12의 (A) 및 (B)를 참조하여 설명한다.
먼저, 반도체 기판(131)을 준비한다. 반도체 기판(131)으로서는, 예를 들어 단결정 실리콘 기판(p형 반도체 기판 또는 n형 반도체 기판을 포함함), 또는 탄소화 실리콘 또는 질화 갈륨을 함유하는 화합물 반도체 기판 등을 사용할 수 있다. 반도체 기판(131)으로서 SOI 기판을 사용하여도 좋다. 이하에서는 반도체 기판(131)에 단결정 실리콘을 사용하는 경우에 대하여 설명한다.
다음에, 반도체 기판(131)에 소자 분리층(미도시)을 형성한다. 소자 분리층은 LOCOS(local oxidation of silicon)법, STI(shallow trench isolation)법, 또는 메사 분리(mesa isolation) 등으로 형성하여도 좋다.
p채널 트랜지스터와 n채널 트랜지스터를 동일한 기판에 형성하는 경우, 반도체 기판(131)의 일부에 n웰 또는 p웰을 형성하여도 좋다. 예를 들어, n형 반도체 기판(131)에 p형 도전성을 부여하는 붕소 등의 불순물 원소를 첨가함으로써 p웰을 형성하여도 좋고, n채널 트랜지스터와 p채널 트랜지스터를 동일한 기판에 형성하여도 좋다.
다음에, 반도체 기판(131) 위에 게이트 절연막(134)이 되는 절연막을 형성한다. 예를 들어, 반도체 기판(131)의 표면을 산화시켜 산화 실리콘막을 형성한다. 또는 열산화에 의하여 산화 실리콘막을 형성한 다음에 질화 처리에 의하여 산화 실리콘막의 표면을 질화시키는 식으로 형성되는, 산화 실리콘막과 산화 질화 실리콘막의 적층으로, 절연막을 형성하여도 좋다. 또는, 산화 실리콘, 산화 질화 실리콘, 고유전율 재료(high-k 재료라고도 함)인 산화 탄탈럼, 산화 하프늄, 산화 하프늄 실리케이트, 산화 지르코늄, 산화 알루미늄, 또는 산화 타이타늄 등의 금속 산화물, 또는 산화 란타넘 등의 희토류 산화물 등을 사용하여 절연막을 형성하여도 좋다.
스퍼터링법, CVD(chemical vapor deposition)법(열CVD법, MOCVD(metal organic CVD)법, 및 PECVD(plasma enhanced CVD)법 등을 포함함), MBE(molecular beam epitaxy)법, ALD(atomic layer deposition)법, 또는 PLD(pulsed laser deposition)법 등으로 절연막을 형성하여도 좋다.
다음에, 게이트 전극(135)이 되는 도전막을 형성한다. 도전막은, 탄탈럼, 텅스텐, 타이타늄, 몰리브데넘, 크로뮴, 및 나이오븀 등 중에서 선택되는 금속, 또는 이 금속 중 어느 것을 주성분으로 포함하는 합금 재료 또는 화합물 재료를 사용하여 형성되는 것이 바람직하다. 또는, 인 등의 불순물이 첨가된 다결정 실리콘을 사용할 수 있다. 또는, 금속 질화물의 막과 상술한 금속 중 어느 것의 막을 포함하는 적층 구조를 사용하여도 좋다. 금속 질화물로서는, 질화 텅스텐, 질화 몰리브데넘, 또는 질화 타이타늄을 사용할 수 있다. 금속 질화물막을 제공하면 금속막의 접착성을 높일 수 있어, 분리를 방지할 수 있다.
도전막은 스퍼터링법, 증착법, 또는 CVD법(열CVD법, MOCVD법, 및 PECVD법 등을 포함함) 등에 의하여 형성될 수 있다. 플라스마 대미지를 줄이기 위해서는, 열CVD법, MOCVD법, 또는 ALD법을 사용하는 것이 바람직하다.
다음에, 리소그래피 공정 등에 의하여 도전막 위에 레지스트 마스크를 형성하고, 도전막의 불필요한 부분을 제거한다. 그 후, 레지스트 마스크를 제거한다. 이와 같이 게이트 전극(135)을 형성할 수 있다.
여기서, 막의 가공 방법에 대하여 설명한다. 막을 미세하게 가공하는 경우, 다양한 미세 가공 기술을 사용할 수 있다. 예를 들어, 포토리소그래피 공정 등에 의하여 형성된 레지스트 마스크에 대해 슬리밍 처리를 행하는 방법을 사용하여도 좋다. 또는, 포토리소그래피 공정 등에 의하여 더미 패턴을 형성하고, 더미 패턴에 사이드월을 제공한 다음 더미 패턴을 제거하고, 남아 있는 사이드월을 레지스트 마스크로서 사용하여 막을 에칭하는 방법을 사용하여도 좋다. 높은 종횡비를 실현하기 위해서는, 막의 에칭에 이방성 드라이 에칭을 사용하는 것이 바람직하다. 또는, 무기막 또는 금속막으로 형성된 하드 마스크를 사용하여도 좋다.
레지스트 마스크를 형성하기 위하여 사용하는 광으로서는 i선광(파장 365nm), g선광(파장 436nm), h선광(파장 405nm), 또는 i선, g선, 및 h선이 혼합된 광을 사용할 수 있다. 또는, 자외광, KrF 레이저 광, 또는 ArF 레이저 광 등을 사용할 수 있다. 액침 노광 기술에 의하여 노광을 행하여도 좋다. 노광을 위한 광으로서는 EUV(extreme ultra-violet)광 또는 X선을 사용하여도 좋다. 노광을 위한 광 대신에, 전자 빔을 사용할 수 있다. EUV광, X선, 또는 전자 빔을 사용하면, 매우 미세한 가공을 행할 수 있으므로 바람직하다. 또한, 전자 빔 등의 빔의 주사에 의하여 노광을 행하는 경우, 포토마스크는 불필요하다.
레지스트 마스크로서 기능하는 레지스트막을 형성하기 전에, 가공될 막과 레지스트막의 접착력을 향상시키는 기능을 가지는 유기 수지막을 형성하여도 좋다. 유기 수지막은 스핀 코팅법 등에 의하여, 그 막 아래의 단차를 덮어서 표면을 평탄화하도록 형성될 수 있으므로, 유기 수지막 위의 레지스트 마스크의 두께의 편차를 저감할 수 있다. 특히 미세한 가공에서는, 노광을 위한 광에 대한 반사 방지막으로서 기능하는 재료를 사용하여 유기 수지막을 형성하는 것이 바람직하다. 이런 반사 방지막으로서 기능하는 유기 수지막의 예에는 BARC(bottom anti-reflection coating)막이 포함된다. 유기 수지막은 레지스트 마스크의 제거와 동시에 제거되어도 좋고, 레지스트 마스크를 제거한 후에 제거되어도 좋다.
게이트 전극(135)을 형성한 후, 게이트 전극(135)의 측면을 덮는 사이드월을 형성하여도 좋다. 사이드월은, 게이트 전극(135)보다 두꺼운 절연막을 형성하고 이방성 에칭을 행함으로써, 절연막에서 게이트 전극(135)의 측면상의 부분만을 잔존시키는 식으로 형성할 수 있다.
도 8의 (A)는 사이드월의 형성 시에 게이트 절연막의 에칭을 행하지 않는 예를 도시한 것이다. 하지만, 사이드월의 형성과 동시에 게이트 절연막(134)이 되는 절연막의 에칭을 행하여도 좋다. 이 경우, 게이트 전극(135) 및 사이드월 아래에 게이트 절연막(134)을 제공한다.
다음에, 반도체 기판(131)에서 게이트 전극(135)(및 사이드월)이 제공되어 있지 않은 영역에 인 등 n형 도전성을 부여하는 원소, 또는 붕소 등 p형 도전성을 부여하는 원소를 첨가한다. 도 8의 (A)는 이 단계에서의 단면 모식도를 도시한 것이다.
다음에, 절연막(136)을 형성한 다음, 상술한 도전성을 부여하는 원소를 활성화시키기 위하여 제 1 가열 처리를 행한다.
절연막(136)은, 예를 들어 산화 실리콘, 산화 질화 실리콘, 질화 산화 실리콘, 질화 실리콘, 산화 알루미늄, 산화 질화 알루미늄, 질화 산화 알루미늄, 또는 질화 알루미늄 등을 사용한 단층 구조 또는 적층 구조를 가지도록 형성될 수 있다. 절연막(136)은 스퍼터링법, CVD법(열CVD법, MOCVD법, 및 PECVD법 등을 포함함), MBE법, ALD법, 또는 PLD법 등에 의하여 형성될 수 있다. 특히, 절연막을 CVD법, 바람직하게는 플라스마 CVD법으로 형성하면, 피복성을 더 향상시킬 수 있으므로 바람직하다. 플라스마 대미지를 줄이기 위해서는, 열CVD법, MOCVD법, 또는 ALD법을 사용하는 것이 바람직하다.
제 1 가열 처리는, 희가스 분위기 또는 질소 가스 분위기 등의 불활성 가스 분위기, 또는 감압 분위기에서 400℃ 이상 기판의 변형점 미만의 온도로 행할 수 있다.
이 단계에서 트랜지스터(130)가 형성된다. 또한, 트랜지스터(130)의 형성과 마찬가지로 트랜지스터(160)를 형성하여도 좋다.
다음에, 절연막(137) 및 절연막(138)을 형성한다.
절연막(137)은, 절연막(136)에 사용 가능한 재료 중 어느 것을 사용하여 형성될 수 있고, 산소 및 수소를 함유하는 질화 실리콘(SiNOH)을 사용하여 형성하면, 가열에 의하여 방출되는 수소의 양을 증가시킬 수 있으므로 바람직하다. 또는, 절연막(138)은, 절연막(136)에 사용 가능한 재료 중 어느 것을 사용하여 형성될 수 있고, TEOS(tetraethyl orthosilicate) 또는 실레인 등과 산소 또는 아산화질소 등을 반응시켜서 형성되는 단차 피복성이 높은 산화 실리콘을 사용하여 형성되는 것이 바람직하다.
절연막들(137 및 138)은 예를 들어, 스퍼터링법, CVD법(열CVD법, MOCVD법, 및 PECVD법 등을 포함함), MBE법, ALD법, 또는 PLD법 등에 의하여 형성될 수 있다. 특히, 절연막을 CVD법, 바람직하게는 플라스마 CVD법으로 형성하면, 피복성을 더 향상시킬 수 있으므로 바람직하다. 플라스마 대미지를 줄이기 위해서는, 열CVD법, MOCVD법, 또는 ALD법을 사용하는 것이 바람직하다.
다음에, 절연막(138) 상면을 CMP법 등에 의하여 평탄화한다. 절연막(138)으로서는 평탄화막을 사용하여도 좋다. 이때, 평탄화에 반드시 CMP법 등을 사용할 필요는 없다. 평탄화막은 예를 들어, 상압 CVD법 또는 도포법 등에 의하여 형성될 수 있다. 상압 CVD법으로 형성될 수 있는 막의 예로서는, BPSG(boron phosphorus silicate glass)의 막이 있다. 또한, 도포법으로 형성될 수 있는 막의 예로서는, HSQ(hydrogen silsesquioxane)의 막이 있다.
그 후, 반도체층(132)에서의 댕글링 본드가 절연막(137)으로부터 방출되는 수소에 의하여 종단되도록, 제 2 가열 처리를 행한다. 제 2 가열 처리에 의하여 각 층으로부터 물 및 수소가 방출되어, 물의 함유량과 수소의 함유량이 저감될 수 있다.
제 2 가열 처리는, 상술한 적층 구조의 설명에서 예시한 조건하에서 행해질 수 있다. 예를 들어, 제 1 가열 처리에 대하여 설명한 조건 등을 사용할 수 있다.
다음에, 저저항층들(133a 및 133b) 및 게이트 전극(135) 등에 도달하는 개구를 절연막(136), 절연막(137), 및 절연막(138)에 형성한다(도 8의 (B) 참조). 그 후, 개구를 메우도록 플러그(139) 등이 되는 도전막(181)을 형성한다(도 8의 (C) 참조). 그리고, 절연막(138) 상면이 노출되도록 도전막(181)에 평탄화 처리를 행함으로써, 플러그(139) 및 플러그(140) 등을 형성한다(도 8의 (D) 참조). 도전막(181)은 스퍼터링법, CVD법(열CVD법, MOCVD법, 및 PECVD법 등을 포함함), MBE법, ALD법, 또는 PLD법 등에 의하여 형성될 수 있다.
다음에, 절연막(138) 위에 절연막(115e)을 퇴적하고, 개구를 형성한다. 그 후, 개구를 메우도록 도전막을 형성하고 절연막(115e) 상면이 노출되도록 도전막에 평탄화 처리를 행함으로써 도전층(144) 및 도전층(153b) 등을 형성한다(도 8의 (E) 참조). 도 6의 (A) 및 (B)에 도시된 예에서, 도전층(153b)은 커패시터의 전극으로서 기능한다.
다음에, 배리어막(111e)을 형성하고, 절연막(115d)을 형성한다(도 9의 (A) 참조). 그리고, 절연막(115d)에 개구를 형성한다. 그 후, 개구를 메우도록 도전막을 형성하고 절연막(115e) 상면이 노출되도록 도전막에 평탄화 처리를 행함으로써 도전층(154d) 및 도전층(154e) 등을 형성한다(도 9의 (B) 참조). 도 6의 (A) 및 (B)의 예에서, 도전층(154d) 및 도전층(154e)은 커패시터의 전극으로서 기능한다. 그리고, 배리어막(111d)을 퇴적한다(도 9의 (C) 참조).
이어서, 배리어막들(111d, 115d, 및 111e)에 개구를 형성한다. 그 후, 개구를 메우도록 플러그(127) 등이 되는 도전막을 형성하고 배리어막(111d) 상면이 노출되도록 도전막에 평탄화 처리를 행함으로써 플러그(127) 및 플러그(145) 등을 형성한다(도 9의 (D) 참조).
다음에, 절연막(115c)을 형성한다(도 10의 (A) 참조). 그리고, 절연막(115c)에 개구를 형성한다. 그 후, 개구를 메우도록 도전막을 형성하고 절연막(115c) 상면이 노출되도록 도전막에 평탄화 처리를 행함으로써 도전층(146) 및 도전층(153a) 등을 형성한다(도 10의 (B) 참조). 도전층(153a)은 커패시터의 전극으로서 기능한다.
다음에, 도 9의 (A)~(D)에 도시된 것과 비슷한 방법을 사용하여 도전층(154a), 도전층(154b), 플러그(126), 및 플러그(147)를 형성하고, 배리어막(111a)을 퇴적한다. 그리고, 배리어막(111a)에서 도전층(143)과 접촉되는 영역에 개구를 형성한 다음, 도전막을 퇴적한다. 그 후, 레지스트 마스크를 형성하고, 에칭에 의하여 도전막의 불필요한 부분을 제거한다. 그리고, 레지스트 마스크를 제거함으로써 도전층(152), 도전층(154e), 및 제 2 게이트 전극으로서 기능하는 도전층(105)을 형성할 수 있다(도 10의 (C) 참조).
여기서, 도 9의 (D)에서 배리어막(111d)은 평탄화 처리가 행해진 상태이다. 도 9의 (A)~(D) 및 도 10의 (A)~(C)에 도시된 바와 같이 배리어막(111d)을 커패시터의 절연막으로서 사용하여도 좋다. 또는, 도 9의 (D)부터 도 10의 (C)까지의 공정을 도 13의 (A)부터 도 14의 (B)까지의 공정으로 대체하여도 좋다. 배리어막(111d)을 제거한 후에 퇴적을 다시 행하여도 좋다. 그 예를 도 13의 (A)~(D) 및 도 14의 (A) 및 (B)에 도시하였다. 예를 들어, CMP법 등에 의하여 평탄화 처리를 행하는 경우, 막의 표면 등에 대미지 등이 생기는 경우가 있다. 이 경우, 후술하는 바와 같이 대미지가 생긴 막 또는 그 막의 표면 영역을 제거하고 커패시터에 사용하는 절연막을 퇴적함으로써, 용량 특성을 향상시킬 수 있다.
도 9의 (D)를 참조하여 설명한 바와 같이, 도 13의 (A)는 배리어막(111d) 및 플러그(127) 등이 되는 도전막에 평탄화 처리가 행해진 상태를 도시한 것이다. 그 후, 도 13의 (B)에 도시된 바와 같이 에칭 등에 의하여 배리어막(111d)을 제거한다. 그 후, 배리어막(111f)을 형성한다. 다음에, 레지스트 마스크를 형성하고 에칭을 행함으로써, 배리어막(111f)에서 플러그(127) 및 플러그(145) 등의 플러그 위에 위치하는 영역에 개구를 형성한다. 그 후, 레지스트 마스크를 제거한다(도 13의 (C)).
다음에, 절연막(115c)을 형성한다. 그 후, 레지스트 마스크를 형성하고 에칭을 행함으로써, 절연막(115c)에 개구를 형성한다. 그리고, 개구를 메우도록 도전층(146) 및 도전층(153a) 등을 형성한다(도 14의 (A) 참조).
다음에, 배리어막(111c)을 퇴적한 다음, 절연막(115b)을 퇴적한다. 그 후, 도전층(154c), 도전층(154d), 배리어막(111f), 플러그(127), 및 플러그(145)의 형성과 비슷한 방법을 사용하여 도전층(154a), 도전층(154b), 배리어막(111g), 플러그(126), 및 플러그(147)를 형성한다.
다음에, 절연막(115a)을 퇴적한다. 그 후, 도전층(146) 및 도전층(153a)의 형성과 비슷한 방법에 의하여 도전층(125) 및 도전층(151)을 형성한다. 그리고, 배리어막(111a)을 퇴적한다. 이어서, 배리어막(111a)에 개구를 제공하고, 도전막을 형성한 다음, 레지스트 마스크 등을 사용하여 도전층(105), 도전층(152), 및 도전층(154e)을 형성한다(도 14의 (B) 참조). 상술한 것이 도 9의 (D)부터 도 10의 (C)까지의 공정을 도 13의 (A)부터 도 14의 (B)까지의 공정으로 대체하는 경우의 설명이다.
절연막들(115a~115e)은 절연막(136) 등과 비슷한 재료를 사용하여 형성될 수 있다.
배리어막들(111a~111g)은 예를 들어, 스퍼터링법, CVD법(열CVD법, MOCVD법, 및 PECVD법 등을 포함함), MBE법, ALD법, 또는 PLD법 등에 의하여 형성될 수 있다. 특히, 절연막을 CVD법, 바람직하게는 플라스마 CVD법으로 형성하면, 피복성을 더 향상시킬 수 있으므로 바람직하다. 플라스마 대미지를 줄이기 위해서는, 열CVD법, MOCVD법, 또는 ALD법을 사용하는 것이 바람직하다. 배리어막들(111a~111g)에 사용 가능한 재료에 대해서는 배리어막(111)의 설명을 참조하여도 좋다.
절연막(115e)을 형성한 후에 제 3 가열 처리를 행하는 것이 바람직하다. 제 3 가열 처리에 의하여 각 층으로부터 물 및 수소가 방출되어, 물의 함유량과 수소의 함유량이 저감될 수 있다. 배리어막(111e)을 형성하기 직전에 제 3 가열 처리를 행하여 배리어막(111e) 아래의 층들로부터 수소 및 물을 철저히 제거하고 나서 배리어막(111e)을 형성하는 경우, 나중의 단계에서 배리어막(111e) 아래쪽으로 물 및 수소가 확산 및 방출되는 것을 억제할 수 있다.
제 3 가열 처리는, 상술한 적층 구조의 설명에서 예시한 조건하에서 행해질 수 있다. 예를 들어, 제 1 가열 처리에 대하여 설명한 조건을 사용할 수 있다. 또한, 절연막들(115a~115d) 각각의 퇴적 후에 제 3 가열 처리와 비슷한 가열 처리를 행하여도 좋다.
이 단계에서 커패시터(150)가 형성된다. 커패시터(150)는 일부가 제 1 전극으로서 기능하는 도전층들(152 및 154a~154e); 일부가 제 2 전극으로서 기능하는 도전층들(151, 153a, 및 153b), 및 상술한 층들 중 어느 2개 사이에 각각 배치되는 배리어막들(111a~111e)을 포함한다.
다음에, 절연막(114)을 퇴적한다. 절연막(114)은 예를 들어, 스퍼터링법, CVD법(열CVD법, MOCVD법, 및 PECVD법 등을 포함함), MBE법, ALD법, 또는 PLD법 등에 의하여 형성될 수 있다. 특히, 절연막을 CVD법, 바람직하게는 플라스마 CVD법으로 형성하면, 피복성을 더 향상시킬 수 있으므로 바람직하다. 플라스마 대미지를 줄이기 위해서는, 열CVD법, MOCVD법, 또는 ALD법을 사용하는 것이 바람직하다.
절연막(114)에 과잉 산소를 함유시키기 위하여, 예를 들어 산소 분위기에서 절연막(114)을 퇴적하여도 좋다. 또는, 퇴적된 절연막(114)에 산소를 도입함으로써 과잉 산소를 함유하는 영역을 형성하여도 좋다. 양쪽 모두의 방법을 조합하여도 좋다.
예를 들어, 퇴적된 절연막(114)에 산소(적어도 산소 라디칼, 산소 원자, 및 산소 이온 중 어느 것을 포함함)를 도입함으로써, 과잉 산소를 함유하는 영역을 형성한다. 산소는 이온 주입법, 이온 도핑법, 플라스마 잠입 이온 주입법, 또는 플라스마 처리 등에 의하여 도입될 수 있다.
산소 도입 처리에는 산소를 함유하는 가스를 사용할 수 있다. 산소를 함유하는 가스로서는, 산소, 일산화이질소, 이산화질소, 이산화탄소, 및 일산화탄소 등을 사용할 수 있다. 또한, 산소 도입 처리를 위한 산소를 함유하는 가스에 희가스가 포함되어도 좋다. 또는, 수소 등이 포함되어도 좋다. 예를 들어, 이산화탄소, 수소, 및 아르곤의 혼합 가스를 사용하여도 좋다.
절연막(114)을 형성한 후, 그 상면의 평탄성을 향상시키기 위하여 CMP법 등을 사용한 평탄화 처리를 절연막(114)에 행하여도 좋다.
다음에, 반도체층(101a)이 되는 반도체막과, 반도체층(101b)이 되는 반도체막을 이 순서대로 퇴적한다. 반도체막은 대기와 접촉시키지 않고 연속적으로 형성하는 것이 바람직하다. 반도체층(101a)이 되는 반도체막 및 반도체층(101b)이 되는 반도체막은 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등에 의하여 형성될 수 있다.
또한, 반도체층(101a)이 되는 반도체, 및 반도체층(101b)이 되는 반도체로서, MOCVD법으로 형성되는 In-Ga-Zn 산화물층을 사용하는 경우, 원료 가스로서 트라이메틸인듐, 트라이메틸갈륨, 및 다이메틸아연 등을 사용하여도 좋다. 원료 가스는 상술한 조합에 한정되지 않고, 트라이메틸인듐 대신에 트라이에틸인듐 등을 사용하여도 좋다. 또는, 트라이메틸갈륨 대신에 트라이에틸갈륨 등을 사용하여도 좋다. 또는, 다이메틸아연 대신에 다이에틸아연 등을 사용하여도 좋다.
반도체막을 형성한 후에 제 4 가열 처리를 행하는 것이 바람직하다. 가열 처리는 250℃ 이상 650℃ 이하, 바람직하게는 300℃ 이상 500℃ 이하의 온도로, 불활성 가스 분위기, 산화성 가스를 10ppm 이상 함유하는 분위기, 또는 감압 상태에서 행하여도 좋다. 또는 가열 처리는, 불활성 가스 분위기에서 가열 처리를 행한 다음, 방출된 산소를 보충하기 위하여 산화성 가스를 10ppm 이상 함유하는 분위기에서 또 가열 처리를 행하는 식으로 행해져도 좋다. 또한, 가열 처리는 반도체막의 형성 직후에 행하여도 좋고, 또는 반도체막을 섬 형상의 반도체층들(101a 및 101b)로 가공한 후에 행하여도 좋다. 이 가열 처리를 거쳐, 절연막(114) 및 산화물막으로부터 반도체막에 산소가 공급될 수 있으므로, 반도체막의 산소 빈자리를 저감할 수 있다.
그리고, 상술한 것과 비슷한 방법에 의하여 레지스트 마스크를 형성하고, 에칭에 의하여 불필요한 부분을 제거한다. 그리고, 레지스트 마스크를 제거한다. 이와 같이, 섬 형상의 반도체층들(101a 및 101b)을 포함하는 적층 구조를 형성할 수 있다(도 11의 (A) 참조). 또한 반도체막의 에칭에서, 절연막(114)의 일부가 에칭되어, 절연막(114)에서 반도체층(101a) 및 반도체층(101b)으로 덮이지 않은 부분의 두께가 줄어드는 경우가 있다. 이 이유로, 절연층(114)은 에칭에 의하여 제거되지 않도록 두껍게 형성되는 것이 바람직하다.
그 후, 도전막(104)을 형성한다(도 11의 (B) 참조). 도전막(104)은 스퍼터링법, CVD법(열CVD법, MOCVD법, 및 PECVD법 등을 포함함), MBE법, ALD법, 또는 PLD법 등에 의하여 형성될 수 있다. 특히, 절연막을 CVD법, 바람직하게는 플라스마 CVD법으로 형성하면, 피복성을 더 향상시킬 수 있으므로 바람직하다. 플라스마 대미지를 줄이기 위해서는, 열CVD법, MOCVD법, 또는 ALD법을 사용하는 것이 바람직하다.
다음에, 레지스트 마스크를 형성하고, 에칭에 의하여 도전막(104)의 불필요한 부분을 제거한다. 그 후 레지스트 마스크를 제거하여, 도전층(104a) 및 도전층(104b)을 형성한다. 여기서, 도전막의 에칭에서 반도체층(101b) 및 절연막(114)의 상부의 일부가 에칭되어, 도전층(104a) 및 도전층(104b)이 반도체층(101b)과 중첩되지 않는 부분의 두께가 줄어드는 경우가 있다. 이 이유로, 반도체층(101b)이 되는 반도체막 등은 에칭 깊이를 고려하여 미리 두껍게 형성되는 것이 바람직하다.
다음에, 게이트 절연막(102) 및 반도체층(101c)을 퇴적하고, 레지스트 마스크를 형성하고, 에칭을 행한 다음, 레지스트 마스크를 제거한다. 그 후, 게이트 전극(103)이 되는 도전막을 퇴적한다(도 12의 (A) 참조). 그리고, 레지스트 마스크를 형성하고, 에칭에 의하여 도전막을 가공하고, 레지스트 마스크를 제거함으로써 게이트 전극(103)을 형성한다. 반도체층(101c)이 되는 반도체막은 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등에 의하여 형성될 수 있다.
또한, 반도체층(101c)이 되는 반도체로서, MOCVD법으로 형성되는 In-Ga-Zn 산화물층을 사용하는 경우, 원료 가스로서 트라이메틸인듐, 트라이메틸갈륨, 및 다이메틸아연 등을 사용하여도 좋다. 원료 가스는 상술한 조합에 한정되지 않고, 트라이메틸인듐 대신에 트라이에틸인듐 등을 사용하여도 좋다. 또는, 트라이메틸갈륨 대신에 트라이에틸갈륨 등을 사용하여도 좋다. 또는, 다이메틸아연 대신에 다이에틸아연 등을 사용하여도 좋다.
이 단계에서 트랜지스터(100)가 형성된다.
다음에, 절연막(112)을 형성한다. 절연막(112)은 예를 들어, 스퍼터링법, CVD법(열CVD법, MOCVD법, 및 PECVD법 등을 포함함), MBE법, ALD법, 또는 PLD법 등에 의하여 형성될 수 있다. 특히, 절연막을 CVD법, 바람직하게는 플라스마 CVD법으로 형성하면, 피복성을 더 향상시킬 수 있으므로 바람직하다. 플라스마 대미지를 줄이기 위해서는, 열CVD법, MOCVD법, 또는 ALD법을 사용하는 것이 바람직하다.
절연막(112)을 형성한 후에 제 5 가열 처리를 행하는 것이 바람직하다. 이 가열 처리를 거쳐, 절연막(114) 등으로부터 반도체층(101)으로 산소가 공급될 수 있어, 반도체층(101)의 산소 빈자리가 저감된다. 이때 절연막(114)으로부터 방출되는 산소는 배리어막(111) 및 절연막(112)에 의하여 차단되어, 배리어막(111) 아래의 층들 및 절연막(114) 위의 층들로 확산되지 않기 때문에, 산소를 효과적으로 가둘 수 있다. 그러므로, 반도체층(101)에 공급되는 산소의 양을 증가시킬 수 있어, 반도체층(101)의 산소 빈자리를 효과적으로 저감할 수 있다.
또한, 절연막(112)은 2층 이상의 적층 구조를 가져도 좋다. 이 경우, 예를 들어 아래층을 산화 실리콘, 산화 질화 실리콘, 질화 산화 실리콘, 질화 실리콘, 산화 알루미늄, 산화 질화 알루미늄, 질화 산화 알루미늄, 또는 질화 알루미늄 등을 사용하여 형성하는 2층 구조를 가지도록 절연막(112)을 형성하여도 좋다. 또한 위층은 배리어막(111)의 경우와 마찬가지로, 물 및 수소가 쉽게 확산되지 않는 재료를 사용하여 형성하는 것이 바람직하다. 게이트 절연막(102)을 통하여 반도체층(101) 위에서도 산소가 공급될 수 있도록, 아래의 절연층을, 절연막(114)과 마찬가지로 가열에 의하여 산소가 방출되는 절연막으로 하여도 좋다.
다음에 절연막(113)을 형성한다. 절연막(113)은, 예를 들어 산화 실리콘, 산화 질화 실리콘, 질화 산화 실리콘, 질화 실리콘, 산화 알루미늄, 산화 질화 알루미늄, 질화 산화 알루미늄, 또는 질화 알루미늄 등을 사용한 단층 구조 또는 적층 구조를 가지도록 형성될 수 있다. 절연막(113)은 예를 들어, 스퍼터링법, CVD법(열CVD법, MOCVD법, 및 PECVD법 등을 포함함), MBE법, ALD법, 또는 PLD법 등에 의하여 형성될 수 있다. 특히, 절연막(113)을 CVD법, 바람직하게는 플라스마 CVD법으로 형성하면, 피복성을 양호하게 할 수 있으므로 바람직하다. 플라스마 대미지를 줄이기 위해서는, 열CVD법, MOCVD법, 또는 ALD법을 사용하는 것이 바람직하다.
이어서, 도 12의 (B)에 도시된 바와 같이 절연막(113), 절연막(112), 게이트 절연막(102), 도전층(104a), 도전층(104b), 반도체층(101b), 반도체층(101a), 및 절연막(114)에 개구를 형성한다. 다음에, 개구를 메우도록 도전막을 형성하고, 레지스트 마스크를 사용하여 불필요한 부분을 제거하고, 레지스트 마스크를 제거함으로써 플러그(121) 및 플러그(122)를 형성한다. 여기서, 플러그(121)는 절연막(113), 절연막(112), 게이트 절연막(102), 반도체층(101c), 도전층(104a), 반도체층(101b), 반도체층(101a), 절연막(114), 및 배리어막(111a)을 관통하여, 도전층(151)에 접속된다. 도전층(104a)이 플러그(121)의 측면과 접촉됨으로써, 플러그(121)와 도전층(104a)이 서로 접속된다. 마찬가지로, 플러그(122)는 절연막(113), 절연막(112), 게이트 절연막(102), 반도체층(101c), 도전층(104b), 반도체층(101b), 반도체층(101a), 절연막(114), 및 배리어막(111a)을 관통하여, 도전층(125)에 접속된다. 도전층(104b)이 플러그(122)의 측면과 접촉됨으로써, 플러그(122)와 도전층(104b)이 서로 접속된다.
다음에 절연막(116)을 형성한다. 절연막(116)은, 예를 들어 산화 실리콘, 산화 질화 실리콘, 질화 산화 실리콘, 질화 실리콘, 산화 알루미늄, 산화 질화 알루미늄, 질화 산화 알루미늄, 또는 질화 알루미늄 등을 사용한 단층 구조 또는 적층 구조를 가지도록 형성될 수 있다. 절연막(116)은 예를 들어, 스퍼터링법, CVD법(열CVD법, MOCVD법, 및 PECVD법 등을 포함함), MBE법, ALD법, 또는 PLD법 등에 의하여 형성될 수 있다. 유기 수지 등의 유기 절연 재료를 사용하여 절연막(116)을 형성하는 경우, 스핀 코팅법 등의 도포법을 사용하여도 좋다. 절연막(116)을 형성한 후, 그 상면에 평탄화 처리를 행하는 것이 바람직하다. 절연막(138)의 재료 및 형성 방법을 절연막(116)에 사용하여도 좋다.
이어서, 상술한 것과 비슷한 방법에 의하여 절연막(116)에 플러그(122)에 도달하는 플러그(123) 등을 형성한다.
절연막(116) 위에 도전막을 형성한다. 그리고, 상술한 것과 비슷한 방법에 의하여 레지스트 마스크를 형성하고, 에칭에 의하여 도전막의 불필요한 부분을 제거한다. 그 후, 레지스트 마스크를 제거한다. 이와 같이 배선(124) 등을 형성할 수 있다(도 12의 (B) 참조).
상술한 단계를 거쳐, 본 발명의 일 형태에 따른 반도체 장치를 제작할 수 있다.
또한, 이하의 반도체층(101a) 및 반도체층(101b)의 형성 공정을 거쳐 도 15의 (A)에 도시된 구조를 얻어도 좋다: 도전막(104)을 형성하고, 레지스트 마스크를 형성하고, 도전막(104)을 에칭한 다음, 반도체층(101a)이 되는 반도체층 및 반도체층(101b)이 되는 반도체층을 에칭한다. 그 후, 도전막(104)을 다시 가공하여 도전층(104a) 및 도전층(104b)을 형성한다. 그리고, 도 12의 (A)부터 도 13의 (D)까지의 공정을 행함으로써 트랜지스터(100)는 도 15의 (B)에 도시된 구조를 가질 수 있다.
또한, 도 15의 (B)에 도시된 트랜지스터(100)와는 다른 구조를 가지는 트랜지스터(100)의 제작 방법의 예로서, 도 1의 (A) 및 (B)에서의 트랜지스터(100)의 제작 방법의 예에 대하여 간단하게 설명한다.
먼저, 절연막(114) 위에 반도체층(101)이 되는 반도체막을 형성하고, 레지스트 마스크 등을 형성한 다음, 에칭을 행하여 반도체층(101)을 형성한다. 다음에, 게이트 절연막(102)이 되는 절연막 및 게이트 전극(103)이 되는 도전막을 형성하고, 레지스트 마스크 등을 형성한 다음, 에칭을 행하여 게이트 전극(103) 및 게이트 절연막(102)을 형성한다.
그리고, 저저항 영역(171a) 및 저저항 영역(171b)을 형성한다. 캐리어 밀도가 높은 반도체층은 저항이 낮다. 캐리어 밀도를 높이는 방법으로서는 예를 들어, 불순물의 첨가 및 산소 빈자리의 형성 등을 들 수 있다. 예를 들어, 캐리어 밀도를 높이기 위하여, 이온 주입에 의하여 원소를 첨가하여도 좋다. 원소로서는 아르곤, 붕소, 탄소, 마그네슘, 알루미늄, 실리콘, 인, 칼슘, 스칸듐, 타이타늄, 바나듐, 크로뮴, 망가니즈, 철, 코발트, 니켈, 갈륨, 저마늄, 비소, 이트륨, 지르코늄, 나이오븀, 몰리브데넘, 인듐, 주석, 란타넘, 세륨, 네오디뮴, 하프늄, 탄탈럼, 및 텅스텐 중 하나 이상을 첨가하는 것이 바람직하다.
예를 들어, 이런 저저항 영역에 불필요한 수소가 포획될 가능성이 있다. 저저항층에 불필요한 수소가 포획되면, 채널 영역의 수소 농도가 저감될 수 있고, 그 결과 양호한 트랜지스터 특성을 얻을 수 있다.
다음에, 절연막(112) 및 절연막(113)을 형성한다. 그 후, 상술한 방법에 의하여 플러그(121) 및 플러그(122)를 형성한다. 상술한 공정을 거쳐, 도 1의 (A) 및 (B)에 도시된 트랜지스터(100)를 제작할 수 있다.
(실시형태 2)
본 실시형태에서, 실시형태 1에 기재된 트랜지스터(100)에 적합하게 사용될 수 있는 산화물 반도체에 대하여 설명한다.
여기서는 3층으로 형성된 적층, 즉 반도체층들(101a, 101b, 및 101c)로 형성된 적층을 산화물 반도체로서 사용한, 도 6의 (A) 및 (B)에 도시된 예에 대하여 설명하지만, 트랜지스터(100)에 사용 가능한 산화물 반도체는 단층으로 형성되어도 좋다. 또는, 반도체층(101a), 반도체층(101b), 및 반도체층(101c) 중 하나 또는 2개가 제공되지 않는 구조를 채용하여도 좋다.
반도체층(101b)은 예를 들어, 인듐을 함유하는 산화물 반도체이다. 반도체층(101b)은, 예를 들어 인듐을 함유함으로써 높은 캐리어 이동도(전자 이동도)를 가질 수 있다. 반도체층(101b)은 원소 M을 함유하는 것이 바람직하다. 원소 M은 알루미늄, 갈륨, 이트륨, 또는 주석 등인 것이 바람직하다. 원소 M으로서 사용 가능한 다른 원소는, 붕소, 실리콘, 타이타늄, 철, 니켈, 저마늄, 이트륨, 지르코늄, 몰리브데넘, 란타넘, 세륨, 네오디뮴, 하프늄, 탄탈럼, 및 텅스텐 등이다. 또한, 상술한 원소를 2개 이상 조합하여 원소 M으로서 사용하여도 좋다. 원소 M은 예를 들어, 산소와의 결합 에너지가 높은 원소이다. 원소 M은 산소와의 결합 에너지가 인듐보다 높은 원소이다. 원소 M는 예를 들어, 산화물 반도체의 에너지 갭을 확장할 수 있는 원소이다. 또한, 반도체층(101b)은 아연을 함유하는 것이 바람직하다. 산화물 반도체가 아연을 함유하면 예를 들어, 이 산화물 반도체는 결정화되기 쉬워진다.
또한, 반도체층(101b)은 인듐을 함유하는 산화물 반도체에 한정되지 않는다. 반도체층(101b)은 예를 들어, 아연 주석 산화물 또는 갈륨 주석 산화물 등, 인듐을 함유하지 않고 아연을 함유하는 산화물 반도체, 갈륨을 함유하는 산화물 반도체, 또는 주석을 함유하는 산화물 반도체라도 좋다.
반도체층(101b)에는 에너지 갭이 넓은 산화물을 사용한다. 반도체층(101b)의 에너지 갭은 예를 들어, 2.5eV 이상 4.2eV 이하, 바람직하게는 2.8eV 이상 3.8eV 이하, 더 바람직하게는 3eV 이상 3.5eV 이하이다.
예를 들어, 반도체층(101a) 및 반도체층(101c)은 각각 반도체층(101b)에 포함되는 산소 외의 원소 중 1종류 이상을 포함하는 산화물 반도체이다. 반도체층(101a) 및 반도체층(101c)이 각각 반도체층(101b)에 포함되는 산소 외의 원소 중 1종류 이상을 사용하여 형성되기 때문에, 반도체층(101a)과 반도체층(101b)의 계면, 및 반도체층(101b)과 반도체층(101c)의 계면에서 계면 상태가 형성되기 어렵다.
반도체층(101a), 반도체층(101b), 및 반도체층(101c)은 각각 인듐을 함유하는 것이 바람직하다. 반도체층(101a)이 In-M-Zn 산화물인 경우, In과 M의 합을 100atomic%로 가정할 때 In 및 M의 비율을 각각 50atomic% 미만, 50atomic% 이상으로 하는 것이 바람직하고, 각각 25atomic% 미만, 75atomic% 이상으로 하는 것이 더 바람직하다. 반도체층(101b)이 In-M-Zn 산화물인 경우, In과 M의 합을 100atomic%로 가정할 때 In 및 M의 비율을 각각 25atomic% 이상, 75atomic% 미만으로 하는 것이 바람직하고, 각각 34atomic% 이상, 66atomic% 미만으로 하는 것이 더 바람직하다. 반도체층(101c)이 In-M-Zn 산화물인 경우, In과 M의 합을 100atomic%로 가정할 때 In 및 M의 비율을 각각 50atomic% 미만, 50atomic% 이상으로 하는 것이 바람직하고, 각각 25atomic% 미만, 75atomic% 이상으로 하는 것이 더 바람직하다. 또한, 반도체층(101c)은 반도체층(101a)과 동일한 종류의 산화물이어도 좋다.
반도체층(101b)으로서는, 반도체층(101a) 및 반도체층(101c)보다 전자 친화력이 높은 산화물을 사용한다. 예를 들어, 반도체층(101a) 및 반도체층(101c) 각각보다 전자 친화력이 0.07eV 이상 1.3eV 이하, 바람직하게는 0.1eV 이상 0.7eV 이하, 더 바람직하게는 0.15eV 이상 0.4eV 이하 높은 산화물을 반도체층(101b)에 사용한다. 또한, 전자 친화력이란, 진공 준위와 전도대 하단 사이의 에너지 갭을 말한다.
또한, 인듐 갈륨 산화물은, 전자 친화력이 작고 산소 차단성이 높다. 그러므로 반도체층(101c)은 인듐 갈륨 산화물을 포함하는 것이 바람직하다. 갈륨의 원자 퍼센트 [Ga/(In+Ga)]는, 예를 들어 70％ 이상, 바람직하게는 80％ 이상, 더 바람직하게는 90％ 이상이다.
이때 게이트 전극에 전계가 인가되면, 반도체층들(101a, 101b, 및 101c) 중에서 전자 친화력이 가장 높은 반도체층(101b)에 채널이 형성된다.
도 18의 (A)는 밴드 구조를 도시한 것이다. 도 18의 (A)에는, 진공 준위("vacuum level"이라고 나타냄), 각 층의 전도대 하단의 에너지("Ec"라고 나타냄), 및 가전자대 상단의 에너지("Ev"라고 나타냄)를 도시하였다.
여기서, 반도체층(101a)과 반도체층(101b) 사이에, 반도체층(101a)과 반도체층(101b)의 혼합 영역이 존재할 수 있다. 또한, 반도체층(101b)과 반도체층(101c) 사이에, 반도체층(101b)과 반도체층(101c)의 혼합 영역이 존재할 수 있다. 혼합 영역은 계면 상태의 밀도가 낮다. 이 이유로, 반도체층들(101a, 101b, 및 101c)을 포함하는 적층은, 각 계면과 계면 부근에서 에너지가 연속적으로 변화되는(연속 접합) 밴드 구조를 가진다.
또한, 도 18의 (A)는 반도체층(101a)의 Ec와 반도체층(101c)의 Ec가 서로 같은 경우를 도시한 것이지만, 이들이 서로 달라도 좋다. 예를 들어, 반도체층(101c)의 Ec는 반도체층(101a)의 Ec보다 높아도 좋다.
이때, 전자는 반도체층(101a) 및 반도체층(101c)에서가 아니라, 반도체층(101b)에서 주로 이동한다(도 18의 (B) 참조). 상술한 바와 같이, 반도체층(101a)과 반도체층(101b)의 계면에서의 계면 상태 밀도 및 반도체층(101b)과 반도체층(101c)의 계면에서의 계면 상태 밀도를 낮게 하면, 반도체층(101b)에서의 전자의 이동을 방해하지 않고 트랜지스터의 온 상태 전류를 높일 수 있다.
또한, 트랜지스터가 s-channel 구조를 가지는 경우, 반도체층(101b)의 전체 영역에 채널이 형성된다. 그러므로, 반도체층(101b)의 두께가 두꺼워질수록 채널 영역의 크기가 커진다. 즉, 반도체층(101b)이 두꺼울수록, 트랜지스터의 온 상태 전류가 높아진다. 예를 들어, 반도체층(101b)은 20nm 이상, 바람직하게는 40nm 이상, 더 바람직하게는 60nm 이상, 더욱 바람직하게는 100nm 이상의 두께의 영역을 가져도 좋다. 다만, 반도체 장치의 생산성이 저하될 가능성이 있기 때문에, 예를 들어 반도체층(101b)은 예를 들어 300nm 이하, 바람직하게는 200nm 이하, 더 바람직하게는 150nm 이하의 두께의 영역을 포함한다.
또한, 트랜지스터의 온 상태 전류를 높이기 위해서는, 반도체층(101c)의 두께가 가능한 한 얇은 것이 바람직하다. 예를 들어, 반도체층(101c)은 10nm 미만, 바람직하게는 5nm 이하, 더 바람직하게는 3nm 이하의 두께의 영역을 포함하여도 좋다. 한편 반도체층(101c)은, 채널이 형성되는 반도체층(101b)에, 인접한 절연체에 포함되는 산소 외의 원소(수소 및 실리콘 등)가 들어가는 것을 차단하는 기능을 가진다. 이 이유로, 반도체층(101c)은 어느 정도의 두께를 가지는 것이 바람직하다. 예를 들어, 반도체층(101c)은 0.3nm 이상, 바람직하게는 1nm 이상, 더 바람직하게는 2nm 이상의 두께의 영역을 포함하여도 좋다. 반도체층(101c)은 절연막(102) 등으로부터 방출되는 산소의 외방 확산을 억제하기 위하여, 산소 차단성을 가지는 것이 바람직하다.
신뢰성을 향상시키기 위해서는, 반도체층(101a)의 두께가 두껍고, 반도체층(101c)의 두께가 얇은 것이 바람직하다. 예를 들어, 반도체층(101a)은 10nm 이상, 바람직하게는 20nm 이상, 더 바람직하게는 40nm 이상, 더욱 바람직하게는 60nm 이상의 두께의 영역을 포함하여도 좋다. 반도체층(101a)의 두께를 두껍게 하면, 인접한 절연체와 반도체층(101a)의 계면에서 채널이 형성되는 반도체층(101b)까지의 거리를 크게 할 수 있다. 반도체 장치의 생산성이 저하될 수 있기 때문에, 반도체층(101a)은 예를 들어 200nm 이하, 바람직하게는 120nm 이하, 더 바람직하게는 80nm 이하의 두께의 영역을 가진다.
산화물 반도체막이 대량의 수소를 함유하면, 수소와 산화물 반도체가 서로 결합됨으로써 수소의 일부가 도너로서 작용하여, 캐리어인 전자의 발생을 야기한다. 이 결과, 트랜지스터의 문턱 전압이 음의 방향으로 시프트된다. 그러므로, 산화물 반도체막의 형성 후, 탈수화 처리(탈수소화 처리)를 행하여 산화물 반도체막으로부터 수소 또는 수분을 제거함으로써, 산화물 반도체막을 고순도화하여 불순물을 가능한 한 적게 함유하도록 하는 것이 바람직하다.
또한, 산화물 반도체막의 산소도 탈수화 처리(탈수소화 처리)에 의하여 감소되는 경우가 있다. 그러므로, 탈수화 처리(탈수소화 처리)에 의하여 증가된 산소 빈자리를 메우기 위하여 산소를 산화물 반도체막에 첨가하는 것이 바람직하다. 본 명세서 등에서 산화물 반도체막에 산소를 공급하는 일을 가(加)산소화 처리라고 표현하는 경우가 있고, 산화물 반도체막의 산소 함유량이 화학량론적 조성을 초과하도록 하는 처리를 산소 과잉 상태로 하기 위한 처리라고 표현하는 경우가 있다.
이와 같이 탈수화 처리(탈수소화 처리)에 의하여 산화물 반도체막으로부터 수소 또는 수분이 제거되고 가산소화 처리에 의하여 그 안에 있는 산소 빈자리가 채워짐으로써, 산화물 반도체막은 i형(진성) 산화물 반도체막 또는 i형 산화물 반도체막에 매우 가까운 실질적으로 i형(진성)인 산화물 반도체막이 될 수 있다. 또한, "실질적으로 진성"이라는 것은 산화물 반도체막이 도너에서 유래하는 캐리어를 매우 적게(제로에 가까움) 함유하고 캐리어 밀도가 1×1017/cm3 이하, 1×1016/cm3 이하, 1×1015/cm3 이하, 1×1014/cm3 이하, 또는 1×1013/cm3 이하, 특히 바람직하게는 8×1011/cm3 미만, 더 바람직하게는 1×1011/cm3 미만, 더욱 바람직하게는 1×1010/cm3 미만이고 1×10-9/cm3 이상임을 의미한다.
따라서, i형 또는 실질적으로 i형인 산화물 반도체막을 포함하는 트랜지스터는 매우 양호한 오프 상태 전류 특성을 가질 수 있다. 예를 들어, 산화물 반도체막을 포함하는 트랜지스터가 오프 상태일 때의 드레인 전류를, 실온(약 25℃)에서 1×10-18A 이하, 바람직하게는 1×10-21A 이하, 더 바람직하게는 1×10-24A 이하; 또는 85℃에서 1×10-15A 이하, 바람직하게는 1×10-18A 이하, 더 바람직하게는 1×10-21A 이하로 할 수 있다. 또한, n채널 트랜지스터의 오프 상태란, 게이트 전압이 문턱 전압보다 충분히 낮은 상태를 말한다. 구체적으로는, 게이트 전압이 문턱 전압보다 1V 이상, 2V 이상, 또는 3V 이상 낮으면 트랜지스터는 오프 상태이다.
이하에서 산화물 반도체막의 구조에 대하여 설명한다.
산화물 반도체막은 비단결정 산화물 반도체막과 단결정 산화물 반도체막으로 분류된다. 또는 산화물 반도체는, 예를 들어 결정성 산화물 반도체와 비정질 산화물 반도체로 분류된다. 비단결정 산화물 반도체막의 예에는, CAAC-OS(c-axis aligned crystalline oxide semiconductor)막, 다결정 산화물 반도체막, 미결정 산화물 반도체막, 및 비정질 산화물 반도체막이 포함된다. 또한, 결정성 산화물 반도체의 예에는 단결정 산화물 반도체, CAAC-OS, 다결정 산화물 반도체, 및 미결정 산화물 반도체가 포함된다.
먼저, CAAC-OS막에 대하여 설명한다. 또한, CAAC-OS는 CANC(c-axis aligned nanocrystals)를 포함하는 산화물 반도체라고 할 수 있다.
CAAC-OS는 복수의 c축 배향된 결정부(펠릿이라고도 함)를 가지는 산화물 반도체막이다.
TEM(transmission electron microscope)을 사용하여 얻은 CAAC-OS막의 명시야상과 회절 패턴의 복합 분석 이미지(고분해능 TEM 이미지라고도 함)에서는 복수의 펠릿이 관찰될 수 있다. 그러나, 고분해능 TEM 이미지에서 펠릿들의 경계, 즉 결정립계가 명확히 관찰되지 않는다. 그러므로, CAAC-OS막에서는 결정립계에 기인한 전자 이동도의 저하가 일어나기 어렵다.
샘플 표면에 실질적으로 평행한 방향에서 관찰한 CAAC-OS막의 TEM 이미지(단면 TEM 이미지)에 따르면, 결정부에서 금속 원자가 층상으로 배열되어 있다. 금속 원자의 각 층은 CAAC-OS막이 형성되는 표면(이하에서 CAAC-OS막이 형성되는 표면을 형성 표면이라고도 함) 또는 CAAC-OS막 상면의 요철을 반영한 형태를 가지고, 형성 표면 또는 CAAC-OS막 상면에 평행하게 배열된다.
한편, 샘플 표면에 실질적으로 수직인 방향에서 관찰한 CAAC-OS막의 TEM 이미지(평면 TEM 이미지)에 따르면, 결정부에서 금속 원자가 삼각 또는 육각 형상으로 배열되어 있다. 그러나, 다른 결정부 간에서 금속 원자의 배열에 규칙성은 없다.
도 19의 (A)는 CAAC-OS막의 단면 TEM 이미지이다. 도 19의 (B)는 도 19의 (A)의 이미지를 확장하여 얻은 단면 TEM 이미지이다. 도 19의 (B)에서는 이해하기 쉽게 하기 위하여 원자 배열을 강조 표시하였다.
도 19의 (C)는 도 19의 (A)에서의 A와 O 사이, 그리고 O와 A' 사이에서, 원으로 둘러싸인 각 영역(직경 약 4nm)의 푸리에 변환 이미지이다. 도 19의 (C)에서 각 영역에서 c축 배향이 관찰될 수 있다. A와 O 사이의 c축 방향은 O와 A' 사이와 다르고, 이는 A와 O 사이의 영역에서의 그레인이 O와 A' 사이와는 다른 것을 시사한다. 또한, A와 O 사이에서 c축의 각도가 14.3°로부터 16.6°, 26.4°로 연속적으로 서서히 변화된다. 마찬가지로, O와 A' 사이에서 c축의 각도가 -18.3°로부터 -17.6°, -15.9°로 연속적으로 서서히 변화된다.
또한, CAAC-OS막의 전자 회절 패턴에는 배향성을 가지는 스폿(휘점)이 나타난다. 예를 들어, CAAC-OS막 상면에 예를 들어 직경 1nm 이상 30nm 이하의 전자 빔을 사용한 전자 회절(이와 같은 전자 회절을 나노빔 전자 회절이라고도 함)을 행하면, 스폿이 관찰된다(도 20의 (A) 참조).
단면 TEM 이미지 및 평면 TEM 이미지의 결과로부터, CAAC-OS막의 결정부에 배향성이 확인된다.
CAAC-OS막에 포함되는 결정부의 대부분은 각각, 한 변이 100nm 미만인 입방체 내에 들어간다. 따라서, CAAC-OS막에 포함되는 결정부는 한 변이 10nm 미만, 5nm 미만, 또는 3nm 미만인 입방체 내에 들어가는 경우가 있다. 다만, CAAC-OS막에 포함되는 복수의 결정부가 서로 연결되어 하나의 큰 결정 영역을 형성하는 경우가 있다. 예를 들어, 평면 TEM 이미지에서 면적이 2500nm2 이상, 5μm2 이상, 또는 1000μm2 이상인 결정 영역이 관찰되는 경우가 있다.
X선 회절(XRD: X-ray diffraction) 장치를 사용하여 CAAC-OS막의 구조 분석을 행한다. 예를 들어 InGaZnO4 결정을 포함하는 CAAC-OS막을 out-of-plane법으로 분석하면 회절각(2θ)이 31° 부근일 때 피크가 나타나는 경우가 많다. 이 피크는, InGaZnO4 결정의 (009)면에서 유래하며, CAAC-OS막의 결정이 c축 배향을 가지고, c축이 형성 표면 또는 CAAC-OS막 상면에 실질적으로 수직인 방향으로 배열되어 있는 것을 가리킨다.
한편, CAAC-OS막을, c축에 실질적으로 수직인 방향으로 X선이 샘플에 입사하는 in-plane법으로 분석하면, 2θ가 56° 부근일 때 피크가 나타나는 경우가 많다. 이 피크는 InGaZnO4 결정의 (110)면에서 유래한다. 여기서, 2θ를 56° 부근에 고정시키고, 샘플 표면의 법선 벡터를 축(φ축)으로 샘플을 회전시키는 조건하에서 분석(φ스캔)을 행한다. 샘플이 InGaZnO4의 단결정 산화물 반도체막인 경우, 6개의 피크가 나타난다. 6개의 피크는 (110)면과 등가인 결정면에서 유래한다. 한편, CAAC-OS막의 경우에는, 2θ를 56° 부근에 고정시키고 φ스캔을 행하여도 피크가 명료하게 관찰되지 않는다.
상술한 결과로부터, c축 배향을 가지는 CAAC-OS막에서는, 상이한 결정부들 사이에서 a축 및 b축의 방향이 다르지만, c축이 형성 표면의 법선 벡터 또는 상면의 법선 벡터에 평행한 방향으로 배향되어 있다. 따라서, 단면 TEM 이미지에서 관찰된 층상으로 배열된 각 금속 원자층은, 결정의 a-b면에 평행한 면이다.
또한, 결정부는 CAAC-OS막의 퇴적과 동시에 형성되거나, 또는 가열 처리 등의 결정화 처리를 통하여 형성된다. 상술한 바와 같이, 결정의 c축은 형성 표면의 법선 벡터 또는 상면의 법선 벡터에 평행한 방향으로 배향된다. 따라서, 예를 들어 CAAC-OS막의 형상이 에칭 등에 의하여 변화된 경우, c축이 형성 표면의 법선 벡터 또는 CAAC-OS막 상면의 법선 벡터에 평행하게 배향되지 않을 수 있다.
또한, CAAC-OS막 내에서의 c축 배향된 결정부의 분포는 반드시 균일하지는 않다. 예를 들어, CAAC-OS막의 결정부를 형성하는 결정 성장이 막의 상면 부근으로부터 일어나는 경우, 상면 부근에서의 c축 배향된 결정부의 비율은 형성 표면 부근보다 높은 경우가 있다. 또한, CAAC-OS막에 불순물을 첨가하는 경우에는, 불순물이 첨가된 영역이 변화되어, CAAC-OS막에서 c축 배향된 결정부의 비율이 영역에 따라 달라지는 경우가 있다.
또한, InGaZnO4 결정을 가지는 CAAC-OS막을 out-of-plane법으로 분석하면, 2θ가 31° 부근인 피크에 더하여, 36° 부근에서도 2θ의 피크가 관찰될 수 있다. 2θ가 36° 부근인 피크는 CAAC-OS막의 일부에, c축 배향을 가지지 않는 결정이 포함되는 것을 가리킨다. CAAC-OS막은 31° 부근에 2θ의 피크가 나타나고, 36° 부근에 2θ의 피크가 나타나지 않는 것이 바람직하다.
CAAC-OS막은 불순물 농도가 낮은 산화물 반도체막이다. 불순물은 수소, 탄소, 실리콘, 또는 전이 금속 원소 등, 산화물 반도체막의 주성분 외의 원소이다. 특히, 산화물 반도체막에 포함되는 금속 원소보다 산소에 대한 결합력이 높은 실리콘 등의 원소는, 산화물 반도체막으로부터 산소를 빼앗음으로써 산화물 반도체막의 원자 배열을 흐트러지게 하여 결정성의 저하를 초래한다. 또한, 철 또는 니켈 등의 중금속, 아르곤 또는 이산화탄소 등은 원자 반경(분자 반경)이 크기 때문에 산화물 반도체막에 포함되면 산화물 반도체막의 원자 배열을 흐트러지게 하여 결정성의 저하를 초래한다. 또한, 산화물 반도체막에 함유되는 불순물은 캐리어 트랩 또는 캐리어 발생원으로서 기능할 수 있다.
CAAC-OS막은 결함 상태의 밀도가 낮은 산화물 반도체막이다. 산화물 반도체막의 산소 빈자리는 캐리어 트랩으로서 기능하거나, 또는 수소를 포획하여 캐리어 발생원으로서 기능하는 경우가 있다.
불순물 농도가 낮고 결함 상태의 밀도가 낮은(산소 빈자리의 양이 적은) 상태를 "고순도화된 진성" 또는 "실질적으로 고순도화된 진성" 상태라고 한다. 고순도화된 진성 또는 실질적으로 고순도화된 진성의 산화물 반도체막은 캐리어 발생원이 적기 때문에 낮은 캐리어 밀도를 가질 수 있다. 따라서, 이 산화물 반도체막을 포함하는 트랜지스터는 좀처럼 음의 문턱 전압을 가지지 않는다(좀처럼 노멀리 온이 되지 않는다). 고순도화된 진성 또는 실질적으로 고순도화된 진성의 산화물 반도체막은 결함 상태의 밀도가 낮기 때문에 캐리어 트랩이 적다. 그러므로, 산화물 반도체막을 포함하는 트랜지스터는 전기 특성의 변동이 작고 신뢰성이 높다. 산화물 반도체막의 캐리어 트랩에 의하여 포획된 전하는 방출될 때까지 긴 시간이 걸려 마치 고정 전하처럼 작용하는 경우가 있다. 그러므로 불순물 농도가 높고 결함 상태의 밀도가 높은 산화물 반도체막을 포함하는 트랜지스터는 불안정한 전기 특성을 가지는 경우가 있다.
CAAC-OS막을 트랜지스터에 사용하면 가시광 또는 자외광의 조사로 인한 트랜지스터의 전기 특성의 변동이 작다.
도 36의 (A)는 샘플 표면에 실질적으로 평행한 방향으로부터 관찰한 CAAC-OS막의 단면의 고분해능 TEM 이미지의 예를 나타낸 것이다. 고분해능 TEM 이미지는 구면 수차 보정(spherical aberration corrector) 기능을 사용하여 얻어진다. 구면 수차 보정 기능을 사용하여 얻어진 고분해능 TEM 이미지를 특히 Cs 보정 고분해능 TEM 이미지라고 한다. Cs 보정 고분해능 TEM 이미지는 예를 들어, 원자 분해능 분석 전자 현미경(JEM-ARM200F, JEOL Ltd. 제조)을 사용하여 얻을 수 있다.
도 36의 (B)는 도 36의 (A) 중 영역(1)을 확장한 Cs 보정 고분해능 TEM 이미지이다. 도 36의 (B)는 펠릿에서 금속 원자들이 층상으로 배열되어 있는 것을 나타내고 있다. 각 금속 원자층은, CAAC-OS막이 형성되는 표면(이하에서 이 표면을 형성 표면이라고 함) 또는 CAAC-OS 상면의 요철을 반영한 구성을 가지며, 형성 표면 또는 CAAC-OS 상면에 평행하게 배열된다.
도 36의 (B)에 나타낸 바와 같이, CAAC-OS는 특징적인 원자 배열을 가진다. 도 36의 (C)에서 특징적인 원자 배열을 보조선으로 나타내었다. 도 36의 (B) 및 (C)는, 펠릿의 크기가 1nm~3nm 정도이고, 펠릿들의 기울기에 기인하는 틈의 크기가 0.8nm 정도임을 제시하고 있다. 따라서, 펠릿을 나노 결정(nc: nanocrystal)이라고 할 수도 있다.
여기서 Cs 보정 고분해능 TEM 이미지에 따라, 기판(5120) 위의 CAAC-OS에서의 펠릿(5100)의 모식적인 배열을, 벽돌 또는 블록이 쌓인 것과 같은 구조로 도시하였다(도 36의 (D) 참조). 도 36의 (C)와 같이 펠릿들이 기울어져 있는 부분은 도 36의 (D)에 나타낸 영역(5161)에 상당한다.
도 37의 (A)는 샘플 표면에 실질적으로 수직인 방향으로부터 관찰한 CAAC-OS의 평면의 Cs 보정 고분해능 TEM 이미지를 나타낸 것이다. 도 37의 (B), (C), 및 (D)는 각각 도 37의 (A) 중 영역(1), 영역(2), 및 영역(3)을 확장한 Cs 보정 고분해능 TEM 이미지이다. 도 37의 (B), (C), 및 (D)는, 펠릿에서 금속 원자들이 삼각형, 사각형, 또는 육각형으로 배열되어 있는 것을 나타내고 있다. 그러나, 상이한 펠릿들 사이에서 금속 원자의 배열에 규칙성은 없다.
다음에, X선 회절(XRD: X-ray diffraction)에 의하여 분석한 CAAC-OS에 대하여 설명한다. 예를 들어, out-of-plane법에 의하여 InGaZnO4 결정을 포함하는 CAAC-OS의 구조를 분석하면, 도 38의 (A)에 나타낸 바와 같이 회절각(2θ)이 31° 부근일 때 피크가 나타난다. 이 피크는 InGaZnO4 결정의 (009)면에서 유래한 것으로, CAAC-OS의 결정이 c축 배향을 가지고 c축이 형성 표면 또는 CAAC-OS 상면에 실질적으로 수직인 방향으로 배향되어 있는 것을 가리킨다.
또한, out-of-plane법에 의한 CAAC-OS의 구조 분석에서, 2θ가 31° 부근일 때의 피크에 더하여 2θ가 36° 부근일 때에 또 하나의 피크가 나타날 수 있다. 2θ가 36° 부근일 때의 피크는 CAAC-OS의 일부에 c축 배향을 가지지 않는 결정이 포함되는 것을 가리킨다. out-of-plane법에 의하여 분석한 CAAC-OS에서는, 2θ가 31° 부근일 때 피크가 나타나고 2θ가 36° 부근일 때 피크가 나타나지 않는 것이 바람직하다.
한편, c축에 실질적으로 수직인 방향으로 샘플에 X선이 입사하는 in-plane법에 의한 CAAC-OS의 구조 분석에서는, 2θ가 56° 부근일 때 피크가 나타난다. 이 피크는 InGaZnO4 결정의 (110)면에서 유래한다. CAAC-OS의 경우, 2θ를 56° 부근에 고정하고 샘플 표면의 법선 벡터를 축(φ축)으로 샘플을 회전시키면서 분석(φ스캔)을 행하여도, 도 38의 (B)에 나타낸 바와 같이 피크가 명확하게 관찰되지 않는다. 한편, InGaZnO4의 단결정 산화물 반도체의 경우, 2θ를 56° 부근에 고정하고 φ스캔을 행하면, 도 38의 (C)에 나타낸 바와 같이 (110)면과 등가인 결정면에서 유래하는 6개의 피크가 관찰된다. 따라서, XRD를 사용한 구조 분석에 의하여, CAAC-OS에서 a축 및 b축의 방향이 상이한 것이 나타내어진다.
다음에, 전자 회절에 의하여 분석한 CAAC-OS에 대하여 설명한다. 예를 들어, 프로브 직경이 300nm인 전자 빔이 샘플 표면에 평행한 방향으로 InGaZnO4 결정을 포함하는 CAAC-OS에 입사되면, 도 39의 (A)에 나타낸 회절 패턴(제한 시야 투과 전자 회절 패턴이라고도 함)이 얻어질 수 있다. 이 회절 패턴에는 InGaZnO4 결정의 (009)면에서 유래하는 스폿이 포함된다. 따라서, 전자 회절에 의해서도, CAAC-OS에 포함되는 펠릿이 c축 배향을 가지고 c축이 형성 표면 또는 CAAC-OS 상면에 실질적으로 수직인 방향으로 배향되는 것이 나타내어진다. 한편, 도 39의 (B)는 프로브 직경이 300nm인 전자 빔을 샘플 표면에 수직인 방향으로 동일한 샘플에 입사시키는 식으로 얻은 회절 패턴을 나타낸 것이다. 도 39의 (B)에 나타낸 바와 같이 고리형의 회절 패턴이 관찰된다. 그러므로, 전자 회절에 의해서도, CAAC-OS에 포함되는 펠릿의 a축 및 b축이 규칙적인 배향을 가지지 않는 것이 나타내어진다. 도 39의 (B)에서의 제 1 고리는 InGaZnO4 결정의 (010)면 및 (100)면 등에서 유래하는 것으로 생각된다. 도 39의 (B)에서의 제 2 고리는 (110)면 등에서 유래하는 것으로 생각된다.
다음에, 다결정 산화물 반도체막에 대하여 설명한다.
TEM으로 얻은 이미지에서, 예를 들어 다결정 산화물 반도체막에 결정립을 확인할 수 있다. 대부분의 경우, 다결정 산화물 반도체막에서의 결정립의 크기는 예를 들어, TEM으로 얻은 이미지에서 2nm 이상 300nm 이하, 3nm 이상 100nm 이하, 또는 5nm 이상 50nm 이하이다. 또한, TEM으로 얻은 이미지에서 다결정 산화물 반도체막에 결정들 사이의 경계를 확인할 수 있는 경우가 있다.
다결정 산화물 반도체막은 복수의 결정립을 포함할 수 있고, 복수의 결정립 간에서 결정의 배향이 상이한 경우가 있다. 다결정 산화물 반도체막에 대하여 XRD 장치를 사용하여 구조 분석을 행한다. 예를 들어 InGaZnO4 결정을 포함하는 다결정 산화물 반도체막을 out-of-plane법에 의하여 분석하면, 2θ가 31° 및 36° 등 부근일 때 피크가 나타나는 경우가 있다.
다결정 산화물 반도체막은 결정성이 높기 때문에, 전자 이동도가 높은 경우가 있다. 따라서, 다결정 산화물 반도체막을 포함하는 트랜지스터는, 전계 효과 이동도가 높다. 또한, 다결정 산화물 반도체막에서 결정들 사이의 결정립계에 불순물이 편석(偏析)되는 경우가 있다. 또한, 다결정 산화물 반도체막의 결정립계는 결함 상태가 된다. 다결정 산화물 반도체막의 결정립계는 캐리어 트랩 또는 캐리어 발생원으로서 작용할 수 있기 때문에, 다결정 산화물 반도체막을 포함하는 트랜지스터는 CAAC-OS막을 포함하는 트랜지스터보다, 전기 특성의 변동이 크고 신뢰성이 낮은 경우가 있다.
다음에, 미결정 산화물 반도체막에 대하여 설명한다.
TEM으로 얻은 이미지에서, 미결정 산화물 반도체에서 결정부를 명확히 확인할 수 없는 경우가 있다. 대부분의 경우, 미결정 산화물 반도체에서의 결정부는 1nm 이상 100nm 이하, 또는 1nm 이상 10nm 이하이다. 크기가 1nm 이상 10nm 이하, 또는 크기가 1nm 이상 3nm 이하인 미결정을 특히 나노 결정(nc, nanocrystal)이라고 한다. 나노 결정을 포함하는 산화물 반도체막을 nc-OS(nanocrystalline oxide semiconductor)막이라고 한다. TEM으로 얻은 이미지에서, nc-OS막에서 결정립을 명확히 확인할 수 없는 경우가 있다. 또한, 나노 결정의 기원은 CAAC-OS의 펠릿의 기원과 동일한 가능성이 있다. 그러므로, 이하의 설명에서는 nc-OS의 결정부를 펠릿이라고 하는 경우가 있다.
nc-OS막에서 미소 영역(예를 들어 크기가 1nm 이상 10nm 이하인 영역, 특히 크기가 1nm 이상 3nm 이하인 영역)은 주기적인 원자 배열을 가진다. 또한, nc-OS막에서 상이한 결정부들 사이에 결정 배향의 규칙성은 없다. 따라서, 막 전체의 배향이 관찰되지 않는다. 따라서, 분석 방법에 따라서는 nc-OS막을 비정질 산화물 반도체와 구별하지 못하는 경우가 있다. 예를 들어, 결정부(펠릿)의 크기보다 큰 직경의 X선을 사용하는 XRD 장치로 out-of-plane법에 의하여 nc-OS막의 구조 분석을 행하면, 결정면을 나타내는 피크가 나타나지 않는다. 또한, 펠릿의 크기보다 큰 프로브 직경(예를 들어, 50nm 이상)의 전자 빔을 사용하여 nc-OS막의 전자 회절(이 전자 회절을 제한 시야 전자 회절이라고도 함)을 행하면, 헤일로(halo) 패턴과 같은 회절 패턴이 관찰된다. 한편, 프로브 직경이 펠릿의 크기와 가깝거나 작은 전자 빔을 적용하면, nc-OS막의 나노빔 전자 회절 패턴에 스폿이 나타난다. 또한, nc-OS막의 나노빔 전자 회절 패턴에, 휘도가 높은 환상(고리형)의 패턴을 가지는 영역이 나타나는 경우가 있다. nc-OS층의 나노빔 전자 회절 패턴에서도 고리형의 영역에 복수의 스폿이 나타나는 경우가 있다(도 20의 (B) 참조).
펠릿들(나노 결정들) 사이에 결정 배향의 규칙성이 없기 때문에, nc-OS를 RANC(random aligned nanocrystals)를 포함하는 산화물 반도체 또는 NANC(non-aligned nanocrystals)를 포함하는 산화물 반도체라고 할 수도 있다.
nc-OS막은 비정질 산화물 반도체막에 비하여 규칙성이 높은 산화물 반도체막이다. 따라서, nc-OS막은 비정질 산화물 반도체막보다 결함 상태의 밀도가 낮다. 또한, nc-OS막에서 상이한 결정부들 사이에 결정 배향의 규칙성은 없다. 다만, nc-OS막에서 상이한 결정부들 사이에 결정 배향의 규칙성이 없기 때문에, nc-OS막은 CAAC-OS막보다 결함 상태의 밀도가 높다.
그러므로, nc-OS막은 CAAC-OS막보다 캐리어 밀도가 높을 수 있다. 캐리어 밀도가 높은 산화물 반도체막은 전자 이동도가 높을 수 있다. 따라서, nc-OS막을 포함하는 트랜지스터는, 전계 효과 이동도가 높을 수 있다. nc-OS막은 CAAC-OS막보다 결함 상태 밀도가 높기 때문에, 많은 캐리어 트랩을 가질 수 있다. 따라서, nc-OS막을 포함하는 트랜지스터는 CAAC-OS막을 포함하는 트랜지스터보다 전기 특성의 변동이 크고 신뢰성이 낮다. nc-OS막은 비교적 대량의 불순물이 포함되어도 형성될 수 있기 때문에, CAAC-OS막에 비하여 형성이 쉬워, 용도에 따라서는 nc-OS막을 적합하게 사용할 수 있는 경우가 있다. 그러므로 nc-OS막을 포함하는 트랜지스터를 포함하는 반도체 장치는 높은 생산성으로 제작될 수 있는 경우가 있다.
다음에, 비정질 산화물 반도체막에 대하여 설명한다.
비정질 산화물 반도체막은 흐트러진 원자 배열을 가지고 결정부를 가지지 않는다. 예를 들어, 비정질 산화물 반도체막은 석영과 같이 정형 상태를 가지지 않는다.
TEM으로 얻은 이미지에서, 비정질 산화물 반도체막에는 결정부를 확인할 수 없다.
XRD 장치를 사용하여 out-of-plane법에 의하여 비정질 산화물 반도체막의 구조 분석을 행하면, 결정면을 나타내는 피크가 나타나지 않는다. 비정질 산화물 반도체막의 전자 회절 패턴에는 헤일로 패턴이 나타난다. 또한, 비정질 산화물 반도체막의 나노빔 전자 회절 패턴에는 헤일로 패턴이 나타나지만 스폿이 나타나지 않는다.
비정질 산화물 반도체막은 수소 등의 불순물을 높은 농도로 함유한다. 또한, 비정질 산화물 반도체막은 결함 상태의 밀도가 높다.
불순물 농도가 높고 결함 상태의 밀도가 높은 산화물 반도체막은, 캐리어 트랩이 많거나 또는 캐리어 발생원이 많다.
따라서, 비정질 산화물 반도체막은 nc-OS막보다 캐리어 밀도가 훨씬 높다. 그러므로, 비정질 산화물 반도체막을 포함하는 트랜지스터는 노멀리 온이 되기 쉽다. 따라서, 노멀리 온으로 할 필요가 있는 트랜지스터에 비정질 산화물 반도체층을 적용할 수 있는 경우가 있다. 비정질 산화물 반도체막은 결함 상태의 밀도가 높기 때문에, 캐리어 트랩이 증가될 수 있다. 따라서, 비정질 산화물 반도체막을 포함하는 트랜지스터는 CAAC-OS막 또는 nc-OS막을 포함하는 트랜지스터보다 전기 특성의 변동이 크고 신뢰성이 낮다.
또한, 산화물 반도체막은 nc-OS막과 비정질 산화물 반도체막 사이의 물리적 성질을 가지는 구조를 가져도 좋다. 이러한 구조를 가지는 산화물 반도체막을 특히 a-like OS(amorphous-like oxide semiconductor)막이라고 한다.
a-like OS막의 고분해능 TEM 이미지에서는 보이드(void)가 보일 수 있다. 또한, 고분해능 TEM 이미지에, 결정부가 명확히 관찰되는 영역, 및 결정부가 관찰되지 않는 영역이 있다. a-like OS막에서는 TEM 관찰에 사용되는 미량의 전자 빔으로 결정화가 일어나, 결정부의 성장이 확인되는 경우가 있다. 한편, 양질의 nc-OS막에서는, TEM 관찰에 사용되는 미량의 전자 빔에 의한 결정화가 관찰되는 일이 적다.
또한, a-like OS막 및 nc-OS막의 결정부 크기는 고분해능 TEM 이미지를 사용하여 측정될 수 있다. 예를 들어, InGaZnO4 결정은 In-O층들 사이에 2개의 Ga-Zn-O층을 포함하는 층상 구조를 가진다. InGaZnO4 결정의 단위 격자는 3개의 In-O층과 6개의 Ga-Zn-O층의 9층이 c축 방향으로 층을 이룬 구조를 가진다. 따라서, 이들 인접한 층들 사이의 거리는 (009)면의 격자간 거리(d값이라고도 함)와 동등하다. 그 값은 결정 구조 분석으로부터 0.29nm로 계산된다. 그러므로, 고분해능 TEM 이미지에서의 격자 줄무늬(lattice fringe)에 착안하여, 거리가 0.28nm~0.30nm인 격자 줄무늬 각각이 InGaZnO4 결정의 a-b면에 대응한다.
a-like OS는 보이드를 포함하기 때문에 불안정한 구조를 가진다. 이하에서는 a-like OS가 CAAC-OS 및 nc-OS에 비하여 불안정한 구조를 가진다는 것을 증명하기 위하여, 전자 조사에 기인하는 구조의 변화에 대하여 설명한다.
전자 조사를 행할 샘플로서 a-like OS(샘플 A), nc-OS(샘플 B), 및 CAAC-OS(샘플 C)를 준비한다. 각 샘플은 In-Ga-Zn 산화물이다.
먼저, 각 샘플의 고분해능 단면 TEM 이미지를 얻는다. 고분해능 단면 TEM 이미지는, 모든 샘플이 결정부를 가지는 것을 나타낸다.
또한, 어느 부분을 결정부로 간주할지는 다음과 같이 결정한다. InGaZnO4 결정의 단위 격자는, 3개의 In-O층과 6개의 Ga-Zn-O층을 포함하는 9층이 c축 방향으로 적층된 구조를 가지는 것이 알려져 있다. 인접한 층들 사이의 거리는 (009)면의 격자간 거리(d값이라고도 함)와 동등하다. 그 값은 결정 구조 분석으로부터 0.29nm로 계산된다. 따라서, 격자 줄무늬 사이의 격자간 거리가 0.28nm 이상 0.30nm 이하인 부분을 InGaZnO4의 결정부로 간주한다. 각 격자 줄무늬는 InGaZnO4 결정의 a-b면에 대응한다.
도 40은 각 샘플의 결정부(22지점~45지점)의 평균 크기의 변화를 나타낸 것이다. 또한, 결정부의 크기는 격자 줄무늬의 길이와 대응한다. 도 40은, a-like OS에서의 결정부의 크기가 누적 전자 조사량의 증가에 따라 커지는 것을 나타내고 있다. 구체적으로는 도 40에서 (1)로 나타낸 바와 같이, TEM 관찰의 시작에서 1.2nm 정도였던 결정부(초기 핵이라고도 함)가, 누적 전자 조사량이 4.2×108e-/nm2가 되었을 때에 2.6nm 정도의 크기로 성장한다. 한편, nc-OS 및 CAAC-OS의 결정부의 크기는 전자 조사의 시작부터 누적 전자 조사량이 4.2×108e-/nm2가 될 때까지 보이는 변화가 작다. 구체적으로는, 도 40에서 (2) 및 (3)으로 나타낸 바와 같이 누적 전자 조사량에 상관없이 nc-OS 및 CAAC-OS의 결정의 평균 크기는 각각 1.4nm 정도 및 2.1nm 정도이다.
이와 같이, a-like OS에서의 결정부의 성장은 전자 조사에 의하여 유발된다. 한편, nc-OS 및 CAAC-OS에서는 전자 조사에 의하여 결정부의 성장이 거의 유발되지 않는다. 그러므로, a-like OS는 nc-OS 및 CAAC-OS에 비하여 불안정한 구조를 가진다.
a-like OS는 보이드를 포함하기 때문에 nc-OS 및 CAAC-OS보다 밀도가 낮다. 구체적으로, a-like OS의 밀도는 동일한 조성을 가지는 단결정 산화물 반도체의 밀도의 78.6% 이상 92.3% 미만이다. nc-OS 및 CAAC-OS 각각의 밀도는 동일한 조성을 가지는 단결정 산화물 반도체의 밀도의 92.3% 이상 100% 미만이다. 또한, 밀도가 이 단결정 산화물 반도체층의 밀도의 78% 미만인 산화물 반도체층은 퇴적이 어렵다.
산화물 반도체막의 밀도는 그 구조에 따라 달라질 수 있다. 예를 들어, 어떤 산화물 반도체막의 조성이 정해지면, 이 산화물 반도체막의 밀도와 이 산화물 반도체막과 동일한 조성을 가지는 단결정 산화물 반도체막의 밀도를 비교하여 이 산화물 반도체막의 구조를 추정할 수 있다. 예를 들어, a-like OS막의 밀도는 동일한 조성을 가지는 단결정 산화물 반도체의 밀도의 78.6% 이상 92.3% 미만이다. 예를 들어, nc-OS막 및 CAAC-OS막 각각의 밀도는 동일한 조성을 가지는 단결정 산화물 반도체의 밀도의 92.3% 이상 100% 미만이다. 또한, 밀도가 이 단결정 산화물 반도체막의 밀도의 78% 미만인 산화물 반도체막은 퇴적이 어렵다.
상술한 것의 구체적인 예를 든다. 예를 들어, 원자수비가 In:Ga:Zn=1:1:1인 산화물 반도체막의 경우, 능면체정 구조를 가지는 단결정 InGaZnO4의 밀도는 6.357g/cm3이다. 따라서 예를 들어, 원자수비가 In:Ga:Zn=1:1:1인 산화물 반도체막의 경우, a-like OS막의 밀도는 5.0g/cm3 이상 5.9g/cm3 미만이다. 또한, 예를 들어 원자수비가 In:Ga:Zn=1:1:1인 산화물 반도체막의 경우, nc-OS막 또는 CAAC-OS막의 밀도는 5.9g/cm3 이상 6.3g/cm3 미만이다.
또한, 동일한 조성을 가지는 단결정이 존재하지 않는 경우가 있다. 이 경우, 조성이 상이한 단결정을 소정의 비율로 조합함으로써, 원하는 조성의 단결정의 밀도에 상당하는 밀도를 계산할 수 있다. 원하는 조성을 가지는 단결정의 밀도는, 조성이 상이한 단결정들의 조합비에 대한 가중 평균을 사용하여 계산하여도 좋다. 또한, 밀도의 계산을 위해서는 가능한 한 적은 종류의 단결정을 조합하는 것이 바람직하다.
다음에, 단결정 산화물 반도체막에 대하여 설명한다.
단결정 산화물 반도체막은 불순물 농도가 더 낮고 결함 상태의 밀도가 더 낮다(산소 빈자리의 양이 적다). 그러므로, 캐리어 밀도가 저감될 수 있다. 따라서, 단결정 산화물 반도체막을 포함하는 트랜지스터는, 노멀리 온이 되기 어렵다. 또한, 단결정 산화물 반도체막은 불순물 농도가 더 낮고 결함 상태의 밀도가 더 낮기 때문에, 캐리어 트랩이 감소될 수 있다. 그러므로, 단결정 산화물 반도체막을 포함하는 트랜지스터는 전기 특성의 변동이 작아서 신뢰성이 높다.
또한, 산화물 반도체막의 결함이 적으면 밀도가 증가된다. 산화물 반도체막의 결정성이 높으면 밀도가 증가된다. 산화물 반도체막의 수소 등 불순물의 농도가 낮으면 밀도가 증가된다. 단결정 산화물 반도체막은 CAAC-OS막보다 밀도가 높다. CAAC-OS막은 미결정 산화물 반도체막보다 밀도가 높다. 다결정 산화물 반도체막은 미결정 산화물 반도체막보다 밀도가 높다. 미결정 산화물 반도체막은 비정질 산화물 반도체막보다 밀도가 높다.
또한, 산화물 반도체막은 예를 들어, 비정질 산화물 반도체막, 미결정 산화물 반도체막, 및 CAAC-OS막 중 2종류 이상을 포함하는 적층막이어도 좋다.
<퇴적 모델>
이하에서는 CAAC-OS 및 nc-OS의 퇴적 모델의 예에 대하여 설명한다.
도 41의 (A)는 스퍼터링법에 의하여 CAAC-OS를 퇴적하는 퇴적 체임버 내의 모식도이다.
타깃(5130)이 백킹 플레이트(backing plate)에 부착되어 있다. 백킹 플레이트를 개재하여 타깃(5130)과 대향하도록 복수의 마그넷이 제공된다. 복수의 마그넷은 자기장을 생성한다. 마그넷의 자기장을 이용하여 퇴적 속도를 높이는 스퍼터링법을 마그네트론 스퍼터링법이라고 한다.
기판(5120)은 타깃(5130)과 대향하도록 배치되고, 거리 d(타깃-기판 거리(T-S 거리)라고도 함)는 0.01m 이상 1m 이하, 바람직하게는 0.02m 이상 0.5m 이하이다. 퇴적 체임버는 대부분이 퇴적 가스(예를 들어, 산소 가스, 아르곤 가스, 또는 산소를 5vol% 이상으로 함유하는 혼합 가스)로 채워져 있고, 퇴적 체임버의 압력은 0.01Pa 이상 100Pa 이하, 바람직하게는 0.1Pa 이상 10Pa 이하로 제어된다. 여기서, 타깃(5130)에 일정한 값 이상의 전압을 인가함으로써 방전이 시작하고, 플라스마가 관찰된다. 자기장은 타깃(5130) 부근에 고밀도 플라스마 영역을 형성한다. 고밀도 플라스마 영역에서는 퇴적 가스가 이온화되어, 이온(5101)이 발생된다. 이온(5101)의 예로서는 산소의 양이온(O＋) 및 아르곤의 양이온(Ar＋)을 들 수 있다.
여기서 타깃(5130)은, 복수의 결정립을 포함하며 적어도 하나의 결정립에 벽개(劈開)면이 존재하는 다결정 구조를 가진다. 도 42의 (A)는 예로서 타깃(5130)에 포함되는 InGaZnO4 결정의 구조를 나타낸 것이다. 또한, 도 42의 (A)는 c축이 상향 방향일 때 b축에 평행한 방향으로부터 InGaZnO4 결정을 관찰한 경우의 구조를 나타낸 것이다. 도 42의 (A)는, Ga-Zn-O층에서의 산소 원자들이 인접한 Ga-Zn-O층의 산소 원자들에 근접하여 위치하는 것을 가리킨다. 산소 원자가 음의 전하를 가짐으로써, 2개의 Ga-Zn-O층 사이에 척력이 발생된다. 이 결과, InGaZnO4 결정은 인접한 2개의 Ga-Zn-O층 사이에 벽개면을 가지게 된다.
고밀도 플라스마 영역에서 발생된 이온(5101)은, 전계에 의하여 타깃(5130)쪽으로 가속되어, 타깃(5130)에 충돌한다. 이때, 벽개면으로부터 평판상(펠릿상)의 스퍼터링 입자인 펠릿(5100a) 및 펠릿(5100b)이 분리되어, 스퍼터링된다. 또한, 펠릿(5100a) 및 펠릿(5100b)의 구조는 이온(5101)의 충돌의 충격에 의하여 변형될 수 있다.
펠릿(5100a)은 삼각형의 평면, 예를 들어 정삼각형의 평면을 가지는 평판상(펠릿상)의 스퍼터링 입자이다. 펠릿(5100b)은 육각형의 평면, 예를 들어 정육각형의 평면을 가지는 평판상(펠릿상)의 스퍼터링 입자이다. 또한, 펠릿(5100a) 및 펠릿(5100b) 등의 평판상(펠릿상)의 스퍼터링 입자를 통틀어 펠릿(5100)이라고 부른다. 펠릿(5100)의 평평한 평면의 형상은 삼각형 또는 육각형에 한정되지 않는다. 예를 들어, 평평한 평면이 2개 이상의 삼각형이 조합되어 형성된 형상을 가져도 좋다. 예를 들어, 2개의 삼각형(예를 들어, 정삼각형)이 조합되어 사각형(예를 들어, 마름모)이 형성되어도 좋다.
펠릿(5100)의 두께는 퇴적 가스의 종류 등에 따라 결정된다. 펠릿(5100)의 두께는 균일한 것이 바람직하고, 이 이유는 후술한다. 또한, 스퍼터링 입자는 두께가 두꺼운 주사위 형상에 비하여 두께가 얇은 펠릿 형상인 것이 바람직하다. 예를 들어, 펠릿(5100)의 두께는 0.4nm 이상 1nm 이하, 바람직하게는 0.6nm 이상 0.8nm 이하이다. 또한, 예를 들어, 펠릿(5100)의 폭은 1nm 이상 3nm 이하, 바람직하게는 1.2nm 이상 2.5nm 이하이다. 펠릿(5100)은 도 40의 (1)의 설명에서의 초기 핵에 상당한다. 예를 들어, In-Ga-Zn 산화물을 포함하는 타깃(5130)에 이온(5101)이 충돌하면, 도 42의 (B)에 나타낸 바와 같이 Ga-Zn-O층, In-O층, 및 Ga-Zn-O층의 3층을 포함하는 펠릿(5100)이 분리된다. 또한, 도 42의 (C)는 c축에 평행한 방향으로부터 관찰한, 분리된 펠릿(5100)의 구조를 나타낸 것이다. 펠릿(5100)은 2개의 Ga-Zn-O층(빵)과 In-O층(속재료)을 포함하는 나노미터 크기의 샌드위치 구조를 가진다.
펠릿(5100)은, 플라스마를 통과할 때에 전하를 받음으로써, 그 측면이 음 또는 양으로 대전될 수 있다. 펠릿(5100)에서 그 측면에 위치하는 산소 원자가 음으로 대전될 수 있다. 이와 같이 측면들이 동일한 극성으로 대전되면 전하들이 서로 반발하기 때문에, 펠릿(5100)이 평판 형상을 유지할 수 있게 된다. CAAC-OS가 In-Ga-Zn 산화물인 경우, 인듐 원자에 결합된 산소 원자가 음으로 대전될 가능성이 있다. 또한, 인듐 원자, 갈륨 원자, 또는 아연 원자에 결합된 산소 원자가 음으로 대전될 가능성이 있다. 또한 펠릿(5100)은, 플라스마를 통과할 때에 인듐 원자, 갈륨 원자, 아연 원자, 또는 산소 원자 등에 결합됨으로써 성장할 수 있다. 도 40의 (2)와 (1)의 크기의 차이는 플라스마에서의 성장의 양에 상당한다. 여기서, 기판(5120)의 온도가 실온 정도인 경우, 기판(5120) 상의 펠릿(5100)은 거의 성장하지 않기 때문에 nc-OS가 형성된다(도 41의 (B) 참조). nc-OS의 퇴적은 실온에서 행해질 수 있기 때문에, 기판(5120)이 대형인 경우에 nc-OS를 퇴적할 수 있다. 또한, 펠릿(5100)을 플라스마에서 성장시키기 위해서는, 스퍼터링에서의 퇴적 전력을 높이는 것이 효과적이다. 퇴적 전력을 높게 함으로써 펠릿(5100)의 구조를 안정화할 수 있다.
도 41의 (A) 및 (B)에 나타낸 바와 같이, 펠릿(5100)은 플라스마에서 연과 같이 날아, 기판(5120)까지 훨훨 날아오른다. 펠릿(5100)은 대전되어 있기 때문에, 펠릿(5100)이 다른 펠릿(5100)이 이미 퇴적된 영역에 가까워지면 반발이 일어난다. 여기서, 기판(5120) 위에서 기판(5120) 상면에 평행한 방향의 자기장(수평 자기장이라고도 함)이 발생된다. 기판(5120)과 타깃(5130) 사이에 전위차가 주어지고, 이에 따라 기판(5120)으로부터 타깃(5130)을 향하여 전류가 흐른다. 따라서, 펠릿(5100)은 기판(5120) 상면에서 자기장 및 전류의 효과에 의하여 힘(로런츠 힘(Lorentz force))을 받는다. 이는 플레밍의 왼손 법칙에 의하여 설명할 수 있다.
펠릿(5100)의 질량은 원자의 질량보다 크다. 따라서, 펠릿(5100)이 기판(5120)의 상면 위를 이동하게 하기 위해서는 펠릿(5100)에 외부로부터 어떠한 힘을 가하는 것이 중요하다. 그 힘의 1종류는 자기장 및 전류의 작용에 의하여 발생되는 힘일 수 있다. 펠릿(5100)에 충분한 힘을 가하여 펠릿(5100)이 기판(5120)의 상면 위를 이동하게 하기 위해서는, 이 상면에, 기판(5120) 상면에 평행한 방향의 자기장이 10G 이상, 바람직하게는 20G 이상, 더 바람직하게는 30G 이상, 더욱 바람직하게는 50G 이상인 영역을 제공하는 것이 바람직하다. 또는 이 상면에, 기판(5120) 상면에 평행한 방향의 자기장이 기판(5120) 상면에 수직인 방향의 자기장의 1.5배 이상, 바람직하게는 2배 이상, 더 바람직하게는 3배 이상, 더욱 바람직하게는 5배 이상인 영역을 제공하는 것이 바람직하다.
이때, 마그넷과 기판(5120)이 상대적으로 이동하거나 또는 회전함으로써, 기판(5120) 상면에서의 수평 자기장의 방향이 계속해서 변화한다. 따라서, 기판(5120) 상면에서 펠릿(5100)이 다양한 방향의 힘을 받아, 다양한 방향으로 이동할 수 있다.
또한, 도 41의 (A)에 나타낸 바와 같이 기판(5120)이 가열되는 경우, 펠릿(5100)과 기판(5120) 사이에서 마찰 등으로 인한 저항이 낮다. 이 결과, 펠릿(5100)은 기판(5120) 상면 위를 활공한다. 펠릿(5100)의 활공은 평평한 평면이 기판(5120)과 대향한 상태에서 일어난다. 그리고 펠릿(5100)이, 이미 퇴적되어 있는 다른 펠릿(5100)의 측면에 도달하면, 펠릿(5100)의 측면들이 결합한다. 이때, 펠릿(5100)의 측면 상의 산소 원자가 방출된다. 방출된 산소 원자에 의하여, CAAC-OS의 산소 빈자리가 채워지는 경우가 있기 때문에, CAAC-OS는 낮은 결함 상태의 밀도를 가지게 된다. 또한, 기판(5120) 상면의 온도는 예를 들어, 100℃ 이상 500℃ 미만, 150℃ 이상 450℃ 미만, 또는 170℃ 이상 400℃ 미만이다. 따라서, 기판(5120)이 대형인 경우에도 CAAC-OS를 퇴적할 수 있다.
또한, 기판(5120) 상에서 펠릿(5100)이 가열됨으로써 원자가 재배열되어, 이온(5101)의 충돌에 의하여 발생된 구조 변형이 감소될 수 있다. 구조 변형이 감소된 펠릿(5100)은, 실질적으로 단결정이다. 펠릿들(5100)이 결합되고 나서 가열되더라도 펠릿(5100)을 실질적으로 단결정으로 하는 것에 의한, 펠릿(5100) 자체의 신축이 거의 일어나지 않는다. 따라서, 펠릿(5100) 사이의 틈이 커지는 것으로 인한 결정립계 등의 결함의 형성을 방지할 수 있어, 크레바스의 생성을 방지할 수 있다.
CAAC-OS는, 한 장의 판자 같은 단결정 산화물 반도체의 구조를 가지는 것이 아니라, 펠릿(5100)(나노 결정)의 집합이 벽돌 또는 블록이 쌓인 듯한 배열을 가진다. 또한, 펠릿들(5100) 사이에 결정립계가 존재하지 않는다. 따라서, 퇴적 중의 가열, 퇴적 후의 가열 또는 휨으로 인하여 CAAC-OS에 수축 등의 변형이 생긴 경우에도, 국부 응력을 완화하거나 또는 변형을 풀어주는 것이 가능하다. 따라서, 이 구조는 플렉시블 반도체 장치에 적합하다. 또한, nc-OS는 펠릿(5100)(나노 결정)이 무질서하게 쌓인 배열을 가진다.
타깃(5130)이 이온(5101)으로 스퍼터링될 때에, 펠릿(5100)에 더하여 산화 아연 등이 분리될 수 있다. 산화 아연은 펠릿(5100)보다 가볍기 때문에, 펠릿(5100)보다 먼저 기판(5120) 상면에 도달한다. 이 결과, 산화 아연이 0.1nm 이상 10nm 이하, 0.2nm 이상 5nm 이하, 또는 0.5nm 이상 2nm 이하의 두께를 가지는 산화 아연층(5102)을 형성한다. 도 43의 (A)~(D)는 단면 모식도이다.
도 43의 (A)에 도시된 바와 같이, 산화 아연층(5102) 위에 펠릿(5105a) 및 펠릿(5105b)이 퇴적된다. 여기서, 펠릿(5105a) 및 펠릿(5105b)의 측면들이 서로 접촉된다. 그리고, 펠릿(5105c)이 펠릿(5105b) 위에 퇴적되어 펠릿(5105b) 위를 활공한다. 또한, 산화 아연과 함께 타깃으로부터 분리된 복수의 입자(5103)가, 기판(5120)의 가열에 의하여 결정화되어, 펠릿(5105a)의 다른 측면에 영역(5105a1)을 형성한다. 또한, 복수의 입자(5103)는 산소, 아연, 인듐, 또는 갈륨 등을 함유할 수 있다.
그리고, 도 43의 (B)에 도시된 바와 같이, 영역(5105a1)이 펠릿(5105a)의 일부로 성장하여 펠릿(5105a2)을 형성한다. 또한, 펠릿(5105c)의 측면은 펠릿(5105b)의 다른 측면과 접촉된다.
다음에, 도 43의 (C)에 도시된 바와 같이 펠릿(5105d)이 펠릿(5105a2) 및 펠릿(5105b) 위에 퇴적되어 펠릿(5105a2) 및 펠릿(5105b) 위를 활공한다. 또한, 펠릿(5105c)의 다른 측면을 향하여, 펠릿(5105e)이 산화 아연층(5102) 위를 활공한다.
그리고, 도 43의 (D)에 도시된 바와 같이, 펠릿(5105d)의 측면이 펠릿(5105a2)의 측면과 접촉되도록 펠릿(5105d)이 배치된다. 또한, 펠릿(5105e)의 측면은 펠릿(5105c)의 다른 측면과 접촉된다. 산화 아연과 함께 타깃(5130)으로부터 분리된 복수의 입자(5103)가, 기판(5120)의 가열에 의하여 결정화되어, 펠릿(5105d)의 다른 측면에 영역(5105d1)을 형성한다.
상술한 바와 같이, 퇴적된 펠릿들이 서로 접촉되도록 배치되고, 펠릿의 측면들에서 성장이 일어남으로써, 기판(5120) 위에 CAAC-OS가 형성된다. 따라서, CAAC-OS의 각 펠릿은 nc-OS보다 크다. 도 40의 (3)와 (2)의 크기의 차이는 퇴적 후의 성장의 양에 상당한다.
펠릿들 사이의 틈이 매우 작으면, 펠릿들이 큰 펠릿을 형성할 수 있다. 큰 펠릿은 단결정 구조를 가진다. 예를 들어, 펠릿의 크기는 위에서 봤을 때 10nm 이상 200nm 이하, 15nm 이상 100nm 이하, 또는 20nm 이상 50nm 이하일 수 있다. 이 경우, 미세한 트랜지스터에 사용되는 산화물 반도체에서, 채널 형성 영역이 큰 펠릿 내에 들어갈 수 있다. 따라서, 단결정 구조를 가지는 영역을 채널 형성 영역으로서 사용할 수 있다. 또한, 펠릿의 크기가 커지면, 단결정 구조를 가지는 영역을 트랜지스터의 채널 형성 영역, 소스 영역, 및 드레인 영역으로서 사용할 수 있다.
이와 같이, 트랜지스터의 채널 형성 영역 등이 단결정 구조를 가지는 영역에 형성되면, 트랜지스터의 주파수 특성이 증가될 수 있는 경우가 있다.
이러한 모델에 나타낸 바와 같이 펠릿(5100)이 기판(5120) 상에 퇴적되는 것으로 생각된다. 그러므로, 형성 표면이 결정 구조를 가지지 않는 경우에도 CAAC-OS를 퇴적할 수 있기 때문에, 이 경우의 성장 기구(機構)는 에피택셜 성장과는 다르다. 또한, CAAC-OS의 형성에는 레이저 결정화가 필요하지 않고, 대형 유리 기판 등 위에도 균일한 막을 형성할 수 있다. 예를 들어, 기판(5120) 상면(형성 표면)이 비정질 구조를 가지는(예를 들어 상면이 비정질 산화 실리콘으로 형성되는) 경우에도, CAAC-OS를 형성할 수 있다.
또한 CAAC-OS의 형성에 있어서, 형성 표면이 요철을 가지는 경우에도, 펠릿(5100)은 형성 표면인 기판(5120)의 상면 형상에 따라 배열되는 것을 알았다. 예를 들어, 기판(5120) 상면이 원자 레벨로 평탄한 경우, 펠릿(5100)은 a-b면에 평행한 평평한 평면이 아래를 향하도록 배열된다. 펠릿(5100)의 두께가 균일한 경우, 두께가 균일하고 평탄하며 높은 결정성을 가지는 층이 형성된다. n개의 층(n은 자연수)을 적층함으로써, CAAC-OS를 얻을 수 있다.
기판(5120) 상면이 요철을 가지는 경우, 각각 펠릿(5100)이 요철을 따라 배열된 n개의 층(n은 자연수)이 적층된 CAAC-OS가 형성된다. 기판(5120)이 요철을 가지기 때문에, CAAC-OS에서 펠릿들(5100) 사이에 틈이 생기기 쉬운 경우가 있다. 또한, 분자간 힘에 의하여, 펠릿들(5100)은 요철이 있는 표면에도 펠릿들 사이의 틈이 가능한 한 작게 되도록 배열된다. 따라서, 형성 표면이 요철을 가지는 경우에도 결정성이 높은 CAAC-OS를 형성할 수 있다.
이러한 모델에 따라 CAAC-OS막이 퇴적되기 때문에, 스퍼터링 입자는 두께가 얇은 펠릿 형상을 가지는 것이 바람직하다. 또한, 스퍼터링 입자가 두께가 두꺼운 주사위 형상을 가지는 경우, 기판(5120)과 대향하는 평면이 달라져서 두께 또는 결정의 배향이 균일하지 않은 막이 형성될 수 있다.
상술한 퇴적 모델에 따라, 비정질 구조를 가지는 막의 형성 표면에도 높은 결정성을 가지는 CAAC-OS를 형성할 수 있다.
산화물 반도체막이 복수의 구조를 가지는 경우, 나노빔 전자 회절을 사용하여 그 구조를 분석할 수 있는 경우가 있다.
도 20의 (C)는 전자총 체임버(610), 전자총 체임버(610) 아래의 광학계(612), 광학계(612) 아래의 샘플 체임버(614), 샘플 체임버(614) 아래의 광학계(616), 광학계(616) 아래의 관찰 체임버(620), 관찰 체임버(620)에 설치된 카메라(618), 및 관찰 체임버(620) 아래의 필름 체임버(622)를 포함하는 투과 전자 회절 측정 장치를 도시한 것이다. 카메라(618)는 관찰 체임버(620) 내부를 향하여 제공된다. 또한, 필름 체임버(622)를 반드시 제공할 필요는 없다.
도 20의 (D)는 도 20의 (C)에 도시된 투과 전자 회절 측정 장치의 내부 구조를 도시한 것이다. 투과 전자 회절 측정 장치에서, 샘플 체임버(614)에 제공된 물질(628)은, 광학계(612)를 통하여 전자총 체임버(610)에 제공된 전자총으로부터 방출된 전자로 조사된다. 물질(628)을 통과한 전자는 광학계(616)를 통하여 관찰 체임버(620)에 제공된 형광판(632)에 들어간다. 형광판(632)에는 들어간 전자의 강도에 대응하는 패턴이 나타나, 투과 전자 회절 패턴의 측정이 가능하다.
카메라(618)를 형광판(632)을 향하도록 설치함으로써, 형광판(632) 상의 패턴을 찍을 수 있다. 카메라(618)의 렌즈 중심과 형광판(632)의 중심을 통과하는 직선과, 형광판(632) 상면이 이루는 각도는, 예를 들어 15° 이상 80° 이하, 30° 이상 75° 이하, 또는 45° 이상 70° 이하이다. 이 각도가 작아질수록, 카메라(618)로 찍는 투과 전자 회절 패턴의 왜곡이 커진다. 또한, 이 각도가 미리 얻어지면, 얻어진 투과 전자 회절 패턴의 왜곡을 보정할 수 있다. 또한, 필름 체임버(622)에 카메라(618)를 제공하여도 좋다. 예를 들어, 전자(624)의 입사 방향과 반대가 되도록 카메라(618)를 필름 체임버(622)에 설치하여도 좋다. 이 경우, 형광판(632)의 뒷면으로부터 왜곡이 적은 투과 전자 회절 패턴을 찍을 수 있다.
샘플인 물질(628)을 고정하기 위한 홀더가 샘플 체임버(614)에 제공된다. 홀더는 물질(628)을 통과하는 전자를 투과시킨다. 홀더는 예를 들어 X축, Y축, 및 Z축 방향으로 물질(628)을 이동시키는 기능을 가져도 좋다. 홀더의 이동 기능은 예를 들어 1nm~10nm, 5nm~50nm, 10nm~100nm, 50nm~500nm, 및 100nm~1μm의 범위에서 물질을 이동시키는 정밀도를 가질 수 있다. 이 범위는 물질(628)의 구조에 최적의 범위로 정해지는 것이 바람직하다.
그리고, 상술한 투과 전자 회절 측정 장치에 의하여 물질의 투과 전자 회절 패턴을 측정하는 방법에 대하여 설명한다.
예를 들어, 도 20의 (D)에 도시된 바와 같이, 물질의 구조 변화는 물질에서의 나노빔인 전자(624)의 조사 위치를 변화시킴으로써(또는 스캔함으로써) 관찰될 수 있다. 이때, 물질(628)이 CAAC-OS막이면 도 20의 (A)에 나타낸 회절 패턴이 관찰될 수 있다. 물질(628)이 nc-OS막이면, 도 20의 (B)에 나타낸 회절 패턴이 관찰될 수 있다.
물질(628)이 CAAC-OS막이더라도, nc-OS막 등과 비슷한 회절 패턴이 부분적으로 관찰되는 경우가 있다. 그러므로, CAAC-OS막이 양호한지 여부는 소정의 부분에서 CAAC-OS막의 회절 패턴이 관찰되는 영역의 비율(CAAC 비율이라고도 함)로 결정될 수 있다. 질(quality)이 높은 CAAC-OS막의 경우, 예를 들어 CAAC 비율은 50% 이상, 바람직하게는 80% 이상, 더 바람직하게는 90% 이상, 더욱 바람직하게는 95% 이상이다. 또한, CAAC 영역 이외의 영역의 비율을 비CAAC 비율이라고 한다.
예를 들어, 투과 전자 회절 패턴은, 퇴적 직후("as-sputtered"라고 나타냄)에 얻어진 CAAC-OS막을 포함하는 샘플의 상면, 및 산소를 함유하는 분위기에서 450℃로 가열 처리를 행한 CAAC-OS막을 포함하는 샘플의 상면을 스캔함으로써 얻어졌다. 여기서 5nm/초의 레이트로 60초간 스캔하여 회절 패턴을 관찰하고, 얻어진 회절 패턴을 0.5초마다 정지 화상으로 변환하는 식으로 CAAC 비율을 얻었다. 또한 전자 빔으로서, 프로브 직경이 1nm인 나노빔을 사용하였다. 6개의 샘플에 대하여 상술한 측정을 행하였다. CAAC 비율은 6개의 샘플의 평균값을 사용하여 계산하였다.
도 21의 (A)는 각 샘플의 CAAC 비율을 나타낸 것이다. 퇴적 직후에 얻어진 CAAC-OS막의 CAAC 비율은 75.7%(비CAAC 비율은 24.3%)였다. 450℃의 가열 처리를 행한 CAAC-OS막의 CAAC 비율은 85.3%(비CAAC 비율은 14.7%)였다. 이들 결과는 450℃의 가열 처리 후에 얻어진 CAAC 비율이 퇴적 직후에 얻어진 것보다 높은 것을 나타낸다. 즉, 고온의 가열 처리(예를 들어 400℃ 이상)는 비CAAC 비율을 저감(CAAC 비율을 증가)시킨다. 또한, 상술한 결과는 가열 처리의 온도가 500℃ 미만이더라도 CAAC-OS막은 높은 CAAC 비율을 가질 수 있다는 것도 시사한다.
여기서, CAAC-OS막과 상이한 회절 패턴의 대부분은 nc-OS막과 비슷한 회절 패턴이다. 또한, 측정 영역에서는 비정질 산화물 반도체막을 관찰할 수 없었다. 따라서, 상술한 결과는, nc-OS막과 비슷한 구조를 가지는 영역이 인접한 영역의 구조의 영향으로 가열 처리에 의하여 재배열되고, 이 영역이 CAAC가 되는 것을 제시한다.
도 21의 (B) 및 (C)는 각각 퇴적 직후에 얻어진 CAAC-OS막 및 450℃의 가열 처리를 행한 CAAC-OS막의 평면 TEM 이미지이다. 도 21의 (B) 및 (C)를 비교하면, 450℃의 가열 처리를 행한 CAAC-OS막이 더 균일한 막질을 가지는 것이 나타난다. 즉, 고온의 가열 처리는 CAAC-OS막의 막질을 향상시킨다.
이러한 측정 방법에 의하여, 복수의 구조를 가지는 산화물 반도체막의 구조를 분석할 수 있는 경우가 있다.
CAAC-OS막은 예를 들어 다음 방법으로 형성한다.
예를 들어, CAAC-OS막을 다결정 산화물 반도체 스퍼터링 타깃을 사용한 스퍼터링법으로 형성한다. 스퍼터링법으로서는 RF 스퍼터링법, DC 스퍼터링법, 또는 AC 스퍼터링법 등을 사용할 수 있다. 산화물 반도체막의 막 두께, 막 조성, 및 결정성의 균일성을 향상시키기 위해서는 RF 스퍼터링법보다 DC 스퍼터링법 또는 AC 스퍼터링법을 사용하는 것이 바람직하다.
퇴적 중에 기판 온도를 높임으로써, 스퍼터링 입자가 기판 표면에 도달한 후에 스퍼터링 입자의 마이그레이션(migration)이 일어날 가능성이 높아진다. 구체적으로, 퇴적 중의 기판 온도는 100℃ 이상 740℃ 이하, 바람직하게는 200℃ 이상 500℃ 이하이다. 퇴적 중에 기판 온도를 높임으로써, 평판상 또는 펠릿상의 스퍼터링 입자가 기판에 도달할 때 기판 표면에서 마이그레이션이 일어나, 스퍼터링 입자의 평평한 면이 기판에 부착된다. 이때, 스퍼터링 입자가 양으로 대전되어, 스퍼터링 입자들끼리 서로 반발하면서 기판에 부착되므로, 스퍼터링 입자가 서로 불규칙하게 겹치는 일이 없어, 두께가 균일한 CAAC-OS막을 퇴적할 수 있다.
퇴적 중에 CAAC-OS막에 들어가는 불순물의 양을 저감함으로써, 불순물에 의하여 결정 상태가 파괴되는 것을 방지할 수 있다. 예를 들어, 퇴적 체임버에 존재하는 불순물(예를 들어 수소, 물, 이산화탄소, 또는 질소)의 농도를 저감하여도 좋다. 또한, 퇴적 가스의 불순물 농도를 저감하여도 좋다. 구체적으로는, 이슬점이 -80℃ 이하, 바람직하게는 -100℃ 이하인 퇴적 가스를 사용한다.
또한, 퇴적 시의 플라스마 대미지를 저감하기 위하여 퇴적 가스 내의 산소 비율을 증가시키고 전력을 최적화하는 것이 바람직하다. 퇴적 가스의 산소 비율은 30vol％ 이상, 바람직하게는 100vol％이다.
또는, 다음과 같은 방법으로 CAAC-OS막을 형성한다.
먼저, 제 1 산화물 반도체막을 두께 1nm 이상 10nm 미만으로 형성한다. 제 1 산화물 반도체막은 스퍼터링법으로 형성한다. 구체적으로, 기판 온도를 100℃ 이상 500℃ 이하, 바람직하게는 150℃ 이상 450℃ 이하로 설정하고, 퇴적 가스의 산소 비율을 30vol% 이상, 바람직하게는 100vol%로 설정한다.
다음에, 가열 처리를 행하여 제 1 산화물 반도체막을 결정성이 높은 제 1 CAAC-OS막으로 한다. 가열 처리의 온도는 350℃ 이상 740℃ 이하, 바람직하게는 450℃ 이상 650℃ 이하이다. 가열 처리의 시간은 1분 이상 24시간 이하, 바람직하게는 6분 이상 4시간 이하이다. 가열 처리는 불활성 분위기 또는 산화성 분위기에서 행하여도 좋다. 불활성 분위기에서 가열 처리를 행한 다음에 산화성 분위기에서 가열 처리를 행하는 것이 바람직하다. 불활성 분위기에서의 가열 처리에 의하여, 제 1 산화물 반도체막의 불순물 농도를 짧은 시간에 저감할 수 있다. 동시에, 불활성 분위기에서의 가열 처리에 의하여 제 1 산화물 반도체막에 산소 빈자리가 생성될 수 있다. 이 경우, 산화성 분위기에서의 가열 처리에 의하여 산소 빈자리를 저감할 수 있다. 또한, 가열 처리는 1000Pa 이하, 100Pa 이하, 10Pa 이하, 또는 1Pa 이하 등, 감압하에서 행하여도 좋다. 감압하에서의 가열 처리에 의하여 제 1 산화물 반도체막의 불순물 농도를 더 짧은 시간에 저감할 수 있다.
제 1 산화물 반도체막은 두께가 10nm 이상인 경우보다, 두께가 1nm 이상 10nm 미만인 경우에 더 쉽게 결정화될 수 있다.
다음에, 제 1 산화물 반도체막과 동일한 조성을 가지는 제 2 산화물 반도체막을 두께 10nm 이상 50nm 이하로 형성한다. 제 2 산화물 반도체막은 스퍼터링법으로 형성된다. 구체적으로, 기판 온도를 100℃ 이상 500℃ 이하, 바람직하게는 150℃ 이상 450℃ 이하로 설정하고, 퇴적 가스의 산소 비율을 30vol% 이상, 바람직하게는 100vol%로 설정한다.
다음에 가열 처리를 행하여, 제 1 CAAC-OS막을 사용한 제 2 산화물 반도체막의 고상 성장을 행함으로써, 결정성이 높은 제 2 CAAC-OS막을 형성한다. 가열 처리의 온도는 350℃ 이상 740℃ 이하, 바람직하게는 450℃ 이상 650℃ 이하이다. 가열 처리의 시간은 1분 이상 24시간 이하, 바람직하게는 6분 이상 4시간 이하이다. 가열 처리는 불활성 분위기 또는 산화성 분위기에서 행하여도 좋다. 불활성 분위기에서 가열 처리를 행한 다음에 산화성 분위기에서 가열 처리를 행하는 것이 바람직하다. 불활성 분위기에서의 가열 처리에 의하여, 제 2 산화물 반도체막의 불순물 농도를 짧은 시간에 저감할 수 있다. 동시에, 불활성 분위기에서의 가열 처리에 의하여 제 2 산화물 반도체막에 산소 빈자리가 생성될 수 있다. 이 경우, 산화성 분위기에서의 가열 처리에 의하여 산소 빈자리를 저감할 수 있다. 또한, 가열 처리는 1000Pa 이하, 100Pa 이하, 10Pa 이하, 또는 1Pa 이하 등, 감압하에서 행하여도 좋다. 감압하에서의 가열 처리에 의하여 제 2 산화물 반도체막의 불순물 농도를 더 짧은 시간에 저감할 수 있다.
상술한 바와 같이 총 두께 10nm 이상의 CAAC-OS막을 형성할 수 있다.
본 실시형태의 적어도 일부는 본 명세서에 기재된 실시형태 중 어느 것과 적절히 조합하여 실시될 수 있다.
(실시형태 3)
본 실시형태에서는 본 발명의 일 형태에 따른 트랜지스터를 포함하는 회로의 예에 대하여 도면을 참조하여 설명한다.
[회로 구성의 예]
트랜지스터, 배선, 또는 전극 사이의 접속을 실시형태 1에 기재된 것과 다르게 함으로써, 다양한 회로를 형성할 수 있다. 이하에서는 본 발명의 일 형태에 따른 반도체 장치를 사용하여 실현할 수 있는 회로 구성의 예를 설명한다.
[CMOS 회로]
도 22의 (A)의 회로도는 p채널 트랜지스터(2200)와 n채널 트랜지스터(2100)를 서로 직렬로 접속하고, 이들의 게이트를 서로 접속한 소위 CMOS 회로의 구성을 나타낸 것이다. 또한 도면에서 제 2 반도체 재료를 포함하는 트랜지스터를 "OS"로 표시하였다.
[아날로그 스위치]
도 22의 (B)의 회로도는 트랜지스터들(2100 및 2200)의 소스를 서로 접속하고 트랜지스터들(2100 및 2200)의 드레인을 서로 접속한 구성을 나타낸 것이다. 이러한 구성에 의하여, 트랜지스터들은 소위 아날로그 스위치로서 기능할 수 있다.
[메모리 장치의 예]
본 발명의 일 형태에 따른 트랜지스터를 포함하고, 전력이 공급되지 않을 때에도 저장된 데이터를 유지할 수 있고, 또한 기록 사이클 수에 제한이 없는 반도체 장치(메모리 장치)의 예를 도 22의 (C)에 나타내었다.
도 22의 (C)에 도시된 반도체 장치는 제 1 반도체 재료를 사용한 트랜지스터(3200), 제 2 반도체 재료를 포함하는 트랜지스터(3300), 및 커패시터(3400)를 포함한다. 또한, 트랜지스터(3300)로서 상술한 실시형태에 기재된 트랜지스터를 사용할 수 있다.
본 실시형태에서는 예를 들어, 트랜지스터(3300)가 산화물 반도체를 포함하는 반도체층에 채널이 형성되는 트랜지스터이다. 트랜지스터(3300)의 오프 상태 전류가 작기 때문에, 저장된 데이터는 오랫동안 유지될 수 있다. 바꿔 말하면, 리프레시 동작이 불필요하거나, 또는 리프레시 동작의 빈도가 매우 낮은 반도체 메모리 장치를 제공할 수 있기 때문에 소비 전력을 충분히 저감할 수 있다.
도 22의 (C)에서, 제 1 배선(3001)은 트랜지스터(3200)의 소스 전극에 전기적으로 접속되어 있다. 제 2 배선(3002)은 트랜지스터(3200)의 드레인 전극에 전기적으로 접속되어 있다. 제 3 배선(3003)은 트랜지스터(3300)의 소스 전극 및 드레인 전극 중 한쪽에 전기적으로 접속되어 있다. 제 4 배선(3004)은 트랜지스터(3300)의 게이트 전극에 전기적으로 접속되어 있다. 트랜지스터(3200)의 게이트 전극, 및 트랜지스터(3300)의 소스 전극 및 드레인 전극 중 다른 쪽은 커패시터(3400)의 한쪽 전극에 전기적으로 접속되어 있다. 제 5 배선(3005)은 커패시터(3400)의 다른 쪽 전극에 전기적으로 접속되어 있다.
도 22의 (C)에서의 반도체 장치는, 트랜지스터(3200)의 게이트 전극의 전위가 유지될 수 있는 특징을 가지기 때문에 다음과 같이 데이터의 기록, 유지, 및 판독을 가능하게 한다.
데이터의 기록 및 유지에 대하여 설명한다. 먼저, 제 4 배선(3004)의 전위를 트랜지스터(3300)가 온이 되는 전위로 설정하여 트랜지스터(3300)를 온으로 한다. 이에 따라, 제 3 배선(3003)의 전위가 트랜지스터(3200)의 게이트 전극 및 커패시터(3400)에 공급된다. 즉, 트랜지스터(3200)의 게이트 전극에 소정의 전하가 공급된다(기록). 여기서, 다른 전위 레벨을 제공하는 2종류의 전하(이하 로(low) 레벨 전하 및 하이(high) 레벨 전하라고 함) 중 하나가 공급된다. 그 후, 제 4 배선(3004)의 전위를, 트랜지스터(3300)가 오프가 되는 전위로 설정하여, 트랜지스터(3300)를 오프로 한다. 이에 따라, 트랜지스터(3200)의 게이트 전극에 공급된 전하가 유지된다(유지).
트랜지스터(3300)의 오프 상태 전류는 매우 작기 때문에, 트랜지스터(3200)의 게이트 전극의 전하는 오랫동안 유지된다.
다음에, 데이터의 판독에 대하여 설명한다. 제 1 배선(3001)에 소정의 전위(정전위)를 공급하면서, 제 5 배선(3005)에 적절한 전위(판독 전위)를 공급함으로써, 트랜지스터(3200)의 게이트 전극에 유지된 전하의 양에 따라, 제 2 배선(3002)의 전위가 변동된다. 이는, 트랜지스터(3200)로서 n채널 트랜지스터를 사용하면, 트랜지스터(3200)의 게이트 전극에 하이 레벨 전하가 주어질 때의 외견상 문턱 전압(V th_H)이 트랜지스터(3200)의 게이트 전극에 로 레벨 전하가 주어질 때의 외견상 문턱 전압(V th_L)보다 낮기 때문이다. 여기서 외견상 문턱 전압이란, 트랜지스터(3200)를 온으로 하는 데 필요한 제 5 배선(3005)의 전위를 말한다. 따라서, 제 5 배선(3005)의 전위를 V th_H와 V th_L의 사이의 전위(V 0)로 설정함으로써, 트랜지스터(3200)의 게이트 전극에 공급된 전하를 판정할 수 있다. 예를 들어, 기록에 있어서 트랜지스터(3200)의 게이트 전극에 하이 레벨 전하가 공급되고, 제 5 배선(3005)의 전위가 V 0(>V th_H)이면, 트랜지스터(3200)는 온이 된다. 기록에 있어서 트랜지스터(3200)의 게이트 전극에 로 레벨 전하가 공급되는 경우에는, 제 5 배선(3005)의 전위가 V 0(<V th_L)이더라도 트랜지스터(3200)는 오프로 유지된다. 따라서, 제 2 배선(3002)의 전위를 판정함으로써, 트랜지스터(3200)의 게이트 전극에 유지된 데이터를 판독할 수 있다.
또한, 메모리 셀이 배열되는 경우에는, 원하는 메모리 셀의 데이터만이 판독될 필요가 있다. 데이터가 판독되지 않는 경우, 게이트 전극의 상태에 상관없이 트랜지스터(3200)가 오프가 되는 전위, 즉 V th_H보다 낮은 전위를 제 5 배선(3005)에 공급하여도 좋다. 또는, 게이트 전극의 상태에 상관없이 트랜지스터(3200)가 온이 되는 전위, 즉 V th_L보다 높은 전위를 제 5 배선(3005)에 공급하여도 좋다.
도 22의 (D)에 도시된 반도체 장치는 주로, 트랜지스터(3200)가 제공되지 않는다는 점에서 도 22의 (C)에 도시된 반도체 장치와 다르다. 또한 이 경우, 도 22의 (C)에 도시된 반도체 장치와 마찬가지로 데이터의 기록 및 유지 동작을 행할 수 있다.
다음에, 데이터의 판독에 대하여 설명한다. 트랜지스터(3300)가 온이 되면 플로팅 상태에 있는 제 3 배선(3003)과 커패시터(3400)가 서로 전기적으로 접속되어, 제 3 배선(3003)과 커패시터(3400) 사이에서 전하가 재분배된다. 이 결과 제 3 배선(3003)의 전위가 변화된다. 제 3 배선(3003)의 전위의 변화량은 커패시터(3400)의 한쪽 전극의 전위(또는 커패시터(3400)에 축적된 전하)에 따라 달라진다.
예를 들어, 커패시터(3400)의 한쪽 전극의 전위가 V이고, 커패시터(3400)의 용량이 C이고, 제 3 배선(3003)의 용량 성분이 C B이고, 전하의 재분배 전의 제 3 배선(3003)의 전위가 VB0일 때, 전하의 재분배 후의 제 3 배선(3003)의 전위는 (C B×V B0+C×V)/(C B+C)이다. 따라서, 메모리 셀이 커패시터(3400)의 한쪽 전극의 전위가 V 1 및 V 0(V 1>V 0)인 두 가지 상태 중 어느 쪽에 있는 것으로 가정하면, 전위(V 1)를 유지하는 경우의 제 3 배선(3003)의 전위(=(C B×V B0+C×V 1)/(C B+C))는 전위(V 0)를 유지하는 경우의 제 3 배선(3003)의 전위(=(C B×V B0+C×V 0)/(C B+C))보다 높다는 것을 알 수 있다.
그리고, 제 3 배선(3003)의 전위를 소정의 전위와 비교함으로써 데이터를 판독할 수 있다.
이 경우, 메모리 셀을 구동시키기 위한 구동 회로에 제 1 반도체 재료를 포함하는 트랜지스터를 사용하고, 트랜지스터(3300)로서 제 2 반도체 재료를 포함하는 트랜지스터를 구동 회로 위에 적층하여도 좋다.
산화물 반도체를 포함하는 채널 형성 영역을 가지고 오프 상태 전류가 매우 작은 트랜지스터를 포함함으로써 본 실시형태에 기재된 반도체 장치는 저장된 데이터를 매우 오랫동안 유지할 수 있다. 바꿔 말하면, 리프레시 동작이 불필요하게 되거나 또는 리프레시 동작의 빈도를 매우 낮게 할 수 있기 때문에, 소비 전력을 충분히 저감할 수 있다. 또한, 전력이 공급되지 않을 때(다만, 전위는 고정되는 것이 바람직함)에도 저장된 데이터가 오랫동안 유지될 수 있다.
또한, 본 실시형태에 기재된 반도체 장치는 데이터의 기록에 높은 전압을 필요로 하지 않고 소자의 열화 문제가 없다. 예를 들어 종래의 비휘발성 메모리와 달리, 플로팅 게이트에/로부터 전자를 주입 및 추출할 필요가 없기 때문에, 게이트 절연막의 열화 등의 문제가 발생되지 않는다. 즉, 개시된 발명의 반도체 장치는 종래의 비휘발성 메모리에서 문제가 되고 있는 데이터의 재기록 가능 횟수에 제한이 없으며, 그 신뢰성이 비약적으로 향상된다. 또한, 트랜지스터의 상태(온 또는 오프)에 따라 데이터가 기록되기 때문에 고속 동작을 쉽게 달성할 수 있다.
본 실시형태의 적어도 일부는 본 명세서에 기재된 다른 실시형태 중 어느 것과 적절히 조합하여 실시될 수 있다.
(실시형태 4)
본 실시형태에서는, 본 발명의 일 형태에 따른 트랜지스터를 포함하는 반도체 장치의 예에 대하여, 도면을 참조하여 설명한다. 도 29는 본 발명의 일 형태에 따른 반도체 장치의 회로도의 예이다.
도 29에서의 반도체 장치는, 커패시터(660a), 커패시터(660b), 트랜지스터(661a), 트랜지스터(661b), 트랜지스터(662a), 트랜지스터(662b), 인버터(663a), 인버터(663b), 배선(BL), 배선(BLB), 배선(WL), 배선(CL), 및 배선(GL)을 포함한다.
도 29에서의 반도체 장치는, 인버터(663a)와 인버터(663b)가 링 접속되어 플립플롭을 형성하고 있는 메모리 셀이다. 인버터(663b)의 출력 신호가 출력되는 노드는 노드(VN1)이고, 인버터(663a)의 출력 신호가 출력되는 노드는 노드(VN2)이다. 이 메모리 셀을 매트릭스로 제공함으로써, 메모리 장치(메모리 셀 어레이)를 형성할 수 있다.
트랜지스터(662a)의 소스 및 드레인 중 한쪽은 배선(BL)에 전기적으로 접속되고, 그 소스 및 드레인 중 다른 쪽은 노드(VN1)에 전기적으로 접속되고, 그 게이트는 배선(WL)에 전기적으로 접속되어 있다. 트랜지스터(662b)의 소스 및 드레인 중 한쪽은 노드(VN2)에 전기적으로 접속되고, 그 소스 및 드레인 중 다른 쪽은 배선(BLB)에 전기적으로 접속되고, 그 게이트는 배선(WL)에 전기적으로 접속되어 있다.
트랜지스터(661a)의 소스 및 드레인 중 한쪽은 노드(VN1)에 전기적으로 접속되고, 그 소스 및 드레인 중 다른 쪽은 커패시터(660a)의 한쪽 전극에 전기적으로 접속되고, 그 게이트는 배선(GL)에 전기적으로 접속되어 있다. 트랜지스터(661a)의 소스 및 드레인 중 다른 쪽과 커패시터(660a)의 한쪽 전극 사이의 노드는 노드(NVN1)이다. 트랜지스터(661b)의 소스 및 드레인 중 한쪽은 노드(VN2)에 전기적으로 접속되고, 그 소스 및 드레인 중 다른 쪽은 커패시터(660b)의 한쪽 전극에 전기적으로 접속되고, 그 게이트는 배선(GL)에 전기적으로 접속되어 있다. 트랜지스터(661b)의 소스 및 드레인 중 다른 쪽과 커패시터(660b)의 한쪽 전극 사이의 노드는 노드(NVN2)이다.
커패시터(660a)의 다른 쪽 전극은 배선(CL)에 전기적으로 접속되어 있다. 커패시터(660b)의 다른 쪽 전극은 배선(CL)에 전기적으로 접속된다.
트랜지스터(662a) 및 트랜지스터(662b)의 도통 상태 및 비도통 상태는, 배선(WL)에 공급되는 전위에 의하여 제어될 수 있다. 트랜지스터(661a) 및 트랜지스터(661b)의 도통 상태 및 비도통 상태는, 배선(GL)에 공급되는 전위에 의하여 제어될 수 있다.
도 29에 도시된 메모리 셀의 기록, 유지, 및 판독 동작에 대하여 이하에서 설명한다.
데이터를 기록하는 경우, 먼저 배선(BL) 및 배선(BLB)에 데이터 0 또는 데이터 1에 대응하는 전위를 인가한다.
예를 들어, 데이터 1을 기록할 경우, 하이 레벨 전원 전위(VDD)를 배선(BL)에 인가하고 접지 전위를 배선(BLB)에 인가한다. 그리고, VDD와 트랜지스터들(662a 및 662b)의 문턱 전압의 합 이상의 전위(VH)를 배선(WL)에 인가한다.
다음에, 배선(WL)의 전위를 트랜지스터들(662a 및 662b)의 문턱 전압 미만으로 설정함으로써, 플립플롭에 기록된 데이터 1이 유지된다.
데이터를 판독하는 경우, 먼저 배선(BL) 및 배선(BLB)을 VDD로 설정해 놓는다. 그리고, 배선(WL)에 VH를 인가한다. 이에 따라 배선(BL)의 전위가 VDD로 유지되지만, 배선(BLB)의 전위는 트랜지스터(662a) 및 인버터(663a)를 통하여 방전되어 접지 전위가 된다. 배선(BL)과 배선(BLB)의 전위차를 감지 증폭기(미도시)에 의하여 증폭시킴으로써, 유지된 데이터 1을 판독할 수 있다.
데이터 0을 기록할 경우, 배선(BL)을 접지 전위로 설정하고 배선(BLB)을 VDD로 설정한 다음, 배선(WL)에 VH를 인가한다. 다음에, 배선(WL)의 전위를 트랜지스터들(662a 및 662b)의 문턱 전압 미만으로 설정함으로써, 플립플롭에 기록된 데이터 0이 유지된다. 데이터의 판독의 경우, 배선(BL) 및 배선(BLB)을 VDD로 설정해 놓고 배선(WL)에 VH를 인가함으로써 배선(BLB)의 전위가 VDD로 유지되지만, 배선(BL)의 전위가 트랜지스터(662b) 및 인버터(663b)를 통하여 방전되어 접지 전위가 된다. 배선(BL)과 배선(BLB)의 전위차를 감지 증폭기에 의하여 증폭시킴으로써, 유지된 데이터 0을 판독할 수 있다.
따라서, 도 29에서의 반도체 장치는 소위 SRAM(static random access memory)으로서 기능한다. SRAM은 플립플롭을 사용하여 데이터를 유지하기 때문에, 리프레시 동작을 필요로 하지 않는다. 그러므로 데이터 유지에서의 소비 전력을 저감할 수 있다. 또한, SRAM은 플립플롭에 커패시터를 필요로 하지 않기 때문에, 고속 동작이 요구되는 용도에 적합하다.
도 29에서의 반도체 장치에서, 노드(VN1)의 데이터는 트랜지스터(661a)를 통하여 노드(NVN1)에 기록될 수 있다. 마찬가지로, 노드(VN2)의 데이터는 트랜지스터(661b)를 통하여 노드(NVN2)에 기록될 수 있다. 기록된 데이터는, 트랜지스터(661a) 또는 트랜지스터(661b)를 오프로 함으로써 유지된다. 예를 들어, 전원 전위의 공급이 정지된 경우에도, 노드(VN1) 및 노드(VN2)의 데이터를 유지할 수 있는 경우가 있다.
전원 전위의 공급이 정지되면 즉시 데이터가 소실되는 종래의 SRAM과 달리, 도 29에서의 반도체 장치는 전원 전위의 공급이 정지된 후에도 데이터를 유지할 수 있다. 그러므로, 전원 전위를 적절히 공급 또는 정지함으로써, 반도체 장치의 소비 전력을 저감할 수 있다. 예를 들어, CPU의 메모리 영역에 도 29에서의 반도체 장치를 사용함으로써, CPU의 소비 전력을 저감할 수 있다.
또한, 노드(NVN1) 및 노드(NVN2)에 데이터가 유지되는 기간의 길이는, 트랜지스터(661a) 및 트랜지스터(661b)의 오프 상태 전류에 의존한다. 그러므로 데이터를 오랫동안 유지하기 위해서는, 트랜지스터(661a) 및 트랜지스터(661b) 각각으로서 오프 상태 전류가 작은 트랜지스터를 사용하는 것이 바람직하다. 또는, 커패시터(660a) 및 커패시터(660b)의 용량을 증대시키는 것이 바람직하다.
예를 들어, 실시형태 1에 기재된 트랜지스터(100) 및 커패시터(150)를, 트랜지스터(661a) 및 커패시터(660a)로서 사용함으로써, 노드(NVN1)에 데이터가 오랫동안 유지될 수 있다. 마찬가지로, 트랜지스터(100) 및 커패시터(150)를, 트랜지스터(661b) 및 커패시터(660b)로서 사용함으로써 노드(NVN2)에 데이터가 오랫동안 유지될 수 있다. 따라서, 트랜지스터(661a) 및 트랜지스터(661b)에 대해서는 트랜지스터(100)의 설명을 참조한다. 또한, 커패시터(660a) 및 커패시터(660b)에 대해서는, 커패시터(150)의 설명을 참조한다.
상술한 실시형태에서 설명한 바와 같이, 트랜지스터(100)에 플러그(121) 및 플러그(122)를 사용하면, 트랜지스터(100) 및 커패시터(150)를 포함하는 소자에 의하여 점유되는 면적을 축소할 수 있다. 상술한 실시형태에 기재된 트랜지스터(100) 또는 커패시터(150)는, 도 29에서의 트랜지스터(661a), 트랜지스터(661b), 커패시터(660a), 및 커패시터(660b)로서 사용될 수 있다. 따라서, 도 29에서의 반도체 장치는, 종래의 SRAM에 비하여 점유 면적을 크게 증대시키지 않고 형성될 수 있는 경우가 있다. 트랜지스터(662a), 트랜지스터(662b), 인버터(663a)에 포함되는 트랜지스터, 및 인버터(663b)에 포함되는 트랜지스터에 대해서는, 트랜지스터(130)의 설명을 참조한다.
상술한 바와 같이, 본 발명의 일 형태에 따른 반도체 장치는, 점유 면적에 대해 성능이 높다. 또한, 높은 생산성으로 반도체 장치를 제작할 수 있다.
본 실시형태는 본 명세서에서의 다른 실시형태 중 어느 것과 적절히 조합될 수 있다.
(실시형태 5)
본 실시형태에서, 상술한 실시형태에 기재된 트랜지스터 또는 상술한 실시형태에 기재된 메모리 장치를 포함하는 RF 태그에 대하여 도 23을 참조하여 설명한다.
본 실시형태에 따른 RF 태그는 메모리 회로를 포함하고, 메모리 회로에 필요한 데이터를 저장하고, 비접촉 수단, 예를 들어 무선 통신에 의하여 외부에 데이터를 송신하거나 외부로부터 데이터를 수신한다. 이들 특징에 의하여, 예를 들어 RF 태그는 개개의 정보를 판독함으로써 물체 등을 인식하는 개체 인증 시스템에 사용될 수 있다. 또한, RF 장치를 이 목적으로 사용하기 위해서는 매우 높은 신뢰성을 가지는 것이 요구된다. 여기서 RF 태그는 물품에 주어진 ID라고 불리는 식별 정보를 인식하는 RFID 태그라도 좋다.
RF 태그의 구성에 대하여 도 23을 참조하여 설명한다. 도 23은 RF 태그의 구성예를 도시한 블록도이다.
도 23에 나타낸 바와 같이, RF 태그(800)는 통신 장치(801)(질문기 또는 리더/라이터(reader/writer) 등이라고도 함)에 접속된 안테나(802)로부터 송신되는 무선 신호(803)를 수신하는 안테나(804)를 포함한다. RF 태그(800)는 정류 회로(805), 정전압 회로(806), 복조 회로(807), 변조 회로(808), 논리 회로(809), 메모리 회로(810), 및 ROM(811)을 포함한다. 복조 회로(807)에 포함되는 정류 기능을 가지는 트랜지스터는 역전류를 충분히 낮게 할 수 있는 재료, 예를 들어 산화물 반도체를 사용하여 형성되어도 좋다. 이에 의하여, 역전류의 발생에 기인하여 정류 기능이 약해지는 현상을 억제하고, 또한 복조 회로로부터의 출력의 포화를 방지할 수 있다. 바꿔 말하면, 복조 회로에 대한 입력과 복조 회로로부터의 출력이 선형 관계에 가까운 관계를 가질 수 있다. 또한, 데이터 전송 방식은 다음 3가지 방식으로 크게 분류된다: 한 쌍의 코일이 서로 대향하도록 제공되며 상호 유도에 의하여 서로 통신을 하는 전자기 결합 방식, 유도 전자계를 사용하여 통신을 하는 전자기 유도 방식, 및 전파를 사용하여 통신을 하는 전파 방식. 본 실시형태에 기재된 RF 태그(800)에는 이들 중 어느 방식이나 사용할 수 있다.
다음에, 각 회로의 구성에 대하여 설명한다. 안테나(804)는 통신 장치(801)에 접속된 안테나(802)와 무선 신호(803)를 주고받는다. 정류 회로(805)는 안테나(804)에서 무선 신호를 수신함으로써 생성되는 입력 교류 신호를 정류, 예를 들어 반파 배전압 정류하고, 정류 회로(805)의 후단에 제공된 커패시터에 의하여, 정류된 신호를 평활화함으로써 입력 전위를 생성한다. 또한 정류 회로(805)의 입력 측 또는 출력 측에 리미터 회로를 제공하여도 좋다. 리미터 회로는, 입력 교류 신호의 진폭이 크고 내부 생성 전압이 높은 경우에, 특정의 전력 이상의 전력이 후단의 회로에 입력되지 않도록 전력을 제어한다.
정전압 회로(806)는 입력 전위로부터 안정된 전원 전압을 생성하여 각 회로에 공급한다. 또한, 정전압 회로(806)는 리셋 신호 생성 회로를 포함하여도 좋다. 리셋 신호 생성 회로는 안정된 전원 전압의 상승을 이용하여, 논리 회로(809)의 리셋 신호를 생성하는 회로이다.
복조 회로(807)는 입력 교류 신호를 포락선 검파에 의하여 복조하고, 복조 신호를 생성한다. 변조 회로(808)는 안테나(804)로부터 출력되는 데이터에 따라 변조를 행한다.
논리 회로(809)는 복조 신호를 해석하여 처리한다. 메모리 회로(810)는 입력된 데이터를 유지하고, 로 디코더(row decoder), 칼럼 디코더(column decoder), 및 메모리 영역 등을 포함한다. ROM(811)은 개체 번호(ID) 등을 저장하고, 처리에 따라 그것을 출력한다.
또한 상술한 각 회로를 제공할지 여부는 필요에 따라 적절히 결정할 수 있다.
여기서, 상술한 실시형태에 기재된 메모리 회로를 메모리 회로(810)로서 사용할 수 있다. 본 발명의 일 형태에 따른 메모리 회로는 전력이 공급되지 않을 때에도 데이터를 유지할 수 있기 때문에 RF 태그에 적합하게 사용할 수 있다. 또한, 본 발명의 일 형태에 따른 메모리 회로는 데이터의 기록에 필요한 전력(전압)이 종래의 비휘발성 메모리에서 필요한 전력보다 매우 낮기 때문에, 데이터의 판독과 데이터의 기록에서의 최대 통신 거리의 차를 방지할 수 있다. 또한, 데이터의 기록에서의 전력 부족에 기인하는 오동작 또는 부정확한 기록을 억제할 수 있다.
본 발명의 일 형태에 따른 메모리 회로는 비휘발성 메모리로서 사용될 수 있기 때문에 ROM(811)으로서 사용될 수도 있다. 이 경우, 제작자가 ROM(811)에 데이터를 기록하기 위한 커맨드를 별도로 준비하여, 사용자가 데이터를 자유로이 재기록하지 못하게 하는 것이 바람직하다. 제작자가 출하 전에 개체 번호를 부여하고 나서 제품을 출하하기 때문에, 제작된 모든 RF 태그에 개체 번호를 붙이는 대신에, 출하할 좋은 제품에만 개체 번호를 붙일 수 있다. 이에 의하여, 출하된 제품의 개체 번호가 연속되고, 출하된 제품에 대응한 고객 관리가 용이하게 행해진다.
본 실시형태의 적어도 일부는 본 명세서에 기재된 다른 실시형태 중 어느 것과 적절히 조합하여 실시될 수 있다.
(실시형태 6)
본 실시형태에서는 상술한 실시형태들 중 어느 것에 기재된 트랜지스터를 적어도 사용할 수 있고 상술한 실시형태에 기재된 메모리 장치를 포함하는 CPU에 대하여 설명한다.
도 24는 상술한 실시형태에 기재된 트랜지스터들 중 어느 것을 구성 요소로서 적어도 부분적으로 포함하는 CPU의 구성예를 도시한 블록도이다.
도 24에 도시된 CPU는 기판(1190) 위에, ALU(1191)(arithmetic logic unit), ALU 컨트롤러(1192), 인스트럭션 디코더(1193), 인터럽트 컨트롤러(1194), 타이밍 컨트롤러(1195), 레지스터(1196), 레지스터 컨트롤러(1197), 버스 인터페이스(1198)(BUS I/F), 재기록 가능한 ROM(1199), 및 ROM 인터페이스(1189)(ROM I/F)를 포함한다. 기판(1190)으로서는 반도체 기판, SOI 기판, 또는 유리 기판 등을 사용한다. ROM(1199) 및 ROM 인터페이스(1189)는 서로 다른 칩 위에 제공될 수 있다. 도 24에서의 CPU는 구성을 간략화한 예일 뿐, 실제의 CPU는 용도에 따라 다양한 구성을 가질 수 있다는 것은 말할 나위 없다. 예를 들어, CPU는 다음과 같은 구성을 가져도 좋다: 도 24에 도시된 CPU 또는 연산 회로를 포함하는 구조를 하나의 코어로 생각하고; 복수의 코어를 포함하고; 코어들이 병렬로 동작한다. 또한, CPU가 내부 연산 회로 또는 데이터 버스에서 처리할 수 있는 비트 수는, 예를 들어 8, 16, 32, 또는 64일 수 있다.
버스 인터페이스(1198)를 통하여 CPU에 입력되는 명령은, 인스트럭션 디코더(1193)에 입력되어 디코딩된 다음에, ALU 컨트롤러(1192), 인터럽트 컨트롤러(1194), 레지스터 컨트롤러(1197), 및 타이밍 컨트롤러(1195)에 입력된다.
ALU 컨트롤러(1192), 인터럽트 컨트롤러(1194), 레지스터 컨트롤러(1197), 및 타이밍 컨트롤러(1195)는 디코딩된 명령에 따라 각종 제어를 행한다. 구체적으로 ALU 컨트롤러(1192)는 ALU(1191)의 동작을 제어하기 위한 신호를 생성한다. CPU가 프로그램을 실행하는 동안, 인터럽트 컨트롤러(1194)는 외부의 입출력 장치 또는 주변 회로로부터의 인터럽트 요구를 그 우선도 또는 마스크 상태에 따라 처리한다. 레지스터 컨트롤러(1197)는 레지스터(1196)의 어드레스를 생성하고, CPU의 상태에 따라 레지스터(1196)로부터 데이터를 판독하거나 레지스터(1196)에 데이터를 기록한다.
타이밍 컨트롤러(1195)는, ALU(1191), ALU 컨트롤러(1192), 인스트럭션 디코더(1193), 인터럽트 컨트롤러(1194), 및 레지스터 컨트롤러(1197)의 동작의 타이밍을 제어하기 위한 신호를 생성한다. 예를 들어, 타이밍 컨트롤러(1195)는 기준 클럭 신호(CLK1)에 기초하여 내부 클럭 신호(CLK2)를 생성하기 위한 내부 클럭 발생기를 포함하며, 내부 클럭 신호(CLK2)를 상술한 회로에 공급한다.
도 24에 도시된 CPU에서는, 레지스터(1196)에 메모리 셀이 제공되어 있다. 레지스터(1196)의 메모리 셀에는, 상술한 실시형태에 기재된 트랜지스터들 중 어느 것을 사용할 수 있다.
도 24에 도시된 CPU에서 레지스터 컨트롤러(1197)는 ALU(1191)로부터의 명령에 따라 레지스터(1196)에서의 데이터의 유지 동작을 선택한다. 즉, 레지스터 컨트롤러(1197)는 레지스터(1196)에 포함되는 메모리 셀에서, 플립플롭에 의하여 데이터를 유지할지, 커패시터에 의하여 데이터를 유지할지를 선택한다. 플립플롭에 의한 데이터 유지가 선택되면 레지스터(1196) 내의 메모리 셀에 전원 전압이 공급된다. 커패시터에 의한 데이터 유지가 선택되면 커패시터에 데이터가 재기록되고 레지스터(1196) 내의 메모리 셀에 대한 전원 전압의 공급을 정지할 수 있다.
도 25는 레지스터(1196)에 사용될 수 있는 메모리 소자의 회로도의 예이다. 메모리 소자(1200)는 전원이 정지되면 저장된 데이터가 휘발되는 회로(1201), 전원이 정지되어도 저장된 데이터가 휘발되지 않는 회로(1202), 스위치(1203), 스위치(1204), 논리 소자(1206), 커패시터(1207), 및 선택 기능을 가지는 회로(1220)를 포함한다. 회로(1202)는 커패시터(1208), 트랜지스터(1209), 및 트랜지스터(1210)를 포함한다. 또한, 메모리 소자(1200)는 필요에 따라 다이오드, 저항 소자, 또는 인덕터 등의 다른 소자를 더 포함하여도 좋다. 트랜지스터(1209)는 산화물 반도체층에 채널이 형성되는 트랜지스터인 것이 바람직하다.
여기서, 회로(1202)로서 상술한 실시형태에 기재된 메모리 장치를 사용할 수 있다. 메모리 소자(1200)에 대한 전원 전압의 공급이 정지될 때, 접지 전위(0V) 또는 회로(1202)의 트랜지스터(1209)가 오프가 되는 전위가 트랜지스터(1209)의 게이트에 계속 입력된다. 예를 들어, 트랜지스터(1209)의 게이트가 저항 소자 등의 부하를 통하여 대지된다.
여기서, 스위치(1203)가 하나의 도전형을 가지는 트랜지스터(1213)(예를 들어 n채널 트랜지스터)이고 스위치(1204)가 상기 하나의 도전형과 반대의 도전형을 가지는 트랜지스터(1214)(예를 들어 p채널 트랜지스터)인 예를 나타낸다. 스위치(1203)의 제 1 단자는 트랜지스터(1213)의 소스 및 드레인 중 한쪽에 상당하고, 스위치(1203)의 제 2 단자는 트랜지스터(1213)의 소스 및 드레인 중 다른 쪽에 상당하고, 스위치(1203)의 제 1 단자와 제 2 단자 사이의 도통 또는 비도통(즉, 트랜지스터(1213)의 온/오프 상태)은 트랜지스터(1213)의 게이트에 입력되는 제어 신호(RD)에 의하여 선택된다. 스위치(1204)의 제 1 단자는 트랜지스터(1214)의 소스 및 드레인 중 한쪽에 상당하고, 스위치(1204)의 제 2 단자는 트랜지스터(1214)의 소스 및 드레인 중 다른 쪽에 상당하고, 스위치(1204)의 제 1 단자와 제 2 단자 사이의 도통 또는 비도통(즉, 트랜지스터(1214)의 온/오프 상태)은 트랜지스터(1214)의 게이트에 입력되는 제어 신호(RD)에 의하여 선택된다.
트랜지스터(1209)의 소스 및 드레인 중 한쪽은 커패시터(1208)의 한 쌍의 전극 중 한쪽, 및 트랜지스터(1210)의 게이트에 전기적으로 접속된다. 여기서, 접속 부분을 노드(M2)라고 한다. 트랜지스터(1210)의 소스 및 드레인 중 한쪽은 저전원 전위를 공급할 수 있는 배선(예를 들어 GND선)에 전기적으로 접속되고, 그 다른 쪽은 스위치(1203)의 제 1 단자(트랜지스터(1213)의 소스 및 드레인 중 한쪽)에 전기적으로 접속된다. 스위치(1203)의 제 2 단자(트랜지스터(1213)의 소스 및 드레인 중 다른 쪽)는 스위치(1204)의 제 1 단자(트랜지스터(1214)의 소스 및 드레인 중 한쪽)에 전기적으로 접속된다. 스위치(1204)의 제 2 단자(트랜지스터(1214)의 소스 및 드레인 중 다른 쪽)는 전원 전위(VDD)를 공급할 수 있는 배선에 전기적으로 접속된다. 스위치(1203)의 제 2 단자(트랜지스터(1213)의 소스 및 드레인 중 다른 쪽), 스위치(1204)의 제 1 단자(트랜지스터(1214)의 소스 및 드레인 중 한쪽), 논리 소자(1206)의 입력 단자, 및 커패시터(1207)의 한 쌍의 전극 중 한쪽은 서로 전기적으로 접속된다. 여기서, 접속 부분을 노드(M1)라고 한다. 커패시터(1207)의 한 쌍의 전극 중 다른 쪽은, 정전위를 공급받을 수 있다. 예를 들어, 커패시터(1207)의 한 쌍의 전극 중 다른 쪽은, 저전원 전위(예를 들어 GND) 또는 고전원 전위(예를 들어 VDD)를 공급받을 수 있다. 커패시터(1207)의 한 쌍의 전극 중 다른 쪽은 저전원 전위를 공급할 수 있는 배선(예를 들어 GND선)에 전기적으로 접속된다. 커패시터(1208)의 한 쌍의 전극 중 다른 쪽은, 정전위를 공급받을 수 있다. 예를 들어, 커패시터(1207)의 한 쌍의 전극 중 다른 쪽은, 저전원 전위(예를 들어 GND) 또는 고전원 전위(예를 들어 VDD)를 공급받을 수 있다. 커패시터(1208)의 한 쌍의 전극 중 다른 쪽은 저전원 전위를 공급할 수 있는 배선(예를 들어 GND선)에 전기적으로 접속된다.
트랜지스터 또는 배선 등의 기생 용량을 적극적으로 이용하는 경우, 커패시터(1207) 및 커패시터(1208)를 제공할 필요는 없다.
트랜지스터(1209)의 제 1 게이트(제 1 게이트 전극)에 제어 신호(WE)가 입력된다. 스위치(1203) 및 스위치(1204) 각각에 대해서는, 제어 신호(WE)와는 다른 제어 신호(RD)에 의하여 제 1 단자와 제 2 단자 사이의 도통 상태 또는 비도통 상태가 선택된다. 스위치들 중 한쪽의 제 1 단자와 제 2 단자가 도통 상태일 때, 스위치들 중 다른 쪽의 제 1 단자와 제 2 단자는 비도통 상태이다.
회로(1201)에 유지된 데이터에 대응하는 신호가 트랜지스터(1209)의 소스 및 드레인 중 다른 쪽에 입력된다. 도 25는 회로(1201)로부터 출력되는 신호가 트랜지스터(1209)의 소스 및 드레인 중 다른 쪽에 입력되는 예를 도시한 것이다. 스위치(1203)의 제 2 단자(트랜지스터(1213)의 소스 및 드레인 중 다른 쪽)로부터 출력되는 신호의 논리값은 논리 소자(1206)에 의하여 반전되고, 반전된 신호가 회로(1220)를 통하여 회로(1201)에 입력된다.
도 25의 예에서는 스위치(1203)의 제 2 단자(트랜지스터(1213)의 소스 및 드레인 중 다른 쪽)로부터 출력되는 신호가 논리 소자(1206) 및 회로(1220)를 통하여 회로(1201)에 입력되지만, 본 발명의 일 형태는 이에 한정되지 않는다. 스위치(1203)의 제 2 단자(트랜지스터(1213)의 소스 및 드레인 중 다른 쪽)로부터 출력되는 신호는 그 논리값이 반전되지 않고 회로(1201)에 입력되어도 좋다. 예를 들어 회로(1201)가, 입력 단자로부터 입력되는 신호의 논리값의 반전에 의하여 얻어지는 신호가 유지되는 노드를 포함하는 경우, 스위치(1203)의 제 2 단자(트랜지스터(1213)의 소스 및 드레인 중 다른 쪽)로부터 출력되는 신호를 이 노드에 입력할 수 있다.
도 25에서 메모리 소자(1200)에 포함되는, 트랜지스터(1209)를 제외한 트랜지스터들은 각각 산화물 반도체 이외의 반도체를 사용하여 형성되는 층 또는 기판(1190)에 채널이 형성되는 트랜지스터로 할 수 있다. 예를 들어, 트랜지스터는 실리콘층 또는 실리콘 기판에 채널이 형성되는 트랜지스터로 할 수 있다. 또는, 메모리 소자(1200)에서의 모든 트랜지스터에, 산화물 반도체층에 채널이 형성되는 트랜지스터를 사용할 수 있다. 또는, 메모리 소자(1200)에서 트랜지스터(1209) 이외에, 산화물 반도체층에 채널이 형성되는 트랜지스터가 포함될 수 있고, 나머지 트랜지스터에 산화물 반도체 이외의 반도체를 포함하는 층 또는 기판(1190)에 채널이 형성되는 트랜지스터가 사용될 수 있다.
도 25에서의 회로(1201)로서 예를 들어 플립플롭 회로를 사용할 수 있다. 논리 소자(1206)로서는 예를 들어 인버터 또는 클럭드 인버터를 사용할 수 있다.
메모리 소자(1200)에 전원 전압이 공급되지 않는 기간 중, 본 발명의 일 형태에 따른 반도체 장치는 회로(1202)에 제공된 커패시터(1208)에 의하여, 회로(1201)에 저장된 데이터를 유지할 수 있다.
산화물 반도체막에 채널이 형성되는 트랜지스터의 오프 상태 전류는 매우 작다. 예를 들어, 산화물 반도체층에 채널이 형성되는 트랜지스터의 오프 상태 전류는, 결정성을 가지는 실리콘에 채널이 형성되는 트랜지스터보다 현저히 작다. 그러므로, 이 트랜지스터를 트랜지스터(1209)로서 사용하면, 메모리 소자(1200)에 전원 전압이 공급되지 않는 기간 중에도 커패시터(1208)에 유지된 신호가 오랫동안 유지된다. 따라서, 메모리 소자(1200)는 전원 전압의 공급이 정지되는 기간 중에도 저장된 내용(데이터)을 유지할 수 있다.
이 메모리 소자는 스위치(1203) 및 스위치(1204)로 프리차지 동작을 하여, 전원 전압의 공급이 재개되고 나서 회로(1201)가 원래의 데이터를 다시 유지하는 데 필요한 시간을 단축할 수 있다.
회로(1202)에 있어서, 커패시터(1208)에 의하여 유지된 신호가 트랜지스터(1210)의 게이트에 입력된다. 따라서, 메모리 소자(1200)에 대한 전원 전압의 공급이 재개된 후, 커패시터(1208)에 의하여 유지된 신호가 트랜지스터(1210)의 상태(온 상태 또는 오프 상태)에 대응하는 것으로 변환되고, 회로(1202)로부터 판독될 수 있다. 따라서, 커패시터(1208)에 의하여 유지된 신호에 대응하는 전위가 어느 정도 변화되더라도, 원래의 신호를 정확하게 판독하는 것이 가능하다.
프로세서에 포함되는 레지스터 또는 캐시 메모리 등의 메모리 장치에 상술한 메모리 소자(1200)를 사용함으로써, 전원 전압의 공급 정지로 인하여 메모리 장치의 데이터가 소실되는 것을 방지할 수 있다. 또한, 메모리 장치는, 전원 전압의 공급이 재개되고 나서 짧은 시간에 전원 공급이 정지되기 전과 동일한 상태로 복귀할 수 있다. 따라서, 프로세서, 또는 프로세서에 포함되는 하나 또는 복수의 논리 회로에서 짧은 시간이라도 전원 공급을 정지할 수 있어 소비 전력이 저감된다.
본 실시형태에서는 메모리 소자(1200)를 CPU에 사용하지만, 메모리 소자(1200)는 DSP(digital signal processor), 커스텀 LSI, 또는 PLD(programmable logic device) 등의 LSI, 및 RF-ID(radio frequency identification)에도 사용할 수 있다.
본 실시형태의 적어도 일부는 본 명세서에 기재된 다른 실시형태 중 어느 것과 적절히 조합하여 실시될 수 있다.
(실시형태 7)
본 실시형태에서는, 본 발명의 일 형태에 따른 표시 패널의 구조예에 대하여 설명한다.
[구조예]
도 26의 (A)는 본 발명의 일 형태에 따른 표시 패널의 상면도이다. 도 26의 (B)는 본 발명의 일 형태에 따른 표시 패널의 화소에 액정 소자를 사용하는 경우에 사용 가능한 화소 회로를 도시한 회로도이다. 도 26의 (C)는 본 발명의 일 형태에 따른 표시 패널의 화소에 유기 EL 소자를 사용하는 경우에 사용 가능한 화소 회로를 도시한 회로도이다.
화소부의 트랜지스터는 상술한 실시형태에 따라 형성될 수 있다. 트랜지스터는 쉽게 n채널 트랜지스터로 형성할 수 있기 때문에, n채널 트랜지스터를 사용하여 형성할 수 있는 구동 회로의 일부를, 화소부의 트랜지스터와 동일한 기판 위에 형성할 수 있다. 이와 같이 상술한 실시형태에 기재된 트랜지스터들 중 어느 것을 화소부 또는 구동 회로에 사용함으로써, 신뢰성이 높은 표시 장치를 제공할 수 있다.
도 26의 (A)는 액티브 매트릭스 표시 장치의 블록도의 예를 도시한 것이다. 표시 장치의 기판(700) 위에 화소부(701), 제 1 주사선 구동 회로(702), 제 2 주사선 구동 회로(703), 및 신호선 구동 회로(704)가 형성된다. 화소부(701)에는, 신호선 구동 회로(704)로부터 연장된 복수의 신호선이 배치되고, 제 1 주사선 구동 회로(702) 및 제 2 주사선 구동 회로(703)로부터 연장된 복수의 주사선이 배치된다. 또한 주사선과 신호선이 교차하는 각 영역에는 표시 소자를 포함하는 화소들이 매트릭스로 제공된다. 표시 장치의 기판(700)은 FPC(flexible printed circuit) 등의 접속부를 통하여 타이밍 제어 회로(컨트롤러 또는 컨트롤러 IC라고도 함)에 접속된다.
도 26의 (A)에서 제 1 주사선 구동 회로(702), 제 2 주사선 구동 회로(703), 및 신호선 구동 회로(704)가, 화소부(701)가 형성되는 기판(700) 위에 형성되어 있다. 이 결과, 구동 회로 등, 외부에 제공되는 부품의 수를 줄일 수 있으므로 비용의 절감을 실현할 수 있다. 또한, 기판(700) 외부에 구동 회로를 제공하면 배선을 연장시킬 필요가 있고, 배선 접속의 수가 늘어난다. 구동 회로를 기판(700) 위에 제공하면 배선 접속의 수를 줄일 수 있다. 이 결과 신뢰성 또는 수율의 향상을 실현할 수 있다.
[액정 패널]
도 26의 (B)는 화소의 회로 구성의 예를 도시한 것이다. 여기서는, VA 액정 표시 패널의 화소에 사용할 수 있는 화소 회로를 도시하였다.
이 화소 회로는 하나의 화소가 복수의 화소 전극층을 포함하는 구조에 적용될 수 있다. 화소 전극층들은 상이한 트랜지스터들에 접속되고, 트랜지스터들은 상이한 게이트 신호로 구동될 수 있다. 따라서, 멀티 도메인 화소의 개개의 화소 전극층에 인가되는 신호를 독립적으로 제어할 수 있다.
트랜지스터(716)의 게이트 배선(712)과 트랜지스터(717)의 게이트 배선(713)은 분리되어 있으므로, 이들에 상이한 게이트 신호가 공급될 수 있다. 한편, 데이터선으로서 기능하는 소스 또는 드레인 전극층(714)은 트랜지스터들(716 및 717)에 의하여 공유된다. 트랜지스터들(716 및 717) 각각으로서는 상술한 실시형태에 기재된 트랜지스터(100)를 적절히 사용할 수 있다. 그러므로, 신뢰성이 높은 액정 표시 패널을 제공할 수 있다.
트랜지스터(716)에 전기적으로 접속되는 제 1 화소 전극층, 및 트랜지스터(717)에 전기적으로 접속되는 제 2 화소 전극층의 형상에 대하여 설명한다. 제 1 화소 전극층과 제 2 화소 전극층은 슬릿으로 분리되어 있다. 제 1 화소 전극층은 V 모양이고, 제 2 화소 전극층은 제 1 화소 전극층을 둘러싸도록 제공된다.
트랜지스터(716)의 게이트 전극은 게이트 배선(712)에 접속되고, 트랜지스터(717)의 게이트 전극은 게이트 배선(713)에 접속된다. 게이트 배선(712) 및 게이트 배선(713)에 상이한 게이트 신호를 공급하면 트랜지스터(716) 및 트랜지스터(717)의 동작의 타이밍을 다르게 할 수 있다. 이 결과, 액정의 배향을 제어할 수 있다.
또한, 커패시터 배선(710), 유전체로서 기능하는 게이트 절연막, 및 제 1 화소 전극층 또는 제 2 화소 전극층에 전기적으로 접속된 커패시터 전극을 사용하여 저장 커패시터(storage capacitor)가 형성되어도 좋다.
멀티 도메인 화소는 제 1 액정 소자(718) 및 제 2 액정 소자(719)를 포함한다. 제 1 액정 소자(718)는 제 1 화소 전극층, 대향 전극층, 및 이들 사이의 액정층을 포함한다. 제 2 액정 소자(719)는 제 2 화소 전극층, 대향 전극층, 및 이들 사이의 액정층을 포함한다.
또한, 본 발명의 화소 회로는 도 26의 (B)에 나타낸 것에 한정되지 않는다. 예를 들어, 도 26의 (B)에 나타낸 화소에 스위치, 저항 소자, 커패시터, 트랜지스터, 센서, 또는 논리 회로 등을 추가하여도 좋다.
[유기 EL 패널]
도 26의 (C)는 화소의 회로 구성의 또 다른 예를 나타낸 것이다. 여기서는, 유기 EL 소자를 사용한 표시 패널의 화소 구조를 나타낸다.
유기 EL 소자에서는, 발광 소자에 대한 전압의 인가에 의하여 한 쌍의 전극 중 한쪽으로부터 전자가, 한 쌍의 전극 중 다른 쪽으로부터 정공이 발광성 유기 화합물을 함유하는 층에 주입되어 전류가 흐른다. 전자 및 정공이 재결합함으로써 발광성 유기 화합물이 여기(勵起)된다. 발광성 유기 화합물은 여기 상태로부터 기저 상태로 되돌아감으로써 광을 발한다. 이러한 메커니즘에 기초하여 이 발광 소자를 전류 여기형 발광 소자라고 한다.
도 26의 (C)는 사용 가능한 화소 회로의 예를 나타낸 것이다. 이 예에서는 하나의 화소가 2개의 n채널 트랜지스터를 포함한다. 또한, 본 발명의 일 형태에 따른 금속 산화물막은 n채널 트랜지스터의 채널 형성 영역에 사용될 수 있다. 이 화소 회로에 디지털 시간 계조 구동을 채용할 수 있다.
적용 가능한 화소 회로의 구성 및 디지털 시간 계조 구동을 채용한 화소의 동작에 대하여 설명한다.
화소(720)는 스위칭 트랜지스터(721), 구동 트랜지스터(722), 발광 소자(724), 및 커패시터(723)를 포함한다. 스위칭 트랜지스터(721)의 게이트 전극층은 주사선(726)에 접속되고, 스위칭 트랜지스터(721)의 제 1 전극(소스 전극층 및 드레인 전극층 중 한쪽)은 신호선(725)에 접속되고, 스위칭 트랜지스터(721)의 제 2 전극(소스 전극층 및 드레인 전극층 중 다른 쪽)은 구동 트랜지스터(722)의 게이트 전극층에 접속된다. 구동 트랜지스터(722)의 게이트 전극층은 커패시터(723)를 통하여 전원선(727)에 접속되고, 구동 트랜지스터(722)의 제 1 전극은 전원선(727)에 접속되고, 구동 트랜지스터(722)의 제 2 전극은 발광 소자(724)의 제 1 전극(화소 전극)에 접속된다. 발광 소자(724)의 제 2 전극은 공통 전극(728)에 상당한다. 공통 전극(728)은, 동일한 기판 위에 제공되는 공통 전위선에 전기적으로 접속된다.
스위칭 트랜지스터(721) 및 구동 트랜지스터(722)로서는 상술한 실시형태에 기재된 트랜지스터(100)를 적절히 사용할 수 있다. 이와 같이 신뢰성이 높은 유기 EL 표시 패널을 제공할 수 있다.
발광 소자(724)의 제 2 전극(공통 전극(728))의 전위는 저전원 전위로 설정한다. 또한, 저전원 전위는 전원선(727)에 공급되는 고전원 전위보다 낮다. 예를 들어 저전원 전위를 GND 또는 0V 등으로 할 수 있다. 고전원 전위와 저전원 전위를, 발광 소자(724)의 순방향의 문턱 전압 이상으로 설정하고 그 전위차를 발광 소자(724)에 인가함으로써, 발광 소자(724)에 전류를 공급하여 발광시킨다. 발광 소자(724)의 순방향 전압이란 원하는 휘도가 얻어지는 전압을 말하며 적어도 순방향의 문턱 전압을 포함한다.
또한, 커패시터(723) 대신에 구동 트랜지스터(722)의 게이트 용량을 사용하여도 좋고, 이로써 커패시터(723)를 생략할 수 있다. 구동 트랜지스터(722)의 게이트 용량은 채널 형성 영역과 게이트 전극층 사이에 형성되어도 좋다.
다음에, 구동 트랜지스터(722)에 입력되는 신호에 대하여 설명한다. 전압 입력 전압 구동 방식의 경우, 구동 트랜지스터(722)를 충분히 온 또는 오프로 하기 위한 비디오 신호를 구동 트랜지스터(722)에 입력한다. 구동 트랜지스터(722)를 선형 영역에서 동작시키기 위해서는, 전원선(727)의 전압보다 높은 전압을 구동 트랜지스터(722)의 게이트 전극층에 인가한다. 또한, 전원선 전압과 구동 트랜지스터(722)의 문턱 전압(Vth)의 합의 전압 이상의 전압을 신호선(725)에 인가한다.
아날로그 계조 구동을 행하는 경우, 발광 소자(724)의 순방향 전압과 구동 트랜지스터(722)의 문턱 전압(Vth)의 합의 전압 이상의 전압을 구동 트랜지스터(722)의 게이트 전극층에 인가한다. 구동 트랜지스터(722)를 포화 영역에서 동작시키는 비디오 신호를 입력함으로써 발광 소자(724)에 전류를 공급한다. 구동 트랜지스터(722)를 포화 영역에서 동작시키기 위해서는, 전원선(727)의 전위를 구동 트랜지스터(722)의 게이트 전위보다 높게 설정한다. 아날로그 비디오 신호를 사용하면, 비디오 신호에 따라 발광 소자(724)에 전류를 공급할 수 있어 아날로그 계조 구동을 행할 수 있다.
또한, 화소 회로의 구성은 도 26의 (C)에 나타낸 것에 한정되지 않는다. 예를 들어, 도 26의 (C)에 나타낸 화소 회로에 스위치, 저항 소자, 커패시터, 센서, 트랜지스터, 또는 논리 회로 등을 추가하여도 좋다.
상술한 실시형태에 기재된 트랜지스터를 도 26의 (A)~(C)에 나타낸 회로에 사용하는 경우, 소스 전극(제 1 전극)은 저전위 측에 전기적으로 접속되고, 드레인 전극(제 2 전극)은 고전위 측에 전기적으로 접속된다. 또한, 제어 회로 등에 의하여 제 1 게이트 전극의 전위를 제어하고, 위에서 예시한 전위, 예를 들어 소스 전극에 인가되는 전위보다 낮은 전위를 도시되지 않은 배선을 통하여 제 2 게이트 전극에 입력하여도 좋다.
본 실시형태의 적어도 일부는 본 명세서에 기재된 다른 실시형태 중 어느 것과 적절히 조합하여 실시될 수 있다.
(실시형태 8)
본 발명의 일 형태에 따른 반도체 장치는 표시 장치, 퍼스널 컴퓨터, 또는 기록 매체가 제공된 화상 재생 장치(대표적으로 DVD(digital versatile disc) 등의 기록 매체의 내용을 재생하고 재생되는 화상을 표시하기 위한 디스플레이를 가지는 장치)에 사용될 수 있다. 본 발명의 일 형태에 따른 반도체 장치를 갖출 수 있는 전자 기기의 다른 예로서는 휴대 전화, 휴대용 게임기를 포함하는 게임기, 휴대 데이터 단말, 전자 서적 리더(e-book reader), 비디오 카메라 및 디지털 스틸 카메라 등의 카메라, 고글형 디스플레이(헤드 마운티드 디스플레이), 내비게이션 시스템, 음향 재생 장치(예를 들어 카 오디오 시스템 및 디지털 오디오 플레이어), 복사기, 팩시밀리, 프린터, 프린터 복합기, 현금 자동 입출금기(ATM), 및 자동 판매기가 있다. 도 27의 (A)~(F)는 이들 전자 기기의 구체적인 예를 도시한 것이다.
도 27의 (A)는, 하우징(901), 하우징(902), 표시부(903), 표시부(904), 마이크로폰(905), 스피커(906), 조작 키(907), 및 스타일러스(908) 등을 포함하는 휴대용 게임기를 도시한 것이다. 도 27의 (A)의 휴대용 게임기는 2개의 표시부(903 및 904)를 가지고 있지만, 휴대용 게임기에 포함되는 표시부의 수는 이에 한정되지 않는다.
도 27의 (B)는 제 1 하우징(911), 제 2 하우징(912), 제 1 표시부(913), 제 2 표시부(914), 연결부(915), 및 조작 키(916) 등을 포함하는 휴대 데이터 단말을 도시한 것이다. 제 1 표시부(913)는 제 1 하우징(911)에 제공되고, 제 2 표시부(914)는 제 2 하우징(912)에 제공되어 있다. 제 1 하우징(911)과 제 2 하우징(912)은 연결부(915)로 서로 연결되어 있고, 제 1 하우징(911)과 제 2 하우징(912) 사이의 각도는 연결부(915)로 변경 가능하다. 제 1 표시부(913)에 표시되는 화상을 제 1 하우징(911)과 제 2 하우징(912) 사이의 연결부(915)에서의 각도에 따라 전환하여도 좋다. 제 1 표시부(913) 및 제 2 표시부(914) 중 적어도 하나로서 위치 입력 기능을 가지는 표시 장치를 사용하여도 좋다. 또한, 표시 장치에 터치 패널을 제공함으로써 위치 입력 기능을 추가할 수 있다. 또는, 포토센서라고 불리는 광전 변환 소자를 표시 장치의 화소부에 제공함으로써 위치 입력 기능을 추가할 수 있다.
도 27의 (C)는 하우징(921), 표시부(922), 키보드(923), 및 포인팅 디바이스(924) 등을 포함하는 노트북 퍼스널 컴퓨터를 도시한 것이다.
도 27의 (D)는 하우징(931), 냉장고용 도어(932), 및 냉동고용 도어(933) 등을 포함하는 전기 냉장 냉동고를 도시한 것이다.
도 27의 (E)는 제 1 하우징(941), 제 2 하우징(942), 표시부(943), 조작 키(944), 렌즈(945), 및 연결부(946) 등을 포함하는 비디오 카메라를 도시한 것이다. 조작 키(944) 및 렌즈(945)는 제 1 하우징(941)에 제공되고, 표시부(943)는 제 2 하우징(942)에 제공되어 있다. 제 1 하우징(941)과 제 2 하우징(942)은 연결부(946)로 서로 연결되어 있고, 제 1 하우징(941)과 제 2 하우징(942) 사이의 각도는 연결부(946)로 변경 가능하다. 표시부(943)에 표시되는 화상을 제 1 하우징(941)과 제 2 하우징(942) 사이의 연결부(946)에서의 각도에 따라 전환하여도 좋다.
도 27의 (F)는 차체(951), 차륜(952), 계기판(953), 및 라이트(954) 등을 포함하는 자동차를 도시한 것이다.
본 실시형태의 적어도 일부는 본 명세서에 기재된 다른 실시형태 중 어느 것과 적절히 조합하여 실시될 수 있다.
(실시형태 9)
본 실시형태에서는 본 발명의 일 형태에 따른 RFID의 응용예에 대하여 도 28의 (A)~(F)를 참조하여 설명한다. RFID는 널리 사용되고 있으며, 예를 들어 지폐, 동전, 유가증권, 무기명 채권, 서류(예를 들어 운전 면허증 또는 주민등록증, 도 28의 (A) 참조), 포장용기(예를 들어 포장지 또는 보틀, 도 28의 (C) 참조), 기록 매체(예를 들어 DVD 또는 비디오 테이프, 도 28의 (B) 참조), 탈 것들(예를 들어 자전거, 도 28의 (D) 참조), 개인 소지품(예를 들어 가방 또는 안경), 식품, 식물, 동물, 인체, 의류, 생활용품, 약 및 화학 약품 등의 의료품, 및 전자 기기(예를 들어 액정 표시 장치, EL 표시 장치, 텔레비전 수상기, 또는 휴대 전화) 등의 물품, 또는 물품의 태그(도 28의 (E) 및 (F) 참조)에 제공될 수 있다.
본 발명의 일 형태에 따른 RFID(4000)는 물품의 표면에 부착되거나, 또는 물품에 매립되어 고정된다. 예를 들어, RFID(4000)는 책의 종이에 매립되거나, 또는 패키지의 유기 수지에 매립됨으로써 각 물품에 고정된다. 본 발명의 일 형태에 따른 RFID(4000)는 크기, 두께, 및 무게를 줄일 수 있기 때문에 물품의 디자인을 손상시키지 않고 물품에 고정될 수 있다. 또한, 지폐, 동전, 유가증권, 무기명 채권, 또는 서류 등에 본 발명의 일 형태에 따른 RFID(4000)를 제공함으로써 인증 기능을 가지게 할 수 있고, 이 인증 기능을 이용하여 위조를 방지할 수 있다. 또한, 포장용기, 기록 매체, 개인 소지품, 식품, 의류, 생활용품, 또는 전자 기기 등에 본 발명의 일 형태에 따른 RFID를 제공함으로써, 검사 시스템 등의 시스템의 효율성을 향상시킬 수 있다. 탈 것들에도 본 발명의 일 형태에 따른 RFID를 제공함으로써 도난 등에 대한 보안성을 높일 수 있다.
상술한 바와 같이, 본 발명의 일 형태에 따른 RFID를 본 실시형태에 기재된 각 용도로 사용하면, 데이터의 기록 또는 판독 등의 동작을 위한 전력을 저감할 수 있기 때문에 최대 통신 거리의 증가로 이어진다. 또한, 전력이 공급되지 않는 상태에서도 데이터가 매우 오랫동안 유지될 수 있기 때문에, 데이터가 빈번하게 기록되거나 판독되지 않는 용도로 이 RFID를 바람직하게 사용할 수 있다.
본 실시형태의 적어도 일부는 본 명세서에 기재된 다른 실시형태 중 어느 것과 적절히 조합하여 실시될 수 있다.
624: 전자; 628: 물질; 100: 트랜지스터; 101: 반도체층; 101a: 반도체층; 101b: 반도체층; 101c: 반도체층; 102: 게이트 절연막; 103: 게이트 전극; 104a: 도전층; 104b: 도전층; 105: 도전층; 111: 배리어막; 111a: 배리어막; 111b: 배리어막; 111c: 배리어막; 111d: 배리어막; 111e: 배리어막; 111f: 배리어막; 111g: 배리어막; 112: 절연막; 113: 절연막; 114: 절연막; 115a: 절연막; 115b: 절연막; 115c: 절연막; 115d: 절연막; 115e: 절연막; 116: 절연막; 121: 플러그; 122: 플러그; 123: 플러그; 124: 배선; 125: 도전층; 126: 플러그; 127: 플러그; 128: 플러그; 129a: 플러그; 129b: 플러그; 129c: 플러그; 129d: 플러그; 130: 트랜지스터; 131: 반도체 기판; 132: 반도체층; 133a: 저저항층; 133b: 저저항층; 134: 게이트 절연막; 135: 게이트 전극; 136: 절연막; 137: 절연막; 138: 절연막; 139: 플러그; 140: 플러그; 141: 플러그; 142: 배선; 143: 도전층; 144: 도전층; 145: 플러그; 146: 도전층; 147: 플러그; 150: 커패시터; 151: 도전층; 152: 도전층; 152b: 도전층; 153a: 도전층; 153b: 도전층; 154a: 도전층; 154b: 도전층; 154c: 도전층; 154d: 도전층; 154e: 도전층; 160: 트랜지스터; 164: 플러그; 165: 플러그; 166: 배선; 176a: 영역; 176b: 영역; 171a: 저저항 영역; 171b: 저저항 영역; 181: 도전막; 190: 트랜지스터; 191: 트랜지스터; 211a: 배리어막; 211b: 배리어막; 211c: 배리어막; 211d: 배리어막; 211e: 배리어막; 211f: 배리어막; 215a: 절연막; 215b: 절연막; 215c: 절연막; 215d: 절연막; 215e: 절연막; 215f: 절연막; 251: 도전층; 251a: 도전층; 251b: 도전층; 251c: 도전층; 251d: 도전층; 251e: 도전층; 261: 절연막; 281: 층; 282: 층; 283: 층; 284: 층; 285: 층; 286: 층; 287: 층; 288: 층; 289: 층; 290: 층; 291: 층; 292: 층; 293: 층; 294: 층; 295: 층; 321: 플러그; 322: 플러그; 610: 전자총 체임버; 612: 광학계; 614: 샘플 체임버; 616: 광학계; 618: 카메라; 620: 관찰 체임버; 622: 필름 체임버; 632: 형광판; 660a: 커패시터; 660b: 커패시터; 661a: 트랜지스터; 661b: 트랜지스터; 662a: 트랜지스터; 662b: 트랜지스터; 663a: 인버터; 663b: 인버터; 700: 기판; 701: 화소부; 702: 주사선 구동 회로; 703: 주사선 구동 회로; 704: 신호선 구동 회로; 710: 커패시터 배선; 712: 게이트 배선; 713: 게이트 배선; 714: 드레인 전극층; 716: 트랜지스터; 717: 트랜지스터; 718: 액정 소자; 719: 액정 소자; 720: 화소; 721: 스위칭 트랜지스터; 722: 구동 트랜지스터; 723: 커패시터; 724: 발광 소자; 725: 신호선; 726: 주사선; 727: 전원선; 728: 공통 전극; 800: RF 태그; 801: 통신 장치; 802: 안테나; 803: 무선 신호; 804: 안테나; 805: 정류 회로; 806: 정전압 회로; 807: 복조 회로; 808: 변조 회로; 809: 논리 회로; 810: 메모리 회로; 811: ROM; 901: 하우징; 902: 하우징; 903: 표시부; 904: 표시부; 905: 마이크로폰; 906: 스피커; 907: 조작 키; 908: 스타일러스; 911: 하우징; 912: 하우징; 913: 표시부; 914: 표시부; 915: 연결부; 916: 조작 키; 921: 하우징; 922: 표시부; 923: 키보드; 924: 포인팅 디바이스; 931: 하우징; 932: 냉장고용 도어; 933: 냉동고용 도어; 941: 하우징; 942: 하우징; 943: 표시부; 944: 조작 키; 945: 렌즈; 946: 조작 키; 951: 차체; 952: 차륜; 953: 계기판; 954: 라이트; 1189: ROM 인터페이스; 1190: 기판; 1191: ALU; 1192: ALU 컨트롤러; 1193: 인스트럭션 디코더; 1194: 인터럽트 컨트롤러; 1195: 타이밍 컨트롤러; 1196: 레지스터; 1197: 레지스터 컨트롤러; 1198: 버스 인터페이스; 1199: ROM; 1200: 메모리 소자; 1201: 회로; 1202: 회로; 1203: 스위치; 1204: 스위치; 1206: 논리 소자; 1207: 커패시터; 1208: 커패시터; 1209: 트랜지스터; 1210: 트랜지스터; 1213: 트랜지스터; 1214: 트랜지스터; 1220: 회로; 2100: 트랜지스터; 2200: 트랜지스터; 3001: 배선; 3002: 배선; 3003: 배선; 3004: 배선; 3005: 배선; 3200: 트랜지스터; 3300: 트랜지스터; 3400: 커패시터; 4000: RFID; 5100: 펠릿; 5100a: 펠릿; 5100b: 펠릿; 5101: 이온; 5102: 산화 아연층; 5103: 입자; 5105a: 펠릿; 5105a1: 영역; 5105a2: 펠릿; 5105b: 펠릿; 5105c: 펠릿; 5105d: 펠릿; 5105d1: 영역; 5105e: 펠릿; 5120: 기판; 5130: 타깃; 5161: 영역
본 출원은 2013년 12월 27일에 일본 특허청에 출원된 일련 번호 2013-272190의 일본 특허 출원에 기초하고, 본 명세서에 그 전문이 참조로 통합된다.

Claims (3)

  1. 반도체 장치로서,
    제1 트랜지스터와,
    상기 제1 트랜지스터의 게이트 전극의 상방에 위치하는 제1 평탄화층과,
    상기 제1 평탄화층의 상방에 위치하는 용량 소자와,
    상기 제1 평탄화층의 상방에 위치하는 제1 도전층과,
    상기 용량 소자의 한쪽 전극 및 다른 쪽 전극의 상방에 위치하는 제2 트랜지스터와,
    상기 제2 트랜지스터의 게이트 전극의 상방에 위치하는 제2 평탄화층과,
    상기 제2 평탄화층의 상방에 위치하는 배선
    을 포함하고,
    상기 제2 트랜지스터의 소스 전극 또는 드레인 전극은 상기 용량 소자의 한쪽 전극 또는 다른 쪽 전극과 항상 도통하고,
    상기 배선은, 상기 제2 트랜지스터가 형성된 반도체를 관통하는 제2 도전층과 항상 도통하고,
    상기 제2 도전층은, 상기 제1 도전층과 항상 도통하는, 반도체 장치.
  2. 반도체 장치로서,
    제1 트랜지스터와,
    상기 제1 트랜지스터의 게이트 전극의 상방에 위치하는 제1 평탄화층과,
    상기 제1 평탄화층의 상방에 위치하는 용량 소자와,
    상기 제1 평탄화층의 상방에 위치하는 제1 도전층과,
    상기 용량 소자의 한쪽 전극 및 다른 쪽 전극의 상방에 위치하는 제2 트랜지스터와,
    상기 제2 트랜지스터의 게이트 전극의 상방에 위치하는 제2 평탄화층과,
    상기 제2 평탄화층의 상방에 위치하는 배선
    을 포함하고,
    상기 제2 트랜지스터의 소스 전극 또는 드레인 전극은 상기 용량 소자의 한쪽 전극 또는 다른 쪽 전극과 항상 도통하고,
    상기 배선은, 상기 제2 트랜지스터가 형성된 반도체를 관통하는 제2 도전층과 항상 도통하고,
    상기 제2 도전층은, 상기 제1 도전층과 항상 도통하고,
    상기 제1 도전층은, 상기 제1 트랜지스터와 항상 도통하는, 반도체 장치.
  3. 제1항 또는 제2항에 있어서,
    상기 제1 트랜지스터의 채널은 단결정 실리콘을 포함하는, 반도체 장치.
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