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KR102712682B1 - 전자 장치 및 전자 장치의 제조 방법 - Google Patents

전자 장치 및 전자 장치의 제조 방법 Download PDF

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Abstract

반도체 메모리를 포함하는 전자 장치로서, 상기 반도체 메모리는, 로우 라인들; 상기 로우 라인들과 교차한 컬럼 라인들; 상기 로우 라인들과 상기 컬럼 라인들의 교차 영역에 위치되고, 상부 전극 및 하부 전극을 포함한 메모리 셀들; 및 상기 메모리 셀들의 하부 전극과 상기 로우 라인들의 사이에 위치되고, 상기 로우 라인들에 비해 좁은 폭을 갖는 인터페이스막들을 포함할 수 있다.

Description

전자 장치 및 전자 장치의 제조 방법{ELECTRONIC DEVICE AND METHOD FOR FABRICATING ELECTRONIC DEVICE}
본 발명은 메모리 회로 또는 장치와, 전자 장치에서의 이들의 응용에 관한 것이다.
최근 전자기기의 소형화, 저전력화, 고성능화, 다양화 등에 따라, 컴퓨터, 휴대용 통신기기 등 다양한 전자기기에서 정보를 저장할 수 있는 반도체 장치가 요구되고 있다. 따라서, 인가되는 전압 또는 전류에 따라 서로 다른 저항 상태 사이에서 스위칭하는 특성을 이용하여 데이터를 저장할 수 있는 반도체 장치에 대한 연구가 진행되고 있다. 이러한 반도체 장치로는 RRAM(Resistive Random Access Memory), PRAM(Phase-change Random Access Memory), FRAM(Ferroelectric Random Access Memory), MRAM(Magnetic Random Access Memory), 이-퓨즈(E-fuse) 등이 있다.
본 발명의 실시예들은 메모리 셀의 동작 특성 및 신뢰도를 향상시킬 수 있는 전자 장치 및 그 제조 방법을 제공한다.
본 발명의 일 실시예에 따른 반도체 메모리를 포함하는 전자 장치로서, 상기 반도체 메모리는, 로우 라인들; 상기 로우 라인들과 교차한 컬럼 라인들; 상기 로우 라인들과 상기 컬럼 라인들의 교차 영역에 위치되고, 상부 전극 및 하부 전극을 포함한 메모리 셀들; 및 상기 메모리 셀들의 하부 전극과 상기 로우 라인들의 사이에 위치되고, 상기 로우 라인들에 비해 좁은 폭을 갖는 인터페이스막들을 포함할 수 있다.
본 발명의 일 실시예에 따른 반도체 메모리를 포함하는 전자 장치로서, 상기 반도체 메모리는, 로우 라인들; 상기 로우 라인들과 교차한 컬럼 라인들; 상기 로우 라인들과 상기 컬럼 라인들의 교차 영역에 위치되고, 상부 전극 및 하부 전극을 포함한 메모리 셀들; 및 상기 메모리 셀들의 하부 전극과 상기 로우 라인들의 사이에 위치되고, 상기 로우 라인들에 비해 식각률이 높은 물질을 포함하는 인터페이스막들을 포함할 수 있다.
본 발명의 일 실시예에 따른 반도체 메모리를 포함하는 전자 장치의 제조 방법으로서, 로우 라인용 도전막 상에 인터페이스용 도전막을 형성하는 단계; 상기 인터페이스용 도전막 상에 하부 전극막 및 상부 전극막을 포함하는 셀 적층물을 형성하는 단계; 상기 셀 적층물을 식각하여, 하부 전극 및 상부 전극을 포함하는 셀 패턴들을 형성하는 단계; 및 상기 인터페이스용 도전막 및 로우 라인용 도전막을 식각하여, 로우 라인들 및 인터페이스막들을 형성하는 단계를 포함하고, 상기 인터페이스막은 상기 하부 전극과 상기 로우 라인들의 사이에 위치되고, 상기 로우 라인들에 비해 좁은 폭을 가질 수 있다.
상술한 본 발명의 실시예들에 의한 전자 장치 및 그 제조 방법에 의하면, 메모리 셀의 동작 특성 및 신뢰도를 향상시킬 수 있다.
도 1a 및 도 1b는 본 발명의 일 실시예에 따른 전자 장치의 구조를 설명하기 위한 도면이다.
도 2a 내지 도 2c는 본 발명의 일 실시예에 따른 전자 장치의 구조를 나타낸 도면이다.
도 3a 및 도 3b는 본 발명의 일 실시예에 따른 전자 장치의 구조를 나타낸 도면이다.
도 4a 내지 도 4g는 본 발명의 일 실시예에 따른 반도체 메모리를 포함하는 전자 장치의 제조 방법을 설명하기 위한 도면이다.
도 5는 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 마이크로프로세서의 구성도이다.
도 6은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 프로세서의 구성도이다.
도 7은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 시스템의 구성도이다.
도 8은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 데이터 저장 시스템의 구성도이다.
도 9는 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 메모리 시스템의 구성도이다.
이하에서는, 첨부된 도면을 참조하여 다양한 실시예들이 상세히 설명된다.
도면은 반드시 일정한 비율로 도시된 것이라 할 수 없으며, 몇몇 예시들에서, 실시예들의 특징을 명확히 보여주기 위하여 도면에 도시된 구조물 중 적어도 일부의 비례는 과장될 수도 있다. 도면 또는 상세한 설명에 둘 이상의 층을 갖는 다층 구조물이 개시된 경우, 도시된 것과 같은 층들의 상대적인 위치 관계나 배열 순서는 특정 실시예를 반영할 뿐이어서 본 발명이 이에 한정되는 것은 아니며, 층들의 상대적인 위치 관계나 배열 순서는 달라질 수도 있다. 또한, 다층 구조물의 도면 또는 상세한 설명은 특정 다층 구조물에 존재하는 모든 층들을 반영하지 않을 수도 있다(예를 들어, 도시된 두 개의 층 사이에 하나 이상의 추가 층이 존재할 수도 있다). 예를 들어, 도면 또는 상세한 설명의 다층 구조물에서 제1 층이 제2 층 상에 있거나 또는 기판상에 있는 경우, 제1 층이 제2 층 상에 직접 형성되거나 또는 기판상에 직접 형성될 수 있음을 나타낼 뿐만 아니라, 하나 이상의 다른 층이 제1 층과 제2 층 사이 또는 제1 층과 기판 사이에 존재하는 경우도 나타낼 수 있다.
도 1a 및 도 1b는 본 발명의 일 실시예에 따른 전자 장치의 구조를 설명하기 위한 도면으로서, 도 1a는 셀 어레이의 회로도이고 도 1b는 메모리 셀 어레이의 사시도이다.
도 1a를 참조하면, 본 발명의 일 실시예에 따른 전자 장치는 반도체 메모리를 포함할 수 있고, 반도체 메모리는 비휘발성 메모리 장치 또는 가변 저항 메모리 장치일 수 있다. 반도체 메모리는 로우 라인들 및 로우 라인들과 교차된 컬럼 라인들을 포함할 수 있다. 여기서, 로우 라인들은 워드 라인일 수 있고, 컬럼 라인들은 비트 라인일 수 있다. 참고로, 워드 라인과 비트 라인은 상대적인 개념이며, 로우 라인들이 비트 라인이고 컬럼 라인들이 워드 라인인 것도 가능하다. 이하에서는, 로우 라인들이 워드 라인이고 컬럼 라인들이 비트 라인인 경우를 가정하여 설명하도록 한다.
셀 어레이(100)는 컬럼 라인들(BL1~BL3)과 로우 라인들(WL1~WL3)의 사이에 각각 배치된 메모리 셀들(MC11~MC33)을 포함할 수 있다. 여기서, 메모리 셀들(MC11~MC33)은 컬럼 라인들(BL1~BL3)과 로우 라인들(WL1~WL3)이 교차되는 지점에 배치될 수 있다. 각각의 메모리 셀들(MC11~MC33)은 직렬로 연결된 선택 소자(S11~S33)와 메모리 소자(M11~M33)를 포함하며, 선택 소자(S11~S33)는 로우 라인(WL1~WL3)과 전기적으로 연결될 수 있고, 메모리 소자(M11~M33)는 컬럼 라인(BL1~BL3)과 전기적으로 연결될 수 있다.
메모리 소자(M11~M33)는 데이터를 저장하기 위한 저장 노드로서 메모리 패턴을 포함할 수 있다. 예를 들어, 메모리 소자(M11~M33)는 저항성 물질, MTJ(Magnetic Tunnel Junction), 상변화 물질 등의 가변 저항 물질을 포함할 수 있다. 선택 소자(S11~S33)는 메모리 셀(MC)을 선택하기 위한 것으로 스위칭 물질을 포함할 수 있다. 선택 소자(S11~S33)는 다이오드, PNP 다이오드, BJT, MIT(Metal Insulator Transition) 소자, MIEC(Mixed Ionic-Electronic Conduction) 소자, OTS 소자 등일 수 있다.
참고로, 각각의 메모리 셀들(MC11~MC33)의 형태 및 구성은 다양하게 변형될 수 있다. 예를 들어, 선택 소자(S11~S33)가 생략되거나, 선택 소자(S11~S33)와 메모리 소자(M11~M33)의 위치가 서로 바뀔 수 있다. 즉, 선택 소자(S11~S33)가 컬럼 라인(BL1~BL3)과 전기적으로 연결되고, 메모리 소자(M11~M33)가 로우 라인(WL1~WL3)과 전기적으로 연결될 수 있다.
또한, 반도체 메모리는 컬럼 라인들(BL1~BL3)을 제어하기 위한 컬럼 회로(110) 및 로우 라인(WL1~WL3)을 제어하기 위한 로우 회로(120)를 더 포함할 수 있다.
로우 회로(120)는 로우 디코더, 워드라인 디코더, 워드라인 드라이버 등일 수 있다. 로우 회로(120)는 로우 어드레스(R_ADD)에 따라 로우 라인들(WL1~WL3) 중 로우 라인(WL2)을 선택한다. 컬럼 회로(110)는 컬럼 디코더, 비트라인 디코더, 비트라인 드라이버 등일 수 있다. 컬럼 회로(110)는 컬럼 어드레스(C_ADD)에 따라 컬럼 라인들(BL1~BL3) 중 컬럼 라인 (BL2)을 선택한다. 따라서, 선택된 컬럼 라인 (BL2)과 선택된 로우 라인(WL2)의 사이에 연결된 메모리 셀(MC22)이 선택될 수 있다.
참고로, 도 1a에서는 3개의 컬럼 라인들(BL1~BL3)과 3개의 로우 라인들(WL1~WL3)을 도시했으나, 이는 설명의 편의를 위한 것일 뿐이며 본 발명이 이에 한정되는 것은 아니다. 셀 어레이(100)에 포함된 컬럼 라인들(BL1~BL3)과 로우 라인들(WL1~WL3)의 개수는 필요에 따라 변경될 수 있다.
도 1b를 참조하면, 메모리 셀 어레이는 상이한 레벨에 위치된 컬럼 라인들(BL) 및 로우 라인들(WL)을 포함할 수 있다. 컬럼 라인들(BL)은 로우 라인들(WL)의 상부에 위치되거나 하부에 위치될 수 있다. 로우 라인들(WL)은 제1 방향(I)으로 확장될 수 있고, 컬럼 라인들(BL)은 제1 방향(I)과 교차된 제2 방향(Ⅱ)으로 확장될 수 있다.
메모리 셀들(MC)은 컬럼 라인들(BL)과 로우 라인들(WL)의 교차점에 각각 배치될 수 있다. 각각의 메모리 셀들(MC1, MC2)은 적층물일 수 있고, 제3 방향(Ⅲ)으로 적층된 메모리 소자(M) 및 선택 소자(S)를 포함할 수 있다. 여기서, 제3 방향(Ⅲ)은 제1 방향(I) 및 제2 방향(Ⅱ)과 교차된 방향이며, 제1 방향(I) 및 제2 방향(Ⅱ)으로 이루어진 평면에 수직한 방향일 수 있다.
컬럼 라인들(BL), 메모리 셀들(MC) 및 로우 라인들(WL)은 하나의 데크(deck)를 구성할 수 있다. 본 도면에서는 셀 어레이(100)가 싱글-데크 구조를 갖는 경우에 대해 도시하였으나, 본 발명이 이에 한정되는 것은 아니며, 추가로 데크를 더 포함하는 것도 가능하다. 셀 어레이는 로우 라인들 및 컬럼 라인들이 제3 방향(Ⅲ)으로 교대로 적층된 멀티-데크 구조를 가질 수 있다. 이러한 경우, 적층된 데크들이 로우 라인들(WL) 또는 컬럼 라인들(BL)을 공유할 수 있다.
도 2a 내지 도 2c는 본 발명의 일 실시예에 따른 전자 장치의 구조를 나타낸 도면이다. 도 2a는 레이아웃이고, 도 2b는 도 2a의 제2 방향(Ⅱ) 단면도이고, 도 2c는 도 2a의 제1 방향(I) 단면도이다.
도 2a 내지 도 2c를 참조하면, 본 발명의 일 실시예에 따른 전자 장치는 로우 라인들(10), 컬럼 라인들(16), 인터페이스막들(21) 및 메모리 셀들(MC)을 포함할 수 있다. 또한, 전자 장치는 제1 보호막(17), 제2 보호막(19), 제1 절연막들(18) 및 제2 절연막(20)을 더 포함할 수 있다. 각각의 메모리 셀들(MC)은 로우 라인들(10)과 컬럼 라인들(16)의 교차 영역에 위치될 수 있다. 또한, 메모리 셀들(MC)의 측벽에는 보호막들(17, 19)이 형성될 수 있고, 메모리 셀들(MC)의 사이에 제1 절연막(18) 및 제2 절연막(20)이 채워질 수 있다.
각각의 메모리 셀들(MC)은 차례로 적층된 하부 전극(11), 스위칭막(12), 중간 전극(13), 가변 저항막(14) 및 상부 전극(15)을 포함할 수 있다.
가변 저항막(14)은 인가되는 전압 또는 전류에 따라 서로 다른 저항 상태 간에 가역적으로 천이하는 특성을 가질 수 있다. 따라서, 가변 저항막(14)이 저저항 상태를 가지면 데이터 '1'이 저장될 수 있고, 가변 저항막(14)이 고저항 상태를 가지면 데이터 '0'이 저장될 수 있다.
가변 저항막(14)이 저항성 물질인 경우, 전이 금속 산화물(transition metal oxide)을 포함하거나, 페로브스카이트계 물질과 같은 금속 산화물을 포함할 수 있다. 따라서, 가변 저항막(14) 내에 전기적 통로가 생성되거나 소멸됨으로써, 데이터를 저장할 수 있다.
가변 저항막(14)이 MTJ 구조를 갖는 경우, 자화 고정층, 자화 자유층 및 이들 사이에 개재된 터널 베리어층을 포함할 수 있다. 예를 들어, 자화 고정층 및 자화 자유층은 자성 물질을 포함할 수 있고, 터널 베리어층은 마그네슘(Mg), 알루미늄(Al), 아연(Zn), 티타늄(Ti) 등의 산화물을 포함할 수 있다. 여기서, 자화 자유층의 자화 방향은 인가되는 전류 내의 전자들의 스핀 토크(spin torque)에 의해 변경될 수 있다. 따라서, 자화 고정층의 자화 방향에 대한 자화 자유층의 자화 방향 변화에 따라 데이터를 저장할 수 있다.
가변 저항막(14)이 상변화 물질인 경우, 칼코게나이드계 물질을 포함할 수 있다. 가변 저항막(14)은 칼코게나이드계 물질로서, 실리콘(Si), 저마늄(Ge), 안티몬(Sb), 텔레륨(Te), 비스무트(Bi), 인듐(In), 주석(Sn), 셀레늄(Se) 등을 포함하거나, 이들의 조합을 포함할 수 있다. 예를 들어, 가변 저항막(14)은 Ge-Sb-Te(GST)일 수 있으며, Ge2Sb2Te5, Ge2Sb2Te7, Ge1Sb2Te4, Ge1Sb4Te7 등일 수 있다. 여기서, 가변 저항막(14)의 화학 조성비는 용융점, 결정화 온도 등의 특성을 고려하여 결정될 수 있으며, 가변 저항막(14)은 탄소(C), 질소(N) 등의 불순물을 더 포함할 수 있다. 상변화 물질은 결정 상태에서 저저항의 특성을 갖고 비정질 상태에서 고저항의 특성을 갖는다. 따라서, 고저항의 비정질 상태로부터 저저항의 결정 상태로 변화하는 셋(SET) 동작 및 저저항의 결정 상태로부터 고저항의 비정질 상태로 변화하는 리셋(RESET) 동작에 의해, 데이터를 저장할 수 있다.
스위칭막(12)은 인가되는 전압 또는 전류의 크기에 따라 전류의 흐름을 조정하는 선택 소자일 수 있다. 스위칭막(12)은 인가되는 전압 또는 전류의 크기가 임계값 이하인 경우에는 전류가 거의 흐르지 않는다. 스위칭막(12)에 인가되는 전압 또는 전류의 크기가 임계 값을 초과하면, 급격히 증가된 양의 전류가 흐르게 된다. 증가된 전류의 양은 인가된 전압 또는 전류의 크기에 실질적으로 비례할 수 있다.
스위칭막(12)이 MIT(Metal Insulator Transition) 소자인 경우, VO2, NbO2, TiO2, WO2, TiO2 등을 포함할 수 있다. 스위칭막(12)이 MIEC(Mixed Ion-Electron Conducting) 소자인 경우, ZrO2(Y2O3), Bi2O3-BaO, (La2O3)x(CeO2)1-x 등을 포함할 수 있다. 또한, 스위칭막(12)이 OTS(Ovonic Threshold Switching) 소자인 경우, As2Te3, As2, As2Se3 등과 같은 칼코게나이드 계열의 물질을 포함할 수 있다.
하부 전극(11)은 인터페이스막(21)을 통해 로우 라인(10)과 전기적으로 연결될 수 있다. 중간 전극(13)은 스위칭막(12)과 가변 저항막(14)의 사이에 개재될 수 있고, 상부 전극(15)은 컬럼 라인(16)과 전기적으로 연결될 수 있다. 하부 전극(11), 중간 전극(13) 및 상부 전극(15)은 탄소, 금속, 금속 질화물 등의 도전 물질을 포함할 수 있다. 예를 들어, 하부 전극(11), 중간 전극(13) 및 상부 전극(15) 각각은 텅스텐(W), 텅스텐질화물(WNx), 텅스텐실리사이드(WSix), 티타늄(Ti), 티타늄질화물(TiNx), 티타늄실리콘질화물(TiSiN), 티타늄알루미늄질화물(TiAlN), 탄탈륨(Ta), 탄탈륨질화물(TaN), 탄탈륨실리콘질화물(TaSiN), 탄탈륨알루미늄질화물(TaAlN), 탄소(C), 실리콘카바이드(SiC), 실리콘카본질화물(SiCN), 구리(Cu), 아연(Zn), 니켈(Ni), 코발트(Co), 납(Pd), 백금(Pt) 등을 포함할 수 있으며, 이들의 조합을 포함할 수 있다.
하부 전극(11), 중간 전극(13) 및 상부 전극(15) 각각은 단일막 구조를 갖거나 다층막 구조를 가질 수 있다. 하부 전극(11), 중간 전극(13) 및 상부 전극(15)은 동일한 두께를 갖거나 서로 다른 두께를 가질 수 있다. 이 밖에도, 메모리 셀(MC)의 형태 및 구성은 다양하게 변형될 수 있다. 예를 들어, 하부 전극(11), 중간 전극(13) 및 상부 전극(15) 중 적어도 하나가 생략될 수 있다.
인터페이스막들(21)은 로우 라인들(10)과 하부 전극들(11)의 사이에 개재된다. 인터페이스막들(21)은 제1 방향(I)으로 확장된 라인 형태를 가질 수 있다. 인터페이스막들(21)은 로우 라인들(10)과 하부 전극들(11)의 사이 및 로우 라인들(10)과 제2 절연막(20)의 사이에 개재될 수 있다. 인터페이스막들(21)은 로우 라인들(10)에 비해 식각률이 높은 물질을 포함한다. 인터페이스막들(21)은 텅스텐실리콘질화물(WSiNx)을 포함할 수 있다.
제1 보호막(17) 및 제2 보호막(19)은 제조 과정에서 적층막들을 보호하기 위한 것이다. 제1 보호막(17) 및 제2 보호막(19)은 비도전성 물질로 형성될 수 있으며, 산화물, 질화물, 폴리실리콘 등을 포함할 수 있다. 예를 들어, 제1 보호막(17) 및 제2 보호막(19)은 실리콘 산화물(SiOX), 실리콘질화물(Si3N4), 폴리실리콘, 티타늄질화물(TiN), 탄탈륨질화물(TaN) 등을 포함하거나, 이들의 조합을 포함할 수 있다. 또한, 제1 보호막(17) 및 제2 보호막(19) 각각은 단일막이거나 다층막일 수 있다.
제1 보호막(17)은 메모리 셀(MC)의 제2 방향(Ⅱ)으로 마주한 측벽을 감싸도록 형성된다. 제1 보호막(17)은 제1 방향(I)으로 확장될 수 있다. 제2 보호막(19)은 메모리 셀(MC)의 제1 방향(I)으로 마주한 측벽을 감싸도록 형성되며, 제2 방향(Ⅱ)으로 확장될 수 있다. 제2 보호막(19)은 메모리 셀(MC)의 측벽에 전체적으로 형성되거나, 일부 레벨에 한해 형성될 수 있다. 또한, 제2 보호막(19)은 컬럼 라인(16)의 측벽에도 형성될 수 있다. 제2 보호막(19)은 컬럼 라인(16), 상부 전극(15) 및 가변 저항막(14)의 측벽에 형성될 수 있고, 중간 전극(13), 스위칭막(12) 및 하부 전극(11)의 측벽에는 형성되지 않을 수 있다.
제1 절연막(18) 및 제2 절연막(20)은 이웃한 메모리 셀들(MC)의 사이에 형성될 수 있으며, 이웃한 메모리 셀들(MC) 사이의 공간을 채우도록 형성될 수 있다. 여기서, 제1 절연막(18)은 제2 방향(Ⅱ)으로 이웃한 메모리 셀들(MC)의 사이 공간을 채울 수 있다. 제2 절연막(20)은 제1 방향(I)으로 이웃한 메모리 셀들(MC)의 사이 공간을 채울 수 있다. 예를 들어, 제1 절연막들(18) 및 제2 절연막(20)은 실리콘 산화물(SiO2) 등의 산화물을 포함하거나, SOC(Spin On Coating), SOD(Spin On Dielectric) 등의 유동성 산화막을 포함하거나, 이들의 조합을 포함할 수 있다.
전술한 바와 같은 구조에 따르면, 크로스-포인트 어레이 구조로 메모리 셀들(MC)을 배열함으로써, 메모리 소자의 집적도를 향상시킬 수 있다.
한편, 컬럼 라인들(16), 메모리 셀들(MC), 인터페이스막들 (21) 및 로우 라인들(10)은 제1 방향(I) 및 제2 방향(Ⅱ)에서 서로 다른 형태의 단면을 가질 수 있다.
가변 저항막(14)은 제2 방향(Ⅱ) 단면에서 상면과 하면이 실질적으로 동일한 폭을 가질 수 있다. 가변 저항막(14)은 제1 방향(I) 단면에서 하면이 상면에 비해 넓은 폭을 가질 수 있다. 중간 전극(13)은 상면과 하면이 실질적으로 동일한 폭을 가질 수 있다. 중간 전극(13)의 상면은 제2 방향(Ⅱ) 단면에서 가변 저항막(14)의 하면과 실질적으로 동일한 폭을 가질 수 있다. 중간 전극(13)의 상면은 제1 방향(I) 단면에서 가변 저항막(14)의 하면에 비해 넓은 폭을 가질 수 있다. 스위칭막(12)은 상면과 하면이 실질적으로 동일한 폭을 가질 수 있다. 스위칭막(12)의 상면과 중간 전극(12)의 하면은 실질적으로 동일한 폭을 가질 수 있다.
하부 전극(11)은 상면에 비해 하면이 넓은 폭(W3>W2)을 가질 수 있다. 하부 전극(11)의 상면과 스위칭막(12)의 하면은 실질적으로 동일한 폭을 갖거나, 하부 전극(11)의 상면이 스위칭막(12)의 하면에 비해 넓은 폭을 가질 수 있다.
인터페이스막(21)은 상면과 하면이 실질적으로 동일한 폭(W1)을 가질 수 있다. 인터페이스막(21)은 하부 전극(11)에 비해 좁은 폭을 가질 수 있고, 하부 전극(11)의 하면에 비해 좁은 폭(W1<W3)을 갖거나, 하부 전극(11)의 상면(W2)에 비해 좁은 폭(W1<W2)을 가질 수 있다.
로우 라인들(10)은 상면과 하면이 실질적으로 동일한 폭(W4)을 가질 수 있다. 인터페이스막(21)은 로우 라인(10)에 비해 좁은 폭(W1<W4)을 가질 수 있다. 인터페이스막(21)은 로우 라인(10)의 상면에 비해 좁은 폭을 갖거나, 로우 라인(10)의 하면에 비해 좁은 폭을 가질 수 있다.
전술한 바와 같은 구조에 따르면, 제2 방향(Ⅱ)에서, 인터페이스막(21)이 메모리 셀(MC)에 비해 좁은 폭을 갖거나, 로우 라인(10)에 비해 좁은 폭을 갖거나, 메모리 셀(MC) 및 로우 라인(10)에 비해 좁은 폭을 갖게 된다. 따라서, 제2 방향(Ⅱ)으로 이웃한 인터페이스막들(21) 간의 거리(D1)는, 제2 방향(Ⅱ)으로 이웃한 메모리 셀들(MC) 간의 거리(D2)에 비해 넓거나, 제2 방향(Ⅱ)으로 이웃한 로우 라인들(10) 간의 거리(D3)에 비해 넓을 수 있다. 따라서, 스페이스 마진을 확보하고, 이웃한 로우 라인들 간의 브릿지를 개선할 수 있다.
또한, 인터페이스막(21)을 추가함으로써, 리셋 전류를 감소시키고 문턱 전압 윈도우를 증가시킬 수 있다. 따라서, 리드 디스터브를 개선할 수 있다.
도 3a 및 도 3b는 본 발명의 일 실시예에 따른 전자 장치의 구조를 나타낸 도면이다. 도 3a는 도 2a의 제2 방향(Ⅱ) 단면도일 수 있고, 도 3b는 도 2a의 제1 방향(I) 단면도일 수 있다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 3a 및 도 3b를 참조하면, 로우 라인들(10)의 상면은 엣지가 라운드된 형태(R)를 가질 수 있다. 인터페이스막들(21)은 로우 라인들(10)과 컬럼 라인들(16)의 교차 영역에 위치될 수 있다. 인터페이스막들(21)은 제1 방향(I) 및 제2 방향(Ⅱ)으로 배열될 수 있으며, 섬 형태를 가질 수 있다. 또한, 인터페이스막들(21)은 로우 라인들(10)과 하부 전극들(11)의 사이에 한해 개재될 수 있다.
도 4a 내지 도 4g는 본 발명의 일 실시예에 따른 반도체 메모리를 포함하는 전자 장치의 제조 방법을 설명하기 위한 도면이다. 도 4a 내지 도 4d는 도 2a의 제2 방향(Ⅱ) 단면도일 수 있고, 도 4e 내지 도 4h는 도 2a의 제1 방향 단면도(I)일 수 있다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 4a를 참조하면, 베이스 상에 로우 라인용 도전막(41)을 형성한다. 베이스는 반도체 기판일 수 있으며, 반도체 기판 상에 형성된 하부 구조물을 포함할 수 있다. 예를 들어, 베이스는 반도체 기판 상에 형성된 회로를 포함하거나, 배선, 콘택 플러그 등의 인터커넥션, 층간절연막 등을 포함할 수 있다.
이어서, 로우 라인용 도전막(41) 상에 인터페이스용 도전막(42)을 형성한다. 인터페이스용 도전막(42)은 로우 라인용 도전막(41)에 비해 식각률이 높은 물질로 형성될 수 있다. 로우 라인용 도전막(41)은 텅스텐막일 수 있고, 인터페이스용 도전막(42)은 텅스텐 실리콘 질화막일 수 있다.
이어서, 인터페이스용 도전막(42) 상에 하부 전극막(43) 및 상부 전극막(47)을 포함하는 셀 적층물(ST)을 형성한다. 셀 적층물(ST)은 하부 전극막(43), 스위칭막(44), 중간 전극막(45), 가변 저항 물질(46) 및 상부 전극막(47)을 포함할 수 있다.
이어서, 셀 적층물(ST) 상에 하드 마스크(48)를 형성한다. 하드 마스크(48)는 단일막 또는 다층막일 수 있다. 하드 마스크(48)는 폴리실리콘막, 산화막 등을 포함할 수 있다.
도 4b를 참조하면, 하드 마스크(48)를 식각하여 하드마스크 패턴(48A)을 형성한다. 이어서, 하드마스크 패턴(48A)을 식각 배리어로 셀 적층물(ST)을 식각한다. 상부 전극막(47), 가변 저항막(46), 중간 전극막(45), 스위칭막(44) 및 하부 전극막(43)을 식각하여, 제1 방향(I)으로 확장된 상부 전극(47A), 가변 저항막(46A), 중간 전극(45A), 스위칭막(44A) 및 하부 전극(43A)을 형성할 수 있다. 이로써, 제1 방향으로 확장된 셀 패턴들(CP)이 형성된다.
가변 저항막(46A)은 상면과 하면이 실질적으로 동일한 폭을 가질 수 있다. 가변 저항막(46A)의 상면과 상부 전극(47A)의 하면은 실질적으로 동일한 폭을 갖거나, 가변 저항막(46A)의 상면이 상부 전극(47A)의 하면에 비해 좁은 폭을 가질 수 있다. 또한, 가변 저항막(46A)의 측벽 기울기와 상부 전극(47A)의 측벽 기울기는 동일하거나 상이할 수 있다. 가변 저항막(46A)과 상부 전극(47A) 간의 폭 차이 및 측벽 기울기 차이는, 가변 저항막(46)과 상부 전극막(47)의 식각률 차이로 인한 것일 수 있다.
중간 전극(45')은 상면과 하면이 실질적으로 동일한 폭을 가질 수 있다. 스위칭막(44')은 상면과 하면이 실질적으로 동일한 폭을 가질 수 있다. 스위칭막(44')의 상면과 중간 전극(45')의 하면은 실질적으로 동일한 폭을 가질 수 있다.
하부 전극(43A)은 상면에 비해 하면이 넓은 폭을 가질 수 있다. 하부 전극(43A)의 상면과 스위칭막(44A)의 하면은 실질적으로 동일한 폭을 갖거나, 하부 전극(43A)의 상면이 스위칭막(44A)의 하면에 비해 넓은 폭을 가질 수 있다. 하부 전극(43A)과 스위칭막(44A) 간의 폭 차이는, 하부 전극막(43)과 스위칭막(44)의 식각률 차이로 인한 것일 수 있다.
도 4c를 참조하면, 셀 패턴들(CP)의 측벽에 제1 보호막(50)을 형성한다. 하부 전극(43A), 스위칭막(44A), 중간 전극(45A), 스위칭막(44A) 및 하부 전극(43A)의 측벽에 제1 보호막(50)을 형성할 수 있다. 이어서, 하드 마스크 패턴(48A) 및 제1 보호막(50)을 식각 배리어로, 인터페이스막(42) 및 로우 라인용 도전막(41)을 식각한다. 이를 통해, 제1 방향(I)으로 확장된 인터페이스막들(42A) 및 로우 라인들(41A)이 형성된다.
인터페이스막들(42A)은 상면과 하면이 실질적으로 동일한 폭을 가질 수 있다. 로우 라인들(41A)은 상면과 하면이 실질적으로 동일한 폭을 가질 수 있다. 또한, 인터페이스막들(42A)은 로우 라인들(41A)에 비해 좁은 폭을 가질 수 있다.
인터페이스막들(42A)과 로우 라인들(41A)의 폭 차이는, 물질에 따른 식각률의 차이로 인한 것일 수 있다. 로우 라인들(41A)의 물질에 비해 식각률이 큰 물질로 인터페이스막들(42A)을 형성함으로써, 로우 라인들(41A)에 비해 좁은 폭을 갖는 인터페이스막들(42A)을 형성할 수 있다. 예를 들어, 로우 라인들(41A)은 텅스텐막이고 인터페이스막들(42A)은 텅스텐실리콘질화막(WSiNx)일 수 있다. 텅스텐실리콘질화막의 식각률이 텅스텐막의 식각률에 비해 크므로, 인터페이스막들(42A)의 식각 속도가 로우 라인들(41A)의 식각 속도에 비해 빠르다. 따라서, 인터페이스막들(42A)의 식각량이 로우 라인들(41A)의 식각량에 비해 많고, 인터페이스막들(42A)이 로우 라인들(41A)에 비해 좁은 폭을 갖게 된다.
도 4d를 참조하면, 제2 방향(Ⅱ)으로 이웃한 셀 패턴들(CP)의 사이에 절연막(미도시됨)을 형성한 후, 상부 전극(47A)의 상면이 노출될 때까지 평탄화한다. 예를 들어, CMP(Chemical Mechanical Polishing) 공정을 이용하여 절연막을 연마한다. 이어서, 컬럼 라인용 도전막(51)을 형성한다. 컬럼 라인용 도전막(51)은 텅스텐막일 수 있다.
도 4e를 참조하면, 컬럼 라인용 도전막(51)을 식각하여, 제2 방향(Ⅱ)으로 확장된 컬럼 라인들(51A)을 형성한다.
도 4f를 참조하면, 상부 전극(47A) 및 가변 저항막(46A)을 식각하여, 상부 전극(47B) 및 가변 저항막(46B)을 형성한다. 상부 전극(47B)은 상면에 비해 하면이 넓은 폭을 갖거나, 상면과 하면이 실질적으로 동일한 폭을 가질 수 있다.
도 4g를 참조하면, 가변저항막(46B), 상부 전극(47B) 및 컬럼 라인(51A) 상에 제2 보호막(52)을 형성한다. 이어서, 제2 보호막(52)을 식각 배리어로 중간 전극(45A), 스위칭막(44A) 및 하부 전극(43A)을 식각한다. 이를 통해, 하부 전극(43B), 스위칭막(44B), 중간 전극(45B), 가변 저항막(46B) 및 상부 전극(47B)을 포함하는 메모리 셀들(MC)이 형성된다. 메모리 셀들(MC)은 로우 라인들(41A)과 컬럼 라인들(51A)의 교차 영역에 각각 위치된다
하부 전극(43A)을 식각할 때, 인터페이스막(42A)이 일부 두께 식각될 수 있다. 이러한 경우, 인터페이스막(42A)의 상부면에 그루브(G)가 형성될 수 있다. 이러한 경우, 제1 방향(I)으로 이웃한 메모리 셀들(MC)의 사이에 그루브(G)가 위치된다. 또한, 인터페이스막(42A)은 제1 방향(I)으로 확장된 라인 형태를 갖는다.
또는, 하부 전극(43A)을 식각할 때, 인터페이스막(42A)이 식각되고 로우 라인들(41A)이 노출될 수 있다. 이러한 경우, 인터페이스막들(42A)이 로우 라인들(41A)과 컬럼 라인들(51A)의 교차 영역에 각각 위치된다. 또한, 인터페이스막들(42A)은 메모리 셀들(MC)에 각각 대응하여 위치되고, 섬 형태를 가질 수 있다.
이어서, 이웃한 메모리 셀들(MC) 간의 스페이스를 채우도록 절연막(53)을 형성할 수 있다.
전술한 바와 같은 제조 방법에 따르면, 식각률이 상대적으로 높은 인터페이스막(42)을 하부 전극막(43)과 로우 라인용 도전막(41)의 사이에 형성함으로써, 상대적으로 폭이 좁은 인터페이스막(42B)을 형성할 수 있다. 따라서, 제2 방향(Ⅱ)으로 이웃한 인터페이스막들(42B) 간의 거리를 증가시킬 수 있다. 이를 통해, 절연막(53)을 갭필 특성을 향상시킬 수 있고, 로우 라인들 간의 브릿지를 개선할 수 있다.
도 5는 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 마이크로프로세서의 구성도이다.
도 5를 참조하면, 마이크로프로세서(1000)는 다양한 외부 장치로부터 데이터를 받아서 처리한 후 그 결과를 외부 장치로 보내는 일련의 과정을 제어하고 조정하는 일을 수행할 수 있으며, 기억부(1010), 연산부(1020), 제어부(1030) 등을 포함할 수 있다. 마이크로프로세서(1000)는 중앙 처리 장치(Central Processing Unit; CPU), 그래픽 처리 장치(Graphic Processing Unit; GPU), 디지털 신호 처리 장치(Digital Signal Processor; DSP), 어플리케이션 프로세서(Application Processor; AP) 등 각종 데이터 처리 장치 일 수 있다.
기억부(1010)는 프로세서 레지스터(Processor register), 레지스터(Register) 등으로, 마이크로프로세서(1000) 내에서 데이터를 저장하는 부분일 수 있고, 데이터 레지스터, 주소 레지스터, 부동 소수점 레지스터 등을 포함할 수 있으며 이외에 다양한 레지스터를 포함할 수 있다. 기억부(1010)는 연산부(1020)에서 연산을 수행하는 데이터나 수행결과 데이터, 수행을 위한 데이터가 저장되어 있는 주소를 일시적으로 저장하는 역할을 수행할 수 있다.
기억부(1010)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 기억부(1010)는 로우 라인들; 상기 로우 라인들과 교차한 컬럼 라인들; 상기 로우 라인들과 상기 컬럼 라인들의 교차 영역에 위치되고, 상부 전극 및 하부 전극을 포함한 메모리 셀들; 및 상기 메모리 셀들의 하부 전극과 상기 로우 라인들의 사이에 위치되고, 상기 로우 라인들에 비해 좁은 폭을 갖는 인터페이스막들을 포함할 수 있다. 이를 통해 기억부(1010)의 리드 동작 특성이 향상될 수 있다. 결과적으로, 마이크로 프로세서(1000)의 리드 동작 특성이 향상될 수 있다.
연산부(1020)는 제어부(1030)가 명령을 해독한 결과에 따라서 여러 가지 사칙 연산 또는 논리 연산을 수행할 수 있다. 연산부(1020)는 하나 이상의 산술 논리 연산 장치(Arithmetic and Logic Unit; ALU) 등을 포함할 수 있다.
제어부(1030)는 기억부(1010), 연산부(1020), 마이크로프로세서(1000)의 외부 장치 등으로부터 신호를 수신하고, 명령의 추출이나 해독, 마이크로프로세서(1000)의 신호 입출력의 제어 등을 수행하고, 프로그램으로 나타내어진 처리를 실행할 수 있다.
본 실시예에 따른 마이크로프로세서(1000)는 기억부(1010) 이외에 외부 장치로부터 입력되거나 외부 장치로 출력할 데이터를 임시 저장할 수 있는 캐시 메모리부(1040)를 추가로 포함할 수 있다. 이 경우 캐시 메모리부(1040)는 버스 인터페이스(1050)를 통해 기억부(1010), 연산부(1020) 및 제어부(1030)와 데이터를 주고 받을 수 있다.
도 6은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 프로세서의 구성도이다.
도 6을 참조하면, 프로세서(1100)는 다양한 외부 장치로부터 데이터를 받아서 처리한 후 그 결과를 외부 장치로 보내는 일련의 과정을 제어하고 조정하는 일을 수행하는 마이크로프로세서의 기능 이외에 다양한 기능을 포함하여 성능 향상 및 다기능을 구현할 수 있다. 프로세서(1100)는 마이크로프로세서의 역할을 하는 코어부(1110), 데이터를 임시 저장하는 역할을 하는 캐시 메모리부(1120) 및 내부와 외부 장치 사이의 데이터 전달을 위한 버스 인터페이스(1130)를 포함할 수 있다. 프로세서(1100)는 멀티 코어 프로세서(Multi Core Processor), 그래픽 처리 장치(Graphic Processing Unit; GPU), 어플리케이션 프로세서(Application Processor; AP) 등과 같은 각종 시스템 온 칩(System on Chip; SoC)을 포함할 수 있다.
본 실시예의 코어부(1110)는 외부 장치로부터 입력된 데이터를 산술 논리 연산하는 부분으로, 기억부(1111), 연산부(1112) 및 제어부(1113)를 포함할 수 있다.
기억부(1111)는 프로세서 레지스터(Processor register), 레지스터(Register) 등으로, 프로세서(1100) 내에서 데이터를 저장하는 부분일 수 있고, 데이터 레지스터, 주소 레지스터, 부동 소수점 레지스터 등를 포함할 수 있으며 이외에 다양한 레지스터를 포함할 수 있다. 기억부(1111)는 연산부(1112)에서 연산을 수행하는 데이터나 수행결과 데이터, 수행을 위한 데이터가 저장되어 있는 주소를 일시적으로 저장하는 역할을 수행할 수 있다. 연산부(1112)는 프로세서(1100)의 내부에서 연산을 수행하는 부분으로, 제어부(1113)가 명령을 해독한 결과에 따라서 여러 가지 사칙 연산, 논리 연산 등을 수행할 수 있다. 연산부(1112)는 하나 이상의 산술 논리 연산 장치(Arithmetic and Logic Unit; ALU) 등을 포함할 수 있다. 제어부(1113)는 기억부(1111), 연산부(1112), 프로세서(1100)의 외부 장치 등으로부터 신호를 수신하고, 명령의 추출이나 해독, 프로세서(1100)의 신호 입출력의 제어 등을 수행하고, 프로그램으로 나타내어진 처리를 실행할 수 있다.
캐시 메모리부(1120)는 고속으로 동작하는 코어부(1110)와 저속으로 동작하는 외부 장치 사이의 데이터 처리 속도 차이를 보완하기 위해 임시로 데이터를 저장하는 부분으로, 1차 저장부(1121), 2차 저장부(1122) 및 3차 저장부(1123)를 포함할 수 있다. 일반적으로 캐시 메모리부(1120)는 1차, 2차 저장부(1121, 1122)를 포함하며 고용량이 필요할 경우 3차 저장부(1123)를 포함할 수 있으며, 필요시 더 많은 저장부를 포함할 수 있다. 즉 캐시 메모리부(1120)가 포함하는 저장부의 개수는 설계에 따라 달라질 수 있다. 여기서, 1차, 2차, 3차 저장부(1121, 1122, 1123)의 데이터 저장 및 판별하는 처리 속도는 같을 수도 있고 다를 수도 있다. 각 저장부의 처리 속도가 다른 경우, 1차 저장부의 속도가 제일 빠를 수 있다. 캐시 메모리부(1120)의 1차 저장부(1121), 2차 저장부(1122) 및 3차 저장부(1123) 중 하나 이상의 저장부는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 캐시 메모리부(1120)는 로우 라인들; 상기 로우 라인들과 교차한 컬럼 라인들; 상기 로우 라인들과 상기 컬럼 라인들의 교차 영역에 위치되고, 상부 전극 및 하부 전극을 포함한 메모리 셀들; 및 상기 메모리 셀들의 하부 전극과 상기 로우 라인들의 사이에 위치되고, 상기 로우 라인들에 비해 좁은 폭을 갖는 인터페이스막들을 포함할 수 있다. 이를 통해 캐시 메모리부(1120)의 리드 동작 특성이 향상될 수 있다. 결과적으로, 프로세서(1100)의 리드 동작 특성이 향상될 수 있다.
도 6에는 1차, 2차, 3차 저장부(1121, 1122, 1123)가 모두 캐시 메모리부(1120)의 내부에 구성된 경우를 도시하였으나, 캐시 메모리부(1120)의 1차, 2차, 3차 저장부(1121, 1122, 1123)는 모두 코어부(1110)의 외부에 구성되어 코어부(1110)와 외부 장치간의 처리 속도 차이를 보완할 수 있다. 또는, 캐시 메모리부(1120)의 1차 저장부(1121)는 코어부(1110)의 내부에 위치할 수 있고, 2차 저장부(1122) 및 3차 저장부(1123)는 코어부(1110)의 외부에 구성되어 처리 속도 차이의 보완 기능이 보다 강화될 수 있다. 또는, 1차, 2차 저장부(1121, 1122)는 코어부(1110)의 내부에 위치할 수 있고, 3차 저장부(1123)는 코어부(1110)의 외부에 위치할 수 있다.
버스 인터페이스(1130)는 코어부(1110), 캐시 메모리부(1120) 및 외부 장치를 연결하여 데이터를 효율적으로 전송할 수 있게 해주는 부분이다.
본 실시예에 따른 프로세서(1100)는 다수의 코어부(1110)를 포함할 수 있으며 다수의 코어부(1110)가 캐시 메모리부(1120)를 공유할 수 있다. 다수의 코어부(1110)와 캐시 메모리부(1120)는 직접 연결되거나, 버스 인터페이스(1130)를 통해 연결될 수 있다. 다수의 코어부(1110)는 모두 상술한 코어부의 구성과 동일하게 구성될 수 있다. 프로세서(1100)가 다수의 코어부(1110)를 포함할 경우, 캐시 메모리부(1120)의 1차 저장부(1121)는 다수의 코어부(1110)의 개수에 대응하여 각각의 코어부(1110) 내에 구성되고 2차 저장부(1122)와 3차 저장부(1123)는 다수의 코어부(1110)의 외부에 버스 인터페이스(1130)를 통해 공유되도록 구성될 수 있다. 여기서, 1차 저장부(1121)의 처리 속도가 2차, 3차 저장부(1122, 1123)의 처리 속도보다 빠를 수 있다. 다른 실시예에서, 1차 저장부(1121)와 2차 저장부(1122)는 다수의 코어부(1110)의 개수에 대응하여 각각의 코어부(1110) 내에 구성되고, 3차 저장부(1123)는 다수의 코어부(1110) 외부에 버스 인터페이스(1130)를 통해 공유되도록 구성될 수 있다.
본 실시예에 따른 프로세서(1100)는 데이터를 저장하는 임베디드(Embedded) 메모리부(1140), 외부 장치와 유선 또는 무선으로 데이터를 송수신할 수 있는 통신모듈부(1150), 외부 기억 장치를 구동하는 메모리 컨트롤부(1160), 외부 인터페이스 장치에 프로세서(1100)에서 처리된 데이터나 외부 입력장치에서 입력된 데이터를 가공하고 출력하는 미디어처리부(1170) 등을 추가로 포함할 수 있으며, 이 이외에도 다수의 모듈과 장치를 포함할 수 있다. 이 경우 추가된 다수의 모듈들은 버스 인터페이스(1130)를 통해 코어부(1110), 캐시 메모리부(1120) 및 상호간 데이터를 주고 받을 수 있다.
여기서 임베디드 메모리부(1140)는 휘발성 메모리뿐만 아니라 비휘발성 메모리를 포함할 수 있다. 휘발성 메모리는 DRAM(Dynamic Random Access Memory), Moblie DRAM, SRAM(Static Random Access Memory), 및 이와 유사한 기능을 하는 메모리 등을 포함할 수 있으며, 비휘발성 메모리는 ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Phase Change Random Access Memory), RRAM(Resistive Random Access Memory), STTRAM(Spin Transfer Torque Random Access Memory), MRAM(Magnetic Random Access Memory), 및 이와 유사한 기능을 수행하는 메모리 등을 포함할 수 있다.
통신모듈부(1150)는 유선 네트워크와 연결할 수 있는 모듈, 무선 네트워크와 연결할 수 있는 모듈, 및 이들 전부를 포함할 수 있다. 유선 네트워크 모듈은, 전송 라인을 통하여 데이터를 송수신하는 다양한 장치들과 같이, 유선랜(Local Area Network; LAN), 유에스비(Universal Serial Bus; USB), 이더넷(Ethernet), 전력선통신(Power Line Communication; PLC) 등을 포함할 수 있다. 무선 네트워크 모듈은, 전송 라인 없이 데이터를 송수신하는 다양한 장치들과 같이, 적외선 통신(Infrared Data Association; IrDA), 코드 분할 다중 접속(Code Division Multiple Access; CDMA), 시분할 다중 접속(Time Division Multiple Access; TDMA), 주파수 분할 다중 접속(Frequency Division Multiple Access; FDMA), 무선랜(Wireless LAN), 지그비(Zigbee), 유비쿼터스 센서 네트워크(Ubiquitous Sensor Network; USN), 블루투스(Bluetooth), RFID(Radio Frequency IDentification), 롱텀에볼루션(Long Term Evolution; LTE), 근거리 무선통신(Near Field Communication; NFC), 광대역 무선 인터넷(Wireless Broadband Internet; Wibro), 고속 하향 패킷 접속(High Speed Downlink Packet Access; HSDPA), 광대역 코드 분할 다중 접속(Wideband CDMA; WCDMA), 초광대역 통신(Ultra WideBand; UWB) 등을 포함할 수 있다.
메모리 컨트롤부(1160)는 프로세서(1100)와 서로 다른 통신 규격에 따라 동작하는 외부 저장 장치 사이에 전송되는 데이터를 처리하고 관리하기 위한 것으로 각종 메모리 컨트롤러, 예를 들어, IDE(Integrated Device Electronics), SATA(Serial Advanced Technology Attachment), SCSI(Small Computer System Interface), RAID(Redundant Array of Independent Disks), SSD(Solid State Disk), eSATA(External SATA), PCMCIA(Personal Computer Memory Card International Association), USB(Universal Serial Bus), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등을 제어하는 컨트롤러를 포함할 수 있다.
미디어처리부(1170)는 프로세서(1100)에서 처리된 데이터나 외부 입력장치로부터 영상, 음성 및 기타 형태로 입력된 데이터를 가공하고, 이 데이터를 외부 인터페이스 장치로 출력할 수 있다. 미디어처리부(1170)는 그래픽 처리 장치(Graphics Processing Unit; GPU), 디지털 신호 처리 장치(Digital Signal Processor; DSP), 고선명 오디오(High Definition Audio; HD Audio), 고선명 멀티미디어 인터페이스(High Definition Multimedia Interface; HDMI) 컨트롤러 등을 포함할 수 있다.
도 7은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 시스템의 구성도이다.
도 7을 참조하면, 시스템(1200)은 데이터를 처리하는 장치로, 데이터에 대하여 일련의 조작을 행하기 위해 입력, 처리, 출력, 통신, 저장 등을 수행할 수 있다. 시스템(1200)은 프로세서(1210), 주기억장치(1220), 보조기억장치(1230), 인터페이스 장치(1240) 등을 포함할 수 있다. 본 실시예의 시스템(1200)은 컴퓨터(Computer), 서버(Server), PDA(Personal Digital Assistant), 휴대용 컴퓨터(Portable Computer), 웹 타블렛(Web Tablet), 무선 폰(Wireless Phone), 모바일 폰(Mobile Phone), 스마트 폰(Smart Phone), 디지털 뮤직 플레이어(Digital Music Player), PMP(Portable Multimedia Player), 카메라(Camera), 위성항법장치(Global Positioning System; GPS), 비디오 카메라(Video Camera), 음성 녹음기(Voice Recorder), 텔레매틱스(Telematics), AV시스템(Audio Visual System), 스마트 텔레비전(Smart Television) 등 프로세스를 사용하여 동작하는 각종 전자 시스템일 수 있다.
프로세서(1210)는 입력된 명령어의 해석과 시스템(1200)에 저장된 자료의 연산, 비교 등의 처리를 제어할 수 있고, 마이크로프로세서(Micro Processor Unit; MPU), 중앙 처리 장치(Central Processing Unit; CPU), 싱글/멀티 코어 프로세서(Single/Multi Core Processor), 그래픽 처리 장치(Graphic Processing Unit; GPU), 어플리케이션 프로세서(Application Processor; AP), 디지털 신호 처리 장치(Digital Signal Processor; DSP) 등을 포함할 수 있다.
주기억장치(1220)는 프로그램이 실행될 때 보조기억장치(1230)로부터 프로그램 코드나 자료를 이동시켜 저장, 실행시킬 수 있는 기억장소로, 전원이 끊어져도 기억된 내용이 보존될 수 있다. 주기억장치(1220)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 주기억장치(1220)는 로우 라인들; 상기 로우 라인들과 교차한 컬럼 라인들; 상기 로우 라인들과 상기 컬럼 라인들의 교차 영역에 위치되고, 상부 전극 및 하부 전극을 포함한 메모리 셀들; 및 상기 메모리 셀들의 하부 전극과 상기 로우 라인들의 사이에 위치되고, 상기 로우 라인들에 비해 좁은 폭을 갖는 인터페이스막들을 포함할 수 있다. 이를 통해, 주기억장치(1220)의 리드 동작 특성이 향상될 수 있다. 결과적으로, 시스템(1200)의 리드 동작 특성이 향상될 수 있다.
또한, 주기억장치(1220)는 전원이 꺼지면 모든 내용이 지워지는 휘발성 메모리 타입의 에스램(Static Random Access Memory; SRAM), 디램(Dynamic Random Access Memory) 등을 더 포함할 수 있다. 이와는 다르게, 주기억장치(1220)는 전술한 실시예의 반도체 장치를 포함하지 않고, 전원이 꺼지면 모든 내용이 지워지는 휘발성 메모리 타입의 에스램(Static Random Access Memory; SRAM), 디램(Dynamic Random Access Memory) 등을 포함할 수 있다.
보조기억장치(1230)는 프로그램 코드나 데이터를 보관하기 위한 기억장치를 말한다. 주기억장치(1220)보다 속도는 느리지만 많은 자료를 보관할 수 있다. 보조기억장치(1230)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 보조기억장치(1230)는 로우 라인들; 상기 로우 라인들과 교차한 컬럼 라인들; 상기 로우 라인들과 상기 컬럼 라인들의 교차 영역에 위치되고, 상부 전극 및 하부 전극을 포함한 메모리 셀들; 및 상기 메모리 셀들의 하부 전극과 상기 로우 라인들의 사이에 위치되고, 상기 로우 라인들에 비해 좁은 폭을 갖는 인터페이스막들을 포함할 수 있다. 이를 통해, 보조기억장치(1230)의 리드 동작 특성이 향상될 수 있다. 결과적으로, 시스템(1200)의 리드 동작 특성이 향상될 수 있다.
또한, 보조기억장치(1230)는 자기를 이용한 자기테이프, 자기디스크, 빛을 이용한 레이져 디스크, 이들 둘을 이용한 광자기디스크, 고상 디스크(Solid State Disk; SSD), USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등과 같은 데이터 저장 시스템(도 8의 1300 참조)을 더 포함할 수 있다. 이와는 다르게, 보조기억장치(1230)는 전술한 실시예의 반도체 장치를 포함하지 않고 자기를 이용한 자기테이프, 자기디스크, 빛을 이용한 레이져 디스크, 이들 둘을 이용한 광자기디스크, 고상 디스크(Solid State Disk; SSD), USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등의 데이터 저장 시스템(도 8의 1300 참조)들을 포함할 수 있다.
인터페이스 장치(1240)는 본 실시예의 시스템(1200)과 외부 장치 사이에서 명령, 데이터 등을 교환하기 위한 것일 수 있으며, 키패드(keypad), 키보드(keyboard), 마우스(Mouse), 스피커(Speaker), 마이크(Mike), 표시장치(Display), 각종 휴먼 인터페이스 장치(Human Interface Device; HID), 통신장치 등일 수 있다. 통신장치는 유선 네트워크와 연결할 수 있는 모듈, 무선 네트워크와 연결할 수 있는 모듈, 및 이들 전부를 포함할 수 있다. 유선 네트워크 모듈은, 전송 라인을 통하여 데이터를 송수신하는 다양한 장치들과 같이, 유선랜(Local Area Network; LAN), 유에스비(Universal Serial Bus; USB), 이더넷(Ethernet), 전력선통신(Power Line Communication; PLC) 등을 포함할 수 있으며, 무선 네트워크 모듈은, 전송 라인 없이 데이터를 송수신하는 다양한 장치들과 같이, 적외선 통신(Infrared Data Association; IrDA), 코드 분할 다중 접속(Code Division Multiple Access; CDMA), 시분할 다중 접속(Time Division Multiple Access; TDMA), 주파수 분할 다중 접속(Frequency Division Multiple Access; FDMA), 무선랜(Wireless LAN), 지그비(Zigbee), 유비쿼터스 센서 네트워크(Ubiquitous Sensor Network; USN), 블루투스(Bluetooth), RFID(Radio Frequency IDentification), 롱텀에볼루션(Long Term Evolution; LTE), 근거리 무선통신(Near Field Communication; NFC), 광대역 무선 인터넷(Wireless Broadband Internet; Wibro), 고속 하향 패킷 접속(High Speed Downlink Packet Access; HSDPA), 광대역 코드 분할 다중 접속(Wideband CDMA; WCDMA), 초광대역 통신(Ultra WideBand; UWB) 등을 포함할 수 있다.
도 8은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 데이터 저장 시스템의 구성도이다.
도 8을 참조하면, 데이터 저장 시스템(1300)은 데이터 저장을 위한 구성으로 비휘발성 특성을 가지는 저장 장치(1310), 이를 제어하는 컨트롤러(1320), 외부 장치와의 연결을 위한 인터페이스(1330), 및 데이터를 임시 저장하기 위한 임시 저장 장치(1340)를 포함할 수 있다. 데이터 저장 시스템(1300)은 하드 디스크(Hard Disk Drive; HDD), 광학 드라이브(Compact Disc Read Only Memory; CDROM), DVD(Digital Versatile Disc), 고상 디스크(Solid State Disk; SSD) 등의 디스크 형태와 USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등의 카드 형태일 수 있다.
저장 장치(1310)는 데이터를 반 영구적으로 저장하는 비휘발성 메모리를 포함할 수 있다. 여기서, 비휘발성 메모리는, ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Phase Change Random Access Memory), RRAM(Resistive Random Access Memory), MRAM(Magnetic Random Access Memory) 등을 포함할 수 있다.
컨트롤러(1320)는 저장 장치(1310)와 인터페이스(1330) 사이에서 데이터의 교환을 제어할 수 있다. 이를 위해 컨트롤러(1320)는 데이터 저장 시스템(1300) 외부에서 인터페이스(1330)를 통해 입력된 명령어들을 처리하기 위한 연산 등을 수행하는 프로세서(1321)를 포함할 수 있다.
인터페이스(1330)는 데이터 저장 시스템(1300)과 외부 장치간에 명령 및 데이터 등을 교환하기 위한 것이다. 데이터 저장 시스템(1300)이 카드인 경우, 인터페이스(1330)는, USB(Universal Serial Bus Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등과 같은 장치에서 사용되는 인터페이스들과 호환될 수 있거나, 또는, 이들 장치와 유사한 장치에서 사용되는 인터페이스들과 호환될 수 있다. 데이터 저장 시스템(1300)이 디스크 형태일 경우, 인터페이스(1330)는 IDE(Integrated Device Electronics), SATA(Serial Advanced Technology Attachment), SCSI(Small Computer System Interface), eSATA(External SATA), PCMCIA(Personal Computer Memory Card International Association), USB(Universal Serial Bus) 등과 같은 인터페이스와 호환될 수 있거나, 또는, 이들 인터페이스와 유사한 인터페이스와 호환될 수 있다. 인터페이스(1330)는 서로 다른 타입을 갖는 하나 이상의 인터페이스와 호환될 수도 있다.
임시 저장 장치(1340)는 외부 장치와의 인터페이스, 컨트롤러, 및 시스템의 다양화, 고성능화에 따라 인터페이스(1330)와 저장 장치(1310)간의 데이터의 전달을 효율적으로 하기 위하여 데이터를 임시로 저장할 수 있다. 임시 저장 장치(1340)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 임시 저장 장치(1340)는 로우 라인들; 상기 로우 라인들과 교차한 컬럼 라인들; 상기 로우 라인들과 상기 컬럼 라인들의 교차 영역에 위치되고, 상부 전극 및 하부 전극을 포함한 메모리 셀들; 및 상기 메모리 셀들의 하부 전극과 상기 로우 라인들의 사이에 위치되고, 상기 로우 라인들에 비해 좁은 폭을 갖는 인터페이스막들을 포함할 수 있다. 이를 통해, 임시 저장 장치(1340)의 리드 동작 특성이 향상될 수 있다. 결과적으로, 데이터 저장 시스템(1300)의 리드 동작 특성이 향상될 수 있다.
도 9는 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 메모리 시스템의 구성도이다.
도 9를 참조하면, 메모리 시스템(1400)은 데이터 저장을 위한 구성으로 비휘발성 특성을 가지는 메모리(1410), 이를 제어하는 메모리 컨트롤러(1420), 외부 장치와의 연결을 위한 인터페이스(1430) 등을 포함할 수 있다. 메모리 시스템(1400)은 고상 디스크(Solid State Disk; SSD), USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등의 카드 형태일 수 있다.
데이터를 저장하는 메모리(1410)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 메모리(1410)는 로우 라인들; 상기 로우 라인들과 교차한 컬럼 라인들; 상기 로우 라인들과 상기 컬럼 라인들의 교차 영역에 위치되고, 상부 전극 및 하부 전극을 포함한 메모리 셀들; 및 상기 메모리 셀들의 하부 전극과 상기 로우 라인들의 사이에 위치되고, 상기 로우 라인들에 비해 좁은 폭을 갖는 인터페이스막들을 포함할 수 있다. 이를 통해, 메모리(1410)의 리드 동작 특성이 향상될 수 있다. 결과적으로, 메모리 시스템(1400)의 리드 동작 특성이 향상될 수 있다.
더불어, 본 실시예의 메모리는 비휘발성인 특성을 가지는 ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Phase Change Random Access Memory), RRAM(Resistive Random Access Memory), MRAM(Magnetic Random Access Memory) 등을 포함할 수 있다.
메모리 컨트롤러(1420)는 메모리(1410)와 인터페이스(1430) 사이에서 데이터의 교환을 제어할 수 있다. 이를 위해 메모리 컨트롤러(1420)는 메모리 시스템(1400) 외부에서 인터페이스(1430)를 통해 입력된 명령어들을 처리 연산하기 위한 프로세서(1421)를 포함할 수 있다.
인터페이스(1430)는 메모리 시스템(1400)과 외부 장치간에 명령 및 데이터 등을 교환하기 위한 것으로, USB(Universal Serial Bus), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등과 같은 장치에서 사용되는 인터페이스와 호환될 수 있거나, 또는, 이들 장치들과 유사한 장치들에서 사용되는 인터페이스와 호환될 수 있다. 인터페이스(1430)는 서로 다른 타입을 갖는 하나 이상의 인터페이스와 호환될 수도 있다.
본 실시예의 메모리 시스템(1400)은 외부 장치와의 인터페이스, 메모리 컨트롤러, 및 메모리 시스템의 다양화, 고성능화에 따라 인터페이스(1430)와 메모리(1410)간의 데이터의 입출력을 효율적으로 전달하기 위한 버퍼 메모리(1440)를 더 포함할 수 있다. 데이터를 임시로 저장하는 버퍼 메모리(1440)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 버퍼 메모리(1440)는 로우 라인들; 상기 로우 라인들과 교차한 컬럼 라인들; 상기 로우 라인들과 상기 컬럼 라인들의 교차 영역에 위치되고, 상부 전극 및 하부 전극을 포함한 메모리 셀들; 및 상기 메모리 셀들의 하부 전극과 상기 로우 라인들의 사이에 위치되고, 상기 로우 라인들에 비해 좁은 폭을 갖는 인터페이스막들을 포함할 수 있다. 결과적으로, 메모리 시스템(1400)의 리드 동작 특성이 향상될 수 있다.
더불어, 본 실시예의 버퍼 메모리(1440)는 휘발성인 특성을 가지는 SRAM(Static Random Access Memory), DRAM(Dynamic Random Access Memory), 비휘발성인 특성을 가지는 ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Phase Change Random Access Memory), RRAM(Resistive Random Access Memory), STTRAM(Spin Transfer Torque Random Access Memory), MRAM(Magnetic Random Access Memory) 등을 더 포함할 수 있다. 이와는 다르게, 버퍼 메모리(1440)는 전술한 실시예의 반도체 장치를 포함하지 않고 휘발성인 특성을 가지는 SRAM(Static Random Access Memory), DRAM(Dynamic Random Access Memory), 비휘발성인 특성을 가지는 ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Phase Change Random Access Memory), RRAM(Resistive Random Access Memory), STTRAM(Spin Transfer Torque Random Access Memory), MRAM(Magnetic Random Access Memory) 등을 포함할 수 있다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 다양한 변경이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
10: 로우 라인 11: 하부 전극
12: 스위칭막 13: 중간 전극
14: 가변 저항막 15: 상부 전극
16: 컬럼 라인 17: 제1 보호막
18: 제1 절연막 19: 제2 보호막
20: 제2 절연막 21: 인터페이스막

Claims (29)

  1. 반도체 메모리를 포함하는 전자 장치로서,
    상기 반도체 메모리는,
    로우 라인들;
    상기 로우 라인들과 교차한 컬럼 라인들;
    상기 로우 라인들과 상기 컬럼 라인들의 교차 영역에 위치되고, 상부 전극 및 하부 전극을 포함한 메모리 셀들; 및
    상기 메모리 셀들의 하부 전극과 상기 로우 라인들의 사이에 위치되고, 상기 로우 라인들에 비해 좁은 폭을 갖는 인터페이스막들
    을 포함하고,
    상기 로우 라인들은 상기 하부 전극에 비해 좁은 폭을 갖는 전자 장치.
  2. 제1항에 있어서,
    상기 인터페이스막들 각각은 상기 하부 전극에 비해 좁은 폭을 갖는
    전자 장치.
  3. 제1항에 있어서,
    상기 하부 전극은 상면에 비해 하면이 넓은 폭을 갖고, 상기 인터페이스막들 각각은 상기 하부 전극의 하면에 비해 좁은 폭을 갖는
    전자 장치.
  4. 제1항에 있어서,
    상기 하부 전극은 상면에 비해 하면이 넓은 폭을 갖고, 상기 인터페이스막들 각각이 상기 하부 전극의 상면에 비해 좁은 폭을 갖는
    전자 장치.
  5. 삭제
  6. 제1항에 있어서,
    상기 메모리 셀들 각각은 상기 상부 전극과 상기 하부 전극의 사이에 위치된 가변저항막을 포함하고, 상기 인터페이스막들 각각은 상기 가변저항막에 비해 좁은 폭을 갖는
    전자 장치.
  7. 제1항에 있어서,
    상기 메모리 셀들 각각은 상기 하부 전극과 상기 상부 전극의 사이에 적층된 가변저항막, 중간 전극 및 스위칭막을 포함하고, 상기 인터페이스막들 각각은 상기 스위칭막에 비해 좁은 폭을 갖는
    전자 장치.
  8. 제1항에 있어서,
    상기 인터페이스막들은 텅스텐실리콘질화물(WSiNx)을 포함하고, 상기 로우 라인들은 텅스텐(W)을 포함하는
    전자 장치.
  9. 제1항에 있어서,
    상기 로우 라인들은 제1 방향으로 확장되고, 상기 컬럼 라인들은 상기 제1 방향과 교차된 제2 방향으로 확장되고, 상기 인터페이스막들의 제2 방향 폭이 상기 로우 라인들의 제2 방향 폭 및 상기 하부 전극의 제2 방향 폭에 비해 좁은
    전자 장치.
  10. 제1항에 있어서,
    상기 로우 라인들은 제1 방향으로 확장되고, 상기 컬럼 라인들은 상기 제1 방향과 교차된 제2 방향으로 확장되고, 상기 인터페이스막들은 상기 제1 방향으로 확장된
    전자 장치.
  11. 제10항에 있어서,
    상기 인터페이스막들의 상부면은 상기 제2 방향으로 이웃한 메모리 셀들의 사이에 위치된 그루브들을 포함하는
    전자 장치.
  12. 제1항에 있어서,
    상기 인터페이스막들은 상기 로우 라인들과 상기 컬럼 라인들의 상기 교차 영역에 위치된
    전자 장치.
  13. 제1항에 있어서,
    상기 로우 라인들은 제1 방향으로 확장되고, 상기 컬럼 라인들은 상기 제1 방향과 교차된 제2 방향으로 확장되고, 상기 제2 방향으로 이웃한 인터페이스막들 간의 거리는 상기 제2 방향으로 이웃한 로우 라인들 간의 거리에 비해 넓은
    전자 장치.
  14. 제1항에 있어서,
    상기 로우 라인들은 제1 방향으로 확장되고, 상기 컬럼 라인들은 상기 제1 방향과 교차된 제2 방향으로 확장되고, 상기 제2 방향으로 이웃한 인터페이스막들 간의 거리는 상기 제2 방향으로 이웃한 메모리 셀들 간의 거리에 비해 넓은
    전자 장치.
  15. 반도체 메모리를 포함하는 전자 장치로서,
    상기 반도체 메모리는,
    로우 라인들;
    상기 로우 라인들과 교차한 컬럼 라인들;
    상기 로우 라인들과 상기 컬럼 라인들의 교차 영역에 위치되고, 상부 전극 및 하부 전극을 포함한 메모리 셀들; 및
    상기 메모리 셀들의 하부 전극과 상기 로우 라인들의 사이에 위치되고, 상기 로우 라인들에 비해 식각률이 높은 물질을 포함하는 인터페이스막들
    을 포함하는 전자 장치.
  16. 제15항에 있어서,
    상기 인터페이스막들은 상기 로우 라인들에 비해 좁은 폭을 갖는
    을 포함하는 전자 장치.
  17. 제15항에 있어서,
    상기 인터페이스막들 각각은 상기 하부 전극에 비해 좁은 폭을 갖는
    전자 장치.
  18. 반도체 메모리를 포함하는 전자 장치의 제조 방법으로서,
    로우 라인용 도전막 상에 인터페이스용 도전막을 형성하는 단계;
    상기 인터페이스용 도전막 상에 하부 전극막 및 상부 전극막을 포함하는 셀 적층물을 형성하는 단계;
    상기 셀 적층물을 식각하여, 하부 전극 및 상부 전극을 포함하는 셀 패턴들을 형성하는 단계; 및
    상기 인터페이스용 도전막 및 로우 라인용 도전막을 식각하여, 로우 라인들 및 인터페이스막들을 형성하는 단계
    를 포함하고,
    상기 인터페이스막은 상기 하부 전극과 상기 로우 라인들의 사이에 위치되고, 상기 로우 라인들에 비해 좁은 폭을 갖고,
    상기 인터페이스용 도전막 및 상기 로우 라인용 도전막을 식각할 때, 상기 인터페이스용 도전막의 식각률이 상기 로우 라인용 도전막의 식각률에 비해 큰
    전자 장치의 제조 방법.
  19. 삭제
  20. 제18항에 있어서,
    상기 셀 패턴들 상에 컬럼 라인용 도전막을 형성하는 단계; 및
    상기 컬럼 라인용 도전막 및 상기 셀 패턴들을 식각하여, 컬럼 라인들 및 메모리 셀들을 형성하는 단계
    를 더 포함하는 전자 장치의 제조 방법.
  21. 제20항에 있어서,
    상기 로우 라인들은 제1 방향으로 확장되고, 상기 컬럼 라인들은 상기 제1 방향과 교차된 제2 방향으로 확장되고, 상기 셀 패턴들을 식각할 때, 상기 인터페이스막들의 상부면에 상기 제1 방향으로 이웃한 메모리 셀들의 사이에 위치된 그루브들이 형성되는
    전자 장치의 제조 방법.
  22. 제20항에 있어서,
    상기 셀 패턴들을 식각할 때 상기 인터페이스막들이 식각되고, 상기 인터페이스막들은 상기 로우 라인들과 상기 컬럼 라인들의 교차 영역에 위치된
    전자 장치의 제조 방법.
  23. 제18항에 있어서,
    상기 인터페이스막들이 상기 로우 라인들에 비해 좁은 폭을 갖는
    전자 장치의 제조 방법.
  24. 제18항에 있어서,
    상기 하부 전극은 상면에 비해 하면이 넓은 폭을 갖고, 상기 인터페이스막들 각각은 상기 하부 전극의 하면에 비해 좁은 폭을 갖는
    전자 장치의 제조 방법.
  25. 제18항에 있어서,
    상기 하부 전극은 상면에 비해 하면이 넓은 폭을 갖고, 상기 인터페이스막들 각각은 상기 하부 전극의 상면에 비해 좁은 폭을 갖는
    전자 장치의 제조 방법.
  26. 제18항에 있어서,
    상기 로우 라인들은 상기 하부 전극에 비해 좁은 폭을 갖는
    전자 장치의 제조 방법.
  27. 제18항에 있어서,
    상기 인터페이스막들은 텅스텐실리콘질화물(WSiN)을 포함하고, 상기 로우 라인들은 텅스텐(W)을 포함하는
    전자 장치의 제조 방법.
  28. 제18항에 있어서,
    상기 로우 라인들은 제1 방향으로 확장되고, 상기 제1 방향과 교차된 제2 방향으로 이웃한 인터페이스막들 간의 거리는 상기 제2 방향으로 이웃한 로우 라인들 간의 거리에 비해 넓은
    전자 장치의 제조 방법.
  29. 제18항에 있어서,
    상기 로우 라인들은 제1 방향으로 확장되고, 상기 제1 방향과 교차된 제2 방향으로 이웃한 인터페이스막들 간의 거리는 상기 제2 방향으로 이웃한 상기 셀 패턴들 간의 거리에 비해 넓은
    전자 장치의 제조 방법.
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