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KR102584517B1 - 디스플레이 장치 - Google Patents

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KR102584517B1
KR102584517B1 KR1020180024734A KR20180024734A KR102584517B1 KR 102584517 B1 KR102584517 B1 KR 102584517B1 KR 1020180024734 A KR1020180024734 A KR 1020180024734A KR 20180024734 A KR20180024734 A KR 20180024734A KR 102584517 B1 KR102584517 B1 KR 102584517B1
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disposed
pixel
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김선호
이선희
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삼성디스플레이 주식회사
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Abstract

본 발명의 일 실시예는, 기판; 상기 디스플레이영역에 배치되고, 서로 인접한 제1화소회로와 제2화소회로 사이 영역에 개구 또는 그루브(groove)로 형성된 하부 벨리(valley)를 갖는 무기절연층; 상기 하부 벨리를 채우면서 상기 제1화소회로와 제2화소회로에 전면(全面)적으로 배치되는 제1유기평탄화층; 및 상기 제1유기평탄화층 상에 배치되며, 상기 제1화소회로와 상기 제2화소회로를 연결하는 연결배선;을 포함하는, 디스플레이 장치를 개시한다.

Description

디스플레이 장치{Display Device}
본 발명의 실시예들은 디스플레이 장치에 관한 것이다.
일반적으로 디스플레이 장치는 디스플레이소자 및 디스플레이소자에 인가되는 전기적 신호를 제어하기 위한 전자소자들을 포함한다. 전자소자들은 박막트랜지스터(TFT; Thin Film Transistor), 스토리지 커패시터 및 복수의 배선들을 포함한다.
디스플레이소자의 발광 여부 및 발광 정도를 정확하게 제어하기 위해, 하나의 디스플레이소자에 전기적으로 연결되는 박막트랜지스터들의 개수가 증가하였으며, 이러한 박막트랜지스터들에 전기적 신호를 전달하는 배선들의 개수 역시 증가하였다. 이에 따라, 디스플레이 장치의 고집적화를 구현하는 동시에 불량 발생을 줄일 수 있는 방안에 대한 연구가 활발히 진행되고 있다.
본 발명의 실시예들은 외부 충격에 강건하면서도 유연할 수 있는 디스플레이 장치를 제공하고자 한다.
그러나 이러한 과제는 예시적인 것으로, 이에 의해 본 발명의 범위가 한정되는 것은 아니다.
본 발명의 일 실시예는, 복수의 화소회로 및 상기 복수의 화소회로 각각에 연결된 복수의 디스플레이소자를 구비하여 화상을 구현하는 디스플레이영역 및 상기 디스플레이영역 외측의 주변영역을 포함하는 기판; 상기 디스플레이영역에 배치되고, 서로 인접한 제1화소회로와 제2화소회로 사이 영역에 개구 또는 그루브(groove)로 형성된 하부 벨리(valley)를 갖는 무기절연층; 상기 하부 벨리를 채우면서 상기 제1화소회로와 제2화소회로에 전면(全面)적으로 배치되는 제1유기평탄화층; 및 상기 제1유기평탄화층 상에 배치되며, 상기 제1화소회로와 상기 제2화소회로를 연결하는 연결배선;을 포함하며, 상기 연결배선은 상기 제1유기평탄화층을 관통하는 제1콘택홀을 통해서 상기 제1화소회로에 배치된 제1도전층과 연결되며, 상기 제1유기평탄화층을 관통하는 제2콘택홀을 통해서 상기 제2화소회로에 배치된 제2도전층과 연결되는, 디스플레이 장치를 개시한다.
일 실시예에 있어서, 상기 제1도전층과 상기 제2도전층은 상기 하부 벨리를 사이에 두고 이격되어 배치되며, 상기 제1도전층과 상기 제2도전층은 상기 무기절연층의 상면에 배치될 수 있다.
일 실시예에 있어서, 상기 무기절연층은 제1게이트절연층 및 상기 제1게이트절연층 상에 배치된 제2게이트절연층을 포함하고, 상기 제1도전층 및 상기 제2도전층은 상기 제1게이트절연층 상에서 상기 하부 벨리를 사이에 두고 이격되어 배치되고, 상기 제2게이트절연층은 상기 제1도전층 및 상기 제2도전층을 덮으며, 상기 제1콘택홀 및 제2콘택홀은 상기 제2게이트절연층을 관통할 수 있다.
일 실시예에 있어서, 상기 하부 벨리는 상기 복수의 화소회로들 중 적어도 일부를 둘러싸며 배치할 수 있다.
일 실시예에 있어서, 상기 연결배선 상에 배치되며, 상기 제1화소회로와 상기 제2화소회로 사이 영역에 개구 또는 그루브로 형성된 상부 벨리를 갖는 층간절연층;을 더 포함할 수 있다.
일 실시예에 있어서, 상기 상부 벨리를 채우며, 상기 제1화소회로 및 상기 제2화소회로에 전면적으로 배치되는 제2유기평탄화층;을 더 포함할 수 있다.
일 실시예에 있어서, 상기 복수의 화소회로는 상기 제2화소회로와 인접한 제3화소회로를 포함하고, 상기 연결배선과 동일층에 배치되며, 상기 제2화소회로와 상기 제3화소회로를 연결하는 추가 연결배선; 및 상기 추가 연결배선 상에 배치되며, 상기 제2화소회로와 상기 제3화소회로 사이의 영역에 상부 벨리를 갖는 층간절연층;을 더 포함할 수 있다.
일 실시예에 있어서, 상기 추가 연결배선은 상기 연결배선과 일체(一體)로 형성될 수 있다.
일 실시예에 있어서, 상기 복수의 화소회로 각각은, 구동 박막트랜지스터 및 스토리지 커패시터를 구비하며, 상기 구동 박막트랜지스터와 스토리지 커패시터는 중첩되어 배치될 수 있다.
일 실시예에 있어서, 상기 주변영역에서, 상기 제1방향으로 연장된 벤딩축을 중심으로 벤딩된 벤딩영역에 배치된 벤딩 유기물층; 및 상기 벤딩 유기물층 상부를 상기 제2방향으로 지나는 팬아웃배선을 포함할 수 있다.
본 발명의 다른 실시예는, 화상을 구현하는 디스플레이영역에 제1방향으로 순차 배치된 제1화소회로, 제2화소회로, 및 제3화소회로를 포함하는 디스플레이 장치에 있어서, 상기 제1화소회로와 상기 제2화소회로 사이의 제1영역에 개구 또는 그루브(groove)로 형성된 제1하부 벨리(valley)를 갖는 무기절연층; 상기 제1하부 벨리를 채우면서 상기 제1화소회로, 제2화소회로 및 제3화소회로에 전면(全面)적으로 배치되는 제1유기평탄화층; 상기 제1유기평탄화층 상에 배치되며, 상기 제1영역과 중첩배치되어 상기 제1화소회로와 상기 제2화소회로를 연결하는 제1연결배선; 상기 제1유기평탄화층 상에 배치되며, 상기 제2화소회로와 상기 제3화소회로를 연결하는 제2연결배선; 상기 제1연결배선 및 상기 제2연결배선 상에 배치되며, 상기 제2화소회로와 상기 제3화소회로 사이의 제2영역에 개구 또는 그루브로 형성된 제2상부 벨리를 갖는 층간절연층; 및 상기 제2상부 벨리를 채우면서 상기 제1화소회로, 제2화소회로 및 제3화소회로에 전면(全面)적으로 배치되는 제2유기평탄화층;을 포함하는 디스플레이 장치를 개시한다.
일 실시예에 있어서, 상기 층간절연층은 상기 제1영역에 대응되도록 개구 또는 그루브로 형성된 제1상부 벨리를 더 포함할 수 있다.
일 실시예에 있어서, 상기 무기절연층은 상기 제2영역에 대응되도록 개구 또는 그루브로 형성된 제2하부 벨리를 더 포함할 수 있다.
일 실시예에 있어서, 상기 층간절연층 상에 배치되며 상기 제1방향과 교차되는 제2방향으로 연장된 세로 연결배선;을 더 포함할 수 있다.
일 실시예에 있어서, 상기 세로 연결배선은 구동전압선 및 데이터선을 포함할 수 있다.
일 실시예에 있어서, 상기 무기절연층은 제1게이트절연층 및 상기 제1게이트절연층 상에 배치된 제2게이트절연층을 포함하고, 상기 제1화소영역에서 상기 제1게이트절연층 상에 배치된 제1도전층; 및 상기 제2화소영역에서 상기 제1게이트절연층 상에 배치된 제2도전층;을 더 포함하며,상기 제1도전층 및 상기 제2도전층은 상기 하부 벨리를 사이에 두고 이격되어 배치되며, 상기 제1연결배선은 상기 제1유기평탄화층 및 상기 제1게이트절연층을 관통하는 제1콘택홀 및 제2콘택홀을 통해서 상기 제1도전층과 상기 제2도전층에 각각 연결될 수 있다.
일 실시예에 있어서, 상기 하부 벨리 및 상기 상부 벨리 중 적어도 하나는 상기 복수의 화소회로들 중 적어도 일부를 둘러싸며 배치할 수 있다.
일 실시예에 있어서, 상기 제1화소회로 및 상기 제2화소회로는 각각 구동 박막트랜지스터 및 스토리지 커패시터를 포함하고, 상기 구동 박막트랜지스터와 스토리지 커패시터는 서로 중첩되며, 상기 제1화소회로의 스토리지 커패시터의 상부 전극과 상기 제2화소회로의 스토리지 커패시터의 상부 전극은 상기 제1연결배선의 하나인 메쉬 연결선에 의해서 연결될 수 있다.
일 실시예에 있어서, 상기 제1화소회로, 제2화소회로, 및 제3화소회로 각각은, 화소전극, 상기 화소전극과 대향하는 대향전극, 및 상기 화소전극과 상기 대향전극 사이에 개재되는 유기발광층을 포함하는 중간층을 포함하는 유기발광소자; 및 상기 유기발광소자를 덮는 봉지층;을 더 구비하며, 상기 봉지층은 제1무기봉지층과, 제2무기봉지층과, 상기 제1무기봉지층과 상기 제2무기봉지층 사이에 개재된 유기봉지층을 포함할 수 있다.
일 실시예에 있어서, 상기 디스플레이 장치는 디스플레이 영역이 접히거나 감길 수 있다.
상기한 바와 같이, 본 발명의 실시예들에 의한 디스플레이 장치는 하부 벨리를 갖는 무기절연층 및 이를 채우는 유기평탄화층을 구비하는 바, 외부 충격에 대해서 강건하면서도 유연할 수 있다.
물론 이러한 효과에 의해 본 발명의 범위가 한정되는 것은 아니다.
도 1은 본 발명의 일 실시예에 따른 디스플레이 장치를 개략적으로 나타낸 면도이다.
도 2는 본 발명의 일 실시예에 따른 유기발광표시장치를 개략적으로 나타낸 블록도이다.
도 3는 도 1의 디스플레이 장치에 구비된 하나의 화소의 등가 회로도이다.
도 4는 서로 인접한 두개의 화소의 복수의 박막트랜지스터들, 스토리지 커패시터 및 화소전극의 위치를 개략적으로 나타낸 배치도이다.
도 5 내지 도 9는 도 4에 도시된 복수개의 박막트랜지스터들, 스토리지 커패시터 및 화소전극과 같은 구성요소들을 층별로 개략적으로 도시하는 배치도들이다.
도 10은 도 4를 I-I', 및 II-II' 으로 자른 단면도이다.
도 11은 도 4를 III-III'로 자른 단면도의 일부이다.
도 12는 본 발명의 다른 실시예에 따른 디스플레이 장치의 일부를 도시한 단면도이다.
도 13은 본 발명의 또 다른 실시예에 따른 디스플레이 장치의 일부를 도시한 단면도이다.
도 14는 본 발명의 또 다른 실시예에 따른 디스플레이 장치의 일부를 도시한 단면도이다.
도 15는 본 발명의 또 다른 실시예에 따른 디스플레이 장치의 일부를 도시한 단면도이다.
도 16은 본 발명의 또 다른 실시예에 따른 디스플레이 장치의 일부를 도시한 평면도이다.
도 17은 본 발명의 또 다른 실시예에 따른 디스플레이 장치의 일부를 도시한 평면도이다.
도 18은 본 발명의 또 다른 실시예에 따른 디스플레이 장치를 개략적으로 나타낸 도면이다.
도 19는 본 발명의 또 다른 실시예에 따른 디스플레이 장치를 개략적으로 나타낸 도면이다.
도 20은 본 발명의 또 다른 실시예에 따른 디스플레이 장치를 개략적으로 나타낸 도면이다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 본 발명의 효과 및 특징, 그리고 그것들을 달성하는 방법은 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 다양한 형태로 구현될 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명하기로 하며, 도면을 참조하여 설명할 때 동일하거나 대응하는 구성 요소는 동일한 도면부호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
이하의 실시예에서, 제1, 제2 등의 용어는 한정적인 의미가 아니라 하나의 구성 요소를 다른 구성 요소와 구별하는 목적으로 사용되었다.
이하의 실시예에서, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
이하의 실시예에서, 포함하다 또는 가지다 등의 용어는 명세서상에 기재된 특징, 또는 구성요소가 존재함을 의미하는 것이고, 하나 이상의 다른 특징들 또는 구성요소가 부가될 가능성을 미리 배제하는 것은 아니다.
이하의 실시예에서, 막, 영역, 구성 요소 등의 부분이 다른 부분 위에 또는 상에 있다고 할 때, 다른 부분의 바로 위에 있는 경우뿐만 아니라, 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 있는 경우도 포함한다.
도면에서는 설명의 편의를 위하여 구성 요소들이 그 크기가 과장 또는 축소될 수 있다. 예컨대, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다.
어떤 실시예가 달리 구현 가능한 경우에 특정한 공정 순서는 설명되는 순서와 다르게 수행될 수도 있다. 예를 들어, 연속하여 설명되는 두 공정이 실질적으로 동시에 수행될 수도 있고, 설명되는 순서와 반대의 순서로 진행될 수 있다.
이하의 실시예에서, 막, 영역, 구성 요소 등이 연결되었다고 할 때, 막, 영역, 구성 요소들이 직접적으로 연결된 경우뿐만 아니라 막, 영역, 구성요소들 중간에 다른 막, 영역, 구성 요소들이 개재되어 간접적으로 연결된 경우도 포함한다. 예컨대, 본 명세서에서 막, 영역, 구성 요소 등이 전기적으로 연결되었다고 할 때, 막, 영역, 구성 요소 등이 직접 전기적으로 연결된 경우뿐만 아니라, 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 간접적으로 전기적 연결된 경우도 포함한다.
도 1은 본 발명의 일 실시예에 따른 디스플레이 장치를 개략적으로 나타낸 면도이다.
기판(110)의 디스플레이영역(DA)에는 유기발광소자(organic light-emitting device, OLED)와 같은 다양한 디스플레이소자를 구비한 화소(PX)들이 배치될 수 있다. 기판(110)의 주변영역(PA)에는 디스플레이영역(DA)에 인가할 전기적 신호를 전달하는 다양한 배선들이 위치할 수 있다. 이하에서는 편의상 디스플레이소자로서 유기발광소자를 구비하는 디스플레이 장치에 대해 설명한다. 하지만, 본 발명이 이에 한정되는 것은 아니며, 액정표시장치, 전기영동표시장치, 무기 EL 표시장치 등 다양한 방식의 디스플레이 장치에 적용될 수 있다.
도 2는 본 발명의 일 실시예에 따른 디스플레이 장치를 개략적으로 나타낸 블록도이다.
본 발명의 일 실시예에 의한 디스플레이 장치는 복수의 화소(PX)를 포함하는 표시부(10), 스캔 구동부(20), 데이터 구동부(30), 발광 제어 구동부(40), 및 제어부(50)를 포함한다.
표시부(10)는 디스플레이영역에 배치되며, 복수의 스캔선(SL1 내지 SLn+1, scanning line), 복수의 데이터선(DL1 내지 DLm), 및 복수의 발광제어선(EL1 내지 ELn)의 교차부에 위치되어, 대략 행렬 형태로 배열된 복수의 화소(PX)를 포함한다. 복수의 스캔선(SL1 내지 SLn+1) 및 복수의 발광제어선(EL1 내지 ELn)은 행 방향인 제2방향으로 연장되고, 복수의 데이터선(DL1 내지 DLm) 및 구동전압선(ELVDDL)은 열 방향인 제1방향으로 연장되어 있다. 하나의 화소 라인에서 복수의 스캔선(SL1 내지 SLn+1)의 n 값은 복수의 발광제어선(EL1 내지 ELn)의 n 값과 상이할 수 있다.
각 화소(PX)는 표시부(10)에 전달되는 복수의 스캔선(SL1 내지 SLn+1) 중 세 개의 스캔선에 연결되어 있다. 스캔 구동부(20)는 복수의 스캔선(SL1 내지 SLn+1)을 통해 각 화소(PX)에 세 개의 스캔 신호를 생성하여 전달한다. 즉, 스캔 구동부(20)는 스캔선(SL2~SLn), 이전 스캔선(SL1~SLn-1) 또는 이후 스캔선(SL3~ SLn+1)으로 스캔 신호를 순차적으로 공급한다.
초기화전압선(IL)은 외부의 전원 공급원(VINT)으로부터 초기화 전압을 인가받아 각 화소(PX)에 공급할 수 있다.
또한, 각 화소(PX)는 표시부(10)에 연결되는 복수의 데이터선(DL1 내지 DLm) 중 하나의 데이터선, 표시부(10)에 연결되는 복수의 발광제어선(EL1 내지 ELn) 중 하나의 발광제어선에 연결되어 있다.
데이터 구동부(30)는 복수의 데이터선(DL1 내지 DLm)을 통해 각 화소(PX)에 데이터 신호를 전달한다. 데이터 신호는 제1스캔선(SL2~SLn)으로 스캔 신호가 공급될 때마다 스캔 신호에 의해 선택된 화소(PX)로 공급된다.
발광 제어 구동부(40)는 복수의 발광제어선(EL1 내지 ELn)을 통해 각 화소에 발광 제어 신호를 생성하여 전달한다. 발광 제어 신호는 화소(PX)의 발광 시간을 제어한다. 발광 제어 구동부(40)는 화소(PX)의 내부 구조에 따라 생략될 수도 있다.
제어부(50)는 외부에서 전달되는 복수의 영상 신호(IR, IG, IB)를 복수의 영상 데이터 신호(DR, DG, DB)로 변경하여 데이터 구동부(30)에 전달한다. 또한 제어부(50)는 수직동기신호(Vsync), 수평동기신호(Hsync), 및 클럭신호(MCLK)를 전달받아 상기 스캔 구동부(20), 데이터 구동부(30), 및 발광 제어 구동부(40)의 구동을 제어하기 위한 제어 신호를 생성하여 각각에 전달한다. 즉, 제어부(50)는 스캔 구동부(20)를 제어하는 스캔 구동 제어 신호(SCS), 데이터 구동부(30)를 제어하는 데이터 구동 제어 신호(DCS), 및 발광 제어 구동부(40)를 제어하는 발광 구동 제어 신호(ECS)를 각각 생성하여 전달한다.
복수의 화소(PX) 각각은 외부의 구동전원전압(ELVDD) 및 공통전원전압(ELVSS)을 공급받는다. 구동전원전압(ELVDD)은 소정의 하이 레벨 전압일 수 있고, 공통전원전압(ELVSS)은 상기 구동전원전압(ELVDD)보다 낮은 전압이거나 접지 전압일 수 있다. 구동전원전압(ELVDD)은 구동전압선(ELVDDL)을 통해 각 화소(PX)로 공급된다.
복수의 화소(PX) 각각은 복수의 데이터선(DL1 내지 DLm)을 통해 전달된 데이터 신호에 따라 발광 소자로 공급되는 구동 전류에 의해 소정 휘도의 빛을 발광한다.
도 3은 본 발명의 일 실시예에 따른 디스플레이 장치에 구비된 하나의 화소의 등가 회로도이다.
도 3을 참조하면, 각 화소(PX)는 신호선들((121, 122, 123, 151), 초기화전압선(131), 구동전압선(152)에 연결된 화소회로(PC) 및 화소회로(PC)에 연결된 발광소자, 예컨대 유기발광소자(OLED)를 포함한다.
화소회로(PC)는 복수개의 박막트랜지스터들(T1, T2, T3, T4, T5, T6, T7), 및 스토리지 커패시터(storage capacitor, Cst)를 포함한다.
도 3에서는 하나의 화소(PX) 마다 신호선들(121, 122, 123, 151), 초기화전압선(131) 및 구동전압선(152)이 구비된 경우를 도시하고 있으나, 본 발명은 이에 한정되지 않는다. 또 다른 실시예로서, 신호선들(121, 122, 123, 151) 중 적어도 어느 하나, 또는/및 초기화전압선(131)은 이웃하는 화소들에서 공유될 수 있다.
박막트랜지스터는 구동 박막트랜지스터(driving TFT, T1), 스위칭 박막트랜지스터(switching TFT, T2), 보상 박막트랜지스터(T3), 제1초기화 박막트랜지스터(T4), 동작제어 박막트랜지스터(T5), 발광제어 박막트랜지스터(T6) 및 제2초기화 박막트랜지스터(T7)를 포함할 수 있다.
신호선은 스캔신호(Sn)를 전달하는 스캔선(121), 제1초기화 박막트랜지스터(T4)와 제2초기화 박막트랜지스터(T7)에 이전 스캔신호(Sn-1)를 전달하는 이전 스캔선(122), 동작제어 박막트랜지스터(T5) 및 발광제어 박막트랜지스터(T6)에 발광제어신호(En)를 전달하는 발광제어선(123), 스캔선(121)과 교차하며 데이터신호(Dm)를 전달하는 데이터선(151)을 포함한다. 구동전압선(152)은 구동 박막트랜지스터(T1)에 구동전압(ELVDD)을 전달하며, 초기화전압선(131)은 구동 박막트랜지스터(T1) 및 화소전극을 초기화하는 초기화전압(Vint)을 전달한다.
구동 박막트랜지스터(T1)의 구동 게이트전극(G1)은 스토리지 커패시터(Cst)의 제1전극(Cst1)에 연결되어 있고, 구동 박막트랜지스터(T1)의 구동 소스전극(S1)은 동작제어 박막트랜지스터(T5)를 경유하여 하부 구동전압선(152)에 연결되어 있으며, 구동 박막트랜지스터(T1)의 구동 드레인전극(D1)은 발광제어 박막트랜지스터(T6)를 경유하여 유기발광소자(OLED)의 화소전극과 전기적으로 연결되어 있다. 구동 박막트랜지스터(T1)는 스위칭 박막트랜지스터(T2)의 스위칭 동작에 따라 데이터신호(Dm)를 전달받아 유기발광소자(OLED)에 구동전류(IOLED)를 공급한다.
스위칭 박막트랜지스터(T2)의 스위칭 게이트전극(G2)은 스캔선(121)에 연결되어 있고, 스위칭 박막트랜지스터(T2)의 스위칭 소스전극(S2)은 데이터선(151)에 연결되어 있으며, 스위칭 박막트랜지스터(T2)의 스위칭 드레인전극(D2)은 구동 박막트랜지스터(T1)의 구동 소스전극(S1)에 연결되어 있으면서 동작제어 박막트랜지스터(T5)를 경유하여 하부 구동전압선(152)에 연결되어 있다. 스위칭 박막트랜지스터(T2)는 스캔선(121)을 통해 전달받은 스캔신호(Sn)에 따라 턴-온되어 데이터선(151)으로 전달된 데이터신호(Dm)를 구동 박막트랜지스터(T1)의 구동 소스전극(S1)으로 전달하는 스위칭 동작을 수행한다.
보상 박막트랜지스터(T3)의 보상 게이트전극(G3)은 스캔선(121)에 연결되어 있고, 보상 박막트랜지스터(T3)의 보상 소스전극(S3)은 구동 박막트랜지스터(T1)의 구동 드레인전극(D1)에 연결되어 있으면서 발광제어 박막트랜지스터(T6)를 경유하여 유기발광소자(OLED)의 화소전극과 연결되어 있고, 보상 박막트랜지스터(T3)의 보상 드레인전극(D3)은 스토리지 커패시터(Cst)의 제1전극(Cst1), 제1초기화 박막트랜지스터(T4)의 제1초기화 드레인전극(D4) 및 구동 박막트랜지스터(T1)의 구동 게이트전극(G1)에 연결되어 있다. 보상 박막트랜지스터(T3)는 스캔선(121)을 통해 전달받은 스캔신호(Sn)에 따라 턴-온되어 구동 박막트랜지스터(T1)의 구동 게이트전극(G1)과 구동 드레인전극(D1)을 전기적으로 연결하여 구동 박막트랜지스터(T1)를 다이오드 연결시킨다.
제1초기화 박막트랜지스터(T4)의 제1초기화 게이트전극(G4)은 이전 스캔선(122)에 연결되어 있고, 제1초기화 박막트랜지스터(T4)의 제1초기화 드레인전극(D4)은 제2초기화 박막트랜지스터(T7)의 제2초기화 드레인전극(D7)과 초기화전압선(131)에 연결되어 있으며, 제1초기화 박막트랜지스터(T4)의 제1초기화 소스전극(S4)은 스토리지 커패시터(Cst)의 제1전극(Cst1), 보상 박막트랜지스터(T3)의 보상 드레인전극(D3) 및 구동 박막트랜지스터(T1)의 구동 게이트전극(G1)에 연결되어 있다. 제1초기화 박막트랜지스터(T4)는 이전 스캔선(122)을 통해 전달받은 이전 스캔신호(Sn-1)에 따라 턴-온되어 초기화전압(Vint)을 구동 박막트랜지스터(T1)의 구동 게이트전극(G1)에 전달하여 구동 박막트랜지스터(T1)의 구동 게이트전극(G1)의 전압을 초기화시키는 초기화동작을 수행한다.
동작제어 박막트랜지스터(T5)의 동작제어 게이트전극(G5)은 발광제어선(123)에 연결되어 있으며, 동작제어 박막트랜지스터(T5)의 동작제어 소스전극(S5)은 하부 구동전압선(152)과 연결되어 있고, 동작제어 박막트랜지스터(T5)의 동작제어 드레인전극(D5)은 구동 박막트랜지스터(T1)의 구동 소스전극(S1) 및 스위칭 박막트랜지스터(T2)의 스위칭 드레인전극(D2)과 연결되어 있다.
발광제어 박막트랜지스터(T6)의 발광제어 게이트전극(G6)은 발광제어선(123)에 연결되어 있고, 발광제어 박막트랜지스터(T6)의 발광제어 소스전극(S6)은 구동 박막트랜지스터(T1)의 구동 드레인전극(D1) 및 보상 박막트랜지스터(T3)의 보상 소스전극(S3)에 연결되어 있으며, 발광제어 박막트랜지스터(T6)의 발광제어 드레인전극(D6)은 제2초기화 박막트랜지스터(T7)의 제2초기화 소스전극(S7) 및 유기발광소자(OLED)의 화소전극에 전기적으로 연결되어 있다.
동작제어 박막트랜지스터(T5) 및 발광제어 박막트랜지스터(T6)는 발광제어선(123)을 통해 전달받은 발광제어신호(En)에 따라 동시에 턴-온되어, 구동전압(ELVDD)이 유기발광소자(OLED)에 전달되어 유기발광소자(OLED)에 구동전류(IOLED)가 흐르도록 한다.
제2초기화 박막트랜지스터(T7)의 제2초기화 게이트전극(G7)은 이전 스캔선(122)에 연결되어 있고, 제2초기화 박막트랜지스터(T7)의 제2초기화 소스전극(S7)은 발광제어 박막트랜지스터(T6)의 발광제어 드레인전극(D6) 및 유기발광소자(OLED)의 화소전극에 연결되어 있으며, 제2초기화 박막트랜지스터(T7)의 제2초기화 드레인전극(D7)은 제1초기화 박막트랜지스터(T4)의 제1초기화 소스전극(S4) 및 초기화전압선(131)에 연결되어 있다. 제2초기화 박막트랜지스터(T7)는 이전 스캔선(122)을 통해 전달받은 이전 스캔신호(Sn-1)에 따라 턴-온되어 유기발광소자(OLED)의 화소전극을 초기화시킨다.
도 3에서는 초기화 박막트랜지스터(T4)와 제2초기화 박막트랜지스터(T7)가 이전 스캔선(122)에 연결된 경우를 도시하였으나, 본 발명은 이에 한정되지 않는다. 또 다른 실시예로서, 초기화 박막트랜지스터(T4)는 이전 스캔선(122)에 연결되어 이전 스캔신호(Sn-1)에 따라 구동하고, 제2초기화 박막트랜지스터(T7)는 별도의 신호선(예컨대, 이후 스캔선)에 연결되어 상기 신호선에 전달되는 신호에 따라 구동될 수 있다. 한편, 도 3의 소스전극들(S1~S7) 및 드레인전극들(D1~D4)은 트랜지스터의 종류(p-type or n-type)에 따라 위치가 서로 바뀔 수 있다.
일 실시예에 따른 각 화소(PX)의 구체적 동작은 다음과 같다.
초기화 기간 동안, 이전 스캔선(122)을 통해 이전 스캔신호(Sn-1)가 공급되면, 이전 스캔신호(Sn-1)에 대응하여 초기화 박막트랜지스터(T4)가 턴-온(Turn on)되며, 초기화전압선(131)으로부터 공급되는 초기화전압(Vint)에 의해 구동 박막트랜지스터(T1)가 초기화된다.
데이터 프로그래밍 기간 동안, 스캔선(121)을 통해 스캔신호(Sn)가 공급되면, 스캔신호(Sn)에 대응하여 스위칭 박막트랜지스터(T2) 및 보상 박막트랜지스터(T3)가 턴-온된다. 이 때, 구동 박막트랜지스터(T1)는 턴-온된 보상 박막트랜지스터(T3)에 의해 다이오드 연결되고, 순방향으로 바이어스 된다.
그러면, 데이터선(151)으로부터 공급된 데이터신호(Dm)에서 구동 박막트랜지스터(T1)의 문턱 전압(Threshold voltage, Vth)만큼 감소한 보상 전압(Dm+Vth, Vth는 (-)의 값)이 구동 박막트랜지스터(T1)의 구동 게이트전극(G1)에 인가된다.
스토리지 커패시터(Cst)의 양단에는 구동 전압(ELVDD)과 보상 전압(Dm+Vth)이 인가되고, 스토리지 커패시터(Cst)에는 양단 전압 차에 대응하는 전하가 저장된다.
발광 기간 동안, 발광제어선(123)으로부터 공급되는 발광제어신호(En)에 의해 동작제어 박막트랜지스터(T5) 및 발광제어 박막트랜지스터(T6)가 턴-온된다. 구동 박막트랜지스터(T1)의 게이트전극의 전압과 구동 전압(ELVDD) 간의 전압차에 따르는 구동 전류(IOLED)가 발생하고, 발광제어 박막트랜지스터(T6)를 통해 구동 전류(IOLED)가 유기발광소자(OLED)에 공급된다.
도 4는 본 발명의 일 실시예에 따른 디스플레이 장치에 있어서, 서로 인접한 화소회로들(PC1, PC2)의 복수의 박막트랜지스터들, 스토리지 커패시터의 위치를 개략적으로 나타낸 배치도이고, 도 5는 내지 도 9은 도 4에 도시된 복수개의 박막트랜지스터들, 스토리지 커패시터 및 화소전극과 같은 구성요소들을 층별로 개략적으로 도시하는 배치도들이다. 그리고 도 10는 도 4의 I-I'선 및 II-II'선에 따른 단면도이다.
도 4 내지 도 10을 참조하면, 본 발명의 일 실시예에 따른 디스플레이 장치는 복수의 화소회로(PC1, PC2) 사이 영역에 하부 벨리(VA1)를 갖는 무기절연층, 및 상기 하부 벨리(VA1)를 채우는 제1유기평탄화층(161)을 포함한다. 본 명세서에서, 하부 벨리(VA1)는 무기절연층의 일부 영역을 제거하여 형성된 개구 또는 그루브(groove)를 지칭한다.
또한, 본 실시예에 따른 디스플레이 장치는 제1유기평탄화층(161) 상에 배치되어, 상기 제1유기평탄화층(161)을 제1방향으로 가로지르는 가로 연결배선(140) 및/또는 제2방향으로 가로지르는 세로 연결배선(150)을 포함할 수 있다.
본 발명의 실시예에서, 가로 연결배선(140) 하부에 배치되며, 무기물을 포함하는 배리어층(101), 버퍼층(111), 제1게이트절연층(112), 제2게이트절연층(113)을 통칭하여 무기절연층이라 할 수 있다. 이러한 무기절연층은 서로 인접한 화소회로들 사이 영역에 개구 또는 그루브로 형성된 하부 벨리(VA1)을 포함할 수 있다.
도 10에서는 무기절연층이 그루브로 형성된 하부 벨리(VA1)를 갖는 것을 도시하고 있다. 즉, 배리어층(101)은 서로 인접합 화소인 제1화소회로(PC1) 및 제2화소회로(PC2)에 걸쳐서 연속적일 수 있다. 그리고 버퍼층(111), 제1게이트절연층(112), 제2게이트절연층(113)은 서로 인접한 화소들 사이 영역에서 개구들(111a, 112a, 113a)을 가질 수 있다.
이에 따라, 배리어층(101), 버퍼층(111), 제1게이트절연층(112), 제2게이트절연층(113)을 포함하는 무기절연층은 서로 인접한 화소들 사이 영역에 그루브로 형성된 하부벨리(VA1)를 갖는 것으로 이해될 수 있다. 상기 그루브는 무기절연층에 형성된 트렌치(trench)를 의미할 수 있다.
한편, 무기절연층의 개구라 함은 배리어층(101), 버퍼층(111), 제1게이트절연층(112), 제2게이트절연층(113)에 모두 개구가 형성되어, 기판(110)이 노출되도록 형성된 것을 의미할 수 있다.
물론 무기절연층은 이와 상이한 다양한 형태의 그루브를 포함할 수도 있다. 예컨대 배리어층(101)의 상면의 일부도 제거될 수도 있으며, 이와 달리 버퍼층(111)의 하면은 제거되지 않고 잔존할 수도 있는 등 다양한 변형이 가능하다.
무기절연층의 하부 벨리(VA1)의 폭(VAW1)은 수 um일 수 있다. 예컨대, 무기절연층의 하부 벨리(VA1)의 폭(VAW1)은 약 5um ~ 10um 사이의 값을 가질 수 있다.
이러한, 개구 또는 그루브(GR)로 형성된 하부 벨리(VA1)를 형성하기 위해서, 상기 제2게이트절연층(113)까지 형성한 이후, 별도의 마스크 공정 및 에칭 공정을 이용하여 수행될 수 있다. 상기 에칭 공정에 의해서 버퍼층(111), 제1게이트절연층(112), 제2게이트절연층(113)의 개구들(111a, 112a, 113a)을 형성할 수 있다. 상기 에칭 공정은 드라이 에칭 공정일 수 있다.
상기 무기절연층의 하부 벨리(VA1)에는 제1유기평탄화층(161)이 채워질 수 있다. 제1유기평탄화층(161)은 상기 하부 벨리(VA1)를 채우면서 제1화소회로(PC1) 및 제2화소회로(PC2) 영역에 전면적으로 배치될 수 있다. 그리고 가로 연결배선(140) 및 세로 연결배선(150)은 제1유기평탄화층(161)의 상부에 위치하게 된다.
이와 같은 무기절연층의 하부 벨리(VA1)는 복수의 화소회로들 사이에 적어도 일부 존재할 수 있다. 도 4에 있어서, 무기절연층의 하부 벨리(VA1)는 각각의 화소회로(PC1, PC2)를 둘러싸며 배치되고 있다. 즉, 하부 벨리(VA1)는 제1화소회로(PC1)의 둘레 및 제2화소회로(PC2)의 둘레를 감싸도록 배치되고 있다. 그러나, 본 발명은 이에 한정되지 않는다.
예컨대, 무기절연층의 하부 벨리(VA1)은 각각의 화소회로(PC1, PC2)를 둘러싸지 않고 제1화소회로(PC1) 및 제2화소(PC2) 사이 영역에서 제2방향으로 연장되도록 형성될 수 있다. 또는 무기절연층의 하부 벨리(VA1)는 복수의 화소들 사이 영역에서 제1방향으로 연장되도록 형성될 수 있는 등 다양한 변형이 가능하다.
이와 같은 무기절연층의 하부 벨리(VA1), 및 이를 채우는 제1유기평탄화층(161)은 디스플레이 장치가 외부 충격에 의해 받는 영향을 최소화하기 위해 도입된 것일 수 있다. 무기절연층은 그 경도가 제1유기평탄화층(161)보다 높기에 외부의 충격에 의해서 크랙이 발생할 확률이 매우 높으며, 무기절연층에 크랙이 발생할 경우 무기절연층 중간 또는 상부에 배치된 다양한 신호선들에도 크랙이 발생하여 단선 등의 불량이 발생할 확률이 매우 높게 된다.
하지만 본 실시예에 따른 디스플레이 장치의 경우, 무기절연층은 복수의 화소회로들 사이 영역에 하부 벨리(VA1)를 갖고, 상기 하부 벨리(VA1)를 제1유기평탄화층(161)이 채우고 있어, 외부 충격이 있더라도 크랙이 전파될 확률이 극히 낮게 된다. 또한, 제1유기평탄화층(161)은 그 경도가 무기물층보다 낮기에 외부 충격에 의한 스트레스를 제1유기평탄화층(161)이 흡수하여 제1유기평탄화층(161) 상에 위치하는 연결배선들(140, 150)에 스트레스가 집중되는 것을 효과적으로 최소화할 수 있다.
또한, 제1유기평탄화층(161)은 복수의 화소회로들에 전면적으로 배치되어 평탄한 상면을 제공하는 바, 연결배선들(140. 150)을 제조함에 있어서 불량 발생확률을 획기적으로 줄일 수 있다.
한편, 가로 연결배선(140) 및 세로 연결배선(150)은 제1유기평탄화층(161) 상에 배치되어, 복수의 화소회로들을 서로 연결할 수 있다. 이러한 가로 연결배선(140) 및 세로 연결배선(150)은 복수의 화소들에 전기적 신호를 전달하는 배선으로 기능할 수 있다.
이하, 도 4 내지 도 10을 참조하며, 본 발명의 일 실시예에 따른 디스플레이 장치에 대해서 구체적으로 살펴본다. 도 4는 복수의 화소회로(PC1, PC2)의 평면도를 나타내며, 각 화소회로에 연결된 유기발광소자는 생략되어 있다. 도 10은 복수의 화소회로(PC1, PC2)에 유기발광소자(OLED)가 연결된 복수의 화소(PX1, PX2)의 단면을 개략적으로 나타내고 있다.
도 5 내지 도 9 각각은 동일층에 위치하는 배선, 전극, 반도체층 등의 배치를 도시한 것으로서, 도 5 내지 도 8에 도시된 층들 사이에는 절연층이 개재될 수 있다. 예컨대, 도 5에 도시된 층과 도 6에 도시된 층 사이에는 제1게이트절연층(112, 도 10 참조)이 개재되고, 도 6에 도시된 층과 도 7에 도시된 층 사이에는 제2게이트절연층(113, 도 10 참조)이 개재되며, 도 7에 도시된 층과 도 8에 도시된 층 사이에는 제1유기평탄화층(161, 도 10 참조)이 개재된다. 또한, 도 8에 도시된 층과 도 9에 도시된 층 사이에는 층간절연층(115, 도 10 참조)이 개재된다. 전술한 절연층들 중 적어도 일부 절연층에 정의된 콘택홀을 통해, 도 5 내지 도 9에 도시된 층들은 서로 전기적으로 연결될 수 있다.
도 4, 도 5, 및 도 10을 참조하면, 구동 박막트랜지스터(T1), 스위칭 박막트랜지스터(T2), 보상 박막트랜지스터(T3), 제1초기화 박막트랜지스터(T4), 동작제어 박막트랜지스터(T5), 발광제어 박막트랜지스터(T6), 제2초기화 박막트랜지스터(T7)의 반도체층(AS1 내지 AS7)은 동일 층에 배치되며, 동일 물질을 포함한다. 예컨대, 반도체층(AS1 내지 AS7)은 다결정 실리콘으로 형성될 수 있다.
반도체층(AS1 내지 AS7)은 기판(110) 상에 배치된 버퍼층(111, 도 10 참조) 상에 배치된다. 기판(110)은 글라스재, 금속재, 또는 PET(Polyethylen terephthalate), PEN(Polyethylen naphthalate), 폴리이미드(Polyimide) 등과 같은 플라스틱재로 형성될 수 있다. 버퍼층(111)은 산화규소(SiOx)와 같은 산화막, 및/또는 질화규소(SiNx)와 같은 질화막으로 형성될 수 있다.
기판(110)은 글라스재, 세라믹재, 금속재, 또는 플렉서블 또는 벤더블 특성을 갖는 물질을 포함할 수 있다. 기판(110)이 플렉서블 또는 벤더블 특성을 갖는 경우, 기판(110)은 폴리에테르술폰(polyethersulphone, PES), 폴리아크릴레이트(polyacrylate, PAR), 폴리에테르 이미드(polyetherimide, PEI), 폴리에틸렌 나프탈레이트(polyethyelenen napthalate, PEN), 폴리에틸렌 테레프탈레이드(polyethyeleneterepthalate, PET), 폴리페닐렌 설파이드(polyphenylene sulfide, PPS), 폴리아릴레이트(polyallylate), 폴리이미드(polyimide, PI), 폴리카보네이트(polycarbonate, PC) 또는 셀룰로오스 아세테이트 프로피오네이트(cellulose acetate propionate, CAP)와 같은 고분자 수지를 포함할 수 있다. 기판(110)은 상기 물질의 단층 또는 다층구조를 가질 수 있으며, 다층구조의 경우 무기층을 더 포함할 수 있다. 일부 실시예에서, 기판(110)은 유기물/무기물/유기물의 구조를 가질 수 있다.
기판(110)과 버퍼층(111) 사이에는 배리어층(101)이 더 포함될 수 있다. 배리어층(101)은 기판(110) 등으로부터의 불순물이 반도체층(AS1 내지 AS7)으로 침투하는 것을 방지하거나 최소화하는 역할을 할 수 있다. 배리어층(101)은 산화물 또는 질화물과 같은 무기물, 또는 유기물, 또는 유무기 복합물을 포함할 수 있으며, 무기물과 유기물의 단층 또는 다층 구조로 이루어질 수 있다.
버퍼층(111)은 기판(110)의 상면의 평활성을 높이는 역할을 할 수 있으며, 실리콘옥사이드, 실리콘나이트라이드 및/또는 실리콘옥시나이트라이드 등과 같은 무기물을 포함할 수 있다.
구동 박막트랜지스터(T1)의 구동 반도체층(AS1), 스위칭 박막트랜지스터(T2)의 스위칭 반도체층(AS2), 보상 박막트랜지스터(T3)의 보상 반도체층(AS3), 제1초기화 박막트랜지스터(T4)의 제1초기화 반도체층(AS4), 동작제어 박막트랜지스터(T5)의 동작제어 반도체층(AS5), 발광제어 박막트랜지스터(T6)의 발광제어 반도체층(AS6), 및 제2초기화 박막트랜지스터(T7)의 제2초기화 반도체층(AS7)은, 서로 연결되며 다양한 형상으로 굴곡질 수 있다.
반도체층(AS1 내지 AS7)은 채널영역, 채널영역의 양 옆의 소스영역 및 드레인영역을 포함할 수 있다. 일 예로, 소스영역 및 드레인영역은 불순물로 도핑될 수 있으며, 불순물은 N형 불순물 또는 P형 불순물을 포함할 수 있다. 소스영역 및 드레인영역은, 각각 소스전극 및 드레인전극에 해당한다. 이하에서는, 소스전극이나 드레인전극 대신 소스영역 및 드레인영역이라는 용어를 사용한다.
구동 반도체층(AS1)은 구동 채널영역(A1), 구동 채널영역(A1)의 양측의 구동 소스영역(S1) 및 구동 드레인영역(D1)을 포함한다. 구동 반도체층(AS1)은 굴곡된 형상을 가져, 구동 채널영역(A1)은 다른 채널영역(A2 내지 A7)보다 길게 형성될 수 있다. 예컨대, 구동 반도체층(AS1)이 오메가 또는 알파벳 "S"와 같이 복수회 절곡된 형상을 가짐으로써, 좁은 공간 내에 긴 채널길이를 형성할 수 있다. 구동 채널영역(A1)이 길게 형성되므로, 구동 게이트전극(G1)에 인가되는 게이트 전압의 구동 범위(driving range)가 넓어지게 되어 유기발광소자(OLED)에서 방출되는 빛의 계조를 보다 정교하게 제어할 수 있으며, 표시 품질을 향상시킬 수 있다.
스위칭 반도체층(AS2)은 스위칭 채널영역(A2), 스위칭 채널영역(A2)의 양측의 스위칭 소스영역(S2) 및 스위칭 드레인영역(D2)을 포함한다. 스위칭 드레인영역(D2)은 구동 소스영역(S1)과 연결된다.
제1초기화 반도체층(AS4)은 제1초기화 채널영역(A4a,A4c), 제1초기화 채널영역(A4a,A4c)의 양측의 제1초기화 소스영역(S4) 및 제1초기화 드레인영역(D4)을 포함한다. 제1초기화 반도체층(AS4)에 형성되는 제1초기화 박막트랜지스터(T4)는 듀얼 박막트랜지스터로, 2개의 제1초기화 채널영역(A4a, A4c)을 구비하며, 제1초기화 채널영역(A4a,A4c)들 사이의 영역(A4b)은 불순물이 도핑된 영역으로, 국소적으로 듀얼 박막트랜지스터 중 어느 하나의 소스영역이면서 다른 하나의 드레인영역에 해당한다.
동작제어 반도체층(AS5)은 동작제어 채널영역(A5), 동작제어 채널영역(A5)의 양측의 동작제어 소스영역(S5) 및 동작제어 드레인영역(D5)을 포함한다. 동작제어 드레인영역(D5)은 구동 소스영역(S1)과 연결될 수 있다.
발광제어 반도체층(AS6)은 발광제어 채널영역(A6), 발광제어 채널영역(A6)의 양측의 발광제어 소스영역(S6) 및 발광제어 드레인영역(D6)을 포함한다. 발광제어 소스영역(S6)은 구동 드레인영역(D1)과 연결될 수 있다.
제2초기화 반도체층(AS7)은 제2초기화 채널영역(A7), 제2초기화 채널영역(A7)의 양측의 제2초기화 소스영역(S7) 및 제2초기화 드레인영역(D7)을 포함한다.
반도체층(AS1 내지 AS7) 상에는 제1게이트절연층(112)이 위치한다. 제1게이트절연층(112)은 산화물 또는 질화물을 포함하는 무기물을 포함할 수 있다. 예컨대, 제1게이트절연층(112)은 실리콘산화물(SiO2), 실리콘질화물(SiNx), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 또는 아연산화물(ZnO2)등을 포함할 수 있다.
본 실시예에서, 복수의 화소회로 각각의 반도체층(AS1 내지 AS7)은 서로 분리되어 형성된다. 예컨대, 제1화소회로(PC1)의 반도체층(AS1 내지 AS7)은 제2화소회로(PC2)의 반도체층(AS1 내지 AS7)과 서로 이격되어 형성된다.
도 4, 도 6 및 도 10을 참조하면, 제1게이트절연층(112) 상에 스캔선(121), 이전 스캔선(122), 발광제어선(123), 및 구동 게이트전극(G1)이 배치된다. 스캔선(121), 이전 스캔선(122), 발광제어선(123), 및 구동 게이트전극(G1)은 동일 층에 배치되며, 동일 물질을 포함한다. 예컨대, 스캔선(121), 이전 스캔선(122), 발광제어선(123), 구동 게이트전극(G1)은 몰리브덴(Mo), 구리(Cu), 티타늄(Ti) 등을 포함하며 단층 또는 다층으로 이루어질 수 있다.
구동 게이트전극(G1)은 아일랜드 타입으로, 구동 반도체층(AS1)의 구동 채널영역(A1)과 중첩하도록 배치된다. 구동 게이트전극(G1)은 구동 박막트랜지스터(T1)의 게이트전극으로서의 기능뿐만 아니라, 스토리지 커패시터(Cst)의 제1전극(C1)으로서의 기능도 수행할 수 있다. 즉, 구동 게이트전극(G1)과 제1전극(C1)은 일체(一體)인 것으로 이해될 수 있다.
스캔선(121), 이전 스캔선(122), 발광제어선(123)의 일부 또는 돌출된 부분은 박막트랜지스터(T2 내지 T7)의 게이트전극에 해당한다.
스캔선(121) 중 스위칭 채널영역(A2) 및 보상 채널영역(A3a, A3c)과 중첩하는 영역은, 각각 스위칭 게이트전극(G2), 및 보상 게이트전극(G3a, G3b)에 해당한다. 이전 스캔선(122) 중 제1초기화 채널영역(A4a, A4c), 및 제2초기화 채널영역(A7)과 중첩하는 영역은, 각각 제1초기화 게이트전극(G4a, G4b) 및 제2초기화 게이트전극(G7)에 해당한다. 발광제어선(123) 중 동작제어 채널영역(A5) 및 발광제어 채널영역(A6)과 중첩하는 영역은, 각각 동작제어 게이트전극(G5) 및 발광제어 게이트전극(G6)에 해당한다.
보상 게이트전극(G3a, G3b)은 제1보상 게이트전극(G3a)과 제2보상 게이트전극(G3b)을 포함하는 듀얼 게이트전극으로서, 누설 전류(leakage current)의 발생을 방지하거나 줄이는 역할을 할 수 있다.
본 실시예에서, 복수의 화소회로 각각의 스캔선(121), 이전 스캔선(122), 발광제어선(123), 및 구동 게이트전극(G1)은 서로 분리되어 형성된다. 예컨대, 제1화소회로(PC1)의 스캔선(121), 이전 스캔선(122), 발광제어선(123), 및 구동 게이트전극(G1)은 제2화소회로(PC2)의 스캔선(121), 이전 스캔선(122), 발광제어선(123), 및 구동 게이트전극(G1)과 서로 이격되어 형성된다.
여기서, 제1화소회로(PC1)의 스캔선(121), 이전 스캔선(122), 및 발광제어선(123)은 추후에 다른 층에 배치된 가로 연결배선(140)에 의해서 제2화소회로(PC2)의 스캔선(121), 이전 스캔선(122), 및 발광제어선(123)과 각각 연결될 수 있다.
스캔선(121), 이전 스캔선(122), 발광제어선(123), 구동게이트전극(G1) 상에는 제2게이트절연층(113)이 위치한다. 제2게이트절연층(113)은 산화물 또는 질화물을 포함하는 무기물을 포함할 수 있다. 예컨대, 제2게이트절연층(113)은 실리콘산화물(SiO2), 실리콘질화물(SiNx), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 또는 아연산화물(ZnO2) 등을 포함할 수 있다.
도 4, 도 7 및 도 10을 참조하면, 제2게이트절연층(113) 상에 스토리지 커패시터(Cst)의 제2전극(C2), 및 초기화전압선(131)이 위치할 수 있다.
스토리지 커패시터(Cst)의 제2전극(C2), 및 초기화전압선(131)은 동일 층에 배치되며, 동일 물질을 포함한다. 예컨대, 스토리지 커패시터(Cst)의 제2전극(C2), 및 초기화전압선(131)은 몰리브덴(Mo), 구리(Cu), 티타늄(Ti) 등을 포함하는 도전 물질을 포함할 수 있고, 상기의 재료를 포함하는 다층 또는 단층으로 형성될 수 있다.
본 실시예에서, 복수의 화소회로(PC1, PC2) 각각의 스토리지 커패시터(Cst)의 제2전극(C2), 및 초기화전압선(131)은 서로 분리되어 형성된다. 예컨대, 제1화소회로(PC1)의 스토리지 커패시터(Cst)의 제2전극(C2)과 제2화소회로(PC2)의 스토리지 커패시터(Cst)의 제2전극(C2)은 서로 이격되어 배치되며, 제1화소회로(PC1)의 초기화전압선(131)와 제2화소회로(PC2)의 초기화전압선(131)은 서로 이격되어 배치된다.
스토리지 커패시터(Cst)의 제2전극(C2), 및 초기화전압선(131) 상에는 제1유기평탄화층(161)이 위치한다. 제1유기평탄화층(161)은 무기절연층에 형성된 하부 벨리(VA1)을 채우면서 상기 스토리지 커패시터(Cst)의 제2전극(C2) 및 초기화 전압선(131) 상부에 배치될 수 있다.
제1유기평탄화층(161)은 아크릴, 메타아크릴(methacrylic), 폴리에스터, 폴리에틸렌(polyethylene), 폴리프로필렌(polypropylene), 폴리에틸렌테레프탈레이트, 폴리에틸렌나프탈레이트, 폴리카보네이트, 폴리이미드, 폴리에틸렌설포네이트, 폴리옥시메틸렌, 폴리아릴레이트, 헥사메틸디실록산으로 이루어지는 군으로부터 선택된 하나 이상의 재료를 포함할 수 있다. 제1유기평탄화층(161)은 박막트랜지스터들(T1 내지 T7)을 덮는 보호막의 기능을 하며 그 상부를 대체로 평탄화하는 역할을 할 수 있다. 제1유기평탄화층(161)은 단층 또는 다층으로 구비될 수 있다.
도 4, 도 8 및 도 10을 참조하면, 제1유기평탄화층(161) 상에 제1방향으로 연장되는 가로 연결배선(140)이 위치한다. 가로 연결배선(140)은 제1화소회로(PC1)에서 제2화소회로(PC2)로 연장되면서 제1화소회로(PC1)과 제2화소회로(PC2)를 연결한다. 가로 연결배선(140)은 제1방향으로 나열된 복수의 화소들을 연결할 수 있다.
본 실시예에 있어서, 가로 연결배선(140) 하부에 배치된 반도체층(AS1 내지 AS7) 및 신호선들(121, 122, 123), 초기화전압선(131), 스토리지 캐패시터의 제1전극(C1) 및 제2전극(C2) 등의 도전층들은 각 화소회로마다 분리되어 형성된다. 이에 따라, 하나의 화소회로에서 발생할 수 있는 스트레스가 다른 화소로 전파되는 것이 방지될 수 있다. 한편, 가로 연결배선(140)은 연신율이 높은 물질로 형성될 수 있어, 스트레스에 따른 불량을 최소화할 수 있다.
가로 연결배선(140)은 발광제어연결선(141), 메쉬연결선(142), 스캔연결선(143), 이전스캔 연결선(144), 및 초기화전압 연결선(145)을 포함할 수 있다.
발광제어연결선(141)은 제1유기평탄화층(161) 및 제2게이트절연층(113)을 관통하여 형성된 콘택홀(CNT1a, CNT1b)을 통해 제1화소회로(PC1)의 발광제어선(123)과 제2화소회로(PC2)의 발광제어선(123)을 연결한다. 발광제어연결선(141)은 제1화소회로(PC1)의 발광제어선(123) 및 제2화소회로(PC2)의 발광제어선(123)과 중첩되면서 제1방향으로 연장될 수 있다.
메쉬연결선(142)은 제1유기평탄화층(161)을 관통하여 형성된 콘택홀(CNT3a, CNT2b)을 통해 제1화소회로(PC1)의 제2전극(C2)과 제2화소회로(PC2)의 제2전극(C2)을 연결한다. 스토리지 커패시터(Cst)의 제2전극(C2)는 구동전압선(152)과 연결되어 구동전압을 전달받기에, 메쉬연결선(142)은 제1방향으로 나열된 복수의 화소에 걸쳐서 구동전압을 전달하는 역할을 할 수 있다. 메쉬연결선(142)에 의해서 제1방향으로 연장되는 별도의 구동전압선을 배치하는 공간을 확보하지 않아도 메쉬(mesh) 구조의 구동전압선을 형성할 수 있다. 이에 따라, 스토리지 커패시터(Cst)의 공간을 더 확보할 수 있어 고화질의 디스플레이 장치를 구현할 수 있다.
스캔연결선(143)은 제1유기평탄화층(161) 및 제2게이트절연층(113)을 관통하여 형성된 콘택홀(CNT4a, CNT4b)을 통해 제1화소회로(PC1)의 스캔선(121)과 제2화소회로(PC2)의 스캔선(121)을 연결한다. 스캔연결선(143)은 제1화소회로(PC1)의 스캔선(121) 및 제2화소회로(PC2)의 스캔선(121)과 중첩되면서 제1방향으로 연장될 수 있다.
이전스캔 연결선(144)은 제1유기평탄화층(161) 및 제2게이트절연층(113)을 관통하여 형성된 콘택홀(CNT5a, CNT5b)을 통해 제1화소회로(PC1)의 이전스캔선(122)과 제2화소회로(PC2)의 이전스캔선(122)을 연결한다. 이전스캔 연결선(144)은 제1화소회로(PC1)의 이전스캔선(122) 및 제2화소회로(PC2)의 이전스캔선(122)과 중첩되면서 제1방향으로 연장될 수 있다.
초기화전압 연결선(145)은 제1유기평탄화층(161)을 관통하여 형성된 콘택홀(CNT6a, CNT6b)을 통해 제1화소회로(PC1)의 초기화전압선(131)과 제2화소회로(PC2)의 초기화전압선(131)을 연결한다. 초기화전압 연결선(145)은 제1화소회로(PC1)의 초기화전압선(131) 및 제2화소회로(PC2)의 초기화전압선(131)와 중첩되면서 제1방향으로 연장될 수 있다.
이와 같이, 가로 연결배선(140)은 제1화소회로(PC1)와 제2화소회로(PC2)를 연결하는 바, 복수의 화소들에 전기적 신호를 공급하는 역할을 할 수 있다.
가로 연결배선(140) 상에는 층간절연층(115)이 위치한다. 층간절연층(115)은 산화물 또는 질화물을 포함하는 무기물을 포함할 수 있다. 예컨대, 층간절연층(115)은 실리콘산화물(SiO2), 실리콘질화물(SiNx), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 또는 아연산화물(ZnO2)등을 포함할 수 있다.
도 4, 도 9 및 도 10을 참조하면, 층간절연층(115) 상에는 제2방향으로 연장된 세로 연결배선(150)이 위치한다. 세로 연결배선(150)은 가로 연결배선(140)과는 층간절연층(115)에 의해서 절연된다. 세로 연결배선(150)은 데이터선(151), 구동전압선(152), 제1노드연결선(153), 제2노드연결선(154) 및 중간연결선(155)을 포함할 수 있다.
데이터선(151), 구동전압선(152), 제1노드연결선(153), 제2노드연결선(154) 및 중간연결선(155)은 동일 층에 배치되며, 동일 물질을 포함한다. 예컨대, 데이터선(151), 구동전압선(152), 제1노드연결선(153), 제2노드연결선(154) 및 중간연결선(155)은 연신율이 높은 도전 물질로 형성될 수 있다.
예컨대, 데이터선(151), 구동전압선(152), 제1노드연결선(153), 제2노드연결선(154) 및 중간연결선(155)는 알루미늄을 포함할 수 있다. 일부 실시예에서, 데이터선(151), 구동전압선(152), 제1노드연결선(153), 제2노드연결선(154) 및 중간연결선(155)은 Ti/Al/Ti의 다층 구조로 이루어질 수 있다.
데이터선(151)은 층간절연층(115), 제1유기평탄화층(161), 제2게이트절연층(113), 및 제1게이트절연층(112)을 관통하는 콘택홀(CNT7)을 통해 스위칭 박막트랜지스터(T2)의 스위칭 소스영역(S2)과 연결된다. 데이터선(151)은 제2방향으로 나열된 복수의 화소회로를 연결할 수 있다.
구동전압선(152)은 층간절연층(115), 제1유기평탄화층(161), 제2게이트절연층(113), 및 제1게이트절연층(112)을 관통하는 콘택홀(CNT8)을 통해 동작제어 박막트랜지스터(T5)의 동작제어 소스영역(S5)과 연결된다.
또한, 구동전압선(152)은 층간절연층(115) 및 제1유기평탄화층(161)를 관통하는 콘택홀(CNT9)을 통해 스토리지 커패시터(Cst)의 제2전극(C2)과 연결된다. 구동전압선(152)은 제2방향으로 나열된 복수의 화소회로를 연결할 수 있다.
제1노드연결선(153)은 구동 박막트랜지스터(T1) 및 화소전극(210)을 초기화하는 초기화전압(Vint)을 전달한다. 제1노드연결선(153)은 층간절연층(115), 제1유기평탄화층(161), 제2게이트절연층(113), 및 제1게이트절연층(112)을 관통하는 콘택홀(CNT11)을 통해 제1 및 제2초기화 박막트랜지스터(T4, T7)에 연결되고, 층간절연층(115), 및 제1유기평탄화층(161)를 관통하는 콘택홀(CNT12)을 통해 초기화전압선(131)에 연결된다.
제2노드연결선(154)은 콘택홀(CNT12, CNT13)을 통해 구동 게이트전극(G1)과 보상 박막트랜지스터(T3)의 보상 드레인영역(D3)을 연결한다. 제2노드연결선(154)에 의해 아일랜드 타입의 구동 게이트전극(G1)은 보상 박막트랜지스터(T3)와 전기적으로 연결될 수 있다.
중간연결선(155)은 층간절연층(115), 제1유기평탄화층(161), 제2게이트절연층(113), 및 제1게이트절연층(112)을 관통하는 콘택홀(CNT14)을 통해 제2초기화 박막트랜지스터(T7)의 제2초기화 소스영역(S7)에 연결될 수 있다. 중간연결선(155)는 층간절연층(115), 제1유기평탄화층(161), 제2게이트절연층(113), 및 제1게이트절연층(112)을 관통하는 콘택홀(CNT15)을 통해 발광제어 박막트랜지스터(T6)의 발광제어 드레인영역(D6)과 연결될 수 있다.
데이터선(151), 구동전압선(152), 및 중간연결선(155)은 제2방향으로 이웃하는 화소회로들을 연결할 수 있다.
데이터선(151), 구동전압선(152), 제1노드연결선(153), 제2노드연결선(154) 및 중간연결선(155) 상에는 제2유기평탄화층(163)이 위치한다. 제2유기평탄화층(163)은 아크릴, 메타아크릴(methacrylic), 폴리에스터, 폴리에틸렌(polyethylene), 폴리프로필렌(polypropylene), 폴리에틸렌테레프탈레이트, 폴리에틸렌나프탈레이트, 폴리카보네이트, 폴리이미드, 폴리에틸렌설포네이트, 폴리옥시메틸렌, 폴리아릴레이트, 헥사메틸디실록산으로 이루어지는 군으로부터 선택된 하나 이상의 재료를 포함할 수 있다. 제2유기평탄화층(163)은 단층 또는 다층으로 구비될 수 있다.
도 10을 참조하면, 제1유기평탄화층(161)은 제1화소회로(PC1)와 제2화소회로(PC2) 사이에서, 무기절연층의 하부 벨리(VA1)를 채우는 동시에 제1화소회로(PC1) 영역 및 제2화소회로(PC2) 영역에 전면적으로 배치된다.
이러한 제1유기평탄화층(161)은 아크릴, 메타아크릴(methacrylic), 폴리에스터, 폴리에틸렌(polyethylene), 폴리프로필렌(polypropylene), 폴리에틸렌테레프탈레이트, 폴리에틸렌나프탈레이트, 폴리카보네이트, 폴리이미드, 폴리에틸렌설포네이트, 폴리옥시메틸렌, 폴리아릴레이트, 헥사메틸디실록산으로 이루어지는 군으로부터 선택된 하나 이상의 재료를 포함할 수 있다.
일부 실시예에서, 제1유기평탄화층(161)은 폴리이미드, 페닐렌(phenylene), 실록산(siloxane)계의 고내열성 유기물로 형성될 수 있다. 이와 같은 물질은 제1유기평탄화층(161)에 콘택홀을 형성함에 있어서 유리할 수 있다. 그러나, 본 발명은 이에 한정되지 않는다.
무기절연층은 제1유기평탄화층(161)에 비해서 경도가 높으나 스트레스에 취약할 수 있다. 한편, 제1유기평탄화층(161)은 유기물의 특성상 스트레스를 흡수할 수 있다.
본 실시예에서, 무기절연층은 그 일부가 제거되어 형성된 하부 벨리(VA1)를 구비하며, 제1유기평탄화층(161)은 상기 하부 벨리(VA1)를 채우며 배치되고 있는 바, 디스플레이 장치에 인가될 수 있는 스트레스나 상기 스트레스에 의한 크랙이 화소회로들(PC1, PC2) 간에 전파되는 것을 방지할 수 있다.
또한, 제1유기평탄화층(161)은 화소회로들(PC1, PC2) 영역에 전면적으로 배치되어 평탄한 상면을 제공하는 바, 그 상부에 형성되는 가로 연결배선(140)의 형성시 발생할 수 있는 불량을 줄일 수 있으며, 가로 연결배선(140)의 상부에 배치되는 세로 연결배선(150)간에 발생할 수 있는 커플링을 줄일 수 있다.
만일, 제1유기평탄화층(161)의 상면이 평탄하지 않고 그 일부가 볼록하다면, 도전층을 패터닝하여 가로 연결배선(140)을 형성하는 과정에서 가로 연결배선(140)의 폭이 다르게 형성될 수 있다. 또한, 가로 연결배선(140)이 제1유기평탄화층(161)의 형상을 따라 볼록하게 형성된다면, 그 상부에 배치되는 세로 연결배선(150)과 커플링이 발생할 수 있다. 따라서, 제1유기평탄화층(161)의 상면은 평탄하게 형성하는 것이 바람직하다.
제1유기평탄화층(161) 상에는 가로 연결배선(140)이 배치된다. 상기 가로 연결배선(140)은 제1화소회로(PC1)와 제2화소회로(PC2) 사이의 영역에 배치된 하부 벨리(VA1)와 중첩되어 배치된다.
제1 연결배선 중 하나인 메쉬연결선(142)의 일단은 제1유기평탄화층(161)을 관통하는 콘택홀(CNT3a)에 의해서 제1화소회로(PC1)에 배치된 도전층인 스토리지커패시터(Cst)의 제2전극(C2)와 연결된다.
메쉬연결선(142)의 타단은 제1유기평탄화층(161)을 관통하는 콘택홀(CNT2b)에 의해서 제2화소회로(PC2)에 배치된 도전층은 스토리지커패시터(Cst)의 제2전극(C2)와 연결된다.
제2유기평탄화층(163) 상에는 화소전극(310), 대향전극(330) 및 그 사이에 개재되며 발광층을 포함하는 중간층(320)을 갖는 유기발광소자(OLED)가 위치할 수 있다.
화소전극(310)은 제2유기평탄화층(163)에 정의된 콘택홀(CNT16)을 통해 중간연결선(155)에 연결되며, 중간연결선(155)에 의해 발광제어 박막트랜지스터(T6)의 발광제어 드레인영역(D6)에 연결된다.
화소전극(310)은 반사층을 포함하는 반사 전극일 수 있다. 예컨대, 반사층은 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir) 및 크롬(Cr)을 포함하는 그룹에서 선택된 적어도 어느 하나를 포함할 수 있으며, 반사층 상에는 인듐틴옥사이드(ITO: indium tin oxide), 인듐징크옥사이드(IZO: indium zinc oxide), 징크옥사이드(ZnO: zinc oxide), 인듐옥사이드(In2O3: indium oxide), 인듐갈륨옥사이드(IGO: indium gallium oxide) 및 알루미늄징크옥사이드(AZO: aluminum zinc oxide)를 포함하는 그룹에서 선택된 적어도 어느 하나로 형성된 투명 또는 반투명 전극층이 더 배치될 수 있다.
일 실시예에 따르면, 화소전극(310)은 ITO/Ag/ITO의 3개의 층으로 구성될 수 있다.
제2유기평탄화층(163) 상부에는 화소정의막(117)이 배치될 수 있다. 이 화소정의막(117)은 각 부화소들에 대응하는 개구, 즉 적어도 화소전극(310)의 중앙부가 노출되도록 하는 개구를 가짐으로써 화소를 정의하는 역할을 한다. 또한, 화소정의막(117)은 화소전극(310)의 가장자리와 화소전극(310) 상부의 대향전극(330)과의 사이의 거리를 증가시킴으로써 화소전극(310)의 가장자리에서 아크 등이 발생하는 것을 방지하는 역할을 한다. 이와 같은 화소정의막(117)은 예컨대 폴리이미드 또는 HMDSO(hexamethyldisiloxane) 등과 같은 유기물로 형성될 수 있다.
유기발광소자(OLED)의 중간층(320)은 저분자 또는 고분자 물질을 포함할 수 있다. 저분자 물질을 포함할 경우 홀 주입층(HIL: Hole Injection Layer), 홀 수송층(HTL: Hole Transport Layer), 발광층(EML: Emission Layer), 전자 수송층(ETL: Electron Transport Layer), 전자 주입층(EIL: Electron Injection Layer) 등이 단일 혹은 복합의 구조로 적층된 구조를 가질 수 있으며, 구리 프탈로시아닌(CuPc: copper phthalocyanine), N,N-디(나프탈렌-1-일)-N,N'-디페닐-벤지딘 (N,N'-Di(naphthalene-1-yl)-N,N'-diphenyl-benzidine: NPB) , 트리스-8-하이드록시퀴놀린 알루미늄(tris-8-hydroxyquinoline aluminum)(Alq3) 등을 비롯해 다양한 유기물질을 포함할 수 있다. 이러한 층들은 진공증착의 방법으로 형성될 수 있다.
중간층(320)이 고분자 물질을 포함할 경우에는 대개 홀 수송층(HTL) 및 발광층(EML)을 포함하는 구조를 가질 수 있다. 이 때, 홀 수송층은 PEDOT을 포함하고, 발광층은 PPV(Poly-Phenylenevinylene)계 및 폴리플루오렌(Polyfluorene)계 등 고분자 물질을 포함할 수 있다. 이러한 중간층(320)은 스크린 인쇄나 잉크젯 인쇄방법, 레이저열전사방법(LITI; Laser induced thermal imaging) 등으로 형성할 수 있다.
물론 중간층(320)은 반드시 이에 한정되는 것은 아니고, 다양한 구조를 가질 수도 있음은 물론이다. 그리고 중간층(320)은 복수개의 화소전극(310)들에 걸쳐서 일체인 층을 포함할 수도 있고, 복수개의 화소전극(310)들 각각에 대응하도록 패터닝된 층을 포함할 수도 있다.
대향전극(330)은 디스플레이영역(DA) 상부에 배치되는데, 도 10에 도시된 것과 같이 디스플레이영역(DA)을 덮도록 배치될 수 있다. 즉, 대향전극(330)은 복수개의 유기발광소자들에 있어서 일체(一體)로 형성되어 복수개의 화소전극(310)들에 대응할 수 있다. 대향전극(330)은 (반)투명 전극일 수 있다. 예컨대, 대향전극(330)은 은(Ag), 알루미늄(Al), 마그네슘(Mg), 리튬(Li), 칼슘(Ca), 구리(Cu), LiF/Ca, LiF/Al, MgAg 및 CaAg에서 선택된 하나 이상의 물질을 포함할 수 있으며, 광을 투과시킬 수 있도록 수 내지 수십 nm의 두께를 갖는 박막으로 형성될 수 있다.
이러한 유기발광소자(OLED)는 외부로부터의 수분이나 산소 등에 의해 쉽게 손상될 수 있기에, 봉지층(400)이 이러한 유기발광소자를 덮어 이들을 보호하도록 할 수 있다. 봉지층(400)은 디스플레이영역(DA)을 덮으며 디스플레이영역(DA) 외측까지 연장될 수 있다. 이러한 봉지층(400)은 제1무기봉지층(410), 유기봉지층(420) 및 제2무기봉지층(430)을 포함할 수 있다.
제1무기봉지층(410)은 대향전극(330)을 덮으며, 세라믹, 금속산화물, 금속질화물, 금속탄화물, 금속산질화물, 인듐산화물(In2O3), 주석 산화물(SnO2), 인듐 주석 산화물(ITO), 실리콘옥사이드, 실리콘나이트라이드 및/또는 실리콘옥시나이트라이드 등을 포함할 수 있다. 물론 필요에 따라 제1무기봉지층(410)과 대향전극(330) 사이에 캐핑층 등의 다른 층들이 개재될 수도 있다. 이러한 제1무기봉지층(410)은 그 하부의 구조물을 따라 형성되기에, 제1무기봉지층(410)의 상면이 평탄하지 않게 된다.
유기봉지층(420)은 이러한 제1무기봉지층(410)을 덮는데, 제1무기봉지층(410)과 달리 그 상면이 대략 평탄하도록 할 수 있다. 구체적으로, 유기봉지층(420)은 디스플레이영역(DA)에 대응하는 부분에서는 상면이 대략 평탄하도록 할 수 있다. 이러한 유기봉지층(420)은 아크릴, 메타아크릴(metacrylic), 폴리에스터, 폴리에틸렌(polyethylene), 폴리프로필렌(polypropylene), 폴리에틸렌테레프탈레이트, 폴리에틸렌나프탈레이트, 폴리카보네이트, 폴리이미드, 폴리에틸렌설포네이트, 폴리옥시메틸렌, 폴리아릴레이트, 헥사메틸디실록산으로 이루어지는 군으로부터 선택된 하나 이상의 재료를 포함할 수 있다.
제2무기봉지층(430)은 유기봉지층(420)을 덮으며, 세라믹, 금속산화물, 금속질화물, 금속탄화물, 금속산질화물, 인듐산화물(In2O3), 주석 산화물(SnO2), 인듐 주석 산화물(ITO), 실리콘옥사이드, 실리콘나이트라이드 및/또는 실리콘옥시나이트라이드 등을 포함할 수 있다.
이와 같이 봉지층(400)은 제1무기봉지층(410), 유기봉지층(420) 및 제2무기봉지층(430)을 포함하는바, 이와 같은 다층 구조를 통해 봉지층(400) 내에 크랙이 발생한다고 하더라도, 제1무기봉지층(410)과 유기봉지층(420) 사이에서 또는 유기봉지층(420)과 제2무기봉지층(430) 사이에서 그러한 크랙이 연결되지 않도록 할 수 있다. 이를 통해 외부로부터의 수분이나 산소 등이 디스플레이영역(DA)으로 침투하게 되는 경로가 형성되는 것을 방지하거나 최소화할 수 있다.
도시되지는 않았으나, 화소정의막(117) 상에는 마스크 찍힘 방지를 위한 스페이서가 더 포함될 수 있으며, 봉지층(400) 상에는 외광반사를 줄이기 위한 편광층, 블랙매트릭스, 컬러필터, 및/또는 터치전극을 구비한 터치스크린층 등 다양한 기능층이 구비될 수 있다.
도 11은 도 4의 III-III'선에 따른 단면도의 일부로 연결배선의 하나인 이전스캔 연결선(144)의 상부에 배치된 부재는 생략하고 도시한 도면이다.
도 11을 참조하면, 본 실시예에 의한 디스플레이 장치는 서로 이웃하는 제1화소회로(PC1)와 제2화소회로(PC2) 사이 영역에 하부 벨리(VA1)를 갖는 무기절연층 및 상기 하부 벨리(VA1)를 채우면서 제1화소회로(PC1)와 제2화소회로(PC2)에 전면적으로 배치되는 제1유기평탄화층(161)을 구비한다.
한편, 가로 연결배선(140)의 하나인 이전스캔 연결선(144)은 상기 제1유기평탄화층(161)에 배치되어 제1화소회로(PC1)의 콘택홀(CNT5a)을 통해서 제1화소회로(PC1)의 이전스캔선(122a)와 연결되며, 제2화소회로(PC2)의 콘택홀(CNT5b)을 통해서 제2화소회로(PC1)의 이전스캔선(122b)와 연결된다.
제1화소회로(PC1)의 이전스캔선(122a)과 제2화소회로(PC1)의 이전스캔선(122b)은 하부 벨리(VA1)을 사이에 두고 이격되어 배치되며, 이전스캔 연결선(144)에 의해서 서로 연결된다. 이전스캔선(122a, 122b)은 제1게이트절연층(112) 상에 배치되며, 제1게이트절연층(112) 하부에는 보상 박막트랜지스터(T4, 도 4참조)의 반도체층(AS4)가 배치될 수 있다. 이전스캔선(122a, 122b)의 일부는 보상 박막트랜지스터(T4)의 게이트전극으로 기능할 수 있다. 이전스캔선(122a, 122b)의 상부에는 제2게이트절연층(113)이 배치될 수 있다.
상기 제1화소회로(PC1)의 콘택홀(CNT5a) 및 제2화소회로(PC2)의 콘택홀(CNT5b)은 제1유기평탄화층(161) 및 제2게이트절연층(113)을 관통하며, 상기 이전스캔 연결선(144)는 상기 콘택홀(CNT5a, CNT5b)를 통해서 이전스캔선(122a, 122b)에 연결될 수 있다.
도 12는 본 발명의 다른 실시예에 따른 디스플레이 장치의 일부분을 도시하는 단면도이다. 구체적으로 도 4의 I-I'에 대응되는 위치를 개략적으로 도시하는 단면도이다. 도 12에 있어서, 도 10과 동일한 참조부호는 동일부재를 의미한다.
도 12를 참조하면, 본 실시예에 의한 디스플레이 장치는 서로 이웃하는 제1화소회로(PC1)와 제2화소회로(PC2) 사이 영역에 하부 벨리(VA1)를 갖는 무기절연층 및 상기 하부 벨리(VA1)를 채우면서 제1화소회로(PC1)와 제2화소회로(PC2)에 전면적으로 배치되는 제1유기평탄화층(161)을 구비한다.
또한, 제1유기평탄화층(161) 상에 배치되며, 제1화소회로(PC1)와 제2화소회로(PC2)를 연결하는 가로 연결배선(140)을 포함하며, 상기 가로 연결배선(140)은 제1유기평탄화층(161)을 관통하는 콘택홀(CNT3a)를 통해서 제1화소회로(PC1)의 제2전극(C2)에 연결되며, 콘택홀(CNT2b)를 통해서 제2화소회로(PC2)의 제2전극(C2)에 연결된다.
한편, 본 실시예에서, 디스플레이 장치는 상기 가로 연결배선(140) 상에 배치된 층간절연층(115)에 상부 벨리(VA2)가 구비된다. 상기 상부 벨리(VA2)는 제1화소회로(PC1)와 상기 제2화소회로(PC2) 사이 영역에 개구 또는 그루브로 형성될 수 있다. 그리고, 상부 벨리(VA2)는 제2유기평탄화층(163)으로 채워질 수 있다. 이에 따라, 가로 연결배선(140)의 일부는 제1유기평탄화층(161)과 제2유기평탄화층(163) 사이에 배치될 수 있다.
상부 벨리(VA2)는 하부 벨리(VA1)와 적어도 일부 중첩하도록 배치될 수 있다. 그러나, 본 발명은 이에 한정하지 않는다. 상부 벨리(VA2)와 하부 벨리(VA1)는 각각 별도의 영역에 배치될 수 있는 등 다양한 변형이 가능하다.
층간절연층(115)에 상부 벨리(VA2)가 형성되는 바, 무기절연층으로 구비된 층간절연층(115)에 인가되는 스트레스가 각 화소회로들로 전파되지 않도록 할 수 있다. 또한, 상부 벨리(VA2) 내부에는 제2유기평탄화층(163)이 배치되는 바, 이러한 제2유기평탄화층(163)은 디스플레이 장치에 인가되는 스트레스를 흡수할 수 있다.
복수의 화소회로 사이의 영역에서 가로 연결배선(140)은 하부에 제1유기평탄화층(161), 상부에 제2유기평탄화층(163)이 배치되는 바, 가로 연결배선(140)은 외부 스트레스에 더욱 강건할 수 있다.
제1유기평탄황층(161) 및 제2유기평탄화층(163)은 아크릴, 메타아크릴(methacrylic), 폴리에스터, 폴리에틸렌(polyethylene), 폴리프로필렌(polypropylene), 폴리에틸렌테레프탈레이트, 폴리에틸렌나프탈레이트, 폴리카보네이트, 폴리이미드, 폴리에틸렌설포네이트, 폴리옥시메틸렌, 폴리아릴레이트, 헥사메틸디실록산으로 이루어지는 군으로부터 선택된 하나 이상의 재료를 포함할 수 있다.
도 13 및 도 14는 본 발명의 또 다른 실시예들에 따른 디스플레이 장치의 일부분을 도시하는 단면도이다. 도 13 및 도 14에 있어서, 도 12에서와 동일한 참조부호는 동일부재를 의미한다.
도 13을 참조하면, 제1화소회로(PC1)와 제2화소회로(PC2) 사이에 형성된 하부 벨리(VA1)의 형상이 도 12의 하부 벨리(VA1)의 형상과 다르게 형성될 수 있다.
도 13에 있어서, 무기절연층 중 배리어층(101) 및 버퍼층(111)은 복수의 화소들에 걸쳐서 연속적일 수 있다. 그리고 제1게이트절연층(112), 제2게이트절연층(113)은 서로 인접한 화소들 사이 영역에서 개구들(112a, 113a)을 가질 수 있다. 이에 따라, 배리어층(101), 버퍼층(111), 제1게이트절연층(112), 제2게이트절연층(113)을 포함하는 무기절연층은 제1화소회로(PC1)와 제2화소회로(PC2) 사이 영역에서 하부 벨리(VA1)을 갖는 것으로 이해될 수 있다.
상기 하부 벨리(VA1)는 제2게이트절연층(113)이 형성된 이후에 별도의 마스크 공정 및 에칭 공정을 이용하여 수행될 수 있다. 이에 따라, 무기절연층의 하부 벨리(VA1)의 형상을 선택할 수 있다.
도 13과 같은 구조는 제1게이트절연층(112) 및 제2게이트절연층(113)의 개구(112a, 113a)를 형성하는 에칭 공정으로 가능할 수 있다.
무기절연층의 하부 벨리(VA1) 형상은 다양하게 구비될 수 있다. 예컨대, 배리어층(101), 버퍼층(111), 제1게이트절연층(112)이 제1화소회로(PC1)과 제2화소회로(PC2) 사이에 걸쳐서 연속적으로 형성될 수 있으며, 제2게이트절연층(113)만 개구(113a)를 가질 수 있고, 제2게이트절연층(113)의 일부만 제거될 수도 있는 등 다양한 변형이 가능하다.
상기 하부 벨리(VA1) 내부는 제1유기평탄화층(161)이 채워지며, 제1유기평탄화층(161) 상부에 서로 인접한 화소들을 연결하는 가로 연결배선(140)이 배치된다.
도 14를 참조하면, 무기절연층은 복수의 화소회로들 사이, 즉 제1화소회로(PC1)과 제2화소회로(PC2) 사이 영역에서 개구를 형성함으로써 하부 벨리(VA1)를 형성할 수 있다. 즉, 무기절연층은 배리어층(101), 버퍼층(111), 제1게이트절연층(112), 제2게이트절연층(113)은 서로 인접한 화소들 사이 영역에서 개구들(101a, 111a, 112a, 113a)을 가질 수 있다.
상기 개구의 폭은 수 um일 수 있다. 상기 개구는 제2게이트절연층(113)이 형성된 이후에 별도의 마스크 공정 및 드라이 에칭을 이용하여 수행될 수 있다. 이에 따라, 무기절연층의 하부 벨리(VA1)는 개구 또는 그루브의 형상을 선택할 수 있다.
상기 개구 내부는 제1유기평탄화층(161)이 채워지며, 제1유기평탄화층(161) 상부에 서로 인접한 화소들을 연결하는 가로 연결배선(140)이 배치된다.
도 15는 본 발명의 또 다른 실시예들에 따른 디스플레이 장치의 일부분을 도시하는 단면도이다. 도 15에 있어서, 도 12에서와 동일한 참조부호는 동일부재를 의미한다.
도 15를 참조하면, 본 발명의 일 실시예에 따른 디스플레이 장치는 제1방향으로 순차 배치된 제1화소회로(PC1), 제2화소회로(PC2), 제3화소회로(PC3)를 포함한다
본 실시예에서, 디스플레이 장치는 서로 이웃하는 제1화소회로(PC1)와 제2화소회로(PC2) 사이 영역에 하부 벨리(VA1)를 갖는 무기절연층 및 상기 하부 벨리(VA1)를 채우면서 제1화소회로(PC1)와 제2화소회로(PC2)에 전면적으로 배치되는 제1유기평탄화층(161)을 구비한다.
또한, 디스플레이 장치는 제1유기평탄화층(161) 상에 배치되며, 제1화소회로(PC1)와 제2화소회로(PC2)를 연결하는 제1연결배선(140a)을 포함한다.
한편, 제2화소회로(PC2)와 제3화소회로(PC3) 사이 영역에는 상부 벨리(VA2)를 갖는 층간절연층(115)가 구비되며, 상기 상부 벨리(VA2)는 제2유기평탄화층(163)으로 채워진다. 제2연결배선(140b)은 상기 층간절연층(115) 하부에 배치되어 상기 상부 벨리(VA2)와 일부 중첩되며, 제2화소회로(PC2)와 제3화소회로(PC3)를 연결한다.
본 실시예에서, 디스플레이 장치의 전체 영역 또는 일부 영역에서 하부 벨리(VA1)와 상부 벨리(VA2)는 서로 중첩하지 않을 수 있다. 하부 벨리(VA1) 및 상부 벨리(VA2)의 구비로 디스플레이 장치의 유연성을 확보되나, 상대적인 강도가 떨어질 수 있다. 따라서, 하부 벨리(VA1)와 상부 벨리(VA2)를 복수의 화소회로 사이 영역들에 있어서 적어도 일부 영역에서 비중첩하게 배치하여 디스플레이 장치의 유연성 및 강도(stiffness)에 대한 신뢰성을 확보할 수 있다.
일부 실시예에서, 하부 벨리(VA1)와 상부 벨리(VA2)는 일방향에 따른 복수의 화소회로 사이 영역들에 있어서 교차적으로 배치할 수 있다.
도 16 및 도 17은 본 발명의 또 다른 실시예들에 따른 디스플레이 장치의 일부분을 도시하는 평면도이다.
도 16 및 도 17을 참조하면, 무기절연층의 하부 벨리(VA1) 또는 층간절연층의 상부 벨리(VA2)는 복수의 화소들을 그룹핑하여 둘러싸도록 배치될 수 있다. 도 16의 경우, 하부 벨리(VA1) 또는 상부 벨리(VA2)는 두 개의 화소회로, 즉 제1화소회로(PC1) 및 제2화소회로(PC2)를 둘러싸며 배치하고 있다. 도 17의 경우, 무기절연층의 하부 벨리(VA1) 또는 층간절연층의 상부 벨리(VA2)는 여섯 개의 화소회로(PC1~6)를 둘러싸며 배치하고 있다. 그 밖에, 그룹핑하는 화소회로의 수는 다양하게 변형될 수 있다.
한편, 그룹핑하는 화소들의 개수는 하나의 디스플레이 장치에 있어서 동일하거나 위치에 따라서 다를 수 있다. 예컨대, 크랙의 위험 이나 스트레스를 많이 받는 영역의 경우는 무기절연층의 하부 벨리(VA1) 또는 층간절연층의 상부 벨리(VA2)가 하나의 화소을 둘러싸며 배치되고, 나머지 영역에는 복수의 화소를 둘러싸도록 배치될 수 있다. 또는 무기절연층의 하부 벨리(VA1) 또는 층간절연층의 상부 벨리(VA2)는 디스플레이영역에 일부에만 형성될 수 있다.
도 18 및 도 19는 본 발명의 일 실시예에 따른 디스플레이 장치를 개략적으로 나타낸 도면이다. 도 18은 디스플레이영역이 접히는 것을 도시하고 있으며, 도 19는 디스플레이영역이 감겨진 것을 도시하고 있다.
본 발명에 따른 디스플레이 장치는 디스플레이영역(DA)에 무기절연층의 하부 벨리(VA1) 및 이를 채우는 제1유기평탄화층(161)을 구비하고 있어, 도 18 및 도 19의 경우와 같이 디스플레이영역(DA)을 접거나(foldable) 감을(rollable) 수 있다.
즉, 디스플레이영역(DA)를 접거나 감더라도 무기절연층에 하부 벨리(VA1)를 구비하여 크랙의 발생이 최소화되며, 하부 벨리(VA1)를 채우는 제1유기평탄화층(161)은 벤딩에 의한 인장 스트레스를 흡수할 수 있기 때문이다
도 20은 본 발명의 다른 실시예에 따른 디스플레이 장치를 개략적으로 도시한 평면도이다. 도 20을 참조하면, 본 발명의 일 실시예에 따른 디스플레이 장치는 주변영역(PA)에 벤딩축(BAX)을 중심으로 벤딩되는 벤딩영역(BA)를 가져 벤딩영역(BA)에서 벤딩 벨리(VA') 및 이를 채우는 벤딩 유기물층(161')을 더 포함할 수 있다. 또한, 상기 벤딩 유기물층(161') 상에 배치되며, 디스플레이영역(DA)에서 연장되어 벤딩영역(BA)를 가로지르는 팬아웃배선(150')을 더 포함할 수 있다.
벤딩 벨리(VA')는 벤딩영역(BA)에 대응되는 무기절연층에 형성되는 개구 또는 그루브를 지칭할 수 있다. 상기 벤딩 벨리(VA')는 디스플레이영역(DA)의 무기절연층에 하부 벨리(VA1, 도 10 참조)를 형성할 때 동시에 형성할 수 있다.
벤딩 유기물층(161')은 상기 벤딩 벨리(VA')를 채우며 벤딩시 인가되는 인장 스트레스를 흡수하는 역할을 할 수 있다. 벤딩 유기물층(161')은 디스플레이영역(DA)의 제1유기평탄화층(161)과 동시에, 동일 물질로 형성될 수 있다.
팬아웃배선(150')은 주변영역(PA)에 배치되어 주변영역(PA)에 배치되는 구동 드라이버 IC 또는 연성회로기판으로부터 제공되는 전기적 신호를 디스플레이영역(DA)에 전달하는 배선을 의미할 수 있다.
팬아웃배선(150')은 디스플레이영역(DA)의 가로 연결배선(140) 또는 세로 연결배선(150)과 동시에, 동일 물질로 형성될 수 있다. 즉, 팬아웃배선(150')은 연신율이 높은 물질로 형성될 수 있다. 예컨대, 팬아웃배선(150')은 알루미늄을 포함할 수 있다. 물론, 팬아웃배선(150')은 필요에 따라 다층구조를 가질 수 있다. 일부 실시예에서, 팬아웃배선(150')은 Ti/Al/Ti로 적층된 구조를 적용할 수 있다.
이와 같은 구조에 의해서, 본 발명에 따른 디스플레이장치는 디스플레이영역(DA) 또는/및 주변영역(PA)을 접거나 감을 수 있다.
이와 같이 본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 기술분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
DA: 디스플레이영역 PA: 주변영역
PC1, PC2 :화소회로 T1 ~ T7: 박막트랜지스터
161: 제1유기평탄화층 163: 제2유기평탄화층
140: 가로 연결배선 150: 세로 연결배선
110: 기판 101: 배리어층
111: 버퍼층 112: 제1게이트절연층
113: 제2게이트절연층
115: 층간절연층 117: 화소정의막
400: 봉지층

Claims (20)

  1. 복수의 화소회로 및 상기 복수의 화소회로 각각에 연결된 복수의 디스플레이소자를 구비하여 화상을 구현하는 디스플레이영역 및 상기 디스플레이영역 외측의 주변영역을 포함하는 기판;
    상기 디스플레이영역에 배치되고, 서로 인접한 제1화소회로와 제2화소회로 사이 영역에 개구 또는 그루브(groove)로 형성된 하부 벨리(valley)를 갖는 무기절연층;
    상기 하부 벨리를 채우면서 상기 제1화소회로와 제2화소회로에 전면(全面)적으로 배치되는 제1유기평탄화층;
    상기 제1유기평탄화층 상에 배치되며, 상기 제1화소회로와 상기 제2화소회로를 연결하며, 제1방향으로 연장된 가로 연결배선; 및
    상기 가로 연결배선을 덮는 층간절연층;
    상기 층간절연층 상에 배치되며, 상기 제1방향으로 교차하는 제2방향으로 연장되며 상기 제2방향으로 이웃한 상기 복수의 화소회로를 연결하는 세로 연결배선;을 포함하며,
    상기 가로 연결배선은 상기 제1유기평탄화층을 관통하는 제1콘택홀을 통해서 상기 제1화소회로에 배치된 제1도전층과 연결되며, 상기 제1유기평탄화층을 관통하는 제2콘택홀을 통해서 상기 제2화소회로에 배치된 제2도전층과 연결되는, 디스플레이 장치.
  2. 제1항에 있어서,
    상기 제1도전층과 상기 제2도전층은 상기 하부 벨리를 사이에 두고 이격되어 배치되며, 상기 제1도전층과 상기 제2도전층은 상기 무기절연층의 상면에 배치된, 디스플레이 장치.
  3. 제1항에 있어서,
    상기 무기절연층은 제1게이트절연층 및 상기 제1게이트절연층 상에 배치된 제2게이트절연층을 포함하고,
    상기 제1도전층 및 상기 제2도전층은 상기 제1게이트절연층 상에서 상기 하부 벨리를 사이에 두고 이격되어 배치되고,
    상기 제2게이트절연층은 상기 제1도전층 및 상기 제2도전층을 덮으며,
    상기 제1콘택홀 및 제2콘택홀은 상기 제2게이트절연층을 관통하는, 디스플레이 장치.
  4. 제1항에 있어서,
    상기 하부 벨리는 상기 복수의 화소회로 중 적어도 일부를 둘러싸며 배치하는, 디스플레이 장치.
  5. 제1항에 있어서,
    상기 층간절연층은, 상기 제1화소회로와 상기 제2화소회로 사이 영역에 개구 또는 그루브로 형성된 상부 벨리를 포함하는, 디스플레이 장치.
  6. 복수의 화소회로 및 상기 복수의 화소회로 각각에 연결된 복수의 디스플레이소자를 구비하여 화상을 구현하는 디스플레이영역 및 상기 디스플레이영역 외측의 주변영역을 포함하는 기판;
    상기 디스플레이영역에 배치되고, 서로 인접한 제1화소회로와 제2화소회로 사이 영역에 개구 또는 그루브(groove)로 형성된 하부 벨리(valley)를 갖는 무기절연층;
    상기 하부 벨리를 채우면서 상기 제1화소회로와 제2화소회로에 전면(全面)적으로 배치되는 제1유기평탄화층; 및
    상기 제1유기평탄화층 상에 배치되며, 상기 제1화소회로와 상기 제2화소회로를 연결하는 연결배선;
    상기 연결배선 상에 배치되며, 상기 제1화소회로와 상기 제2화소회로 사이 영역에 개구 또는 그루브로 형성된 상부 벨리를 갖는 층간절연층; 및
    상기 상부 벨리를 채우며, 상기 제1화소회로 및 상기 제2화소회로에 전면적으로 배치되는 제2유기평탄화층;을 포함하며,
    상기 연결배선은 상기 제1유기평탄화층을 관통하는 제1콘택홀을 통해서 상기 제1화소회로에 배치된 제1도전층과 연결되며, 상기 제1유기평탄화층을 관통하는 제2콘택홀을 통해서 상기 제2화소회로에 배치된 제2도전층과 연결되는, 디스플레이 장치.
  7. 제1항에 있어서,
    상기 복수의 화소회로는 상기 제2화소회로와 인접한 제3화소회로를 포함하고,
    상기 가로 연결배선과 동일층에 배치되며, 상기 제2화소회로와 상기 제3화소회로를 연결하는 추가 연결배선; 및
    상기 추가 연결배선 상에 배치되며, 상기 제2화소회로와 상기 제3화소회로 사이의 영역에 상부 벨리를 갖는 층간절연층;을 더 포함하는, 디스플레이 장치.
  8. 제7항에 있어서,
    상기 추가 연결배선은 상기 가로 연결배선과 일체(一體)로 형성된, 디스플레이 장치.
  9. 제1항에 있어서,
    상기 복수의 화소회로 각각은,
    구동 박막트랜지스터 및 스토리지 커패시터를 구비하며,
    상기 구동 박막트랜지스터와 스토리지 커패시터는 중첩되어 배치된, 디스플레이 장치.
  10. 제1항에 있어서,
    상기 주변영역에서, 벤딩축을 중심으로 벤딩된 벤딩영역에 배치된 벤딩 유기물층; 및
    상기 벤딩 유기물층 상부를 상기 벤딩축과 교차하는 방향으로 지나는 팬아웃배선을 포함하는, 디스플레이 장치.
  11. 화상을 구현하는 디스플레이영역에 제1방향으로 순차 배치된 제1화소회로, 제2화소회로, 및 제3화소회로를 포함하는 디스플레이 장치에 있어서,
    상기 제1화소회로와 상기 제2화소회로 사이의 제1영역에 개구 또는 그루브(groove)로 형성된 제1하부 벨리(valley)를 갖는 무기절연층;
    상기 제1하부 벨리를 채우면서 상기 제1화소회로, 제2화소회로 및 제3화소회로에 전면(全面)적으로 배치되는 제1유기평탄화층;
    상기 제1유기평탄화층 상에 배치되며, 상기 제1영역과 중첩배치되어 상기 제1화소회로와 상기 제2화소회로를 연결하는 제1연결배선;
    상기 제1유기평탄화층 상에 배치되며, 상기 제2화소회로와 상기 제3화소회로를 연결하는 제2연결배선;
    상기 제1연결배선 및 상기 제2연결배선 상에 배치되며, 상기 제2화소회로와 상기 제3화소회로 사이의 제2영역에 개구 또는 그루브로 형성된 제2상부 벨리를 갖는 층간절연층; 및
    상기 제2상부 벨리를 채우면서 상기 제1화소회로, 제2화소회로 및 제3화소회로에 전면(全面)적으로 배치되는 제2유기평탄화층;을 포함하는 디스플레이 장치.
  12. 제11항에 있어서,
    상기 층간절연층은 상기 제1영역에 대응되도록 개구 또는 그루브로 형성된 제1상부 벨리를 더 포함하는, 디스플레이 장치.
  13. 제11항에 있어서,
    상기 무기절연층은 상기 제2영역에 대응되도록 개구 또는 그루브로 형성된 제2하부 벨리를 더 포함하는, 디스플레이 장치.
  14. 제11항에 있어서,
    상기 층간절연층 상에 배치되며 상기 제1방향과 교차되는 제2방향으로 연장된 세로 연결배선;을 더 포함하는, 디스플레이 장치.
  15. 제14항에 있어서,
    상기 세로 연결배선은 구동전압선 및 데이터선을 포함하는, 디스플레이 장치.
  16. 제11항에 있어서,
    상기 무기절연층은 제1게이트절연층 및 상기 제1게이트절연층 상에 배치된 제2게이트절연층을 포함하고,
    상기 제1화소회로에서 상기 제1게이트절연층 상에 배치된 제1도전층; 및
    상기 제2화소회로에서 상기 제1게이트절연층 상에 배치된 제2도전층;을 더 포함하며,
    상기 제1도전층 및 상기 제2도전층은 상기 제1하부 벨리를 사이에 두고 이격되어 배치되며,
    상기 제1연결배선은 상기 제1유기평탄화층 및 상기 제2게이트절연층을 관통하는 제1콘택홀 및 제2콘택홀을 통해서 상기 제1도전층과 상기 제2도전층에 각각 연결되는, 디스플레이 장치.
  17. 제11항에 있어서,
    상기 제1하부 벨리 및 상기 제2상부 벨리 중 적어도 하나는 상기 복수의 화소회로 중 적어도 일부를 둘러싸며 배치하는, 디스플레이 장치.
  18. 제11항에 있어서,
    상기 제1화소회로 및 상기 제2화소회로는 각각 구동 박막트랜지스터 및 스토리지 커패시터를 포함하고, 상기 구동 박막트랜지스터와 스토리지 커패시터는 서로 중첩되며,
    상기 제1화소회로의 스토리지 커패시터의 상부 전극과 상기 제2화소회로의 스토리지 커패시터의 상부 전극은 상기 제1연결배선의 하나인 메쉬 연결선에 의해서 연결된, 디스플레이 장치.
  19. 제11항에 있어서,
    상기 제1화소회로, 제2화소회로, 및 제3화소회로 각각은,
    화소전극, 상기 화소전극과 대향하는 대향전극, 및 상기 화소전극과 상기 대향전극 사이에 개재되는 유기발광층을 포함하는 중간층을 포함하는 유기발광소자; 및
    상기 유기발광소자를 덮는 봉지층;을 더 구비하며,
    상기 봉지층은 제1무기봉지층과, 제2무기봉지층과, 상기 제1무기봉지층과 상기 제2무기봉지층 사이에 개재된 유기봉지층을 포함하는, 디스플레이 장치.
  20. 제11항에 있어서,
    상기 디스플레이 장치는 디스플레이 영역이 접히거나 감기는, 디스플레이 장치.
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