KR102175471B1

KR102175471B1 - 자기 저항 메모리 장치 및 그 제조 방법

Info

Publication number: KR102175471B1
Application number: KR1020140040267A
Authority: KR
Inventors: 박종철; 배병재; 강신재; 최영석
Original assignee: 삼성전자주식회사
Priority date: 2014-04-04
Filing date: 2014-04-04
Publication date: 2020-11-06
Anticipated expiration: 2034-04-04
Also published as: US9735349B2; US20150287912A1; KR20150115360A; US10134980B2; US20170338408A1

Abstract

자기 저항 메모리 장치의 제조 방법에 있어서, 기판 상에 순차적으로 적층된 하부 전극 및 예비 제1 자유막 패턴을 형성한다. 상기 예비 제1 자유막 패턴의 상부를 제거하여 제1 자유막 패턴을 형성한다. 상기 제1 자유막 패턴 상에 제2 자유막 및 터널 배리어막을 순차적으로 형성한다. 상기 제2 자유막을 부분적으로 산화시켜 제2 자유막 패턴을 형성한다. 상기 터널 배리어막 상에 고정막 구조물을 형성한다.

Description

자기 저항 메모리 장치 및 그 제조 방법{MAGNETORESISTIVE RANDOM ACCESS DEVICE AND METHOD OF MANUFACTURING THE SAME}

본 발명은 반도체 장치 및 그 제조 방법에 관한 것이다. 보다 상세하게 본 발명은 자기 저항 메모리(Magnetoresistive Random Access Memory: MRAM) 장치 및 그 제조 방법에 관한 것이다.

자기 저항 메모리 장치는 비휘발성 메모리 장치로서, 자기 터널 접합(Magnetic Tunnel Junction, MTJ) 구조물을 포함한다. 이때, 상기 MTJ 구조물은 기판 상에 순차적으로 적층된 고정막 패턴 구조물, 터널 베리어막 패턴 및 자유막 패턴을 포함하도록 형성되며, 상기 패턴들은 예를 들어 이온 스퍼터링 방식과 같은 물리적 식각 공정을 통해 형성될 수 있다. 그러나 상기 식각 공정 수행 시, 상기 고정막 패턴 구조물 및/또는 상기 자유막 패턴의 자성을 갖는 금속 물질이 리-스퍼터링(re-sputtering) 되어 상기 MTJ 구조물 측벽에 부착될 수 있으며, 그 결과 상기 MTJ 구조물은 전기적으로 쇼트될 수 있다.

본 발명의 일 목적은 우수한 특성을 갖는 자기 저항 메모리 장치를 제공하는 것이다.

본 발명의 다른 목적은 우수한 특성을 갖는 자기 저항 메모리 장치의 제조 방법을 제공하는 것이다.

본 발명의 일 목적을 달성하기 위한 예시적인 실시예들에 따른 자기 저항 메모리 장치의 제조 방법은, 기판 상에 순차적으로 적층된 하부 전극 및 예비 제1 자유막 패턴을 형성한다. 상기 예비 제1 자유막 패턴의 상부를 제거하여 제1 자유막 패턴을 형성한다. 상기 제1 자유막 패턴 상에 제2 자유막 및 터널 배리어막을 순차적으로 형성한다. 상기 제2 자유막을 부분적으로 산화시켜 제2 자유막 패턴을 형성한다. 상기 터널 배리어막 상에 고정막 구조물을 형성한다.

예시적인 실시예들에 있어서, 상기 하부 전극 및 상기 예비 제1 자유막 패턴을 형성할 때, 상기 기판 상에 하부 전극막, 제1 자유막 및 희생막을 순차적으로 형성할 수 있다. 상기 하부 전극막 및 상기 제1 자유막을 부분적으로 산화시킬 수 있다.

예시적인 실시예들에 있어서, 상기 하부 전극막 및 상기 제1 자유막을 부분적으로 산화시킬 때, 상기 희생막 상에 이의 상면을 부분적으로 노출시키는 마스크를 형성할 수 있다. 상기 마스크를 이온 주입 마스크로 사용하는 이온 주입 공정을 수행하여, 산소 이온을 상기 희생막, 상기 제1 자유막 및 상기 하부 전극막에 부분적으로 도핑시킬 수 있다.

예시적인 실시예들에 있어서, 상기 제2 자유막 패턴을 형성할 때, 상기 하부 전극막 및 상기 제1 자유막에 도핑된 상기 산소 이온을 상기 제2 자유막으로 확산시킬 수 있다.

예시적인 실시예들에 있어서, 상기 하부 전극 및 상기 예비 제1 자유막 패턴을 형성할 때, 상기 기판 상에 하부 전극막, 제1 자유막, 희생막 및 하드 마스크를 순차적으로 형성할 수 있다. 상기 하드 마스크를 식각 마스크로 사용하여 상기 희생막을 이방성 식각함으로써 희생막 패턴을 형성할 수 있다. 상기 하드 마스크 및 상기 희생막 패턴을 식각 마스크로 사용하여 상기 제1 자유막 및 상기 하부 전극막을 순차적으로 패터닝할 수 있다.

예시적인 실시예들에 있어서, 상기 하부 전극 및 상기 예비 제1 자유막 패턴을 형성하는 이후에, 상기 하부 전극, 상기 예비 제1 자유막 패턴, 상기 희생막 패턴 및 상기 하드 마스크를 감싸는 캐핑막을 상기 기판 상에 형성할 수 있다. 상기 하부 전극, 상기 예비 제1 자유막 패턴, 상기 희생막 패턴 및 상기 하드 마스크를 충분히 커버하는 산화막을 상기 캐핑막 상에 형성할 수 있다. 상기 희생막 패턴의 상면이 노출될 때까지 상기 산화막 및 상기 캐핑막을 평탄화함으로써, 산화막 패턴 및 이를 감싸는 캐핑막 패턴을 인접하는 두 개의 상기 예비 제1 자유막 패턴 사이에 형성할 수 있다.

예시적인 실시예들에 있어서, 상기 제2 자유막 패턴을 형성할 때, 상기 산화막 패턴에 포함된 산소 이온을 상기 제2 자유막으로 확산시킬 수 있다.

예시적인 실시예들에 있어서, 상기 제2 자유막은 상기 제1 자유막 패턴보다 얇은 두께를 갖도록 형성될 수 있다.

예시적인 실시예들에 있어서, 상기 제2 자유막 패턴은 상기 제1 자유막 패턴과 실질적으로 동일한 물질을 포함하도록 형성될 수 있다.

예시적인 실시예들에 있어서, 상기 제1 자유막 패턴을 형성할 때, 이온 스퍼터링 공정을 수행하여 상기 희생막 패턴 및 상기 예비 제1 자유막 패턴의 상부를 제거할 수 있다.

예시적인 실시예들에 있어서, 상기 제1 자유막 패턴을 형성할 때, 순수(Deionized Water, DI)를 사용하는 습식 식각 공정을 통해 상기 희생막 패턴을 제거할 수 있다. 이온 스퍼터링 공정을 통해 상기 예비 제1 자유막 패턴의 상부를 제거할 수 있다.

예시적인 실시예들에 있어서, 상기 고정막 구조물을 형성하는 이후에, 상기 고정막 구조물 상에 배선을 형성할 수 있다.

본 발명의 다른 목적을 달성하기 위한 예시적인 실시예들에 따른 자기 저항 메모리 장치는, 기판 상에 형성된 하부 전극, 상기 하부 전극 상에 형성된 자기 터널 접합(MTJ) 구조물 및 상기 MTJ 구조물 상에 형성된 배선을 포함한다. 상기 MTJ 구조물은 상기 하부 전극 상에 순차적으로 적층된 제1 및 제2 자유막 패턴들, 상기 제2 자유막 패턴 상에 형성된 터널 배리어막 및 상기 터널 배리어막 상에 형성된 고정막 구조물을 포함한다.

예시적인 실시예들에 있어서, 상기 자기 저항 메모리 장치는 상기 제2 자유막 패턴의 측벽을 감싸는 금속 산화막 패턴을 더 포함할 수 있다.

예시적인 실시예들에 있어서, 상기 배선을 상기 MTJ 구조물 상면에 직접 접촉할 수 있다.

본 발명의 실시예들에 따르면, 자유막 패턴 형성 시 적어도 일부는 물리적 식각 공정을 통해 형성하지 않음으로써 MTJ 구조물을 용이하게 형성할 수 있다. 즉, 하부의 제1 자유막 패턴은 물리적 식각 공정을 통해 형성하되, 상부의 제2 자유막 패턴은 상기 제1 자유막 패턴 상에 형성된 제2 자유막을 부분적으로 산화시켜 형성할 수 있다.

나아가, 하부에 제1 및 제2 자유막 패턴들을 먼저 형성하고, 상부에 터널 배리어막 및 고정막 구조물 혹은 고정막 패턴 구조물을 순차적으로 형성함으로써, 상기 MTJ 구조물 형성 시 요구되는 물리적 식각 공정을 최소화할 수 있고, 물리적 식각 공정을 수행하더라도 한 번에 패터닝되는 막들의 높이를 최소화할 수 있다. 그러므로 상기 MTJ 구조물 형성 시 이의 측벽에 자성 물질이 부착되는 것을 방지할 수 있다.

도 1은 예시적인 실시예들에 따른 자기 저항 메모리 장치를 설명하기 위한 단면도이다.
도 2 내지 도 27은 예시적인 실시예들에 따른 자기 저항 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 28은 예시적인 실시예들에 따른 자기 저항 메모리 장치를 설명하기 위한 단면도이다.
도 29 및 도 30은 예시적인 실시예들에 따른 자기 저항 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 31은 예시적인 실시예들에 따른 자기 저항 메모리 장치를 설명하기 위한 단면도이다.
도 32 내지 도 35는 예시적인 실시예들에 따른 자기 저항 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 36은 예시적인 실시예들에 따른 자기 저항 메모리 장치를 설명하기 위한 단면도이다.
도 37 및 도 38은 예시적인 실시예들에 따른 자기 저항 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.

본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 안 된다.

본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.

도 1은 본 발명의 예시적인 실시예들에 따른 자기 저항 메모리 장치를 설명하기 위한 단면도이다.

도 1을 참조하면, 상기 자기 저항 메모리 장치는 트랜지스터, 하부 전극(425), 제1 자기 터널 접합(Magnetic Tunnel Junction, MTJ) 구조물(600) 및 배선(510)을 포함할 수 있다. 또한, 상기 자기 저항 메모리 장치는 소스 라인(330), 콘택 플러그(380) 및 패드(395)를 더 포함할 수 있다.

상기 트랜지스터는 기판(100) 상부에 매립된 게이트 구조물(160) 및 이에 인접하여 기판(100) 상부에 형성된 불순물 영역(103)을 포함할 수 있다. 게이트 구조물(160)은 기판(100) 내에 순차적으로 적층된 게이트 전극(145) 및 제1 캐핑막 패턴(155)을 포함할 수 있으며, 기판(100) 내에 형성되어 게이트 전극(145)의 측벽 및 저면과 제1 캐핑막 패턴(155)의 측벽을 감싸는 게이트 절연막(130)을 포함할 수 있다. 예시적인 실시예들에 있어서, 게이트 구조물(160)은 기판(100) 상면에 평행한 제1 방향으로 연장되고, 기판(100) 상면에 평행하며 상기 제1 방향에 실질적으로 수직한 제2 방향을 따라 복수 개가 형성될 수 있다.

게이트 전극(145)은 예를 들어, 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta) 등과 같은 금속, 예를 들어 텅스텐 질화물(WN), 티타늄 질화물(TiN), 타탈륨 질화물(TaN) 등과 같은 금속 질화물 및/또는 금속 실리사이드를 포함할 수 있다. 제1 캐핑막 패턴(155)은 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다. 게이트 절연막(130)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.

불순물 영역(103)은 예를 들어 인, 비소와 같은 n형 불순물, 혹은 붕소, 갈륨과 같은 p형 불순물을 포함할 수 있으며, 상기 트랜지스터의 소스/드레인 영역으로 제공될 수 있다.

한편, 기판(100)은 상부에 소자 분리막 패턴(110)을 포함할 수 있다. 이에 따라, 기판(100)에서 소자 분리막 패턴(110)이 형성된 영역은 필드 영역으로 정의될 수 있고, 소자 분리막 패턴(110)이 형성되지 않은 영역은 액티브 영역으로 정의될 수 있다. 예시적인 실시예들에 있어서, 상기 각 액티브 영역에는 2개의 게이트 구조물(160)이 형성될 수 있다. 기판(100)은 예를 들어, 실리콘 기판, 게르마늄 기판, 실리콘-게르마늄 기판, 실리콘 온 인슐레이터(Silicon On Insulator: SOI) 기판, 게르마늄 온 인슐레이터(Germanium On Insulator: GOI) 기판 등일 수 있다. 소자 분리막 패턴(110)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.

기판(100) 상에는 식각 저지막 패턴(235) 및 제1 패턴(305)이 순차적으로 형성되어 게이트 구조물(160) 및 소자 분리막 패턴(110)에 오버랩 될 수 있고, 이에 따라 불순물 영역(103)의 상면은 노출될 수 있다. 식각 저지막 패턴(235) 및 제1 패턴(305)은 실질적으로 동일한 물질을 포함할 수 있으며, 예를 들어 실리콘 질화물과 같은 질화물을 포함할 수 있다.

소스 라인(330)은 상기 각 액티브 영역들 내에서 서로 인접하는 게이트 구조물들(160) 사이의 기판(100) 상에 형성되어 불순물 영역(103)의 상면과 접촉할 수 있고, 콘택 플러그(380)는 게이트 구조물(160) 및 소자 분리막 패턴(110) 사이의 기판(100) 상에 형성되어 불순물 영역(103)의 상면과 접촉할 수 있다. 즉, 소스 라인(330) 및 콘택 플러그(380)는 상기 제2 방향을 따라 복수 개가 교대하여 반복적으로 형성되어 불순물 영역(103)과 접촉함으로써 상기 트랜지스터와 전기적으로 연결될 수 있고, 이때 이들 각각의 측벽은 순차적으로 적층된 식각 저지막 패턴(235) 및 제1 패턴(305)에 의해 둘러싸일 수 있다. 한편, 콘택 플러그(380)는 제1 패턴(305)의 상면과 실질적으로 동일한 높이의 상면을 가질 수 있고, 소스 라인(330)은 이보다 낮은 높이의 상면을 가질 수 있다.

소스 라인(330)은 예를 들어, 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta) 등의 금속 또는 텅스텐 질화물(WN), 티타늄 질화물(TiN), 탄탈륨 질화물(TaN) 등의 금속 질화물을 포함할 수 있다. 콘택 플러그(380)는 예를 들어, 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta) 등의 금속 및/또는 도핑된 폴리실리콘을 포함할 수 있다.

패드(395)는 콘택 플러그(380) 및 제1 패턴(305)의 일부 상에 형성되어 이들의 상면과 접촉할 수 있다. 패드(395)는 예를 들어 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta) 등의 금속 및/또는 도핑된 폴리실리콘을 포함할 수 있고, 콘택 플러그(380)와 실질적으로 동일한 물질을 포함할 수 있다. 예시적인 실시예들에 있어서, 패드(395)는 상기 제1 및 제2 방향들을 따라 각각 복수 개가 형성될 수 있다.

한편, 상기 각 액티브 영역들 내에서 서로 인접하는 패드들(395) 사이에는 소스 라인(330)의 상면과 접촉하는 제4 캐핑막 패턴(340)이 형성될 수 있고, 서로 다른 상기 액티브 영역 내에서 인접하는 패드들(395) 사이에는 제1 패턴(305)의 상면과 접촉하는 분리막 패턴(410)이 형성될 수 있다. 즉, 제4 캐핑막 패턴(340) 및 분리막 패턴(410)은 상기 제2 방향을 따라 복수 개가 교대하여 반복적으로 각 패드들(395) 사이에 형성될 수 있다. 이때, 제4 캐핑막 패턴(340)의 측벽은 제1 패턴(305) 상에 형성된 식각 방지막 패턴(329)에 의해 둘러싸일 수 있다. 제4 캐핑막 패턴(340), 분리막 패턴(410) 및 식각 방지막 패턴(329)은 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다.

하부 전극(425)은 패드(395) 상에 형성되어 이의 상면과 직접 접촉할 수 있다. 하부 전극(425)은 도전성 물질을 포함할 수 있으며, 예를 들어, 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta) 등과 같은 금속 및/또는 텅스텐 질화물(WN), 티타늄 질화물(TiN), 탄탈륨 질화물(TaN) 등과 같은 금속 질화물을 포함할 수 있다. 예시적인 실시예들에 있어서, 하부 전극(425)은 상기 제1 및 제2 방향들을 따라 각각 복수 개로 형성될 수 있다.

제1 MTJ 구조물(600)은 하부 전극(425) 상에 순차적으로 적층된 제1 및 제2 자유막 패턴들(437, 485), 터널 배리어막(490) 및 고정막 구조물(500)을 포함할 수 있다.

제1 자유막 패턴(437)은 하부 전극(425)과 직접 접촉하며 제1 두께를 가질 수 있고, 제2 자유막 패턴(485)은 상기 제1 두께보다 얇은 제2 두께를 가질 수 있다. 제1 및 제2 자유막 패턴들(437, 485)은 예를 들어, 코발트(Co), 철(Fe), 니켈(Ni) 등의 강자성 물질을 포함할 수 있고, 이들 각각은 실질적으로 동일한 물질을 포함할 수 있다. 이에 따라, 제1 및 제2 자유막 패턴들(437, 485)은 실질적으로 동일한 자화 방향을 가질 수 있다. 예시적인 실시예들에 있어서, 제1 및 제2 자유막 패턴들(437, 485)은 기판(100) 상면에 수직한 수직 자화 방향을 가질 수 있으며, 혹은 이와는 다르게 기판(100) 상면에 평행한 수평 자화 방향을 가질 수도 있다. 한편, 상기 제1 및 제2 두께들은 특별히 제한되지 않으며, 형성하고자 하는 제1 MTJ 구조물(600)에 따라 용이하게 변경이 가능하다. 예시적인 실시예들에 있어서, 제1 및 제2 자유막 패턴들(437, 485)은 상기 제1 및 제2 방향들을 따라 각각 복수 개가 형성될 수 있다.

한편, 산화막 패턴(475) 및 이의 측벽과 저면을 감싸는 제5 캐핑막 패턴(465)은 제4 캐핑막 패턴(340), 식각 방지막 패턴(329), 분리막 패턴(410), 제1 패턴(305) 및 제1 층간 절연막 패턴(245) 상에 형성되어 하부 전극(425) 및 제1 자유막 패턴(437)의 측벽을 감쌀 수 있고, 제1 금속 산화막 패턴(483)은 산화막 패턴(475) 및 제5 캐핑막 패턴(465) 상에 형성되어 이들의 상면과 접촉하고, 제2 자유막 패턴(485)의 측벽을 감쌀 수 있다.

제5 캐핑막 패턴(465)은 예를 들어, 알루미늄 산화물(AlOx)과 같은 금속 산화물을 포함할 수 있다. 산화막 패턴(475)은 예를 들어, 실리콘 산화물을 포함할 수 있다. 제1 금속 산화막 패턴(483)은 산소(O) 및 제2 자유막과 실질적으로 동일한 물질, 예를 들어 코발트(Co), 철(Fe), 니켈(Ni) 등의 강자성 물질을 포함할 수 있다.

터널 배리어막(490)은 제2 자유막 패턴(485) 및 제1 산화막 패턴(483) 상에 형성될 수 있다. 터널 배리어막(490)은 금속 산화물, 금속 질화물 또는 금속 산질화물을 포함할 수 있으며, 예를 들어 마그네슘 산화물(MgO) 또는 알루미늄 산화물(AlOx)를 포함할 수 있다.

고정막 구조물(500)은 터널 배리어막(490) 상에 형성되어, 순차적으로 적층된 제1 고정막, 반강자성 커플링 스페이서막 및 제2 고정막을 포함할 수 있다. 상기 제1 및 제2 고정막들은 예를 들어 코발트(Co), 팔라듐(Pd) 등의 강자성 물질을 포함할 수 있고, 상기 반강자성 커플링 스페이서막은 예를 들어 루테늄(Ru), 이리듐(Ir) 또는 로듐(Rh) 중 적어도 하나를 포함할 수 있다. 이때, 상기 제1 및 제2 고정막들은 각각 서로 반대되나 한 방향으로 고정된 제1 및 제2 자화 방향들을 가질 수 있다. 예시적인 실시예들에 있어서, 상기 제1 및 제2 자화 방향들은 수직 자화 방향일 수 있고, 혹은 이와는 다르게 수평 자화 방향일 수도 있다.

배선(510)은 고정막 구조물(500) 상에 형성되어 이의 상면에 직접 접촉할 수 있다. 배선(510)은 예를 들어, 구리(Cu) 등의 금속을 포함할 수 있다. 예시적인 실시예들에 있어서, 배선(510)은 상기 제2 방향으로 연장되고, 상기 제1 방향을 따라 복수 개가 형성될 수 있다.

도 2 내지 도 27은 예시적인 실시예들에 따른 자기 저항 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.

도 2를 참조하면, 기판(100) 상부에 불순물들을 주입하여 불순물 영역(103)을 형성한 후, 기판(100) 상부에 소자 분리막 패턴(110)을 형성한다. 이때, 기판에서 소자 분리막 패턴(110)이 형성된 부분은 필드 영역으로 정의될 수 있고, 소자 분리막 패턴(110)이 형성되지 않은 부분은 액티브 영역으로 정의될 수 있으며, 이에 따라 기판(100)은 상기 액티브 영역 및 상기 필드 영역으로 구분될 수 있다.

기판(100)은 실리콘 기판, 게르마늄 기판, 실리콘-게르마늄 기판, 실리콘 온 인슐레이터(Silicon On Insulator: SOI) 기판, 게르마늄 온 인슐레이터(Germanium On Insulator: GOI) 기판 등일 수 있다.

불순물 영역(103)은 기판(100) 상에 이온 주입 공정을 수행함으로써 형성할 수 있으며, 예를 들어 인, 비소와 같은 n형 불순물들, 혹은 붕소, 갈륨과 같은 p형 불순물들을 포함하도록 형성할 수 있다. 한편, 불순물 영역(103)은 후속하여 형성되는 게이트 구조물(160)과 함께 트랜지스터를 정의할 수 있으며, 이때 불순물 영역(103)은 상기 트랜지스터의 소스/드레인 영역으로 제공될 수 있다.

소자 분리막 패턴(110)은 기판(100) 상부에 제1 트렌치(도시되지 않음)를 형성하고, 상기 제1 트렌치를 충분히 채우도록 기판(100) 상에 소자 분리막을 형성한 후, 기판(100) 상면이 노출될 때까지 상기 소자 분리막을 평탄화함으로써 형성할 수 있다. 상기 소자 분리막은 예를 들어, 실리콘 산화물과 같은 산화물을 포함하도록 형성할 수 있다.

한편, 경우에 따라서는 불순물 영역(103)을 형성한 후 소자 분리막 패턴(110)을 형성하는 것이 아니라, 소자 분리막 패턴(110)을 형성한 이후에 불순물 영역(103)을 형성할 수도 있다.

이후, 기판(100) 상에 이의 상면을 부분적으로 노출시키는 제1 마스크(120)를 형성하고, 이를 식각 마스크로 사용하여 기판(100) 상부를 부분적으로 제거함으로써 제2 트렌치(105)를 형성한다.

제2 트렌치(105)는 기판(100) 상면에 평행한 제1 방향으로 연장되며, 기판(100) 상면에 평행하고 상기 제1 방향에 실질적으로 수직한 제2 방향을 따라 복수 개로 형성될 수 있다. 예시적인 실시예들에 있어서, 제2 트렌치(105)는 소자 분리막 패턴(110)에 의해 구분되는 상기 각 액티브 영역 내에 2개씩 형성될 수 있다.

도 3을 참조하면, 제2 트렌치(105)의 내벽 상에 게이트 절연막(130)을 형성하고, 게이트 절연막(130) 및 제1 마스크(120) 상에 제2 트렌치(105)를 충분히 매립하도록 게이트 전극막(140)을 형성한다.

예시적인 실시예들에 있어서, 게이트 절연막(130)은 제2 트렌치(105)에 의해 노출된 기판(100) 상부에 열산화 공정 또는 화학 기상 증착(Chemical Vapor Deposition: CVD) 공정을 수행함으로써 형성할 수 있다. 이에 따라, 게이트 절연막(130)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함하도록 형성될 수 있다.

게이트 전극막(140)은 예를 들어 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta) 등과 같은 금속, 예를 들어 텅스텐 질화물(WN), 티타늄 질화물(TiN), 타탈륨 질화물(TaN) 등과 같은 금속 질화물 및/또는 금속 실리사이드를 포함하도록 형성할 수 있다.

도 4를 참조하면, 게이트 전극막(140)의 상부를 제거하여, 제2 트렌치(105) 내부를 부분적으로 채우는 게이트 전극(145)을 형성하고, 제2 트렌치(105)의 나머지 부분을 매립하는 제1 캐핑막(150)을 게이트 전극(145), 게이트 절연막(130) 및 제1 마스크(120) 상에 형성한다.

예시적인 실시예들에 있어서, 게이트 전극막(140) 상부는 화학 기계적 연마(Chemical Mechanical Polishing, CMP) 공정 및/또는 에치 백(Etch Back) 공정을 통해 제거할 수 있다. 이에 따라, 게이트 전극(145)은 제2 트렌치(105) 하부에서 상기 제1 방향으로 연장되고, 상기 제2 방향을 따라 복수 개로 형성될 수 있다. 한편, 게이트 전극(145) 형성 시, 게이트 절연막(130)의 상부도 함께 제거될 수 있다. 이에 따라, 게이트 절연막(130)은 상기 제2 트렌치의 하부 내벽 상에서 게이트 전극(145)의 측벽 및 저면을 감싸도록 형성될 수도 있다.

제1 캐핑막(150)은 예를 들어, 실리콘 질화물과 같은 질화물을 포함하도록 형성할 수 있다.

도 5를 참조하면, 기판(100)의 상면이 노출될 때까지 제1 캐핑막(150)의 상부 및 제1 마스크(120)를 예를 들어, 화학 기계적 연마(CMP) 공정을 통해 제거한다. 이에 따라, 제2 트렌치(105) 상부를 채우는 제1 캐핑막 패턴(155)이 형성될 수 있으며, 제1 캐핑막 패턴(155)은 상기 제1 방향으로 연장되고 상기 제2 방향을 따라 복수 개로 형성될 수 있다.

한편, 게이트 절연막(130), 게이트 전극(145) 및 제1 캐핑막 패턴(155)은 게이트 구조물(160)을 정의할 수 있다. 즉, 게이트 구조물(160)은 제2 트렌치(105)를 채우는 매립 게이트 구조물로 형성될 수 있으며, 상기 제1 방향으로 연장되고 상기 제2 방향을 따라 복수 개로 형성될 수 있다. 예시적인 실시예들에 있어서, 게이트 구조물(160)은 상기 각 액티브 영역 내에 2개씩 형성될 수 있다.

도 6을 참조하면, 기판(100) 상에 식각 저지막(230), 제1 층간 절연막(240), 실리콘-온-하드마스크(Silicon-On-Hardmask: SOH)막(250), 실리콘 산질화막(260) 및 제1 포토레지스트 패턴(270)을 순차적으로 형성한다.

식각 저지막(230)은 예를 들어 실리콘 질화물과 같은 질화물을 사용하여 형성할 수 있고, 제1 층간 절연막(240)은 예를 들어 비피에스지(BPSG), 유에스지(USG) 및 에스오지(SOG) 등과 같은 산화물을 포함하도록 형성할 수 있다. 한편, 제1 층간 절연막(240)은 이후 수행되는 공정들에서 대부분 제거될 수 있으며, 이에 따라 일종의 희생막으로서 기능할 수 있다.

제1 포토레지스트 패턴(270)은 실리콘 산질화막(260)의 상면을 부분적으로 노출시키는 제1 개구(275)를 포함하도록 형성할 수 있다. 이때, 제1 개구(275)는 상기 제1 방향으로 각각 연장되고, 상기 제2 방향을 따라 복수 개로 형성될 수 있다. 예시적인 실시예들에 있어서, 각 제1 개구들(275)은 상기 각 액티브 영역들 내에서 서로 인접하는 2개의 게이트 구조물들(160) 및 이들 사이의 기판(100) 부분에 오버랩 될 수 있다.

도 7을 참조하면, 제1 포토레지스트 패턴(270)을 식각 마스크로 사용하여, 실리콘 산질화막(260) 및 SOH 막(250)을 순차적으로 식각한다. 이에 따라, 실리콘 산질화막 패턴 및 SOH 막 패턴(255)이 형성될 수 있으며, 이때 SOH 막 패턴(255)은 제1 층간 절연막(240)의 상면을 부분적으로 노출시키는 제2 개구들(257)을 포함하도록 형성될 수 있다. 한편, 상기 실리콘 산질화막 패턴은 SOH 막 패턴(255) 형성 이후, 예를 들어 습식 식각 공정을 통해 제거할 수 있다.

도 8을 참조하면, SOH 막 패턴(255)을 식각 마스크로 사용하여 제1 층간 절연막(240)을 식각한다. 이에 따라, 제1 층간 절연막(240)이 부분적으로 제거되어 제3 개구들(241)을 갖는 제1 층간 절연막 패턴(245)이 형성될 수 있고, 식각 저지막(230) 상면이 부분적으로 노출될 수 있다.

도 9를 참조하면, 각 제3 개구들(241)의 측벽 상에 제1 스페이서(280)를 형성한다.

제1 스페이서(280)는 제3 개구들(241)의 측벽, 상기 노출된 식각 저지막(230)의 상면 및 제1 층간 절연막 패턴(245)의 상면 상에 제1 스페이서막을 형성하고, 이를 이방성 식각함으로써 형성할 수 있다. 이에 따라, 제1 스페이서(280)는 상기 각 액티브 영역에 2개씩 형성될 수 있고, 각각의 제1 스페이서들(280)은 예를 들어 게이트 구조물(160)에 오버랩 되도록 형성될 수 있다. 한편, 제3 개구(241)가 상기 제1 방향으로 연장되고 상기 제2 방향을 따라 복수 개로 형성됨에 따라, 제1 스페이서(280)는 상기 제1 방향으로 연장되고 상기 제2 방향을 따라 복수 개로 형성될 수 있다. 상기 제2 스페이서막은 예를 들어, 실리콘 질화물과 같은 질화물을 포함하도록 형성할 수 있다.

도 10을 참조하면, 제1 층간 절연막 패턴(245)의 일부 상에 제2 마스크(290)를 형성하고, 제2 마스크(290)에 의해 커버되지 않은 제1 층간 절연막 패턴(245) 부분을 제거함으로써, 식각 저지막(230)의 일부 상면을 노출시키는 제4 개구들(243)을 형성한다.

상기 노출된 제1 층간 절연막 패턴(245) 부분은 예를 들어, 습식 식각 공정을 수행함으로써 제거될 수 있다.

반면, 제1 스페이서들(280)은 기판(100) 상에 잔류하여 상기 제2 방향을 따라 서로 이격될 수 있다.

도 11을 참조하면, 제2 마스크(290)를 제거한 후, 제1 스페이서들(280)에 접촉하는 제2 스페이서들(285)을 기판 상에 형성한다.

예시적인 실시예들에 있어서, 제2 스페이서들(285)은 제1 스페이서(280)를 커버하는 제2 스페이서막을 식각 저지막(230) 및 제1 층간 절연막 패턴(245) 상에 형성한 후, 이를 이방성 식각함으로써 형성할 수 있다. 상기 제2 스페이서막은 예를 들어 실리콘 산화물과 같은 산화물을 포함하도록 형성할 수 있고, 이에 따라 제1 층간 절연막 패턴(245)에 접촉하는 상기 제2 스페이서막 부분은 제1 층간 절연막 패턴(245)과 병합될 수도 있다.

예시적인 실시예들에 있어서, 제2 스페이서(285)는 상기 각 액티브 영역에서 상기 제2 방향을 따라 이격된 2개의 제1 스페이서(480) 사이 공간은 완전히 채울 수 있으며, 제4 개구(243)를 정의하는 인접한 2개의 제2 스페이서(280) 사이 공간은 부분적으로만 채울 수 있다. 즉, 제4 개구(243)에 의해 노출된 식각 저지막(230) 상면 일부는 제2 스페이서(285)에 의해 커버되지 않고 노출될 수 있다.

도 12를 참조하면, 각 제4 개구들(243)의 나머지 부분을 채우는 충전막(300)을 식각 저지막(230), 제1 스페이서들(280), 제2 스페이서들(285) 및 제1 층간 절연막 패턴(245) 상에 형성한다.

예시적인 실시예들에 있어서, 충전막(300)은 제1 스페이서들(280)과 실질적으로 동일한 물질, 즉 예를 들어 실리콘 질화물과 같은 질화물을 포함하도록 형성할 수 있다.

도 13을 참조하면, 충전막(300) 상부, 제1 및 제2 스페이서들(280, 285)의 상부 및 제1 층간 절연막 패턴(245)의 상부를 평탄화하여 제1 및 제2 패턴들(305, 287)을 형성한 후, 제2 캐핑막(310) 및 제3 캐핑막(315)을 순차적으로 형성한다.

예시적인 실시예들에 있어서, 상기 평탄화 공정은 화학 기계적 연마(CMP) 공정 및/또는 에치 백 공정을 통해 수행될 수 있다.

한편, 상기 평탄화 공정에 의해, 제1 스페이서들(280) 및 충전막(300)은 제1 패턴들(305)로 변환될 수 있고, 제2 스페이서들(285)은 제2 패턴들(287)로 변환될 수 있다. 그러므로 각 제1 및 제2 패턴들(305, 287)은 상기 제1 방향으로 연장될 수 있으며, 상기 제2 방향을 따라 교대로 반복적으로 형성될 수 있다. 이때, 제1 및 제2 패턴들(305, 287)은 서로 접촉할 수 있다. 예시적인 실시예들에 있어서, 제1 패턴들(305) 중 일부는 게이트 구조물(160)에 오버랩 될 수 있고, 제1 패턴들(305) 중 나머지 일부는 소자 분리막 패턴(110)에 오버랩 될 수 있다. 예시적인 실시예들에 있어서, 제2 패턴들(287)은 게이트 구조물(160)에 인접한 불순물 영역(103)에 오버랩 되도록 형성될 수 있다.

제2 캐핑막(310)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함하도록 형성할 수 있다. 이에 따라, 제2 캐핑막(310)은 제1 및 제2 패턴들(305, 287)의 상면 및 제1 층간 절연막 패턴(245)의 상면을 커버하되, 제2 패턴들(287) 및 제1 층간 절연막 패턴(245)과는 병합될 수도 있다.

제3 캐핑막(315)은 예를 들어, 실리콘 질화물과 같은 질화물을 포함하도록 형성할 수 있다.

도 14를 참조하면, 제3 캐핑막(315) 상에 제2 포토레지스트 패턴(325)을 형성한 후, 이를 식각 마스크로 사용하여 제2 및 제3 캐핑막들(310, 315) 및 그 하부의 제1 및 제2 패턴들(305, 287) 상부를 식각함으로써 리세스들(307)을 형성한다.

예시적인 실시예들에 있어서, 제2 포토레지스트 패턴(325)은 제3 캐핑막(315) 상면을 부분적으로 노출시키는 제5 개구(327)를 포함하도록 형성할 수 있고, 제5 개구(327)는 상기 제1 방향으로 각각 연장되고 상기 제2 방향을 따라 복수 개로 형성될 수 있다. 이때, 제5 개구들(327)은 상기 각 액티브 영역들 내에서 서로 인접하는 게이트 구조물들(160) 사이의 기판(100) 상에 형성된 제2 패턴들(287) 및 이에 인접하는 제1 패턴들(305) 일부에 오버랩 될 수 있다. 그러므로 리세스들(307)에 의해, 상기 각 액티브 영역들 내에서 서로 인접하는 게이트 구조물들(160) 사이의 기판(100) 상에 형성된 제2 패턴들(287)이 노출될 수 있다.

도 15를 참조하면, 제2 포토레지스트 패턴(325)을 제거한 후, 제2 및 제3 캐핑막들(310, 315)의 측벽 및 리세스(307)에 의해 노출된 제1 패턴들(305)의 상부 측벽 상에 식각 방지막 패턴(329)을 형성한다.

식각 방지막 패턴(329)은 리세스(307)의 내벽 및 제3 캐핑막(315)의 상면 상에 식각 방지막을 형성한 후, 이를 이방성 식각함으로써 형성할 수 있다. 이에 따라, 식각 방지막 패턴(329)은 제2 및 제3 캐핑막들(310, 315)의 측벽을 커버하도록 형성될 수 있다.

식각 방지막 패턴(329)은 제1 패턴들(305) 혹은 제3 캐핑막(315)과 실질적으로 동일한 물질, 예를 들어 실리콘 질화물과 같은 질화물을 포함하도록 형성할 수 있다. 이에 따라, 식각 방지막 패턴(329)은 제1 패턴들(305) 혹은 제3 캐핑막(315)과 병합될 수도 있다.

이후, 리세스들(307)에 의해 노출된 제2 패턴들(287) 및 그 하부의 식각 저지막(230) 부분을 제거하여, 기판(100) 상부를 노출시키며 각 리세스들(307)에 연통되는 제 6 개구들(247)을 형성한다. 상기 노출된 제2 패턴들(287)은 예를 들어 습식 식각 공정을 수행함으로써 제거할 수 있고, 상기 식각 저지막(230) 부분은 예를 들어 건식 식각 공정을 수행함으로써 제거할 수 있다.

각 제6 개구들(247)은 상기 제1 방향으로 연장되도록 형성될 수 있다. 한편, 리세스(307) 및 이에 연통되는 제6 개구들(247)은 설명의 편의상 '제 7 개구'로 참조될 수도 있다.

도 16을 참조하면, 각 제6 개구들(247)을 채우는 소스 라인(330)을 형성하고, 소스 라인(330) 상에 각 리세스들(307)을 채우는 제4 캐핑막 패턴(340)을 형성한다.

소스 라인(330)은 제6 개구들(247) 및 리세스들(307)을 채우도록 상기 노출된 기판(100) 상부에 제1 도전막을 형성하고, 상기 제1 도전막 상부를 부분적으로 제거함으로써 형성할 수 있다. 예시적인 실시예들에 있어서, 상기 제1 도전막은 각 리세스들(307) 내에 형성된 부분이 제거될 수 있다. 이에 따라, 소스 라인(330)은 상기 제1 방향으로 연장되고 상기 제2 방향을 따라 복수 개로 형성될 수 있으며, 상기 제7 개구의 하부를 채울 수 있다. 상기 제1 도전막은 예를 들어, 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta) 등의 금속 혹은 텅스텐 질화물(WN), 티타늄 질화물(TiN), 탄탈륨 질화물(TaN) 등의 금속 질화물을 포함하도록 형성할 수 있다.

제4 캐핑막 패턴(340)은 소스 라인들(330), 식각 방지막 패턴들(329) 및 제3 캐핑막(315) 상에 각 리세스들(307)을 채우도록 제4 캐핑막을 형성하고, 제2 캐핑막(310)의 상면이 노출될 때까지 상기 제4 캐핑막의 상부 및 제3 캐핑막(315)을 평탄화함으로써 형성할 수 있다. 이때, 상기 평탄화 공정에 의해 제3 캐핑막(315)은 모두 제거될 수 있으며, 제4 캐핑막 패턴(340)은 상기 제7 개구의 상부를 채울 수 있다. 상기 제4 캐핑막은 예를 들어 실리콘 질화물과 같은 질화물을 포함하도록 형성할 수 있고, 따라서 제4 캐핑막 패턴(340)은 제1 패턴들(305) 및/또는 식각 방지막 패턴들(329)과 병합될 수도 있다.

이후, 기판(100) 상에 제3 마스크(도시하지 않음)를 형성한 후, 이를 식각 마스크로 사용하여 제2 캐핑막(310) 및 제2 패턴들(287)을 식각한다. 예시적인 실시예들에 있어서, 상기 식각 공정은 건식 식각 공정을 통해 수행될 수 있으며, 이때 제2 패턴들(287) 하부의 식각 저지막(230) 및 기판(100) 일부도 함께 제거되어, 기판(100) 상부를 노출시키는 제8 개구들(도시하지 않음)이 형성될 수 있다.

이후, 상기 제8 개구들을 채우는 충분히 채우는 제1 절연막(도시하지 않음)을 기판(100), 제1 패턴들(305), 제4 캐핑막 패턴(340) 및 상기 제3 마스크 상에 형성한 후, 상기 제3 마스크의 상부가 제거될 때까지 상기 제1 절연막의 상부를 평탄화함으로써, 제3 패턴들(도시하지 않음)을 형성한다. 상기 제1 절연막은 예를 들어 실리콘 질화물과 같은 질화물을 포함하도록 형성할 수 있고, 따라서 제1 패턴들(305), 제4 캐핑막 패턴(340), 식각 방지막 패턴(329) 및 제2 캐핑막(310)과 병합될 수도 있다. 예시적인 실시예들에 있어서, 상기 각 제3 패턴들은 상기 제2 방향으로 연장될 수 있으며, 상기 제1 방향을 따라 복수 개로 형성될 수 있다.

도 17을 참조하면, 제2 캐핑막(310), 제4 캐핑막 패턴(340) 및 식각 방지막 패턴(328)의 일부 및 상기 제3 패턴들 상에 제3 포토레지스트 패턴(370)을 형성한 후, 이에 커버되지 않은 제2 캐핑막(310) 부분 및 그 하부의 제2 패턴들(287)을 식각한다.

제2 캐핑막(310) 부분 및 그 하부의 제2 패턴들(287)은 제1 패턴들(305), 상기 제3 패턴들, 제4 캐핑막 패턴(340) 및 식각 방지막 패턴(329)과는 다른 식각 선택비를 갖는 물질, 즉 예를 들어 실리콘 산화물과 같은 산화물을 포함할 수 있기 때문에, 예시적인 실시예들에 있어서, 이들은 습식 식각 공정을 통해 제거할 수 있다.

이후, 상기 식각 공정에 의해 노출된 식각 저지막(230) 부분을 예를 들어 건식 식각 공정을 통해 제거함으로써, 기판(100) 상면을 노출시키는 제9 개구들(248) 및 식각 저지막 패턴(235)을 형성할 수 있다.

도 18을 참조하면, 제3 포토레지스트 패턴(370)을 예를 들어 습식 식각 공정을 통해 제거하고, 각 제9 개구들(248)을 채우는 콘택 플러그(380) 및 패드막(390)을 동시에 형성한다.

콘택 플러그들(380) 및 패드막들(390)은 각 제9 개구들(248)을 채우는 제2 도전막을 기판(100), 제1 패턴들(305), 상기 제3 패턴들, 제4 캐핑막 패턴(340) 및 식각 방지막 패턴(329) 상에 형성하고, 제4 캐핑막 패턴(340)의 상면이 노출될 때까지 상기 제2 도전막 상부를 평탄화함으로써 형성할 수 있다. 이때, 상기 평탄화된 제2 도전막의 상부는 패드막(390)으로 기능할 수 있고, 상기 평탄화된 제2 도전막의 하부는 콘택 플러그(380)로 기능할 수 있다. 즉, 콘택 플러그(380) 및 패드막(390)은 하나의 공정에서 실질적으로 동일한 물질을 포함하도록 동시에 형성되며, 이에 따라 셀프-얼라인 되도록 형성될 수 있다. 또한, 콘택 플러그(380)와 패드막(390)을 별도의 공정을 통해 각각 형성하지 않기 때문에, 미세 패턴 형성을 위한 식각 공정을 줄일 수 있다. 상기 제2 도전막은 예를 들어, 금속 및/또는 도핑된 폴리실리콘을 포함하도록 형성될 수 있다.

콘택 플러그(380)는 상기 제1 및 제2 방향을 따라 각각 복수 개로 형성될 수 있으며, 불순물 영역(103)과 접촉하도록 형성될 수 있다. 예시적인 실시예들에 있어서, 패드막(390)의 상면은 상기 제3 패턴, 제4 캐핑막 패턴(340) 및 식각 방지막 패턴(329)의 상면과 실질적으로 동일한 높이로 형성될 수 있다.

도 19를 참조하면, 패드막들(390), 제4 캐핑막 패턴들(340) 및 식각 방지막 패턴들(329) 상에 제4 마스크(400)를 형성한 후, 이를 식각 마스크로 사용하여 패드막들(390)을 식각한다. 이에 따라, 제 10 개구(397)에 의해 서로 분리된 패드들(395)이 형성될 수 있다.

예시적인 실시예들에 있어서, 제4 마스크(400)는 제1 패턴들(305) 상의 패드막(390) 부분을 노출시키도록 형성될 수 있다. 그러므로 상기 식각 공정에 의해 각 패드막들(390)은 2개의 패드들(395)로 분리될 수 있으며, 제 10 개구들(397)은 제1 패턴들(305)의 상면을 노출시킬 수 있다. 이때, 각 패드들(395)은 상기 제2 방향으로의 폭이 각 콘택 플러그들(380)의 폭보다 크도록 형성될 수 있다.

도 20을 참조하면, 제10 개구(397)를 채우는 분리막 패턴(410)을 형성한다.

분리막 패턴(410)은 제4 마스크(400)를 제거한 후, 기판(100) 상에 제10 개구(397)를 채우는 제2 절연막을 상기 제3 패턴들, 패드들(395), 제4 캐핑막 패턴들(340) 및 식각 방지막 패턴들(329) 상에 형성하고, 상기 제2 절연막 상부를 평탄화함으로써 형성할 수 있다. 상기 제2 절연막은 예를 들어, 실리콘 질화물과 같은 질화물을 포함하도록 형성할 수 있다.

도 21을 참조하면, 제2 및 제4 캐핑막 패턴들(310, 340), 식각 방지막 패턴(329), 패드(395) 및 분리막 패턴(410) 상에 하부 전극막(420), 제1 자유막(430), 희생막(440) 및 하드 마스크(450)를 순차적으로 형성한다.

하부 전극막(420)은 도전성 물질을 포함하도록 형성할 수 있으며, 예를 들어, 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta) 등과 같은 금속 및/또는 텅스텐 질화물(WN), 티타늄 질화물(TiN), 탄탈륨 질화물(TaN) 등과 같은 금속 질화물을 포함하도록 형성할 수 있다.

제1 자유막(430)은 예를 들어 철(Fe), 니켈(Ni), 코발트(Co) 등의 강자성 물질을 포함하고 제1 두께를 갖도록 형성할 수 있다. 예시적인 실시예들에 있어서, 제1 자유막(430)은 기판(100) 상면에 수직한 수직 자화 방향을 갖도록 형성될 수 있으며, 혹은 이와는 다르게 기판(100) 상면에 평행한 수평 자화 방향을 갖도록 형성될 수도 있다.

희생막(440)은 제1 자유막(430)에 대해 높은 식각 선택비를 갖는 물질을 포함하도록 형성할 수 있으며, 예를 들어 산화 마그네슘(MgO)을 포함하도록 형성할 수 있다. 일 실시예에 있어서, 희생막(440)은 상기 제1 두께보다 얇은 두께를 갖도록 형성할 수 있다.

하드 마스크(450)는 희생막(440)의 상면을 부분적으로 노출시키는 제11 개구(451)를 갖도록 형성할 수 있다. 이때, 제11 개구(451)는 소스 라인(330) 및 제4 캐핑막 패턴(340), 혹은 소자 분리막 패턴(110) 및 분리막 패턴(410)에 오버랩 되도록 형성될 수 있다. 예시적인 실시예들에 있어서, 하드 마스크(450)는 상기 제1 및 제2 방향들을 따라 각각 복수 개로 형성될 수 있다. 하드 마스크(450)는 희생막(440), 제1 자유막(430) 및 하부 전극(420)에 대하여 높은 식각 선택비를 갖는 물질을 포함하도록 형성할 수 있으며, 예를 들어 탄소계 고분자, 산화물, 금속 및/또는 금속 질화물을 포함하도록 형성할 수 있다.

한편, 경우에 따라서는 희생막(440) 형성 전에, 제1 자유막(430) 상에 보호막(도시하지 않음)을 더 형성할 수도 있다. 이때, 상기 보호막은 제1 자유막(430)에대해 높은 식각 선택비를 가지며 순수(Deionized Water, DI)와 반응하지 않는 물질을 포함하도록 형성할 수 있다.

도 22를 참조하면, 하드 마스크(450)를 식각 마스크로 사용하여 희생막(440), 제1 자유막(430) 및 하부 전극막(420)을 순차적으로 패터닝한다. 이에 따라, 희생막(440), 제1 자유막(430) 및 하부 전극막(420)이 부분적으로 제거되어 패드(395) 상에 순차적으로 적층된 하부 전극(425), 예비 제1 자유막 패턴(435) 및 희생막 패턴(445)이 형성될 수 있다. 이때, 하부 전극(425)은 패드(395) 상면에 접촉하도록 형성될 수 있다. 하부 전극(425), 예비 제1 자유막 패턴(435) 및 희생막 패턴(445)은 상기 제1 및 제2 방향들을 따라 각각 복수 개로 형성될 수 있다.

예시적인 실시예들에 있어서, 상기 패터닝 공정은 플라즈마 반응 식각 공정 또는 이온 스퍼터링 공정 등의 물리적 식각 공정을 통해 수행될 수 있다. 상기 플라즈마 반응 식각 공정의 경우, 예를 들어 불소(HF) 및/또는 암모니아(NH3) 등을 포함하는 식각 가스와 예를 들어 산소(O2) 등을 포함하는 반응 가스를 사용하여 수행될 수 있다.

한편, 상기 패터닝 공정에 의해 하드 마스크(450) 상부가 제거될 수 있으며, 제11 개구(451)에 오버랩 되는 제2 및 제4 캐핑막 패턴들(310, 340), 식각 방지막 패턴(329) 및 분리막 패턴(410)이 부분적으로 제거될 수 있다. 이때, 제2 캐핑막 패턴(310)은 완전히 제거될 수 있고, 따라서 제1 층간 절연막 패턴(245)의 상면이 노출될 수 있다. 혹은 도시하지는 않았으나 이와는 다르게, 제2 및 제4 캐핑막 패턴들(310, 340), 식각 방지막 패턴(329) 및 분리막 패턴(410)이 제거되지 않을 수도 있으며, 이에 따라 이들의 상면이 노출될 수도 있다.

도 23을 참조하면, 하부 전극(425), 예비 제1 자유막 패턴(435), 희생막 패턴(445) 및 하드 마스크(450)를 감싸는 제5 캐핑막(460)을 형성한다. 이때, 제5 캐핑막(460)은 제4 캐핑막 패턴(340), 식각 방지막 패턴(329), 분리막 패턴(410), 제1 패턴(305) 및 제1 층간 절연막 패턴(245) 상에도 형성될 수 있다. 제5 캐핑막(460)은 예를 들어, 알루미늄 산화물(AlOx)와 같은 산화물을 포함하도록 형성할 수 있다.

이후, 하부 전극(425), 예비 제1 자유막 패턴(435), 희생막 패턴(445) 및 하드 마스크(450)를 충분히 커버하는 산화막(470)을 제5 캐핑막(460) 상에 형성한다. 산화막(460)은 예를 들어, 실리콘 산화물을 포함하도록 형성할 수 있다.

도 24를 참조하면, 희생막 패턴(445)의 상면이 노출될 때까지 산화막(470) 및 제5 캐핑막(460) 상부를 평탄화한다. 이에 따라, 인접하는 두 개의 희생막 패턴(445), 예비 제1 자유막 패턴(435) 및 하부 전극(425) 사이에 산화막 패턴(475) 및 이의 측벽과 저면을 감싸는 제5 캐핑막 패턴(465)이 형성될 수 있다. 한편, 상기 평탄화 공정에 의해 하드 마스크(450)는 완전히 제거될 수 있다.

도 25를 참조하면, 희생막 패턴(445)을 제거하고, 이에 노출된 예비 제1 자유막 패턴(435)의 상부를 제거함으로써 제1 자유막 패턴(437)을 형성한다. 제1 자유막 패턴(437)은 상기 제1 및 제2 방향들을 따라 각각 복수 개로 형성될 수 있다.

예시적인 실시예들에 있어서, 희생막 패턴(445)은 기판(100) 상부에 이온 스퍼터링 공정을 수행하거나, 또는 DI를 사용하는 습식 식각 공정을 수행함으로써 제거할 수 있다. 이때, 상기 습식 식각 공정을 수행할 경우, 예비 제1 자유막 패턴 상(435)에 보호막 패턴(도시하지 않음)이 더 형성됨으로써, 예비 제1 자유막 패턴(435)은 손상되지 않을 수 있다.

예비 제1 자유막 패턴(435)의 상부는 예를 들어, 이온 스퍼터링 공정을 통해 제거할 수 있다.

혹은 이와는 다르게, 희생막 패턴(445) 및 예비 제1 자유막 패턴(435)의 상부를 동시에 제거할 수도 있다. 이 경우, 기판(100) 상부에 이온 스퍼터링 공정을 수행할 수 있다.

한편, 희생막 패턴(445) 및/또는 예비 제1 자유막 패턴(435)의 상부를 제거하기 위하여 상기 이온 스퍼터링 공정을 수행할 경우, 제5 캐핑막 패턴(465) 및 산화막 패턴(475)의 상부도 함께 제거될 수 있다.

도 26을 참조하면, 제1 자유막 패턴(437), 제5 캐핑막 패턴(465) 및 산화막 패턴(475) 상에 제2 자유막(480) 및 터널 배리어막(490)을 순차적으로 형성한다.

제2 자유막(480)은 예를 들어 철(Fe), 니켈(Ni), 코발트(Co) 등의 강자성 물질을 포함하도록 형성할 수 있으며, 제1 자유막 패턴(437)과 실질적으로 동일한 물질을 포함하도록 형성할 수 있다. 이에 따라, 제2 자유막(480)은 제1 자유막 패턴(487)과 실질적으로 동일한 자화 방향을 갖도록 형성될 수 있다. 예시적인 실시예들에 있어서, 상기 자화 방향은 수직 자화 방향일 수 있고, 혹은 이와는 다르게 수평 자화 방향일 수도 있다. 제2 자유막(480)은 제1 자유막(430)의 상기 제1 두께보다 얇은 두께를 갖도록 형성될 수 있다. 이때, 상기 제1 및 제2 두께들은 특별히 제한되지 않으며, 형성하고자 하는 MTJ 구조물에 따라 용이하게 변경이 가능하다.

터널 배리어막(490)은 금속 산화물, 금속 질화물 또는 금속 산질화물을 포함하도록 형성할 수 있으며, 예를 들어 마그네슘 산화물(MgO) 또는 알루미늄 산화물(AlOx)를 포함하도록 형성할 수 있다. 일 실시예에 있어서, 터널 배리어막(490)은 약 10 A의 두께를 갖도록 형성할 수 있다.

도 27을 참조하면, 산화막 패턴(475)에 포함된 산소 이온을 제2 자유막(480)으로 확산시켜 이를 부분적으로 산화시킨다. 이때, 상기 산소 이온은 자연적으로 확산될 수 있으며, 상기 산소 이온에 의해 산화된 제2 자유막(480) 부분은 절연성의 제1 금속 산화막 패턴(483)으로 변환될 수 있고, 산화되지 않은 제2 자유막(480) 부분은 제2 자유막 패턴(485)으로 변환될 수 있다. 제2 자유막 패턴(485)은 제1 자유막 패턴(437)의 상면과 접촉할 수 있고, 경우에 따라서는 제1 자유막 패턴(437)에 병합될 수도 있다. 예시적인 실시예들에 있어서, 제2 자유막 패턴(485)은 상기 제1 및 제2 방향들을 따라 각각 복수 개로 형성될 수 있다.

한편, 예시적인 실시예들에 있어서, 상기 산소 이온을 제2 자유막(480)으로 확산시키기 위하여 산화막 패턴(475) 및 제2 자유막(480)이 형성된 기판(100)에 열처리 공정을 더 수행할 수도 있다. 즉, 제2 자유막(480)이 상대적으로 두꺼운 두께로 형성될 경우, 상기 열처리 공정을 수행함으로써 제2 자유막 패턴(485)을 더욱 용이하게 형성할 수 있다.

다시 도 1을 참조하면, 터널 배리어막(490) 상에 고정막 구조물(500) 및 배선(510)을 순차적으로 형성한다. 이때, 제1 및 제2 자유막 패턴들(437, 485), 터널 배리어막(490) 및 고정막 구조물(500)은 제1 자기 터널 접합(Magnetic Tunnel Junction, MTJ) 구조물(600)로 정의될 수 있다.

예시적인 실시예들에 있어서, 고정막 구조물(500)은 순차적으로 적층된 제1 고정막, 반강자성 커플링 스페이서막 및 제2 고정막을 포함하도록 형성할 수 있다. 상기 제1 및 제2 고정막들은 예를 들어 코발트(Co), 팔라듐(Pd) 등의 강자성 물질을 포함하도록 형성할 수 있고, 상기 반강자성 커플링 스페이서막은 예를 들어 루테늄(Ru), 이리듐(Ir) 또는 로듐(Rh) 중 적어도 하나를 포함하도록 형성할 수 있다. 이때, 상기 제1 및 제2 고정막들은 각각 서로 반대되나 한 방향으로 고정된 제1 및 제2 자화 방향들을 갖도록 형성될 수 있다. 예시적인 실시예들에 있어서, 상기 제1 및 제2 자화 방향들은 수직 자화 방향일 수 있고, 혹은 이와는 다르게 수평 자화 방향일 수도 있다.

배선(510)은 고정막 구조물(500)의 상면과 접촉하며, 예를 들어 구리(Cu) 등의 금속을 포함하도록 형성할 수 있다. 예시적인 실시예들에 있어서, 배선(510)은 상기 제2 방향으로 연장될 수 있으며, 상기 제1 방향을 따라 복수 개로 형성될 수 있다.

전술한 바와 같이, 제1 자유막 패턴(437)은 물리적 식각 공정을 통해 형성하되, 제2 자유막 패턴(485)은 제1 자유막 패턴(437) 상에 형성된 제2 자유막(480)을 부분적으로 산화시켜 형성함으로써, 제1 MTJ 구조물(600)을 용이하게 형성할 수 있다. 즉, 제1 및 제2 자유막 패턴들(437, 485)을 동시에 형성하지 않을 뿐만 아니라, 적어도 제2 자유막 패턴(485)은 물리적 식각 공정을 통해 형성하지 않기 때문에, 제1 MTJ 구조물(600) 형성 시 이의 측벽에는 제1 및 제2 자유막 패턴들(437, 485)에 포함된 자성 물질이 부착되지 않을 수 있다.

나아가, 하부에 제1 및 제2 자유막 패턴들(437, 485)을 먼저 형성하고, 상부에 터널 배리어막(490) 및 고정막 구조물(500)을 순차적으로 형성함으로써, 제1 MTJ 구조물(600)형성 시 요구되는 물리적 식각 공정을 최소화할 수 있으며, 또한 이의 상부에는 상부 전극을 형성하지 않고 이를 생략할 수도 있다.

도 28은 예시적인 실시예들에 따른 자기 저항 메모리 장치를 설명하기 위한 단면도이다. 상기 자기 저항 메모리 장치는 고정막 패턴 구조물(505), 상부 전극(520) 및 제2 층간 절연막 패턴(530)을 제외하고는 도 1을 참조로 설명한 자기 저항 메모리 장치와 실질적으로 동일하다. 이에 따라, 동일한 구성 요소에는 동일한 참조 부호를 부여하고 이에 대한 자세한 설명은 생략한다.

도 28을 참조하면, 상기 자기 저항 메모리 장치는 게이트 구조물(160) 및 불순물 영역(103)을 포함하는 상기 트랜지스터, 하부 전극(425), 제2 MTJ 구조물(601), 상부 전극(520), 제2 층간 절연막 패턴(530) 및 배선(510)을 포함할 수 있다. 또한, 상기 자기 저항 메모리 장치는 소스 라인(330), 콘택 플러그(380), 패드(395), 식각 저지막 패턴(235), 제1 패턴(305), 제1 층간 절연막 패턴(245), 식각 방지막 패턴(329), 제4 및 제5 캐핑막 패턴들(340, 465), 분리막 패턴(410), 산화막 패턴(475), 제1 금속 산화막 패턴(483)을 더 포함할 수 있다.

제2 MTJ 구조물(601)은 하부 전극(425) 상에 순차적으로 적층된 제1 및 제2 자유막 패턴들(437, 485), 터널 배리어막(490) 및 고정막 패턴 구조물(505)을 포함할 수 있다.

고정막 패턴 구조물(505)은 터널 배리어막(490) 상에 형성되어 하부 전극(425) 및 제1 및 제2 자유막 패턴들(437, 485)에 오버랩 될 수 있다. 고정막 패턴 구조물(505)은 기판(100) 상면에 평행한 제1 방향 및 기판(100) 상면에 평행하며 상기 제1 방향에 수직한 제2 방향을 따라 각각 복수 개로 형성될 수 있고, 순차적으로 적층된 제1 고정막 패턴, 반강자성 커플링 스페이서 및 제2 고정막 패턴을 포함할 수 있다. 상기 제1 및 제2 고정막 패턴들은 예를 들어 코발트(Co), 팔라듐(Pd) 등의 강자성 물질을 포함할 수 있고, 상기 반강자성 커플링 스페이서는 예를 들어 루테늄(Ru), 이리듐(Ir) 또는 로듐(Rd) 중 적어도 하나를 포함할 수 있다. 이때, 상기 제1 및 제2 고정막 패턴들은 각각 서로 반대되나 한 방향으로 고정된 제1 및 제2 자화 방향들을 가질 수 있다. 예시적인 실시예들에 있어서, 상기 제1 및 제2 자화 방향들은 기판(100) 상면에 수직한 수직 자화 방향일 수 있고, 혹은 이와는 다르게 기판(100) 상면에 평행한 수평 자화 방향일 수도 있다.

상부 전극(520)은 고정막 패턴 구조물(505) 상에 형성되어 이의 상면에 접촉할 수 있다. 상부 전극(520)은 하부 전극(425)과 실질적으로 동일한 도전성 물질을 포함할 수 있으며, 예를 들어, 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta) 등과 같은 금속 및/또는 텅스텐 질화물(WN), 티타늄 질화물(TiN), 탄탈륨 질화물(TaN) 등과 같은 금속 질화물을 포함할 수 있다. 예시적인 실시예들에 있어서, 하부 전극(425)은 상기 제1 및 제2 방향들을 따라 각각 복수 개로 형성될 수 있다.

제2 층간 절연막 패턴(530)은 터널 배리어막(490) 상에 형성되어 고정막 패턴 구조물(505) 및 상부 전극(520)의 측벽을 감쌀 수 있다. 제2 층간 절연막 패턴(530)은 예를 들어, 비피에스지(BPSG), 유에스지(USG) 및 에스오지(SOG) 등과 같은 산화물을 포함할 수 있다.

배선(510)은 제2 층간 절연막 패턴(530) 및 상부 전극(520) 상에 형성되어, 상부 전극(520)의 상면에 접촉할 수 있다. 배선(510)은 예를 들어 구리(Cu) 등과 같은 금속을 포함할 수 있다. 예시적인 실시예들에 있어서, 배선(510)은 상기 제2 방향으로 연장되고, 상기 제1 방향을 따라 복수 개로 형성될 수 있다.

도 29 및 도 30은 예시적인 실시예들에 따른 자기 저항 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다. 상기 자기 저항 메모리 장치의 제조 방법은 고정막 패턴 구조물(505), 상부 전극(520) 및 제2 층간 절연막 패턴(530)의 형성 공정을 제외하고는 도 2 내지 도 27을 참조로 설명한 자기 저항 메모리 장치의 제조 방법과 실질적으로 동일하다. 이에 따라, 동일한 구성 요소에는 동일한 참조 부호를 부여하고 이에 대한 자세한 설명은 생략한다.

먼저, 도 2 내지 도 27을 참조로 설명한 공정과 실질적으로 동일하거나 유사한 공정을 수행한다. 이에 따라, 게이트 구조물(160) 및 불순물 영역(103)을 포함하는 상기 트랜지스터, 소스 라인(330), 콘택 플러그(380), 패드(395), 제1 패턴(305), 식각 저지막 패턴(235), 제1 층간 절연막 패턴(245), 제4 캐핑막 패턴(340), 식각 방지막 패턴(329) 및 분리막 패턴(410)이 형성될 수 있다. 또한, 하부 전극(425), 제1 및 제2 자유막 패턴들(437, 485), 제5 캐핑막 패턴(465), 산화막 패턴(475), 제1 금속 산화막 패턴(483) 및 터널 배리어막(490)을 형성할 수 있다.

이후, 도 29를 참조하면, 터널 배리어막(490) 상에 고정막 구조물(500) 및 상부 전극(520)을 순차적으로 형성한다.

고정막 구조물(500)은 순차적으로 적층된 제1 고정막, 반강자성 커플링 스페이서막 및 제2 고정막을 포함하도록 형성할 수 있다. 상기 제1 및 제2 고정막들은 예를 들어 코발트(Co), 팔라듐(Pd) 등의 강자성 물질을 포함하도록 형성할 수 있고, 상기 반강자성 커플링 스페이서막은 예를 들어 루테늄(Ru), 이리듐(Ir) 또는 로듐(Rh) 중 적어도 하나를 포함하도록 형성할 수 있다. 이때, 상기 제1 및 제2 고정막들은 각각 서로 반대되나 한 방향으로 고정된 제1 및 제2 자화 방향들을 갖도록 형성될 수 있다. 예시적인 실시예들에 있어서, 상기 제1 및 제2 자화 방향들은 기판(100) 상면에 수직한 수직 자화 방향일 수 있고, 혹은 이와는 다르게 기판(100) 상면에 평행한 수평 자화 방향일 수도 있다.

상부 전극(520)은 고정막 구조물(500)의 상면을 부분적으로 노출시키는 제12 개구(521)를 갖도록 형성할 수 있다. 이때, 제12 개구(521)는 제1 금속 산화막 패턴(483) 및 산화막 패턴(475)에 오버랩 될 수 있다. 예시적인 실시예들에 있어서, 상부 전극(520)은 기판(100) 상면에 평행한 제1 방향 및 기판(100) 상면에 평행하며 상기 제1 방향에 수직한 제2 방향을 따라 각각 복수 개가 형성될 수 있다. 상부 전극(520)은 하부 전극(425)과 실질적으로 동일한 도전성 물질, 즉, 예를 들어 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta) 등과 같은 금속 및/또는 텅스텐 질화물(WN), 티타늄 질화물(TiN), 탄탈륨 질화물(TaN) 등과 같은 금속 질화물을 포함하도록 형성할 수 있다.

도 30을 참조하면, 상부 전극(520)을 식각 마스크로 사용하여 고정막 구조물(500)을 패터닝한다. 이에 따라, 제1 및 제2 자유막 패턴들(437, 485)에 오버랩 되는 고정막 패턴 구조물(505)이 형성될 수 있고, 터널 배리어막(490)의 상면이 부분적으로 노출될 수 있다. 고정막 패턴 구조물(505)은 상기 제1 및 제2 방향들을 따라 각각 복수 개로 형성될 수 있다.

한편, 고정막 패턴 구조물(505)은 제1 및 제2 자유막 패턴들(437, 485) 및 터널 배리어막(490)과 함께 제2 MTJ 구조물(601)을 정의할 수 있다.

다시 도 28을 참조하면, 고정막 패턴 구조물(505) 및 상부 전극(520)을 커버하는 제2 층간 절연막을 형성하고, 이의 상부를 상부 전극의 상면이 노출될 때까지 평탄화함으로써 제2 층간 절연막 패턴(530)을 형성한다. 이후, 상부 전극(520) 및 제2 층간 절연막 패턴(530) 상에 배선(510)을 형성한다.

제2 층간 절연막 패턴(530)은 예를 들어, 비피에스지(BPSG), 유에스지(USG) 및 에스오지(SOG) 등과 같은 산화물을 포함하도록 형성할 수 있다.

배선(510)은 예를 들어, 구리(Cu) 등의 금속을 포함하며, 상부 전극(520)의 상면과 접촉하도록 형성할 수 있다. 예시적인 실시예들에 있어서, 배선(510)은 상기 제2 방향으로 연장될 수 있으며, 상기 제1 방향을 따라 복수 개로 형성될 수 있다.

도 31은 예시적인 실시예들에 따른 자기 저항 메모리 장치를 설명하기 위한 단면도이다. 상기 자기 저항 메모리 장치는 제2 및 제3 금속 산화막 패턴들(433, 423) 및 제2 캐핑막 패턴(310)을 제외하고는 도 1을 참조로 설명한 자기 저항 메모리 장치와 실질적으로 동일하다. 이에 따라, 동일한 구성 요소에는 동일한 참조 부호를 부여하고 이에 대한 자세한 설명은 생략한다.

도 31을 참조하면, 상기 자기 저항 메모리 장치는 게이트 구조물(160) 및 불순물 영역(103)을 포함하는 상기 트랜지스터, 하부 전극(425), 제1 MTJ 구조물(600), 배선(510) 및 제 1 내지 제3 금속 산화막 패턴들(483, 433, 423)을 포함할 수 있다. 또한, 상기 자기 저항 메모리 장치는 소스 라인(330), 콘택 플러그(380), 패드(395), 식각 저지막 패턴(235), 제1 패턴(305), 제1 층간 절연막 패턴(245), 분리막 패턴(410), 식각 방지막 패턴(329) 및 제2 및 제4 캐핑막 패턴들(310, 340)을 더 포함할 수 있다.

제1 금속 산화막 패턴(483)은 기판(100) 상에 형성되어 분리막 패턴(410), 제4 캐핑막 패턴(340), 식각 방지막 패턴(329) 및 제1 층간 절연막 패턴(245)에 오버랩 되며, 제2 자유막 패턴(485)의 측벽을 감쌀 수 있다. 제1 금속 산화막 패턴(483)은 산소(O) 및 제2 자유막 패턴(485)과 실질적으로 동일한 물질, 예를 들어 코발트(Co), 철(Fe), 니켈(Ni) 등의 강자성 물질을 포함할 수 있다. 제1 금속 산화막 패턴(483)은 제3 두께를 가질 수 있다.

제2 금속 산화막 패턴(433)은 기판(100) 상에 형성되어 분리막 패턴(410), 제4 캐핑막 패턴(340), 식각 방지막 패턴(329) 및 제1 층간 절연막 패턴(245)에 오버랩 되며, 제1 자유막 패턴(437)의 측벽을 감쌀 수 있다. 제2 금속 산화막 패턴(433)은 산소(O) 및 제1 자유막 패턴(437)과 실질적으로 동일한 물질, 예를 들어 코발트(Co), 철(Fe), 니켈(Ni) 등의 강자성 물질을 포함할 수 있다. 예시적인 실시예들에 있어서, 제2 금속 산화막 패턴(433)은 제1 금속 산화막 패턴(483)과 실질적으로 동일한 물질을 포함할 수 있고, 상기 제3 두께보다 두꺼운 제4 두께를 가질 수 있다. 이때, 상기 제3 및 제4 두께들은 특별히 제한되지 않으며, 형성하고자 하는 제1 MTJ 구조물(600)에 따라 용이하게 변경이 가능하다.

제3 금속 산화막 패턴(423)은 분리막 패턴(410), 제4 캐핑막 패턴(340), 식각 방지막 패턴(329) 및 제1 층간 절연막 패턴(245) 상에 형성되어 이들의 상면과 접촉하며, 하부 전극(425)의 측벽을 감쌀 수 있다. 제3 금속 산화막 패턴(423)은 산소(O) 및 하부 전극(425)과 실질적으로 동일한 물질 예를 들어, 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta) 등과 같은 금속 및/또는 텅스텐 질화물(WN), 티타늄 질화물(TiN), 탄탈륨 질화물(TaN) 등과 같은 금속 질화물을 포함할 수 있다.

즉, 제3 금속 산화막 패턴(423), 제2 금속 산화막 패턴(433) 및 제1 금속 산화막 패턴(483)은 기판(100) 상에 순차적으로 적층될 수 있다.

제2 캐핑막 패턴(310)은 제1 층간 절연막 패턴(245) 및 이의 측벽과 접촉하는 제1 패턴(305) 상에 형성되며, 측벽이 식각 방지막 패턴(329)과 접촉할 수 있다. 제2 캐핑막 패턴(310)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.

도 32 내지 도 35는 예시적인 실시예들에 따른 자기 저항 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다. 상기 자기 저항 메모리 장치의 제조 방법은 제1 내지 제3 금속 산화막 패턴들(483, 433, 423), 하부 전극(425) 및 제1 및 제2 자유막 패턴들(437, 485)의 형성 공정을 제외하고는 도 2 내지 도 21을 참조로 설명한 자기 저항 메모리 장치의 제조 방법과 실질적으로 동일하다. 이에 따라, 동일한 구성 요소에는 동일한 참조 부호를 부여하고 이에 대한 자세한 설명은 생략한다.

먼저, 도 2 내지 도 21을 참조로 설명한 공정과 실질적으로 동일하거나 유사한 공정을 수행한다. 이에 따라, 게이트 구조물(160) 및 불순물 영역(103)을 포함하는 상기 트랜지스터, 소스 라인(330), 콘택 플러그(380), 패드(395), 식각 저지막 패턴(235), 제1 패턴(305), 제1 층간 절연막 패턴(245), 제2 및 제4 캐핑막 패턴들(310, 340), 식각 방지막 패턴(329) 및 분리막 패턴(410)을 형성할 수 있다. 또한, 하부 전극막(420), 제1 자유막(430), 희생막(440) 및 마스크(455)를 형성할 수 있다. 이때, 마스크(455)는 도 21에 도시된 하드 마스크(450)와 실질적으로 동일하게 형성할 수 있으며, 예를 들어 탄소계 화합물, 산화물, 질화물, 금속, 금속 산화물, 금속 질화물 또는 감광성 물질 등을 포함하도록 형성할 수 있다.

이후, 도 32를 참조하면, 마스크(455)를 이온 주입 마스크로 사용하는 이온 주입 공정을 수행하여, 산소 이온을 희생막(440), 제1 자유막(430) 및 하부 전극막(420)에 부분적으로 도핑시킨다. 이에 따라, 제1 자유막(430) 및 하부 전극막(420)이 부분적으로 산화될 수 있으며, 희생막(440)이 부분적으로 다량의 산소 이온을 포함할 수 있다. 이때, 제1 자유막(430) 및 하부 전극막(420)의 산화된 부분들은 각각 절연성의 제2 및 제3 금속막 패턴들(433, 423)로 변환될 수 있고, 반면 산화되지 않은 부분들은 각각 예비 제1 자유막 패턴(435) 및 하부 전극(425)으로 변환될 수 있다. 마스크(455)에 의해 커버된 희생막(440) 부분은 희생막 패턴(445)으로 변환될 수 있다.

한편, 경우에 따라서는, 상기 이온 주입 공정을 수행한 후, 기판(100)에 열처리 공정을 더 수행할 수도 있다.

도 33을 참조하면, 도 25를 참조로 설명한 공정과 실질적으로 동일하거나 유사한 공정을 수행한다. 즉, 마스크(455)를 예를 들어 이온 스퍼터링 공정 또는 습식 식각 공정을 통해 제거하고, 희생막 패턴(445)을 제거한 뒤, 이에 노출된 예비 제1 자유막 패턴(435)의 상부를 제거함으로써 제1 자유막 패턴(437)을 형성한다.

예시적인 실시예들에 있어서, 희생막 패턴(445)은 이온 스터퍼링 공정 또는 DI를 사용한 습식 식각 공정을 통해 제거할 수 있다. 이때, 상기 이온 스퍼터링 공정을 수행할 경우, 희생막 패턴(445)뿐만 아니라 상기 산소 이온이 도핑된 희생막 부분(440)도 완전히 제거될 수 있다.

예비 제1 자유막 패턴(435)의 상부는 이온 스퍼터링 공정을 통해 제거할 수 있으며, 이때 제2 금속 산화막 패턴(433)의 상부도 함께 제거될 수 있다.

혹은 이와는 다르게, 마스크(455), 희생막 패턴(445) 및 예비 제1 자유막 패턴(435)의 상부를 동시에 제거할 수도 있다. 이 경우, 기판(100) 상부에 이온 스퍼터링 공정을 수행할 수 있다.

도 34를 참조하면, 도 26을 참조로 설명한 공정과 실질적으로 동일하거나 유사한 공정을 수행한다. 이에 따라, 제2 자유막(480) 및 터널 배리어막(490)을 순차적으로 형성할 수 있다.

도 35를 참조하면, 도 27을 참조로 설명한 공정과 실질적으로 동일하거나 유사한 공정을 수행한다. 즉, 제2 및 제3 금속막 패턴들(433, 423)에 포함된 상기 산소 이온을 제2 자유막(480)으로 확산시켜 이를 부분적으로 산화시킨다. 이때, 상기 산소 이온은 자연적으로 확산될 수 있으며, 상기 산소 이온에 의해 산화된 제2 자유막(480) 부분은 절연성의 제1 금속 산화막 패턴(483)으로 변환될 수 있고, 산화되지 않은 제2 자유막(480) 부분은 제2 자유막 패턴(485)으로 변환될 수 있다. 제2 자유막 패턴(485)은 제1 자유막 패턴(437)의 상면과 접촉할 수 있고, 경우에 따라서는 제1 자유막 패턴(437)에 병합될 수도 있다. 예시적인 실시예들에 있어서, 제2 자유막 패턴(485)은 상기 제1 및 제2 방향들을 따라 각각 복수 개로 형성될 수 있다.

한편, 예시적인 실시예들에 있어서, 상기 산소 이온을 제2 자유막(480)으로 확산시키기 위하여 제2 및 제3 금속 산화막 패턴들(433, 423) 및 제2 자유막(480)이 형성된 기판(100)에 열처리 공정을 더 수행할 수도 있다.

다시, 도 31을 참조하면, 도 1을 참조로 설명한 공정과 실질적으로 동일하거나 유사한 공정을 수행하여 고정막 구조물(500) 및 배선(510)을 순차적으로 형성한다. 이에 따라, 제1 MTJ 구조물(600) 및 제1 내지 제3 금속 산화막 패턴들(483, 433, 423)을 포함하는 상기 자기 저항 메모리 장치를 제조할 수 있다.

전술한 바와 같이, 오직 이온 주입 공정만을 수행하여 하부 전극(425) 및 제1 및 제2 자유막 패턴들(437, 485)을 형성함으로써, 제1 MTJ 구조물(600)을 용이하게 형성할 수 있다. 즉, 하부 전극(425) 및 제1 및 제2 자유막 패턴들(437, 485)을 물리적 식각 공정을 통해 형성하지 않고, 하부 전극막(420) 및 제1 및 제2 자유막들(430, 480)을 부분적으로 산화시켜 형성하기 때문에, 제1 MTJ 구조물(600) 형성 시 이의 측벽에는 자성 물질이 부착되지 않을 수 있다.

나아가, 상대적으로 공정 컨트롤이 어려운 평탄화 공정을 생략할 수 있고, 제1 MTJ 구조물(600) 형성 시 요구되는 물리적 식각 공정을 최소화할 수 있으며, 이의 상부에는 상부 전극(520)을 형성하지 않을 수 있으므로, 공정 단순화 및 공정 효율 상승의 장점을 가질 수 있다.

도 36은 예시적인 실시예들에 따른 자기 저항 메모리 장치를 설명하기 위한 단면도이다. 상기 자기 저항 메모리 장치는 고정막 패턴 구조물(505), 상부 전극(520) 및 제2 층간 절연막 패턴(530)을 제외하고는 도 31을 참조로 설명한 자기 저항 메모리 장치와 실질적으로 동일하고, 제2 및 제3 금속 산화막 패턴들(433, 423) 및 제2 캐핑막 패턴(310)을 제외하고는 도 28을 참조로 설명한 자기 저항 메모리 장치와 실질적으로 동일하다. 이에 따라, 동일한 구성 요소에는 동일한 참조 부호를 부여하고 이에 대한 자세한 설명은 생략한다.

도 36을 참조하면, 상기 자기 저항 메모리 장치는 게이트 구조물(160) 및 불순물 영역(103)을 포함하는 상기 트랜지스터, 하부 전극(425), 제2 MTJ 구조물(601), 상부 전극(520) 및 배선(510)을 포함할 수 있다. 이때, 제2 MTJ 구조물(601)은 순차적으로 적층된 제1 및 제2 자유막 패턴들(437, 485), 터널 배리어막(490) 및 고정막 패턴 구조물(505)을 포함할 수 있다. 또한, 상기 자기 저항 메모리 장치는 소스 라인(330), 콘택 플러그(380), 패드(395), 식각 저지막 패턴(235), 제1 패턴(305), 식각 방지막 패턴(329), 제2 및 제4 캐핑막 패턴들(310, 340), 분리막 패턴(410), 제1 층간 절연막 패턴(245), 제1 내지 제3 금속 산화막 패턴들(483, 433, 423) 및 제2 층간 절연막 패턴들(530)을 포함할 수 있다.

도 37 및 도 38은 예시적인 실시예들에 따른 자기 저항 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다. 상기 자기 저항 메모리 장치의 제조 방법은 고정막 패턴 구조물(505), 상부 전극(520) 및 제2 층간 절연막 패턴(530)의 형성을 제외하고는 도 32 내지 도 35를 참조로 설명한 자기 저항 메모리 장치의 제조 방법과 실질적으로 동일하며, 제1 내지 제3 금속 산화막 패턴들(483, 433, 423), 하부 전극(425) 및 제1 및 제2 자유막 패턴들(437, 485)의 형성 공정을 제외하고는 도 29 및 도 30을 참조로 설명한 자기 저항 메모리 장치의 제조 방법과 실질적으로 동일하다. 이에 따라, 동일한 구성 요소에는 동일한 참조 부호를 부여하고 이에 대한 자세한 설명은 생략한다.

먼저, 도 2 내지 도 21을 참조로 설명한 공정과 실질적으로 동일하거나 유사한 공정을 수행한다. 이에 따라, 게이트 구조물(160) 및 불순물 영역(103)을 포함하는 상기 트랜지스터, 소스 라인(330), 콘택 플러그(380), 패드(395), 식각 저지막 패턴(235), 제1 패턴(305), 제1 층간 절연막 패턴(245), 제2 및 제4 캐핑막 패턴들(310, 340), 식각 방지막 패턴(329) 및 분리막 패턴(410)을 형성할 수 있다.

이후, 도 32 내지 도 35를 참조로 설명한 공정과 실질적으로 동일하거나 유사한 공정을 수행한다. 이에 따라, 하부 전극(425), 제1 및 제2 자유막 패턴들(437, 485), 제1 내지 제3 금속 산화막 패턴들(483, 433, 423) 및 터널 배리어막(490)을 형성할 수 있다.

이후, 도 37을 참조하면, 도 29를 참조로 설명한 공정과 실질적으로 동일하거나 유사한 공정을 수행한다. 이에 따라, 고정막 구조물(500) 및 상부 전극(520)을 순차적으로 형성할 수 있다.

도 38을 참조하면, 도 30을 참조로 설명한 공정과 실질적으로 동일하거나 유사한 공정을 수행한다. 이에 따라, 고정막 패턴 구조물(505)을 형성할 수 있다.

다시, 도 36을 참조하면, 도 28을 참조로 설명한 공정과 실질적으로 동일하거나 유사한 공정을 수행하여, 제2 층간 절연막 패턴(530) 및 배선(510)을 형성한다. 이에 따라, 제2 MTJ 구조물(601) 및 제1 내지 제3 금속 산화막 패턴들(483, 433, 423)을 포함하는 상기 자기 저항 메모리 장치를 제조할 수 있다.

100: 기판 105: 제2 트렌치
103: 불순물 영역 110: 소자 분리막 패턴
130: 게이트 절연막 140: 게이트 전극막
145: 게이트 전극 307: 리세스
160: 게이트 구조물 230: 식각 저지막
250, 255: SOH막, SOH막 패턴 235: 식각 저지막 패턴
240: 제1 층간 절연막 420: 하부 전극막
260: 실리콘 산질화막 280, 285: 제1 및 제2 스페이서
270, 325, 370: 제1 내지 제3 포토레지스트 패턴
150, 310, 315: 제1 내지 제3 캐핑막
340, 465: 제4 및 제5 캐핑막 패턴 520: 상부 전극
120, 290, 400: 제1, 2, 4 마스크 490: 터널 배리어막
300: 충전막 329: 식각 방지막 패턴
305, 287: 제1 및 제2 패턴 330: 소스 라인
380: 콘택 플러그 390, 395: 패드막, 패드
310: 분리막 패턴 425: 하부 전극
430, 480: 제1 및 제2 자유막 440, 445: 희생막, 희생막 패턴
437, 485: 제1 및 제2 자유막 패턴 475: 산화막 패턴
483, 433, 423: 제1 내지 제3 금속 산화막 패턴
500, 505: 고정막 구조물, 고정막 패턴 구조물
245, 530: 제1 및 제2 층간 절연막 패턴
600, 601: 제1 및 제2 MTJ 구조물 510: 배선

Claims

기판 상에 순차적으로 적층된 하부 전극 및 예비 제1 자유막 패턴을 형성하는 단계;
상기 예비 제1 자유막 패턴의 상부를 제거하여 제1 자유막 패턴을 형성하는 단계;
상기 제1 자유막 패턴 상에 제2 자유막 및 터널 배리어막을 순차적으로 형성하는 단계;
상기 제2 자유막을 부분적으로 산화시켜 제2 자유막 패턴을 형성하는 단계; 및
상기 터널 배리어막 상에 고정막 구조물을 형성하는 단계를 포함하며,
상기 하부 전극 및 상기 예비 제1 자유막 패턴을 형성하는 단계는,
상기 기판 상에 하부 전극막, 제1 자유막 및 희생막을 순차적으로 형성하는 단계; 및
상기 하부 전극막 및 상기 제1 자유막을 부분적으로 산화시키는 단계를 포함하고,
상기 하부 전극막 및 상기 제1 자유막을 부분적으로 산화시키는 단계는,
상기 희생막 상에 이의 상면을 부분적으로 노출시키는 마스크를 형성하는 단계; 및
상기 마스크를 이온 주입 마스크로 사용하는 이온 주입 공정을 수행하여, 산소 이온을 상기 희생막, 상기 제1 자유막 및 상기 하부 전극막에 부분적으로 도핑시키는 단계를 포함하며,
상기 제2 자유막 패턴을 형성하는 단계는 상기 하부 전극막 및 상기 제1 자유막에 도핑된 상기 산소 이온을 상기 제2 자유막으로 확산시키는 단계를 포함하고,
상기 제2 자유막 패턴은 상기 제2 자유막의 산화된 부분들에 의해서 수평 방향으로 분리된 부분들을 갖는 자기 저항 메모리 장치의 제조 방법.
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기판 상에 순차적으로 적층된 하부 전극 및 예비 제1 자유막 패턴을 형성하는 단계;
상기 예비 제1 자유막 패턴의 상부를 제거하여 제1 자유막 패턴을 형성하는 단계;
상기 제1 자유막 패턴 상에 제2 자유막 및 터널 배리어막을 순차적으로 형성하는 단계;
상기 제2 자유막을 부분적으로 산화시켜 제2 자유막 패턴을 형성하는 단계; 및
상기 터널 배리어막 상에 고정막 구조물을 형성하는 단계를 포함하며,
상기 하부 전극 및 상기 예비 제1 자유막 패턴을 형성하는 단계는,
상기 기판 상에 하부 전극막, 제1 자유막, 희생막 및 하드 마스크를 순차적으로 형성하는 단계;
상기 하드 마스크를 식각 마스크로 사용하여 상기 희생막을 이방성 식각함으로써 희생막 패턴을 형성하는 단계; 및
상기 하드 마스크 및 상기 희생막 패턴을 식각 마스크로 사용하여 상기 제1 자유막 및 상기 하부 전극막을 순차적으로 패터닝하는 단계를 포함하고,
상기 하부 전극 및 상기 예비 제1 자유막 패턴을 형성하는 단계 이후에,
상기 하부 전극, 상기 예비 제1 자유막 패턴, 상기 희생막 패턴 및 상기 하드 마스크를 감싸는 캐핑막을 상기 기판 상에 형성하는 단계;
상기 하부 전극, 상기 예비 제1 자유막 패턴, 상기 희생막 패턴 및 상기 하드 마스크를 충분히 커버하는 산화막을 상기 캐핑막 상에 형성하는 단계; 및
상기 희생막 패턴의 상면이 노출될 때까지 상기 산화막 및 상기 캐핑막을 평탄화함으로써, 산화막 패턴 및 이를 감싸는 캐핑막 패턴을 인접하는 두 개의 상기 예비 제1 자유막 패턴 사이에 형성하는 단계를 더 포함하며,
상기 제2 자유막 패턴을 형성하는 단계는 상기 산화막 패턴에 포함된 산소 이온을 상기 제2 자유막으로 확산시키는 단계를 포함하는 것을 특징으로 하는 자기 저항 메모리 장치의 제조 방법.
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제5항에 있어서, 상기 예비 제1 자유막 패턴의 상부를 제거하여 상기 제1 자유막 패턴을 형성하는 단계는,
이온 스퍼터링 공정을 수행하여 상기 희생막 패턴 및 상기 예비 제1 자유막 패턴의 상부를 제거하는 단계를 포함하는 것을 특징으로 하는 자기 저항 메모리 장치의 제조 방법.
기판 상에 형성된 하부 전극;
상기 하부 전극 상에 순차적으로 적층된 제1 및 제2 자유막 패턴들;
상기 제1 자유막 패턴의 측벽을 감싸는 산화막 패턴;
상기 제2 자유막 패턴의 측벽을 감싸는 금속 산화막 패턴;
상기 제2 자유막 패턴 상에 형성된 터널 배리어막;
상기 터널 배리어막 상에 형성된 고정막 구조물을 포함하는 자기 터널 접합(MTJ) 구조물; 및
상기 MTJ 구조물 상에 형성된 배선을 포함하며,
상기 제2 자유막 패턴은 상기 금속 산화막 패턴에 의해 수평 방향으로 분리된 부분들을 가지며,
상기 제1 자유막 패턴의 측벽과 상기 산화막 패턴 사이에 형성된 캐핑막 패턴을 더 포함하는 자기 저항 메모리 장치.
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