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KR102092776B1 - 전자 장치 - Google Patents

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KR102092776B1
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Abstract

전자 장치가 제공된다. 본 발명의 일 실시예에 따른 전자 장치는, 반도체 메모리를 포함하는 전자 장치로서, 상기 반도체 메모리는, 복수의 플래시 메모리 셀을 포함하는 제1 셀 어레이부; 상기 제1 셀 어레이부를 제어하기 위한 제1 주변 회로부; 복수의 가변 저항 메모리 셀을 포함하는 제2 셀 어레이부; 및 상기 제2 셀 어레이부를 제어하기 위한 제2 주변 회로부를 포함하고, 상기 제1 셀 어레이부, 상기 제1 주변 회로부 및 상기 제2 주변 회로부는 반도체 기판 표면에 수직인 수직 방향에서 동일한 레벨에 위치하고, 상기 제2 셀 어레이부는, 상기 수직 방향에서 상기 제1 셀 어레이부, 상기 제1 주변 회로부 및 상기 제2 주변 회로부보다 상위 레벨에 위치하고, 상기 제2 주변 회로부 및 상기 제1 셀 어레이부와 중첩할 수 있다.

Description

전자 장치{ELECTRONIC DEVICE}
본 특허 문헌은 메모리 회로 또는 장치와, 전자 장치에서의 이들의 응용에 관한 것이다.
최근 전자기기의 소형화, 저전력화, 고성능화, 다양화 등에 따라, 컴퓨터, 휴대용 통신기기 등 다양한 전자기기에서 정보를 저장할 수 있는 반도체 장치가 요구되고 있으며, 이에 대한 연구가 진행되고 있다. 이러한 반도체 장치로는 인가되는 전압 또는 전류에 따라 서로 다른 저항 상태 사이에서 스위칭하는 특성을 이용하여 데이터를 저장할 수 있는 반도체 장치 예컨대, RRAM(Resistive Random Access Memory), PRAM(Phase-change Random Access Memory), FRAM(Ferroelectric Random Access Memory), MRAM(Magnetic Random Access Memory), 이-퓨즈(E-fuse) 등이 있다.
본 발명의 실시예들이 해결하려는 과제는, 가변 저항 메모리와 플래시 메모리가 하나의 기판 상에 일체로 형성된 복합 메모리 장치를 제공하고자 한다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 전자 장치는, 반도체 메모리를 포함하는 전자 장치로서, 상기 반도체 메모리는, 복수의 플래시 메모리 셀을 포함하는 제1 셀 어레이부; 상기 제1 셀 어레이부를 제어하기 위한 제1 주변 회로부; 복수의 가변 저항 메모리 셀을 포함하는 제2 셀 어레이부; 및 상기 제2 셀 어레이부를 제어하기 위한 제2 주변 회로부를 포함하고, 상기 제1 셀 어레이부, 상기 제1 주변 회로부 및 상기 제2 주변 회로부는 반도체 기판 표면에 수직인 수직 방향에서 동일한 레벨에 위치하고, 상기 제2 셀 어레이부는, 상기 수직 방향에서 상기 제1 셀 어레이부, 상기 제1 주변 회로부 및 상기 제2 주변 회로부보다 상위 레벨에 위치하고, 상기 제2 주변 회로부 및 상기 제1 셀 어레이부와 중첩할 수 있다.
상기 반도체 메모리에서, 상기 제1 셀 어레이부는, 상기 반도체 기판 표면에 평행인 수평 방향에서 상기 제1 주변 회로부와 상기 제2 주변 회로부 사이에 상기 제2 주변 회로부와 인접하도록 위치할 수 있다. 상기 제2 셀 어레이부와 상기 제2 주변 회로부의 사이에서 이들을 전기적으로 연결시키는 다층의 도체를 더 포함할 수 있다. 상기 제1 주변 회로부는, 상기 반도체 기판을 이용하여 제조되는 제1 주변회로 트랜지스터를 포함하고, 상기 제2 주변 회로부는, 상기 반도체 기판을 이용하여 제조되는 제2 주변회로 트랜지스터를 포함하고, 상기 제1 셀 어레이부는, 상기 반도체 기판을 이용하여 제조되는 셀 트랜지스터 및 선택 트랜지스터를 포함할 수 있다. 상기 셀 트랜지스터는, 터널 절연막, 플로팅 게이트, 전하 차단막 및 콘트롤 게이트가 적층된 제1 게이트 구조물을 포함하고, 상기 제1 주변회로 트랜지스터, 상기 제2 주변회로 트랜지스터 및 상기 선택 트랜지스터는, 상기 제1 게이트 구조물에서 상기 전하 차단막의 적어도 일부가 제거된 제2 게이트 구조물을 포함할 수 있다. 상기 제2 셀 어레이부는, 상기 수평 방향으로 연장하는 복수의 제1 배선, 상기 제1 배선 상에서 상기 제1 배선과 교차하도록 상기 수평 방향으로 연장하는 복수의 제2 배선, 및 상기 제1 배선과 상기 제2 배선의 사이에서 상기 제1 배선과 상기 제2 배선의 교차점에 배치되는 가변 저항 소자를 포함할 수 있다. 상기 제1 및 제2 배선은, 상기 제2 셀 어레이부와 상기 제2 주변 회로부가 중첩하는 영역에서 상기 제2 셀 어레이부와 상기 제2 주변 회로부 사이에 위치하는 다층의 도체를 통하여 상기 제2 주변 회로부에 전기적으로 연결되고, 상기 제1 및 제2 배선 중 적어도 하나는 상기 제1 셀 어레이부와 중첩하도록 연장될 수 있다. 상기 제1 셀 어레이부는, 상기 반도체 기판을 이용하여 제조되는 셀 트랜지스터 및 선택 트랜지스터를 포함하고, 상기 제2 셀 어레이부는, 상기 수평 방향으로 연장하는 복수의 제1 배선, 상기 제1 배선 상에서 상기 제1 배선과 교차하도록 상기 수평 방향으로 연장하는 복수의 제2 배선, 및 상기 제1 배선과 상기 제2 배선의 사이에서 상기 제1 배선과 상기 제2 배선의 교차점에 배치되는 가변 저항 소자를 포함하고, 상기 셀 트랜지스터 및 상기 선택 트랜지스터가 배열되는 제1 매트릭스 영역과, 상기 가변 저항 소자가 배열되는 제2 매트릭스 영역의 일부는 서로 중첩할 수 있다. 상기 제1 셀 어레이부는, 상기 제1 매트릭스 영역의 외곽에 배치되는 도체를 통하여 다른 부분과 전기적으로 연결되고, 상기 제2 셀 어레이부는, 상기 제2 매트릭스 영역의 외곽에 배치되는 도체를 통하여 다른 부분과 전기적으로 연결될 수 있다. 상기 제1 셀 어레이부 및 상기 제1 주변 회로부는, 사용자 데이터를 저장하는 메모리로 기능하고, 상기 제2 셀 어레이부 및 상기 제2 주변 회로부는 상기 메모리의 데이터 입출력을 보조하기 위한 버퍼 메모리로 기능할 수 있다. 또는, 상기 제1 셀 어레이부 및 상기 제1 주변 회로부는, 사용자 데이터를 저장하는 제1 메모리로 기능하고, 상기 제2 셀 어레이부 및 상기 제2 주변 회로부는, 사용자 데이터를 저장하는 제2 메모리로 기능할 수 있다.
또한, 상기 과제를 해결하기 위한 본 발명의 다른 일 실시예에 따른 전자 장치는, 반도체 메모리를 포함하는 전자 장치로서, 상기 반도체 메모리는, 제1 영역 및 제2 영역을 포함하는 반도체 기판; 상기 반도체 기판을 이용하여 제조되고 상기 제1 영역에 배치되는 제2 주변회로 트랜지스터; 상기 반도체 기판을 이용하여 제조되고 상기 제2 영역에 배치되는 플래시 메모리의 셀 트랜지스터 및 선택 트랜지스터; 및 상기 제2 주변회로 트랜지스터 상에 배치되고, 상기 반도체 기판의 표면에 평행인 수평 방향으로 연장하는 복수의 제1 배선, 상기 제1 배선 상에서 상기 제1 배선과 교차하도록 상기 수평 방향으로 연장하는 복수의 제2 배선, 및 상기 제1 배선과 상기 제2 배선의 사이에서 상기 제1 배선과 상기 제2 배선의 교차점에 배치되는 가변 저항 소자를 포함하고, 상기 제1 및 제2 배선은, 상기 제1 영역에 위치하는 도체를 통하여 상기 제2 주변회로 트랜지스터에 전기적으로 연결되고, 상기 제1 및 제2 배선 중 적어도 하나는, 상기 제2 영역까지 연장할 수 있다.
상기 반도체 메모리는, 상기 반도체 기판의 제3 영역에 상기 반도체 기판을 이용하여 제조되는 제1 주변회로 트랜지스터를 더 포함할 수 있다. 상기 제2 영역은, 상기 제1 영역과 상기 제3 영역의 사이에 상기 제1 영역과 인접하도록 위치할 수 있다. 상기 셀 트랜지스터는, 터널 절연막, 플로팅 게이트, 전하 차단막 및 콘트롤 게이트가 적층된 제1 게이트 구조물을 포함하고, 상기 제2 주변회로 트랜지스터 및 상기 선택 트랜지스터는, 상기 제1 게이트 구조물에서 상기 전하 차단막의 적어도 일부가 제거된 제2 게이트 구조물을 포함할 수 있다. 상기 셀 트랜지스터 및 상기 선택 트랜지스터가 배열되는 제1 매트릭스 영역과, 상기 가변 저항 소자가 배열되는 제2 매트릭스 영역의 일부는 서로 중첩할 수 있다. 상기 셀 트랜지스터의 게이트 및 상기 선택 트랜지스터의 게이트는 상기 제1 매트릭스 영역의 외곽에 배치되는 도체를 통하여 다른 부분과 전기적으로 연결되고, 상기 제1 및 제2 배선은, 상기 제2 매트릭스 영역의 외곽에 배치되는 도체를 통하여 다른 부분과 전기적으로 연결될 수 있다.
상술한 본 발명의 실시예들에 의한 전자 장치에 의하면, 가변 저항 메모리와 플래시 메모리가 하나의 기판 상에 일체로 형성된 복합 메모리 장치를 제공할 수 있다.
도 1은 본 발명의 일 실시예에 따른 복합 메모리 장치의 구성을 간략히 나타낸 도면이다.
도 2는 도 1의 복합 메모리 장치의 구성을 예시적으로 보다 상세히 나타낸 단면도이다.
도 3은 도 2의 제1 셀 어레이부(FC)를 나타낸 평면도이다.
도 4는 도 2의 제2 셀 어레이부(RC)를 나타낸 평면도이다.
도 5는 도 2의 제2 셀 어레이부(RC)의 메모리 셀(MC)을 예시적으로 보다 상세히 나타낸 도면이다.
도 6은 본 발명의 일 실시예에 따른 복합 메모리 장치를 구현하는 전자 장치의 일 예이다.
이하에서는, 첨부된 도면을 참조하여 다양한 실시예들이 상세히 설명된다.
도면은 반드시 일정한 비율로 도시된 것이라 할 수 없으며, 몇몇 예시들에서, 실시예들의 특징을 명확히 보여주기 위하여 도면에 도시된 구조물 중 적어도 일부의 비례는 과장될 수도 있다. 도면 또는 상세한 설명에 둘 이상의 층을 갖는 다층 구조물이 개시된 경우, 도시된 것과 같은 층들의 상대적인 위치 관계나 배열 순서는 특정 실시예를 반영할 뿐이어서 본 발명이 이에 한정되는 것은 아니며, 층들의 상대적인 위치 관계나 배열 순서는 달라질 수도 있다. 또한, 다층 구조물의 도면 또는 상세한 설명은 특정 다층 구조물에 존재하는 모든 층들을 반영하지 않을 수도 있다(예를 들어, 도시된 두 개의 층 사이에 하나 이상의 추가 층이 존재할 수도 있다). 예컨대, 도면 또는 상세한 설명의 다층 구조물에서 제1 층이 제2 층 상에 있거나 또는 기판상에 있는 경우, 제1 층이 제2 층 상에 직접 형성되거나 또는 기판상에 직접 형성될 수 있음을 나타낼 뿐만 아니라, 하나 이상의 다른 층이 제1 층과 제2 층 사이 또는 제1 층과 기판 사이에 존재하는 경우도 나타낼 수 있다.
현재 개발되는 다양한 메모리들은 그 특성에 따라 서로 다른 용도로 이용되고 있다. 예를 들어, DRAM(Dynamic Random Access Memory)의 경우 빠른 동작 속도를 가지나 휘발성이고 주기적인 리프레시(refresh)가 요구되기 때문에, 예컨대, 소프트웨어의 구동을 위한 데이터를 저장하는 용도로 쓰일 수 있다. 플래시 메모리는 비휘발성이고 대용량의 데이터 저장이 가능하기 때문에, 예컨대, 사용자 데이터를 저장하는 용도로 쓰일 수 있다. RRAM, PRAM, FRAM, MRAM 등과 같이 저항 변화 특성을 이용하여 데이터를 저장하는 가변 저항 메모리의 경우, 각각의 특성에 따라 DRAM 또는 플래시를 대체하거나 또는 DRAM 또는 플래시와 함께 사용되어 이들을 보완할 수 있다.
위와 같은 메모리들의 용도의 차이로 인하여, 다양한 전자 장치나 시스템들에서는 대부분 여러 종류의 메모리들을 함께 이용하고 있다. 예를 들어, 메모리 카드 등과 같은 데이터 저장 시스템에서는 대용량 데이터를 저장하는 메모리를 두 종류 이상 포함하거나 또는 메모리와 함께 메모리의 데이터 입출력을 효율적으로 수행하게 하기 위하여 임시로 데이터를 저장하는 버퍼 메모리를 포함할 수도 있다. 메모리와 버퍼 메모리를 함께 포함하는 경우, 메모리로서는 예컨대, 플래시가 이용될 수 있고 버퍼 메모리로서는 예컨대, DRAM이 이용될 수 있다.
이와 같이 전자 장치 또는 시스템에 필요에 따라 여러 종류의 메모리들이 탑재되는 경우에 있어서, 메모리들 각각은 대부분 별개의 칩으로 구현되거나, 설사 하나의 칩으로 구현된다 하더라도 별개의 기판에 형성된 후 이들 기판을 접합하는 방식으로 구현되고 있다. 다시 말하면, 서로 다른 메모리들을 동일한 기판 상에 형성하는 기술은 존재하지 않는 실정이다. 이는, 메모리들을 이루는 구성 요소나 그 제조 방법이 서로 상이하기 때문이다. 이 때문에, 공정 측면, 비용 측면, 성능 측면, 집적도나 크기 측면 등에서 여러가지 불리한 문제가 있다.
본 실시예에서는 하나의 기판 상에 가변 저항 메모리와 플래시 메모리가 일체로 형성된 복합 메모리 장치를 새롭게 제안하고자 하며, 이하, 도 1 내지 도 5를 참조하여 보다 상세히 설명하기로 한다.
도 1은 본 발명의 일 실시예에 따른 복합 메모리 장치의 구성을 간략히 나타낸 도면이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 복합 메모리 장치는, 하나의 반도체 기판(Substrate)에 형성된 플래시 메모리(FC 및 FP 참조) 및 가변 저항 메모리(RC 및 RP 참조)를 포함할 수 있다.
플래시 메모리 및 가변 저항 메모리는 각각, 복수의 메모리 셀이 배열되는 셀 어레이부 및 이들 메모리 셀의 동작을 제어하기 위한 다수의 회로가 제공되는 주변 회로부를 포함할 수 있다. 플래시 메모리의 셀 어레이부 및 주변 회로부를 각각 제1 셀 어레이부(FC) 및 제1 주변 회로부(FP)라 하고, 가변 저항 메모리의 셀 어레이부 및 주변 회로부를 각각 제2 셀 어레이부(RC) 및 제2 주변 회로부(RP)라 하기로 한다.
제1 및 제2 주변 회로부(FP, RP)는 다양한 소자를 포함하며 특히 반도체 기판을 이용하여 제조되는 트랜지스터 등을 포함할 수 있으므로, 반도체 기판의 표면에 대해 수직인 방향(이하, 수직 방향)에서 가장 하위 레벨에 위치할 수 있다.
플래시 메모리의 메모리 셀은 반도체 기판을 이용하여 제조되는 트랜지스터 형태를 갖기 때문에, 제1 셀 어레이부(FC)도 제1 및 제2 주변 회로부(FP, RP)와 마찬가지로 수직 방향에서 가장 하위 레벨에 위치할 수 있다.
제1 및 제2 주변 회로부(FC, RP)와 제1 셀 어레이부(FC)는 반도체 기판의 표면과 평행한 방향(이하, 수평 방향)에서는 서로 인접하여 위치할 수 있다. 특히, 제1 셀 어레이부(FC)는 제1 주변 회로부(FP)와 제2 주변 회로부(RP) 사이에 위치할 수 있다. 이는 후술하는 바와 같이, 제2 셀 어레이부(RC)가 제2 주변 회로부(RP) 뿐만 아니라 제1 셀 어레이부(FC) 위까지 확장될 수 있기 때문이다.
제1 셀 어레이부(FC), 제1 주변 회로부(FP) 및 제2 주변 회로부(RP)와는 달리, 제2 셀 어레이부(RC)는 수직 방향에서 제1 셀 어레이부(FC), 제1 주변 회로부(FP) 및 제2 주변 회로부(RP)보다 위에 위치할 수 있다. 이는 가변 저항 메모리의 메모리 셀은 반도체 기판을 이용하여 제조되는 것이 아니라 두 개의 전극 사이에 가변 저항 물질이 개재된 형태를 갖기 때문이다. 가변 저항 메모리 셀의 두 개의 전극은 제2 주변 회로부(RP)에 의해 제어될 수 있기 때문에, 제2 셀 어레이부(RC)는 제2 주변 회로부(RP) 위에서 제2 주변 회로부(RP)와 중첩하도록 형성될 수 있다. 더 나아가, 후술하는 바와 같이, 제2 셀 어레이부(RC)는 제1 셀 어레이부(FC) 위에서 제1 셀 어레이부(FC)와 중첩하도록 확장될 수도 있다.
한편, 제1 셀 어레이부(FC), 제1 주변 회로부(FP), 제2 셀 어레이부(RC) 및 제2 주변 회로부(RP) 각각은 다층의 도체를 통하여 필요한 부분과 전기적으로 연결될 수 있다. 여기서, 다층의 도체는 수평 방향으로 형성된 배선이나 패드, 다층의 배선 또는 패드 사이에서 이들을 연결시키기 위하여 수직 방향으로 형성된 콘택 플러그 등 수직 또는 수평 방향으로 다양한 형상을 갖는 여러가지의 도전 패턴들을 포함할 수 있다.
본 실시예에서는 가장 하위 레벨에 위치하는 제1 셀 어레이부(FC), 제1 주변 회로부(FP) 및 제2 주변 회로부(RP)와, 이들 위에 위치하는 제2 셀 어레이부(RC) 사이에 배치되고 다층의 도체가 형성된 층을 일괄하여 제1 층(L1)이라 표시하였다. 제1 층(L1)은 제1 셀 어레이부(FC), 제1 주변 회로부(FP) 및 제2 주변 회로부(RP)와 전기적으로 연결되는 다양한 배선, 패드 및/또는 콘택 등을 포함할 수 있다. 특히, 제1 층(L1)은 제2 셀 어레이부(RC)의 배선을 제2 주변 회로부(RP)의 필요한 부분 예컨대, 트랜지스터와 연결시키기 위한 배선, 패드 및/또는 콘택 등을 포함할 수 있다.
또한, 본 실시예에서는 제2 셀 어레이부(RC) 상에 배치되고 다층의 도체가 형성된 층을 일괄하여 제2 층(L2)이라 표시하였다. 제2 층(L2)은 제1 셀 어레이부(FC), 제1 주변 회로부(FP), 제2 주변 회로부(RP) 및 제2 셀 어레이부(RC)와 전기적으로 연결되는 다양한 배선, 패드 및/또는 콘택 등을 포함할 수 있다.
이상으로 설명한 도 1의 장치가 실제로 반도체 기판 상에 어떻게 구현되는지에 대해서는 아래의 도 2 내지 도 5를 참조하여 보다 구체적으로 설명하기로 한다.
도 2는 도 1의 복합 메모리 장치의 구성을 예시적으로 보다 상세히 나타낸 단면도이고, 도 3은 도 2의 제1 셀 어레이부(FC)를 나타낸 평면도이고, 도 4는 도 2의 제2 셀 어레이부(RC)를 나타낸 평면도이고, 도 5는 도 2의 제2 셀 어레이부(RC)의 메모리 셀(MC)을 예시적으로 보다 상세히 나타낸 도면이다. 도 2의 제1 셀 어레이부(FC)는 도 3의 A-A' 선에 따른 단면을 나타내고 있고, 도 2의 제2 셀 어레이부(RC)는 도 4의 B-B' 선에 따른 단면을 나타내고 있다.
도 2 내지 도 5를 참조하면, 제1 셀 어레이부(FC), 제1 주변 회로부(FP) 및 제2 주변 회로부(RP)가 형성될 영역이 정의된 반도체 기판(100)이 제공될 수 있다. 이들 영역은 반도체 기판(100) 내에 형성된 소자 분리막(105)에 의해 서로 구분될 수 있다. 여기서, 반도체 기판(100)은 단결정 실리콘 기판 등일 수 있고, 소자 분리막(105)은 산화막, 질화막 또는 이들의 조합 등 다양한 절연 물질로 형성될 수 있다.
제1 셀 어레이부(FC)에는 플래시 메모리의 셀 어레이가 배치될 수 있다. 본 실시예에서는 두 개의 선택 트랜지스터(110B) 사이에 복수의 셀 트랜지스터(110A)가 직렬 연결되는 낸드(NAND) 형 플래시 메모리의 셀 어레이를 예시적으로 나타내었으나, 본 발명이 이에 한정되는 것은 아니며, 다양한 타입의 플래시 메모리 셀 어레이가 배치될 수 있다. 셀 트랜지스터(110A)는 반도체 기판(100)의 활성영역 상에 순차적으로 적층된 터널 절연막(111), 플로팅 게이트(113), 전하 차단막(115) 및 콘트롤 게이트(117)를 포함하는 게이트 구조물과, 이 게이트 구조물 양측의 반도체 기판(100) 내에 형성된 접합 영역(119)를 포함할 수 있다. 선택 트랜지스터(110B)는 셀 트랜지스터(110A)와 유사하게 터널 절연막(111), 플로팅 게이트(113), 전하 차단막(115), 콘트롤 게이트(117) 및 접합 영역(119)을 포함할 수 있으나, 전하 차단막(115)의 일부가 제거되어 플로팅 게이트(113)와 콘트롤 게이트(117)가 도통될 수 있다. 셀 트랜지스터(110A)의 게이트 구조물 형성을 위한 다층 증착 공정과 선택 트랜지스터(110B)의 게이트 구조물 형성을 위한 다층 증착 공정이 함께 수행되는 경우에 본 도면과 같은 구조물이 획득될 수 있다. 그러나, 본 발명이 이에 한정되는 것은 아니며, 선택 트랜지스터(110B)에서 전하 차단막(115) 전부가 제거될 수도 있다. 또는, 선택 트랜지스터(110B) 형성을 위한 다층 증착 공정과 셀 트랜지스터(110A) 형성을 위한 다층 증착 공정은 별개로 수행될 수 있고, 이러한 경우, 선택 트랜지스터(110B)의 게이트 구조물과 셀 트랜지스터(110A)의 게이트 구조물은 서로 상이할 수 있다. 선택 트랜지스터(110B)의 게이트 구조물은 게이트 절연막 및 게이트 전극이 적층된 것을 전제로 다양한 형태를 가질 수 있다.
셀 트랜지스터(110A) 및 선택 트랜지스터(110B)의 콘트롤 게이트(117)는 반도체 기판(100)의 활성영역(A)을 가로지르는 방향으로 연장하여 워드라인(WL) 및 선택 라인(SSL, DSL)을 각각 형성할 수 있다. 두 개의 선택 라인 중 일측에 위치한 선택 라인을 소스 선택 라인(SSL)이라 하고 타측에 위치한 선택 라인을 드레인 선택 라인(DSL)이라 할 수 있다. 반면, 플로팅 게이트(113)는 콘트롤 게이트(117)와 활성영역(A)의 교차 영역에서 섬 형상을 가질 수 있다. 평면상 셀 트랜지스터(110A) 및 선택 트랜지스터(110B)는 활성영역(A)의 연장 방향 및 이와 교차하는 방향을 따라 매트릭스 형태로 배열될 수 있다. 이하, 셀 트랜지스터(110A) 및 선택 트랜지스터(110B)가 배열된 영역을 제1 매트릭스 영역(M1)이라 하기로 한다.
제1 주변 회로부(FP)에는 제1 셀 어레이부(FC)를 제어하기 위하여 트랜지스터 등과 같이 다양한 소자가 집적된 회로가 형성될 수 있고, 제2 주변 회로부(RP)에는 제2 셀 어레이부(RC)를 제어하기 위하여 트랜지스터 등과 같이 다양한 소자가 집적된 회로가 형성될 수 있다. 설명의 편의상 제1 주변 회로부(FP)에 하나의 트랜지스터를 도시하였고 제2 주변 회로부(RP)에는 네 개의 트랜지스터를 도시하였으나, 본 발명이 이에 한정되는 것은 아니다. 제1 주변 회로부(FP)의 트랜지스터를 이하, 제1 주변회로 트랜지스터(110C)라 하고, 제2 주변 회로부(RP)의 트랜지스터를 이하, 제2 주변회로 트랜지스터(110D)라 하기로 한다. 제1 주변회로 트랜지스터(110C) 및/또는 제2 주변회로 트랜지스터(110D)는 선택 트랜지스터(110B)와 함께 형성되어 선택 트랜지스터(110B)의 게이트 구조물과 동일 또는 유사한 게이트 구조물을 포함할 수 있다. 예컨대, 제1 및 제2 주변회로 트랜지스터(110C, 110D)는 터널 절연막(111), 플로팅 게이트(113), 전하 차단막(115), 콘트롤 게이트(117) 및 접합 영역(119)을 포함하면서, 전하 차단막(115)의 일부가 제거되어 플로팅 게이트(113)와 콘트롤 게이트(117)가 도통된 형태를 가질 수 있다. 그러나, 본 발명이 이에 한정되는 것은 아니며, 제1 및 제2 주변회로 트랜지스터(110C, 110D)의 게이트 구조물은 게이트 절연막 및 게이트 전극이 적층된 것을 전제로 다양한 형태를 가질 수 있다.
이상으로 설명한 셀 트랜지스터(110A), 선택 트랜지스터(110B), 제1 주변회로 트랜지스터(110C) 및 제2 주변회로 트랜지스터(110D)는 모두 반도체 기판(100)을 이용하여 제조되므로 수직 방향에서 반도체 기판(100)과 접하는 최하위 레벨에 위치할 수 있다. 도시하지는 않았으나, 제1 및 제2 주변 회로부(FP, RP)가 제1 및 제2 주변회로 트랜지스터(110C, 110D) 외에 요구되는 다른 주변회로 소자들을 더 포함할 수 있음은 물론이다.
셀 트랜지스터(110A), 선택 트랜지스터(110B), 제1 주변회로 트랜지스터(110C), 제2 주변회로 트랜지스터(110D) 및 도시되지 않은 주변회로 소자 등은 다양한 형태를 갖는 다층의 도체를 통하여 연결이 요구되는 상위 레벨의 층까지 전기적으로 연결될 수 있다. 예컨대, 제1 주변 회로부(FP)에서 제1 주변회로 트랜지스터(110C) 일측의 접합 영역(119)이 제3 층간 절연막(ILD3) 상의 수평 도체(P4) 예컨대, 배선과 연결될 필요가 있는 경우, 제1 내지 제3 층간 절연막(ILD1, ILD2, ILD3)을 관통하는 수직 도체(V1, V2, V4) 및 수평 도체(P1)의 조합에 의해 제3 층간 절연막(ILD3) 상의 수평 도체(P4)에 전기적으로 연결될 수 있다. 여기서, 수직 도체(V1, V2, V4)는 콘택 플러그 형태일 수 있고, 수평 도체(P1)는 패드 형태일 수 있다. 그러나, 이와 같은 층 구조 및 연결 관계는 매우 다양하게 변형될 수 있으므로, 이하에서는, 본 실시예를 설명함에 있어 필요한 층 구조 및 연결 관계에 대해서만 설명하기로 한다.
제1 셀 어레이부(FC)에서 두 개의 선택 트랜지스터(110B) 각각의 일단 예컨대, 소스 선택 라인(SSL) 일측의 접합 영역(119) 및 드레인 선택 라인(DSL) 타측의 접합 영역(119)은 제1 층간 절연막(ILD1)을 관통하는 수직 도체(V1)를 통하여 제1 층간 절연막(ILD1) 상의 수평 도체(P1) 예컨대, 소스라인(SL) 및 비트라인(BL)에 각각 전기적으로 연결될 수 있다. 소스라인(SL)은 활성영역(A)을 가로지르는 방향으로 연장하고, 비트라인(BL)은 소스라인(SL)과 교차하는 방향으로 연장하는 것으로 도시되어 있으나, 이 방향들은 다양하게 변경될 수 있다. 또한, 소스라인(SL)과 비트라인(BL)이 수직 방향에서 동일한 레벨에 위치하는 것으로 도시되어 있으나, 필요에 따라 서로 다른 레벨에 위치할 수도 있다. 소스라인(SL) 및 비트라인(BL)은 셀 트랜지스터(110A) 및 선택 트랜지스터(110B)보다 상위 레벨에 위치하면서 제2 셀 어레이부(RC)보다 하위 레벨에 위치하면 족하다.
워드라인(WL), 소스 선택 라인(SSL), 드레인 선택 라인(DSL), 소스라인(SL) 및 비트라인(BL)은 셀 트랜지스터(110A) 및 선택 트랜지스터(110B)가 배열된 제1 매트릭스 영역(M1) 외의 영역에서 상위 레벨에 위치하는 층과 전기적으로 연결될 수 있다. 예컨대, 워드라인(WL), 소스 선택 라인(SSL), 드레인 선택 라인(DSL), 및 소스라인(SL)의 단부는 제1 매트릭스 영역(M1) 외곽에 위치하는 수직 및/또는 수평 도체(평면도의 V10, V11, V12, V13 참조)를 통하여 상위 레벨의 층과 전기적으로 연결될 수 있다. 또한, 예컨대, 비트라인(BL)의 단부는 제1 매트릭스 영역(M1) 외곽에 위치하는 수직 도체(V2, V4)를 통하여 수평 도체(P4)와 전기적으로 연결될 수 있다. 워드라인(WL), 소스 선택 라인(SSL), 드레인 선택 라인(DSL), 소스라인(SL) 및 비트라인(BL)을 상위 레벨의 층과 연결시키는 도체가 제1 매트릭스 영역(M1) 외곽에 위치하는 경우, 제1 매트릭스 영역(M1) 위의 공간은 자유롭게 이용될 수 있다. 따라서, 후술하는 바와 같이 제1 셀 어레이부(RC)의 일부가 제1 매트릭스 영역(M1) 위에 존재할 수 있다.
제1 주변 회로부(RP)는 제2 셀 어레이부(RC)와 전기적으로 연결될 수 있는데 이에 대해서는 제2 셀 어레이부(RC)와 함께 설명하기로 한다.
제2 셀 어레이부(RC)에는 가변 저항 메모리의 셀 어레이가 배치될 수 있으며, 특히, 서로 교차하는 상하부 배선들의 교차점마다 메모리 셀이 위치하는 크로스 포인트 구조의 셀 어레이가 배치될 수 있다.
예컨대, 제2 셀 어레이부(RC)는 반도체 기판(100)과 평행한 제1 방향으로 연장하는 복수의 제1 배선(140), 복수의 제1 배선(140) 상에 위치하고 반도체 기판(100)과 평행하면서 제1 방향과 교차하는 제2 방향으로 연장하는 복수의 제2 배선(150), 및 제1 배선(140)과 제2 배선(150)의 교차점에서 제1 배선(140)과 제2 배선(150) 사이에 개재되는 제1 가변 저항 소자(145)를 포함할 수 있다. 하나의 제1 가변 저항 소자(145) 및 이와 접하는 제1 배선(140) 및 제2 배선(150)이 하나의 메모리 셀(MC)로서 기능할 수 있다.
여기서, 제1 배선(140) 및 제2 배선(150)은 제1 가변 저항 소자(145)의 양단에 전압 또는 전류를 공급하기 위한 것으로서, Pt, Ir, Ru, Al, Cu, W, Ti, Ta, Co, Ni 등과 같은 금속 또는 TiN, TiCN, TiAlN, TiON, TaN, TaCN, TaAlN, TaON, WN, MoN 등과 같은 금속 질화물을 포함하는 단일막 또는 다중막일 수 있다. 그러나, 본 발명이 이에 한정되는 것은 아니며, 다양한 도전 물질들이 제1 배선(140) 및 제2 배선(150)으로 이용될 수 있다.
제1 가변 저항 소자(145)는 공급되는 전압 또는 전류에 따라 서로 다른 저항 상태 사이에서 스위칭하는 특성을 갖는 가변 저항층(145A)과, 가변 저항층(145A)의 일단에 연결되어 가변 저항층(145)으로의 전압 또는 전류 공급 여부를 제어하는 선택 소자층(145B)을 포함할 수 있다.
가변 저항층(145A)은 RRAM, PRAM, FRAM, MRAM 등에 이용되는 다양한 물질 예컨대, 전이 금속 산화물, 페로브스카이트(perovskite)계 물질 등과 같은 금속 산화물, 칼코게나이드(chalcogenide)계 물질 등과 같은 상변화 물질, 강유전 물질, 강자성 물질 등을 포함하는 단일막 또는 다중막으로 형성될 수 있다. 가변 저항층(145A)이 금속 산화물을 포함하는 경우, 가변 저항층(145A) 내부에 산소 공공(oxygen vacancy)이나 금속 이온에 의한 일종의 전류 통로인 필라멘트(filament)가 생성되는지 여부에 따라 가변 저항층(145A)의 저항이 변화할 수 있다.
선택 소자층(145B)은 소정 임계 전압 이하에서는 전류를 거의 흘리지 않다가 임계 전압을 초과하는 경우에 큰 전류를 흘릴 수 있는 소자로서, 동일한 배선에 연결되는 메모리 셀(MC) 사이의 누설 전류를 방지하기 위하여 가변 저항층(145A)과 제1 배선(140) 또는 제2 배선(150) 사이에 개재될 수 있다. 선택 소자층(145B)으로는 다이오드, 트랜지스터, 배리스터(varistor), MIT(Metal-Insulator Transition) 소자, 절연 물질로 형성되는 터널링 베리어 등이 이용될 수 있다.
제1 방향 및 제2 방향을 따라 배열되는 복수의 메모리 셀(MC)은 수직 방향으로 2층 이상 적층될 수 있다. 이를 위하여, 제1 배선(140)과 중첩하면서 이와 동일한 방향으로 연장하는 제1 방향의 배선, 및 제2 배선(150)과 중첩하면서 이와 동일한 방향으로 연장하는 제2 방향의 배선은 수직 방향으로 번갈아 적층될 수 있고, 제1 방향의 배선과 제2 방향의 배선 사이마다 제1 가변 저항 소자(145)와 중첩하는 가변 저항 소자가 형성될 수 있다. 본 실시예에서 제2 셀 어레이부(RC)는 수직 방향에서 2층으로 적층된 메모리 셀(MC)을 포함하는 경우를 나타내었다. 즉, 제2 셀 어레이부(RC)는 제1 배선(140), 제1 가변 저항 소자(145) 및 제2 배선(150)에 더하여, 제2 배선(150) 상에서 제1 방향으로 연장하는 제3 배선(160), 및 제2 배선(150)과 제3 배선(160)의 교차점에서 제2 배선(150)과 제3 배선(160) 사이에 개재되는 제2 가변 저항 소자(155)를 더 포함할 수 있다. 이하, 평면상 메모리 셀(MC)이 제1 및 제2 방향을 따라 배열되는 영역 즉, 제1 및 제2 가변 저항 소자(145, 155)가 배열되는 영역을 제2 매트릭스 영역(M2)이라 하기로 한다.
제1 배선(140), 제2 배선(150) 및 제3 배선(160)은 제2 매트릭스 영역(M2) 외의 영역에서 제2 주변 회로부(RP)의 필요한 부분 예컨대, 서로 다른 제2 주변회로 트랜지스터(110D)의 접합 영역(119)에 전기적으로 연결될 수 있다. 예컨대, 제1 배선(140)은 다층의 도체(V2, P1, V1)를 통하여 어느 하나의 제2 주변회로 트랜지스터(110D)의 접합 영역(119)에 전기적으로 연결될 수 있다. 제3 배선(160)은 다층의 도체(V3, P2, V2, P1, V1)를 통하여 다른 제2 주변회로 트랜지스터(110D)의 접합 영역(119)에 전기적으로 연결될 수 있다. 제2 배선(150)은 또다른 주변회로 트랜지스터의 접합 영역(미도시됨)에 단면도에는 도시되지 않은 다층의 도체(V14)를 통하여 전기적으로 연결될 수 있다.
이와 같이 제2 셀 어레이부(RC)가 크로스 포인트 구조를 갖는 경우, 제2 매트릭스 영역(M2) 외의 영역에서만 배선 아래에 위치하는 소자와의 연결을 위한 도체가 존재하므로, 제2 매트릭스 영역(M2) 아래의 공간은 자유롭게 이용될 수 있다. 따라서, 제2 매트릭스 영역(M2)의 일부는 전술한 제1 매트릭스 영역(M1)과 평면상 중첩하여도 무방하다.
이상으로 설명한 복합 메모리 장치에 의하면 다음과 같은 장점이 있다.
우선, 가변 저항 메모리와 플래시 메모리가 일체로 형성된 복합 메모리 장치를 구현함으로써, 두 메모리의 장점 예컨대, 속도가 빠르고 랜덤 억세스(random access)가 가능한 가변 저항 메모리의 장점과 대용량의 데이터 저장이 가능하고 리텐션 특성이 우수한 플래시 메모리의 장점 모두를 살릴 수 있는 메모리 장치를 제조할 수 있다. 특히, 하나의 기판에 가변 저항 메모리 및 플래시 메모리를 형성함으로써 이러한 복합 메모리 장치가 탑재되는 칩이나 시스템 구현시 제조 비용, 전력 소모량, 사이즈 감소 등이 가능하고, 동작 효율성을 확보할 수 있다.
또한, 위와 같은 복합 메모리 장치의 구현시, 플래시 메모리의 셀 어레이부 및 주변 회로부에 형성되는 트랜지스터와 가변 저항 메모리의 주변 회로부에 형성되는 트랜지스터를 함께 형성할 수 있기 때문에, 공정 단순화 및 공정 비용 감소도 가능하다.
나아가, 가변 저항 메모리의 셀 어레이부가 크로스 포인트 구조를 갖는 경우, 가변 저항 메모리의 셀 어레이부를 플래시 메모리의 셀 어레이부 위까지 확장시킬 수 있어서, 장치의 평면 면적을 감소시킬 수 있음은 물론, 가변 저항 메모리의 셀 어레이부에 배열되는 메모리 셀의 개수를 크게 증가시킬 수 있어 장치의 집적도 증가가 가능하다.
전술한 실시예들의 복합 메모리 장치는 다양한 장치 또는 시스템에 이용될 수 있다. 도 6은 전술한 실시예들의 복합 메모리 장치를 구현할 수 있는 장치 또는 시스템의 몇몇 예시들을 나타낸다.
도 6은 본 발명의 일 실시예에 따른 복합 메모리 장치를 구현하는 전자 장치의 일 예이다.
도 6을 참조하면, 전자 장치(600)는 데이터를 저장하는 기능을 포함하면서 다양한 기능을 수행하는 모든 전자 장치들을 총괄하는 개념으로서, 예를 들어, 고상 디스크(Solid State Disk; SSD), USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등의 다양한 저장 장치이거나, 컴퓨터(Computer), 서버(Server), PDA(Personal Digital Assistant), 휴대용 컴퓨터(Portable Computer), 웹 타블렛(Web Tablet), 무선 폰(Wireless Phone), 모바일 폰(Mobile Phone), 스마트 폰(Smart Phone), 디지털 뮤직 플레이어(Digital Music Player), PMP(Portable Multimedia Player), 카메라(Camera), 위성항법장치(Global Positioning System; GPS), 비디오 카메라(Video Camera), 음성 녹음기(Voice Recorder), 텔레매틱스(Telematics), AV시스템(Audio Visual System), 스마트 텔레비전(Smart Television) 등을 포함하는 다양한 전자 장치일 수 있다.
전자 장치(600)는 데이터를 저장하는 부분인 메모리부(620)와 이 메모리부(620)를 제어하는 제어부(610)를 포함할 수 있다.
여기서, 메모리부(620)는 전술한 바와 같이 플래시 메모리(622) 및 가변 저항 메모리(624)를 포함하는 복합 메모리 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예컨대, 메모리부(620)는 복수의 플래시 메모리 셀을 포함하는 제1 셀 어레이부; 상기 제1 셀 어레이부를 제어하기 위한 제1 주변 회로부; 복수의 가변 저항 메모리 셀을 포함하는 제2 셀 어레이부; 및 상기 제2 셀 어레이부를 제어하기 위한 제2 주변 회로부를 포함하고, 상기 제1 셀 어레이부, 상기 제1 주변 회로부 및 상기 제2 주변 회로부는 반도체 기판 표면에 수직인 수직 방향에서 동일한 레벨에 위치하고, 상기 제2 셀 어레이부는, 상기 수직 방향에서 상기 제1 셀 어레이부, 상기 제1 주변 회로부 및 상기 제2 주변 회로부보다 상위 레벨에 위치하고, 상기 제2 주변 회로부 및 상기 제1 셀 어레이부와 중첩할 수 있다. 이를 통해, 다기능을 갖는 메모리부(620)의 구현이 가능하다. 예를 들어, 플래시 메모리(622)는 대용량의 사용자 데이터를 저장하는 메모리로 이용될 수 있고 가변 저항 메모리(624)는 메모리의 데이터 입출력을 효율적으로 수행하게 하기 위한 보조 메모리로서, 임시로 데이터를 저장하는 버퍼 메모리 등으로 이용될 수 있다, 또는, 플래시 메모리(622) 및 가변 저항 메모리(624) 모두 대용량의 사용자 데이터를 저장하는 메모리로 이용될 수도 있다. 위와 같은 다기능의 메모리부(620)는 하나의 기판을 이용하여 일체로 구현될 수 있으므로 메모리부(620)는 집적도 증가, 전력 소모량 및 사이즈감소, 동작 특성 확보 등이 가능할 수 있다. 결과적으로, 전자 장치(600)의 사이즈 감소, 동작 특성 확보 등이 가능하다.
기타, 전자 장치(600)는 자신의 종류에 따라 필요한 다양한 기능부들 예컨대, 인터페이스부, 통신 모듈부, 디스플레이부, 중앙 처리부 등을 포함할 수 있음은 물론이다.
이상으로 해결하고자 하는 과제를 위한 다양한 실시예들이 기재되었으나, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자진 자라면 본 발명의 기술사상의 범위 내에서 다양한 변경 및 수정이 이루어질 수 있음은 명백하다.
FC: 제1 셀 어레이부 FP: 제1 주변 회로부
RC: 제2 셀 어레이부 RP: 제2 주변 회로부

Claims (17)

  1. 반도체 메모리를 포함하는 전자 장치로서,
    상기 반도체 메모리는,
    복수의 플래시 메모리 셀을 포함하는 제1 셀 어레이부;
    상기 제1 셀 어레이부를 제어하기 위한 제1 주변 회로부;
    복수의 가변 저항 메모리 셀을 포함하는 제2 셀 어레이부; 및
    상기 제2 셀 어레이부를 제어하기 위한 제2 주변 회로부를 포함하고,
    상기 제1 셀 어레이부, 상기 제1 주변 회로부 및 상기 제2 주변 회로부는 반도체 기판 표면에 수직인 수직 방향에서 동일한 레벨에 위치하고,
    상기 제2 셀 어레이부는, 상기 수직 방향에서 상기 제1 셀 어레이부, 상기 제1 주변 회로부 및 상기 제2 주변 회로부보다 상위 레벨에 위치하고, 상기 제2 주변 회로부 및 상기 제1 셀 어레이부와 중첩하는
    전자 장치.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제1 항에 있어서,
    상기 제1 셀 어레이부는, 상기 반도체 기판 표면에 평행인 수평 방향에서 상기 제1 주변 회로부와 상기 제2 주변 회로부 사이에 상기 제2 주변 회로부와 인접하도록 위치하는
    전자 장치.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제1 항에 있어서,
    상기 제2 셀 어레이부와 상기 제2 주변 회로부의 사이에서 이들을 전기적으로 연결시키는 다층의 도체를 더 포함하는
    전자 장치.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제1 항에 있어서,
    상기 제1 주변 회로부는, 상기 반도체 기판을 이용하여 제조되는 제1 주변회로 트랜지스터를 포함하고,
    상기 제2 주변 회로부는, 상기 반도체 기판을 이용하여 제조되는 제2 주변회로 트랜지스터를 포함하고,
    상기 제1 셀 어레이부는, 상기 반도체 기판을 이용하여 제조되는 셀 트랜지스터 및 선택 트랜지스터를 포함하는
    전자 장치.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제4 항에 있어서,
    상기 셀 트랜지스터는, 터널 절연막, 플로팅 게이트, 전하 차단막 및 콘트롤 게이트가 적층된 제1 게이트 구조물을 포함하고,
    상기 제1 주변회로 트랜지스터, 상기 제2 주변회로 트랜지스터 및 상기 선택 트랜지스터는, 상기 제1 게이트 구조물에서 상기 전하 차단막의 적어도 일부가 제거된 제2 게이트 구조물을 포함하는
    전자 장치.
  6. 제1 항에 있어서,
    상기 제2 셀 어레이부는,
    상기 반도체 기판의 표면에 평행한 수평 방향으로 연장하는 복수의 제1 배선, 상기 제1 배선 상에서 상기 제1 배선과 교차하도록 상기 수평 방향으로 연장하는 복수의 제2 배선, 및 상기 제1 배선과 상기 제2 배선의 사이에서 상기 제1 배선과 상기 제2 배선의 교차점에 배치되는 가변 저항 소자를 포함하는
    전자 장치.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제6 항에 있어서,
    상기 제1 및 제2 배선은,
    상기 제2 셀 어레이부와 상기 제2 주변 회로부가 중첩하는 영역에서 상기 제2 셀 어레이부와 상기 제2 주변 회로부 사이에 위치하는 다층의 도체를 통하여 상기 제2 주변 회로부에 전기적으로 연결되고,
    상기 제1 및 제2 배선 중 적어도 하나는 상기 제1 셀 어레이부와 중첩하도록 연장되는
    전자 장치.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제1 항에 있어서,
    상기 제1 셀 어레이부는, 상기 반도체 기판을 이용하여 제조되는 셀 트랜지스터 및 선택 트랜지스터를 포함하고,
    상기 제2 셀 어레이부는, 상기 반도체 기판의 표면에 평행한 수평 방향으로 연장하는 복수의 제1 배선, 상기 제1 배선 상에서 상기 제1 배선과 교차하도록 상기 수평 방향으로 연장하는 복수의 제2 배선, 및 상기 제1 배선과 상기 제2 배선의 사이에서 상기 제1 배선과 상기 제2 배선의 교차점에 배치되는 가변 저항 소자를 포함하고,
    상기 셀 트랜지스터 및 상기 선택 트랜지스터가 배열되는 제1 매트릭스 영역과, 상기 가변 저항 소자가 배열되는 제2 매트릭스 영역의 일부는 서로 중첩하는
    전자 장치.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제8 항에 있어서,
    상기 제1 셀 어레이부는, 상기 제1 매트릭스 영역의 외곽에 배치되는 도체를 통하여 다른 부분과 전기적으로 연결되고,
    상기 제2 셀 어레이부는, 상기 제2 매트릭스 영역의 외곽에 배치되는 도체를 통하여 다른 부분과 전기적으로 연결되는
    전자 장치.
  10. 제1 항에 있어서,
    상기 제1 셀 어레이부 및 상기 제1 주변 회로부는, 사용자 데이터를 저장하는 메모리로 기능하고,
    상기 제2 셀 어레이부 및 상기 제2 주변 회로부는 상기 메모리의 데이터 입출력을 보조하기 위한 버퍼 메모리로 기능하는
    전자 장치.
  11. 제1 항에 있어서,
    상기 제1 셀 어레이부 및 상기 제1 주변 회로부는, 사용자 데이터를 저장하는 제1 메모리로 기능하고,
    상기 제2 셀 어레이부 및 상기 제2 주변 회로부는, 사용자 데이터를 저장하는 제2 메모리로 기능하는
    전자 장치.
  12. 반도체 메모리를 포함하는 전자 장치로서,
    상기 반도체 메모리는,
    제1 영역 및 제2 영역을 포함하는 반도체 기판;
    상기 반도체 기판을 이용하여 제조되고 상기 제1 영역에 배치되는 제2 주변회로 트랜지스터;
    상기 반도체 기판을 이용하여 제조되고 상기 제2 영역에 배치되는 플래시 메모리의 셀 트랜지스터 및 선택 트랜지스터; 및
    상기 제2 주변회로 트랜지스터 상에 배치되고, 상기 반도체 기판의 표면에 평행인 수평 방향으로 연장하는 복수의 제1 배선, 상기 제1 배선 상에서 상기 제1 배선과 교차하도록 상기 수평 방향으로 연장하는 복수의 제2 배선, 및 상기 제1 배선과 상기 제2 배선의 사이에서 상기 제1 배선과 상기 제2 배선의 교차점에 배치되는 가변 저항 소자를 포함하고,
    상기 제1 및 제2 배선은, 상기 제1 영역에 위치하는 도체를 통하여 상기 제2 주변회로 트랜지스터에 전기적으로 연결되고,
    상기 제1 및 제2 배선 중 적어도 하나는, 상기 제2 영역까지 연장하는
    전자 장치.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제12 항에 있어서,
    상기 반도체 기판의 제3 영역에 상기 반도체 기판을 이용하여 제조되는 제1 주변회로 트랜지스터를 더 포함하는
    전자 장치.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제13 항에 있어서,
    상기 제2 영역은, 상기 제1 영역과 상기 제3 영역의 사이에 상기 제1 영역과 인접하도록 위치하는
    전자 장치.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제12 항에 있어서,
    상기 셀 트랜지스터는, 터널 절연막, 플로팅 게이트, 전하 차단막 및 콘트롤 게이트가 적층된 제1 게이트 구조물을 포함하고,
    상기 제2 주변회로 트랜지스터 및 상기 선택 트랜지스터는, 상기 제1 게이트 구조물에서 상기 전하 차단막의 적어도 일부가 제거된 제2 게이트 구조물을 포함하는
    전자 장치.
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제12 항에 있어서,
    상기 셀 트랜지스터 및 상기 선택 트랜지스터가 배열되는 제1 매트릭스 영역과, 상기 가변 저항 소자가 배열되는 제2 매트릭스 영역의 일부는 서로 중첩하는
    전자 장치.
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    제16 항에 있어서,
    상기 셀 트랜지스터의 게이트 및 상기 선택 트랜지스터의 게이트는 상기 제1 매트릭스 영역의 외곽에 배치되는 도체를 통하여 다른 부분과 전기적으로 연결되고,
    상기 제1 및 제2 배선은, 상기 제2 매트릭스 영역의 외곽에 배치되는 도체를 통하여 다른 부분과 전기적으로 연결되는
    전자 장치.
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