KR101872926B1

KR101872926B1 - 반도체 장치

Info

Publication number: KR101872926B1
Application number: KR1020110089541A
Authority: KR
Inventors: 키요시 카토; 토시히코 사이토
Original assignee: 가부시키가이샤 한도오따이 에네루기 켄큐쇼
Priority date: 2010-09-13
Filing date: 2011-09-05
Publication date: 2018-06-29
Anticipated expiration: 2031-09-05
Also published as: TWI574382B; US8644048B2; TW201225261A; JP2012084862A; JP5986722B2; US20120063207A1; KR20120028231A

Abstract

반도체 장치를 소형화하는 것을 과제의 하나로 한다. 또한, 기억 소자를 가지는 반도체 장치의 구동 회로의 면적을 축소하는 것을 과제의 하나로 한다.
입력 단자와 출력 단자의 위치가 고정된 복수의 셀을 제 1 방향으로 배치하고, 각 셀의 입력 단자 및 출력 단자와 각각 전기적으로 접속되는 배선을 복수의 셀 위에 적층시키고, 그 배선의 연장 방향을 셀이 나열된 제 1 방향과 같은 방향으로 함으로써, 구동 회로의 소형화를 도모한 반도체 장치를 제공한다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}

본 발명은, 반도체 소자를 이용한 반도체 장치에 관한 것이다.

반도체 소자를 이용한 기억장치는, 전력의 공급이 없어지면 기억 내용이 없어지는 휘발성의 것과, 전력의 공급이 없어져도 기억 내용은 보유되는 불휘발성의 것으로 크게 구분된다.

휘발성 기억장치의 대표적인 예로서는, DRAM(Dynamic Random Access Memory)이 있다. DRAM은 기억 소자를 구성하는 트랜지스터를 선택하여 커패시터에 전하를 축적하여 정보를 기억한다.

또한, 휘발성 기억장치의 다른 예로서는, SRAM(Static Random Access Memory)이 있다. SRAM은 플립플롭 등의 회로를 이용하여 기억 내용을 보유한다.

또한, 불휘발성 기억장치의 대표예로서는 플래시 메모리가 있다. 플래시 메모리는 트랜지스터의 게이트 전극과 채널 형성 영역 사이에 플로팅 게이트를 가지고, 이 플로팅 게이트에 전하를 보유함으로써 기억을 행한다.

반도체 소자를 이용한 이들 기억장치는 복수의 메모리 셀을 포함하는 메모리 셀 어레이와, 이 메모리 셀 어레이의 주변에 배치되는 구동 회로를 주된 구성 요소로 하고, 구동 회로의 면적에 따라 반도체 장치의 크기가 제한된다. 즉, 메모리 셀의 면적만을 축소시켜도, 구동 회로의 면적을 축소시킬 수 없으면, 반도체 장치 전체의 소형화를 달성할 수 없다. 따라서, 구동 회로의 면적을 축소시키는 것은 반도체 장치의 소형화를 도모함에 있어서 중요하다.

예를 들면, 특허문헌 1에서는, 인접하는 배선 영역에 형성된 메모리 셀 어레이부와 주변 회로부를 접속하는 배선에 있어서, 그 각각의 배선 영역의 레이아웃을 동일하게 하는 반도체 장치가 개시되어 있다.

일본국 특개 2007-324299호 공보

상술한 문제를 감안하여, 개시하는 발명의 일양태에서는 반도체 장치를 소형화하는 것을 과제의 하나로 한다.

또한, 개시하는 발명의 일양태는, 기억 소자를 가지는 반도체 장치의 구동 회로의 면적을 축소하는 것을 과제의 하나로 한다.

개시하는 발명에서는, 입력 단자와 출력 단자의 위치가 고정된 복수의 기본 셀(이하, 셀이라고 표기함)을 제 1 방향으로 배치하고, 각 셀의 입력 단자 및 출력 단자와 각각 전기적으로 접속되는 배선을 복수의 셀 위에 적층시키고, 또한, 그 배선의 연장 방향을 셀이 나열된 제 1 방향과 같은 방향으로 함으로써, 구동 회로의 소형화를 도모하는 것이다. 보다 구체적으로는, 예를 들면, 이하의 구성으로 할 수 있다.

본 발명의 일양태는, 제 1 방향으로 배열된 n개(n은 2 이상의 정수)의 셀과, 셀에 설치된 입력 단자의 각각과 전기적으로 접속하는 n개의 입력 신호선과, 셀에 설치된 출력 단자의 각각과 전기적으로 접속하는 n개의 출력 신호선을 포함하는 구동 회로를 가지고, n개의 입력 신호선 및 n개의 출력 신호선은 제 1 방향으로 연장하고, 셀의 하나 위에 설치되는 입력 신호선 및 출력 신호선의 합계의 갯수가 (n-1)개인 반도체 장치이다.

또한, 본 발명의 일양태는, 제 1 방향으로 배열된 n개(n은 2 이상의 정수)의 셀과, 셀에 설치된 입력 단자의 각각과 전기적으로 접속하는 n개의 입력 신호선과, 셀에 설치된 출력 단자의 각각과 전기적으로 접속하는 n개의 출력 신호선을 포함하는 구동 회로를 가지고, n개의 입력 신호선 및 n개의 출력 신호선은 제 1 방향으로 연장되고, 적어도 (n-1)개의 입력 신호선과 적어도 (n-1)개의 출력 신호선은 굴곡한 영역을 가지고, 셀의 하나 위에 설치되는 입력 신호선 및 출력 신호선의 합계의 갯수가 (n-1)개인 반도체 장치이다.

또한, 상기의 반도체 장치에 있어서, 셀의 하나에 있어서, 입력 단자와 출력 단자를 묶는 직선과, 셀 위에 설치되는 입력 신호선 또는 출력 신호선의 교점의 합계수가 (n-1)개여도 좋다.

또한, 상기 반도체 장치에 있어서, 메모리 셀 어레이를 가지고, 메모리 셀 어레이가 가지는 입력 단자와 n개의 출력 신호선이 전기적으로 접속해도 좋다.

또한, 상기 반도체 장치에 있어서, 제 1 방향은 메모리 셀 어레이의 행방향이어도 좋다.

또한, 상기 반도체 장치에 있어서, 제 1 방향은 메모리 셀 어레이의 열방향이어도 좋다.

또한, 본 명세서 등에 있어서, 「위」나 「아래」라는 용어는, 구성 요소의 위치 관계가 「바로 위」또는 「바로 아래」인 것을 한정하는 것은 아니다. 예를 들면, 「게이트 절연층 위의 게이트 전극」이라는 표현이라면, 게이트 절연층과 게이트 전극과의 사이에 다른 구성 요소를 포함하는 것을 제외하지 않는다.

또한, 본 명세서 등에 있어서 「전극」이나 「배선」이라는 용어는, 이들의 구성 요소를 기능적으로 한정하는 것은 아니다. 예를 들면, 「전극」은 「배선」의 일부로서 이용되는 일이 있고, 그 반대도 또한 마찬가지이다. 그리고, 「전극」이나 「배선」이라는 용어는 복수의 「전극」이나 「배선」이 일체로 형성되어 있는 경우 등도 포함한다.

또한, 「소스」나 「드레인」의 기능은 다른 극성의 트랜지스터를 채용하는 경우나, 회로 동작에 있어서 전류의 방향이 변화하는 경우 등에는 바뀌는 일이 있다. 따라서, 본 명세서에서는, 「소스」나 「드레인」이라는 용어는, 바꾸어 이용할 수 있는 것으로 한다.

또한, 본 명세서 등에 있어서, 「전기적으로 접속」에는, 「어떠한 전기적 작용을 가지는 것」을 통하여 접속되어 있는 경우가 포함된다. 여기서, 「어떠한 전기적 작용을 가지는 것」은, 접속 대상간에서의 전기 신호의 수수(授受)를 가능하게 하는 것이면, 특별히 제한을 받지 않는다.

예를 들면, 「어떠한 전기적 작용을 가지는 것」에는, 전극이나 배선을 비롯하여, 트랜지스터 등의 스위칭 소자, 저항 소자, 인덕터, 커패시터, 그 외의 각종 기능을 가지는 소자 등이 포함된다.

본 발명의 일양태를 이용하는 것에 의해, 소형화된 반도체 장치를 제공할 수 있다.

또한, 본 발명의 일양태를 이용하는 것에 의해, 기억 소자를 가지고, 이 기억 소자를 구동하는 회로의 면적이 축소된 반도체 장치를 제공할 수 있다.

도 1은 반도체 장치의 개략도.
도 2는 반도체 장치의 개략도.
도 3은 반도체 장치의 일례를 나타내는 단면도, 평면도, 및 회로도.
도 4는 전자기기의 예.

본 발명의 실시형태의 일례에 대하여, 도면을 이용하여 이하에 설명한다. 단, 본 발명은 이하의 설명에 한정되지 않고, 본 발명의 취지 및 그 범위로부터 벗어나지 않고 그 형태 및 상세한 사항을 다양하게 변경할 수 있다는 것은 당업자라면 용이하게 이해할 수 있을 것이다. 따라서, 본 발명은 이하에 나타내는 실시형태의 기재 내용에 한정하여 해석되는 것은 아니다.

또한, 도면 등에서 나타내는 각 구성의 위치, 크기, 범위 등은 이해를 돕기 위해, 실제의 위치, 크기, 범위 등을 나타내지 않은 경우가 있다. 따라서, 개시하는 발명은 반드시 도면 등에 개시된 위치, 크기, 범위 등에 한정되는 것은 아니다.

또한, 본 명세서 등에서의 「제 1」, 「제 2」, 「제 3」 등의 서수사는, 구성 요소의 혼동을 피하기 위해 붙인 것으로, 수적으로 한정하는 것은 아니고, 특별히 한정되지 않는 한 배치 및 단계의 순서를 한정하는 것은 아니다.

(실시형태 1)

본 실시형태에서는, 개시하는 발명의 일양태에 관한 반도체 장치의 구성에 대하여, 도면을 참조하여 설명한다.

도 1은, 본 발명의 일양태의 반도체 장치의 구성을 나타낸다. 본 실시형태에 나타내는 반도체 장치(250)는 복수의 메모리 셀을 가지는 메모리 셀 어레이(200)와, 이 메모리 셀 어레이(200)를 구동하기 위한 제 1 구동 회로부(1111), 제 2 구동 회로부(1112), 제 3 구동 회로부(1113) 및 제 4 구동 회로부(1114)를 가진다. 또한, 구동 회로부의 수는 도 1의 구성에 한정되는 것은 아니다.

메모리 셀 어레이(200)에는, 불휘발성 메모리 또는 휘발성 메모리의 쌍방을 적용하는 것이 가능하다. 예를 들면, 메모리 셀 어레이(200)를 플로팅 게이트를 구비한 트랜지스터로 구성함으로써, 불휘발성 메모리로 할 수 있다. 또한, 불휘발성 메모리로서는 NOR형 또는 NAND형의 어느 것도 적용할 수 있다.

또한, 메모리 셀 어레이(200)를 DRAM, SRAM 또는 강유전체 메모리의 회로 구성으로 해도 좋다.

또한, 메모리 셀 어레이(200)는 실리콘 반도체를 사용한 트랜지스터로 구성하는 것 외에, 실리콘 반도체보다 금제대폭(禁制帶幅)이 넓은 반도체를 사용한 트랜지스터를 이용하여 구성할 수 있다. 금제대폭이 넓은 반도체를 이용함으로써 트랜지스터의 오프 전류를 낮출 수 있고, 새로운 구성의 메모리를 실현할 수 있다. 실리콘 반도체보다 금제대폭이 넓은 반도체로서는, 탄화규소(SiC)나 질화갈륨(GaN) 등이 알려져 있지만, 이들 반도체를 사용한 디바이스는 프로세스 온도가 실리콘 반도체에 비해 높기 때문에 생산성에 어려움이 있다. 이에 대하여, 산화물 반도체(적합하게는 금속 산화물의 반도체)로서는, 금제대폭이 2.5 eV 이상, 바람직하게는 3 eV 이상의 반도체를 스퍼터링법이나 인쇄법 등의 방법으로 용이하게 제작할 수 있고, 또한, 프로세스 온도가 낮다는 이점이 있다.

또한, 도 1에 나타낸 제 1 구동 회로부(1111) 내지 제 4 구동 회로부(1114)의 적어도 하나는, 도 2에 나타낸 구동 회로(100)를 가지고 있다. 본 실시형태에서, 구동 회로(100)는 제 1 방향(도 2 중의 화살표의 방향)으로 배열된 n개(n은 2 이상의 정수)의 셀(102)과, 셀(102)에 설치된 입력 단자(IN)의 각각과 전기적으로 접속하는 n개의 입력 신호선(I)과, 셀(102)에 설치된 출력 단자(OUT)의 각각과 전기적으로 접속하는 n개의 출력 신호선(O)을 적어도 포함한다.

셀(102)은 논리 합성시 및 배치 배선시에 이용되는 전기 회로 소자로서, 미리 결정된 기본적인 전기 회로의 기능을 가진다. 구체적으로는, 예를 들면, 입력 신호에 대하여, 부정(NOT), 논리합(OR), 논리적(AND), 부정 논리합(NOR), 부정 논리적(NAND), 배타적 논리합(XOR), 또는 배타적 부정 논리합(XNOR)과 같은 연산을 행하여, 입력 신호가 확정되면 출력 신호가 확정되는 기능을 가지는 셀 등을 적용할 수 있다. 또한, 플립플롭(FF), 래치(LAT)와 같이, 입력 신호의 이력에 따른 출력을 얻는 기능을 가지는 셀을 이용해도 좋다. 또는, 레벨 시프터나 멀티플렉서를 이용하는 것도 가능하다.

도 2에 나타낸 n개의 셀(102)에 있어서, 입력 단자(IN) 및 출력 단자(OUT)의 위치는 고정되어 있다. 또한, 제 1 방향은 도 1의 메모리 셀 어레이(200)에 있어서의 열방향 또는 행방향으로 하는 것이 바람직하다.

또한, 도 2에서는, 셀(102)의 입력 단자(IN)와 접속하는 입력 신호선(I)을 실선으로 나타내고, 셀(102)의 출력 단자(OUT)와 접속하는 출력 신호선(O)을 일점 쇄선으로 나타낸다. 또한, 같은 기능을 가지는 배선이 다수 있는 경우에는, 배선의 명칭의 말미에, _1, _2, _n 등을 붙여 구별한다.

입력 신호선(I) 및 출력 신호선(O)은 셀(102)이 배열된 제 1 방향과 같은 방향으로 연장되고, 또한, 절연층을 통하여 셀(102)(이것을 구성하는 트랜지스터 등의 반도체 소자를 포함함)과 중첩하여 설치되어 있다. 입력 신호선 및 출력 신호선을 셀(102) 위에 적층하여 형성함으로써, 구동 회로의 면적을 축소할 수 있기 때문에, 반도체 장치를 소형화하는 것이 가능하게 된다.

n개의 입력 신호선(I) 중, 1개째의 입력 신호선(I_1)은 1번째의 셀(102_1)의 입력 단자와 접속되고, 2개째의 입력 신호선(I_2)은 2번째의 셀(102_2)의 입력 단자와 접속되어 있다. 이하, 마찬가지로 (n-1)개째의 입력 신호선(I_ (n-1))은 (n-1)번째의 셀(102_(n-1))의 입력 단자와 접속되고, n개째의 입력 신호선(I_n)은 n번째의 셀(102_n)의 입력 단자와 접속되어 있다.

또한, 출력 신호선(O)도 마찬가지로, n개의 출력 신호선 중, 1개째의 출력 신호선(O_1)은 1번째의 셀(102_1)의 출력 단자와 접속되고, 2개째의 출력 신호선(O_2)은 2번째의 셀(102_2)의 출력 단자와 접속되어 있다. 또한, (n-1)개째의 출력 신호선(O_ (n-1))은 (n-1)번째의 셀(102_(n-1))의 출력 단자와 접속되고, n개째의 출력 신호선(O_n)은 n번째의 셀(102_n)의 출력 단자와 접속되어 있다.

또한, 셀(102) 각각에 있어서, 입력 단자와 출력 단자는 셀(102)에 포함되는 트랜지스터 등의 반도체 소자와 같은 배선층을 이용하여 접속되어 있다. 예를 들면, 셀(102)에 포함되는 트랜지스터의 게이트 배선과, 셀(102)의 입력 단자 및 출력 단자를 접속하는 배선은 같은 공정으로 제작할 수 있다. 또는, 셀(102)에 포함되는 트랜지스터의 소스 배선(또는 드레인 배선)과, 셀(102)의 입력 단자 및 출력 단자를 접속하는 배선을 같은 공정으로 제작해도 좋다.

셀(102_1) 위에는 셀(102_2) 내지 셀(102_n)에 각각 접속하는 (n-1)개의 입력 신호선이 배치된다. 또한, 셀(102_n) 위에는 셀(102_1) 내지 셀(102_ (n-1))에 각각 접속하는 (n-1)개의 출력 신호선이 배치된다. 또한, 셀(102_k)(k는 2 이상 (n-1) 이하의 정수) 위에는 셀(102_(k＋1)) 내지 셀(102_n)에 각각 접속하는 입력 신호선(I)과, 셀(102_1) 내지 셀(102_(k-1))에 각각 접속하는 출력 신호선(O)이 배치된다. 따라서, 셀(102_k) 위에는 {n-(k＋1)＋1}＋(k-1)로부터, 합계 (n-1)개의 입력 신호선(I) 및 출력 신호선(O)이 배치되게 된다.

셀(102)에 있어서의 입력 단자와 출력 단자의 위치는 고정되어 있기 때문에, 1개째의 입력 신호선을 제외한 (n-1)개의 입력 신호선과, n개째의 출력 신호선을 제외한 (n-1)개의 출력 신호선은 굴곡한 영역을 가지고 있다. (n-1)개의 입력 신호선 또는 (n-1)개의 출력 신호선이 각각 굴곡한 영역을 가짐으로써, 각 신호선을 교차시키는 일 없이, 셀(102) 위에 배치시키는 것이 가능하게 된다. 또한, 1개의 입력 신호선 또는 출력 신호선에 있어서 굴곡한 영역은 반드시 1개소가 아니어도 좋다. 또한, 도 2에 있어서, 입력 신호선 또는 출력 신호선은 제 1 방향과 수직인 방향으로 굴곡하고 있지만, 본 발명의 실시형태는 이것에 한정되는 것은 아니다. 단, (n-1)개의 입력 신호선 또는 (n-1)개의 출력 신호선의 각각이 굴곡하는 방향은 같은 방향인 것이 바람직하다. 또한, 1개째의 입력 신호선 또는 n개째의 출력 신호선에 있어서도 굴곡한 영역을 형성하는 것도 가능하다.

또한, 셀(102)의 입력 단자와 출력 단자를 묶는 직선(이 직선과 지면 수직 방향과 중첩되는 직선을 포함함)과, 셀(102) 위에 설치되는 입력 신호선 또는 출력 신호선과의 교점의 합계수는 (n-1)개이다. 각각의 셀(102) 위에 배치되는 (n-1)개의 입력 신호선 및 출력 신호선은 입력 단자와 출력 단자 사이의 영역에 배치되어 있다고 바꾸어 말할 수도 있다. 상술한 바와 같이, 셀(102)에서의 입력 단자와 출력 단자의 위치는 고정되어 있고, 입출력 신호선의 배선 레이아웃의 자유도를 향상시키기 위해서는, 이 사이의 영역이 넓은 것이 바람직하다. 예를 들면, 셀의 대각선 위에 입력 단자 및 출력 단자를 제공하는 것이 바람직하다.

이상 나타낸 바와 같이, 입력 단자와 출력 단자의 위치가 고정된 복수의 셀을 제 1 방향으로 배치하고, 각 셀의 입력 단자 및 출력 단자와 각각 전기적으로 접속되는 배선을 복수의 셀 위에 적층시키고, 또한, 그 배선의 연장 방향을 셀이 나열된 제 1 방향과 같은 방향으로 함으로써, 구동 회로를 소형화할 수 있다. 또한, 이 구동 회로를 가지는 반도체 장치를 소형화하는 것이 가능하게 된다.

또한, 개시하는 발명의 반도체 장치에 관한 회로 배치 등에 대해서는, 상술한 구성에 한정되는 것은 아니고, 반도체 장치의 동작이 실현되는 양태에서 적절히 변경하는 것이 가능하다.

이상, 본 실시형태에 나타내는 구성, 방법 등은 다른 실시형태에 나타내는 구성, 방법 등과 적절히 조합하여 이용할 수 있다.

(실시형태 2)

본 실시형태에서는, 상기 실시형태 1에 설명한 반도체 장치에 적용 가능한 메모리 셀의 일례에 대하여, 도면을 참조하여 설명한다.

도 3은, 반도체 장치의 구성의 일례이다. 도 3(A)에는 반도체 장치의 단면을, 도 3(B)에는 반도체 장치의 평면을 각각 나타낸다. 여기서, 도 3(A)는 도 3(B)의 A1-A2 및 B1-B2의 단면에 상당한다. 또한, 도 3(C)에는 상기 반도체 장치를 메모리 소자로서 이용하는 경우의 회로도의 일례를 나타낸다. 도 3(A) 및 도 3(B)에 나타낸 반도체 장치는 하부에 제 1 반도체 재료를 이용한 트랜지스터(160)를 가지고, 상부에 제 2 반도체 재료를 이용한 트랜지스터(162)를 가진다. 본 실시형태에서는, 제 1 반도체 재료를 산화물 반도체 이외의 반도체 재료로 하고, 제 2 반도체 재료를 산화물 반도체로 한다. 산화물 반도체 이외의 반도체 재료로서는, 예를 들면, 실리콘, 게르마늄, 실리콘 게르마늄, 탄화 실리콘, 또는 갈륨 비소 등을 이용할 수 있고, 단결정 반도체를 이용하는 것이 바람직하다. 이러한 반도체 재료를 이용한 트랜지스터는 고속 동작이 용이하다. 한편, 산화물 반도체를 이용한 트랜지스터는 그 특성에 따라 장시간의 전하 보유를 가능하게 한다.

또한, 트랜지스터(162)에 있어서, 산화물 반도체층(144)은 수소 등의 불순물이 충분히 제거됨으로써, 또는, 충분한 산소가 공급됨으로써, 고순도화된 것인 것이 바람직하다. 구체적으로는, 예를 들면, 산화물 반도체층(144)의 수소 농도는 5×10¹⁹ atoms/cm³ 이하, 바람직하게는 5×10¹⁸ atoms/cm³ 이하, 보다 바람직하게는 5×10¹⁷ atoms/cm³ 이하로 한다. 또한, 상술한 산화물 반도체층(144) 중의 수소 농도는 2차 이온 질량 분석법(SIMS：Secondary Ion Mass Spectroscopy)으로 측정되는 것이다. 이와 같이, 수소 농도가 충분히 저감되고 고순도화되어, 충분한 산소의 공급에 의해 산소 결핍에 기인한 에너지 갭 중의 결함 준위가 저감된 산화물 반도체층(144)에서는, 캐리어 농도가 1×10¹²/cm³ 미만, 바람직하게는 1×10¹¹/cm³ 미만, 보다 바람직하게는 1.45×10¹⁰/cm³ 미만이 된다. 예를 들면, 실온(25℃)에서의 오프 전류(여기에서는, 단위 채널폭(1μm)당의 값)는 100 zA(1 zA(젭토 암페어)는 1×10^-21 A) 이하, 바람직하게는 10 zA 이하가 된다. 이와 같이, i형화(진성화) 또는 실질적으로 i형화된 산화물 반도체를 이용함으로써, 매우 뛰어난 오프 전류 특성의 트랜지스터(162)를 얻을 수 있다.

또한, 산화물 반도체층(144)은 알칼리 금속 및 알칼리토류 금속 등의 불순물이 충분히 제거된 것인 것이 바람직하다. 예를 들면, 산화물 반도체층(144)의 나트륨 농도는 5×10¹⁶cm^-3 이하, 바람직하게는 1×10¹⁶cm^-3 이하, 더욱 바람직하게는 1×10¹⁵cm^-3 이하이며, 리튬 농도는 5×10¹⁵cm^-3 이하, 바람직하게는 1×10¹⁵cm^-3 이하이며, 칼륨 농도는 5×10¹⁵cm^-3 이하, 바람직하게는 1×10¹⁵cm^-3 이하로 한다. 또한, 상술한 산화물 반도체층(144) 중의 나트륨 농도, 리튬 농도, 및 칼륨 농도는 각각 2차 이온 질량 분석법(SIMS)으로 측정되는 것이다.

산화물 반도체는 불순물에 대해서 둔감하고, 막 중에는 상당한 금속 불순물이 포함되어 있어도 문제가 없고, 나트륨과 같은 알칼리 금속이 다량으로 포함되는 염가의 소다 석회 유리도 사용할 수 있다고 지적되고 있다(카미야, 노무라, 호소노, 「아몰퍼스(amorphous) 산화물 반도체의 물성과 디바이스 개발의 현상」, 고체 물리, 2009년 9월호, Vol. 44, pp. 621∼633). 그러나, 이러한 지적은 적절하지 않다. 알칼리 금속은 산화물 반도체를 구성하는 원소는 아니기 때문에 불순물이다. 알칼리토류 금속도 산화물 반도체를 구성하는 원소가 아닌 경우에 불순물이 된다. 특히, 알칼리 금속 중 Na는, 산화물 반도체막에 접하는 절연막이 산화물인 경우, 이 절연막 중으로 확산하여 Na^＋가 된다. 또한, Na는 산화물 반도체막내에서 산화물 반도체를 구성하는 금속과 산소의 결합을 분단하거나, 혹은, 그 결합 중에 끼어든다. 그 결과, 예를 들면, 스레시홀드 전압이 마이너스 방향으로 시프트하는 것에 의한 노멀리 온(normally-on)화, 이동도의 저하 등의 트랜지스터의 특성의 열화가 일어나고, 또한, 특성의 편차도 생긴다. 이 불순물에 의해 초래되는 트랜지스터의 특성의 열화와 특성의 편차는 산화물 반도체막 중의 수소의 농도가 충분히 낮은 경우에 현저하게 나타난다. 따라서, 산화물 반도체막 중의 수소의 농도가 5×10¹⁹cm^-3 이하, 특히 5×10¹⁸cm^-3 이하인 경우에는, 알칼리 금속의 농도를 저감하는 것이 바람직하다.

또한, 산화물 반도체는 페르미 준위(Ef)와 진성 페르미 준위(Ei)가 동일하거나(Ef = Ei), 또는 페르미 준위(Ef)보다 진성 페르미 준위(Ei)가 큰(Ef＜Ei), 소위 p^--형인 것이 바람직하다. 예를 들면, 산화물 반도체에, 도펀트로서 주석을 첨가하는 것에 의해 p^--형의 산화물 반도체로 할 수 있다. 또한, 산화물 반도체가 i형(진성) 또는 실질적으로 i형이라면, 불순물의 첨가에 의한 페르미 준위(Ef)의 제어가 보다 용이해지기 때문에 바람직하다. 또한, 게이트 전극으로서 일 함수(φ_M)가 큰 재료를 이용하는 것이 바람직하다. 상기 구성으로 하면, 트랜지스터의 노멀리 오프가 가능하게 되고, 트랜지스터에 역바이어스를 가하면 효과적이다. 따라서, 85℃에서는 오프 전류값이 1 yA 이하, 실온에서는 오프 전류값이 0.1 yA 이하라는 오프 전류가 낮은 트랜지스터를 얻을 수 있기 때문에, 이 트랜지스터를 메모리 소자에 이용하는 것에 의해, 데이터의 보유 특성(메모리 리텐션)이 향상된 반도체 장치로 할 수 있다.

도 3의 트랜지스터(160)는 반도체 재료(예를 들면, 실리콘 등)를 포함하는 기판(300)에 형성된 채널 형성 영역(116)과, 채널 형성 영역(116)을 끼우도록 형성된 불순물 영역(120)과, 불순물 영역(120)에 접하는 금속 화합물 영역(124)과, 채널 형성 영역(116) 위에 형성된 게이트 절연층(108)과, 게이트 절연층(108) 위에 형성된 게이트 전극(110)을 가진다.

반도체 재료를 포함하는 기판(300)은, 실리콘이나 탄화 실리콘 등의 단결정 반도체 기판, 다결정 반도체 기판, 실리콘 게르마늄 등의 화합물 반도체 기판, SOI 기판 등을 적용할 수 있다. 또한, 일반적으로 「SOI 기판」은 절연 표면 위에 실리콘 반도체층이 형성된 구성의 기판을 말하지만, 본 명세서 등에서는, 절연 표면 위에 실리콘 이외의 재료로 이루어지는 반도체층이 형성된 구성의 기판도 포함한다. 즉, 「SOI 기판」이 가지는 반도체층은 실리콘 반도체층에 한정되지 않는다. 또한, SOI 기판에는 유리 기판 등의 절연 기판 위에 절연층을 통하여 반도체층이 형성된 구성의 것이 포함되는 것으로 한다.

트랜지스터(160)의 금속 화합물 영역(124)의 일부에는 전극(126)이 접속되어 있다. 여기서, 전극(126)은 트랜지스터(160)의 소스 전극이나 드레인 전극으로서 기능한다. 또한, 기판(300) 위에는 트랜지스터(160)를 둘러싸도록 소자 분리 절연층(106)이 형성되어 있고, 트랜지스터(160)를 덮도록 절연층(128)이 형성되어 있다. 또한, 고집적화를 실현하기 위해서는, 도 3에 나타낸 바와 같이 트랜지스터(160)가 사이드 월 절연층을 가지지 않는 구성으로 하는 것이 바람직하다. 한편, 트랜지스터(160)의 특성을 중시하는 경우에는, 게이트 전극(110)의 측면에 사이드 월 절연층을 형성하여, 불순물 농도가 다른 영역을 포함하는 불순물 영역(120)을 형성해도 좋다.

트랜지스터(160)는 공지의 기술을 이용하여 제작할 수 있다. 산화물 반도체 이외의 반도체 재료로서, 예를 들면, 실리콘, 게르마늄, 실리콘 게르마늄, 탄화 실리콘, 또는 갈륨 비소 등을 이용함으로써, 트랜지스터(160)는 고속 동작이 가능하다는 특징을 가진다. 따라서, 이 트랜지스터를 판독용의 트랜지스터로서 이용함으로써, 정보의 판독을 고속으로 행할 수 있다. 또한, 트랜지스터(160)의 제작 공정과 같은 공정으로, 구동 회로의 셀에 형성되는 트랜지스터를 제작하는 것이 가능하다.

트랜지스터(160)를 형성한 후, 트랜지스터(162) 및 용량 소자(164)의 형성 전의 처리로서 절연층(128)에 CMP 처리를 실시하고, 게이트 전극(110)의 상면을 노출시킨다. 게이트 전극(110)의 상면을 노출시키는 처리로서는, CMP 처리 외에 에칭 처리 등을 적용하는 것도 가능하지만, 트랜지스터(162)의 특성을 향상시키기 위해, 절연층(128)의 표면은 가능한 한 평탄하게 해 두는 것이 바람직하다.

다음에, 절연층(128) 위에 산화물 반도체층을 형성한 후, 이 산화물 반도체층을 선택적으로 에칭하여 산화물 반도체층(144)을 형성한다. 산화물 반도체층에 이용하는 재료로서는, 4원계 금속 산화물인 In-Sn-Ga-Zn-O계의 재료나, 3원계 금속 산화물인 In-Ga-Zn-O계의 재료, In-Sn-Zn-O계의 재료, In-Al-Zn-O계의 재료, Sn-Ga-Zn-O계의 재료, Al-Ga-Zn-O계의 재료, Sn-Al-Zn-O계의 재료나, 2원계 금속 산화물인 In-Zn-O계의 재료, Sn-Zn-O계의 재료, Al-Zn-O계의 재료, Zn-Mg-O계의 재료, Sn-Mg-O계의 재료, In-Mg-O계의 재료, In-Ga-O계의 재료나, In-O계의 재료, Sn-O계의 재료, Zn-O계의 재료 등을 이용할 수 있다. 또한, 상기의 재료에 SiO₂를 포함시켜도 좋다. 여기서, 예를 들면, In-Ga-Zn-O계의 재료는 인듐(In), 갈륨(Ga), 아연(Zn)을 가지는 산화물막이라는 의미이며, 그 조성비는 특별히 묻지 않는다. 또한, In와 Ga와 Zn 이외의 원소를 포함하고 있어도 좋다.

또한, 산화물 반도체층은 화학식 InMO₃(ZnO)_m(m＞0)으로 표기되는 재료를 이용한 박막으로 할 수 있다. 여기서, M은 Ga, Al, Mn 및 Co로부터 선택된 하나 또는 복수의 금속 원소를 나타낸다. 예를 들면, M으로서 Ga, Ga 및 Al, Ga 및 Mn, 또는 Ga 및 Co 등을 이용할 수 있다.

또한, 산화물 반도체로서 In-Zn-O계의 재료를 이용하는 경우, 이용하는 타겟의 조성비는 원자수비로, In：Zn = 50：1∼1：2(몰수비로 환산하면 In₂O₃：ZnO = 25：1∼1：4), 바람직하게는 In：Zn = 20：1∼1：1(몰수비로 환산하면 In₂O₃：ZnO = 10：1∼1：2), 더욱 바람직하게는 In：Zn = 15：1∼1.5：1(몰수비로 환산하면 In₂O₃：ZnO = 15：2∼3：4)로 한다. 예를 들면, In-Zn-O계 산화물 반도체의 형성에 이용하는 타겟은 원자수비가 In：Zn：O = X：Y：Z일 때, Z＞1.5X＋Y로 한다.

또한, 산화물 반도체층의 두께는, 3 nm 이상 30 nm 이하로 하는 것이 바람직하다. 산화물 반도체층을 너무 두껍게 하면 (예를 들면, 막두께를 50 nm 이상), 트랜지스터가 노멀리 온이 되어 버릴 우려가 있기 때문이다.

산화물 반도체층은 수소, 물, 수산기 또는 수소화물 등의 불순물이 혼입하기 어려운 방법으로 제작하는 것이 바람직하다. 예를 들면, 스퍼터링법 등을 이용해 제작할 수 있다.

그 후, 산화물 반도체층에 대하여, 열처리(제 1 열처리)를 행하는 것이 바람직하다. 이 제 1 열처리에 의해 산화물 반도체층 중의 과잉의 수소(물이나 수산기를 포함함)를 제거할 수 있다. 제 1 열처리의 온도는 예를 들면, 300℃ 이상 550℃ 미만, 또는 400℃ 이상 500℃ 이하로 한다.

제 1 열처리는, 예를 들면, 저항 발열체 등을 이용한 전기로에 피처리물을 도입하고, 질소 분위기하, 450℃, 1시간의 조건으로 행할 수 있다. 이 동안, 산화물 반도체층은 대기에 접하지 않게 하고, 물이나 수소의 혼입이 생기지 않도록 한다.

다음에, 노출한 게이트 전극(110), 절연층(128), 산화물 반도체층(144) 등의 위에 도전층을 형성하고, 이 도전층을 선택적으로 에칭하여, 소스 전극(142a), 드레인 전극(142b)을 형성한다.

도전층은, 스퍼터링법을 비롯한 PVD법이나, 플라즈마 CVD법 등의 CVD법을 이용하여 형성할 수 있다. 또한, 도전층의 재료로서는, Al, Cr, Cu, Ta, Ti, Mo, W로부터 선택된 원소나, 상술한 원소를 성분으로 하는 합금 등을 이용할 수 있다. Mn, Mg, Zr, Be, Nd, Sc의 어느 하나, 또는 이것들을 복수 조합한 재료를 이용해도 좋다.

도전층은 단층 구조여도 좋고, 2층 이상의 적층 구조로 해도 좋다. 예를 들면, 티탄막이나 질화티탄막의 단층 구조, 실리콘을 포함하는 알루미늄막의 단층 구조, 알루미늄막 위에 티탄막이 적층된 2층 구조, 질화티탄막 위에 티탄막이 적층된 2층 구조, 티탄막과 알루미늄막과 티탄막이 적층된 3층 구조 등을 들 수 있다. 또한, 도전층을 티탄막이나 질화티탄막의 단층 구조로 하는 경우에는 테이퍼 형상을 가지는 소스 전극(142a), 및 드레인 전극(142b)에의 가공이 용이하다는 메리트가 있다.

상부의 트랜지스터(162)의 채널 길이(L)는 소스 전극(142a), 및 드레인 전극(142b)의 하단부의 간격에 따라 결정된다. 또한, 채널 길이(L)가 25 nm 미만의 트랜지스터를 형성하는 경우에 이용하는 마스크 형성의 노광을 행할 때는, 수 nm∼수 10 nm로 파장이 짧은 초자외선을 이용하는 것이 바람직하다.

다음에, 소스 전극(142a) 및 드레인 전극(142b)을 덮어, 산화물 반도체층(144)에 접하는 게이트 절연층(146b)을 형성한다.

다음에, 게이트 절연층(146b) 위에 있어서 산화물 반도체층(144)과 중첩 하는 영역에 게이트 전극(148a)을 형성하고, 소스 전극(142a)과 중첩하는 영역에 전극(148b)을 형성한다.

게이트 절연층(146b)의 형성 후에는, 불활성 가스 분위기하, 또는 산소 분위기하에서 제 2 열처리를 행하는 것이 바람직하다. 열처리의 온도는 200℃ 이상 450℃ 이하, 바람직하게는 250℃ 이상 350℃ 이하이다. 예를 들면, 질소 분위기하에서 250℃, 1시간의 열처리를 행하면 좋다. 제 2 열처리를 행하는 것에 의해, 트랜지스터의 전기적 특성의 편차를 경감할 수 있다. 또한, 게이트 절연층(146b)이 산소를 포함하는 막으로서, 산화물 반도체층(144)과 접하는 상태에서 가열함으로써, 상술한 탈수화(또는 탈수소화) 처리에 의해 동시에 감소해 버릴 가능성이 있는, 산화물 반도체를 구성하는 주성분 재료의 하나인 산소를 산화물 반도체층(144)에 공급하고, 이 산화물 반도체층(144)의 산소 결손을 보상하여, i형(진성) 또는 i형에 한없이 가까운 산화물 반도체층을 형성할 수도 있다.

또한, 제 2 열처리의 타이밍은 이것에 한정되지 않는다. 예를 들면, 게이트 전극의 형성 후에 제 2 열처리를 행하여도 좋다.

상술한 바와 같이, 제 1 열처리 및 제 2 열처리를 적용함으로써, 산화물 반도체층(144)을 그 주성분 이외의 불순물이 극력 포함되지 않도록 고순도화할 수 있다.

게이트 전극(148a) 및 전극(148b)은, 게이트 절연층(146b) 위에 도전층을 형성한 후에, 이 도전층을 선택적으로 에칭하는 것에 의해 형성할 수 있다.

다음에, 게이트 절연층(146b), 게이트 전극(148a), 및 전극(148b) 위에, 절연층(151) 및 절연층(152)을 형성한다. 절연층(151) 및 절연층(152)은 스퍼터링법이나 CVD법 등을 이용해 형성할 수 있다. 또한, 산화실리콘, 산질화실리콘, 질화실리콘, 산화하프늄, 산화알루미늄 등의 무기 절연 재료를 포함하는 재료를 이용하여 형성할 수 있다.

다음에, 게이트 절연층(146b), 절연층(151), 및 절연층(152)에, 드레인 전극(142b)에까지 달하는 개구를 형성한다. 이 개구의 형성은 마스크 등을 이용한 선택적인 에칭에 의해 행해진다.

그 후, 상기 개구에 전극(154)을 형성하고, 절연층(152) 위에 전극(154)에 접하는 배선(156)을 형성한다.

전극(154)은 예를 들면, 개구를 포함하는 영역에 PVD법이나 CVD법 등을 이용하여 도전층을 형성한 후, 에칭 처리나 CMP와 같은 방법을 이용하여, 상기 도전층의 일부를 제거함으로써 형성할 수 있다.

배선(156)은 스퍼터링법을 비롯한 PVD법이나, 플라즈마 CVD법 등의 CVD법을 이용하여 도전층을 형성한 후, 이 도전층을 패터닝하는 것에 의해 형성된다. 또한, 도전층의 재료로서는, Al, Cr, Cu, Ta, Ti, Mo, W로부터 선택된 원소나, 상술한 원소를 성분으로 하는 합금 등을 이용할 수 있다. Mn, Mg, Zr, Be, Nd, Sc 중 어느 하나, 또는 이것들을 복수 조합한 재료를 이용해도 좋다. 상세한 것은 소스 전극 또는 드레인 전극 등과 마찬가지이다.

이상에 의해, 고순도화된 산화물 반도체층(144)을 이용한 트랜지스터(162), 및 용량 소자(164)가 완성된다. 용량 소자(164)는 소스 전극(142a), 산화물 반도체층(144), 게이트 절연층(146b), 및 전극(148b)으로 구성된다.

도 3(C)에는, 상기 반도체 장치를 메모리 소자로서 이용하는 경우의 회로도의 일례를 나타낸다. 도 3(C)에 있어서, 트랜지스터(162)의 소스 전극 또는 드레인 전극의 한쪽과, 용량 소자(164)의 전극의 한쪽과, 트랜지스터(160)의 게이트 전극은 전기적으로 접속되어 있다. 또한, 제 1 배선(1st Line：소스선이라고도 부름)과 트랜지스터(160)의 소스 전극은 전기적으로 접속되고, 제 2 배선(2nd Line：비트선이라고도 부름)과 트랜지스터(160)의 드레인 전극은 전기적으로 접속되어 있다. 또한, 제 3 배선(3rd Line：제 1 신호선이라고도 부름)과 트랜지스터(162)의 소스 전극 또는 드레인 전극의 다른 한쪽은 전기적으로 접속되고, 제 4 배선(4th Line：제 2 신호선이라고도 부름)과 트랜지스터(162)의 게이트 전극은 전기적으로 접속되어 있다. 그리고, 제 5 배선(5th Line：워드선이라고도 부름)과 용량 소자(164)의 전극의 다른 한쪽은 전기적으로 접속되어 있다.

산화물 반도체를 이용한 트랜지스터(162)는 오프 전류가 매우 작다는 특징을 가지고 있기 때문에, 트랜지스터(162)를 오프 상태로 함으로써, 트랜지스터(162)의 소스 전극 또는 드레인 전극의 한쪽과, 용량 소자(164)의 전극의 한쪽과, 트랜지스터(160)의 게이트 전극이 전기적으로 접속된 노드(이하, 노드(FG))의 전위를 매우 장시간에 걸쳐 보유하는 것이 가능하다. 그리고, 용량 소자(164)를 가짐으로써, 노드(FG)에 부여된 전하의 보유가 용이하게 되고, 또한, 보유된 정보의 판독이 용이하게 된다.

반도체 장치에 정보를 기억시키는 경우(기입)는, 먼저, 제 4 배선의 전위를 트랜지스터(162)가 온 상태가 되는 전위로 하고, 트랜지스터(162)를 온 상태로 한다. 이것에 의해, 제 3 배선의 전위가 노드(FG)에 공급되어, 노드(FG)에 소정량의 전하가 축적된다. 여기에서는, 다른 2개의 전위 레벨을 부여하는 전하(이하, 로(Low) 레벨 전하, 하이(High) 레벨 전하라고 함) 중 어느 하나가 부여되는 것으로 한다. 그 후, 제 4 배선의 전위를 트랜지스터(162)가 오프 상태가 되는 전위로 하고, 트랜지스터(162)를 오프 상태로 함으로써, 노드(FG)가 부유 상태가 되기 때문에, 노드(FG)에는 소정의 전하가 보유된 채의 상태가 된다. 이상과 같이, 노드(FG)에 소정량의 전하를 축적 및 보유시킴으로써, 메모리 셀에 정보를 기억시킬 수 있다.

트랜지스터(162)의 오프 전류는 매우 작기 때문에, 노드(FG)에 축적된 전하는 장시간에 걸쳐 보유된다. 따라서, 리프레시 동작이 불필요해지거나, 또는, 리프레시 동작의 빈도를 매우 낮게 하는 것이 가능하게 되어, 소비 전력을 충분히 저감할 수 있다. 또한, 전력의 공급이 없는 경우에도, 장기에 걸쳐 기억 내용을 보유하는 것이 가능하다.

기억된 정보를 판독하는 경우(판독)는, 제 1 배선에 소정의 전위(정전위)를 부여한 상태에서, 제 5 배선에 적절한 전위(판독 전위)를 부여하면, 노드(FG)에 보유된 전하량에 따라, 트랜지스터(160)는 다른 상태를 취한다. 일반적으로, 트랜지스터(160)를 n 채널형으로 하면, 노드(FG)에 High 레벨 전하가 보유되어 있는 경우의 트랜지스터(160)의 겉보기 스레시홀드값(V_{th_H})은, 노드(FG)에 Low 레벨 전하가 보유되어 있는 경우의 트랜지스터(160)의 겉보기 스레시홀드값(V_{th_L})보다 낮아지기 때문이다. 여기서, 겉보기 스레시홀드값이란, 트랜지스터(160)를 「온 상태」로 하기 위해 필요한 제 5 배선의 전위를 말하는 것으로 한다. 따라서, 제 5 배선의 전위를 V_{th_H}와 V_{th_L}의 중간의 전위(V₀)로 함으로써, 노드(FG)에 보유된 전하를 판별할 수 있다. 예를 들면, 기입에 있어서, High 레벨 전하가 부여된 경우에는, 제 5 배선의 전위가 V₀(＞V_{th_H})가 되면, 트랜지스터(160)는 「온 상태」가 된다. Low 레벨 전하가 부여된 경우에는, 제 5 배선의 전위가 V₀(＜V_{th_L})가 되어도, 트랜지스터(160)는 「오프 상태」인 채이다. 따라서, 제 5 배선의 전위를 제어하여, 트랜지스터(160)의 온 상태 또는 오프 상태를 판독(제 2 배선의 전위를 판독)함으로써, 기억된 정보를 판독할 수 있다.

또한, 기억시킨 정보를 다시쓰는 경우에는, 상기의 기입에 의해 소정량의 전하를 보유한 노드(FG)에, 새로운 전위를 공급함으로써, 노드(FG)에 새로운 정보에 관한 전하를 보유시킨다. 구체적으로는, 제 4 배선의 전위를 트랜지스터(162)가 온 상태가 되는 전위로 하여, 트랜지스터(162)를 온 상태로 한다. 이것에 의해, 제 3 배선의 전위(새로운 정보에 관한 전위)가 노드(FG)에 공급되어, 노드(FG)에 소정량의 전하가 축적된다. 그 후, 제 4 배선의 전위를 트랜지스터(162)가 오프 상태가 되는 전위로 하여, 트랜지스터(162)를 오프 상태로 함으로써, 노드(FG)에는 새로운 정보에 관한 전하가 보유된 상태가 된다. 즉, 노드(FG)에 제 1 기입에 의해 소정량의 전하가 보유된 상태로, 제 1 기입과 같은 동작(제 2 기입)을 행함으로써, 기억시킨 정보를 겹쳐쓰기하는 것이 가능하다.

본 실시형태에 나타낸 트랜지스터(162)는 고순도화되고, 진성화된 산화물 반도체층(144)을 이용함으로써, 트랜지스터(162)의 오프 전류를 충분히 저감할 수 있다. 그리고, 이러한 트랜지스터를 이용함으로써, 매우 장기에 걸쳐 기억 내용을 보유하는 것이 가능한 반도체 장치를 얻을 수 있다.

또한, 본 실시형태에서 나타낸 반도체 장치에서는, 트랜지스터(160)와 트랜지스터(162)를 중첩시킴으로써, 집적도가 충분히 높여진 반도체 장치가 실현된다. 또한, 실시형태 1에 나타낸 구동 회로의 구성과 조합함으로써, 반도체 장치를 더욱 소형화하는 것이 가능하게 된다.

이상, 본 실시형태에 나타낸 구성, 방법 등은 다른 실시형태에 나타낸 구성, 방법 등과 적절히 조합하여 이용할 수 있다.

(실시형태 3)

본 실시형태에서는, 상술한 실시형태에 설명한 반도체 장치를 전자기기에 적용하는 경우에 대하여, 도 4를 이용하여 설명한다. 본 실시형태에서는, 컴퓨터, 휴대전화기(휴대전화, 휴대전화 장치라고도 함), 휴대 정보 단말(휴대형 게임기, 음향 재생장치 등도 포함함), 디지털 카메라, 디지털 비디오 카메라 등의 카메라, 전자 페이퍼, 텔레비전 장치(텔레비전, 또는 텔레비전 수신기라고도 함) 등의 전자기기에 상술한 반도체 장치를 적용하는 경우에 대하여 설명한다.

도 4(A)는 노트북형의 퍼스널 컴퓨터이며, 케이스(701), 케이스(702), 표시부(703), 키보드(704) 등에 의해 구성되어 있다. 케이스(701)와 케이스(702)의 적어도 하나에는, 앞의 실시형태에 나타낸 반도체 장치가 설치되어 있다. 따라서, 정보의 기입 및 판독이 고속이며, 장기간의 기억 보유가 가능하고, 또한 소비 전력이 충분히 저감된 노트북형의 퍼스널 컴퓨터가 실현된다.

도 4(B)는 휴대 정보 단말(PDA)이며, 본체(711)에는 표시부(713), 외부 인터페이스(715), 조작 버튼(714) 등이 설치되어 있다. 또한, 휴대 정보 단말을 조작하는 스타일러스(712) 등을 구비하고 있다. 본체(711) 내에는, 앞의 실시형태에 나타낸 반도체 장치가 설치되어 있다. 따라서, 정보의 기입 및 판독이 고속이며, 장기간의 기억 보유가 가능하고, 또한 소비 전력이 충분히 저감된 휴대 정보 단말이 실현된다.

도 4(C)는 전자 페이퍼를 실장한 전자 서적(720)이며, 케이스(721)와 케이스(723)의 2개의 케이스로 구성되어 있다. 케이스(721) 및 케이스(723)에는 각각 표시부(725) 및 표시부(727)가 제공되어 있다. 케이스(721)와 케이스(723)는 축부(737)에 의해 접속되어 있고, 이 축부(737)를 축으로 하여 개폐 동작을 행할 수 있다. 또한, 케이스(721)는 전원(731), 조작 키(733), 스피커(735) 등을 구비하고 있다. 케이스(721), 케이스(723)의 적어도 하나에는, 앞의 실시형태에 나타낸 반도체 장치가 설치되어 있다. 따라서, 정보의 기입 및 판독이 고속이며, 장기간의 기억 보유가 가능하고, 또한 소비 전력이 충분히 저감된 전자 서적이 실현된다.

도 4(D)는 휴대전화기이며, 케이스(740)와 케이스(741)의 2개의 케이스로 구성되어 있다. 또한, 케이스(740)와 케이스(741)는 슬라이드되어, 도 4(D)와 같이 펼쳐진 상태로부터 서로 겹쳐진 상태로 할 수 있어, 휴대에 적합한 소형화가 가능하다. 또한, 케이스(741)는 표시 패널(742), 스피커(743), 마이크로폰(744), 조작 키(745), 포인팅 디바이스(746), 카메라용 렌즈(747), 외부 접속 단자(748) 등을 구비하고 있다. 또한, 케이스(740)는 휴대전화기의 충전을 행하는 태양전지 셀(749), 외부 메모리 슬롯(750) 등을 구비하고 있다. 또한, 안테나는 케이스(741)에 내장되어 있다. 케이스(740)와 케이스(741)의 적어도 하나에는, 앞의 실시형태에 나타낸 반도체 장치가 설치되어 있다. 따라서, 정보의 기입 및 판독이 고속이며, 장기간의 기억 보유가 가능하고, 또한 소비 전력이 충분히 저감된 휴대전화기가 실현된다.

도 4(E)는 디지털 카메라이며, 본체(761), 표시부(767), 접안부(763), 조작 스위치(764), 표시부(765), 배터리(766) 등에 의해 구성되어 있다. 본체(761) 내에는, 앞의 실시형태에 나타낸 반도체 장치가 설치되어 있다. 따라서, 정보의 기입 및 판독이 고속이며, 장기간의 기억 보유가 가능하고, 또한 소비 전력이 충분히 저감된 디지털 카메라가 실현된다.

도 4(F)는 텔레비전 장치(770)이며, 케이스(771), 표시부(773), 스탠드(775) 등으로 구성되어 있다. 텔레비전 장치(770)의 조작은 케이스(771)가 구비하는 스위치나, 리모콘 조작기(780)에 의해 행할 수 있다. 케이스(771) 및 리모콘 조작기(780)에는, 앞의 실시형태에 나타낸 반도체 장치가 탑재되어 있다. 따라서, 정보의 기입 및 판독이 고속이며, 장기간의 기억 보유가 가능하고, 또한 소비 전력이 충분히 저감된 텔레비전 장치가 실현된다.

이상과 같이, 본 실시형태에 나타낸 전자기기에는, 앞의 실시형태에 관한 반도체 장치가 탑재되어 있다. 따라서, 소비 전력을 저감한 전자기기가 실현된다.

100：구동 회로 102：셀
106：소자 분리 절연층 108：게이트 절연층
110：게이트 전극 116：채널 형성 영역
120：불순물 영역 124：금속 화합물 영역
126：전극 128：절연층
142a：소스 전극 142b：드레인 전극
144：산화물 반도체층 146：게이트 절연층
148a：게이트 전극 8b：전극
150：절연층 152：절연층
154：전극 156：배선
160：트랜지스터 162：트랜지스터
164：용량 소자 200：메모리 셀 어레이
250：반도체 장치 300：기판
701：케이스 702：케이스
703：표시부 704：키보드
711：본체 712：스타일러스
713：표시부 714：조작 버튼
715：외부 인터페이스 720：전자 서적
721：케이스 723：케이스
725：표시부 727：표시부
731：전원 733：조작 키
735：스피커 737：축부
740：케이스 741：케이스
742：표시 패널 743：스피커
744：마이크로폰 745：조작 키
746：포인팅 디바이스 747：카메라용 렌즈
748：외부 접속 단자 749：태양전지 셀
750：외부 메모리 슬롯 761：본체
763：접안부 764：조작 스위치
765：표시부 766：배터리
767：표시부 770：텔레비전 장치
771：케이스 773：표시부
775：스탠드 780：리모콘 조작기
1111：제 1 구동 회로부 1112：제 2 구동 회로부
1113：제 3 구동 회로부 1114：제 4 구동 회로부

Claims

구동 회로를 포함하는 반도체 장치로서,
상기 구동 회로는,
제 1 방향으로 배열되고 각각 입력 단자와 출력 단자를 가진 n개(n은 2 이상의 정수)의 셀;
상기 n개의 셀 중의 하나에 각각 대응하고 상기 대응하는 셀의 상기 입력 단자에 전기적으로 접속된 n개의 입력 신호선; 및
상기 n개의 셀 중의 하나에 각각 대응하고 상기 대응하는 셀의 상기 출력 단자에 전기적으로 접속된 n개의 출력 신호선을 포함하고,
상기 n개의 입력 신호선 및 상기 n개의 출력 신호선은 상기 제 1 방향으로 연장되어 있고,
상기 n개의 입력 신호선 및 상기 n개의 출력 신호선은 서로 교차하지 않게 배열되어 있고,
상기 n개의 셀 중 하나 위에 제공되는 입력 신호선 및 출력 신호선의 합계의 개수가 (n-1)개인, 반도체 장치.
구동 회로를 포함하는 반도체 장치로서,
상기 구동 회로는,
제 1 방향으로 배열되고 각각 입력 단자와 출력 단자를 가진 n개(n은 2 이상의 정수)의 셀;
상기 n개의 셀 중의 하나에 각각 대응하고 상기 대응하는 셀의 상기 입력 단자에 전기적으로 접속된 n개의 입력 신호선; 및
상기 n개의 셀 중의 하나에 각각 대응하고 상기 대응하는 셀의 상기 출력 단자에 전기적으로 접속된 n개의 출력 신호선을 포함하고,
상기 n개의 입력 신호선 및 상기 n개의 출력 신호선은 상기 제 1 방향으로 연장되어 있고,
상기 n개의 입력 신호선 및 상기 n개의 출력 신호선은 서로 교차하지 않게 배열되어 있고,
제 1 입력 신호선 이외의 (n-1)개의 입력 신호선 각각은 적어도 하나의 굴곡한 영역을 포함하고,
n개째의 출력 신호선 이외의 (n-1)개의 출력 신호선 각각은 적어도 하나의 굴곡한 영역을 포함하고,
상기 n개의 셀 중 하나 위에 제공되는 입력 신호선 및 출력 신호선의 합계의 개수가 (n-1)개인, 반도체 장치.
제 1 항 또는 제 2 항에 있어서,
상기 구동 회로에 전기적으로 접속된 메모리 셀 어레이를 더 포함하고,
상기 제 1 방향은 상기 메모리 셀 어레이의 행방향인, 반도체 장치.
제 1 항 또는 제 2 항에 있어서,
상기 구동 회로에 전기적으로 접속된 메모리 셀 어레이를 더 포함하고,
상기 제 1 방향은 상기 메모리 셀 어레이의 열방향인, 반도체 장치.
삭제
삭제
삭제
삭제
삭제
삭제
삭제
삭제
삭제
삭제
삭제
삭제
삭제
삭제
삭제
삭제