+

KR101762105B1 - 반도체 장치 및 그 제작 방법 - Google Patents

반도체 장치 및 그 제작 방법 Download PDF

Info

Publication number
KR101762105B1
KR101762105B1 KR1020100075172A KR20100075172A KR101762105B1 KR 101762105 B1 KR101762105 B1 KR 101762105B1 KR 1020100075172 A KR1020100075172 A KR 1020100075172A KR 20100075172 A KR20100075172 A KR 20100075172A KR 101762105 B1 KR101762105 B1 KR 101762105B1
Authority
KR
South Korea
Prior art keywords
layer
oxide
oxide semiconductor
transistor
electrode layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
KR1020100075172A
Other languages
English (en)
Other versions
KR20110015381A (ko
Inventor
순페이 야마자키
준이치로 사카타
마사유키 사카쿠라
요시아키 오이카와
켄이치 오카자키
호타카 마루야마
Original Assignee
가부시키가이샤 한도오따이 에네루기 켄큐쇼
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시키가이샤 한도오따이 에네루기 켄큐쇼 filed Critical 가부시키가이샤 한도오따이 에네루기 켄큐쇼
Publication of KR20110015381A publication Critical patent/KR20110015381A/ko
Application granted granted Critical
Publication of KR101762105B1 publication Critical patent/KR101762105B1/ko
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136227—Through-hole connection of the pixel electrode to the active element through an insulation layer
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/1368—Active matrix addressed cells in which the switching element is a three-electrode device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/34—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies not provided for in groups H01L21/18, H10D48/04 and H10D48/07, with or without impurities, e.g. doping materials
    • H01L21/38—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions
    • H01L21/385—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions using diffusion into or out of a solid from or into a solid phase, e.g. a doped oxide layer
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/60—Electrodes characterised by their materials
    • H10D64/62—Electrodes ohmically coupled to a semiconductor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/01—Manufacture or treatment
    • H10D86/021—Manufacture or treatment of multiple TFTs
    • H10D86/0221—Manufacture or treatment of multiple TFTs comprising manufacture, treatment or patterning of TFT semiconductor bodies
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/01—Manufacture or treatment
    • H10D86/021—Manufacture or treatment of multiple TFTs
    • H10D86/0231—Manufacture or treatment of multiple TFTs using masks, e.g. half-tone masks
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/421—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs having a particular composition, shape or crystalline structure of the active layer
    • H10D86/423—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs having a particular composition, shape or crystalline structure of the active layer comprising semiconductor materials not belonging to the Group IV, e.g. InGaZnO
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/441—Interconnections, e.g. scanning lines
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/471—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs having different architectures, e.g. having both top-gate and bottom-gate TFTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/481—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs integrated with passive devices, e.g. auxiliary capacitors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/60—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs wherein the TFTs are in active matrices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10H—INORGANIC LIGHT-EMITTING SEMICONDUCTOR DEVICES HAVING POTENTIAL BARRIERS
    • H10H20/00—Individual inorganic light-emitting semiconductor devices having potential barriers, e.g. light-emitting diodes [LED]
    • H10H20/062—Light-emitting semiconductor devices having field effect type light-emitting regions, e.g. light-emitting High-Electron Mobility Transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6729—Thin-film transistors [TFT] characterised by the electrodes
    • H10D30/673—Thin-film transistors [TFT] characterised by the electrodes characterised by the shapes, relative sizes or dispositions of the gate electrodes
    • H10D30/6733—Multi-gate TFTs
    • H10D30/6734—Multi-gate TFTs having gate electrodes arranged on both top and bottom sides of the channel, e.g. dual-gate TFTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6729—Thin-film transistors [TFT] characterised by the electrodes
    • H10D30/6737—Thin-film transistors [TFT] characterised by the electrodes characterised by the electrode materials
    • H10D30/6739—Conductor-insulator-semiconductor electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/674—Thin-film transistors [TFT] characterised by the active materials
    • H10D30/6755—Oxide semiconductors, e.g. zinc oxide, copper aluminium oxide or cadmium stannate

Landscapes

  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Optics & Photonics (AREA)
  • Mathematical Physics (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Thin Film Transistor (AREA)
  • Liquid Crystal (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)
  • Electroluminescent Light Sources (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

본 발명은 반도체 장치의 신뢰성을 향상하는 것을 과제의 하나로 한다.
동일 기판 위에 구동 회로부와, 표시부(화소부라고도 함)를 갖고, 구동 회로부와 표시부는 반도체층이 산화물 반도체로 구성된 박막 트랜지스터와, 제 1 배선과, 제 2 배선을 갖고, 박막 트랜지스터는 주연부가 반도체층의 주연부보다 내측에 위치하는 소스 전극층 또는 드레인 전극층을 갖고, 구동 회로부의 박막 트랜지스터는 반도체층을 게이트 전극층과 도전층으로 끼워 구성하고, 제 1 배선과 제 2 배선은 게이트 절연층에 형성된 개구에서 산화물 도전층을 통하여 전기적으로 접속되는 반도체 장치.

Description

반도체 장치 및 그 제작 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
산화물 반도체를 사용하는 반도체 장치에 관한 것이다.
또한, 본 명세서 중의 반도체 장치란, 반도체 특성을 이용함으로써 기능될 수 있는 장치 전반을 가리키고, 액정 표시 장치 등의 전기 광학 장치, 반도체 회로, 및 전자기기는 모두 반도체 장치이다.
근년에 들어, 절연 표면을 갖는 기판 위에 형성된 반도체 박막(두께 수nm 내지 수백nm 정도)을 사용하여 박막 트랜지스터(TFT)를 구성하는 기술이 주목을 받고 있다. 박막 트랜지스터는 집적 회로(Integrated Circuit, 약칭 IC)나 전기 광학 장치와 같은 전자 디바이스에 널리 응용되고, 특히 화상 표시 장치의 스위칭 소자로서 개발이 시급하다. 금속 산화물은 다양하게 존재하고 각종 용도에 사용된다. 산화인듐은 흔히 알려져 있는 재료이고 액정 디스플레이 등에 필요한 투명 전극 재료로서 사용된다.
금속 산화물 중에는 반도체 특성을 나타내는 것이 있다. 반도체 특성을 나타내는 금속 산화물로서는, 예를 들어, 산화텅스텐, 산화주석, 산화인듐, 산화아연 등이 있고, 이러한 반도체 특성을 나타내는 금속 산화물을 채널 형성 영역에 사용한 박막 트랜지스터가 이미 알려져 있다(특허 문헌 1 및 특허 문헌 2 참조).
특개2007-123861호 공보 특개2007-96055호 공보
산화물 반도체층을 사용하는 박막 트랜지스터에는 동작 속도가 빠르고, 제작 공정이 비교적 간단하고, 충분한 신뢰성을 갖는 것이 요구된다.
산화물 반도체층을 사용하는 박막 트랜지스터에 있어서, 동작 특성이나 신뢰성을 향상시키는 것을 과제의 하나로 한다.
특히, 구동 회로에 사용하는 박막 트랜지스터의 동작 속도는 빠른 것이 바람직하다.
예를 들어, 박막 트랜지스터의 채널 길이(L)를 짧게 하거나 또는 채널 폭(W)을 넓게 하면 동작 속도가 고속화된다. 그러나, 채널 길이를 짧게 하면 스위칭 특성, 예를 들어, 온/오프비가 작아지는 문제가 있다. 또한, 채널 폭 W을 넓게 하면 박막 트랜지스터 자체의 용량 부하를 상승시키는 문제가 있다.
또한, 채널 길이가 짧아도 안정된 전기 특성을 갖는 박막 트랜지스터를 구비한 반도체 장치를 제공하는 것도 과제의 하나로 한다.
또한, 절연 표면 위에 복수의 상이한 회로를 형성하는 경우에는, 예를 들어, 화소부와 구동 회로를 동일 기판 위에 형성하는 경우에는, 화소부에 사용하는 박막 트랜지스터는 뛰어난 스위칭 특성, 예를 들어, 온/오프비가 큰 것이 요구되고, 구동 회로에 사용하는 박막 트랜지스터에는 동작 속도가 빠른 것이 요구된다. 특히, 표시 장치의 정세도가 높을수록 표시 화상의 기록 시간이 짧아지기 때문에 구동 회로에 사용하는 박막 트랜지스터는 동작 속도를 빠르게 하는 것이 바람직하다.
산화물 반도체층을 사용하는 박막 트랜지스터의 전기 특성의 편차를 저감하는 것도 과제의 하나로 한다.
산화물 반도체층을 사용하는 박막 트랜지스터의 제작 공정을 간략화하는 것도 과제의 하나로 한다.
본 발명의 일 형태는 동일 기판 위에 구동 회로부와, 표시부(화소부라고도 함)를 갖고, 구동 회로부와 상기 표시부는 박막 트랜지스터와, 제 1 배선(단자 또는 접속 전극이라고도 함)과, 제 2 배선(단자 또는 접속 전극이라고 함)을 갖고, 박막 트랜지스터는 금속으로 구성된 게이트 전극과, 상기 게이트 전극 위의 게이트 절연층과, 상기 게이트 절연층 위의 산화물 반도체층과, 상기 산화물 반도체층 위의 금속으로 구성되고 주연(周緣)부가 상기 산화물 반도체층의 주연부보다 내측에 위치하는 소스 전극(소스 전극층이라고도 함) 및 드레인 전극(드레인 전극층이라고도 함)과, 산화물 반도체층과 소스 전극 및 드레인 전극 위의 보호 절연층을 갖고, 구동 회로부의 박막 트랜지스터는 보호 절연층 위의 산화물 반도체층과 겹치는 위치에 도전층을 갖고, 표시부의 박막 트랜지스터는 화소 전극(화소 전극층이라고도 함)과 전기적으로 접속되고, 제 1 배선은 게이트 전극과 같은 재료로 형성되고, 제 2 배선은 소스 전극 또는 드레인 전극과 같은 재료로 형성되고, 제 1 배선과 제 2 배선은 게이트 절연층과 보호 절연층에 형성된 개구(콘택트 홀)를 통하여 전기적으로 접속된 반도체 장치이다.
화소용 박막 트랜지스터 및 구동 회로용 박막 트랜지스터로서 보텀 게이트 구조의 역 스태거형 박막 트랜지스터를 사용한다. 화소용 박막 트랜지스터 및 구동 회로용 박막 트랜지스터는 소스 전극층 및 드레인 전극층 사이에 노출된 산화물 반도체층에 접촉된 산화물 절연층이 형성된 채널 에치형 박막 트랜지스터이다.
구동 회로용 박막 트랜지스터는 산화물 반도체층을 게이트 전극과 도전층으로 끼운 구성으로 한다. 이로써, 박막 트랜지스터의 임계 값의 편차를 저감시킬 수 있고, 안정된 전기 특성을 갖는 박막 트랜지스터를 구비한 반도체 장치를 제공할 수 있다. 도전층은 게이트 전극층과 같은 전위로 하여도 좋고, 플로팅 전위라도 좋고, 고정 전위, 예를 들어, GND 전위나 0V라도 좋다. 또한, 도전층에 임의의 전위를 인가함으로써 박막 트랜지스터의 임계 값을 제어할 수 있다.
상기 구조를 실현하기 위한 본 발명의 일 형태는 동일 기판 위의 구동 회로부가 형성되는 제 1 영역과, 표시부가 형성되는 제 2 영역에 제 1 포토리소그래피 공정에 의하여 게이트 전극으로서 기능하는 제 1 전극과, 제 1 전극과 같은 재료로 이루어진 제 1 배선을 형성하고, 제 1 전극 및 제 1 배선 위에 게이트 절연층으로서 기능하는 제 1 절연막을 형성하고, 제 1 절연막 위에 산화물 반도체층을 형성하고, 산화물 반도체층을 탈수화 또는 탈수소화하기 위한 열 처리를 행하고, 산화물 반도체층 위에 소스 전극 및 드레인 전극을 형성하기 위한 금속막을 형성하고, 제 2 포토리소그래피 공정에 의하여 금속막 위에 다계조 마스크를 사용하여 막 두께가 상이한 영역을 갖는 레지스트 마스크를 형성하고, 막 두께가 상이한 영역을 갖는 레지스트 마스크를 마스크층으로서 산화물 반도체층과 금속막을 에칭하여 섬 형상의 산화물 반도체층과 섬 형상의 금속층으로 가공하고, 마스크층을 애싱하여 마스크층을 축소시킴과 동시에 막 두께가 얇은 영역의 레지스트 마스크를 제거하여 분리된 마스크층을 형성하고, 금속층이 노출된 부분을 에칭함으로써 주연부가 산화물 반도체층의 주연부보다 내측에 후퇴된 형상의 소스 전극으로서 기능하는 제 2 전극과 드레인 전극으로서 기능하는 제 3 전극과, 소스 전극 또는 드레인 전극과 같은 재료로 이루어진 제 2 배선을 형성하고, 마스크층을 제거하고, 제 2 전극과 제 3 전극과 산화물 반도체층 위에 산화물 절연층인 제 2 절연막을 형성하고, 제 3 포토리소그래피 공정에 의하여 제 1 배선과 겹치는 제 1 절연막 및 제 2 절연막을 선택적으로 제거하여 제 1 개구를 형성하고, 제 2 배선과 겹치는 제 2 절연막을 선택적으로 제거하여 제 2 개구를 형성하고, 제 2 영역에 있어서, 제 2 절연막을 선택적으로 제거함으로써 제 2 전극 또는 제 3 전극 중 어느 한쪽과 겹치는 위치에 제 3 개구를 형성하고, 제 4 포토리소그래피 공정에 의하여 제 1 개구 및 제 2 개구를 통하여 제 1 배선과 제 2 배선을 전기적으로 접속하는 제 1 도전층을 형성하고, 제 1 영역에 있어서, 제 2 절연막을 통하여 산화물 반도체층과 겹치는 위치에 제 1 도전층과 같은 재료로 이루어진 제 4 전극을 형성하고, 제 2 영역에 있어서, 제 3 개구를 통하여 박막 트랜지스터에 전기적으로 접속되는 제 1 도전층과 같은 재료로 이루어지고 화소 전극으로서 기능하는 제 5 전극을 형성하는 것을 특징으로 하는 반도체 장치의 제작 방법이다.
포토마스크의 매수를 경감하여 공정을 간략화할 수 있다.
다계조 마스크를 사용하여 형성한 마스크층은 복수의 막 두께를 갖는 형상이 되고, 마스크층에 대하여 에칭을 행함으로써 형상을 더 변형시킬 수 있으므로, 상이한 패턴으로 가공하는 복수의 에칭 공정에 사용할 수 있다. 따라서, 1장의 다계조 마스크에 의하여 적어도 2종류 이상의 상이한 패턴에 대응하는 마스크층을 형성할 수 있다. 따라서, 노광 마스크의 매수를 삭감할 수 있고 대응하는 포토리소그래피 공정도 삭감할 수 있으므로 공정의 간략화가 가능하게 된다.
상기 구성은 상기 과제 중 적어도 하나를 해결한다.
본 명세서 중에서 사용하는 산화물 반도체는, 예를 들어, InMO3(ZnO)m(m>0)로 표기되는 박막을 형성하고, 그 박막을 산화물 반도체층으로서 사용한 박막 트랜지스터를 제작한다. 또한, M은 Ga, Fe, Ni, Mn, 및 Co 중에서 선택된 하나의 금속 원소 또는 복수의 금속 원소를 나타낸다. 예를 들어, M으로서 Ga인 경우가 있는 것 외, Ga와 Ni 또는 Ga와 Fe 등, Ga 외의 상기 금속 원소가 포함되는 경우가 있다. 또한, 상기 산화물 반도체에 있어서, M으로서 포함되는 금속 원소 외에, 불순물 원소로서 Fe, Ni, 그 외의 천이 금속 원소, 또는 이 천이 금속의 산화물이 포함되는 것이 있다. 본 명세서에 있어서는, InMO3(ZnO)m(m>0)로 표기되는 구조의 산화물 반도체 중 M으로서 Ga를 포함하는 구조의 산화물 반도체를 In-Ga-Zn-O계 산화물 반도체라고 부르고, 그 박막을 In-Ga-Zn-O계 비단결정막이라고도 부른다.
또한, 산화물 반도체층에 적용하는 금속 산화물로서 상기 외에도 In-Sn-Zn-O계, In-Al-Zn-O계, Sn-Ga-Zn-O계, Al-Ga-Zn-O계, Sn-Al-Zn-O계, In-Zn-O계, Sn-Zn-O계, Al-Zn-O계, In-O계, Sn-O계, Zn-O계의 금속 산화물을 적용할 수 있다. 또한, 상기 금속 산화물로 이루어진 산화물 반도체층에 산화실리콘을 포함시켜도 좋다.
질소 또는 희 가스(아르곤, 헬륨 등)의 불활성 기체 분위기하에서의 가열 처리를 행한 경우에는, 산화물 반도체층은 가열 처리에 의하여 산소 결핍형이 되어 저저항화, 즉 N형화(N-화 등)되고, 그 후, 산화물 반도체층에 접촉되는 산화물 절연층을 형성하거나 상기 산화물 절연층을 형성한 후에 가열 처리를 행함으로써 산화물 반도체층을 산소 과잉 상태로 함으로써 고저항화, 즉 I형화된다고 할 수도 있다. 또한, 산화물 반도체층을 산소 과잉 상태로 하는 고상 산화가 행해진다고 할 수도 있다. 이로써, 전기 특성이 양호하고 신뢰성이 좋은 박막 트랜지스터를 갖는 반도체 장치를 제작하고 제공할 수 있다.
탈수화 또는 탈수소화는 질소 또는 희 가스(아르곤, 헬륨 등)의 불활성 기체 분위기하에서의 400℃ 이상 기판의 변형점 미만, 바람직하게는 420℃ 이상 570℃ 이하의 가열 처리를 행하여 산화물 반도체층의 함유 수분 등의 불순물을 저감한다. 또한, 그 후에 물(H2O)이 다시 함침되는 것을 방지할 수 있다.
탈수화 또는 탈수소화를 행하는 가열 처리는 H2O가 20ppm 이하의 질소 분위기하에서 행하는 것이 바람직하다. 또한, H2O가 20ppm 이하의 초 건조 공기 중에서 행하여도 좋다.
탈수화 또는 탈수소화를 행한 산화물 반도체층은 탈수화 또는 탈수소화 후의 산화물 반도체층에 대하여 TDS로 450℃까지 측정을 행하여도 물의 2개의 피크 중 적어도 300℃ 부근에 나타나는 하나의 피크는 검출되지 않을 정도의 열 처리 조건으로 한다. 따라서, 탈수화 또는 탈수소화가 행해진 산화물 반도체층을 사용한 박막 트랜지스터에 대하여 TDS로 450℃까지 측정을 행하여도 적어도 300℃ 부근에 나타나는 물의 피크는 검출되지 않는다.
그리고, 산화물 반도체층에 대하여 탈수화 또는 탈수소화를 행하는 가열 온도 T에서 온도를 낮출 때, 탈수화 또는 탈수소화를 행한 노(爐)와 같은 노를 사용하여 대기에 노출시키지 않음으로써, 물 또는 수소를 다시 혼입시키지 않는 것이 중요하다. 탈수화 또는 탈수소화를 행하여 산화물 반도체층을 저저항화, 즉, N형화(N- 등)시킨 후, 고저항화시켜 I형으로 한 산화물 반도체층을 사용하여 박막 트랜지스터를 제작하면, 박막 트랜지스터의 임계 값 전압을 양으로 할 수 있고, 소위 노멀리 오프의 스위칭 소자를 실현할 수 있다. 박막 트랜지스터의 게이트 전압이 가능한 한 0V에 가까운 양의 임계 값 전압으로 채널이 형성되는 것이 반도체 장치(표시 장치)에는 바람직하다. 또한, 박막 트랜지스터의 임계 값 전압 값이 음이면, 게이트 전압이 0V이어도 소스 전극과 드레인 전극 사이에 전류가 흐르는, 소위 노멀리 온이 되기 쉽다. 액티브 매트릭스형 표시 장치에 있어서는, 회로를 구성하는 박막 트랜지스터의 전기 특성이 중요하고, 이 전기 특성이 표시 장치의 성능을 좌우한다. 특히, 박막 트랜지스터의 특성 중 임계 값 전압(Vth)이 중요하다. 전계 효과 이동도가 높더라도 임계 값 전압 값이 높거나 또는 임계 값 전압 값이 음인 경우에는 회로로서 제어하기 어렵다. 임계값 전압 값이 높고, 임계값 전압의 절대값이 큰 박막 트랜지스터의 경우에는, 구동 전압이 낮은 상태에서는 TFT로서의 스위칭 기능을 달성할 수 없고 부하가 될 우려가 있다. n채널형 박막 트랜지스터의 경우에는, 게이트 전압에 양의 전압을 인가하여야 채널이 형성되어, 드레인 전류가 흐르는 트랜지스터가 바람직하다. 구동 전압을 높게 하지 않으면 채널이 형성되지 않는 트랜지스터나, 음의 전압 상태라도 채널이 형성되어 드레인 전류가 흐르는 트랜지스터는 회로에 사용하는 박막 트랜지스터로서는 적합하지 않다.
또한, 가열 온도 T에서 강온을 행하는 가스 분위기는 가열 온도 T까지 승온을 행한 가스 분위기와 상이한 가스 분위기로 바꾸어도 좋다. 예를 들어, 탈수화 또는 탈수소화를 행한 노와 같은 노에서 대기에 노출시키지 않고, 노 안을 순도가 높은 산소 가스 또는 N2O 가스, 초 건조 에어(노점이 -40℃ 이하, 바람직하게는 -60℃ 이하)로 충만하여 냉각을 행한다.
탈수화 또는 탈수소화를 행하는 가열 처리에 의하여 막 중의 함유 수분을 저감시킨 후 수분을 함유하지 않은 분위기(노점이 -40℃ 이하, 바람직하게는 -60℃ 이하)하에서 서냉(徐冷; 또는 냉각)한 산화물 반도체층을 사용함으로써 박막 트랜지스터의 전기 특성을 향상시킴과 함께 양산성과 고성능의 양쪽 모두를 구비한 박막 트랜지스터를 실현한다.
본 명세서에서는 질소, 또는 희 가스(아르곤, 헬륨 등)의 불활성 기체 분위기하에서의 가열 처리를 탈수화 또는 탈수소화를 위한 가열 처리라고 부른다. 본 명세서에서는 이 가열 처리에 의하여 H2를 탈리시키는 것만을 탈수소화라고 부르는 것이 아니라, H, OH 등을 탈리시키는 것을 포함하여 탈수화 또는 탈수소화라고 편의상 부르는 것으로 한다.
질소 또는 희 가스(아르곤, 헬륨 등)의 불활성 기체 분위기하에서의 가열 처리를 행한 경우에는, 산화물 반도체층은 가열 처리에 의하여 산소 결핍형이 되어 저저항화, 즉, N형화(N-화 등)된다.
또한, 드레인 전극층과 겹치는 산소 결핍형인 고저항 드레인 영역(HRD(High Resistance Drain)영역이라고도 부름)이 형성된다. 또한, 소스 전극층과 겹치는 산소 결핍형인 고저항 소스 영역(HRS(High Resistance Source) 영역이라고도 부름)이 형성된다.
구체적으로는, 고저항 드레인 영역의 캐리어 농도는 1×1018/cm3 이상의 범위 내이고, 적어도 채널 형성 영역의 캐리어 농도(1×1018/cm3 미만)보다 높은 영역이다. 또한, 본 명세서의 캐리어 농도는 실온에서 행한 Hall 효과 측정에 의하여 구한 캐리어 농도의 값을 가리킨다.
그리고, 탈수화 또는 탈수소화한 산화물 반도체층 중 적어도 일부분을 산소 과잉 상태로 함으로써, 더 고저항화, 즉 I형화시켜 채널 형성 영역을 형성한다. 또한, 탈수화 또는 탈수소화한 산화물 반도체층을 산소 과잉 상태로 하는 처리로서는, 탈수화 또는 탈수소화한 산화물 반도체층에 접촉되는 산화물 절연층의 스퍼터링법에 의한 성막, 또는 산화물 절연층을 형성한 후의 가열 처리, 또는 산소를 함유한 분위기하에서의 가열 처리, 또는 불활성 가스 분위기하에서 가열한 후에 산소 분위기에서 냉각하는 처리, 초 건조 에어(노점이 -40℃ 이하, 바람직하게는 -60℃ 이하)로 냉각하는 처리 등에 의하여 행한다.
또한, 탈수화 또는 탈 수소화한 산화물 반도체층 중 적어도 일부분(게이트 전극층과 겹치는 부분)을 채널 형성 영역으로 하기 위하여 선택적으로 산소 과잉 상태로 함으로써 고저항화, 즉 I형화시킬 수도 있다. 탈수화 또는 탈수소화한 산화물 반도체층 위에 접촉되어 Ti 등의 금속 전극으로 이루어진 소스 전극층이나 드레인 전극층을 형성하고, 소스 전극층이나 드레인 전극층에 겹치지 않는 노출 영역을 선택적으로 산소 과잉 상태로 하여 채널 형성 영역을 형성할 수 있다. 선택적으로 산소 과잉 상태로 하는 경우에는 소스 전극층에 겹치는 제 1 고저항 소스 영역과, 드레인 전극층에 겹치는 제 2 고저항 드레인 영역이 형성되고, 제 1 고저항 소스 영역과 제 2 고저항 드레인 영역 사이의 영역이 채널 형성 영역이 된다. 채널 형성 영역이 소스 전극층 및 드레인 전극층 사이에 자기 정합적으로 형성된다.
이로써, 전기 특성이 양호하고 신뢰성이 좋은 박막 트랜지스터를 갖는 반도체 장치를 제작하여 제공할 수 있다.
또한, 드레인 전극층과 겹치는 산화물 반도체층에 있어서, 고저항 드레인 영역을 형성함으로써 구동 회로를 형성할 때의 신뢰성의 향상을 도모할 수 있다. 구체적으로는, 고저항 드레인 영역을 형성함으로써 드레인 전극층에서 고저항 드레인 영역, 채널 형성 영역에 걸쳐 도전성을 단계적으로 변화시킬 수 있는 구조로 할 수 있다. 따라서, 드레인 전극층에 고전원 전위 VDD를 공급하는 배선에 접속시켜 동작시키는 경우에는, 게이트 전극층과 드레인 전극층 사이에 고전계가 인가되어도 고저항 드레인 영역이 버퍼가 되어 국소적으로 고전계가 인가되지 않고 트랜지스터의 내압이 향상된 구성으로 할 수 있다.
또한, 드레인 전극층 및 소스 전극층과 겹치는 산화물 반도체층에 있어서, 고저항 드레인 영역 및 고저항 소스 영역을 형성함으로써 구동 회로를 형성할 때의 채널 형성 영역에서의 누설 전류의 저감을 도모할 수 있다. 구체적으로는, 고저항 드레인 영역을 형성함으로써 드레인 전극층과 소스 전극층 사이에 흐르는 트랜지스터의 누설 전류의 경로는 드레인 전극층, 드레인 전극층 측의 고저항 드레인 영역, 채널 형성 영역, 소스 전극층 측의 고저항 소스 영역, 소스 전극층의 순서가 된다. 이 때, 채널 형성 영역에서는, 드레인 전극층 측의 고저항 드레인 영역으로부터 채널 영역에 흐르는 누설 전류를 트랜지스터가 오프 상태가 될 때 고저항이 되는 게이트 절연층과 채널 형성 영역의 계면 근방에 집중시킬 수 있어 백 채널부(게이트 전극층에서 떨어진 채널 형성 영역의 표면의 일부분)에서의 누설 전류를 저감할 수 있다.
또한, 소스 전극층에 겹치는 고저항 소스 영역과, 드레인 전극층에 겹치는 고저항 드레인 영역은 게이트 전극층의 폭에 따라 다르지만 게이트 절연층을 사이에 두고 게이트 전극층의 일부분과 겹치고, 드레인 전극층의 단부 근방의 전계 강도를 더 효과적으로 완화시킬 수 있다.
또한, 산화물 반도체층과 소스 전극 및 드레인 전극 사이에 산화물 도전층을 형성하여도 좋다. 산화물 도전층은 산화아연을 성분으로서 함유한 것이 바람직하고, 산화인듐을 함유하지 않은 것이 바람직하다. 예를 들어, 산화아연, 산화아연알루미늄, 산질화아연알루미늄, 산화아연갈륨 등을 사용할 수 있다. 산화물 도전층은 저저항 드레인 영역(LRN(Low Resistance N-type conductivity)영역, LRD(Low Resistance Drain) 영역이라고도 부름)으로서도 기능한다. 구체적으로는, 저저항 드레인 영역의 캐리어 농도는 고저항 드레인 영역(HRD 영역)보다 크고, 예를 들어, 1×1020/cm3 이상 1×1021/cm3 이하의 범위 내에 있으면 바람직하다. 산화물 도전층을 산화물 반도체층과 소스 전극 및 드레인 전극 사이에 형성함으로써 접촉 저항을 저감할 수 있고 트랜지스터의 고속 동작을 실현할 수 있으므로 주변 회로(구동 회로)의 주파수 특성을 향상시킬 수 있다.
상술한 제작 방법에 적용하는 경우에는 산화물 반도체층을 형성한 후에 산화물 도전층을 형성하고, 그 다음에 금속막을 형성하면 좋다. 산화물 도전층의 형성은 산화물 반도체층의 탈수화 또는 탈수소화하기 위한 열 처리 전에 행하여도 좋고, 열 처리 후에 행하여도 좋다.
산화물 도전층과 소스 전극 및 드레인 전극을 형성하기 위한 금속막은 연속 형성할 수 있다.
또한, 상술한 제 1 배선 및 제 2 배선을 LRN 또는 LRD로서 기능하는 산화물 도전층과 같은 재료와 금속 재료로 구성된 적층 배선으로 하여도 좋다. 금속과 산화물 도전층의 적층을 형성함으로써 하층 배선을 넘는 부분이나 개구 등의 단차에 대한 피복성이 개선되어 배선 저항을 낮출 수 있다. 또한, 마이그레이션 등으로 인하여 배선이 국소적으로 고저항화되거나 단선되는 것을 방지하는 효과도 기대되기 때문에 신뢰성이 높은 반도체 장치를 제공할 수 있다.
또한, 상술한 제 1 배선과 제 2 배선을 접속할 때도, 산화물 도전층을 사이에 두고 접속함으로써 접속부(콘택트부)의 금속 표면에 절연성 산화물이 형성됨으로 인하여 접촉 저항(콘택트 저항)의 증대를 방지하는 효과가 기대되어 신뢰성이 높은 반도체 장치를 제공할 수 있다.
또한, 박막 트랜지스터는 정전기 등으로 인하여 파괴되기 쉽기 때문에, 게이트선 또는 소스선에 대하여 화소부의 박막 트랜지스터를 보호하기 위한 보호 회로를 동일 기판 위에 형성하는 것이 바람직하다. 보호 회로는 산화물 반도체층을 사용한 비선형 소자를 사용하여 구성하는 것이 바람직하다.
또한, "제 1", "제 2" 등의 서수사는 편의상 사용하는 것이며, 공정 순서 또는 적층 순서를 나타내는 것이 아니다. 또한, 본 명세서에 있어서 발명을 특정하기 위한 사항으로서 고유의 명칭을 나타내는 것이 아니다.
산화물 반도체층을 사용하여 전기 특성이나 신뢰성이 뛰어난 박막 트랜지스터를 구비한 반도체 장치를 실현할 수 있다.
도 1은 반도체 장치를 설명하는 도면.
도 2a 내지 도 2c는 반도체 장치의 제작 방법을 설명하는 도면.
도 3a 및 도 3b는 반도체 장치의 제작 방법을 설명하는 도면.
도 4a 내지 도 4c는 반도체 장치의 제작 방법을 설명하는 도면.
도 5는 반도체 장치를 설명하는 도면.
도 6a 내지 도 6d는 반도체 장치의 제작 방법을 설명하는 도면.
도 7a 및 도 7b는 반도체 장치의 제작 방법을 설명하는 도면.
도 8a 및 도 8b는 반도체 장치를 설명하는 도면.
도 9a 내지 도 9d는 다계조 마스크를 설명하는 도면.
도 10은 반도체 장치를 설명하는 도면.
도 11a1, 도 11a2, 도 11b1, 및 도 11b2는 반도체 장치를 설명하는 도면.
도 12a 및 도 12b는 반도체 장치의 블록도를 설명하는 도면.
도 13a 및 도 13b는 신호선 구동 회로의 구성을 설명하는 도면.
도 14a 내지 도 14d는 시프트 레지스터의 구성을 도시하는 회로도.
도 15a 및 도 15b는 시프트 레지스터의 동작을 설명하는 회로도 및 타이밍 차트.
도 16a1, 도 16a2, 및 도 16b는 반도체 장치를 설명하는 도면.
도 17은 반도체 장치를 설명하는 도면.
도 18은 전자 서적의 일례를 도시하는 외관도.
도 19a 및 도 19b는 텔레비전 장치 및 디지털 포토 프레임의 예를 도시하는 외관도.
도 20a 및 도 20b는 게임기의 예를 도시하는 외관도.
도 21a 및 도 21b는 휴대형 컴퓨터 및 휴대 전화기의 일례를 도시하는 외관도.
도 22는 반도체 장치를 설명하는 도면.
도 23은 반도체 장치를 설명하는 도면.
도 24는 반도체 장치를 설명하는 도면.
도 25는 반도체 장치를 설명하는 도면.
도 26은 반도체 장치를 설명하는 도면.
도 27은 반도체 장치를 설명하는 도면.
도 28은 반도체 장치를 설명하는 도면.
도 29는 반도체 장치를 설명하는 도면.
도 30은 반도체 장치를 설명하는 도면.
도 31은 반도체 장치를 설명하는 도면.
도 32는 반도체 장치를 설명하는 도면.
도 33은 반도체 장치를 설명하는 도면.
도 34는 반도체 장치를 설명하는 도면.
도 35는 반도체 장치를 설명하는 도면.
실시형태에 대하여, 도면을 사용하여 자세히 설명한다. 다만, 이하의 설명에 한정되지 않고, 본 발명의 형태 및 상세한 사항은 본 발명의 취지 및 범위에서 벗어남이 없이 다양하게 변경될 수 있다는 것은 당업자라면 용이하게 이해할 수 있다. 따라서, 본 실시형태의 기재 내용에 한정하여 해석되는 것은 아니다. 또한, 이하에 설명하는 구성에 있어서, 동일 부분 또는 같은 기능을 갖는 부분에는 동일 부호를 상이한 도면간에서 공통적으로 사용하고 그 반복 설명은 생략한다.
(실시형태 1)
박막 트랜지스터를 포함하는 반도체 장치의 제작 공정에 대하여 도 1 내지 도 5를 사용하여 설명한다.
본 발명의 일 형태인 반도체 장치로서 액정 표시 장치를 도 1에 도시한다. 도 1의 액정 표시 장치는 박막 트랜지스터(170) 및 용량(147)을 포함하는 화소부, 및 박막 트랜지스터(180)를 포함하는 구동 회로부, 화소 전극층(110), 배향막으로서 기능하는 절연층(191)이 형성된 기판(100)과, 배향막으로서 기능하는 절연층(193), 대향 전극층(194), 컬러 필터로서 기능하는 착색층(195)이 형성된 기판(190)이 액정층(192)을 협지하여 대향한다. 또한, 기판(100) 및 기판(190)의 액정층(192)이 형성된 측과 반대 측에는 각각 편광판(편광자를 갖는 층, 단순히 편광자라고도 함; 196a, 196b)이 형성되고, 게이트 배선의 단자부에는 제 1 단자(121), 및 접속용의 단자 전극(128), 소스 배선의 단자부에는 제 2 단자(122) 및 접속용의 단자 전극(129)이 형성된다.
제 2 단자(122)는 산화물 반도체층(120) 위에 적층되고, 제 2 단자(122) 및 산화물 반도체층(120)은 다계조 마스크를 사용하여 형성된 레지스트 마스크에 의한 포토리소그래피 공정에 의하여 형성된다.
구동 회로부에 있어서, 박막 트랜지스터(180)는 게이트 전극층 및 반도체층 위쪽에 도전층(111)이 형성되고, 드레인 전극층(165b)은 배선층(145)을 통하여 게이트 전극층과 같은 공정에서 형성되는 도전층(162)과 전기적으로 접속된다. 또한, 화소부에 있어서, 박막 트랜지스터(170)의 드레인 전극층은 화소 전극층(110)과 전기적으로 접속된다.
박막 트랜지스터(170, 180)는 제작 방법에 있어서, 투과한 광이 복수의 강도를 갖는 노광 마스크인 다계조 마스크에 의하여 형성된 마스크층을 사용한 에칭 공정을 행한다. 따라서, 산화물 반도체층(103, 163)은 주연부가 소스 전극층(105a, 165a), 드레인 전극층(105b, 165b)에 덮이지 않고 노출된 형상이 된다. 또한, 산화물 반도체층(103, 163)의 주연에서 노출된 영역은 산화물 절연층(107)에 접촉되는 영역이다. 산화물 반도체층(103, 163)이 주연에서 노출된 형상이면, 위에 적층되는 산화물 절연층(107)의 피복성이 좋다.
이하, 도 2a 내지 도 5를 사용하여 제작 방법을 자세히 설명한다. 도 5는 액정 표시 장치의 화소부의 평면도이고, 도 1 내지 도 4c는 도 5의 선 A1-A2, 선 B1-B2에서 절단한 단면도에 상당한다.
절연 표면을 갖는 기판인 기판(100) 위에 도전층을 기판(100) 전체 면에 형성한 후, 제 1 포토리소그래피 공정을 행하여 레지스트 마스크를 형성하고, 에칭에 의하여 불필요한 부분을 제거하여 배선 및 전극(게이트 전극층(101, 161), 도전층(162), 용량 배선층(108), 및 제 1 단자(121))을 형성한다. 도 2a와 같이, 배선 및 전극 단부가 테이퍼 형상이 되도록 에칭하면, 적층하는 막의 피복성이 향상되기 때문에 바람직하다. 또한, 게이트 전극층(101, 161)은 각각 게이트 배선에 포함된다.
절연 표면을 갖는 기판(100)에 사용할 수 있는 기판에 큰 제한은 없지만, 적어도 이후 행해지는 가열 처리에 견딜 수 있을 정도의 내열성을 가져야 한다. 절연 표면을 갖는 기판(100)에는 유리 기판을 사용할 수 있다.
또한, 유리 기판으로서는, 이후 행해지는 가열 처리의 온도가 높은 경우에는 변형점이 730℃ 이상인 것을 사용하면 좋다. 또한, 유리 기판에는 알루미노실리케이트 유리, 알루미노보로실리케이트 유리, 바륨보로실리케이트 유리 등의 유리 재료가 사용된다. 또한, 붕산과 비교하여 산화바륨(BaO)을 많이 포함시킴으로써 더 실용적인 내열 유리를 얻을 수 있다. 따라서, B2O3보다 BaO를 많이 포함한 유리 기판을 사용하는 것이 바람직하다.
또한, 상기 유리 기판 대신에 세라믹스 기판, 석영 기판, 사파이어 기판 등의 절연체로 이루어진 기판을 사용하여도 좋다. 그 외, 결정화 유리 등을 사용할 수 있다. 본 실시형태에서 제시하는 액정 표시 장치는 투과형이므로 기판(100)으로서는 투광성을 갖는 기판을 사용하지만, 반사형인 경우에는 기판(100)으로서 비투광성 금속 기판 등의 기판을 사용하여도 좋다.
하지막이 되는 절연막을 기판(100)과 게이트 전극층(101), 게이트 전극층(161), 도전층(162), 용량 배선층(108), 및 제 1 단자(121) 사이에 형성하여도 좋다. 하지막은 기판(100)으로부터 불순물 원소가 확산하는 것을 방지하는 기능이 있고, 질화실리콘막, 산화실리콘막, 질화산화실리콘막, 또는 산화질화실리콘막 중에서 선택된 하나로 형성하거나 또는 복수의 막의 적층 구조로 형성할 수 있다.
게이트 전극층(101, 161), 도전층(162), 용량 배선층(108), 및 제 1 단자(121)의 재료는 몰리브덴, 티타늄, 크롬, 탄탈, 텅스텐, 알루미늄, 구리, 네오디뮴, 스칸듐 등의 금속 재료 또는 이들을 주성분으로 하는 합금 재료를 사용하여 단층으로 형성하거나 또는 적층하여 형성할 수 있다.
예를 들어, 게이트 전극층(101, 161), 도전층(162), 용량 배선층(108), 및 제 1 단자(121)의 2층 적층 구조로서는, 알루미늄층 위에 몰리브덴층이 적층된 2층 적층 구조, 또는 구리층 위에 몰리브덴층이 적층된 2층 구조, 또는 구리층 위에 질화티타늄층 또는 질화탄탈층이 적층된 2층 구조, 질화티타늄층과 몰리브덴층이 적층된 2층 구조로 하는 것이 바람직하다. 3층의 적층 구조로서는, 텅스텐층 또는 질화텅스텐층과, 알루미늄과 실리콘의 합금층 또는 알루미늄과 티타늄의 합금층과, 질화티타늄층 또는 티타늄층을 적층한 적층으로 하는 것이 바람직하다.
다음에, 게이트 전극층(101, 161), 도전층(162), 용량 배선층(108), 및 제 1 단자(121) 위에 게이트 절연층(102)을 형성한다.
게이트 절연층(102)은 플라즈마 CVD법 또는 스퍼터링법 등을 사용하여 산화실리콘층, 질화실리콘층, 산화질화실리콘층, 질화산화실리콘층, 또는 산화알루미늄층을 단층으로 형성하거나 또는 적층하여 형성할 수 있다. 예를 들어, 성막 가스로서, SiH4, 산소 및 질소를 사용하여 플라즈마 CVD법에 의하여 산화질화실리콘층을 형성하면 좋다. 게이트 절연층(102)의 막 두께는 100nm 이상 500nm 이하로 하고, 적층의 경우에는, 예를 들어, 막 두께 50nm 이상 200nm 이하의 제 1 게이트 절연층과 제 1 게이트 절연층 위에 막 두께 5nm 이상 300nm 이하의 제 2 게이트 절연층으로 이루어진 적층으로 한다.
본 실시형태에서는 플라즈마 CVD법에 의하여 질화실리콘층인 막 두께 200nm 이하의 게이트 절연층(102)으로 한다.
다음에, 게이트 절연층(102) 위에 산화물 반도체층(130)을 형성한다.
또한, 산화물 반도체층을 스퍼터링법에 의하여 형성하기 전에, 아르곤 가스를 도입하여 플라즈마를 발생시키는 역 스퍼터링을 행하여 게이트 절연층(102)의 표면에 부착된 먼지를 제거하는 것이 바람직하다. 역 스퍼터링이란, 아르곤 분위기하에서 기판 측에 RF전원을 사용하여 전압을 인가함으로써 기판 근방에 플라즈마를 형성하여 표면을 개질하는 방법이다. 또한, 아르곤 분위기 대신에 질소, 헬륨 등을 사용하여도 좋다. 또한, 아르곤 분위기에 산소, N2O 등을 첨가한 분위기하에서 행하여도 좋다. 또한, 아르곤 분위기에 Cl2, CF4 등을 첨가한 분위기하에서 행하여도 좋다.
다음에, 게이트 절연층(102) 위에 막 두께 2nm 이상 200nm 이하의 산화물 반도체층(130)을 형성한다(도 2a 참조). 산화물 반도체층(130)을 형성한 후에 탈수화 또는 탈수소화하기 위한 가열 처리를 행하여도 산화물 반도체층을 비정질 상태로 하기 위하여 50nm 이하의 얇은 막 두께로 하는 것이 바람직하다. 산화물 반도체층의 막 두께를 얇게 함으로써 산화물 반도체층을 형성한 후에 가열 처리한 경우에 결정화해 버리는 것을 억제할 수 있다.
산화물 반도체층(130)은 In-Ga-Zn-O계 비단결정막, In-Sn-Zn-O계, In-Al-Zn-O계, Sn-Ga-Zn-O계, Al-Ga-Zn-O계, Sn-Al-Zn-O계, In-Zn-O계, In-Ga-O계, Sn-Zn-O계, Al-Zn-O계, In-O계, Sn-O계, Zn-O계의 산화물 반도체층을 사용한다. 본 실시형태에서는 In-Ga-Zn-O계 산화물 반도체 타깃을 사용하여 스퍼터링법으로 성막한다. 또한, 산화물 반도체층(130)은 희 가스(대표적으로는 아르곤) 분위기하, 산소 분위기하, 또는 희 가스(대표적으로는 아르곤) 및 산소 분위기하에 있어서 스퍼터링법으로 형성할 수 있다. 또한, 스퍼터링법을 사용하는 경우에는, SiO2를 2wt% 이상 10wt% 이하 포함하는 타깃을 사용하여 성막하고, 산화물 반도체층(130)에 결정화를 저해하는 SiOx(X>0)를 함유시킴으로써, 이후의 공정에서 행하는 탈수화 또는 탈수소화하기 위한 가열 처리를 행할 때 결정화해 버리는 것을 억제하는 것이 바람직하다.
여기서는, In, Ga, 및 Zn을 함유한 산화물 반도체 타깃(In2O3:Ga2O3:ZnO=1:1:1[mol%], In:Ga:Zn= 1:1:0.5[at%])을 사용하여 기판과 타깃 사이의 거리를 100mm, 압력 0.2Pa, 직류(DC) 전원 0.5kW, 아르곤 및 산소(아르곤:산소=30sccm:20sccm, 산소 유량 비율 40%) 분위기하에서 성막한다. 또한, 펄스 직류(DC) 전원을 사용하면, 먼지를 경감할 수 있고, 막 두께 분포도 균일하게 되기 때문에 바람직하다. In-Ga-Zn-O계 비단결정막의 막 두께는 5nm 이상 200nm 이하로 한다. 본 실시형태에서는 산화물 반도체층으로서 In-Ga-Zn-O계 산화물 반도체 타깃을 사용하여 스퍼터링법으로 막 두께 20nm의 In-Ga-Zn-O계 비단결정막을 형성한다.
스퍼터링법에는 스퍼터링용 전원에 고주파 전원을 사용하는 RF 스퍼터링법과, DC 스퍼터링법이 있고, 또한, 펄스적으로 바이어스를 인가하는 펄스 DC 스퍼터링법도 있다. RF 스퍼터링법은 주로 절연막을 형성하는 경우에 사용되고, DC 스퍼터링법은 주로 금속막을 형성하는 경우에 사용된다.
또한, 상이한 재료로 이루어진 복수의 타깃을 설치할 수 있는 다원 스퍼터링 장치도 있다. 다원 스퍼터링 장치는 동일 챔버에서 상이한 재료막을 적층 형성할 수도 있고, 동일 챔버에서 복수 종류의 재료를 동시에 방전시켜 형성할 수도 있다.
또한, 챔버 내부에 자석(磁石) 기구를 구비한 마그네트론 스퍼터링법을 사용하는 스퍼터링 장치나 글로우 방전을 사용하지 않고 마이크로파를 사용하여 발생시킨 플라즈마를 사용하는 ECR 스퍼터링법을 사용하는 스퍼터링 장치가 있다.
또한, 스퍼터링법을 사용하는 성막 방법으로서, 성막 중에 타깃 물질과 스퍼터링 가스 성분을 화학 반응시키고 그들 화합물 박막을 형성하는 리액티브 스퍼터링법이나, 성막 중에 기판에도 전압을 인가하는 바이어스 스퍼터링법도 있다.
게이트 절연층에 직접 레지스트 패턴을 형성하여 콘택트 홀을 개구하여도 좋다. 그 경우에는, 레지스트를 박리한 후에 열 처리를 행하여 게이트 절연층 표면의 탈수화, 탈수소화, 탈수산기화의 처리를 행하는 것이 바람직하다. 예를 들어, 불활성 가스 분위기(질소, 또는 헬륨, 네온, 아르곤 등)하, 산소 분위기하에서의 가열 처리(400℃ 이상 기판의 변형점 미만)를 행하여 게이트 절연층 내에 포함되는 수소 및 물 등의 불순물을 제거하면 좋다.
다음에, 산화물 반도체층(130)의 탈수화 또는 탈수소화를 행하여 탈수화 또는 탈수소화된 산화물 반도체층(131)을 형성한다(도 2b 참조). 탈수화 또는 탈수소화를 행하는 제 1 가열 처리의 온도는 400℃ 이상 기판의 변형점 미만, 바람직하게는 425℃ 이상으로 한다. 또한, 425℃ 이상이면 열 처리 시간은 1시간 이하라도 좋지만, 425℃ 미만이면 가열 처리 시간은 1시간보다 장시간 동안 행하는 것으로 한다. 여기서는, 가열 처리 장치 중 하나인 전기로에 기판을 반입하고, 산화물 반도체층(130)에 대하여 질소 분위기하에서 가열 처리를 행한 후, 대기에 노출시키지 않고, 산화물 반도체층에 물이나 수소가 다시 혼입하는 것을 막음으로써 산화물 반도체층(131)을 얻는다. 본 실시형태에서는 산화물 반도체층(130)의 탈수화 또는 탈수소화를 행하는 가열 온도 T로부터 물이 다시 혼입되지 않기에 충분한 온도가 될 때까지 같은 노를 사용하고, 구체적으로는 가열 온도 T보다 100℃ 이상 낮은 온도가 될 때까지 질소 분위기하에서 서냉한다. 또한, 질소 분위기에 한정되지 않고, 헬륨, 네온, 아르곤 등의 희 가스 분위기하 또는 감압하에서 탈수화 또는 탈수소화를 행한다.
산화물 반도체층(130)을 400℃ 내지 700℃의 온도로 열 처리함으로써 산화물 반도체층(130)의 탈수화 또는 탈수소화가 도모되고, 그 후에 물(H2O)이 다시 혼입하는 것을 방지할 수 있다.
또한, 제 1 가열 처리에 있어서는, 질소, 또는 헬륨, 네온, 아르곤 등의 희 가스에 물, 수소 등이 함유되지 않는 것이 바람직하다. 특히, 산화물 반도체층(130)에 대하여 400℃ 내지 700℃로 행해지는 탈수화 또는 탈수소화를 행하는 가열 처리는 H2O가 20ppm 이하의 질소 분위기에서 행하는 것이 바람직하다. 또는, 가열 처리 장치에 도입하는 질소, 또는 헬륨, 네온, 아르곤 등의 희 가스의 순도를 6N(99.9999%) 이상, 바람직하게는 7N(99.99999%) 이상(즉, 불순물 농도를 1ppm 이하, 바람직하게는 0.1ppm 이하)으로 하는 것이 바람직하다.
또한, 제 1 가열 처리의 조건 또는 산화물 반도체층의 재료에 따라서는 결정화하여 미결정막 또는 다결정막이 되는 경우도 있다.
산화물 반도체층에 대한 탈수화 또는 탈수소화를 행하는 가열 처리는 산화물 반도체층을 형성한 후, 산화물 반도체층 위에 소스 전극층 및 드레인 전극층을 적층시킨 후, 소스 전극층 및 드레인 전극층 위에 패시베이션막을 형성한 후 중 어느 타이밍에서 행하여도 좋다.
다음에, 산화물 반도체층(131) 위에 금속 재료로 이루어진 금속 도전층(137)을 스퍼터링법이나 진공 증착법으로 형성한다(도 2c 참조).
금속 도전층(137)의 재료로서는, Al, Cr, Cu, Ta, Ti, Mo, W 중에서 선택된 원소, 또는 상술한 원소를 성분으로 하는 합금, 상술한 원소를 조합한 합금막 등을 들 수 있다. 또한, 금속 도전층은 단층 구조라도 좋고, 2층 이상의 적층 구조로 하여도 좋다. 예를 들어, 실리콘을 함유한 알루미늄막의 단층 구조, 알루미늄막 위에 티타늄막을 적층하는 2층 구조, Ti막과 그 Ti막 위에 겹쳐 알루미늄막을 적층하고 그 위에 Ti막을 형성하는 3층 구조 등을 들 수 있다. 또한, Al에 티타늄(Ti), 탄탈(Ta), 텅스텐(W), 몰리브덴(Mo), 크롬(Cr), 네오디뮴(Nd), 스칸듐(Sc) 중에서 선택된 원소의 단수의 막, 또는 복수를 조합한 합금막, 또는 이들 원소 중의 어느 것으로 이루어진 질화막을 사용하여도 좋다.
금속 도전층(137)을 형성한 후에 가열 처리를 행하는 경우에는, 이 가열 처리에 견딜 수 있는 내열성을 금속 도전층에 가지게 하는 것이 바람직하다.
제 2 포토리소그래피 공정을 행하여 게이트 절연층(102), 산화물 반도체층(131), 및 금속 도전층(137) 위에 레지스트 마스크(135a, 135b, 135c)를 형성한다.
본 실시형태에서는 레지스트 마스크(135a, 135b, 135c)를 형성하기 위한 고계조 마스크를 사용한 노광을 행하는 예를 제시한다. 레지스트 마스크(135a, 135b, 135c)를 형성하기 위하여 레지스트를 형성한다. 레지스트는 포지티브형 레지스트 또는 네거티브형 레지스트를 사용할 수 있다. 여기서는, 포지티브형 레지스트를 사용하여 제시한다. 레지스트는 스핀 코팅법으로 형성하여도 좋고, 잉크젯법으로 선택적으로 형성하여도 좋다. 레지스트를 잉크젯법으로 선택적으로 형성하면, 불필요한 개소에 형성되는 레지스트를 삭감할 수 있으므로 재료의 낭비를 경감할 수 있다.
다음에, 노광 마스크로서 다계조 마스크(81a) 또는 다계조 마스크(81b)를 사용하여 레지스트에 광을 조사함으로써 레지스트를 노광한다.
여기서, 다계조 마스크(81a) 및 다계조 마스크(81b)를 사용한 노광에 대하여 도 9a 내지 도 9d를 사용하여 설명한다.
다계조 마스크란, 노광 부분, 중간 노광 부분, 및 미노광 부분의 3종류의 레벨로 노광을 행할 수 있는 마스크이며, 투과한 광이 복수의 강도를 갖는 노광 마스크이다. 한번의 노광 및 현상 공정에 의하여 복수(대표적으로는 2종류)의 두께의 영역을 갖는 레지스트 마스크를 형성할 수 있다. 따라서, 다계조 마스크를 사용함으로써, 노광 마스크의 매수를 삭감할 수 있다.
다계조 마스크의 대표적인 예로서는, 도 9a에 도시한 바와 같은 그레이 톤(gray-tone) 마스크(81a), 도 9c에 도시한 바와 같은 하프 톤(half-tone) 마스크(81b)가 있다.
도 9a에 도시한 바와 같이, 그레이 톤 마스크(81a)는 투광성 기판(83)과 그 위에 형성되는 차광부(84) 및 회절 격자(85)로 구성된다. 차광부(84)에 있어서는 광 투과율이 0%이다. 한편, 회절 격자(85)는 슬릿, 도트, 메시 등의 광 투과부의 간격을 노광에 사용하는 광의 해상도 한계 이하의 간격으로 함으로써, 광 투과율을 제어할 수 있다. 또한, 회절 격자(85)는 주기적인 슬릿, 도트, 메시, 또는 비주기적인 슬릿, 도트, 메시 중 어느 쪽이나 사용할 수 있다.
투광성 기판(83)으로서는, 석영 등의 투광성 기판을 사용할 수 있다. 차광부(84) 및 회절 격자(85)는 크롬이나 산화크롬 등의 광을 흡수하는 차광 재료를 사용하여 형성할 수 있다.
그레이 톤 마스크(81a)에 노광 광을 조사한 경우에는, 도 9b에 도시한 바와 같이, 차광부(84)에서는 광 투과율(86)을 0%이고, 차광부(84)도 회절 격자(85)도 형성되지 않은 영역에서는 광 투과율(86)은 100%이다. 또한, 회절 격자(85)에서는 10% 내지 70%의 범위에서 광 투과율을 조정할 수 있다. 회절 격자(85)에 있어서의 광 투과율의 조정은 회절 격자의 슬릿, 도트, 또는 메시의 간격 및 피치의 조정에 의하여 가능하다.
도 9c에 도시한 바와 같이, 하프 톤 마스크(81b)는 투광성 기판(83) 및 그 위에 형성되는 반 투과부(87) 및 차광부(88)로 구성된다. 반 투과부(87)는 MoSiN, MoSi, MoSiO, MoSiON, CrSi 등을 사용할 수 있다. 차광부(88)는 크롬이나 산화크롬 등의 광을 흡수하는 차광 재료를 사용하여 형성할 수 있다.
하프 톤 마스크(81b)에 노광 광을 조사한 경우에는, 도 9d에 도시한 바와 같이, 차광부(88)에서는 광 투과율(89)은 0%이고, 차광부(88)도 반 투과부(87)도 형성되지 않은 영역에서는 광 투과율(89)은 100%이다. 또한, 반 투과부(87)에서는 10% 내지 70%의 범위에서 광 투과율을 조정할 수 있다. 반 투과부(87)에 있어서의 광 투과율은 반 투과부(87)의 재료에 의하여 조정할 수 있다.
다계조 마스크를 사용하여 노광한 후 현상함으로써, 도 3a에 도시한 바와 같이 막 두께가 상이한 영역을 갖는 레지스트 마스크(135a, 135b, 135c)를 형성할 수 있다.
다음에, 레지스트 마스크(135a, 135b, 135c)를 사용하여 제 1 에칭 공정을 행함으로써, 산화물 반도체층(131), 금속 도전층(137)을 에칭하여 섬 형상으로 가공한다. 결과적으로, 산화물 반도체층(133, 134, 120), 금속 도전층(185, 186, 188)을 형성할 수 있다(도 3a 참조).
다음에, 레지스트 마스크(135a, 135b, 135c)를 애싱한다. 결과적으로, 레지스트 마스크의 면적(3차원적으로 보면 체적)이 축소되고 두께가 얇아진다. 이 때, 막 두께가 얇은 영역의 레지스트 마스크의 레지스트(게이트 전극층(161)의 일부분과 겹치는 영역)는 제거되고, 분리된 레지스트 마스크(136a, 136b)를 형성할 수 있다. 마찬가지로, 레지스트 마스크(135b, 135c)도 애싱됨으로써 레지스트 마스크의 면적(3차원적으로 보면 체적)이 축소되어 레지스트 마스크(136c, 136d, 136e)가 된다.
레지스트 마스크(136a, 136b, 136c, 136d, 136e)를 사용하여 에칭에 의하여 불필요한 부분을 제거하여 소스 전극층(165a), 드레인 전극층(165b), 소스 전극층(105a), 드레인 전극층(105b), 제 2 단자(122)를 형성한다(도 3b 참조).
또한, 금속 도전층을 에칭할 때 산화물 반도체층(133, 134)까지 제거되지 않도록 각각의 재료 및 에칭 조건을 적절히 조절한다.
본 실시형태에서는 금속 도전층으로서 Ti막을 사용하고, 산화물 반도체층(133, 134)으로서 In-Ga-Zn-O계 산화물을 사용하고, 에칭액으로서 과수 암모니아수(암모니아, 물, 과산화 수소수의 혼합액)를 사용한다.
이 제 2 포토리소그래피 공정에 있어서, 산화물 반도체층(120), 소스 전극층(105a, 165a), 드레인 전극층(105b, 165b)과 같은 재료인 제 2 단자(122)를 단자부에 형성한다. 또한, 제 2 단자(122)는 소스 배선(소스 전극층(105a, 165a)을 포함하는 소스 배선)과 전기적으로 접속된다.
또한, 여기서의 금속 도전층, 산화물 반도체층, 및 절연막의 에칭은 웨트 에칭에 한정되지 않고 드라이 에칭을 사용하여도 좋다.
드라이 에칭에 사용하는 에칭 가스로서는, 염소를 포함하는 가스(염소계 가스, 예를 들어 염소(Cl2,), 염화붕소(BCl3), 염화실리콘(SiCl4), 사염화탄소(CCl4) 등이 바람직하다.
또한, 불소를 포함하는 가스(불소계 가스, 예를 들어, 사불화탄소(CF4), 불화유황(SF6), 불화질소(NF3), 트리플루오로메탄(CHF3)등), 브롬화수소(HBr), 산소(O2), 이들의 가스에 헬륨(He)이나 아르곤(Ar) 등의 희 가스를 첨가한 가스 등을 사용할 수 있다.
드라이 에칭법으로서는 평행 평판형 RIE(Reactive Ion Etching)법이나, ICP(Inductively Coupled Plasma: 유도 결합형 플라즈마) 에칭법을 사용할 수 있다. 원하는 가공 형상으로 에칭할 수 있도록, 에칭 조건(코일형 전극에 인가되는 전력량, 기판 측의 전극에 인가되는 전력량, 기판 측의 전극 온도 등)을 적당히 조절한다.
웨트 에칭에 사용하는 에칭액으로서는, 인산과 초산과 질산을 혼합한 용액, 암모니아과수(과산화수소:암모니아:물=5:2:2) 등을 사용할 수 있다. 또한, ITO07N(KANTO CHEMICAL CO.INC 제)를 사용하여도 좋다.
또한, 웨트 에칭 후의 에칭액은 에칭된 재료와 함께 세정에 의하여 제거된다. 그 제거된 재료를 함유한 에칭액의 폐액을 정제하여 함유된 재료를 재이용하여도 좋다. 상기 에칭 후의 폐액으로부터 산화물 반도체층에 함유된 인듐 등의 재료를 회수하여 재이용함으로써, 자원을 유효 활용하여 저비용화할 수 있다.
원하는 가공 형상으로 에칭할 수 있도록 재료에 맞추어 에칭 조건(에칭액, 에칭 시간, 온도 등)을 적절히 조절한다.
다음에, 레지스트 마스크(136a, 136b, 136c, 136d, 136e)를 제거하고, 산화물 반도체층(133, 134)에 접촉되는 보호 절연층이 되는 산화물 절연층(107)을 형성한다.
이 단계에서, 산화물 반도체층(133, 134)은 산화물 절연층(107)과 접촉되는 영역이 형성되고, 이 영역 중 게이트 전극층과 게이트 절연층을 사이에 두고 산화물 절연층(107)과 겹치는 영역이 채널 형성 영역이 된다.
산화물 절연층(107)은 적어도 1nm 이상의 막 두께로 하고, 스퍼터링법 등 산화물 절연층(107)에 물, 수소 등의 불순물을 혼입시키지 않는 방법을 적절히 사용하여 형성할 수 있다. 본 실시형태에서는 산화물 절연층(107)으로서 막 두께 300nm의 산화실리콘막을 스퍼터링법을 사용하여 형성한다. 성막시의 기판 온도는 실온 이상 300℃ 이하로 하면 좋고, 본 실시형태에서는 실온으로 한다. 스퍼터링법에 의한 산화실리콘막의 형성은 희 가스(대표적으로는, 아르곤) 분위기하, 산소 분위기하, 또는 희 가스(대표적으로는 아르곤) 및 산소 분위기하에서 행할 수 있다. 또한, 타깃으로서 산화실리콘 타깃 또는 실리콘 타깃을 사용할 수 있다. 예를 들어, 실리콘 타깃을 사용하여 산소 분위기하에서 스퍼터링법에 의하여 산화실리콘을 형성할 수 있다. 이후 저저항화하는 산화물 반도체층에 접촉되어 형성되는 산화물 절연층은 수분이나, 수소 이온이나, OH- 등의 불순물을 함유하지 않고, 이들이 외부로부터 침입하는 것을 블록하는 무기 절연막을 사용하고, 대표적으로는, 산화실리콘막, 질화산화실리콘막, 산화갈륨막, 산화알루미늄막, 또는 산화질화알루미늄막 등을 사용한다.
다음에, 불활성 가스 분위기하 또는 질소 가스 분위기하에서 제 2 가열 처리(바람직하게는, 200℃ 이상 400℃ 이하, 예를 들어, 250℃ 이상 350℃ 이하)를 행한다(도 4a 참조). 예를 들어, 질소 분위기하에서 250℃, 1시간의 제 2 가열 처리를 행한다. 제 2 가열 처리를 행하면, 산화물 절연층(107)과 겹치는 산화물 반도체층(133, 134)의 일부분이 산화물 절연층(107)과 접촉된 상태에서 가열된다.
상술한 공정을 거침으로써, 성막 후의 산화물 반도체층에 대하여 탈수화 또는 탈수소화하기 위한 가열 처리를 행하여 저저항화한 후, 산화물 반도체층의 일부분을 선택적으로 산소 과잉 상태로 한다.
결과적으로, 산화물 반도체층(133)에 있어서, 게이트 전극층(161)과 겹치는 채널 형성 영역(166)은 I형이 되고, 소스 전극층(165a)에 겹치는 고저항 소스 영역(167a)과, 드레인 전극층(165b)에 겹치는 고저항 드레인 영역(167b)이 자기 정합적으로 형성됨으로써 산화물 반도체층(163)이 형성된다. 마찬가지로, 산화물 반도체층(134)에 있어서, 게이트 전극층(101)과 겹치는 채널 형성 영역(116)이 I형이 되고, 소스 전극층(105a)에 겹치는 고저항 소스 영역(117a)과, 드레인 전극층(105b)에 겹치는 고저항 드레인 영역(117b)이 자기 정합적으로 형성됨으로써 산화물 반도체층(103)이 형성된다.
드레인 전극층(105b, 165b(및 소스 전극층(105a, 165a))과 겹치는 산화물 반도체층(103, 163)에 있어서 고저항 드레인 영역(117b, 167b(또는 고저항 소스 영역(117a, 167a))을 형성함으로써 회로 형성시의 신뢰성 향상을 도모할 수 있다. 구체적으로는, 고저항 드레인 영역(117b, 167b)을 형성함으로써 드레인 전극층(105b, 165b)에서 고저항 드레인 영역(117b, 167b), 채널 형성 영역(116, 166)에 걸쳐 도전성을 단계적으로 변화시킬 수 있는 구조로 할 수 있다. 따라서, 드레인 전극층(105b, 165b)에 고전원 전위 VDD를 공급하는 배선에 접속하여 동작시키는 경우에는, 게이트 전극층(101, 161)과 드레인 전극층(105b, 165b) 사이에 고전계가 인가되어도 고저항 드레인 영역이 버퍼가 되어 국소적인 고전계가 인가되지 않고, 트랜지스터의 내압을 향상시킨 구성으로 할 수 있다.
또한, 드레인 전극층(105b, 165b(및 소스 전극층(105a, 165a))과 겹치는 산화물 반도체층(103, 163)에 있어서 고저항 드레인 영역(117b, 167b(또는 고저항 소스 영역(117a, 167a))을 형성함으로써, 회로 형성시의 채널 형성 영역(116, 166)에서의 누설 전류의 저감을 도모할 수 있다.
본 실시형태에서는 스퍼터링법에 의하여 산화물 절연층(107)으로서 산화실리콘막을 형성한 후, 250℃ 내지 350℃의 열 처리를 행하여 소스 영역과 드레인 영역 사이의 산화물 반도체층의 노출 부분(채널 형성 영역)으로부터 산화물 반도체층 중에 산소를 함침하고 확산한다. 스퍼터링법으로 산화실리콘막을 제작함으로써 상기 산화실리콘막 중에 과잉의 산소를 함유시킬 수 있고, 그 산소를 열 처리에 의하여 산화물 반도체층 중에 함침하고 확산시킬 수 있다. 산화물 반도체층 중에 산소를 함침하고 확산함으로써 채널 영역의 고저항화(I형화)를 도모할 수 있다. 이로써, 노멀리 오프의 박막 트랜지스터를 얻을 수 있다.
상술한 공정에 의하여, 동일 기판 위에 있어서, 구동 회로부에 박막 트랜지스터(180), 화소부에 박막 트랜지스터(170)를 제작할 수 있다. 박막 트랜지스터(170, 180)는 고저항 소스 영역, 고저항 드레인 영역, 및 채널 형성 영역을 포함하는 산화물 반도체층을 포함하는 보텀 게이트형 박막 트랜지스터이다. 따라서, 박막 트랜지스터(170, 180)는 고전계가 인가되어도 고저항 드레인 영역 또는 고저항 소스 영역이 버퍼가 되어 국소적인 고전계가 인가되지 않고 트랜지스터의 내압이 향상된 구성이 된다.
동일 기판 위에 구동 회로와 화소부를 형성함으로써, 구동 회로와 외부 신호의 접속 배선을 단축할 수 있어 반도체 장치의 소형화 및 저비용화가 가능하다.
산화물 절연층(107) 위에 보호 절연층을 더 형성하여도 좋다. 예를 들어, RF 스퍼터링법을 사용하여 질화실리콘막을 형성한다. RF 스퍼터링법은 양산성이 좋으므로, 보호 절연층의 성막 방법으로서 바람직하다. 보호 절연층은 수분이나, 수소 이온이나, OH- 등의 불순물을 포함하지 않고, 이들이 외부로부터 침입하는 것을 블록하는 무기 절연막을 사용하고, 질화실리콘막, 질화알루미늄막, 질화산화실리콘막, 산화질화알루미늄막 등을 사용한다.
다음에, 제 3 포토리소그래피 공정을 행하여 레지스트 마스크를 형성하고, 산화물 절연층(107)의 에칭에 의하여 드레인 전극층(105b)에 도달되는 콘택트 홀(125), 드레인 전극층(165b)에 도달되는 콘택트 홀(118), 및 도전층(162)에 도달되는 콘택트 홀(119)을 형성하고, 레지스트 마스크를 제거한다(도 4b 참조). 또한, 여기서의 에칭에 의하여 제 2 단자(122)에 도달되는 콘택트 홀(127), 제 1 단자(121)에 도달되는 콘택트 홀(126)도 형성한다. 또한, 상기 콘택트 홀을 형성하기 위한 레지스트 마스크를 잉크젯법으로 형성하여도 좋다. 레지스트 마스크를 잉크젯법으로 형성하면 포토 마스크를 사용하지 않으므로 제작 비용을 저감할 수 있다.
다음에, 투광성을 갖는 도전막을 형성한다. 투광성을 갖는 도전막의 재료로서는, 산화인듐(In2O3)이나 산화인듐산화주석 합금(In2O3-SnO2, ITO라고 약기함) 등을 스퍼터링법이나 진공 증착법 등을 사용하여 형성한다. 투광성을 갖는 도전막의 다른 재료로서, 질소를 함유시킨 Al-Zn-O계 비단결정막, 즉, Al-Zn-O-N계 비단결정막이나, 질소를 함유시킨 Zn-O-N계 비단결정막이나, 질소를 함유시킨 Sn-Zn-O-N계 비단결정막을 사용하여도 좋다. 또한, Al-Zn-O-N계 비단결정막의 아연의 조성비(at.%)는 47at.% 이하로 하고, Al-Zn-O-N계 비단결정막 중의 알루미늄의 조성비(at.%)보다 크고, Al-Zn-O-N계 비단결정 중의 알루미늄의 조성비(at.%)는 Al-Zn-O-N계 비단결정막 중의 질소의 조성비(at.%)보다 크다. 이와 같은 재료의 에칭 처리는 염산계의 용액에 의하여 행한다. 그러나, 특히 ITO의 에칭은 잔사(殘渣)가 발생하기 쉽기 때문에, 에칭 가공성을 개선하기 위하여 산화인듐산화아연 합금(In2O3-ZnO)을 사용하여도 좋다.
또한, 투광성을 갖는 도전막의 조성비의 단위는 at.%로 하고, 전자선 마이크로 애널라이저(EPMA: Electron Probe X-ray MicroAnalyzer)를 사용한 분석에 의하여 평가하는 것으로 한다.
다음에, 제 4 포토리소그래피 공정을 행하여 레지스트 마스크를 형성하고, 에칭에 의하여 불필요한 부분을 제거하여 화소 전극층(110), 도전층(111), 배선층(145), 단자 전극(128, 129)을 형성하고, 레지스트 마스크를 제거한다. 이 단계에서의 단면도를 도 4c에 도시한다. 또한, 이 단계에서의 평면도가 도 5에 상당한다.
또한, 제 4 포토리소그래피 공정에 있어서, 용량부에 있어서의 게이트 절연층(102) 및 산화물 절연층(107)을 유전체로 하여 용량 배선층(108)과 화소 전극층(110)으로 유지 용량이 형성된다.
게이트 절연층(102)을 유전체로 하여 용량 배선층과 용량 전극으로 형성되는 유지 용량인 용량(147)도 구동 회로부와 화소부와 동일 기판 위에 형성할 수 있다. 또한, 용량 배선을 형성하지 않고, 보호 절연층 및 게이트 절연층을 사이에 두고 화소 전극을 인접되는 화소의 게이트 배선과 겹쳐 유지 용량을 형성하여도 좋다.
단자부에 형성된 단자 전극(128, 129)은 FPC과의 접속에 사용되는 전극 또는 배선이 된다. 제 1 단자(121) 위에 형성된 단자 전극(128)은 게이트 배선의 입력 단자로서 기능하는 접속용의 단자 전극이 된다. 제 2 단자(122) 위에 형성된 단자 전극(129)은 소스 배선의 입력 단자로서 기능하는 접속용의 단자 전극이다.
또한, 도 11a1 및 도 11a2는 이 단계에서의 게이트 배선 단자부의 단면도 및 상면도를 각각 도시한 것이다. 도 11a1은 도 11a2의 C1-C2선에서 절단한 단면도에 상당한다. 도 11a1에 있어서, 보호 절연층(154) 위에 형성되는 도전막(155)은 입력 단자로서 기능하는 접속용의 단자 전극이다. 또한, 도 11a1에 있어서, 단자부에서는 게이트 배선과 같은 재료로 형성되는 제 1 단자(151)와, 소스 배선과 같은 재료로 형성되는 접속 전극(153)이 게이트 절연층(152)에 형성된 콘택트 홀에서 산화물 반도체층(157)을 통하여 도통된다. 또한, 접속 전극(153)과 도전막(155)이 보호 절연층에 형성된 콘택트 홀에서 직접 접촉되어 도통된다.
또한, 도 11b1 및 도 11b2는 소스 배선 단자부의 단면도 및 상면도를 각각 도시한 것이다. 또한, 도 11b1은 도 11b2의 D1-D2선에서 절단한 단면도에 상당한다. 도 11b1에 있어서, 보호 절연층(154) 위에 형성되는 도전막(155)은 입력 단자로서 기능하는 접속용의 단자 전극이다. 또한, 도 11b1에 있어서, 단자부에서는 게이트 배선과 같은 재료로 형성되는 전극(156)이 소스 배선과 전기적으로 접속되는 제 2 단자(150) 아래쪽에 게이트 절연층(152)을 사이에 두고 겹친다. 전극(156)은 제 2 단자(150)와 전기적으로 접속되지 않고, 전극(156)을 제 2 단자(150)와 다른 전위, 예를 들어, 플로팅, GND, 0V 등으로 설정하면, 노이즈 대책을 위한 용량 또는 정전기 대책을 위한 용량을 형성할 수 있다. 또한, 제 2 단자(150)는 보호 절연층(154)을 사이에 두고 도전막(155)과 전기적으로 접속된다. 제 2 단자(150) 아래에는 산화물 반도체층(158)이 형성된다.
게이트 배선, 소스 배선, 및 용량 배선은 화소 밀도에 따라 복수개 설치되는 것이다. 또한, 단자부에 있어서는, 게이트 배선과 전위가 같은 제 1 단자, 소스 배선과 전위가 같은 제 2 단자, 용량 배선과 전위가 같은 제 3 단자 등이 복수 나란히 배치된다. 각각의 단자수는 각각 임의의 개수로 설치하면 좋은 것으로 하고, 실시자가 적절히 결정하면 좋다.
상술한 바와 같이, 4회의 포토리소그래피 공정에 의하여, 6장의 포토 마스크를 사용하여 박막 트랜지스터(180)를 갖는 구동 회로부, 박막 트랜지스터(170)를 갖는 화소부, 유지 용량을 갖는 용량(147), 및 외부 추출 단자부를 완성시킬 수 있다. 박막 트랜지스터와 유지 용량을 개개의 화소에 대응하여 매트릭스 형상으로 배치하여 화소부를 구성함으로써 액티브 매트릭스형 표시 장치를 제작하기 위한 한쪽의 기판으로 할 수 있다. 본 명세서에서는 편의상 이러한 기판을 액티브 매트릭스 기판이라고 부른다.
본 실시형태에서 제시하는 바와 같이, 다계조 마스크에 의하여 형성한 복수(대표적으로는 2종류)의 두께의 영역을 갖는 레지스트 마스크를 사용하면 레지스트 마스크의 매수를 줄일 수 있으므로 공정 간략화 및 저비용화를 도모할 수 있다. 따라서, 반도체 장치를 저비용으로 생산성 좋게 제작할 수 있다.
액티브 매트릭스형 액정 표시 장치를 제작하는 경우에는, 액티브 매트릭스 기판과 대향 전극이 설치된 대향 기판 사이에 액정층을 설치하고, 액티브 매트릭스 기판과 대향 기판을 고정한다. 또한, 대향 기판에 설치된 대향 전극과 전기적으로 접속되는 공통 전극을 액티브 매트릭스 기판 위에 설치하고, 공통 전극과 전기적으로 접속되는 제 4 단자를 단자부에 설치한다. 이 제 4 단자는 공통 전극을 고정 전위, 예를 들어, GND, 0V 등으로 설정하기 위한 단자이다.
산화물 절연층(107), 도전층(111), 배선층(145), 화소 전극층(110) 위에 배향막으로서 기능하는 절연층(191)을 형성한다.
대향 기판(190)에 착색층(195), 대향 전극층(194), 배향막으로서 기능하는 절연층(193)을 형성한다. 액정 표시 장치의 셀 갭을 조절하는 스페이서를 사이에 두고 액정층(192)을 협지하여 씰재(도시하지 않음)에 의하여 기판(100)과 대향 기판(190)을 접착한다. 상기 접착 공정은 감압하에서 행하여도 좋다.
씰재로서는, 대표적으로는 가시광 경화성, 자외선 경화성, 또는 열 경화성의 수지를 사용하는 것이 바람직하다. 대표적으로는, 아크릴 수지, 에폭시 수지, 아민 수지 등을 사용할 수 있다. 또한, 광(대표적으로는 자외선) 중합 개시제, 열 경화제, 필러, 커플링제를 포함하여도 좋다.
액정층(192)은 공극(空隙)에 액정 재료를 봉입하여 형성한다. 액정층(192)은 기판(100)과 대향 기판(190)을 접착하기 전에 액정을 적하하는 디스펜서법(적하법)을 사용하여도 좋고, 기판(100)과 대향 기판(190)을 접착한 후에 모세관 현상을 사용하여 액정을 주입하는 주입법을 사용할 수 있다. 액정 재료로서는 특히 한정은 없고, 다양한 재료를 사용할 수 있다. 또한, 액정 재료로서 블루상을 나타내는 재료를 사용하면 배향막을 형성할 필요가 없게 된다.
기판(100)의 외측에 편광판(196a)을 형성하고, 대향 기판(190)의 외측에 편광판(196b)을 형성하여 본 실시형태에 있어서의 투과형 액정 표시 장치를 제작할 수 있다(도 1 참조).
또한, 본 실시형태에서는 도시하지 않지만, 블랙 매트릭스(차광층), 편광 부재, 위상차 부재, 반사 방지 부재 등의 광학 부재(광학 기판) 등은 적절히 설치한다. 예를 들어, 편광 기판 및 위상차 기판에 의한 원 편광을 사용하여도 좋다. 또한, 광원으로서 백 라이트, 사이드 라이트 등을 사용하여도 좋다.
액티브 매트릭스형 액정 표시 장치에 있어서는, 매트릭스 형상으로 배치된 화소 전극을 구동시킴으로써, 화면상에 표시 패턴이 형성된다. 자세하게는 선택된 화소 전극과 상기 화소 전극에 대응하는 대향 전극 사이에 전압이 인가됨으로써, 화소 전극과 대향 전극 사이에 배치된 액정층이 광학 변조되고, 이 광학 변조를 표시 패턴으로서 관찰자가 인식한다.
액정 표시 장치의 동영상 표시에 있어서, 액정 분자 자체의 응답이 느리기 때문에 잔상이 생기거나 또는 동영상의 흐릿함이 생긴다는 문제가 있다. 액정 표시 장치의 동영상 특성을 개선하기 위하여, 전체 면 흑 표시를 1프레임 간격으로 행하는, 소위, 흑 삽입이라고 불리는 구동 기술이 있다.
또한, 프레임 주파수를 통상의 프레임 주파수(60Hz)의 1.5배 이상, 바람직하게는 2배 이상으로 함으로써 동영상 특성을 개선하는, 소위, 배속(倍速) 구동이라고 불리는 구동 기술도 있다.
또한, 액정 표시 장치의 동영상 특성을 개선하기 위하여, 백 라이트로서 복수의 LED(발광 다이오드) 광원 또는 복수의 EL 광원 등을 사용하여 면 광원을 구성하고, 면 광원을 구성하는 각 광원을 독립적으로 하나의 프레임 기간 내에 간헐(間歇) 점등 구동하는 구동 기술도 있다. 면 광원으로서 3종류 이상의 LED를 사용하여도 좋고, 백색 발광의 LED를 사용하여도 좋다. 독립적으로 복수의 LED를 제어할 수 있으므로, 액정층의 광학 변조의 전환 타이밍에 맞추어 LED의 발광 타이밍을 동기시킬 수도 있다. 이 구동 기술은 LED를 부분적으로 소등할 수 있으므로, 특히 1화면을 차지하는 흑색 표시 영역의 비율이 많은 영상 표시의 경우에 소비 전력의 저감 효과가 도모된다.
이들 구동 기술을 조합함으로써 액정 표시 장치의 동영상 특성 등의 표시 특성을 종래보다 개선할 수 있다.
산화물 반도체를 사용한 박막 트랜지스터로 형성함으로써, 제작 비용을 저감할 수 있다. 특히, 상기 방법을 사용하여 산화물 반도체층에 접촉되어 산화물 절연층을 형성함으로써 안정된 전기 특성을 갖는 박막 트랜지스터를 제작하고 제공할 수 있다. 따라서, 전기 특성이 양호하고, 신뢰성이 좋은 박막 트랜지스터를 갖는 반도체 장치를 제공할 수 있다.
채널 형성 영역의 반도체층은 고저항화 영역이기 때문에, 박막 트랜지스터의 전기 특성은 안정화되고, 오프 전류의 증가 등을 방지할 수 있다. 따라서, 전기 특성이 양호하고 신뢰성이 좋은 박막 트랜지스터를 갖는 반도체 장치로 할 수 있다.
또한, 박막 트랜지스터는 정전기 등에 의하여 파괴되기 쉽기 때문에 화소부 또는 구동 회로와 동일 기판 위에 보호 회로를 형성하는 것이 바람직하다. 보호 회로는 산화물 반도체층을 사용한 비선형 소자를 사용하여 구성하는 것이 바람직하다. 예를 들어, 보호 회로는 화소부와, 주사선 입력 단자 및 신호선 입력 단자 사이에 설치된다. 본 실시형태에서는 복수의 보호 회로를 배치함으로써, 주사선, 신호선, 및 용량 버스선에 정전기 등에 의하여 서지 전압이 인가되어 화소 트랜지스터 등이 파괴되지 않도록 구성된다. 따라서, 보호 회로는 서지 전압이 인가되었을 때 공통 배선에 전하를 방출하도록 구성된다. 또한, 보호 회로는 주사선에 대하여 병렬로 배치된 비선형 소자로 구성된다. 비선형 소자는 다이오드 등의 2단자 소자 또는 트랜지스터 등의 3단자 소자로 구성된다. 예를 들어, 화소부의 박막 트랜지스터(170)와 같은 공정에서 형성할 수도 있고, 예를 들어, 트랜지스터의 게이트 단자와 드레인 단자를 접속함으로써 다이오드와 같은 특성을 가지게 할 수 있다.
본 실시형태는 다른 실시형태에 기재한 구성과 적절히 조합하여 실시할 수 있다.
(실시형태 2)
본 실시형태에서는 실시형태 1에 있어서, 산화물 반도체층과 소스 전극층 또는 드레인 전극층 사이에 소스 영역 및 드레인 영역으로서 산화물 반도체층을 형성하는 예를 도 6a 내지 도 7b에 도시한다. 따라서, 다른 부분은 실시형태 1과 같은 방법으로 형성할 수 있고, 실시형태 1과 동일 부분 또는 같은 기능을 갖는 부분, 및 공정의 반복 설명은 생략한다. 또한, 도 6a 내지 도 7b는 도 1 내지 도 5와 일부의 공정이 상이한 점 외는 동일하므로, 동일 개소에는 동일 부호를 사용하여 동일 개소의 상세한 설명은 생략한다.
우선, 실시형태 1에 따라, 기판(100) 위에 금속 도전층을 형성하고, 금속 도전층을 제 1 포토리소그래피 공정에 의하여 형성한 레지스트 마스크를 사용하여 에칭하여 제 1 단자(121), 게이트 전극층(161), 도전층(162), 게이트 전극층(101), 용량 배선층(108)을 형성한다.
제 1 단자(121), 게이트 전극층(161), 도전층(162), 게이트 전극층(101), 용량 배선층(108) 위에 게이트 절연층(102)을 형성하고, 산화물 반도체층, 산화물 도전층, 금속 도전층을 적층한다. 게이트 절연층(102), 산화물 반도체층, 산화물 도전층, 및 금속 도전층을 대기에 노출시키지 않고 연속적으로 형성할 수 있다.
산화물 도전층의 성막 방법은 스퍼터링법이나 진공 증착법(전자 빔 증착법 등)이나, 아크 방전 이온 도금 방법이나, 스프레이법을 사용한다. 산화물 도전층의 재료로서는 산화아연을 성분으로서 함유한 것이 바람직하고 산화인듐을 함유하지 않은 것이 바람직하다. 이러한 산화물 도전층으로서 산화아연, 산화아연알루미늄, 산질화아연알루미늄, 산화아연갈륨 등을 적용할 수 있다. 막 두께는 50nm 이상 300nm 이하의 범위 내에서 적절히 선택한다. 또한, 스퍼터링법을 사용하는 경우에는 SiO2를 2wt% 이상 10wt% 이하 함유한 타깃을 사용하여 성막을 행하고, 산화물 도전층에 결정화를 저해하는 SiOx(x>0)를 함유시킴으로써 이후의 공정에서 행하는 탈수화 또는 탈수소화를 위한 가열 처리를 행할 때 결정화해 버리는 것을 억제하는 것이 바람직하다.
다음에, 산화물 반도체층 및 산화물 도전층을 적층시킨 상태에서 탈수화 또는 탈수소화를 행하는 가열 처리를 행함으로써 산화물 반도체층(131), 산화물 도전층(140), 및 금속 도전층(137)을 형성한다(도 6a 참조). 400℃ 내지 700℃의 온도로 열 처리함으로써 산화물 반도체층의 탈수화 또는 탈수소화가 도모되어 그 후에 물(H2O)이 다시 함침되는 것을 방지할 수 있다.
이 열 처리에 의하여 산화물 도전층에 산화실리콘 등의 결정화 저해 물질이 함유되지 않는 한 산화물 도전층이 결정화된다. 산화물 도전층의 결정은 하지 면에 대하여 기둥 형상으로 성장한다. 결과적으로, 소스 전극층 및 드레인 전극층을 형성하기 위하여 산화물 도전층 상층의 금속 도전층을 에칭하는 경우에 언더커트(under cut)가 형성되는 것을 방지할 수 있다.
또한, 산화물 반도체층의 탈수화 또는 탈수소화를 행하는 가열 처리에 의하여 산화물 도전층의 도전성을 향상시킬 수 있다. 또한, 산화물 도전층만을 산화물 반도체층의 열 처리 온도보다 낮은 온도로 열 처리하여도 좋다.
고계조 마스크를 사용한 노광을 사용하여 제 2 포토리소그래피 공정을 행하여 게이트 절연층(102), 산화물 반도체층(131), 및 금속 도전층(137) 위에 레지스트 마스크(135a, 135b, 135d)를 형성한다.
다음에, 레지스트 마스크(135a, 135b, 135d)를 사용하여 제 1 에칭 공정을 행하여 산화물 반도체층(131), 및 금속 도전층(137)을 에칭하여 섬 형상으로 가공한다. 결과적으로, 산화물 반도체층(133, 134, 120), 산화물 도전층(175, 176, 177), 금속 도전층(185, 186, 188)을 형성할 수 있다(도 6b 참조).
다음에, 레지스트 마스크(135a, 135b, 135d)를 애싱한다. 결과적으로, 레지스트 마스크의 면적(3차원적으로 보면 체적)이 축소되고 두께가 얇아진다. 이 때, 막 두께가 얇은 영역의 마스크의 레지스트(게이트 전극층(161)의 일부분과 겹치는 영역)는 제거되어 분리된 레지스트 마스크(136a, 136b)를 형성할 수 있다. 마찬가지로, 레지스트 마스크(135b, 135d)도 애싱됨으로써 레지스트 마스크의 면적(3차원적으로 보면 체적)이 축소되어 레지스트 마스크(136c, 136d, 136e)가 된다.
레지스트 마스크(136a, 136b, 136c, 136d, 136e)를 사용하여 에칭에 의하여 불필요한 부분을 제거하여 소스 전극층(165a), 드레인 전극층(165b), 소스 전극층(105a), 드레인 전극층(105b), 제 2 단자(122)를 형성한다(도 6c 참조).
이 공정에 있어서, 산화물 반도체층(120), 소스 전극층(105a, 165a), 드레인 전극층(105b, 165b)과 같은 재료인 제 2 단자(122)를 단자부에 형성한다. 또한, 제 2 단자(122)는 소스 배선(소스 전극층(105a, 165a)을 포함하는 소스 배선)과 전기적으로 접속된다.
또한, 금속 도전층을 에칭할 때, 산화물 도전층(175, 176, 177) 및 산화물 반도체층(133, 134, 120)까지 제거되지 않도록 각각의 재료 및 에칭 조건을 적절히 조절한다.
다음에, 레지스트 마스크(136a, 136b, 136c, 136d, 136e)를 제거하고, 소스 전극층(105a), 드레인 전극층(105b), 소스 전극층(165a), 드레인 전극층(165b)을 마스크로서 사용하여 산화물 도전층(140)을 에칭하여 산화물 도전층(164a, 164b), 산화물 도전층(104a, 104b)을 형성한다(도 6d 참조). 산화아연을 성분으로 하는 산화물 도전층(140)은, 예를 들어, 레지스트의 박리액 등의 알칼리성 용액을 사용하여 용이하게 에칭할 수 있다. 또한, 같은 공정에서 단자부에도 산화물 도전층(139)이 형성된다.
산화물 반도체층과 산화물 도전층의 에칭 속도의 차이를 이용하여 채널 영역을 형성하기 위하여 산화물 도전층을 분할하는 에칭 처리를 행한다. 산화물 도전층의 에칭 속도가 산화물 반도체층과 비교하여 빠른 것을 이용하여 산화물 반도체층 위의 산화물 도전층을 선택적으로 에칭한다.
따라서, 레지스트 마스크(136a, 136b, 136c, 136d, 136e)는 애싱 공정에 의하여 제거되는 것이 바람직하다. 박리액을 사용한 에칭의 경우에는 산화물 도전층(175, 176) 및 산화물 반도체층(133, 134)이 지나치게 에칭되지 않도록 에칭 조건(에칭액의 종류, 농도, 에칭 시간)을 적절히 조정한다.
본 실시형태에 제시하는 바와 같이, 산화물 도전층과 금속 도전층을 적층시켜 동일 마스크로 소스 전극층 및 드레인 전극층을 포함하는 배선 패턴을 에칭함으로써 금속 도전층의 배선 패턴 아래에 산화물 도전층을 잔존시킬 수 있다.
게이트 배선과 소스 배선의 콘택트에 있어서도, 소스 배선의 아래 층에 산화물 도전층이 형성됨으로써 산화물 도전층이 버퍼가 되어 바람직하고, 또한, 금속과 절연성의 산화물을 형성하지 않으므로 바람직하다.
산화물 반도체층(133, 134)에 접촉되는 보호 절연층이 되는 산화물 절연층(107)을 형성한다. 본 실시형태에서는 산화물 절연층(107)으로서 막 두께 300nm의 산화실리콘막을 스퍼터링법을 사용하여 형성한다.
다음에, 불활성 가스 분위기하 또는 질소 가스 분위기하에서 제 2 가열 처리(바람직하게는, 200℃ 이상 400℃ 이하, 예를 들어, 250℃ 이상 350℃ 이하)를 행한다. 예를 들어, 질소 분위기하에서 250℃, 1시간의 제 2 가열 처리를 행한다. 제 2 가열 처리를 행하면, 산화물 절연층(107)과 겹치는 산화물 반도체층(133, 134)의 일부분이 산화물 절연층(107)과 접촉된 상태에서 가열된다.
상술한 공정을 거침으로써, 성막 후의 산화물 반도체층에 대하여 탈수화 또는 탈수소화하기 위한 가열 처리를 행하여 저저항화한 후, 산화물 반도체층의 일부분을 선택적으로 산소 과잉 상태로 한다.
결과적으로, 산화물 반도체층(133)에 있어서, 게이트 전극층(161)과 겹치는 채널 형성 영역(166)은 I형이 되고, 소스 전극층(165a) 및 산화물 도전층(164a)에 겹치는 고저항 소스 영역(167a)과, 드레인 전극층(165b) 및 산화물 도전층(164b)에 겹치는 고저항 드레인 영역(167b)이 자기 정합적으로 형성됨으로써 산화물 반도체층(163)이 형성된다. 마찬가지로, 산화물 반도체층(134)에 있어서, 게이트 전극층(101)과 겹치는 채널 형성 영역(116)은 I형이 되고, 소스 전극층(105a) 및 산화물 도전층(104a)에 겹치는 고저항 소스 영역(117a)과, 드레인 전극층(105b) 및 산화물 도전층(104b)에 겹치는 고저항 드레인 영역(117b)이 자기 정합적으로 형성됨으로써 산화물 반도체층(103)이 형성된다.
산화물 반도체층(163, 103)과 금속 재료로 이루어진 드레인 전극층(105b, 165b) 사이에 형성되는 산화물 도전층(104b, 164b)은 저저항 드레인 영역(LRN(Low Resistance N-type conductivity) 영역, LRD(Low Resistance Drain) 영역이라고도 부름)으로서도 기능한다. 마찬가지로, 산화물 반도체층(163, 103)과 금속 재료로 이루어진 소스 전극층(105a, 165a) 사이에 형성되는 산화물 반도체층(104a, 164a)은 저저항 소스 영역(LRN(Low Resistance N-type conductivity) 영역, LRS(Low Resistance Source) 영역이라고도 부름)으로서도 기능한다. 산화물 반도체층, 저저항 드레인 영역, 금속 재료로 이루어지는 드레인 전극층의 구성으로 함으로써 트랜지스터의 내압을 더 향상시킬 수 있다. 구체적으로는, 저저항 드레인 영역의 캐리어 농도는 고저항 드레인 영역(HRD 영역)보다 크고, 예를 들어, 1×1020/cm3 이상 1×1021/cm3 이하의 범위 내에 있으면 바람직하다.
상술한 공정에 의하여, 동일 기판 위에 있어서, 구동 회로부에 박막 트랜지스터(181), 화소부에 박막 트랜지스터(171)를 제작할 수 있다. 박막 트랜지스터(171, 181)는 고저항 소스 영역, 고저항 드레인 영역, 및 채널 형성 영역을 포함하는 산화물 반도체층을 포함하는 보텀 게이트형 박막 트랜지스터이다. 따라서, 박막 트랜지스터(171, 181)는 고전계가 인가되어도 고저항 드레인 영역 또는 고저항 소스 영역이 버퍼가 되어 국소적인 고전계가 인가되지 않고, 트랜지스터의 내압을 향상시킨 구성이 된다.
또한, 용량부에 있어서, 용량 배선층(108), 게이트 절연층(102), 산화물 도전층(104b)과 같은 공정에서 형성되는 산화물 도전층, 드레인 전극층(105b)과 동일 공정에서 형성되는 금속 도전층의 적층으로 이루어진 용량(146)이 형성된다.
다음에 산화물 절연층(107) 위에 평탄화 절연층(109)을 형성한다. 또한, 본 실시형태에서는 평탄화 절연층(109)은 화소부만에 형성한다. 평탄화 절연층(109)으로서는, 폴리이미드, 아크릴, 벤조시클로부텐, 폴리아미드, 에폭시 등의 내열성을 갖는 유기 재료를 사용할 수 있다. 또한, 상기 유기 재료 외에, 저유전율 재료(low-k 재료), 실록산계 수지, PSG(인유리), BPSG(인붕소유리) 등을 사용할 수 있다. 또한, 이들 재료로 형성되는 복수의 절연막을 적층시킴으로써, 평탄화 절연층(109)을 형성하여도 좋다.
또한, 실록산계 수지란, 실록산계 재료를 출발 재료로서 사용하여 형성된 Si-O-Si 결합을 포함하는 수지에 상당한다. 실록산계 수지는 치환기로서는 유기기(예를 들어, 알킬기나 아릴기)나 플루오로기를 사용하여도 좋다. 또한, 유기기는 플루오로기를 가져도 좋다.
평탄화 절연층(109)의 형성법은 특히 한정되지 않고, 그 재료에 따라 스퍼터링법, SOG법, 스핀코트, 딥, 스프레이 도포, 액적 토출법(잉크젯법, 스크린 인쇄, 오프셋 인쇄 등) 등의 방법을 사용할 수 있다. 또한, 닥터 나이프, 롤 코터, 커튼 코터, 나이프 코터 등의 도구(설비)를 사용하여 평탄화 절연층(109)을 형성한다. 본 실시형태에서는 평탄화 절연층(109)으로서 감광성 아크릴을 사용하여 형성한다.
다음에, 제 3 포토리소그래피 공정을 행하여 레지스트 마스크를 형성하고, 평탄화 절연층(109) 및 산화물 절연층(107)의 에칭에 의하여 드레인 전극층(105b)에 도달되는 콘택트 홀(125)을 형성하고, 레지스트 마스크를 제거한다. 또한, 여기에서의 에칭에 의하여 제 2 단자(122)에 도달하는 콘택트 홀(127), 제 1 단자(121)에 도달되는 콘택트 홀(126)도 형성한다.
다음에, 투광성을 갖는 도전막을 형성하고, 제 4 포토리소그래피 공정을 행하여 레지스트 마스크를 형성하고, 에칭에 의하여 불필요한 부분을 제거하여 화소 전극층(110), 도전층(111), 단자 전극(128, 129)을 형성하고, 레지스트 마스크를 제거한다(도 7a 참조).
실시형태 1과 마찬가지로, 액정층(192)을 협지하여 대향 기판(190)을 접착함으로써 본 실시형태의 액정 표시 장치를 제작한다(도 7b 참조).
소스 영역 및 드레인 영역으로서 산화물 도전층을 산화물 반도체층과 소스 전극층 및 드레인 전극층 사이에 형성함으로써 소스 영역 및 드레인 영역의 저저항화를 도모할 수 있고, 트랜지스터를 고속 동작시킬 수 있다. 소스 영역 및 드레인 영역으로서 산화물 도전층을 사용하는 것은 주변 회로(구동 회로)의 주파수 특성을 향상시키기 위하여 유효적이다. 금속 전극(Ti 등)과 산화물 반도체층의 접촉과 비교하여 금속 전극(Ti 등)과 산화물 도전층의 접촉은 접촉 저항을 낮출 수 있기 때문이다.
또한, 액정 패널에서 배선 재료의 일부분으로서 사용되는 몰리브덴(Mo; 예를 들어, Mo/Al/Mo)은 산화물 반도체층의 접촉 저항이 높은 것이 과제이었다. 이것은 Ti와 비교하여 Mo는 산화되기 어려우므로 산화물 반도체층으로부터 산소를 뽑는 작용이 약하고, Mo와 산화물 반도체층의 접촉 계면이 n형화하지 않기 때문이다. 따라서, 이런 경우라도 산화물 반도체층과 소스 전극층 및 드레인 전극층 사이에 산화물 도전층을 개재시킴으로써 접촉 저항을 저감할 수 있고, 주변 회로(구동 회로)의 주파수 특성을 향상시킬 수 있다.
박막 트랜지스터의 채널 길이가 산화물 도전층을 에칭할 때 결정되기 때문에 채널 길이를 더 짧게 할 수 있다. 예를 들어, 채널 길이 L을 0.1μm 이상 2μm 이하로 짧게 함으로써 동작 속도를 고속화할 수 있다.
(실시형태 3)
여기서는, 제 1 기판과 제 2 기판 사이에 액정층을 봉입하는 액정 표시 장치에 있어서, 제 2 기판에 형성된 대향 전극과 전기적으로 접속하기 위한 공통 접속부를 제 1 기판 위에 형성하는 예를 제시한다. 또한, 제 1 기판에는 스위칭 소자로서 박막 트랜지스터가 형성되고, 공통 접속부의 제작 공정을 화소부의 스위칭 소자의 제작 공정과 공통화시킴으로써 공정을 복잡화하지 않고 형성한다.
공통 접속부는 제 1 기판과 제 2 기판을 접착하기 위한 씰재와 겹치는 위치에 배치됨으로써 씰재에 포함되는 도전성 입자를 통하여 대향 전극과 전기적으로 접속된다. 또는, 씰재와 겹치지 않은 개소(다만, 화소부를 제외함)에 공통 접속부를 배치하고, 공통 접속부와 겹치도록 도전성 입자를 포함하는 페이스트를 씰재와 별도로 배치함으로써 대향 전극과 전기적으로 접속된다.
도 8a는 박막 트랜지스터와 공통 접속부를 동일 기판 위에 제작하는 반도체 장치의 단면 구조를 도시한 도면이다.
도 8a에 있어서, 화소 전극층(227)과 전기적으로 접속되는 박막 트랜지스터(220)는 화소부에 형성되는 채널 보호형 박막 트랜지스터이고, 본 실시형태에서는 실시형태 1의 박막 트랜지스터(170)와 같은 구조를 사용한다.
또한, 도 8b는 공통 접속부의 상면도의 일례를 도시한 도면이고, 도면 중의 쇄선 C3-C4가 도 8a의 공통 접속부의 단면에 상당한다. 또한, 도 8b에 있어서, 도 8a와 동일 부분에는 같은 부호를 사용하여 설명한다.
산화물 반도체층(210) 위에 형성된 공통 전위선(205)은 게이트 절연층(202) 위에 형성되고, 박막 트랜지스터(220)의 소스 전극층 및 드레인 전극층과 같은 재료 및 같은 공정에서 제작된다.
또한, 공통 전위선(205)은 보호 절연층(203)으로 덮이고, 보호 절연층(203)은 공통 전위선(205)과 겹치는 위치에 복수의 개구부를 갖는다. 이 개구부는 박막 트랜지스터(220)의 드레인 전극층과 화소 전극층(227)을 접속하는 콘택트 홀과 같은 공정에서 제작된다.
또한, 여기서는 면적 크기가 크게 상이하므로, 화소부에 있어서의 콘택트 홀과 공통 접속부의 개구부를 구별하여 부르기로 한다. 또한, 도 8a에서는 화소부와 공통 접속부에서 같은 축척으로 도시되지 않고, 예를 들어, 공통 접속부의 쇄선 C3-C4의 길이가 500μm 정도인 한편, 박막 트랜지스터의 폭은 50μm 미만이고 실제로는 10배 이상 면적 크기가 크지만, 알기 쉽게 하기 위하여 도 8a에 화소부와 공통 접속부의 축척을 각각 변경하여 도시한다.
또한, 공통 전극층(206)은 보호 절연층(203) 위에 형성되고, 화소부의 화소 전극층(227)과 같은 재료 및 같은 공정에서 제작된다.
상술한 바와 같이, 화소부의 스위칭 소자의 제작 공정과 공통적으로 공통 접속부의 제작 공정을 행한다. 공통 전위선은 금속 배선으로 하고, 배선 저항의 저감을 도모하는 구성으로 하는 것이 바람직하다.
그리고, 화소부와 공통 접속부가 형성된 제 1 기판(200)과, 대향 전극을 갖는 제 2 기판을 씰재를 사용하여 고정한다.
씰재에 도전성 입자를 포함시키는 경우에는, 씰재와 공통 접속부가 겹치도록 한 쌍의 기판의 위치 맞춤이 행해진다. 예를 들어, 소형 액정 패널에 있어서는, 화소부의 대각 등에 2개의 공통 접속부가 씰재와 겹쳐 배치된다. 또한, 대형 액정 패널에 있어서는 4개 이상의 공통 접속부가 씰재와 겹쳐 배치된다.
또한, 공통 전극층(206)은 씰재에 포함되는 도전성 입자와 접촉되는 전극이고, 제 2 기판의 대향 전극과 전기적으로 접속된다.
액정 주입법을 사용하는 경우에는, 씰재로 한 쌍의 기판을 고정한 후, 액정을 한 쌍의 기판 사이에 주입한다. 또한, 액정 적하법을 사용하는 경우에는, 제 2 기판 또는 제 1 기판 위에 씰재를 묘화하고, 액정을 적하시킨 후, 감압하에서 한 쌍의 기판을 접착한다.
또한, 본 실시형태에서는 대향 전극과 전기적으로 접속되는 공통 접속부의 예를 제시하지만, 특히 한정되지 않고, 다른 배선과 접속되는 접속부나, 외부 접속 단자 등과 접속되는 접속부에 사용할 수 있다.
본 실시형태는 다른 실시형태와 자유로이 조합할 수 있다.
(실시형태 4)
본 실시형태에서는 박막 트랜지스터의 제작 공정의 일부분이 실시형태 1과 상이한 예를 도 10에 도시한다. 도 10은 도 1 내지 도 5와 일부의 공정이 상이한 점 외는 동일하므로, 동일 개소에는 동일 부호를 사용하고, 같은 개소의 상세한 설명은 생략한다.
우선, 실시형태 1에 따라, 기판(100) 위에 게이트 전극층, 게이트 절연층(102), 및 산화물 반도체층(130)을 형성한다.
다음에, 산화물 반도체층(130)의 탈수화 또는 탈수소화를 행한다. 탈수화 또는 탈수소화를 행하는 제 1 가열 처리의 온도는 400℃ 이상 기판의 변형점 미만, 바람직하게는 425℃ 이상으로 한다. 또한, 425℃ 이상이면 열 처리 시간은 1시간 이하라도 좋지만, 425℃ 미만이면 가열 처리 시간은 1시간보다 장시간 동안 행하는 것으로 한다. 여기서는, 가열 처리 장치 중 하나인 전기로에 기판을 반입하고, 산화물 반도체층에 대하여 질소 분위기하에서 가열 처리를 행한 후, 대기에 노출하지 않고, 산화물 반도체층에 물이나 수소가 다시 혼입하는 것을 막음으로써 산화물 반도체층을 얻는다. 그 후, 같은 노에 고순도의 산소 가스, 고순도의 N2O 가스, 또는 초건조 에어(노점이 -40℃ 이하, 바람직하게는 -60℃ 이하)를 도입하여 냉각을 행한다. 산소 가스 또는 N2O 가스에 물, 수소 등이 포함되지 않는 것이 바람직하다. 또는, 가열 처리 장치에 도입하는 산소 가스 또는 N2O 가스의 순도를 6N(99.9999%) 이상, 바람직하게는 7N(99.99999%) 이상(즉, 산소 가스 또는 N2O 가스 중의 불순물 농도를 1ppm 이하, 바람직하게는 0.1ppm 이하)으로 하는 것이 바람직하다.
또한, 탈수화 또는 탈수소화를 행하는 제 1 가열 처리 후에 200℃ 이상 400℃ 이하, 바람직하게는 200℃ 이상 300℃ 이하의 온도로 산소 가스 또는 N2O 가스 분위기하에서 가열 처리하여도 좋다.
상술한 공정을 거쳐 산화물 반도체층 전체를 산소 과잉 상태로 함으로써 고저항화, 즉 I형화시킨다. 따라서, 전체가 I형화한 산화물 반도체막이 얻어진다.
다음에, 산화물 반도체층 위에 금속 도전층을 형성하고, 다계조 마스크를 사용한 제 2 포토리소그래피 공정에 의하여 레지스트 마스크를 형성하고, 선택적으로 에칭을 행하여 소스 전극층 및 드레인 전극층, 산화물 반도체층(168, 118)을 형성하고, 스퍼터링법으로 산화물 절연층(107)을 형성한다.
다음에, 박막 트랜지스터의 전기적 특성의 편차를 경감하기 위하여 불활성 가스 분위기하 또는 질소 가스 분위기하에서 가열 처리(바람직하게는 150℃ 이상 350℃ 미만)를 행하여도 좋다. 예를 들어, 질소 분위기하에서 250℃ 1시간의 가열 처리를 행한다.
제 3 포토리소그래피 공정에 의하여 레지스트 마스크를 형성하고, 선택적으로 에칭을 행하여 게이트 절연층 및 산화물 절연층에 제 1 단자(121), 도전층(162), 드레인 전극층(105b), 산화물 반도체층(120)과 적층된 제 2 단자(122)에 도달되는 콘택트 홀을 형성한다. 투광성을 갖는 도전막을 형성한 후, 제 5 포토리소그래피 공정에 의하여 레지스트 마스크를 형성하고, 선택적으로 에칭을 행하여 화소 전극층(110), 단자 전극(128, 129), 배선층(145)을 형성한다.
본 실시형태에서는 제 1 단자(121)와 단자 전극(128)을 접속 전극(120)을 통하지 않고 직접 접속하는 예이다. 또한, 드레인 전극층(165b)과 도전층(162)을 배선층(145)을 사이에 두고 접속한다.
또한, 용량부에 있어서, 용량 배선층(108), 게이트 절연층(102), 소스 전극층 및 드레인 전극층과 같은 공정에서 형성되는 금속 도전층, 산화물 절연층(107), 화소 전극층(110)의 적층으로 이루어지는 용량(148)이 형성된다.
상술한 공정에 의하여 동일 기판 위에 있어서, 구동 회로부에 박막 트랜지스터(183), 화소부에 박막 트랜지스터(173)를 제작할 수 있다.
실시형태 1과 마찬가지로 액정층(192)을 협지하여 기판(100)과 대향 기판(190)을 접착함으로써 본 실시형태의 액정 표시 장치를 제작한다(도 10 참조).
본 실시형태는 다른 실시형태와 자유로이 조합할 수 있다.
(실시형태 5)
본 실시형태에서는 동일 기판 위에 적어도 구동 회로의 일부분과, 화소부에 배치하는 박막 트랜지스터를 제작하는 예에 대하여 이하에 설명한다.
화소부에 배치하는 박막 트랜지스터는, 실시형태 1 내지 실시형태 4에 따라서 형성한다. 또한, 실시형태 1 내지 실시형태 4에 제시하는 박막 트랜지스터는 n채널형 TFT이기 때문에, 구동 회로 중, n채널형 TFT로 구성할 수 있는 구동 회로의 일부분을 화소부의 박막 트랜지스터와 동일 기판 위에 형성한다.
액티브 매트릭스형 표시 장치의 블록도의 일례를 도 12a에 도시한다. 표시 장치의 기판(5300) 위에는 화소부(5301), 제 1 주사선 구동 회로(5302), 제 2 주사선 구동 회로(5303), 신호선 구동 회로(5304)를 갖는다. 화소부(5301)에는 복수의 신호선이 신호선 구동 회로(5304)로부터 연장되어 배치되고, 복수의 주사선이 제 1 주사선 구동 회로(5302) 및 제 2 주사선 구동 회로(5303)로부터 연장되어 배치된다. 또한, 주사선과 신호선의 교차 영역에는 각각 표시 소자를 갖는 화소가 매트릭스 상태로 배치된다. 또한, 표시 장치의 기판(5300)은 FPC(Flexible Printed Circuit) 등의 접속부를 통하여 타이밍 제어 회로(5305)(컨트롤러, 제어 IC라고도 함)에 접속된다.
도 12a에 있어서, 제 1 주사선 구동 회로(5302), 제 2 주사선 구동 회로(5303), 신호선 구동 회로(5304)는 화소부(5301)와 같은 기판(5300) 위에 형성된다. 따라서, 외부에 형성하는 구동 회로 등의 부품의 개수가 줄기 때문에 비용의 저감을 도모할 수 있다. 또한, 기판(5300) 외부에 형성되는 구동 회로로부터 배선을 연장시키는 경우에 생기는 접속부에서의 접속수를 줄일 수 있고, 신뢰성의 향상 또는 수율의 향상을 도모할 수 있다.
또한, 타이밍 제어 회로(5305)는 제 1 주사선 구동 회로(5302)에 대하여 일례로서 제 1 주사선 구동 회로용 스타트 신호(GSP1), 주사선 구동 회로용 클록 신호(GCLK1)를 공급한다. 또한, 타이밍 제어 회로(5305)는 제 2 주사선 구동 회로(5303)에 대하여, 일례로서, 제 2 주사선 구동 회로용 스타트 신호(GSP2; 스타트 펄스라고도 함), 주사선 구동 회로용 클록 신호(GCLK2)를 공급한다. 신호선 구동 회로(5304)에 신호선 구동 회로용 스타트 신호(SSP), 신호선 구동 회로용 클록 신호(SCLK), 비디오 신호용 데이터(DATA; 단순히 비디오 신호라고도 함), 래치 신호(LAT)를 공급한다. 또한, 각 클록 신호는 주기가 어긋난 복수의 클록 신호라도 좋고, 클록 신호를 반전시킨 신호(CKB)와 함께 공급되어도 좋다. 또한, 제 1 주사선 구동 회로(5302)와 제 2 주사선 구동 회로(5303)의 한쪽을 생략할 수 있다.
도 12b에서는 구동 주파수가 낮은 회로(예를 들어, 제 1 주사선 구동 회로(5302), 제 2 주사선 구동 회로(5303))를 화소부(5301)와 같은 기판(5300)에 형성하고, 신호선 구동 회로(5304)를 화소부(5301)와 다른 기판에 형성하는 구성에 대하여 도시한다. 상기 구성에 의하여 단결정 반도체를 사용한 트랜지스터와 비교하면 전계 효과 이동도가 작은 박막 트랜지스터에 의하여 기판(5300)에 형성하는 구동 회로를 구성할 수 있다. 따라서, 표시 장치의 대형화, 비용의 저감, 또는 수율의 향상 등을 도모할 수 있다.
또한, 실시형태 1 내지 실시형태 4에 제시하는 박막 트랜지스터는 n채널형 TFT이다. 도 13a 및 도 13b에서는 n채널형 TFT로 구성하는 신호선 구동 회로의 구성 및 동작에 대하여 일례를 제시하여 설명한다.
신호선 구동 회로는 시프트 레지스터(5601) 및 스위칭 회로(5602)를 갖는다. 스위칭 회로(5602)는 복수의 스위칭 회로(5602_1) 내지 스위칭 회로(5602_N; N은 자연수)를 갖는다. 스위칭 회로(5602_1) 내지 스위칭 회로(5602_N)는 각각 복수의 박막 트랜지스터(5603_1) 내지 박막 트랜지스터(5603_k; k는 자연수)를 갖는다. 박막 트랜지스터(5603_1) 내지 박막 트랜지스터(5603_k)가 N채널형 TFT인 예를 설명한다.
신호선 구동 회로의 접속 관계에 대하여 스위칭 회로(5602_1)를 예로 들어 설명한다. 박막 트랜지스터(5603_1) 내지 박막 트랜지스터(5603_k)의 제 1 단자는 각각 배선(5604_1) 내지 배선(5604_k)과 접속된다. 박막 트랜지스터(5603_1) 내지 박막 트랜지스터(5603_k)의 제 2 단자는 각각 신호선(S1) 내지 신호선(Sk)과 접속된다. 박막 트랜지스터(5603_1) 내지 박막 트랜지스터(5603_k)의 게이트는 시프트 레지스터(5601)와 접속된다.
시프트 레지스터(5601)는 배선(5605_1) 내지 배선(5605_N)에 순차로 H레벨(H신호, 고전원 전위 레벨이라고도 함)의 신호를 출력하고, 스위칭 회로(5602_1) 내지 스위칭 회로(5602_N)를 순차로 선택하는 기능을 갖는다.
스위칭 회로(5602_1)는 배선(5604_1) 내지 배선(5604_k)과 신호선(S1) 내지 신호선(Sk)의 도통 상태(제 1 단자와 제 2 단자 사이의 도통)를 제어하는 기능, 즉, 배선(5604_1) 내지 배선(5604_k)의 전위를 신호선(S1) 내지 신호선(Sk)에 공급하는지 아닌지를 제어하는 기능을 갖는다. 상술한 바와 같이, 스위칭 회로(5602_1)는 셀렉터로서의 기능을 갖는다. 또한, 박막 트랜지스터(5603_1) 내지 박막 트랜지스터(5603_k)는 각각 배선(5604_1) 내지 배선(5604_k)과 신호선(S1) 내지 신호선(Sk)의 도통 상태를 제어하는 기능, 즉, 배선(5604_1) 내지 배선(5604_k)의 전위를 신호선(S1) 내지 신호선(Sk)에 공급하는 기능을 갖는다. 상술한 바와 같이, 박막 트랜지스터(5603_1) 내지 박막 트랜지스터(5603_k)는 각각 스위치로서의 기능을 갖는다.
또한, 배선(5604_1) 내지 배선(5604_k)에는 각각 비디오 신호용 데이터(DATA)가 입력된다. 비디오 신호용 데이터(DATA)는 화상 정보 또는 화상 신호에 따른 아날로그 신호인 경우가 많다.
다음에, 도 13a의 신호선 구동 회로의 동작에 대하여 도 13b의 타이밍 차트를 참조하여 설명한다. 도 13b에는 신호(Sout_1) 내지 신호(Sout_N), 및 신호(Vdata_1) 내지 신호(Vdata_k)의 일례를 도시한다. 신호(Sout_1) 내지 신호(Sout_N)는 각각 시프트 레지스터(5601)의 출력 신호의 일례이며, 신호(Vdata_1) 내지 신호(Vdata_k)는 각각 배선(5604_1) 내지 배선(5604_k)에 입력되는 신호의 일례이다. 또한, 신호선 구동 회로의 1동작 기간은 표시 장치에 있어서의 1게이트 선택 기간에 대응한다. 1게이트 선택 기간은, 일례로서, 기간 T1 내지 기간 TN으로 분할된다. 기간 T1 내지 기간 TN은 각각 선택된 행(行)에 속하는 화소에 비디오 신호용 데이트(DATA)를 기록하기 위한 기간이다.
또한, 본 실시형태의 도면 등에 있어서 제시하는 각 구성의 신호 파형의 변형 등은 명료화를 위하여 과장되어 표기되는 경우가 있다. 따라서, 반드시 그 크기에 한정되지 않는 것을 부기한다.
기간 T1 내지 기간 TN에 있어서, 시프트 레지스터(5601)는 H레벨의 신호를 배선(5605_1) 내지 배선(5605_N)에 순차로 출력한다. 예를 들어, 기간 T1에 있어서, 시프트 레지스터(5601)는 하이 레벨의 신호를 배선(5605_1)에 출력한다. 그러면, 박막 트랜지스터(5603_1) 내지 박막 트랜지스터(5603_k)는 온 상태가 되기 때문에, 배선(5604_1) 내지 배선(5604_k)과 신호선(S1) 내지 신호선(Sk)이 도통 상태가 된다. 이 때, 배선(5604_1) 내지 배선(5604_k)에는 Data(S1) 내지 Data(Sk)가 입력된다. Data(S1) 내지 Data(Sk)는 각각 박막 트랜지스터(5603_1) 내지 박막 트랜지스터(5603_k)를 통하여 선택되는 행에 속하는 화소 중 1열째 내지 k열째의 화소에 기록된다. 상술한 바와 같이, 기간 T1 내지 기간 TN에 있어서 선택된 행에 속하는 화소에 k열마다 순차로 비디오 신호용 데이터(DATA)가 기록된다.
상술한 바와 같이, 비디오 신호용 데이터(DATA)가 복수의 열(列)마다 화소에 기록됨으로써, 비디오 신호용 데이터(DATA)의 수, 또는 배선수를 줄일 수 있다. 따라서, 외부 회로와의 접속수를 줄일 수 있다. 또한, 비디오 신호가 복수의 열마다 화소에 기록됨으로써, 기록 시간을 길게 할 수 있고, 비디오 신호의 기록 부족을 방지할 수 있다.
또한, 시프트 레지스터(5601) 및 스위칭 회로(5602)로서는, 실시형태 1 내지 실시형태 5에 제시하는 박막 트랜지스터로 구성되는 회로를 사용할 수 있다. 이 경우에는, 시프트 레지스터(5601)가 갖는 모든 트랜지스터의 극성을 N채널형 또는 P채널형 중 어느 한쪽의 극성만으로 구성할 수 있다.
또한, 주사선 구동 회로의 구성에 대하여 설명한다. 주사선 구동 회로는 시프트 레지스터를 갖는다. 또한, 경우에 따라서는 레벨 시프터나 버퍼를 가져도 좋다. 주사선 구동 회로에서 시프트 레지스터에 클록 신호(CLK) 및 스타트 펄스 신호(SP)가 입력됨으로써 선택 신호가 생성된다. 생성된 선택 신호는 버퍼에서 완충 증폭되고, 대응하는 주사선에 공급된다. 주사선에는 1라인분의 화소의 트랜지스터의 게이트 전극이 접속된다. 그리고, 1라인분의 화소의 트랜지스터를 일제히 ON해야 하기 때문에 버퍼는 큰 전류를 흘릴 수 있는 것이 사용된다.
주사선 구동 회로 및/또는 신호선 구동 회로의 일부분에 사용하는 시프트 레지스터의 일 형태에 대하여 도 14a 내지 도 15b를 사용하여 설명한다.
주사선 구동 회로, 신호선 구동 회로의 시프트 레지스터에 대하여 도 14a 내지 도 15b를 참조하여 설명한다. 시프트 레지스터는 제 1 펄스 출력 회로(10_1) 내지 제 N 펄스 출력 회로(10_N; N은 3 이상의 자연수)를 갖는다(도 14a 참조). 도 14a에 도시한 시프트 레지스터의 제 1 펄스 출력 회로(10_1) 내지 제 N 펄스 출력 회로(10_N)에는 제 1 배선(11)으로부터 제 1 클록 신호(CK1)가 공급되고, 제 2 배선(12)으로부터 제 2 클록 신호(CK2)가 공급되고, 제 3 배선(13)으로부터 제 3 클록 신호(CK3)가 공급되고, 제 4 배선(14)으로부터 제 4 클록 신호(CK4)가 공급된다. 또한, 제 1 펄스 출력 회로(10_1)에서는 제 5 배선(15)으로부터의 스타트 펄스(SP1; 제 1 스타트 펄스)가 입력된다. 또한, 2단째 이후의 제 n 펄스 출력 회로(10_n; n은 2 이상 N 이하의 자연수)에서는 1단 전단의 펄스 출력 회로(10_n-1)로부터의 신호(전단 신호(OUT(n-1))라고 함)가 입력된다. 또한, 제 1 펄스 출력 회로(10_1)에서는 2단 후단의 제 3 펄스 출력 회로(10_3)로부터의 신호가 입력된다. 마찬가지로, 2단째 이후의 제 n 펄스 출력 회로(10_n)에서는 2단 후단의 제 (n+2) 펄스 출력 회로(10_(n+2))로부터의 신호(후단 신호(OUT(n+2))라고 함)가 입력된다. 따라서, 각 단의 펄스 출력 회로로부터는 후단 및/또는 2개 전단의 펄스 출력 회로에 입력하기 위한 제 1 출력 신호(OUT(1)(SR) 내지 (OUT(N)(SR)), 다른 회로 등에 입력되는 제 2 출력 신호(OUT(1) 내지 (OUT(N))가 출력된다. 다만, 도 14a에 도시한 바와 같이, 시프트 레지스터의 최종단의 2개의 단에는 후단 신호(OUT(n+2))가 입력되지 않기 때문에, 일례로서는, 별도 제 2 스타트 펄스(SP2), 제 3 스타트 펄스(SP3)를 각각 입력하는 구성으로 하면 좋다.
또한, 클록 신호(CK)는 일정 간격으로 H레벨과 L레벨(L신호, 저전원 전위 레벨이라고도 함)을 반복하는 신호이다. 여기서, 제 1 클록 신호(CK1) 내지 제 4 클록 신호(CK4)는 순차로 1/4 주기분 지연한다. 본 실시형태에서는 제 1 클록 신호(CK1) 내지 제 4 클록 신호(CK4)를 이용하여 펄스 출력 회로의 구동 제어 등을 행한다. 또한, 클록 신호는 입력되는 구동 회로에 따라, GCLK, SCLK라고 하는 경우도 있지만, 여기서는 CK로서 설명한다.
제 1 입력 단자(21), 제 2 입력 단자(22), 및 제 3 입력 단자(23)는 제 1 배선(11) 내지 제 4 배선(14) 중 어느 것과 전기적으로 접속된다. 예를 들어, 도 14a에 있어서, 제 1 펄스 출력 회로(10_1)는 제 1 입력 단자(21)가 제 1 배선(11)과 전기적으로 접속되고, 제 2 입력 단자(22)가 제 2 배선(12)과 전기적으로 접속되고, 제 3 입력 단자(23)가 제 3 배선(13)과 전기적으로 접속된다. 또한, 제 2 펄스 출력 회로(10_2)는 제 1 입력 단자(21)가 제 2 배선(12)과 전기적으로 접속되고, 제 2 입력 단자(22)가 제 3 배선(13)과 전기적으로 접속되고, 제 3 입력 단자(23)가 제 4 배선(14)과 전기적으로 접속된다.
제 1 펄스 출력 회로(10_1) 내지 제 N 펄스 출력 회로(10_N)의 각각은 제 1 입력 단자(21), 제 2 입력 단자(22), 제 3 입력 단자(23), 제 4 입력 단자(24), 제 5 입력 단자(25), 제 1 출력 단자(26), 제 2 출력 단자(27)를 갖는다(도 14b 참조). 제 1 펄스 출력 회로(10_1)에 있어서, 제 1 입력 단자(21)에 제 1 클록 신호(CK1)가 입력되고, 제 2 입력 단자(22)에 제 2 클록 신호(CK2)가 입력되고, 제 3 입력 단자(23)에 제 3 클록 신호(CK3)가 입력되고, 제 4 입력 단자(24)에 스타트 펄스가 입력되고, 제 5 입력 단자(25)에 후단 신호(OUT(3))가 입력되고, 제 1 출력 단자(26)로부터 제 1 출력 신호(OUT(1)(SR))가 출력되고, 제 2 출력 단자(27)로부터 제 2 출력 신호(OUT(1))가 출력된다.
제 1 펄스 출력 회로(10_1) 내지 제 N 펄스 출력 회로(10_N)는 3단자의 박막 트랜지스터(TFT: Thin Film Transistor라고도 함) 외, 상기 실시형태에서 설명한 4단자의 박막 트랜지스터를 사용할 수 있다. 도 14c에 상기 실시형태에서 설명한 4단자의 박막 트랜지스터(28)의 심볼에 대하여 도시한다. 도 14c에 도시한 박막 트랜지스터(28)의 심볼은 상기 실시형태 1, 실시형태 2, 실시형태 5, 실시형태 6 중 어느 실시형태에서 설명한 4 단자의 박막 트랜지스터를 의미하고, 도면 등에서 이하 사용하는 것으로 한다. 또한, 본 명세서에 있어서, 박막 트랜지스터가 반도체층을 사이에 두고 2개의 게이트 전극을 갖는 경우에는 반도체층보다 아래쪽의 게이트 전극을 하방 게이트 전극, 반도체층에 대하여 위쪽의 게이트 전극을 상방 게이트 전극이라고도 부른다.
산화물 반도체층을 박막 트랜지스터의 채널 형성 영역을 포함하는 반도체층에 사용한 경우에는 제작 공정에 따라서는 임계 값 전압이 마이너스 측 또는 플러스 측으로 시프트하는 경우가 있다. 따라서, 채널 형성 영역을 포함하는 반도체층에 산화물 반도체를 사용한 박막 트랜지스터에서는 임계 값 전압의 제어를 행할 수 있는 구성인 것이 바람직하다. 박막 트랜지스터의 임계 값 전압은 박막 트랜지스터(28)의 채널 형성 영역의 상하에 게이트 절연층을 사이에 두고 게이트 전극을 형성하고, 상방 게이트 전극 및/또는 하방 게이트 전극의 전위를 제어함으로써 원하는 값으로 제어할 수 있다.
다음에, 도 14b에 도시한 펄스 출력 회로의 구체적인 회로 구성의 일례에 대하여 도 14d에서 설명한다.
도 14d에 도시한 펄스 출력 회로는 제 1 트랜지스터(31) 내지 제 13 트랜지스터(43)를 갖는다. 또한, 상술한 제 1 입력 단자(21) 내지 제 5 입력 단자(25), 및 제 1 출력 단자(26), 제 2 출력 단자(27)에 추가하여 제 1 고전원 전위 VDD가 공급되는 전원선(51), 제 2 고전원 전위 VCC가 공급되는 전원선(52), 저전원 전위 VSS가 공급되는 전원선(53)으로부터 제 1 트랜지스터(31) 내지 제 13 트랜지스터(43)에 신호 또는 전원 전위가 공급된다. 여기서, 도 14d에 있어서 각 전원선의 전원 전위의 대소 관계로서, 제 1 전원 전위 VDD는 제 2 전원 전위 VCC 이상의 전위로 하고, 제 2 전원 전위 VCC는 제 3 전원 전위 VSS보다 큰 전위로 한다. 또한, 제 1 클록 신호(CK1) 내지 제 4 클록 신호(CK4)는 일정 간격으로 H레벨과 L레벨을 반복하는 신호이지만, H레벨일 때 VDD이고, L레벨일 때 VSS인 것으로 가정한다. 또한, 전원선(51)의 전위 VDD를 전원선(52)의 전위 VCC보다 높게 함으로써, 동작에 영향을 주지 않고 트랜지스터의 게이트 전극에 인가되는 전위를 낮게 억제할 수 있으므로, 트랜지스터의 임계 값의 시프트를 저감하고, 열화를 억제할 수 있다. 또한, 제 1 트랜지스터(31) 내지 제 13 트랜지스터(43) 중 제 1 트랜지스터(31), 제 6 트랜지스터(36) 내지 제 9 트랜지스터(39)에는 4단자의 박막 트랜지스터를 사용하는 것이 바람직하다. 제 1 트랜지스터(31), 제 6 트랜지스터(36) 내지 제 9 트랜지스터(39)의 동작은 소스 또는 드레인이 되는 전극의 한쪽이 접속된 노드의 전위를 게이트 전극의 제어 신호에 따라 변환하는 것이 요구되는 트랜지스터이고, 게이트 전극에 입력되는 제어 신호에 대한 응답이 빠르기(온 전류의 상승이 급준하기) 때문에 펄스 출력 회로의 오동작을 더 저감할 수 있는 트랜지스터이다. 따라서, 4단자의 박막 트랜지스터(28)를 사용함으로써 임계 값 전압을 제어할 수 있고, 오동작을 더 저감할 수 있는 펄스 출력 회로로 할 수 있다.
도 14d에 있어서, 제 1 트랜지스터(31)는 제 1 단자가 전원선(51)에 전기적으로 접속되고, 제 2 단자가 제 9 트랜지스터(39)의 제 1 단자에 전기적으로 접속되고, 게이트 전극(하방의 게이트 전극 및 상방의 게이트 전극)이 제 4 입력 단자(24)에 전기적으로 접속된다. 제 2 트랜지스터(32)는 제 1 단자가 전원선(53)에 전기적으로 접속되고, 제 2 단자가 제 9 트랜지스터(39)의 제 1 단자에 전기적으로 접속되고, 게이트 전극이 제 4 트랜지스터(34)의 게이트 전극에 전기적으로 접속된다. 제 3 트랜지스터(33)는 제 1 단자가 제 1 입력 단자(21)에 전기적으로 접속되고, 제 2 단자가 제 1 출력 단자(26)에 전기적으로 접속된다. 제 4 트랜지스터(34)는 제 1 단자가 전원선(53)에 전기적으로 접속되고, 제 2 단자가 제 1 입력 단자(26)에 전기적으로 접속된다. 제 5 트랜지스터(35)는 제 1 단자가 전원선(53)에 전기적으로 접속되고, 제 2 단자가 제 2 트랜지스터(32)의 게이트 전극 및 제 4 트랜지스터(34)의 게이트 전극에 전기적으로 접속되고, 게이트 전극이 제 4 입력 단자(24)에 전기적으로 접속된다. 제 6 트랜지스터(36)는 제 1 단자가 전원선(52)에 전기적으로 접속되고, 제 2 단자가 제 2 트랜지스터(32)의 게이트 전극 및 제 4 트랜지스터(34)의 게이트 전극에 전기적으로 접속되고, 게이트 전극(하방의 게이트 전극 및 상방의 게이트 전극)이 제 5 입력 단자(25)에 전기적으로 접속된다. 제 7 트랜지스터(37)는 제 1 단자가 전원선(52)에 전기적으로 접속되고, 제 2 단자가 제 8 트랜지스터(38)의 제 2 단자에 전기적으로 접속되고, 게이트 전극(하방의 게이트 전극 및 상방의 게이트 전극)이 제 3 입력 단자(23)에 전기적으로 접속된다. 제 8 트랜지스터(38)는 제 1 단자가 제 2 트랜지스터(32)의 게이트 전극 및 제 4 트랜지스터(34)의 게이트 전극에 전기적으로 접속되고, 게이트 전극(하방의 게이트 전극 및 상방의 게이트 전극)이 제 2 입력 단자(22)에 전기적으로 접속된다. 제 9 트랜지스터(39)는 제 1 단자가 제 1 트랜지스터(31)의 제 2 단자 및 제 2 트랜지스터(32)의 제 2 단자에 전기적으로 접속되고, 제 2 단자가 제 3 트랜지스터(33)의 게이트 전극 및 제 10 트랜지스터(40)의 게이트 전극에 전기적으로 접속되고, 게이트 전극(하방의 게이트 전극 및 상방의 게이트 전극)이 전원선(52)에 전기적으로 접속된다. 제 10 트랜지스터(40)는 제 1 단자가 제 1 입력 단자(21)에 전기적으로 접속되고, 제 2 단자가 제 2 출력 단자(27)에 전기적으로 접속되고, 게이트 전극이 제 9 트랜지스터(39)의 제 2 단자에 전기적으로 접속된다. 제 11 트랜지스터(41)는 제 1 단자가 전원선(53)에 전기적으로 접속되고, 제 2 단자가 제 2 출력 단자(27)에 전기적으로 접속되고, 게이트 전극이 제 2 트랜지스터(32)의 게이트 전극 및 제 4 트랜지스터(34)의 게이트 전극에 전기적으로 접속된다. 제 12 트랜지스터(42)는 제 1 단자가 전원선(53)에 전기적으로 접속되고, 제 2 단자가 제 2 출력 단자(27)에 전기적으로 접속되고, 게이트 전극이 제 7 트랜지스터(37)의 게이트 전극(하방의 게이트 전극 및 상방의 게이트 전극)에 전기적으로 접속된다. 제 13 트랜지스터(43)는 제 1 단자가 전원선(53)에 전기적으로 접속되고, 제 2 단자가 제 1 출력 단자(26)에 전기적으로 접속되고, 게이트 전극이 제 7 트랜지스터(37)의 게이트 전극(하방의 게이트 전극 및 상방의 게이트 전극)에 전기적으로 접속된다.
도 14d에 있어서, 제 3 트랜지스터(33)의 게이트 전극, 제 10 트랜지스터(40)의 게이트 전극, 및 제 9 트랜지스터(39)의 제 2 단자의 접속 개소를 노드 A로 한다. 또한, 제 2 트랜지스터(32)의 게이트 전극, 제 4 트랜지스터(34)의 게이트 전극, 및 제 5 트랜지스터(35)의 제 2 단자, 제 6 트랜지스터(36)의 제 2 단자, 제 8 트랜지스터(38)의 제 1 단자, 및 제 11 트랜지스터(41)의 게이트 전극의 접속 개소를 노드 B로 한다.
도 15a에 도 14b에서 설명한 펄스 출력 회로를 제 1 펄스 출력 회로(10_1)에 적용한 경우에 제 1 입력 단자(21) 내지 제 5 입력 단자(25)와 제 1 출력 단자(26) 및 제 2 출력 단자(27)에 입력 또는 출력되는 신호를 도시한다.
구체적으로는, 제 1 입력 단자(21)에 제 1 클록 신호 CK1이 입력되고, 제 2 입력 단자(22)에 제 2 클록 신호 CK2가 입력되고, 제 3 입력 단자(23)에 제 3 클록 신호 CK3이 입력되고, 제 4 입력 단자(24)에 스타트 펄스가 입력되고, 제 5 입력 단자(25)에 후단 신호 OUT(3)가 입력되고, 제 1 출력 단자(26)로부터 제 1 출력 신호OUT(1)(SR)가 출력되고, 제 2 출력 단자(27)로부터 제 2 출력 신호OUT(1)가 출력된다.
또한, 박막 트랜지스터란, 게이트와, 드레인과, 소스를 포함하는 적어도 3개의 단자를 갖는 소자이다. 또한, 게이트와 겹친 영역에 채널 영역이 형성되는 반도체를 갖고, 게이트의 전위를 제어함으로써 채널 영역을 통하여 드레인과 소스 사이를 흐르는 전류를 제어할 수 있다. 여기서, 소스와 드레인은 박막 트랜지스터의 구조나 동작 조건 등에 따라 변하므로, 어느 쪽이 소스 또는 드레인인지를 한정하기 어렵다. 따라서, 소스 및 드레인으로서 기능하는 영역을 소스 또는 드레인이라고 부르지 않는 경우가 있다. 그 경우에는, 일례로서 각각을 “제 1 단자”, “제 2 단자”라고 표기하는 경우가 있다.
또한, 도 14d 및 도 15a에 있어서, 노드 A를 부유 상태로 함으로써 부트스트랩 동작을 행하기 위한 용량 소자를 별도 형성하여도 좋다. 또한, 노드 B의 전위를 유지하기 위하여 한쪽의 전극을 노드 B에 전기적으로 접속한 용량 소자를 별도 형성하여도 좋다.
여기서, 도 15a에 도시한 복수의 펄스 출력 회로를 구비하는 시프트 레지스터의 타이밍 차트에 대하여 도 15b에 도시한다. 또한, 시프트 레지스터가 주사선 구동 회로인 경우에는, 도 15b 중의 기간(61)은 수직 귀선 기간에 상당하고, 기간(62)은 게이트 선택 기간에 상당한다.
또한, 도 15a에 도시한 바와 같이, 게이트에 제 2 전원 전위 VCC가 인가되는 제 9 트랜지스터(39)를 형성함으로써 부트스트랩 동작 전후에 이하와 같은 이점이 있다.
게이트 전극에 제 2 전원 전위 VCC가 인가되는 제 9 트랜지스터(39)가 없는 경우에는, 부트스트랩 동작에 의하여 노드 A의 전위가 상승하면, 제 1 트랜지스터(31)의 제 2 단자인 소스의 전위가 상승해 가, 제 1 전원 전위 VDD보다 커진다. 그리고, 제 1 트랜지스터(31)의 소스가 제 1 단자 측, 즉, 전원선(51) 측으로 전환된다. 그 이유 때문에, 제 1 트랜지스터(31)에 있어서는, 게이트와 소스 사이, 게이트와 드레인 사이의 양쪽 모두에 큰 바이어스 전압이 인가되기 때문에 큰 스트레스가 가해져, 트랜지스터의 열화의 요인이 될 수 있다. 그래서, 게이트 전극에 제 2 전원 전위 VCC가 인가되는 제 9 트랜지스터(39)를 설치함으로써, 부트스트랩 동작에 의하여 노드 A의 전위는 상승하지만, 제 1 트랜지스터(31)의 제 2 단자의 전위의 상승시키지 않도록 할 수 있다. 즉, 제 9 트랜지스터(39)를 설치함으로써, 제 1 트랜지스터(31)의 게이트와 소스 사이에 인가되는 음의 바이어스 전압의 값을 작게 할 수 있다. 따라서, 본 실시형태의 회로 구성으로 함으로써, 제 1 트랜지스터(31)의 게이트와 소스 사이에 인가되는 음의 바이어스 전압도 작게 할 수 있기 때문에, 스트레스로 인한 제 1 트랜지스터(31)의 열화를 억제할 수 있다.
또한, 제 9 트랜지스터(39)를 설치하는 개소에 대해서는 제 1 트랜지스터(31)의 제 2 단자와 제 3 트랜지스터(33)의 게이트 사이에 제 1 단자와 제 2 단자를 통하여 접속되도록 설치하는 구성이면 좋다. 또한, 본 실시형태에서의 복수의 펄스 출력 회로를 구비하는 시프트 레지스터의 경우에는, 주사선 구동 회로보다 단수가 많은 신호선 구동 회로에서는 제 9 트랜지스터(39)를 생략하여도 좋고, 트랜지스터의 개수를 삭감할 수 있는 이점이 있다.
또한, 제 1 트랜지스터(31) 내지 제 13 트랜지스터(43)의 반도체층으로서 산화물 반도체를 사용함으로써, 박막 트랜지스터의 오프 전류를 저감하고, 온 전류 및 전계 효과 이동도를 높일 수 있음과 함께, 열화의 정도를 저감할 수 있으므로, 회로 내의 오동작을 저감할 수 있다. 또한, 산화물 반도체를 사용한 트랜지스터는 비정질 실리콘을 사용한 트랜지스터와 비교하여 게이트 전극에 고전위가 인가되는 것에 기인하는 트랜지스터의 열화의 정도가 작다. 따라서, 제 2 전원 전위 VCC를 공급하는 전원선에 제 1 전원 전위 VDD를 공급하여도 같은 동작이 얻어지고, 또 회로간을 리드하는 전원선의 수를 저감할 수 있으므로 회로의 소형화를 도모할 수 있다.
또한, 제 7 트랜지스터(37)의 게이트 전극(하방의 게이트 전극 및 상방의 게이트 전극)에 제 3 입력 단자(23)에 의하여 공급되는 클록 신호, 제 8 트랜지스터(38)의 게이트 전극(하방의 게이트 전극 및 상방의 게이트 전극)에 제 2 입력 단자(22)에 의하여 공급되는 클록 신호는 제 7 트랜지스터(37)의 게이트 전극(하방의 게이트 전극 및 상방의 게이트 전극)에 제 2 입력 단자(22)에 의하여 공급되는 클록 신호, 제 8 트랜지스터(38)의 게이트 전극(하방의 게이트 전극 및 상방의 게이트 전극)에 제 3 입력 단자(23)에 의하여 공급되는 클록 신호가 되도록 결선 관계를 바꾸어도 같은 작용을 갖는다. 이 때, 도 15a에 도시한 시프트 레지스터에 있어서, 제 7 트랜지스터(37) 및 제 8 트랜지스터(38)의 양쪽 모두를 온 상태로부터, 제 7 트랜지스터(37)를 오프 상태, 제 8 트랜지스터(38)를 온 상태로 한 후, 제 7 트랜지스터(37)를 오프 상태, 제 8 트랜지스터(38)를 오프 상태로 함으로써, 제 2 입력 단자(22) 및 제 3 입력 단자(23)의 전위가 저하됨으로써 생기는 노드 B의 전위의 저하가 제 7 트랜지스터(37)의 게이트 전극의 전위의 저하 및 제 8 트랜지스터(38)의 게이트 전극의 전위의 저하에 기인하여 2회 생기게 한다. 한편, 도 15a에 도시한 시프트 레지스터를 도 15b와 같이, 제 7 트랜지스터(37) 및 제 8 트랜지스터(38)의 양쪽 모두를 온 상태로부터, 제 7 트랜지스터(37)를 온 상태, 제 8 트랜지스터(38)를 오프 상태로 한 후, 제 7 트랜지스터(37)를 오프 상태, 제 8 트랜지스터(38)를 오프 상태로 함으로써, 제 2 입력 단자(22) 및 제 3 입력 단자(23)의 전위가 저하됨으로써 생기는 노드 B의 전위의 저하가 제 8 트랜지스터(38)의 게이트 전극의 전위의 저하에 기인한 1회에 저감할 수 있다. 따라서, 제 7 트랜지스터(37)의 게이트 전극(하방의 게이트 전극 및 상방의 게이트 전극)에 제 3 입력 단자(23)로부터 클록 신호가 공급되고, 제 8 트랜지스터(38)의 게이트 전극(하방의 게이트 전극 및 상방의 게이트 전극)에 제 2 입력 단자로부터 클록 신호가 공급되는 결선 관계로 하는 것이 바람직하다. 왜냐하면, 노드 B의 전위의 변동 횟수가 저감되고, 또한 노이즈를 저감할 수 있기 때문이다.
상술한 바와 같이, 제 1 출력 단자(26) 및 제 2 출력 단자(27)의 전위를 L레벨로 유지하는 기간에 노드 B에 정기적으로 H레벨의 신호가 공급되는 구성으로 함으로써 펄스 출력 회로의 오동작을 억제할 수 있다.
(실시형태 6)
박막 트랜지스터를 제작하고, 상기 박막 트랜지스터를 화소부, 또한 구동 회로에 사용하여 표시 기능을 갖는 반도체 장치(표시 장치라고도 함)를 제작할 수 있다. 또한, 박막 트랜지스터를 구동 회로의 일부분 또는 전체를 화소부와 같은 기판 위에 일체 형성하여 시스템 온 패널을 형성할 수 있다.
표시 장치는 표시 소자를 포함한다. 표시 소자로서는 액정 소자(액정 표시 소자라고도 함), 발광 소자(발광 표시 소자라고도 함)를 사용할 수 있다. 발광 소자는 전류 또는 전압에 의하여 휘도가 제어되는 소자를 그 범주에 포함하고, 구체적으로는 무기 EL(Electro Luminescence) 소자, 유기 EL 소자 등이 포함된다. 또한, 전자 잉크 등 전기적 작용에 의하여 콘트라스트가 변화되는 표시 매체도 적용할 수 있다.
또한, 표시 장치는 표시 소자가 밀봉된 상태인 패널과, 상기 패널에 컨트롤러를 포함하는 IC 등을 실장한 상태에 있는 모듈을 포함한다. 또한, 상기 표시 장치의 제작 과정에 있어서 표시 소자가 완성되기 전의 일 형태에 상당하는 소자 기판에 관한 것이고, 상기 소자 기판은 전류를 표시 소자에 공급하기 위한 수단을 복수의 각 화소에 구비한다. 소자 기판은, 구체적으로는, 표시 소자의 화소 전극만이 형성된 상태라도 좋고, 화소 전극이 되는 도전막을 형성한 후이며 에칭하여 화소 전극을 형성하기 전의 상태라도 좋고, 모든 형태가 적합하다.
또한, 본 명세서 중에 있어서의 표시 장치란, 화상 표시 디바이스, 표시 디바이스, 또는 광원(조명 장치도 포함함)을 가리킨다. 또한, 커넥터, 예를 들어, FPC(Flexible Printed Circuit) 또는 TAB(Tape Automated Bonding) 테이프, 또는 TCP(Tape Carrier Package)가 부착된 모듈, TAB 테이프나 TCP의 끝에 프린트 배선판이 설치된 모듈, 또는 표시 소자에 COG(Chip On Glass) 방식에 의하여 IC(집적회로)가 직접 실장된 모듈도 모두 표시 장치에 포함하는 것으로 한다.
반도체 장치의 일 형태에 상당하는 액정 표시 패널의 외관 및 단면에 대하여, 도 16a1, 도 16a2, 및 도 16b를 사용하여 설명한다. 도 16a1, 도 16a2는 제 1 기판(4001) 위에 형성된 박막 트랜지스터(4010, 4011) 및 액정 소자(4013)를 제 2 기판(4006)과의 사이에 씰재(4005)로 밀봉한 패널의 평면도이며, 도 16b는 도 16a1 및 도 16a2의 M-N에서 절단된 단면도에 상당한다.
제 1 기판(4001) 위에 형성된 화소부(4002)와 주사선 구동 회로(4004)를 둘러싸도록 씰재(4005)가 형성된다. 또한, 화소부(4002)와 주사선 구동 회로(4004) 위에 제 2 기판(4006)이 설치된다. 따라서, 화소부(4002)와 주사선 구동 회로(4004)는 제 1 기판(4001)과 씰재(4005)와 제 2 기판(4006)에 의하여 액정층(4008)과 함께 밀봉된다. 또한, 제 1 기판(4001) 위의 씰재(4005)에 의하여 둘러싸이는 영역과 다른 영역에 별도 준비된 기판 위에 단결정 반도체막 또는 다결정 반도체막으로 형성된 신호선 구동 회로(4003)가 실장된다.
또한, 별도 형성한 구동 회로의 접속 방법은 특히 한정되지 않고, COG 방법, 와이어 본딩 방법, 또는 TAB 방법 등을 사용할 수 있다. 도 16a1은 COG 방법에 의하여 신호선 구동 회로(4003)를 실장하는 예이고, 도 16a2는 TAB 방법에 의하여 신호선 구동 회로(4003)를 실장하는 예이다.
또한, 제 1 기판(4001) 위에 형성된 화소부(4002)와 주사선 구동 회로(4004)는 복수의 박막 트랜지스터를 갖고, 도 16b에서는 화소부(4002)에 포함되는 박막 트랜지스터(4010)와, 주사선 구동 회로(4004)에 포함되는 박막 트랜지스터(4011)를 예시한다. 박막 트랜지스터(4010, 4011) 위에는 보호 절연층(4020, 4021)이 설치된다.
박막 트랜지스터(4010, 4011)는 실시형태 1 내지 실시형태 5에 제시한 산화물 반도체층을 포함하는 신뢰성이 높은 박막 트랜지스터를 적용할 수 있다. 구동 회로용 박막 트랜지스터(4011)로서는 실시형태 1, 실시형태 2, 및 실시형태 4에서 제시한 박막 트랜지스터(180, 181, 183), 화소용 박막 트랜지스터(4010)로서는 박막 트랜지스터(170, 171, 173)를 사용할 수 있다. 본 실시형태에 있어서, 박막 트랜지스터(4010, 4011)는 n채널형 박막 트랜지스터이다.
절연층(4021) 위에 있어서, 구동 회로용 박막 트랜지스터(4011)의 산화물 반도체층의 채널 형성 영역과 겹치는 위치에 도전층(4040)이 형성된다. 도전층(4040)을 산화물 반도체층의 채널 형성 영역과 겹치는 위치에 형성함으로써 BT 시험 전후의 박막 트랜지스터(4011)의 임계 값 전압의 변화량을 저감할 수 있다. 또한, 도전층(4040)은 전위가 박막 트랜지스터(4011)의 게이트 전극층과 같아도 좋고, 상이하여도 좋고, 제 2 게이트 전극층으로서 기능시킬 수도 있다. 또한, 도전층(4040)의 전위가 GND, 0V, 또는 플로팅 상태라도 좋다.
또한, 액정 소자(4013)가 갖는 화소 전극층(4030)은 박막 트랜지스터(4010)와 전기적으로 접속된다. 또한, 액정 소자(4013)의 대향 전극층(4031)은 제 2 기판(4006) 위에 형성된다. 화소 전극층(4030)과 대향 전극층(4031)과 액정층(4008)이 겹치는 부분이 액정 소자(4013)에 상당한다. 또한, 화소 전극층(4030)과 대향 전극층(4031)은 각각 배향막으로서 기능하는 절연층(4032, 4033)이 형성되고, 절연층(4032, 4033)을 사이에 두고 액정층(4008)을 협지한다.
또한, 제 1 기판(4001) 및 제 2 기판(4006)으로서는 투광성 기판을 사용할 수 있고, 유리, 세라믹스, 플라스틱을 사용할 수 있다. 플라스틱으로서는 FRP(Fiberglass-Reinforced Plastics)판, PVF(폴리비닐플로라이드) 필름, 폴리에스테르 필름, 또는 아크릴 수지 필름을 사용할 수 있다.
또한, 부호 4035는 절연막을 선택적으로 에칭함으로써 얻을 수 있는 기둥 형상의 스페이서이며, 화소 전극층(4030)과 대향 전극층(4031) 사이의 거리(셀 갭)를 제어하기 위하여 형성된다. 또한, 구(球) 형상의 스페이서를 사용하여도 좋다. 또한, 대향 전극층(4031)은 박막 트랜지스터(4010)와 동일 기판 위에 형성되는 공통 전위선과 전기적으로 접속된다. 공통 접속부를 사용하여 한 쌍의 기판 사이에 배치되는 도전성 입자를 통하여 대향 전극층(4031)과 공통 전위선을 전기적으로 접속시킬 수 있다. 또한, 도전성 입자는 씰재(4005)에 함유시킨다.
또한, 배향막을 사용하지 않는 블루 상(blue phase)을 나타내는 액정을 사용하여도 좋다. 블루 상은 액정상의 하나이며, 콜레스테릭(cholesteric) 액정을 승온하면, 콜레스테릭 상으로부터 등방상으로 전이하기 직전에 발현하는 상이다. 블루 상은 좁은 온도 범위만으로 발현하기 때문에, 온도 범위를 개선하기 위해서 5wt% 이상의 키랄(chiral)제를 혼합시킨 액정 조성물을 사용하여 액정층(4008)에 사용한다. 블루 상을 나타내는 액정과 키랄제를 포함하는 액정 조성물은 응답 속도가 1msec이며 짧고, 광학적 등방성을 갖기 때문에 배향 처리가 불필요하고, 시야각 의존성이 작다.
또한, 투과형 액정 표시 장치 외에, 반 투과형 액정 표시 장치에도 적용할 수 있다.
또한, 액정 표시 장치에서는 기판의 외측(시인 측)에 편광판, 내측에 착색층(컬러 필터), 표시 소자에 사용하는 전극층의 순서로 형성하는 예를 제시하지만, 편광판은 기판의 내측에 설치하여도 좋다. 또한, 편광판과 착색층의 적층 구조도 본 실시형태에 한정되지 않고, 편광판 및 착색층의 재료나 제작 공정 조건에 따라 적절히 설정하면 좋다. 또한, 표시부 외에도 블랙 매트릭스로서 기능하는 차광막을 형성하여도 좋다.
또한, 박막 트랜지스터(4010, 4011) 위에는 보호 절연층(4020)이 형성된다. 보호 절연층(4020)은 실시형태 1에서 제시한 산화물 절연층(107)과 같은 재료 및 방법으로 형성할 수 있지만, 여기서는 보호 절연층(4020)으로서 RF 스퍼터링법에 의하여 질화실리콘막을 형성한다.
또한, 평탄화 절연막으로서 절연층(4021)을 형성한다. 절연층(4021)으로서는, 실시형태 1에서 제시한 평탄화 절연층(109)과 같은 재료 및 방법으로 형성하면 좋고, 아크릴, 폴리이미드, 벤조시클로부텐, 폴리아미드, 에폭시 등의 내열성을 갖는 유기 재료를 사용할 수 있다. 또한, 상기 유기 재료 외에 저유전율 재료(low-k 재료), 실록산계 수지, PSG(인 유리), BPSG(인붕소 유리) 등을 사용할 수 있다. 또한, 이들 재료로 형성되는 복수의 절연막을 적층시킴으로써 절연층(4021)을 형성하여도 좋다.
절연층(4021)의 형성법은 특히 한정되지 않고, 그 재료에 따라, 스퍼터링법, SOG법, 스핀 코트, 딥, 스프레이 도포, 액적 토출법(잉크젯법, 스크린 인쇄, 오프셋 인쇄 등) 등의 방법, 닥터 나이프, 롤 코터, 커튼 코터, 나이프 코터 등의 도구(설비)를 사용할 수 있다. 절연층(4021)의 소성 공정과 반도체층의 어닐링을 겸함으로써 효율적으로 반도체 장치를 제작할 수 있다.
화소 전극층(4030) 및 대향 전극층(4031)은 산화텅스텐을 함유한 인듐산화물, 산화텅스텐을 함유한 인듐아연산화물, 산화티타늄을 함유한 인듐산화물, 산화티타늄을 함유한 인듐주석산화물, 인듐주석산화물(이하, ITO라고 함), 인듐아연산화물, 산화실리콘을 첨가한 인듐주석산화물 등의 투광성을 갖는 도전성 재료를 사용할 수 있다.
또한, 화소 전극층(4030) 및 대향 전극층(4031)으로서, 도전성 고분자(도전성 중합체라고도 함)를 포함하는 도전성 조성물을 사용하여 형성할 수 있다. 도전성 조성물을 사용하여 형성한 화소 전극은 시트 저항이 10000Ω/□ 이하, 파장 550nm에 있어서의 투광률이 70% 이상인 것이 바람직하다. 또한, 도전성 조성물에 포함되는 도전성 고분자의 저항률이 0.1Ω·cm 이하인 것이 바람직하다.
도전성 고분자로서는, 소위 π전자 공액계 도전성 고분자를 사용할 수 있다. 예를 들어, 폴리아닐린 또는 그 유전체, 폴리피롤 또는 그 유전체, 폴리티오펜 또는 그 유전체, 또는 이들의 2종 이상의 공중합체 등을 들 수 있다.
또한, 별도로 형성된 신호선 구동 회로(4003), 주사선 구동 회로(4004), 또는 화소부(4002)에 FPC(4018)로부터 각종 신호 및 전위가 공급된다.
접속 단자 전극(4015)이, 액정 소자(4013)가 갖는 화소 전극층(4030)과 같은 도전막으로 형성되고, 단자 전극(4016)은 박막 트랜지스터(4011)의 소스 전극층 및 드레인 전극층과 같은 도전막으로 형성된다.
접속 단자 전극(4015)은 이방성 도전막(4019)을 통하여 FPC(4018)가 갖는 단자와 전기적으로 접속된다.
또한, 도 16a1, 도 16a2, 도 16b에 있어서는, 신호선 구동 회로(4003)를 별도로 형성하고, 제 1 기판(4001)에 실장하는 예를 도시하지만, 이 구성에 한정되지 않는다. 주사선 구동 회로를 별도로 형성하여 실장하여도 좋고, 신호선 구동 회로의 일부분 또는 주사선 구동 회로의 일부분만을 별도 형성하여 실장하여도 좋다.
도 17은 본 명세서에 개시하는 제작 방법으로 제작되는 TFT 기판(2600)을 사용하여 반도체 장치로서 액정 표시 모듈을 구성하는 일례를 도시한 것이다.
도 17은 액정 표시 모듈의 일례이며, TFT 기판(2600)과 대향 기판(2601)이 씰재(2602)에 의하여 고착되고, 그 사이에 TFT 등을 포함하는 화소부(2603), 액정층을 포함하는 표시 소자(2604), 착색층(2605)이 배치됨으로써 표시 영역이 형성된다. 착색층(2605)은 컬러 표시를 행하는 경우에 필요하고, RGB 방식의 경우에는, 적색, 녹색, 청색의 각 색에 대응한 착색층이 각 화소에 대응하여 배치된다. TFT 기판(2600)과 대향 기판(2601)의 외측에는 편광판(2606, 2607), 확산판(2613)이 배치된다. 광원은 냉음극관(2610)과 반사판(2611)에 의하여 구성되고, 회로 기판(2612)은 플렉시블 배선 기판(2609)에 의하여 TFT 기판(2600)의 배선 회로부(2608)와 접속되고, 컨트롤 회로나 전원 회로 등 외부 회로가 내장된다. 또한, 편광판과 액정층 사이에 위상차판을 갖는 상태로 적층하여도 좋다.
액정 표시 모듈에는 TN(Twisted Nematic) 모드, IPS(In-Plane-Switching) 모드, FFS(Fringe Field Switching) 모드, MVA(Multi-domain Vertical Alignment) 모드, PVA(Patterned Vertical Alignment) 모드, ASM(Axially Symmetric aligned Micro-cell) 모드, OCB(Optical Compensated Birefringence) 모드, FLC(Ferroelectric Liquid Crystal) 모드, AFLC(Anti Ferroelectric Liquid Crystal) 모드 등을 사용할 수 있다.
상술한 공정에 의하여, 반도체 장치로서 신뢰성이 높은 액정 표시 패널을 제작할 수 있다.
본 실시형태는 다른 실시형태에 기재한 구성과 적절히 조합하여 실시할 수 있다.
(실시형태 7)
본 명세서에 개시하는 반도체 장치는 가요성을 가지게 함으로써 전자 서적(전자 북), 포스터, 전차 등의 탈 것류의 차내 광고, 신용 카드 등의 각종 카드의 표시부 등에 적용할 수 있다. 전자 서적의 일례를 도 18에 도시한다.
도 18은 전자 서적의 일례를 도시한 것이다. 예를 들어, 전자 서적(2700)은 케이스(2701) 및 케이스(2703)의 2개의 케이스로 구성된다. 케이스(2701) 및 케이스(2703)는 축(軸)부(2711)에 의하여 일체가 되고, 상기 축부(2711)를 축으로 하여 개폐 동작할 수 있다. 이러한 구성을 가짐으로써, 종이로 이루어진 서적처럼 동작할 수 있다.
케이스(2701)에는 표시부(2705)가 내장되고, 케이스(2703)에는 표시부(2707)가 내장된다. 표시부(2705) 및 표시부(2707)는 연속된 화면을 표시하는 구성으로 하여도 좋고, 상이한 화면을 표시하는 구성으로 하여도 좋다. 상이한 화면을 표시하는 구성으로 함으로써, 예를 들어, 오른쪽의 표시부(도 18b에서는 표시부(2705))에 글을 표시하고, 왼쪽의 표시부(도 18에서는 표시부(2707))에 화상을 표시할 수 있다.
또한, 도 18에는 케이스(2701)에 조작부 등을 구비한 예를 도시한다. 예를 들어, 케이스(2701)에 있어서, 전원 스위치(2721), 조작 키(2723), 스피커(2725) 등을 구비한다. 조작키(2723)에 의하여 페이지를 넘길 수 있다. 또한, 케이스의 표시부와 동일 면에 키보드나 포인팅 디바이스 등을 구비하는 구성으로 하여도 좋다. 또한, 케이스의 이면이나 측면에 외부 접속용 단자(이어폰 단자, USB 단자, 또는 AC 어댑터 및 USB 케이블 등의 각종 케이블과 접속할 수 있는 단자 등), 기록 매체 삽입부 등을 구비하는 구성으로 하여도 좋다. 또한, 전자 서적(2700)은 전자 사전으로서의 기능을 갖는 구성으로 하여도 좋다.
또한, 전자 서적(2700)은 무선으로 정보를 송수신할 수 있는 구성으로 하여도 좋다. 무선에 의하여 전자 서적 서버로부터 원하는 서적 데이터 등을 구입하고 다운로드하는 구성으로 할 수도 있다.
(실시형태 8)
본 명세서에서 개시하는 반도체 장치는 다양한 전자기기(게임기도 포함함)에 적용할 수 있다. 전자기기로서는, 예를 들어, 텔레비전 장치(텔레비전, 또는 텔레비전 수신기라고도 함), 컴퓨터용 등의 모니터, 디지털 카메라, 디지털 비디오 카메라 등의 카메라, 디지털 포토 프레임, 휴대 전화기(휴대 전화, 휴대 전화 장치라고도 함), 휴대형 게임기, 휴대 정보 단말, 음향 재생 장치, 파친코(pachinko)기 등의 대형 게임기 등을 들 수 있다.
도 19a는 텔레비전 장치의 일례를 도시한 것이다. 텔레비전 장치(9600)는 케이스(9601)에 표시부(9603)가 내장된다. 표시부(9603)에 영상을 표시할 수 있다. 또한, 여기서는 스탠드(9605)에 의하여 케이스(9601)를 지지한 구성을 도시한다.
텔레비전 장치(9600)의 조작은 케이스(9601)가 구비하는 조작 스위치나, 별체의 리모트 컨트롤러(9610)에 의하여 행할 수 있다. 리모트 컨트롤러(9610)가 구비하는 조작 키(9609)에 의하여 채널이나 음량을 조작할 수 있고, 표시부(9603)에 표시되는 영상을 조작할 수 있다. 또한, 리모트 컨트롤러(9610)에 상기 리모트 컨트롤러(9610)로부터 출력하는 정보를 표시하는 표시부(9607)를 형성하는 구성으로 하여도 좋다.
또한, 텔레비전 장치(9600)는 수신기나 모뎀 등을 구비한 구성으로 한다. 수신기에 의하여 일반의 텔레비전 방송을 수신할 수 있고, 또한 모뎀을 통하여 유선 또는 무선에 의한 통신 네트워크에 접속함으로써, 일 방향(송신자로부터 수신자) 또는 쌍방향(송신자와 수신자간, 또는 수신자끼리 등)의 정보 통신을 행할 수도 있다.
도 19b는 디지털 포토 프레임의 일례를 도시한 것이다. 예를 들어, 디지털 포토 프레임(9700)은 케이스(9701)에 표시부(9703)가 내장된다. 표시부(9703)는 각종 화상을 표시할 수 있고, 예를 들어, 디지털 카메라 등으로 촬영한 화상 데이터를 표시시킴으로써, 일반적인 포토 프레임과 마찬가지로 기능시킬 수 있다.
또한, 디지털 포토 프레임(9700)은 조작부, 외부 접속용 단자(USB 단자, USB 케이블 등의 각종 케이블과 접속할 수 있는 단자 등), 기록 매체 삽입부 등을 구비하는 구성으로 한다. 이들의 구성은 표시부와 동일 면에 내장되어도 좋지만, 측면이나 이면에 구비하면 디자인성이 향상되기 때문에 바람직하다. 예를 들어, 디지털 포토 프레임(9700)의 기록 매체 삽입부에 디지털 카메라를 사용하여 촬영한 화상 데이터를 기억한 메모리를 삽입하여 화상 데이터를 취득하고, 취득한 화상 데이터를 표시부(9703)에 표시시킬 수 있다.
또한, 디지털 포토 프레임(9700)은 무선으로 정보를 송수신할 수 있는 구성으로 하여도 좋다. 무선에 의하여 원하는 화상의 데이터를 취득하여 표시시키는 구성으로 할 수도 있다.
도 20a는 휴대형 게임기이며, 케이스(9881)와 케이스(9891)의 2개의 케이스로 구성되고, 연결부(9893)에 의하여 개폐할 수 있게 연결된다. 케이스(9881)에는 표시부(9882)가 내장되고, 케이스(9891)에는 표시부(9883)가 내장된다. 또한, 도 20a에 도시한 휴대형 게임기는 그 외에 스피커부(9884), 기록 매체 삽입부(9886), LED 램프(9890), 입력 수단(조작키(9885), 접속 단자(9887), 센서(9888)(힘, 변위, 위치, 속도, 가속도, 각속도, 회전수, 거리, 광, 액, 자기, 온도, 화학 물질, 음성, 시간, 경도, 전기장, 전류, 전압, 전력, 방사선, 유량, 습도, 경사도, 진동, 냄새 또는 적외선을 측정하는 기능을 포함한 것), 마이크로 폰(9889)) 등을 구비한다. 물론, 휴대형 게임기의 구성은 상술한 내용에 한정되지 않고, 적어도 본 명세서에 개시되는 반도체 장치를 구비한 구성이면 좋고, 그 외의 부속 설비가 적절히 설치된 구성으로 할 수 있다. 도 20a에 도시한 휴대형 게임기는 기록 매체에 기록되는 프로그램 또는 데이터를 판독하여 표시부에 표시하는 기능이나, 다른 휴대형 게임기와 무선 통신을 행하여 정보를 공유하는 기능을 갖는다. 또한, 도 20a에 도시한 휴대형 게임기가 갖는 기능은 상술한 내용에 한정되지 않고, 다양한 기능을 가질 수 있다.
도 20b는 대형 게임기인 슬롯 머신의 일례를 도시한 것이다. 슬롯 머신(9900)은 케이스(9901)에 표시부(9903)가 내장된다. 또한, 슬롯 머신(9900)은 그 외에 스타트 레버나 스톱 스위치 등의 조작 수단, 코인 투입구, 스피커 등을 구비한다. 물론, 슬롯 머신(9900)의 구성은 상술한 내용에 한정되지 않고, 적어도 본 명세서에 개시하는 반도체 장치를 구비한 구성이면 좋고, 그 외의 부속 설비가 적절히 설치된 구성으로 할 수 있다.
도 21a는 휴대형 컴퓨터의 일례를 도시한 사시도이다.
도 21a의 휴대형 컴퓨터는 상부 케이스(9301)와 하부 케이스(9302)를 접속하는 경첩 유닛을 닫힌 상태로 하여 표시부(9303)를 갖는 상부 케이스(9301)와, 키보드(9304)를 갖는 하부 케이스(9302)를 겹친 상태로 할 수 있어 운반이 편리함과 함께, 사용자가 키보드를 사용하여 입력하는 경우에는, 경첩 유닛을 열린 상태로 하여 표시부(9303)를 보면서 입력 조작을 행할 수 있다.
또한, 하부 케이스(9302)는 키보드(9304) 외에 입력 조작을 행하는 포인팅 디바이스(9306)를 갖는다. 또한, 표시부(9303)를 터치 입력 패널로 하면, 표시부의 일부분에 터치함으로써 입력 조작을 행할 수도 있다. 또한, 하부 케이스(9302)는 CPU나 하드 디스크 등의 연산 기능부를 갖는다. 또한, 하부 케이스(9302)는 다른 기기, 예를 들어, USB의 통신 규격에 준거한 통신 케이블이 삽입되는 외부 접속 포트(9305)를 갖는다.
상부 케이스(9301)에는 상부 케이스(9301) 내부에 슬라이드시켜 수납할 수 있는 표시부(9307)를 더 갖고, 넓은 표시 화면을 실현할 수 있다. 또한, 수납할 수 있는 표시부(9307)의 화면의 방향을 사용자는 조절할 수 있다. 또한, 수납할 수 있는 표시부(9307)를 터치 입력 패널로 하면, 수납할 수 있는 표시부의 일부분에 터치함으로써 입력 조작을 행할 수도 있다.
표시부(9303) 또는 수납할 수 있는 표시부(9307)는 액정 표시 패널, 유기 발광 소자 또는 무기 발광 소자 등의 발광 표시 패널 등의 영상 표시 장치를 사용한다.
또한, 도 21a의 휴대형 컴퓨터는 수신기 등을 구비한 구성으로 하여 텔레비전 방송을 수신하여 영상을 표시부(9303) 또는 표시부(9307)에 표시할 수 있다. 또한, 상부 케이스(9301)와 하부 케이스(9302)를 접속하는 경첩 유닛을 닫힌 상태로 한 채, 표시부(9307)를 슬라이드시켜 화면 전체 면을 노출시키고, 화면 각도를 조절하여 사용자가 텔레비전 방송을 볼 수도 있다. 이 경우에는, 경첩 유닛을 열린 상태로 하여 표시부(9303)를 표시시키지 않고, 또한, 텔레비전 방송을 표시하기 위한 회로만을 기동하기 때문에 소비 전력을 최소한으로 억제할 수 있어, 배터리 용량이 한정된 휴대형 컴퓨터에 유용하다.
또한, 도 21b는 손목 시계와 같이 사용자의 팔이나 손목에 장착할 수 있는 형태를 갖는 휴대 전화의 일례를 도시한 사시도이다.
이 휴대전화는 적어도 전화 기능을 갖는 통신 장치 및 배터리를 갖는 본체, 본체를 팔이나 손목에 장착하기 위한 밴드부(9204), 팔이나 손목에 대한 밴드부(9204)의 고정 상태를 조절하는 조절부(9205), 표시부(9201), 스피커(9207), 및 마이크(9208)로 구성된다.
또한, 본체는 조작 스위치(9203)를 갖고, 전원 입력 스위치나, 표시 전환 스위치나, 촬상 개시 지시 스위치 외에, 예를 들어, 스위치를 누르면 인터넷용의 프로그램이 기동되는 등, 각 기능을 대응시킬 수 있다.
이 휴대 전화의 입력 조작은 표시부(9201)에 손가락이나 입력 펜 등으로 터치하거나, 또는 조작 스위치(9203)를 조작하거나, 또는 마이크(9208)에 음성을 입력함으로써 행해진다. 또한, 도 21b에서는 표시부(9201)에 표시된 표시 버튼(9202)을 도시하고, 손가락 등으로 터치하여 입력을 행할 수 있다.
또한, 본체는 촬영 렌즈를 통하여 결상(結像)되는 피사체상을 전자 화상 신호로 변환하는 촬상 수단을 갖는 카메라부(9206)를 갖는다. 또한, 특히 카메라부는 형성하지 않아도 좋다.
또한, 도 21b에 도시한 휴대 전화는 텔레비전 방송의 수신기 등을 구비한 구성으로 하여 텔레비전 방송을 수신하여 영상을 표시부(9201)에 표시할 수 있고, 또한, 메모리 등의 기억 장치 등을 구비한 구성으로 하여 텔레비전 방송을 메모리에 녹화할 수 있다. 또한, 도 21b에 도시한 휴대 전화는 GPS 등의 위치 정보를 수집할 수 있는 기능을 가져도 좋다.
표시부(9201)는 액정 표시 패널, 유기 발광 소자 또는 무기 발광 소자 등의 발광 표시 패널 등의 영상 표시 장치를 사용한다. 도 21b에 도시한 휴대 전화는 소형이고 또 경량이므로 배터리 용량이 한정되기 때문에, 표시부(9201)에 사용하는 표시 장치는 저소비 전력으로 구동할 수 있는 패널을 사용하는 것이 바람직하다.
또한, 도 21b에서는 "팔이나 손목"에 장착하는 타입의 전자기기를 도시하였지만, 특히 한정되지 않고, 휴대할 수 있는 형상을 갖는 것이면 좋다.
(실시형태 9)
본 실시형태에서는 반도체 장치의 일 형태로서 실시형태 1 내지 실시형태 6에서 제시하는 박막 트랜지스터를 갖는 표시 장치의 예를 도 22 내지 도 35를 사용하여 설명한다. 본 실시형태는 표시 소자로서 액정 소자를 사용한 액정 표시 장치의 예를 도 22 내지 도 35를 사용하여 설명한다. 도 22 내지 도 35의 액정 표시 장치에 사용되는 TFT(628, 629)는 실시형태 1, 실시형태 2, 실시형태 5, 및 실시형태 6에서 제시하는 박막 트랜지스터를 적용할 수 있고, 실시형태 1 내지 실시형태 6에서 제시하는 공정에서 마찬가지로 제작할 수 있는, 전기 특성 및 신뢰성이 높은 박막 트랜지스터이다.
우선, VA(Vertical Alignment)형 액정 표시 장치에 대하여 제시한다. VA형 액정 표시 장치란, 액정 표시 패널의 액정 분자의 배열을 제어하는 방식 중의 1종이다. VA형 액정 표시 장치는 전압이 인가되지 않을 때에 패널 면에 대하여 액정 분자가 수직 방향을 향하는 방식이다. 본 실시형태에서는 특히 화소(픽셀)를 복수의 영역(서브 픽셀)으로 나누어, 분자를 각각 다른 방향으로 배향하도록 의도된다. 이것을 멀티 도메인(Multi-domain)화 또는 멀티 도메인 설계라고 한다. 이하의 설명에서는 멀티 도메인 설계가 고려된 액정 표시 장치에 대하여 설명한다.
도 23 및 도 24는 각각 화소 전극 및 대향 전극을 도시한 것이다. 또한, 도 23은 화소 전극이 형성되는 기판 측의 평면도이고, 도면 중에 도시한 절단선 E-F에 대응하는 단면 구조를 도 22에 도시한다. 또한, 도 24는 대향 전극이 형성되는 기판 측의 평면도이다. 이하의 설명에서는 이들의 도면을 참조하여 설명한다.
도 22는 TFT(628)와 그것에 접속되는 화소 전극층(624), 및 유지 용량부(630)가 형성된 기판(600)과, 대향 전극층(640) 등이 형성되는 대향 기판(601)이 겹쳐 액정이 주입된 상태를 도시한 것이다.
대향 기판(601)에는 착색막(636), 대향 전극층(640)이 형성되고, 대향 전극층(640) 위에 돌기(644)가 형성된다. 화소 전극층(624) 위에는 배향막(648)이 형성되고, 마찬가지로 대향 전극층(640) 및 돌기(644) 위에도 배향막(646)이 형성된다. 기판(600)과 대향 기판(601) 사이에 액정층(650)이 형성된다.
스페이서는 기둥 스페이서를 형성하여도 좋고, 비드(bead) 스페이서를 산포하여도 좋다. 스페이서가 투광성을 갖는 경우에는 기판(600) 위에 형성되는 화소 전극층(624) 위에 형성하여도 좋다.
기판(600) 위에는 TFT(628)와 그것에 접속되는 화소 전극층(624), 및 유지 용량부(630)가 형성된다. 화소 전극층(624)은 TFT(628), 배선(616), 및 유지 용량부(630)를 덮는 절연막(620), 절연막(620)을 덮는 절연막(622)을 각각 관통하는 콘택트 홀(623)을 통하여 배선(618)과 접속된다. TFT(628)는 실시형태 1 내지 실시형태 6에서 제시하는 박막 트랜지스터를 적절히 사용할 수 있다. 또한, 유지 용량부(630)는 TFT(628)의 게이트 배선(602)과 동시에 형성한 제 1 용량 배선(604)과, 게이트 절연층(606)과 배선(618)과 동시에 형성한 제 2 용량 배선(617)으로 구성된다.
화소 전극층(624)과 액정층(650)과 대향 전극층(640)이 겹쳐짐으로써 액정 소자가 형성된다.
도 23에 기판(600) 위의 구조를 도시한다. 화소 전극층(624)은 실시형태 1에서 제시한 재료를 사용하여 형성한다. 화소 전극층(624)에는 슬릿(625)을 형성한다. 슬릿(625)은 액정의 배향을 제어하기 위한 것이다.
도 23에 제시하는 TFT(629)와 그것에 접속되는 화소 전극층(626) 및 유지 용량부(631)는 각각 TFT(628), 화소 전극층(624) 및 유지 용량부(630)와 마찬가지로 형성할 수 있다. TFT(628)와 TFT(629)는 양쪽 모두 배선(616)에 접속된다. 이 액정 표시 패널의 화소(픽셀)는 화소 전극층(624)과 화소 전극층(626)으로 구성된다. 화소 전극층(624)과 화소 전극층(626)은 서브 픽셀이다.
도 24에 대향 기판 측의 평면 구조를 도시한다. 차광막(632) 위에 대향 전극층(640)이 형성된다. 대향 전극층(640)은 화소 전극층(624)과 같은 재료를 사용하여 형성하는 것이 바람직하다. 대향 전극층(640) 위에는 액정의 배향을 제어하는 돌기(644)가 형성된다. 또한, 도 24에 기판(600) 위에 형성되는 화소 전극층(624) 및 화소 전극층(626)을 파선으로 도시하고, 대향 전극층(640)과 화소 전극층(624) 및 화소 전극층(626)이 겹쳐 배치된 상태를 도시한다.
이 화소 구조의 등가 회로를 도 25에 도시한다. TFT(628)와 TFT(629)는 양쪽 모두 게이트 배선(602) 및 배선(616)에 접속된다. 이 경우에는, 용량 배선(604)과 용량 배선(605)의 전위를 다르게 함으로써, 액정 소자(651)와 액정 소자(652)의 동작을 다르게 할 수 있다. 즉, 용량 배선(604)과 용량 배선(605)의 전위를 개별로 제어함으로써 액정의 배향을 정밀하게 제어하여 시야각을 확대한다.
슬릿(625)을 형성한 화소 전극층(624)에 전압을 인가하면, 슬릿(625)의 근방에는 전계 왜곡(electric field distortion; 경사 전계)이 발생한다. 이 슬릿(625)과, 대향 기판(601) 측의 돌기(644)를 교대로 겹치지 않게 배치함으로써, 경사 전계를 효과적으로 발생시켜 액정의 배향을 제어하여 액정이 배향하는 방향을 장소에 따라 상이하게 한다. 즉, 멀티도메인화하여 액정 표시 패널의 시야각을 확대한다.
다음에, 상술한 것과 다른 VA형 액정 표시 장치에 대하여 도 26 내지 도 29를 사용하여 설명한다.
도 26과 도 27은 VA형 액정 표시 패널의 화소 구조를 도시한 것이다. 도 27은 기판(600)의 평면도이고, 도면 중에 도시하는 절단선 Y-Z에 대응하는 단면 구조를 도 26에 도시한다.
이 화소 구조는 하나의 화소에 복수의 화소 전극이 있고, 각각의 화소 전극에 TFT가 접속된다. 각 TFT는 상이한 게이트 신호에 의하여 구동되도록 구성된다. 즉, 멀티도메인 설계된 화소에 있어서, 개개의 화소 전극에 인가하는 신호를 독립적으로 제어하는 구성을 갖는다.
화소 전극층(624)은 절연막(620) 및 절연막(622)을 각각 관통하는 콘택트 홀(623)을 통하여 배선(618)에 의하여 TFT(628)와 접속된다. 또한, 화소 전극층(626)은 절연막(620) 및 절연막(622)을 각각 관통하는 콘택트 홀(627)을 통하여 배선(619)에 의하여 TFT(629)와 접속된다. TFT(628)의 게이트 배선(602)과, TFT(629)의 게이트 배선(603)에는 상이한 게이트 신호를 인가할 수 있도록 분리된다. 한편, 데이터 선으로서 기능하는 배선(616)은 TFT(628)와 TFT(629)에서 공통적으로 사용된다. TFT(628)와 TFT(629)는 실시형태 1 내지 실시형태 6에 제시하는 박막 트랜지스터를 적절히 사용할 수 있다. 또한, 게이트 배선(602), 게이트 배선(603) 위에는 게이트 절연층(606)이 형성된다.
화소 전극층(624)과 화소 전극층(626)의 형상은 다르고, 슬릿(625)에 의하여 분리된다. V자(字) 형상으로 넓어지는 화소 전극층(624)의 외측을 둘러싸도록 화소 전극층(626)이 형성된다. 화소 전극층(624)과 화소 전극층(626)에 인가되는 전압을 TFT(628) 및 TFT(629)에 의하여 다르게 함으로써, 액정의 배향을 제어한다. 이 화소 구조의 등가 회로를 도 29에 도시한다. TFT(628)는 게이트 배선(602)과 접속되고, TFT(629)는 게이트 배선(603)과 접속된다. 또한, TFT(628)와 TFT(629)의 양쪽 모두가 배선(616)과 접속되고, 용량을 통하여 용량 배선(660)에 접속된다. 게이트 배선(602)과 게이트 배선(603)에 상이한 게이트 신호를 인가함으로써, 액정 소자(651)와 액정 소자(652)의 동작을 상이하게 할 수 있다. 즉, TFT(628)와 TFT(629)의 동작을 개별로 제어함으로써 액정의 배향을 정밀하게 제어하여 시야각을 확대할 수 있다.
대향 기판(601)에는 착색막(636), 대향 전극층(640)이 형성된다. 또한, 착색막(636)과 대향 전극층(640) 사이에는 평탄화막(637)이 형성되어 액정의 배향이 불규칙하게 되는 것을 방지한다. 도 28에 대향 기판 측의 구조를 도시한다. 대향 전극층(640)은 다른 화소간에서 공통화되는 전극이고, 슬릿(641)이 형성된다. 이 슬릿(641)과, 화소 전극층(624) 및 화소 전극층(626) 측의 슬릿(625)을 교대로 겹치지 않도록 배치함으로써, 경사 전계를 효과적으로 발생시켜 액정의 배향을 제어할 수 있다. 이로써, 액정이 배향하는 방향을 장소에 따라 다르게 할 수 있어 시야각을 확대한다. 또한, 도 28에 기판(600) 위에 형성되는 화소 전극층(624) 및 화소 전극층(626)을 파선으로 도시하고, 대향 전극층(640)과 화소 전극층(624) 및 화소 전극층(626)이 겹쳐 배치된 상태를 도시한다.
화소 전극층(624) 및 화소 전극층(626) 위에는 배향막(648)이 형성되고, 마찬가지로 대향 전극층(640) 위에도 배향막(646)이 형성된다. 기판(600)과 대향 기판(601) 사이에 액정층(650)이 형성된다. 또한, 화소 전극층(624)과 액정층(650)과 대향 전극층(640)이 겹쳐짐으로써 제 1 액정 소자가 형성된다. 또한, 화소 전극층(626)과 액정층(650)과 대향 전극층(640)이 겹쳐짐으로써, 제 2 액정 소자가 형성된다. 도 30 내지 도 33에서 설명하는 표시 패널의 화소 구조는 하나의 화소에 제 1 액정 소자와 제 2 액정 소자가 형성된 멀티도메인 구조이다.
다음에, 횡전계 방식의 액정 표시 장치에 대하여 제시한다. 횡전계 방식은 셀 내의 액정 분자에 대하여 수평 방향으로 전계를 인가함으로써 액정을 구동하여 계조 표현하는 방식이다. 이 방식에 의하면, 시야각을 약 180도까지 확대할 수 있다. 이하의 설명에서는 횡전계 방식을 채용하는 액정 표시 장치에 대하여 설명한다.
도 30은 전극층(607), TFT(628), TFT(628)에 접속되는 화소 전극층(624)이 형성된 기판(600)과, 대향 기판(601)을 겹치고, 액정을 주입한 상태를 도시한 것이다. 대향 기판(601)에는 착색막(636), 평탄화막(637) 등이 형성된다. 또한, 대향 기판(601) 측에는 대향 전극층은 형성되지 않는다. 또한, 기판(600)과 대향 기판(601) 사이에 배향막(646) 및 배향막(648)을 사이에 두고 액정층(650)이 형성된다.
기판(600) 위에는 전극층(607) 및 전극층(607)에 접속되는 용량 배선(604), 및 TFT(628)가 형성된다. 용량 배선(604)은 TFT(628)의 게이트 배선(602)과 동시에 형성할 수 있다. TFT(628)로서는, 실시형태 1 내지 실시형태 6에서 제시한 박막 트랜지스터를 적용할 수 있다. 전극층(607)은 실시형태 1 내지 실시형태 6에서 제시한 화소 전극층과 같은 재료를 사용할 수 있다. 또한, 전극층(607)은 대략 화소의 형상으로 구획화한 형상으로 형성한다. 또한, 전극층(607) 및 용량 배선(604) 위에는 게이트 절연층(606)이 형성된다.
TFT(628)의 배선(616), 배선(618)이 게이트 절연층(606) 위에 형성된다. 배선(616)은 액정 표시 패널에 있어서 비디오 신호를 입력하는 데이터선이고 일 방향으로 연장되는 배선이며, TFT(628)의 소스 영역 또는 드레인 영역과 접속되고, 소스 및 드레인의 한쪽의 전극이 된다. 배선(618)은 소스 및 드레인의 다른 쪽의 전극이 되고, 화소 전극층(624)과 접속되는 배선이다.
배선(616), 배선(618) 위에 절연막(620)이 형성된다. 또한, 절연막(620) 위에는 절연막(620)에 형성되는 콘택트 홀(623)을 통하여 배선(618)에 접속되는 화소 전극층(624)이 형성된다. 화소 전극층(624)은 실시형태 1 내지 실시형태 6에서 제시한 화소 전극과 같은 재료를 사용하여 형성한다.
이로써, 기판(600) 위에 TFT(628)와 그것에 접속되는 화소 전극층(624)이 형성된다. 또한, 유지 용량은 전극층(607)과 화소 전극층(624) 사이에 형성된다.
도 31은 화소 전극의 구성을 도시한 평면도이다. 도 31에 도시한 절단선 O-P에 대응하는 단면 구조를 도 30에 도시한다. 화소 전극층(624)에는 슬릿(625)이 형성된다. 슬릿(625)은 액정의 배향을 제어하기 위한 것이다. 이 경우에는, 전극층(607)과 제 2 화소 전극층(624) 사이에서 발생한다. 전극층(607)과 화소 전극층(624) 사이에는 게이트 절연층(606)이 형성되지만, 게이트 절연층(606)의 두께는 50nm 내지 200nm이고, 2μm 내지 10μm인 액정층의 두께와 비교하여 충분히 얇기 때문에, 실질적으로 기판(600)과 평행한 방향(수평 방향)으로 전계가 발생한다. 이 전계에 의하여 액정의 배향이 제어된다. 이 기판과 대략 평행한 방향의 전계를 이용하여 액정 분자를 수평으로 회전시킨다. 이 경우에는, 액정 분자는 어느 상태라도 수평이기 때문에, 보는 각도에 따른 콘트라스트 등의 영향은 적고, 시야각이 확대된다. 또한, 전극층(607)과 화소 전극층(624)의 양쪽 모두는 투광성 전극이므로 개구율을 향상시킬 수 있다.
다음에, 횡전계 방식의 액정 표시 장치의 다른 일례에 대하여 제시한다.
도 32와 도 33은 IPS형 액정 표시 장치의 화소 구조를 도시한 것이다. 도 33은 평면도이고, 도면 중에 도시하는 절단선 V-W에 대응하는 단면 구조를 도 32에 도시한다. 이하의 설명에서는 이들 양쪽 모두의 도면을 참조하여 설명한다.
도 32는 TFT(628)와 그것에 접속되는 화소 전극층(624)이 형성된 기판(600)과, 대향 기판(601)을 겹치고, 액정을 주입한 상태를 도시한 것이다. 대향 기판(601)에는 착색막(636), 평탄화막(637) 등이 형성된다. 또한, 대향 기판(601) 측에는 대향 전극층은 형성되지 않는다. 기판(600)과 대향 기판(601) 사이에 배향막(646) 및 배향막(648)을 사이에 두고 액정층(650)이 형성된다.
기판(600) 위에는 공통 전위선(609) 및 TFT(628)가 형성된다. 공통 전위선(609)은 TFT(628)의 게이트 배선(602)과 동시에 형성될 수 있다. TFT(628)로서는 실시형태 1 내지 실시형태 6에서 제시한 박막 트랜지스터를 적용할 수 있다.
TFT(628)의 배선(616), 배선(618)이 게이트 절연층(606) 위에 형성된다. 배선(616)은 액정 표시 패널에 있어서 비디오 신호를 입력하는 데이터선이고, 일 방향으로 연장되는 배선이며, TFT(628)의 소스 영역 또는 드레인 영역과 접속되고, 소스 및 드레인의 한쪽의 전극이 된다. 배선(618)은 소스 및 드레인의 다른 쪽의 전극이 되고, 화소 전극층(624)에 접속되는 배선이다.
배선(616), 배선(618) 위에 절연막(620) 및 절연막(621)이 형성된다. 또한, 절연막(620) 위에는 절연막(620)에 형성되는 콘택트 홀(623)을 통하여 배선(618)에 접속되는 화소 전극층(624)이 형성된다. 화소 전극층(624)은 실시형태 1 내지 실시형태 6에서 제시한 화소 전극과 같은 재료를 사용하여 형성한다. 또한, 도 33에 도시한 바와 같이, 화소 전극층(624)은 공통 전위선(609)과 동시에 형성한 빗 형상의 전극과 횡전계를 발생하도록 형성된다. 또한, 화소 전극층(624)의 빗살 부분이 공통 전위선(609)과 동시에 형성한 빗 형상의 전극과 교대로 겹치지 않도록 형성된다.
화소 전극층(624)에 인가되는 전위와 공통 전위선(609)의 전위 사이에 전계가 발생하면, 이 전계에 의하여 액정의 배향이 제어된다. 이 기판과 대략 평행한 방향의 전계를 이용하여 액정 분자를 수평으로 회전시킨다. 이 경우에는, 액정 분자는 어느 상태라도 수평이기 때문에, 보는 각도에 따른 콘트라스트 등의 영향은 적고, 시야각이 확대된다.
이렇게 하여, 기판(600) 위에 TFT(628)와 그것에 접속되는 화소 전극층(624)이 형성된다. 유지 용량은 공통 전위선(609)과 용량 전극(615) 사이에 게이트 절연층(606)을 형성함으로써 형성한다. 용량 전극(615)과 화소 전극층(624)은 콘택트 홀(633)을 통하여 접속된다.
다음에, TN형 액정 표시 장치의 형태에 대하여 제시한다.
도 34와 도 35는 TN형 액정 표시 장치의 화소 구조를 도시한 것이다. 도 35는 평면도이며, 도면 중에 도시한 절단선 K-L에 대응하는 단면 구조를 도 34에 도시한다. 이하의 설명에서는 이들 양쪽 모두의 도면을 참조하여 설명한다.
화소 전극층(624)은 제 2 게이트 절연층(606b)에 형성되는 콘택트 홀(623) 및 배선(618)을 통하여 TFT(628)와 접속된다. 데이터선으로서 기능하는 배선(616)은 TFT(628)와 접속된다. TFT(628)는 실시형태 1 내지 실시형태 6에 제시하는 TFT의 어느 것을 적용할 수 있다.
화소 전극층(624)은 실시형태 1 내지 실시형태 6에서 제시하는 화소 전극을 사용하여 형성된다. 용량 배선(604)은 TFT(628)의 게이트 배선(602)과 동시에 형성할 수 있다. 게이트 배선(602) 및 용량 배선(604) 위에는 제 1 게이트 절연층(606a), 제 2 게이트 절연층(606b)이 형성된다. 유지 용량은 용량 배선(604)과 용량 전극(615) 사이에 제 1 게이트 절연층(606a), 제 2 게이트 절연층(606b)을 사이에 두고 형성된다. 용량 전극(615)과 화소 전극층(624)은 콘택트 홀(623)을 통하여 접속된다.
대향 기판(601)에는, 착색막(636), 대향 전극층(640)이 형성된다. 또한, 착색막(636)과 대향 전극층(640) 사이에는 평탄화막(637)이 형성되어 액정의 배향이 불규칙하게 되는 것을 방지한다. 액정층(650)은 화소 전극층(624)과 대향 전극층(640) 사이에 배향막(648) 및 배향막(646)을 사이에 두고 형성된다.
화소 전극층(624)과 액정(650)과 대향 전극층(640)이 겹쳐짐으로써 액정 소자가 형성된다.
또한, 착색막(636)은 기판(600) 측에 형성되어도 좋다. 또한, 기판(600)의 박막 트랜지스터가 형성되는 면과 반대의 면에 편광판을 부착시키고, 또한, 대향 기판(601)의 대향 전극층(640)이 형성되는 면과 반대의 면에 편광판을 부착시킨다.
상술한 공정에 의하여, 표시 장치로서 액정 표시 장치를 제작할 수 있다.
100: 기판 102: 게이트 절연층
107: 산화물 절연층 108: 용량 배선층
110: 화소 전극층 111: 도전층
120: 산화물 반도체층 121: 단자
122: 단자 128: 단자 전극
129: 단자 전극 145: 배선층
147: 용량 162: 도전층
165b: 드레인 전극층 196a: 편광판
196b: 편광판 170: 박막 트랜지스터
180: 박막 트랜지스터 190: 기판
191: 절연층 192: 액정층
193: 절연층 194: 대향 전극층
195: 착색층

Claims (12)

  1. 동일 기판 위에 제 1 트랜지스터를 포함하는 구동 회로부와, 제 2 트랜지스터를 포함하는 화소부와, 단자부를 포함하고,
    상기 제 1 트랜지스터 및 상기 제 2 트랜지스터의 각각은:
    기판 위의 게이트 전극층과;
    상기 게이트 전극층 위의 게이트 절연층과;
    상기 게이트 전극층과 겹치는, 상기 게이트 절연층 위의 제 1 산화물 반도체층과;
    상기 제 1 산화물 반도체층과 전기적으로 접속되는, 상기 제 1 산화물 반도체층 위의 제 1 도전층과;
    상기 제 1 산화물 반도체층과 전기적으로 접속되는, 상기 제 1 산화물 반도체층 위의 제 2 도전층과;
    상기 제 1 산화물 반도체층의 단부의 제 1 상면 및 상기 제 1 도전층과 상기 제 2 도전층 사이의 상기 제 1 산화물 반도체층의 제 2 상면과 접촉되는, 상기 제 1 산화물 반도체층과 상기 제 1 도전층과 상기 제 2 도전층 위의 산화물 절연층과;
    상기 산화물 절연층 위의 화소 전극층과;
    상기 화소 전극층 위의 액정층을 포함하고,
    상기 제 1 트랜지스터는 상기 산화물 절연층 위에 상기 제 1 트랜지스터의 상기 제 1 산화물 반도체층과 겹치는 제 3 도전층을 더 포함하고,
    상기 제 2 트랜지스터의 상기 제 2 도전층은 상기 화소 전극층과 전기적으로 접속되고,
    상기 제 1 트랜지스터의 상기 제 1 산화물 반도체층은 제 1 영역 및 제 2 영역을 포함하고,
    상기 제 1 영역은 상기 제 1 트랜지스터에서의 상기 게이트 전극층, 상기 제 1 도전층, 및 상기 제 3 도전층과 겹치고,
    상기 제 2 영역은 상기 제 1 트랜지스터에서의 상기 게이트 전극층, 상기 제 2 도전층, 및 상기 제 3 도전층과 겹치고,
    상기 제 1 트랜지스터의 상기 제 1 산화물 반도체층은 상기 제 1 영역과 상기 제 2 영역 사이의 제 3 영역을 포함하고,
    상기 제 3 영역의 저항은 상기 제 1 영역의 저항 및 상기 제 2 영역의 저항보다 높고,
    상기 단자부는 상기 기판의 주변에 위치되고,
    상기 단자부는:
    상기 게이트 절연층 아래의 제 4 도전층과;
    상기 게이트 절연층 위의 제 2 산화물 반도체층과;
    상기 제 2 산화물 반도체층 위의 제 5 도전층과;
    상기 제 5 도전층에 전기적으로 접속된 제 6 도전층을 포함하는, 반도체 장치.
  2. 제 1 항에 있어서,
    상기 제 1 도전층과 상기 제 1 산화물 반도체층 사이의 제 1 산화물 도전층과, 상기 제 2 도전층과 상기 제 1 산화물 반도체층 사이의 제 2 산화물 도전층을 더 포함하고,
    상기 제 1 산화물 도전층 및 상기 제 2 산화물 도전층의 각각은 산화아연, 산화아연알루미늄, 산질화아연알루미늄, 또는 산화아연갈륨을 포함하는, 반도체 장치.
  3. 삭제
  4. 제 1 항에 있어서,
    상기 화소 전극층은 산화인듐, 산화인듐산화주석 합금, 산화인듐산화아연 합금, 또는 산화아연을 포함하는, 반도체 장치.
  5. 제 1 항에 있어서,
    상기 제 2 트랜지스터의 상기 제 1 도전층과 상기 제 2 도전층은 Al, Cr, Cu, Ta, Ti, Mo 또는 W 중에서 선택되는 원소를 포함하는 막, 상기 원소들의 합금막, 또는 상기 원소들의 적층막으로 형성되는, 반도체 장치.
  6. 동일 기판 위에 제 1 트랜지스터를 포함하는 구동 회로부와, 제 2 트랜지스터를 포함하는 화소부와, 단자부를 포함하고,
    상기 제 1 트랜지스터 및 상기 제 2 트랜지스터의 각각은:
    기판 위의 게이트 전극층과;
    상기 게이트 전극층 위의 게이트 절연층과;
    상기 게이트 절연층 위의 제 1 산화물 반도체층과;
    단부가 상기 제 1 산화물 반도체층의 단부보다 내측에 위치하는 형상을 갖는, 상기 제 1 산화물 반도체층 위의 소스 전극층과;
    단부가 상기 제 1 산화물 반도체층의 단부보다 내측에 위치하는 형상을 갖는, 상기 제 1 산화물 반도체층 위의 드레인 전극층과;
    상기 제 1 산화물 반도체층, 상기 소스 전극층, 및 상기 드레인 전극층 위의 산화물 절연층과;
    상기 산화물 절연층 위의 화소 전극층과;
    상기 화소 전극층 위의 액정층을 포함하고,
    상기 제 1 트랜지스터는 상기 산화물 절연층 위에 상기 제 1 트랜지스터의 상기 제 1 산화물 반도체층과 겹치는 도전층을 더 포함하고,
    상기 제 2 트랜지스터는 상기 화소 전극층과 전기적으로 접속되고,
    상기 제 1 트랜지스터의 상기 제 1 산화물 반도체층은 제 1 영역 및 제 2 영역을 포함하고,
    상기 제 1 영역은 상기 제 1 트랜지스터에서의 상기 게이트 전극층, 상기 소스 전극층, 및 상기 도전층과 겹치고,
    상기 제 2 영역은 상기 제 1 트랜지스터에서의 상기 게이트 전극층, 상기 드레인 전극층, 및 상기 도전층과 겹치고,
    상기 제 1 트랜지스터의 상기 제 1 산화물 반도체층은 상기 제 1 영역과 상기 제 2 영역 사이의 제 3 영역을 포함하고,
    상기 제 3 영역의 저항은 상기 제 1 영역의 저항 및 상기 제 2 영역의 저항보다 높고,
    상기 단자부는 상기 기판의 주변에 위치되고,
    상기 단자부는:
    상기 게이트 절연층 아래의 제 4 도전층과;
    상기 게이트 절연층 위의 제 2 산화물 반도체층과;
    상기 제 2 산화물 반도체층 위의 제 5 도전층과;
    상기 제 5 도전층에 전기적으로 접속된 제 6 도전층을 포함하는,
    반도체 장치.
  7. 제 6 항에 있어서,
    상기 소스 전극층과 상기 제 1 산화물 반도체층에 접촉되는 제 1 산화물 도전층과;
    상기 드레인 전극층과 상기 제 1 산화물 반도체층에 접촉되는 제 2 산화물 도전층을 더 포함하고,
    상기 제 1 산화물 도전층 및 상기 제 2 산화물 도전층의 각각은 산화아연, 산화아연알루미늄, 산질화아연알루미늄, 또는 산화아연갈륨을 포함하는, 반도체 장치.
  8. 제 1 항 또는 제 6 항에 있어서,
    상기 게이트 절연층은 산화실리콘층, 산화질화실리콘층, 또는 산화알루미늄층의 단층 구조 또는 적층 구조를 갖는, 반도체 장치.
  9. 제 6 항에 있어서,
    상시 화소 전극층 및 상기 도전층은 산화인듐, 산화인듐산화주석 합금, 산화인듐산화아연 합금, 또는 산화아연을 포함하는, 반도체 장치.
  10. 제 6 항에 있어서,
    상기 제 2 트랜지스터의 상기 소스 전극층과 상기 드레인 전극층은 Al, Cr, Cu, Ta, Ti, Mo, 또는 W 중에서 선택되는 원소를 포함하는 막, 상기 원소들의 합금막, 또는 상기 원소들의 적층막으로 형성되는, 반도체 장치.
  11. 삭제
  12. 제 1 항 또는 제 6 항에 있어서,
    상기 제 1 산화물 반도체층은 산소 과잉 상태의 영역을 포함하는, 반도체 장치.
KR1020100075172A 2009-08-07 2010-08-04 반도체 장치 및 그 제작 방법 Active KR101762105B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JPJP-P-2009-185318 2009-08-07
JP2009185318 2009-08-07

Related Child Applications (1)

Application Number Title Priority Date Filing Date
KR1020150109997A Division KR101802737B1 (ko) 2009-08-07 2015-08-04 반도체 장치 및 그 제작 방법

Publications (2)

Publication Number Publication Date
KR20110015381A KR20110015381A (ko) 2011-02-15
KR101762105B1 true KR101762105B1 (ko) 2017-07-27

Family

ID=43534145

Family Applications (4)

Application Number Title Priority Date Filing Date
KR1020100075172A Active KR101762105B1 (ko) 2009-08-07 2010-08-04 반도체 장치 및 그 제작 방법
KR1020150109997A Active KR101802737B1 (ko) 2009-08-07 2015-08-04 반도체 장치 및 그 제작 방법
KR1020170156330A Active KR101899311B1 (ko) 2009-08-07 2017-11-22 반도체 장치 및 그 제작 방법
KR1020180107008A Active KR102005257B1 (ko) 2009-08-07 2018-09-07 표시 장치

Family Applications After (3)

Application Number Title Priority Date Filing Date
KR1020150109997A Active KR101802737B1 (ko) 2009-08-07 2015-08-04 반도체 장치 및 그 제작 방법
KR1020170156330A Active KR101899311B1 (ko) 2009-08-07 2017-11-22 반도체 장치 및 그 제작 방법
KR1020180107008A Active KR102005257B1 (ko) 2009-08-07 2018-09-07 표시 장치

Country Status (5)

Country Link
US (3) US8502220B2 (ko)
JP (9) JP5552395B2 (ko)
KR (4) KR101762105B1 (ko)
CN (2) CN104617103B (ko)
TW (2) TWI634642B (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20230116067A (ko) * 2012-04-06 2023-08-03 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제작 방법

Families Citing this family (82)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8193096B2 (en) 2004-12-13 2012-06-05 Novellus Systems, Inc. High dose implantation strip (HDIS) in H2 base chemistry
EP2284891B1 (en) 2009-08-07 2019-07-24 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device and manufacturing method thereof
JP5663231B2 (ja) * 2009-08-07 2015-02-04 株式会社半導体エネルギー研究所 発光装置
US8115883B2 (en) 2009-08-27 2012-02-14 Semiconductor Energy Laboratory Co., Ltd. Display device and method for manufacturing the same
WO2011027702A1 (en) * 2009-09-04 2011-03-10 Semiconductor Energy Laboratory Co., Ltd. Light-emitting device and method for manufacturing the same
WO2011027701A1 (en) * 2009-09-04 2011-03-10 Semiconductor Energy Laboratory Co., Ltd. Light-emitting device and method for manufacturing the same
WO2011027676A1 (en) * 2009-09-04 2011-03-10 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
WO2011043164A1 (en) 2009-10-09 2011-04-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the semiconductor device
CN102598279B (zh) * 2009-11-06 2015-10-07 株式会社半导体能源研究所 半导体装置
CN102598284B (zh) * 2009-11-06 2015-04-15 株式会社半导体能源研究所 半导体器件
KR101802406B1 (ko) 2009-11-27 2017-11-28 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작방법
US20110143548A1 (en) 2009-12-11 2011-06-16 David Cheung Ultra low silicon loss high dose implant strip
KR102276768B1 (ko) 2010-04-02 2021-07-13 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
TWI412856B (zh) * 2010-07-29 2013-10-21 Chunghwa Picture Tubes Ltd 液晶顯示面板之薄膜電晶體基板與其製作方法
DE112011102837B4 (de) 2010-08-27 2021-03-11 Semiconductor Energy Laboratory Co., Ltd. Speichereinrichtung und Halbleitereinrichtung mit Doppelgate und Oxidhalbleiter
US8766253B2 (en) * 2010-09-10 2014-07-01 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US8647919B2 (en) * 2010-09-13 2014-02-11 Semiconductor Energy Laboratory Co., Ltd. Light-emitting display device and method for manufacturing the same
KR20140054465A (ko) * 2010-09-15 2014-05-08 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 표시 장치
CN103270601B (zh) * 2010-12-20 2016-02-24 夏普株式会社 半导体装置和显示装置
US8536571B2 (en) 2011-01-12 2013-09-17 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device
TWI535032B (zh) 2011-01-12 2016-05-21 半導體能源研究所股份有限公司 半導體裝置的製造方法
US8921948B2 (en) 2011-01-12 2014-12-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US9082860B2 (en) * 2011-03-31 2015-07-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
WO2012137721A1 (ja) * 2011-04-07 2012-10-11 シャープ株式会社 液晶表示パネルおよびそれを備える液晶表示装置
US9093538B2 (en) * 2011-04-08 2015-07-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
TWI743509B (zh) 2011-05-05 2021-10-21 日商半導體能源研究所股份有限公司 半導體裝置及其製造方法
TWI614995B (zh) * 2011-05-20 2018-02-11 半導體能源研究所股份有限公司 鎖相迴路及使用此鎖相迴路之半導體裝置
US20120298998A1 (en) 2011-05-25 2012-11-29 Semiconductor Energy Laboratory Co., Ltd. Method for forming oxide semiconductor film, semiconductor device, and method for manufacturing semiconductor device
KR20140003315A (ko) * 2011-06-08 2014-01-09 가부시키가이샤 한도오따이 에네루기 켄큐쇼 스퍼터링 타겟, 스퍼터링 타겟의 제조 방법 및 박막의 형성 방법
KR102014876B1 (ko) * 2011-07-08 2019-08-27 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법
US9261746B2 (en) * 2011-08-10 2016-02-16 Sharp Kabushiki Kaisha Liquid crystal display device and manufacturing method of liquid crystal display device
US9613825B2 (en) * 2011-08-26 2017-04-04 Novellus Systems, Inc. Photoresist strip processes for improved device integrity
JP2013093565A (ja) 2011-10-07 2013-05-16 Semiconductor Energy Lab Co Ltd 半導体装置
KR20130043063A (ko) 2011-10-19 2013-04-29 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법
US8829528B2 (en) * 2011-11-25 2014-09-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device including groove portion extending beyond pixel electrode
KR101968115B1 (ko) 2012-04-23 2019-08-13 엘지디스플레이 주식회사 어레이 기판 및 이의 제조방법
JP2014045175A (ja) * 2012-08-02 2014-03-13 Semiconductor Energy Lab Co Ltd 半導体装置
TWI637517B (zh) 2012-10-24 2018-10-01 半導體能源研究所股份有限公司 半導體裝置及其製造方法
US10566455B2 (en) 2013-03-28 2020-02-18 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US20140374744A1 (en) * 2013-06-19 2014-12-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR102090713B1 (ko) * 2013-06-25 2020-03-19 삼성디스플레이 주식회사 가요성 표시 패널 및 상기 가요성 표시 패널의 제조 방법
US9818763B2 (en) 2013-07-12 2017-11-14 Semiconductor Energy Laboratory Co., Ltd. Display device and method for manufacturing display device
CN103353633B (zh) * 2013-08-05 2016-04-06 武汉邮电科学研究院 波长选择开关和波长选择方法
JP2015179247A (ja) 2013-10-22 2015-10-08 株式会社半導体エネルギー研究所 表示装置
CN103745955B (zh) * 2014-01-03 2017-01-25 京东方科技集团股份有限公司 显示装置、阵列基板及其制造方法
US20150263140A1 (en) * 2014-03-14 2015-09-17 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
US9514954B2 (en) 2014-06-10 2016-12-06 Lam Research Corporation Peroxide-vapor treatment for enhancing photoresist-strip performance and modifying organic films
JP6758844B2 (ja) * 2015-02-13 2020-09-23 株式会社半導体エネルギー研究所 表示装置
CN104752343B (zh) * 2015-04-14 2017-07-28 深圳市华星光电技术有限公司 双栅极氧化物半导体tft基板的制作方法及其结构
JP6723225B2 (ja) * 2015-04-20 2020-07-15 株式会社半導体エネルギー研究所 半導体装置および電子機器
CN107851728B (zh) 2015-07-23 2020-07-14 株式会社半导体能源研究所 显示装置、模块及电子设备
KR102472867B1 (ko) 2015-09-22 2022-12-02 삼성디스플레이 주식회사 표시장치
JP2017108132A (ja) * 2015-12-09 2017-06-15 株式会社リコー 半導体装置、表示素子、表示装置、システム
SG10201701689UA (en) 2016-03-18 2017-10-30 Semiconductor Energy Lab Semiconductor device, semiconductor wafer, and electronic device
KR102493218B1 (ko) * 2016-04-04 2023-01-30 삼성디스플레이 주식회사 액정 표시 장치
KR102378976B1 (ko) * 2016-05-18 2022-03-24 가부시키가이샤 한도오따이 에네루기 켄큐쇼 박리 방법, 표시 장치, 모듈, 및 전자 기기
KR102359245B1 (ko) * 2016-07-08 2022-02-04 가부시키가이샤 한도오따이 에네루기 켄큐쇼 전자 기기
TW201804613A (zh) * 2016-07-26 2018-02-01 聯華電子股份有限公司 氧化物半導體裝置
CN109643735B (zh) * 2016-09-12 2022-12-16 株式会社半导体能源研究所 显示装置及电子设备
JP6581057B2 (ja) * 2016-09-14 2019-09-25 株式会社東芝 半導体装置、半導体記憶装置及び固体撮像装置
KR20230107411A (ko) 2016-10-07 2023-07-14 가부시키가이샤 한도오따이 에네루기 켄큐쇼 유리 기판의 세정 방법, 반도체 장치의 제작 방법,및 유리 기판
JP6932598B2 (ja) * 2017-09-25 2021-09-08 株式会社ジャパンディスプレイ 表示装置
WO2019135147A1 (ja) 2018-01-05 2019-07-11 株式会社半導体エネルギー研究所 表示装置、表示モジュール、及び電子機器
CN107957822A (zh) * 2018-01-11 2018-04-24 京东方科技集团股份有限公司 阵列基板及其制造方法、触控显示面板、触控显示装置
KR102637791B1 (ko) * 2018-02-13 2024-02-19 삼성디스플레이 주식회사 디스플레이 장치
JP7190729B2 (ja) 2018-08-31 2022-12-16 三国電子有限会社 キャリア注入量制御電極を有する有機エレクトロルミネセンス素子
US20200073155A1 (en) * 2018-08-31 2020-03-05 Sharp Kabushiki Kaisha Electronic component board, display panel, and method of producing them
JP7246681B2 (ja) 2018-09-26 2023-03-28 三国電子有限会社 トランジスタ及びトランジスタの製造方法、並びにトランジスタを含む表示装置
CN109637932B (zh) * 2018-11-30 2020-11-10 武汉华星光电技术有限公司 薄膜晶体管及其制备方法
CN109638049B (zh) 2018-12-13 2021-06-01 武汉华星光电半导体显示技术有限公司 显示面板
KR102760140B1 (ko) * 2019-02-11 2025-01-24 삼성디스플레이 주식회사 표시 장치
KR20220006541A (ko) 2019-05-10 2022-01-17 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치 및 전자 기기
CN110373589B (zh) * 2019-07-08 2021-06-15 中国科学院物理研究所 W-Cr合金和包含W-Cr合金的纯自旋流器件
JP2021027199A (ja) * 2019-08-06 2021-02-22 株式会社ジャパンディスプレイ 表示装置及びその製造方法
JP7444436B2 (ja) * 2020-02-05 2024-03-06 三国電子有限会社 液晶表示装置
KR102766120B1 (ko) * 2020-06-05 2025-02-13 삼성디스플레이 주식회사 표시 장치
JP7520690B2 (ja) * 2020-10-26 2024-07-23 株式会社ジャパンディスプレイ 表示装置
CN112951830B (zh) * 2021-02-01 2023-02-07 泉芯集成电路制造(济南)有限公司 集成电路器件、存储器和电子设备
JP7621859B2 (ja) * 2021-03-29 2025-01-27 株式会社ジャパンディスプレイ 表示装置
US11699391B2 (en) 2021-05-13 2023-07-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, display apparatus, and electronic device
KR20240095556A (ko) * 2022-11-30 2024-06-26 삼성디스플레이 주식회사 표시 장치
TWI823754B (zh) * 2023-01-17 2023-11-21 友達光電股份有限公司 畫素結構

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004047566A (ja) * 2002-07-09 2004-02-12 Sharp Corp 電界効果型トランジスタ、その製造方法及び画像表示装置
JP2007316110A (ja) * 2006-05-23 2007-12-06 Epson Imaging Devices Corp 電気光学装置、電子機器、および電気光学装置の製造方法
JP2009010362A (ja) * 2007-05-31 2009-01-15 Canon Inc 酸化物半導体を用いた薄膜トランジスタの製造方法
JP2009021612A (ja) * 2005-09-29 2009-01-29 Semiconductor Energy Lab Co Ltd 半導体装置及びその作製方法

Family Cites Families (165)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58115850A (ja) * 1981-12-28 1983-07-09 Seiko Epson Corp アクテイブマトリツクスパネル
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JP2776083B2 (ja) 1991-08-23 1998-07-16 日本電気株式会社 液晶表示装置およびその製造方法
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JPH06202156A (ja) * 1992-12-28 1994-07-22 Sharp Corp ドライバーモノリシック駆動素子
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
KR100394896B1 (ko) 1995-08-03 2003-11-28 코닌클리케 필립스 일렉트로닉스 엔.브이. 투명스위칭소자를포함하는반도체장치
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JP3702096B2 (ja) 1998-06-08 2005-10-05 三洋電機株式会社 薄膜トランジスタ及び表示装置
JP3592535B2 (ja) * 1998-07-16 2004-11-24 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
KR100425858B1 (ko) * 1998-07-30 2004-08-09 엘지.필립스 엘시디 주식회사 박막트랜지스터및그제조방법
JP2000111945A (ja) * 1998-10-01 2000-04-21 Sony Corp 電気光学装置、電気光学装置用の駆動基板、及びこれらの製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP4238956B2 (ja) * 2000-01-12 2009-03-18 エルジー ディスプレイ カンパニー リミテッド 銅配線基板及びその製造方法並びに液晶表示装置
JP4993822B2 (ja) * 2000-06-19 2012-08-08 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP4414568B2 (ja) * 2000-07-24 2010-02-10 三菱電機株式会社 液晶表示装置のｔｆｔアレイ基板製造方法
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
WO2002047061A1 (fr) 2000-12-06 2002-06-13 Sony Corporation Circuit generateur d'horloge destine a un affichage et affichage comprenant ce dernier
JP2002175053A (ja) 2000-12-07 2002-06-21 Sony Corp アクティブマトリクス型表示装置およびこれを用いた携帯端末
JP4739510B2 (ja) * 2000-12-15 2011-08-03 株式会社半導体エネルギー研究所 半導体装置およびその作製方法
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP2003029293A (ja) 2001-07-13 2003-01-29 Minolta Co Ltd 積層型表示装置及びその製造方法
JP2006191127A (ja) * 2001-07-17 2006-07-20 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
JP2003069028A (ja) 2001-08-27 2003-03-07 Casio Comput Co Ltd 薄膜トランジスタパネル
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
WO2003040441A1 (fr) 2001-11-05 2003-05-15 Japan Science And Technology Agency Film mince monocristallin homologue a super-reseau naturel, procede de preparation et dispositif dans lequel est utilise ledit film mince monocristallin
JP2003179069A (ja) * 2001-12-12 2003-06-27 Matsushita Electric Ind Co Ltd 薄膜トランジスタ、液晶表示装置、有機エレクトロルミネッセンス素子、ならびに表示装置用基板およびその製造方法
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
CN1445821A (zh) 2002-03-15 2003-10-01 三洋电机株式会社 ZnO膜和ZnO半导体层的形成方法、半导体元件及其制造方法
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP4310969B2 (ja) * 2002-06-13 2009-08-12 カシオ計算機株式会社 アクティブ基板の配線構造及び指紋読取装置
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
TWI232991B (en) 2002-11-15 2005-05-21 Nec Lcd Technologies Ltd Method for manufacturing an LCD device
JP4651929B2 (ja) * 2002-11-15 2011-03-16 Ｎｅｃ液晶テクノロジー株式会社 液晶表示装置の製造方法
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
KR20050022525A (ko) 2003-09-02 2005-03-08 삼성전자주식회사 면광원 장치, 이의 제조 방법 및 이를 이용한 액정표시장치
JP2005101141A (ja) * 2003-09-24 2005-04-14 Renesas Technology Corp 半導体集積回路装置およびその製造方法
KR100957585B1 (ko) * 2003-10-15 2010-05-13 삼성전자주식회사 광 감지부를 갖는 전자 디스플레이 장치
US20070171157A1 (en) 2003-10-15 2007-07-26 Samsung Electronics Co., Ltd Display apparatus having photo sensor
US20050170643A1 (en) * 2004-01-29 2005-08-04 Semiconductor Energy Laboratory Co., Ltd. Forming method of contact hole, and manufacturing method of semiconductor device, liquid crystal display device and EL display device
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
CN1998087B (zh) 2004-03-12 2014-12-31 独立行政法人科学技术振兴机构 非晶形氧化物和薄膜晶体管
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
EP2453481B1 (en) 2004-11-10 2017-01-11 Canon Kabushiki Kaisha Field effect transistor with amorphous oxide
KR100953596B1 (ko) 2004-11-10 2010-04-21 캐논 가부시끼가이샤 발광장치
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
AU2005302964B2 (en) 2004-11-10 2010-11-04 Canon Kabushiki Kaisha Field effect transistor employing an amorphous oxide
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI505473B (zh) 2005-01-28 2015-10-21 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
TWI445178B (zh) 2005-01-28 2014-07-11 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
US7544967B2 (en) 2005-03-28 2009-06-09 Massachusetts Institute Of Technology Low voltage flexible organic/transparent transistor for selective gas sensing, photodetecting and CMOS device applications
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
KR20060121370A (ko) * 2005-05-24 2006-11-29 삼성전자주식회사 액정표시장치의 제조방법과 이에 의한 액정표시장치
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
CN100533238C (zh) * 2005-08-02 2009-08-26 爱普生映像元器件有限公司 电光装置及电子设备
JP4039446B2 (ja) 2005-08-02 2008-01-30 エプソンイメージングデバイス株式会社 電気光学装置及び電子機器
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
KR100729043B1 (ko) 2005-09-14 2007-06-14 삼성에스디아이 주식회사 투명 박막 트랜지스터 및 그의 제조방법
JP5078246B2 (ja) 2005-09-29 2012-11-21 株式会社半導体エネルギー研究所 半導体装置、及び半導体装置の作製方法
JP5064747B2 (ja) * 2005-09-29 2012-10-31 株式会社半導体エネルギー研究所 半導体装置、電気泳動表示装置、表示モジュール、電子機器、及び半導体装置の作製方法
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
JP5129473B2 (ja) 2005-11-15 2013-01-30 富士フイルム株式会社 放射線検出器
CN101577231B (zh) 2005-11-15 2013-01-02 株式会社半导体能源研究所 半导体器件及其制造方法
US7745798B2 (en) 2005-11-15 2010-06-29 Fujifilm Corporation Dual-phosphor flat panel radiation detector
KR100732849B1 (ko) 2005-12-21 2007-06-27 삼성에스디아이 주식회사 유기 발광 표시장치
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
WO2007142167A1 (en) * 2006-06-02 2007-12-13 Kochi Industrial Promotion Center Semiconductor device including an oxide semiconductor thin film layer of zinc oxide and manufacturing method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP5127183B2 (ja) * 2006-08-23 2013-01-23 キヤノン株式会社 アモルファス酸化物半導体膜を用いた薄膜トランジスタの製造方法
JP4179393B2 (ja) 2006-09-14 2008-11-12 エプソンイメージングデバイス株式会社 表示装置及びその製造方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
JP2008112136A (ja) * 2006-10-04 2008-05-15 Mitsubishi Electric Corp 表示装置及びその製造方法
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
WO2008069255A1 (en) 2006-12-05 2008-06-12 Canon Kabushiki Kaisha Method for manufacturing thin film transistor using oxide semiconductor and display apparatus
KR101146574B1 (ko) 2006-12-05 2012-05-16 캐논 가부시끼가이샤 산화물 반도체를 이용한 박막 트랜지스터의 제조방법 및 표시장치
JP5305630B2 (ja) 2006-12-05 2013-10-02 キヤノン株式会社 ボトムゲート型薄膜トランジスタの製造方法及び表示装置の製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
JP5197058B2 (ja) 2007-04-09 2013-05-15 キヤノン株式会社 発光装置とその作製方法
WO2008126879A1 (en) * 2007-04-09 2008-10-23 Canon Kabushiki Kaisha Light-emitting apparatus and production method thereof
KR20080092716A (ko) * 2007-04-13 2008-10-16 삼성전자주식회사 유기 발광 소자 및 이를 포함하는 유기 발광 표시 장치
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
CN101663762B (zh) 2007-04-25 2011-09-21 佳能株式会社 氧氮化物半导体
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
JP5406449B2 (ja) * 2007-05-30 2014-02-05 キヤノン株式会社 酸化物半導体を用いた薄膜トランジスタの製造方法および表示装置
JP5324837B2 (ja) * 2007-06-22 2013-10-23 株式会社半導体エネルギー研究所 表示装置の作製方法
US8354674B2 (en) * 2007-06-29 2013-01-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device wherein a property of a first semiconductor layer is different from a property of a second semiconductor layer
US7738050B2 (en) 2007-07-06 2010-06-15 Semiconductor Energy Laboratory Co., Ltd Liquid crystal display device
JP5331407B2 (ja) 2007-08-17 2013-10-30 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP5354999B2 (ja) * 2007-09-26 2013-11-27 キヤノン株式会社 電界効果型トランジスタの製造方法
KR20090041506A (ko) * 2007-10-24 2009-04-29 엘지전자 주식회사 박막 트랜지스터 및 이를 포함하는 표시장치
JP5377940B2 (ja) 2007-12-03 2013-12-25 株式会社半導体エネルギー研究所 半導体装置
KR101455308B1 (ko) * 2007-12-03 2014-10-27 가부시키가이샤 한도오따이 에네루기 켄큐쇼 박막 트랜지스터의 제작 방법 및 표시 장치의 제작 방법
US8202365B2 (en) 2007-12-17 2012-06-19 Fujifilm Corporation Process for producing oriented inorganic crystalline film, and semiconductor device using the oriented inorganic crystalline film
JP5264197B2 (ja) * 2008-01-23 2013-08-14 キヤノン株式会社 薄膜トランジスタ
WO2009093625A1 (ja) * 2008-01-23 2009-07-30 Idemitsu Kosan Co., Ltd. 電界効果型トランジスタ及びその製造方法、それを用いた表示装置、並びに半導体装置
US8586979B2 (en) 2008-02-01 2013-11-19 Samsung Electronics Co., Ltd. Oxide semiconductor transistor and method of manufacturing the same
EP2086013B1 (en) * 2008-02-01 2018-05-23 Samsung Electronics Co., Ltd. Oxide semiconductor transistor
JP5540517B2 (ja) 2008-02-22 2014-07-02 凸版印刷株式会社 画像表示装置
JP2009265271A (ja) 2008-04-23 2009-11-12 Nippon Shokubai Co Ltd 電気光学表示装置
US9041202B2 (en) 2008-05-16 2015-05-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method of the same
JP5414213B2 (ja) * 2008-07-18 2014-02-12 株式会社ジャパンディスプレイ 画像表示装置およびその製造方法
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
US8106400B2 (en) 2008-10-24 2012-01-31 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
KR101732859B1 (ko) 2009-06-30 2017-05-04 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 제조 방법
KR102798889B1 (ko) 2009-07-10 2025-04-23 가부시키가이샤 한도오따이 에네루기 켄큐쇼 액정 표시 장치의 제작 방법
KR101739154B1 (ko) 2009-07-17 2017-05-23 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제조 방법
WO2011007677A1 (en) 2009-07-17 2011-01-20 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004047566A (ja) * 2002-07-09 2004-02-12 Sharp Corp 電界効果型トランジスタ、その製造方法及び画像表示装置
JP2009021612A (ja) * 2005-09-29 2009-01-29 Semiconductor Energy Lab Co Ltd 半導体装置及びその作製方法
JP2007316110A (ja) * 2006-05-23 2007-12-06 Epson Imaging Devices Corp 電気光学装置、電子機器、および電気光学装置の製造方法
JP2009010362A (ja) * 2007-05-31 2009-01-15 Canon Inc 酸化物半導体を用いた薄膜トランジスタの製造方法

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20230116067A (ko) * 2012-04-06 2023-08-03 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제작 방법
KR102686210B1 (ko) 2012-04-06 2024-07-19 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR20240115342A (ko) * 2012-04-06 2024-07-25 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR102738601B1 (ko) 2012-04-06 2024-12-06 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US12414334B2 (en) 2012-04-06 2025-09-09 Semiconductor Energy Laboratory Co., Ltd. Insulating film, method for manufacturing semiconductor device, and semiconductor device

Also Published As

Publication number Publication date
JP7451599B2 (ja) 2024-03-18
US9466756B2 (en) 2016-10-11
KR20180103792A (ko) 2018-09-19
JP5989032B2 (ja) 2016-09-07
KR102005257B1 (ko) 2019-07-31
JP2021039354A (ja) 2021-03-11
JP2020046677A (ja) 2020-03-26
KR20110015381A (ko) 2011-02-15
TW201133788A (en) 2011-10-01
US20170005118A1 (en) 2017-01-05
KR20170132117A (ko) 2017-12-01
JP2016136633A (ja) 2016-07-28
CN104617103B (zh) 2018-04-10
JP2011054957A (ja) 2011-03-17
CN101997003A (zh) 2011-03-30
JP2022122900A (ja) 2022-08-23
CN101997003B (zh) 2015-02-04
US20110031493A1 (en) 2011-02-10
TWI559501B (zh) 2016-11-21
JP7079307B2 (ja) 2022-06-01
JP5552395B2 (ja) 2014-07-16
JP2014197691A (ja) 2014-10-16
KR101802737B1 (ko) 2017-11-29
JP2019216259A (ja) 2019-12-19
CN104617103A (zh) 2015-05-13
US20130302924A1 (en) 2013-11-14
KR101899311B1 (ko) 2018-09-18
JP6216818B2 (ja) 2017-10-18
US10243005B2 (en) 2019-03-26
TWI634642B (zh) 2018-09-01
US8502220B2 (en) 2013-08-06
JP2018032864A (ja) 2018-03-01
JP2024072838A (ja) 2024-05-28
JP6626598B2 (ja) 2019-12-25
TW201603240A (zh) 2016-01-16
KR20150093644A (ko) 2015-08-18

Similar Documents

Publication Publication Date Title
KR102005257B1 (ko) 표시 장치
US9837442B2 (en) Semiconductor device comprising a plurality of N-channel transistors wherein the oxide semiconductor layer comprises a portion being in an oxygen-excess state

Legal Events

Date Code Title Description
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 20100804

PG1501 Laying open of application
A107 Divisional application of patent
A201 Request for examination
AMND Amendment
PA0107 Divisional application

Comment text: Divisional Application of Patent

Patent event date: 20150804

Patent event code: PA01071R01D

PA0201 Request for examination

Patent event code: PA02012R01D

Patent event date: 20150804

Comment text: Request for Examination of Application

Patent event code: PA02011R01I

Patent event date: 20100804

Comment text: Patent Application

E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20160630

Patent event code: PE09021S01D

AMND Amendment
E601 Decision to refuse application
PE0601 Decision on rejection of patent

Patent event date: 20161027

Comment text: Decision to Refuse Application

Patent event code: PE06012S01D

Patent event date: 20160630

Comment text: Notification of reason for refusal

Patent event code: PE06011S01I

AMND Amendment
PX0901 Re-examination

Patent event code: PX09011S01I

Patent event date: 20161027

Comment text: Decision to Refuse Application

Patent event code: PX09012R01I

Patent event date: 20160830

Comment text: Amendment to Specification, etc.

Patent event code: PX09012R01I

Patent event date: 20150804

Comment text: Amendment to Specification, etc.

E90F Notification of reason for final refusal
PE0902 Notice of grounds for rejection

Comment text: Final Notice of Reason for Refusal

Patent event date: 20161230

Patent event code: PE09021S02D

AMND Amendment
PX0701 Decision of registration after re-examination

Patent event date: 20170427

Comment text: Decision to Grant Registration

Patent event code: PX07013S01D

Patent event date: 20170227

Comment text: Amendment to Specification, etc.

Patent event code: PX07012R01I

Patent event date: 20161125

Comment text: Amendment to Specification, etc.

Patent event code: PX07012R01I

Patent event date: 20161027

Comment text: Decision to Refuse Application

Patent event code: PX07011S01I

Patent event date: 20160830

Comment text: Amendment to Specification, etc.

Patent event code: PX07012R01I

Patent event date: 20150804

Comment text: Amendment to Specification, etc.

Patent event code: PX07012R01I

X701 Decision to grant (after re-examination)
GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 20170721

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 20170724

End annual number: 3

Start annual number: 1

PG1601 Publication of registration
PR1001 Payment of annual fee

Payment date: 20200618

Start annual number: 4

End annual number: 4

PR1001 Payment of annual fee

Payment date: 20210617

Start annual number: 5

End annual number: 5

PR1001 Payment of annual fee

Payment date: 20240619

Start annual number: 8

End annual number: 8

点击 这是indexloc提供的php浏览器服务，不要输入任何密码和下载