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KR101403409B1 - 반도체 장치 및 그 제조 방법 - Google Patents

반도체 장치 및 그 제조 방법 Download PDF

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Abstract

본 발명은 이중 게이트 트랜지스터를 포함하는 반도체 장치 및 그 제조 방법에 관한 것이다. 본 발명은 반도체 장치에 있어서, 하부 게이트 전극; 상기 하부 게이트 전극 상의 상부 게이트 전극; 상기 하부 게이트 전극과 상기 상부 게이트 전극 사이에 개재되어 상기 하부 게이트 전극과 상기 상부 게이트 전극을 연결하는 콘택플러그; 및 상기 상부 게이트 전극과 동일한 높이에 상기 상부 게이트 전극으로부터 이격되어 형성된 기능 전극을 포함한다. 본 발명에 따르면, 전계 효과 이동도가 높은 이중 게이트 트랜지스터를 반도체 장치에 적용시킴으로써, 반도체 장치의 특성을 개선할 수 있다. 특히, 본 발명에 따르면, 별도의 마스크 공정이나 증착 공정을 추가할 필요가 없으므로, 공정 단가의 상승이나 수율 감소 없이 대면적·고화질의 반도체 장치를 대량 생산할 수 있다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 특히, 이중 게이트 트랜지스터를 포함하는 반도체 장치 및 그 제조 방법에 관한 것이다.
본 발명은 지식경제부의 IT원천기술개발사업의 일환으로 수행한 연구로부터 도출된 것이다[과제관리번호:2006-S-079-04, 과제명:투명전자소자를 이용한 스마트 창].
최근 액정표시장치 및 유기발광표시장치와 같은 평판디스플레이에 비정질 실리콘 트랜지스터, 다결정 실리콘 트랜지스터 등이 적용되고 있다. 비정질 실리콘의 경우는 균일도가 우수하여 대면적 공정에 적합한 장점이 있으나 전계 효과 이동도(field effect mobility)가 낮다는 단점이 있다. 또한, 다결정 실리콘의 경우는 전계 효과 이동도가 높고 신뢰성이 우수하다는 장점이 있으나 균일도가 낮고 대면적 공정이 어렵다는 단점이 있다.
따라서, 종래기술은 평판디스플레이에 비정질 실리콘과 다결정 실리콘의 장점을 고루 갖춘 산화물 반도체 트랜지스터를 적용하는 방안을 제안하고 있다. 산화물 반도체 트랜지스터는 균일도가 높고, 대면적 공정이 가능하며, 신뢰성이 우수하다는 장점이 있다. 그러나, 산화물 반도체 트랜지스터는 전계 효과 이동도가 10 내지 20cm2/Vs 으로 다결정 실리콘 트랜지스터에 비하여 비교적 낮은 값을 갖는다.
따라서, 대면적·고화질의 디스플레이 장치를 제공하기 위해서는 보다 높은 전계 효과 이동도를 갖는 트랜지스터를 디스플레이 장치에 적용할 필요가 있다. 물론, 이와 같은 요구는 디스플레이 장치에 한해 발생되는 것은 아니며, 센서 등과 같은 반도체 장치에서도 동일한 필요성이 제기되고 있다.
본 발명은 상기 요구에 부응하기 위해 제안된 것으로, 낮은 채널 저항을 구현하여 전계 효과 이동도가 높아지는 효과가 있는 이중 게이트 트랜지스터를 포함하는 반도체 장치 및 그 제조 방법을 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위해 제안된 본 발명은 반도체 장치에 있어서, 하부 게이트 전극; 상기 하부 게이트 전극 상의 상부 게이트 전극; 상기 하부 게이트 전극과 상기 상부 게이트 전극 사이에 개재되어 상기 하부 게이트 전극과 상기 상부 게이트 전극을 연결하는 콘택플러그; 및 상기 상부 게이트 전극과 동일한 높이에 상기 상부 게이트 전극으로부터 이격되어 형성된 기능 전극을 포함하는 것을 일 특징으로 한다.
또한, 본 발명은 반도체 장치 제조 방법에 있어서, 하부 게이트 전극을 형성하는 단계; 상기 하부 게이트 전극이 형성된 결과물의 전체 구조상에 게이트절연막을 형성하는 단계; 상기 게이트절연막상에 전극용 도전막을 형성하는 단계; 및 상기 전극용 도전막을 식각하여 상기 하부 게이트 전극의 상부에 위치하는 상부 게이트 전극을 형성하면서, 동시에 상기 상부 게이트 전극으로부터 이격되어 위치하는 기능 전극을 형성하는 단계를 포함하는 것을 다른 특징으로 한다.
본 발명에 따르면, 낮은 채널 저항을 갖는 전계 효과 이동도가 높은 이중 게이트 트랜지스터를 반도체 장치에 적용시킬 수 있다. 따라서, 높은 전계 효과 이동도를 가지면서, 열, 전기, 광 스트레스에 대해 신뢰도가 높은 산화물 박막 트랜지스터를 구비함으로써, 대면적·고화질의 디스플레이 장치를 제공할 수 있다. 또한, 전계 효과 이동도 향상에 따라 성능이 개선된 센서를 제공할 수 있다.
또한, 본 발명에 따르면 이중 게이트 트랜지스터를 구비하는 반도체 장치를 제조하는데 있어서, 종래의 공정에 비해 추가 마스크 공정 또는 증착 공정이 요구되지 않는다. 즉, 별도의 마스크를 추가할 필요없이 기존 공정을 이용하여 이중 게이트 트랜지스터를 구비하는 반도체 장치를 제조할 수 있다.
예를 들어, 디스플레이 장치의 경우, 종래에 게이트 전극과 화소 전극 사이에 개재되던 패시베이션 막의 두께를 조절하여 제2게이트절연막으로 사용하거나, 종래의 화소 전극 패터닝 공정을 일부 변경하여 화소 전극 형성시 이중 게이트 트랜지스터의 상부 게이트 전극을 함께 형성함으로써, 별도의 공정 추가 없이 이중 게이트 트랜지스터를 형성할 수 있다.
도 1a 내지 도 1c는 본 발명의 일 실시예에 따른 반도체 장치의 구조를 나타내는 도면
도 2a 내지 도 2h는 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면
도 3a 내지 도 3c는 본 발명의 제2 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면
이하 첨부된 도면을 참조하면서 본 발명의 바람직한 실시예를 상세히 설명한다. 다음에서 설명되는 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술되는 실시예에 한정되는 것은 아니다. 본 발명의 실시예들은 당해 분야에서 통상의 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되는 것이다. 도면에 있어서, 층 영역들의 두께는 명확성을 기하기 위하여 실제 두께에 비해 과장되어 도시될 수 있다. 또한, 층이 다른 층 또는 기판 상에 있다고 언급된 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 게재될 수도 있다. 실시예 전체에 걸쳐서 동일한 참조부호는 동일한 구성요소를 나타낸다.
도 1a 내지 도 1c는 본 발명의 일 실시예에 따른 반도체 장치의 구조를 나타내는 도면이다. 도 1a는 일 예로 한 개의 이중 게이트 트랜지스터 및 한 개의 제1 기능 전극이 형성된 중간 결과물의 평면도를 나타내고, 도 1b는 도 1a의 제1방향(I-I') 단면도를 나타내고, 도 1c는 도 1a의 제2방향(Ⅱ-Ⅱ') 단면도를 나타낸다.
도시된 바와 같이, 본 발명의 일 실시예에 따른 반도체 장치는 하부 게이트 전극(120), 하부 게이트 전극(120) 상에 형성된 상부 게이트 전극(180), 하부 게이트 전극(120) 및 상부 게이트 전극(180)을 연결하는 콘택플러그(160) 및 상부 게이트 전극(180)과 동일한 높이에 상기 상부 게이트 전극(180)으로부터 이격되어 형성된 제1 기능 전극(182)를 포함한다.
이와 같은 구조에 따르면, 하부 게이트 전극(120)과 상부 게이트 전극(180)이 콘택플러그(160)에 의해 전기적으로 연결되므로 하부 게이트 전극(120)과 상부 게이트 전극(180)을 동시에 구동하게 된다. 즉, 종래의 이중 게이트 트랜지스터는 일반적으로 하부 게이트 전극과 상부 게이트 전극에 독립적으로 전압이 인가되어 구동되는데 반해, 본 발명의 일 실시예에 따른 이중 게이트 트랜지스터는 하부 게이트 전극과 상부 게이트 전극을 동시에 구동하게 된다. 또한, 이중 게이트 트랜지스터는 콘택플러그(160)와 동일한 높이에 콘택플러그(160)로부터 이격되어 형성된 소스 전극(162) 및 드레인 전극(160), 소스 전극(162)과 드레인 전극(164) 사이에 형성된 채널막(140) 및 채널막(140) 상의 보호막(150)을 더 포함하는 것이 바람직하다.
여기서, 게이트 라인(gate line)은 게이트 신호를 전달하기 위한 것으로 제2방향(Ⅱ-Ⅱ')으로 확장되는 라인 형태로 구비되며, 데이터 라인(data line)은 데이터 신호를 전달하기 위한 것으로 제1방향(I-I')으로 확장되는 라인 형태로 구비된다.
전술한 바와 같은 구조를 갖는 반도체 장치는 디스플레이 장치, 센서 등의 다양한 용도로 사용될 수 있다.
일 예로, 반도체 장치가 유기 발광 소자를 적용한 디스플레이 장치인 유기전계발광 표시장치일 경우, 제1 기능 전극(182)은 화소 전극으로 사용된다. 또한, 제1 기능 전극(182) 상에 형성된 유기 발광층 및 공통 전극을 더 포함하게 된다.
다른 예로, 반도체 장치가 액정표시소자를 적용한 디스플레이 장치일 경우, 제1 기능 전극(182)은 화소 전극으로 사용된다. 또한, 제1 기능 전극(182) 상에 형성된 배양막, 쇼트부, 실런트, 스페이서를 더 포함하고, 공통 전극, 칼라 필터 등을 포함한 칼라 필터 기판 및 액정을 더 포함한다.
또 다른 예로, 반도체 장치가 센서일 경우, 제1 기능 전극(182)은 센서의 하부 전극으로서 사용된다. 또한, 제1 기능 전극(182) 상에 형성된 스페이서 및 센서의 상부 전극을 더 포함하게 된다.
특히, 본 발명은 접촉식, 정전용량 방식의 센서 뿐만 아니라, 광 센서에서도 적용이 가능하다.
이와 같이 낮은 채널 저항을 갖는 이중 게이트 트렌지스터를 디스플레이 장치 및 센서에 적용함으로써, 고화질, 대면적의 디스플레이 장치를 제공하고, 센서의 성능을 개선할 수 있다.
구체적으로, 종래의 단일 게이트 트랜지스터는 10 내지 20cm2/Vs의 낮은 전계 효과 이동도를 갖기 때문에, 대면적·고화질의 디스플레이 장치, 센서를 구현하는데 한계가 있다. 반면에, 본 발명은 단일 게이트 트랜지스터에 비해 2배 이상 높은 전계 효과 이동도를 갖는 이중 게이트 트랜지스터를 이용한다.
종래의 단일 게이트 트랜지스터는 채널막, 게이트절연막 및 게이트 전극의 구조로 이루어지는데, 게이트 전극에 전계가 인가되면 게이트절연막과의 계면 부근의 채널막에서 전하가 축적된다. 반면에, 이중 게이트 트랜지스터은 하부 게이트 전극, 제1게이트절연막, 채널막, 제2게이트절연막 및 상부 게이트 전극의 구조로 이루어지므로, 제1게이트절연막과 접한 채널막의 하부 계면 및 제2게이트절연막과 접한 채널막의 상부 계면에서 전하가 축적된다. 따라서, 이중 게이트 박막 트렌지스터는 단일 게이트 트랜지스터에 비해 전하가 이동할 수 있는 영역이 두 배가 되므로, 소자의 채널 저항이 절반이 된다.
도 2a 내지 도 2h는 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면이다.
여기서, 도 2a는 게이트 라인이 형성된 중간 결과물의 평면도를 나타내며, 도 2b 내지 도 2h는 설명의 편의를 위해 도 2a의 제3방향(Ⅲ-Ⅲ') 단면 및 제4방향(Ⅳ-Ⅳ') 단면을 함께 도시하였음에 유의하여야 한다.
도 2a 및 도 2b에 도시된 바와 같이, 기판(100)상에 버퍼막(110)을 형성한다. 여기서, 기판(100)은 일 예로, 유리 기판 또는 플라스틱 기판일 수 있다. 버퍼막(110)은 기판(100)으로부터 발생되는 수분 또는 불순문의 확산을 방지하기 위한 것으로서, 일 예로, 실리콘 산화막, 실리콘 질화막 또는 알루미늄 산화막의 단일층으로 형성되거나 이들을 적층한 다중층으로 형성될 수 있다.
이어서, 버퍼막(110) 상에 하부 게이트 전극용 도전막을 형성한 후, 이를 패터닝하여 이중 게이트 트랜지스터의 하부 게이트 전극(120A,120B)을 형성한다. 이때, 하부 게이트 전극(120A,120B)은 도 2a에 도시된 바와 같이, 라인부 및 라인부로부터 돌출된 돌출부를 갖는 형태, 즉, T자 형태의 게이트 라인(gate line;120)으로 형성될 수 있다. 이하, 설명의 편의상 게이트 라인(120) 중 돌출부는 도면 부호'120B'로 표시하고, 돌출부와 인접한 라인부는 도면 부호 '120A'로 표시하도록 한다. 즉, 도 2b에서 하부 게이트 전극(120A,120B)이 두 영역으로 나뉘어 도시되었으나, 하나의 패턴임에 유의하여야 한다.
하부 게이트 전극(120A,120B)은 알루미늄(Al) 또는 알루미늄-네오디늄(Al-Nd)과 같은 알루미늄 합금 단일층으로 형성되거나, 몰리브덴(Mo) 합금과 알루미늄 합금이 적층된 다중층으로 형성될 수 있다. 또한, 투명한 하부 게이트 전극(120A,120B)일 경우에는 ITO(Indium Tin Oxide)막의 단일층으로 형성되거나, 실버 합금과 ITO막을 적층한 다중층으로 형성될 수 있다.
이어서, 하부 게이트 전극(120A,120B)이 형성된 결과물의 전체 구조상에 제1게이트절연막(130)을 형성한다. 여기서, 게이트절연막(130)은 일 예로, 실리콘 산화막(SiO2), 실리콘 질화막(SiN) 또는 알루미늄 산화막(Al2O3)의 단일층으로 형성되거나 이들이 적층된 다중층으로 형성되는 것이 바람직하다.
도 2c에 도시된 바와 같이, 제1게이트절연막(130)의 전면을 따라 채널용 물질막 및 보호막을 형성한 후, 이를 패터닝한다. 이로써, 제1게이트절연막(130)상에 하부 게이트 전극(120B)의 일부와 오버랩되는 채널막(140) 및 보호막(150)이 형성된다. 즉, 채널막(140) 및 보호막(150)은 하부 게이트 전극 중 돌출부에 해당되는 하부 게이트 전극(120B)의 상부 일부에 형성된다.
이때, 채널막(140)과 후속 공정에 의해 형성될 소스 전극 및 드레인 전극을 전기적으로 연결하기 위해, 채널막(140) 양측 끝단이 일부 노출되도록 보호막(150)을 패터닝하는 것이 바람직하다.
채널막(140)은 산화물 반도체로 형성되는 것이 바람직하다. 예를 들어, 징크 산화막(ZnO), ZTO(Zinc Tin Oxide), IGZO(Indium Gallium Zinc Oxide)막 또는 ZITO(Zinc Indium Tin Oxide)막으로 형성될 수 있으며, 여기에 보론(B), 알루미늄(Al), 실리콘(Si), 게르마늄(Ge), 타이타늄(Ti), 지르코늄(Zr) 또는 하프늄(Hf) 원소가 도핑될 수 있다.
보호막(150)은 실리콘 산화막, 실리콘 질화막 또는 알루미늄 산화막의 단일층으로 형성되거나, 이들을 적층한 다중층으로 형성될 수 있다.
이어서, 제1게이트절연막(130)을 식각하여 제1 기능 전극(120A)의 표면을 노출시키는 제1콘택홀(C1)을 형성한다. 이때, 하부 게이트 전극 중 돌출부와 접한 라인부 영역에 해당되는 하부 게이트 전극(120A)의 표면이 노출되도록 제1콘택홀(C1)을 형성한다.
본 도면에서는 제1콘택홀(C1) 형성 과정에서 식각된 제1게이트절연막을 도면 부호 '130A'로 도시하였다.
도 2d에 도시된 바와 같이, 제1콘택홀(C1)이 형성된 제1게이트절연막(130A) 상에 콘택용 도전막을 형성한다. 이때, 제1콘택홀(C1) 내에 콘택용 도전막이 매립된다.
이어서, 콘택용 도전막을 식각하여 하부 게이트 전극(120A)과 연결되는 콘택플러그(160)를 형성하면서, 동시에, 콘택플러그(160)로부터 이격된 위치에 소스 전극(12) 및 드레인 전극(164)을 형성한다. 즉, 콘택플러그(162), 소스 전극(162) 및 드레인 전극(164)을 하나의 증착 공정 및 하나의 마스크 공정을 통해 동시에 형성하며, 그에 따라, 동일한 물질로 이루어지는 콘택플러그(160), 소스 전극(162) 및 드레인 전극(164)이 형성된다. 여기서, 소스 전극(162) 및 드레인 전극(164)은 채널막(140)의 양측 끝단과 접하도록 형성된다.
이로써, 콘택플러그(160)와 실질적으로 동일한 높이에 콘택플러그(160)로부터 이격되어 위치하는 소스 전극(162) 및 드레인 전극(164)이 형성된다. 여기서, 실질적으로 동일한 높이란 공정상의 한계에 따른 패턴의 높이 편차를 고려하여 오차 범위 내에서 동일한 높이에 형성된 것을 의미한다.
여기서, 소스 전극(162) 및 드레인 전극(164)은 알루미늄(Al) 또는 알루미늄-네오디늄(Al-Nd)과 같은 알루미늄 합금 단일층으로 형성되거나, 몰리브덴(Mo) 합금과 알루미늄 합금이 적층된 다중층으로 형성되는 것이 바람직하다. 또한, 소스 전극(162) 및 드레인 전극(164)을 투명 전극으로 형성하고자하는 경우에는 ITO막 단일층으로 형성하거나, 실버 합금과 ITO막이 적층된 다중층으로 형성하는 것이 바람직하다.
이어서, 콘택플러그(160), 소스 전극(162) 및 드레인 전극(164)이 형성된 결과물의 전체 구조상에 제2게이트절연막(170)을 형성한다.
여기서, 제2게이트절연막(170)은 실리콘 산화막(SiO2), 실리콘 질화막(SiN), 알루미늄 산화막(Al2O3)의 단일층으로 형성되거나, 이들을 적층한 다중층으로 형성되는 것이 바람직하다. 또한, 제2게이트절연막(170) 및 보호막(150)의 단위면적당 정전용량이 제1게이트절연막(130A)의 단위면적당 정전용량과 비슷한 값을 갖도록 하는 것이 바람직하다.
도 2e에 도시된 바와 같이, 제2게이트절연막(170)을 식각하여 콘택플러그(160)의 표면을 노출시키는 제2콘택홀(C2)을 형성하면서, 동시에 소스 전극(162) 또는 드레인 전극(164)의 표면을 노출시키는 제3콘택홀(C3)을 형성한다.
본 도면에서는 제3콘택홀(C3)의 일 예로, 드레인 전극(164)의 표면을 노출시키는 경우에 대해 도시하고 있다. 또한, 본 도면에서는 제2콘택홀(C2) 및 제3콘택홀(C3) 형성 과정에서 식각된 제2게이트절연막을 도면 부호 '170A'로 도시하였다.
도 2f에 도시된 바와 같이, 제2콘택홀(C2) 및 제3콘택홀(C3)이 형성된 제2게이트절연막(170A) 상에 전극용 도전막을 형성한다. 이어서, 전극용 도전막을 식각하여 하부 게이트 전극(120A)의 상부 일부에 위치하는 상부 게이트 전극(180) 및 상부 게이트 전극(180)으로부터 이격되어 위치하는 제1 기능 전극(182)을 형성한다. 즉, 하나의 증착 공정 및 하나의 마스크 공정을 이용하여, 상부 게이트 전극(180) 및 제1 기능 전극(182)을 동시에 형성하며, 그에 따라, 상부 게이트 전극(180)과 제1 기능 전극(182)은 실질적으로 동일한 높이에 형성된다. 또한, 동일한 물질로 이루어지는 상부 게이트 전극(180) 및 제1 기능 전극(182)이 형성된다.
여기서, 상부 게이트 전극(180)은 콘택플러그(160)를 통해 하부 게이트 전극(120A)과 전기적으로 연결된다. 이로써, 콘택플러그(160)에 의해 연결된 하부 게이트 전극(120A) 및 상부 게이트 전극(180)을 포함하는 이중 게이트 트랜지스터가 형성된다.
제1 기능 전극(182)는 유기전계발광 표시장치 또는 액정소자 표시장치와 같은 디스플레이 장치의 화소 전극일 수 있으며, 소스 전극(162) 또는 드레인 전극(164)과 전기적으로 연결된다. 본 도면에서는 일 예로 제1 기능 전극(182)과 드레인 전극(164)이 연결된 경우에 대해 도시하였다.
본 도면에서는 단면의 위치에 따라 상부 게이트 전극(180)이 두 영역으로 분리되어 도시되었으나, 도 1a를 참조하면 상부 게이트 전극(180)이 하나의 패턴으로 이루어짐을 알 수 있다.
이어서, 상부 게이트 전극(180) 및 제1 기능 전극(182)이 형성된 결과물의 전체 구조상에 층간절연막(190)을 형성한다. 층간절연막(190)에 의해 상부 게이트 전극(180)과 제1 기능 전극(182)은 상호 전기적으로 단절된다.
도 2g에 도시된 바와 같이, 층간절연막(190)을 식각하여 제1 기능 전극(182)의 표면을 노출시키는 개구부(C4)를 형성한다. 본 도면에서는 개구부(C4) 형성시 식각된 층간절연막을 도면 부호 '190A'로 도시하였다.
도 2h에 도시된 바와 같이, 개구부(C4)를 통해 노출된 제1 기능 전극(182) 상에 소정의 물질막(200)을 형성한 후, 물질막(200) 상에 제2 기능 전극(210)을 형성한다. 여기서, 물질막(200)은 유기전계발광 표시장치의 유기 발광층이거나, 액정소자 표시장치의 액정이거나, 센서의 스페이서일 수 있다. 예를 들어, 물질막(200)이 유기 발광층일 경우, 정공주입층, 정공수송층, 정공억제층, 전자억제층, 전자주입층 또는 전자수송층의 단일막으로 형성되거나, 이들을 적층한 다중층으로 형성될 수 있다. 또한, 제2 기능 전극(210)은 유기전계발광 표시 장치 또는 액정소자 표시장치의 공통 전극(common electrode)이거나, 센서의 상부 전극일 수 있다.
이로써, 본 발명의 일 실시예에 따른 반도체 장치가 형성된다.
일 예로, 유기전계발광 표시 장치의 경우, 제1 기능 전극(182;화소 전극), 물질막(200;유기 발광층) 및 제2 기능 전극(210;공통 전극)은 유기 발광 소자를 구성한다. 여기서, 제1 기능 전극(182)이 애노드가 되고 제2 기능 전극(210)이 캐소드가 되거나, 제1 기능 전극(182)이 캐소드가 되고 제2 기능 전극(210)이 애노드가 될 수 있다. 여기서, 애노드는 ITO막, IZO막 또는 IZTO막으로 이루어진 투명 도전막으로 형성되는 것이 바람직하며, 캐소드는 마그네슘(Mg), 칼슘(Ca), 알루미늄(Al), 은(Ag) 또는 바륨(Ba)으로 형성되거나 이들의 합금으로 형성되는 것이 바람직하다.
다른 예로, 액정표시소자를 적용한 액정소자 표시장치의 경우, 제1 기능 전극(182)은 화소 전극이고, ITO막, IZO막 또는 IZTO막으로 이루어진 투명 도전막으로 형성될 수 있다.
이 경우, 제1 기능 전극(182) 상에 배양막을 형성하고, 쇼트, 실런트, 스페이서를 형성하고, 제2 기능 전극(210)으로서의 공통 전극, 칼라 필터 등을 포함한 칼라 필터 기판을 위치시키고 액정을 주입하는 공정을 차례로 수행함으로써, 액정소자 표시장치를 완성한다.
또 다른 예로, 접촉식 센서의 경우, 제1 기능 전극(182)은 센서의 하부전극이고, ITO막, IZO막, IZTO막으로 형성되거나, 알루미늄(Al) 또는 알루미늄-네오디늄(Al-Nd)과 같은 알루미늄 합금 단일층으로 형성되거나, 몰리브덴(Mo) 합금과 알루미늄 합금이 적층된 다중층으로 형성될 수 있다.
이 경우, 제1 기능 전극(182) 상에 스페이서를 형성하고, 제2 기능 전극(210)으로서 상부전극이 포함된 압전 특성이 있는 수지필름을 형성함으로써, 접촉식 센서를 완성한다.
물론, 반도체 장치의 용도에 따라 상부 게이트 전극(180), 제1 기능 전극(182), 물질막(200), 제2 기능 전극(210)의 형상 또는 물질은 적절하게 변경될 수 있다.
도 3a 내지 도 3c는 본 발명의 제2 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면이다. 본 도면에서는 설명의 편의를 위해 도 2a의 제3방향(Ⅲ-Ⅲ') 단면 및 제4방향(Ⅳ-Ⅳ') 단면을 함께 도시하였다.
앞서, 제1 실시예에서는 채널막을 형성한 후에 소스 전극 및 드레인 전극을 형성하는 경우에 대해 설명하였는데, 제2 실시예에서는 소스 전극 및 드레인 전극을 형성한 후에 채널막을 형성하는 경우에 대해 설명하도록 한다. 단, 앞서 설명한 제1 실시예에서 설명된 내용과 중복되는 내용은 생략하도록 한다.
도 3a에 도시된 바와 같이, 기판(300)상에 버퍼막(310)을 형성한 후, 버퍼막(310) 상에 하부 게이트 전극(320A,320B)을 형성한다. 이어서, 하부 게이트 전극(320A,320B) 상에 제1게이트절연막(330)을 형성한 후, 제1게이트절연막(330)을 식각하여 하부 게이트 전극(320A)의 일부 표면을 노출시키는 제1 콘택홀(C1')을 형성한다.
도 3b에 도시된 바와 같이, 제1 콘택홀(C1')이 형성된 제1게이트절연막(330)상에 콘택용 도전막을 형성한 후, 이를 식각하여 콘택플러그(340), 소스 전극(342) 및 드레인 전극(344)을 동시에 형성한다.
이때, 소스 전극(342) 및 드레인 전극(344)은 하부 게이트 전극(320B)의 상부에 형성되는데, 하부의 하부 게이트 전극(320B) 일부와 오버랩되도록 형성된다. 즉, 소스 전극(342)과 드레인 전극(34)은 채널막이 형성될 영역을 확보하도록 소정 간격으로 형성되되, 소스 전극(342)은 하부 게이트 전극(320B)의 일 끝단과 오버랩되고 드레인 전극(344)은 하부 게이트 전극(320B)의 타 끝단과 오버랩되는 위치에 형성된다.
도 3c에 도시된 바와 같이, 콘택플러그(340), 소스 전극(342) 및 드레인 전극(344)이 형성된 결과물의 전면을 따라 채널용 물질막 및 보호막을 형성한 후, 이를 패터닝하여 채널막(350) 및 보호막(360)을 형성한다.
여기서, 채널막(350)은 소스 전극(342)과 드레인 전극(344) 사이의 제1게이트절연막(330) 상에 형성되되, 채널막(250)과 소스 전극(342) 및 드레인 전극(344)이 전기적으로 연결되도록 소스 전극(342) 및 드레인 전극(344)의 측벽 및 상부 일부를 덮도록 패터닝 되는 것이 바람직하다.
이어서, 본 도면에서는 도시되지 않았으나, 앞서 제1 실시예에서 설명한 바와 동일하게 제2게이트절연막, 상부 게이트 전극, 제1 기능 전극 등의 형성 공정이 차례로 진행된다.
전술한 바와 같은 본 발명에 따르면, 콘택플러그(160), 소스 전극(162) 및 드레인 전극(164)을 동일한 공정에 의해 함께 형성하고, 상부 게이트 전극(180)과 제1 기능 전극(182)을 동일한 공정에 의해 함께 형성함으로써, 별도의 마스크 공정, 박막증착 공정의 추가없이 이중 게이트 트랜지스터를 포함한 반도체 장치를 제조할 수 있다.
따라서, 이중 게이트 트랜지스터 적용에 의해 전계 효과 이동도를 향상시키는 것처럼 채널 저항을 감소시키는 효과를 가짐으로써, 종래에 비해 공정 단가의 상승이나 수율 감소 없이 반도체 장치의 특성을 개선할 수 있다. 특히, 보다 고속 동작이 가능한 대면적·고화질의 디스플레이 장치를 제공할 수 있으며, 센서의 성능을 개선할 수 있다.
본 명세서에서는 일 예로 하나의 셀(cell)에 하나의 트랜지스터가 구비된 경우에 대해 설명하고 있으나, 이는 설명의 편의를 위한 것일 뿐 본 발명이 이에 한정되는 것은 아니다. 본 발명은 하나의 셀에 복수 개의 트랜지스터가 구비된 경우에도 적용될 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
100: 기판 110: 버퍼막
120A, 120B: 하부 게이트 전극 130: 제1게이트절연막
140: 채널막 150: 보호막
160: 콘택플러그 162: 소스 전극
164: 드레인 전극 170: 제2게이트절연막
180: 상부 게이트 전극 182: 제1 기능 전극
190: 층간절연막 200: 물질막
210: 제2 기능 전극 300: 기판
310: 버퍼막 320A, 320B: 하부 게이트 전극
330: 제1게이트절연막 340: 콘택플러그
342: 소스 전극 344: 드레인 전극
350: 채널막 360: 보호막

Claims (14)

  1. 하부 게이트 전극;
    상기 하부 게이트 전극 상의 상부 게이트 전극;
    상기 하부 게이트 전극과 상기 상부 게이트 전극 사이에 개재되어 상기 하부 게이트 전극과 상기 상부 게이트 전극을 연결하는 콘택플러그;
    상기 상부 게이트 전극과 동일한 높이에 상기 상부 게이트 전극으로부터 이격되어 형성된 제1 기능 전극;
    상기 제1 기능 전극 상의 물질막; 및
    상기 물질막 상의 제2 기능 전극
    을 포함하는 반도체 장치.
  2. 제1항에 있어서,
    상기 콘택플러그와 동일한 높이에 상기 콘택플러그로부터 이격되어 형성된 소스 전극 및 드레인 전극
    을 더 포함하는 반도체 장치.
  3. 제2항에 있어서,
    상기 제1 기능 전극은 상기 소스 전극 또는 상기 드레인 전극과 연결된
    반도체 장치.
  4. 제2항에 있어서,
    상기 콘택플러그와 상기 소스 전극 및 상기 드레인 전극은 동일한 물질로 이루어진 반도체 장치.
  5. 제1항에 있어서,
    상기 상부 게이트 전극과 상기 제1 기능 전극은 동일한 물질로 이루어진
    반도체 장치.
  6. 제1항에 있어서,
    상기 물질막은 유기 발광층이고, 상기 제1 기능 전극은 디스플레이 장치의 화소 전극이고, 상기 제2 기능 전극은 공통 전극인
    반도체 장치.
  7. 제1항에 있어서,
    상기 물질막은 액정이고, 상기 제1 기능 전극은 디스플레이 장치의 화소 전극이고, 상기 제2 기능 전극은 공통 전극인
    반도체 장치.
  8. 제1항에 있어서,
    상기 물질막은 스페이서이고, 상기 제1 기능 전극은 센서의 하부 전극이고, 상기 제2 기능 전극은 센서의 상부 전극인
    반도체 장치.
  9. 하부 게이트 전극을 형성하는 단계;
    상기 하부 게이트 전극이 형성된 결과물의 전체 구조상에 게이트절연막을 형성하는 단계;
    상기 게이트절연막 상에 전극용 도전막을 형성하는 단계;
    상기 전극용 도전막을 식각하여 상기 하부 게이트 전극의 상부에 위치하는 상부 게이트 전극을 형성하면서, 동시에 상기 상부 게이트 전극로부터 이격되어 위치하는 제1 기능 전극을 형성하는 단계;
    상기 제1 기능 전극 상에 물질막을 형성하는 단계; 및
    상기 물질막 상에 제2 기능 전극을 형성하는 단계
    를 포함하는 반도체 장치 제조 방법.
  10. 제9항에 있어서,
    상기 물질막을 형성하는 단계는,
    상기 상부 게이트 전극 및 상기 제1 기능 전극이 형성된 결과물의 전체 구조상에 층간절연막을 형성하는 단계;
    상기 층간절연막을 식각하여 상기 제1 기능 전극의 표면을 노출시키는 개구부를 형성하는 단계; 및
    상기 개구부에 의해 표면이 노출된 상기 제1 기능 전극 상에 물질막을 형성하는 단계를 포함하는
    반도체 장치 제조 방법.
  11. 제9항에 있어서,
    상기 게이트절연막 형성 단계는,
    상기 하부 게이트 전극이 형성된 결과물의 전체 구조상에 제1게이트절연막을 형성하는 단계;
    상기 제1게이트절연막 상에, 상기 하부 게이트 전극의 일부와 오버랩되는 채널막을 형성하는 단계;
    상기 제1게이트절연막을 식각하여 상기 하부 게이트 전극의 표면을 노출시키는 제1콘택홀을 형성하는 단계;
    상기 제1콘택홀이 형성된 상기 제1게이트절연막 상에 콘택용 도전막을 형성하는 단계; 및
    상기 콘택용 도전막을 식각하여 상기 하부 게이트 전극과 연결되는 콘택플러그를 형성하면서, 동시에 상기 콘택플러그로부터 이격된 위치에 상기 채널막의 양측 끝단과 접하는 소스 전극 및 드레인 전극을 형성하는 단계
    를 포함하는 반도체 장치 제조 방법.
  12. 제11항에 있어서,
    상기 소스 전극 및 드레인 전극 형성 단계 후에,
    상기 콘택플러그, 상기 소스 전극 및 드레인 전극이 형성된 결과물의 전체 구조상에 제2게이트절연막을 형성하는 단계; 및
    상기 제2게이트절연막을 식각하여 상기 콘택플러그의 표면을 노출시키는 제2콘택홀 및 상기 소스 전극 또는 드레인 전극의 표면을 노출시키는 제3콘택홀을 형성하는 단계
    를 더 포함하는 반도체 장치 제조 방법.
  13. 제11항에 있어서,
    상기 게이트절연막 형성 단계는,
    상기 하부 게이트 전극이 형성된 결과물의 전체 구조상에 제1게이트절연막을 형성하는 단계;
    상기 제1게이트절연막을 식각하여 상기 하부 게이트 전극의 표면을 노출시키는 제1콘택홀을 형성하는 단계;
    상기 제1콘택홀이 형성된 상기 제1게이트절연막 상에 콘택용 도전막을 형성하는 단계;
    상기 콘택용 도전막을 식각하여 상기 하부 게이트 전극과 연결되는 콘택플러그를 형성하면서, 동시에 상기 콘택플러그로부터 이격된 위치에 소스 전극 및 드레인 전극을 형성하는 단계; 및
    상기 소스 전극 및 상기 드레인 전극 사이의 상기 제1게이트절연막 상에 채널막을 형성하는 단계
    를 포함하는 반도체 장치 제조 방법.
  14. 제13항에 있어서,
    상기 채널막 형성 단계 후에,
    상기 채널막이 형성된 결과물의 전체 구조상에 제2게이트절연막을 형성하는 단계; 및
    상기 제2게이트절연막을 식각하여 상기 콘택플러그의 표면을 노출시키는 제2콘택홀 및 상기 소스 전극 또는 드레인 전극의 표면을 노출시키는 제3콘택홀을 형성하는 단계
    를 더 포함하는 반도체 장치 제조 방법.
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