KR101050454B1

KR101050454B1 - 반도체 소자의 소자 분리막 및 그 형성방법

Info

Publication number: KR101050454B1
Application number: KR1020070066132A
Authority: KR
Inventors: 양해창
Original assignee: 주식회사 하이닉스반도체
Priority date: 2007-07-02
Filing date: 2007-07-02
Publication date: 2011-07-19
Anticipated expiration: 2027-07-02
Also published as: KR20090002624A

Abstract

본 발명은 웨이퍼(wafer)전 영역에서 EFH(Effective Field oxide Height)의 불균일성을 최소화하여 문턱 전압의 균일성을 확보할 수 있는 비휘발성 메모리 소자 및 그 제조방법을 제공하기 위한 것으로, 이를 위해 본 발명은 트렌치가 형성된 기판과, 상기 트렌치가 일부 매립되도록 내측벽을 따라 형성된 제1 절연막과, 스핀 코팅 방식으로 상기 트렌치가 일부 매립되도록 상기 제1 절연막 상에 형성된 제2 절연막과, 상기 제2 절연막 상에 형성되며, 상기 제1 절연막의 측면을 따라 라이너 형태로 형성된 보호막과, 상기 트렌치가 매립되도록 상기 보호막 상에 형성된 제3 절연막을 포함하는 반도체 소자의 소자 분리막을 제공한다.

비휘발성 메모리 소자, 낸드 플래시 메모리 소자, 소자 분리막

Description

반도체 소자의 소자 분리막 및 그 형성방법{AN ISOLATION LAYER IN SEMICONDUCTOR DEVICE AND METHOD FOR FORMING THE SAME}

본 발명은 반도체 소자 및 제조 기술에 관한 것으로, 특히 비휘발성 메모리 소자 및 그 제조방법에 관한 것이다.

비휘발성 메모리 장치인 낸드 플래시 메모리 장치(NAND type flash memory device)는 고집적을 위해 복수의 셀이 직렬 연결되어 단위 스트링(string)을 구성하며, 주로 메모리 스틱(memory stick), USB 드라이버(Universal Serial Bus driver), 하드 디스크(hard disk)를 대체할 수 있는 장치로 그 적용 분야를 넓혀 가고 있다.

현재, 낸드 플래시 메모리 소자의 제조방법에 있어서 플로팅 게이트 형성방법은 활성영역(active region)과 플로팅 게이트 간의 중첩 마진(overlay margin)의 감소에 따라 ASA-STI(Advanced Self Aligned Shallow Trench Isolation) 공정을 적용하고 있다.

도 1a 내지 도 1g는 종래기술에 따른 ASA-STI 공정을 설명하기 위하여 도시 한 공정 단면도이다.

먼저, 도 1a에 도시된 바와 같이, 기판(100) 상에 터널링 절연막(101), 플로팅 게이트용 도전막(미도시)을 형성한 후 식각하여 트렌치(trench, 103)를 형성한다.

이어서, 도 1b에 도시된 바와 같이, 트렌치(103, 도 1a참조)가 일부 매립되도록 내측벽을 따라 소자 분리막용 라이너(liner) HDP(High Density Plasma)막(104)을 형성한 후, 트렌치(103)가 매립되도록 SOD(Spin On Dielectric)막(105)을 형성한다.

이어서, 도 1c에 도시된 바와 같이, SOD막(105A)을 일정 깊이 후퇴(recess)시킨다.

이어서, 도 1d에 도시된 바와 같이, 도 1c에서, SOD막(105A)의 후퇴에 따라 형성된 트렌치 내부의 홈이 모두 매립되도록 기판(100) 상부에 HDP막(106)을 형성한다.

이어서, 도 1e에 도시된 바와 같이, HDP막(104A, 106A)을 평탄화한다.

이어서, 도 1f에 도시된 바와 같이, 소자 분리막의 EFH(Effective Field oxide Height)를 조절하기 위해 HDP막(104B, 106B)을 일정 깊이 후퇴시킨다. 여기서, EFH라 함은 소자 분리막에 의해 정의되는 활성영역의 표면으로부터 유전체막까지의 거리를 의미한다.

이어서, 도 1g에 도시된 바와 같이, 기판(100) 상부의 단차면을 따라 유전체막(107)을 형성한다.

이어서, 유전체막(107) 상에 콘트롤 게이트(108)를 형성한다.

그러나, 이러한 종래기술에 따른 ASA-STI 공정은 다음과 같은 문제점이 발생한다.

전술한 바와 같이, ASA-STI 공정은 SA-STI(Self Aligned-STI) 공정에 비해 종횡비가 높다. 이 때문에 소자분리막을 SA-STI 공정에서와 같이 HDP 단일막으로 형성하는 것이 아니라, HDP막-SOD막-HDP막이 적층된 적층 구조로 형성할 수밖에 없다. 즉, 매립 특성이 우수한 SOD막을 이용하여 매립 특성을 확보한 상태에서 SOD막에 비해 경도(hardness)가 높은 HDP막을 이용하여 최종 매립시킴으로써 연마 공정과 후속 EFH 조절을 위한 식각공정시 공정 제어를 쉽게 가져갈 수 있는 효과를 얻고자 하였다.

하지만, 도 1f에 설명된 EFH 조절을 위한 식각공정시 웨이퍼(wafer) 전 지역에서 EFH가 균일하게 제어되는 것이 아니라 불균일하게 제어된다. 그 이유는 패턴 밀도에 따른 연마 불균일성 때문이다. 이에 따라, 지역에 따라서는 HDP막(106B)이 낮게 제어되어 그 하부에 형성된 SOD막(105A)이 식각공정에 노출되는 문제가 발생된다. SOD막(105A)은 HDP막(106B)에 비해 식각율이 현저하게 높기 때문에 노출되는 순간 식각된다. 이로 인해 HDP막(104B, 106B) 사이에 공극(void)이 발생되는 문제가 야기된다.

도 2의 (a)는 EFH 조절을 위한 식각공정 후 소자 분리 영역을 도시한 평면도이고, (b)는 단면도이다. 또한, 도 3은 도 2의 (b)에 도시된 단면도를 확대하여 도시한 단면도이다.

도 2 및 도 3을 참조하면, EFH 조절을 위한 식각공정 후 SOD막이 지역에 따라 불균일하게 제어되는 것을 알 수 있으며, 특히 도 3에 도시된 'A' 부위와 같이 SOD막이 EFH 조절을 위한 식각공정에 노출되어 그 부위에서 공극이 발생된 것을 알 수 있다.

이와 같이, SOD막의 손실에 기인한 문제점으로는 이웃하는 플로팅 게이트 사이에 개재된 유전체막의 펀치 쓰루(punch through) 현상을 유발한다는데 있다. 즉, 상대적으로 SOD막의 손실에 기인하여 EFH가 낮게 제어되는 영역에서 유전체막이 파괴되어 콘트롤 게이트와 기판이 직접 접속되는 전기적인 단락이 발생되는 문제이다. 콘트롤 게이트와 기판이 전기적으로 단락되는 경우 이 부위에서 누설전류가 발생되고, 이러한 누설전류는 안정적인 소자의 기입 또는 소거 동작을 방해하여 결국 소자가 페일(fail)되어 폐기 처분되고, 이로 인해 소자의 수율이 저하되는 문제가 발생된다.

따라서, 본 발명은 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 다음과 같은 목적들이 있다.

첫째, 본 발명은 웨이퍼 전 영역에서 EFH의 불균일성을 최소화하여 문턱 전압의 균일성을 확보할 수 있는 반도체 소자의 소자 분리막 및 그 형성방법을 제공하는데 그 목적이 있다.

둘째, 본 발명은 셀 영역에서 EFH의 감소에 기인한 유전체막의 펀치 쓰루 현상을 방지할 수 있는 반도체 소자의 소자 분리막 및 그 형성방법을 제공하는데 다른 목적이 있다.

상기한 목적을 달성하기 위한 일 측면에 따른 본 발명은, 트렌치가 형성된 기판과, 상기 트렌치가 일부 매립되도록 내측벽을 따라 형성된 제1 절연막과, 스핀 코팅 방식으로 상기 트렌치가 일부 매립되도록 상기 제1 절연막 상에 형성된 제2 절연막과, 상기 제2 절연막 상에 형성되며, 상기 제1 절연막의 측면을 따라 라이너 형태로 형성된 보호막과, 상기 트렌치가 매립되도록 상기 보호막 상에 형성된 제3 절연막을 포함하는 반도체 소자의 소자 분리막을 제공한다.

또한, 상기한 목적을 달성하기 위한 다른 측면에 따른 본 발명은, 기판 상에 터널링 절연막 및 플로팅 게이트용 도전막을 형성하는 단계와, 상기 플로팅 게이트 용 도전막, 상기 터널링 절연막 및 상기 기판을 일부 식각하여 트렌치를 형성하는 단계와, 상기 트렌치가 일부 매립되도록 내측벽을 따라 소자 분리막용 제1 절연막을 형성하는 단계와, 상기 트렌치가 일부 매립되도록 상기 제1 절연막 상에 소자 분리막용 제2 절연막을 형성하는 단계와, 상기 제2 절연막 상에 형성하고, 상기 제1 절연막의 측벽을 따라 라이너 형태로 보호막을 형성하는 단계와, 상기 트렌치가 매립되도록 상기 보호막 상에 소자 분리막용 제3 절연막을 형성하는 단계를 포함하는 반도체 소자의 소자 분리막 형성방법을 제공한다.

이상에서 설명한 바와 같이, 본 발명에 의하면, 다음과 같은 효과들을 얻을 수 있다.

첫째, 본 발명에 의하면, 소자 분리막을 구성하는 스핀 코팅막 상에 보호막을 형성하여 후속 EFH 조절을 위한 식각공정으로부터 SOD막을 보호함으로써 SOD막 손실에 기인한 소자 분리막 내부에서의 공극 발생을 억제하여 소자가 페일되는 것을 방지할 수 있으며, 이를 통해 소자의 수율을 개선시킬 수 있다. 또한, SOD막 손실에 기인한 웨이퍼 전 영역에서 EFH의 불균일성을 최소화하여 문턱 전압의 균일성을 확보하고, 셀 영역에서 EFH의 감소에 기인한 유전체막의 펀치 쓰루 현상을 방지할 수 있다.

둘째, 본 발명에 의하면, 소자 분리막 내에 보호막을 도전막으로 형성하여 이웃하는 메모리 셀(플로팅 게이트) 사이의 기생 정전용량을 최소화함으로써 메모 리 셀 간 간섭 효과를 최소화할 수 있으며, 이를 통해 문턱 전압 분포를 개선시킬 수 있다.

보충 설명하면, 종래기술에 따른 비휘발성 메모리 소자에서는 이웃하는 플로팅 게이트 사이에 소자 분리막만이 존재하게 되지만, 본 발명의 실시예에 따른 비휘발성 메모리 소자에서는 플로팅 게이트 사이에 소자 분리막 외외에 도전막이 개재되기 때문에 종래기술에 비해 플로팅 게이트 사이의 기생 정전용량을 감소시킬 수 있다.

이하에서는, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다. 또한, 도면들에 있어서, 층 및 영역들의 두께와 간격은 설명의 편의와 명확성을 기하기 위하여 과장되어진 것이며, 층이 다른 층 또는 기판 '상' 또는 '상부'에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나, 또는 그들 사이에 제3의 층이 개재될 수도 있다. 또한, 명세서 전체에 걸쳐서 동일한 도면번호로 표시된 부분은 동일한 층을 나타내며, 각 도면번호에 영문을 포함하는 경우 동일층이 식각 또는 연마 공정을 통해 일부가 변형된 것을 의미한다.

실시예

도 4는 본 발명의 실시예에 따른 반도체 소자의 소자 분리막을 설명하기 위하여 도시한 단면도이다. 여기서는 설명의 편의를 위해 비휘발성 메모리 소자를 도 시하였다.

도 4를 참조하면, 본 발명의 실시예에 따른 비휘발성 메모리 소자에서, 소자 분리막은 제1 내지 제3 절연막(205B, 206A, 208B)을 포함하고, 제2 및 제3 절연막(206A, 208B) 사이에 제2 절연막(206A)을 보호하기 위해 형성된 보호막(207B)을 더 포함한다.

보호막(207B)은 제3 절연막(208B)과 높은 식각 선택비를 갖는 이종의 물질로 이루어진다. 예컨대, 제3 절연막(208B)이 산화막으로 형성된 경우 질화막으로 형성한다. 더욱 구체적으로, 제3 절연막(208B)이 HDP막으로 형성된 경우 실리콘질화막(Si₃N₄)으로 형성한다. 하지만, 이에 한정되는 것은 아니며, 보호막(207B)은 제3 절연막(208B)과 높은 식각 선택비를 갖는 물질은 모두 사용할 수 있다. 예컨대, 다결정실리콘막, 전이 금속, 희토류 금속 또는 이들의 합금막으로 형성할 수도 있다. 이 경우, 플로팅 게이트(202) 간의 간섭 효과 또한 방지할 수 있는 효과를 얻을 수도 있다.

이하, 도 4에 도시된 본 발명의 실시예에 따른 비휘발성 메모리 소자의 제조방법 설명하기로 한다.

도 5a 내지 도 5g는 본 발명의 실시예에 따른 비휘발성 메모리 소자의 제조방법을 설명하기 위하여 제조공정 순서대로 도시한 공정 단면도이다. 여기서는 일례로 ASA-STI 공정을 적용한 낸드 플래시 메모리 소자의 제조방법에 대해 설명하기로 한다.

먼저, 도 5a에 도시된 바와 같이, 반도체 기판(200), 예컨대 p형 기판 내에 트리플 n-웰(triple n-type well)(미도시)과 p-웰(p-type well)(미도시)을 형성한다.

이어서, p-웰 내의 채널 영역 내에 문턱전압 조절용 이온주입 공정을 실시한다.

이어서, 기판(200) 상에 실질적으로 F-N 터널링(Fouler-Nordheim Tunneling)이 일어나는 터널링 절연막(201)을 형성한다. 이때, 터널링 절연막(201)은 산화막, 예컨대 실리콘산화막(SiO₂)으로 형성하거나, 실리콘산화막(SiO₂)을 형성한 후 질소, 예컨대 N₂ 가스를 이용한 열처리 공정을 실시하여 실리콘산화막(SiO₂)과 기판(200) 계면에 질화층을 형성할 수도 있다. 이외에도, 금속 산화물, 예컨대 알루미늄산화막(Al₂O₃), 하프늄산화막(HfO₂), 지르코늄산화막(ZrO₂)과 같이 유전율이 3.9 이상인 고유전막으로 형성할 수도 있다. 이러한 터널링 절연막(201)은 50~100Å 정도의 두께로 형성할 수 있다.

예컨대, 터널링 절연막(201)을 실리콘산화막으로 형성하는 경우, 그 제조방법으로는 건식 산화, 습식 산화 공정 또는 라디컬 이온(radical ion)을 이용한 산화 공정을 이용할 수도 있으나, 터널링 절연막(201) 특성 측면에서 라디컬 이온을 이용한 산화 공정 대신에 건식 산화, 습식 산화 공정으로 실시하는 것이 바람직하다. 한편, 질소 가스를 이용한 열처리 공정은 퍼니스(furnace) 장비를 이용하여 실시할 수 있다.

이어서, 터널링 절연막(201) 상에 플로팅 게이트로 기능하는 도전막(202)(이하, 제1 도전막이라 함)을 형성한다. 이때, 제1 도전막(202)은 도전성을 갖는 물질은 모두 사용가능하며, 예컨대 다결정실리콘, 전이 금속 또는 희토류 금속 중 선택된 어느 하나의 물질로 형성할 수 있다. 예컨대, 다결정실리콘막은 불순물 이온이 도핑되지 않은 언-도프트(un-doped) 다결정실리콘막 또는 불순물 이온이 도핑된 도프트(doped) 다결정실리콘막 모두 사용가능하며, 언-도프트 다결정실리콘막의 경우 후속 이온주입공정을 통해 별도로 불순물 이온을 주입한다. 이러한 다결정실리콘막은 저압 화학 기상 증착(Low Pressure Chemical Vapor Deposition, 이하 LPCVD라 함) 방식으로 형성하고, 이때 소스 가스로는 실란(SiH₄) 가스를 사용하며, 도핑 가스로는 포스핀(PH₃), 3염화불소(BCl₃) 또는 지보란(B₂H₆) 가스를 사용한다. 전이 금속으로는 철(Fe), 코발트(Co), 텅스텐(W), 니켈(Ni), 팔라듐(Pd), 백금(Pt), 몰리브덴(Mo) 또는 티타늄(Ti) 등을 사용하고, 희토류 금속으로는 어븀(Er), 이터륨(Yb), 사마륨(Sm), 이트륨(Y), 란탄(La), 세륨(Ce), 테르븀(Tb), 디스프로슘(Dy), 홀뮴(Ho), 톨륨(Tm) 및 루테튬(Lu) 등을 사용한다.

이어서, 제1 도전막(202) 상에 완충막(미도시)을 형성할 수도 있는데, 이때, 완충막(미도시)은 후속 공정을 통해 형성될 하드 마스크(203) 증착공정 및 제거공정시 제1 도전막(202)의 손상을 방지하기 위해 형성하며, 하드 마스크(203)와 높은 식각 선택비를 갖는 물질로 형성하는 것이 바람직하다. 예컨대, 하드 마스크(203)가 질화막, 예컨대 실리콘질화막(Si₃N₄)으로 형성된 경우 실리콘산화막(SiO₂)으로 형성한다.

이어서, 완충막 상에 하드 마스크(203)를 형성할 수도 있다. 이때, 하드 마스크(203)는 후속 공정을 통해 형성될 감광막 패턴(미도시)의 두께 부족을 보상하기 위한 것으로, 완충막이 형성되지 않는 경우 제1 도전막(202)과 높은 식각 선택비를 갖는 물질로 형성한다. 예컨대, 제1 도전막(202)이 다결정실리콘막으로 형성된 경우 실리콘질화막(Si₃N₄)으로 형성한다. 이러한 하드 마스크(203)는 증착공정시 스트레스(stress)를 최소화하기 위해 LPCVD 방식으로 형성하며, 700~800℃의 온도, 0.3~0.4Torr의 압력에서, 질소(N₂) 유량을 40~60cc로 하고, DCS(Diclorosilane, SiCl₂H₂) 유량을 800~1000cc로 하며, 암모니아(NH₃) 유량을 800~1000cc로 하여 형성한다.

이어서, 하드 마스크(203), 제1 도전막(202), 터널링 절연막(201) 및 기판(200)을 일부 식각하여 기판(200) 내부에 일정 깊이를 갖는 트렌치(trench, 204)를 형성한다. 이때, 트렌치(204)는 낸드 플래시 메모리 소자의 경우 라인 형태(line type)로 형성할 수 있다.

이어서, 도 5b에 도시된 바와 같이, 트렌치(204, 도 5a참조)가 일부 매립되도록 내측벽을 따라 증착 공정을 통해 소자 분리막용 제1 절연막(205)을 증착한다. 이때, 제1 절연막(205)은 저부가 내측벽보다 두껍게 증착되는 라이너 형태(liner type)로 증착된다. 이러한 제1 절연막(205)은 높은 종횡비에서도 매립 특성이 우수한 HDP막으로 형성할 수 있다.

이어서, 트렌치(204, 도 5a참조)가 완전히 매립되도록 제1 절연막(205) 상에 스페이서용 제2 절연막(206)을 증착한다. 이때, 제2 절연막(206)은 매립 특성이 우수한 스핀 코팅(spin coating)막인 SOD막으로 형성한다. 예컨대, SOD막으로는 PSZ(polisilazane)막을 사용한다.

한편, 제2 절연막(206)을 SOD막으로 형성하는 경우, SOD막을 경화시키기 위한 베이크(bake) 공정을 실시할 수도 있다. 이때, 베이크 공정은 600~900℃로 실시할 수 있다.

이어서, 도 5c에 도시된 바와 같이, 제2 절연막(206A)을 일정 깊이 후퇴시킨다. 이때, 제2 절연막(206A)은 터널링 절연막(201)의 하부까지 후퇴시킬 수도 있다. 또한, 제2 절연막(206A) 후퇴 공정은 건식식각 또는 습식식각방식으로 실시할 수 있다.

이어서, 도 5d에 도시된 바와 같이, 도 5c에서 제2 절연막(206A)이 후퇴됨에 따라 형성된 공간, 즉 제1 절연막(205) 상부 단차면을 따라 보호막(207)을 형성한다. 이때, 보호막(207)은 제2 절연막(206A) 상에도 형성한다. 이러한 보호막(207)은 후속 EFH 조절을 위한 식각공정시 사용되는 산화막용 식각용액(또는, 식각가스)으로부터 제2 절연막(206A)을 보호하기 위해 식각 저지막으로 기능할 수 있는 질화막으로 형성하는 것이 바람직하다. 이외에도, 도전막, 예컨대 다결정실리콘막, 전이 금속, 희토류 금속 또는 이들이 혼합된 합금막 중 선택된 어느 하나의 도전막으로 형성할 수도 있다.

이어서, 도 5e에 도시된 바와 같이, 트렌치(204, 도 5a참조)가 완전히 매립 되도록 보호막(207) 상에 소자 분리막용 제3 절연막(208)을 형성한다. 이때, 제3 절연막(208)은 보호막(207)과 식각 선택비를 갖는 물질로 형성한다. 예컨대, 제1 절연막(205)과 동일한 HDP막으로 형성한다.

이어서, 도 5f에 도시된 바와 같이, 제1 및 제3 절연막(205A, 208A), 보호막(207A)에 대해 평탄화 공정, 예컨대 화학적 기계적 연마(Chemical Mechanical Polishing, 이하 CMP라 함) 공정을 실시하여 평탄화한다. 이때, CMP 공정은 하드 마스크(203)를 연마 정지막으로 산화막 연마용 슬러리(slurry)를 사용하여 실시한다. 또한, 하드 마스크(203) 상에 제1 및 제3 절연막(205A, 208A)이 잔류되지 않도록 과도 연마공정으로 실시하여 하드 마스크(203)를 일정 두께로 연마할 수도 있다.

이어서, 도 5g에 도시된 바와 같이, 하드 마스크(203, 도 5f 참조)를 제거한다. 이때, 하드 마스크(203) 제거공정은 인산(H₃PO₄)을 사용할 수 있다.

이어서, 제1 및 제3 절연막(205B, 208B), 보호막(207B)을 일정 깊이 후퇴시킨다. 이때, 후퇴되는 깊이는 소자의 EFH와 커플링 비(coupling ratio)를 고려하여 적절히 선택될 수 있으며, 예컨대 제1 도전막(202) 높이의 1/2 정도까지 후퇴시킨다. 또한, 후퇴시키기 위한 식각공정은 건식식각 또는 습식식각방식 모두 가능하다. 건식식각방식의 경우 제1 도전막(202)에 대한 선택비는 높고, 제1 및 제3 절연막(205B, 208B)과 보호막(207B) 간의 식각 선택비는 낮은 식각 조건으로 실시한다. 예컨대, CF₄와 H₂가 혼합된 혼합가스를 사용한다. 또한, 습식식각방식을 적용하는데 있어서 제1 및 제3 절연막(205B, 208B)과 보호막(207B) 동시 식각시 식각 선택비 제어가 어려운 경우 제1 및 제3 절연막(205B, 208B)을 먼저 식각한 후 보호막(207B)을 식각하거나, 보호막(207B)을 먼저 식각한 후 제1 및 제3 절연막(205B, 208B)을 식각할 수도 있다.

한편, 상기에서는 하드 마스크(203)를 제거한 후 후퇴 공정을 실시하였으나, 이는 일례로서 하드 마스크(203)를 식각 장벽층으로 이용하여 후퇴 공정을 실시한 후 하드 마스크(203)를 제거할 수도 있다. 이 경우, 후퇴 공정시 제1 도전막(202)이 식각공정에 노출되어 손상되는 것을 하드 마스크(203)를 통해 방지할 수도 있다.

이어서, 도 5h에 도시된 바와 같이, 기판(200) 상부의 단차면을 따라 유전체막(209)을 형성한다. 이때, 유전체막(209)은 산화막-질화막-산화막의 적층 구조로 형성하거나, 유전율이 실리콘산화막(SiO₂)보다 높은 3.9 이상인 금속 산화물층, 예컨대 알루미늄산화막(Al₂O₃), 지르코늄산화막(ZrO₂) 또는 하프늄산화막(HfO₂) 중 선택된 어느 하나의 막으로 형성하거나, 또는 이들이 혼합된 혼합막 또는 이들의 적층막으로 형성할 수도 있다.

이어서, 유전체막(209) 상에 콘트롤 게이트용 도전막(210)(이하, 제2 도전막이라 함)을 형성한다. 이때, 제2 도전막(210)은 제1 도전막(202)과 동일한 물질로 형성할 수 있다.

이어서, 제2 도전막(210) 상에 비저항을 낮추기 위해 금속 질화물, 금속 실 리사이드층 또는 이들이 적층된 적층막을 더 형성할 수도 있다. 예컨대, 금속 질화물로는 티타늄질화막(TiN), 탄탈늄질화막(TaN), 텅스텐질화막(WN)으로 사용하고, 금속 실리사이드층으로는 티타늄실리사이드층(TiSi₂), 텅스텐실리사이드층(Wsi) 등을 사용한다.

이어서, 도시되진 않았지만 제2 도전막(210), 유전체막(209), 제1 도전막(202), 터널링 절연막(201)을 순차적으로 식각하여, 섬(island) 형태로 분리된 플로팅 게이트와, 활성영역과 수직으로 직교하는 방향으로 콘트롤 게이트를 형성한다.

이후, 공정은 일반적인 공정과 동일하기 때문에 그에 대한 설명은 생략하기로 한다.

본 발명의 기술 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 특히, 본 발명의 실시예는 낸드 플래시 메모리 소자의 제조방법을 예로 들어 기술되었으나, 노아(NOR type) 플래시 메모리 소자를 포함한 모든 비휘발성 메리 소자에 적용할 수 있다. 또한, 본 발명은 이 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예들이 가능함을 이해할 수 있을 것이다.

도 1a 내지 도 1g는 종래기술에 따른 낸드 플래시 메모리 소자의 제조방법을 도시한 공정 단면도.

도 2 및 도 3은 종래기술에서 발생되는 문제점을 설명하기 위하여 도시한 SEM(Scanning Electron Microscope) 사진.

도 4는 본 발명의 실시예에 따른 비휘발성 메모리 소자를 도시한 단면도.

도 5a 내지 도 5h는 본 발명의 실시예에 따른 비휘발성 메모리 소자의 제조방법을 도시한 공정 단면도.

<도면의 주요 부분에 대한 부호의 설명>

100, 200 : 반도체 기판

101, 201 : 터널링 절연막

102, 202 : 제1 도전막(플로팅 게이트)

103, 204 : 트렌치

104, 104A, 104B, 205, 205A, 205B : 제1 절연막(HDP막)

105, 105A, 206, 206A : 제2 절연막(SOD막)

106, 106A, 106B, 208, 208A, 208B : 제3 절연막(HDP막)

107, 209 : 유전체막

108, 210 : 제2 도전막(콘트롤 게이트)

207, 207A : 보호막

Claims

트렌치가 형성된 기판;

상기 트렌치 표면을 따라 라이너 형태로 형성된 제1 절연막;

상기 제1 절연막 상에 형성되어 상기 트렌치를 일부 매립하는 제2 절연막;

상기 제1 및 제2 절연막을 포함한 구조물 표면을 따라 라이너 형태로 형성되고, 도전막으로 이루어진 보호막; 및

상기 보호막 상에 형성되어 나머지 상기 트렌치를 매립하는 제3 절연막

을 포함하는 반도체 소자의 소자 분리막.
청구항 2은(는) 설정등록료 납부시 포기되었습니다.

제 1 항에 있어서,

상기 보호막은 상기 제3 절연막과 식각 선택비를 갖는 물질로 형성된 반도체 소자의 소자 분리막.
청구항 3은(는) 설정등록료 납부시 포기되었습니다.

제 1 항에 있어서,

상기 보호막은 상기 제2 절연막과 식각 선택비를 갖는 물질로 형성된 반도체 소자의 소자 분리막.
청구항 4은(는) 설정등록료 납부시 포기되었습니다.

제 1 항에 있어서,

상기 제2 절연막은 PSZ(polisilazane)막으로 형성되고, 상기 제1 및 제3 절연막은 HDP(High Density Plasma)막으로 형성된 반도체 소자의 소자 분리막.
청구항 5은(는) 설정등록료 납부시 포기되었습니다.

제 1 항에 있어서,

상기 트렌치 내측벽에 형성된 제1 절연막의 두께보다 상기 트렌치 저부에 형성된 제1 절연막의 두께가 더 두꺼운 반도체 소자의 소자 분리막.
청구항 6은(는) 설정등록료 납부시 포기되었습니다.

제 1 항에 있어서,

상기 보호막은 다결정실리콘막, 전이 금속, 희토류 금속 또는 이들이 혼합된 합금막 중 선택된 어느 하나의 도전막으로 형성된 반도체 소자의 소자 분리막.
기판 상에 터널링 절연막 및 플로팅 게이트용 도전막을 형성하는 단계;

상기 플로팅 게이트용 도전막, 상기 터널링 절연막 및 상기 기판을 일부 식각하여 트렌치를 형성하는 단계;

상기 트렌치 표면을 따라 라이너 형태로 제1 절연막을 형성하는 단계;

상기 트렌치를 일부 매립하도록 상기 제1 절연막 상에 제2 절연막을 형성하는 단계;

상기 제1 및 제2 절연막을 포함한 구조물 표면을 따라 라이너 형태를 갖고, 도전막으로 이루어진 보호막을 형성하는 단계; 및

상기 보호막 상에 나머지 상기 트렌치를 매립하도록 제3 절연막을 형성하는 단계

를 포함하는 반도체 소자의 소자 분리막 형성방법.
청구항 8은(는) 설정등록료 납부시 포기되었습니다.

제 7 항에 있어서,

상기 보호막은 상기 제2 및 제3 절연막과 식각 선택비를 갖는 물질로 형성하는 반도체 소자의 소자 분리막 형성방법.
청구항 9은(는) 설정등록료 납부시 포기되었습니다.

제 7 항에 있어서,

상기 제2 절연막은 PSZ(polisilazane)막으로 형성하고, 상기 제1 및 제3 절연막은 HDP(High Density Plasma)막으로 형성하는 반도체 소자의 소자 분리막 형성방법.
청구항 10은(는) 설정등록료 납부시 포기되었습니다.

제 7 항에 있어서,

상기 제1 절연막을 형성하는 단계는,

상기 트렌치 내측벽에 형성되는 제1 절연막의 두께보다 상기 트렌치 저부에 형성되는 제1 절연막의 두께를 더 두껍게 형성하는 반도체 소자의 소자 분리막 형성방법.
청구항 11은(는) 설정등록료 납부시 포기되었습니다.

제 7 항에 있어서,

상기 보호막은 다결정실리콘막, 전이 금속, 희토류 금속 또는 이들이 혼합된 합금막 중 선택된 어느 하나의 도전막으로 형성하는 반도체 소자의 소자 분리막 형성방법.