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KR100872991B1 - 이미지센서 및 그 제조방법 - Google Patents

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KR100872991B1
KR100872991B1 KR1020070062019A KR20070062019A KR100872991B1 KR 100872991 B1 KR100872991 B1 KR 100872991B1 KR 1020070062019 A KR1020070062019 A KR 1020070062019A KR 20070062019 A KR20070062019 A KR 20070062019A KR 100872991 B1 KR100872991 B1 KR 100872991B1
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Abstract

실시예에 따른 이미지센서는 회로(circuitry)를 포함하는 기판; 상기 기판상에 순차적으로 형성된 하부 전극, 제1 도전형 전도층; 상기 제1 도전형 전도층 상에 형성된 스트레인 진성층(strained intrinsic layer); 상기 스트레인 진성층 상에 형성된 제2 도전형 전도층; 및 상기 제2 도전형 전도층 상에 형성된 상부 전극;을 포함하는 것을 특징으로 한다.
이미지센서, 포토다이오드, 모빌러티(mobility)

Description

이미지센서 및 그 제조방법{Image Sensor and Method for manufacturing the same}
도 1은 제1 실시예에 따른 이미지센서의 단면도.
도 2는 제1 실시예에 따른 이미지센서의 메커니즘을 설명하기 위한 사진.
도 3은 제2 실시예에 따른 이미지센서의 단면도.
도 4는 제3 실시예에 따른 이미지센서의 단면도.
도 5는 제4 실시예에 따른 이미지센서의 단면도.
실시예는 이미지센서 및 그 제조방법에 관한 것이다.
일반적으로, 이미지 센서(Image sensor)는 광학적 영상(optical image)을 전기적 신호로 변환시키는 반도체 소자로써, 크게 전하결합소자(charge coupled device: CCD) 이미지센서와 씨모스(CMOS; Complementary Metal Oxide Silicon) 이미지 센서(Image Sensor)(CIS)로 구분된다.
한편, CCD 이미지센서는 구동 방식이 복잡하고, 전력 소비가 클 뿐만 아니라, 다단계의 포토 공정이 요구되므로 제조 공정이 복잡한 단점이 있으므로, 최근 에는 상기 전하 결합 소자의 단점을 극복하기 위한 차세대 이미지 센서로서 씨모스 이미지 센서가 주목을 받고 있다.
씨모스 이미지센서는 단위 화소 내에 포토다이오드와 모스트랜지스터를 형성시킴으로써 스위칭방식으로 각 단위 화소의 전기적 신호를 순차적으로 검출하여 영상을 구현한다.
종래기술에 의한 씨모스 이미지센서는 빛 신호를 받아서 전기 신호로 바꾸어 주는 포토다이오드(Photo Diode) 영역(미도시)과, 이 전기 신호를 처리하는 트랜지스터 영역(미도시)으로 구분할 수 있다.
그런데, 종래기술에 따른 씨모스 이미지센서는 포토다이오드가 트랜지스터와 수평으로 배치되는 구조이다.
물론, 종래기술에 의한 수평형의 씨모스 이미지센서에 의해 CCD 이미지센서의 단점이 해결되기는 하였으나, 종래기술에 의한 수평형의 씨모스 이미지센서에는 여전히 문제점들이 있다.
즉, 종래기술에 의한 수평형의 씨모스 이미지센서에 의하면 포토다이오드와 트랜지스터가 기판상에 상호 수평으로 인접하여 제조된다. 이에 따라, 포토다이오드를 위한 추가적인 영역이 요구되며, 이에 의해 필팩터(fill factor) 영역을 감소시키고 또한 레졀류션(Resolution)의 가능성을 제한하는 문제가 있다.
또한, 종래기술에 의한 수평형의 씨모스 이미지센서에 의하면 포토다이오드와 트랜지스터를 동시에 제조하는 공정에 대한 최적화를 달성하는 점이 매우 어려운 문제가 있다. 즉, 신속한 트랜지스터 공정에서는 작은 면저항(low sheet resistance)을 위해 샐로우 졍션(shallow junction)이 요구되나, 포토다이오드에는 이러한 샐로우 졍션(shallow junction)이 적절하지 않을 수 있다.
또한, 종래기술에 의한 수평형의 씨모스 이미지센서에 의하면 추가적인 온칩(on-chip) 기능들이 이미지센서에 부가되면서 단위화소의 크기가 이미지센서의 센서티버티(sensitivity)를 유지하기 위해 증가되거나 또는 포토다이오드를 위한 면적이 픽셀사이즈를 유지하기 위해 감소되야한다. 그런데, 픽셀사이즈가 증가되면 이미지센서의 레졀류션(Resolution)이 감소하게되며, 또한, 포토다이오드의 면적이 감소되면 이미지센서의 센서티버티(sensitivity)가 감소하는 문제가 발생한다.
실시예는 트랜지스터 회로(circuitry)와 포토다이오드의 새로운 집적을 제공할 수 있는 이미지센서를 제공하고자 한다.
또한, 실시예는 모빌러티(mobility)를 향상하여 응답(response) 및 효율을 극대화할 수 있는 이미지센서 및 그 제조방법을 제공하고자 한다.
또한, 실시예는 레졀류션(Resolution)과 센서티버티(sensitivity)가 함께 개선될 수 있는 이미지센서 및 그 제조방법을 제공하고자 한다.
또한, 실시예는 수직형의 포토다이오드를 채용하면서 포토다이오드 내에 디펙트를 방지할 수 있는 이미지센서 및 그 제조방법을 제공하고자 한다.
실시예에 따른 이미지센서는 회로(circuitry)를 포함하는 기판; 상기 기판상에 순차적으로 형성된 하부 전극, 제1 도전형 전도층; 상기 제1 도전형 전도층 상 에 형성된 스트레인 진성층(strained intrinsic layer); 상기 스트레인 진성층 상에 형성된 제2 도전형 전도층; 및 상기 제2 도전형 전도층 상에 형성된 상부 전극;을 포함하는 것을 특징으로 한다.
또한, 실시예에 따른 이미지센서는 회로(circuitry)를 포함하는 기판; 상기 기판상에 순차적으로 형성된 하부 전극; 상기 하부 전극 상에 형성된 실리콘게르마늄 진성층(SiGe intrinsic layer); 상기 실리콘게르마늄 진성층 상에 형성된 제2 도전형 전도층; 및 상기 제2 도전형 전도층 상에 형성된 상부 전극;을 포함하는 것을 특징으로 한다.
또한, 실시예에 따른 이미지센서의 제조방법은 회로(circuitry)를 포함하는 기판상에 순차적으로 하부 전극, 제1 도전형 전도층을 형성하는 단계; 상기 제1 도전형 전도층 상에 스트레인 진성층(strained intrinsic layer)을 형성하는 단계; 상기 스트레인 진성층 상에 제2 도전형 전도층을 형성하는 단계; 및 상기 제2 도전형 전도층 상에 상부 전극을 형성하는 단계;를 포함하는 것을 특징으로 한다.
이와 같은 실시예에 따른 이미지센서 및 그 제조방법에 의하면 트랜지스터 회로(circuitry)와 포토다이오드의 수직형 집적을 제공할 수 있고, 또한, 실시예는 실리콘 진성층(a-Si:H) 하부에 실리콘게르마늄(SiGe)을 증착함으로써 스트레인 실리콘(strained a-Si:H)를 만들어 모빌러티(mobility)를 향상하여 응답(response) 및 효율을 극대화할 수 있으며, 또한, 실시예는 실리콘 진성층(a-Si:H) 대신에 격자간격이 넓은 실리콘게르마늄(SiGe) 진성층을 형성함으로써 모빌러티(mobility)를 향상하고, 금속화( metallization)가 가능한 온도에서 폴리(poly) SiGe을 만들 수 있기 때문에 더욱 향상된 특성이 있는 이미지센서를 제공할 수 있는 장점이 있다.
이하, 실시예에 따른 이미지센서 및 그 제조방법을 첨부된 도면을 참조하여 상세히 설명한다.
실시 예의 설명에 있어서, 각 층의 "상/아래(on/under)"에 형성되는 것으로 기재되는 경우에 있어, 상/아래는 직접(directly)와 또는 다른 층을 개재하여(indirectly) 형성되는 것을 모두 포함한다.
(실시예)
도 1은 제1 실시예에 따른 이미지센서의 단면도이다.
제1 실시예에 따른 이미지센서는 회로(circuitry)(미도시)를 포함하는 기판(110); 상기 기판(110)상에 순차적으로 형성된 하부 전극(130), 제1 도전형 전도층(142); 상기 제1 도전형 전도층(142) 상에 형성된 스트레인 진성층(strained intrinsic layer)(150); 상기 스트레인 진성층(150) 상에 형성된 제2 도전형 전도층(160); 및 상기 제2 도전형 전도층(160) 상에 형성된 상부 전극(180);을 포함할 수 있다.
제1 실시예에서는 기판(110) 상에 층간절연층(120)과 금속배선(125)을 더 형성할 수 있다. 이후, 상기 금속배선(125) 상에 하부 전극(130)을 형성할 수 있다.
상기 하부 전극(130)은 금속, 합금 또는 실리사이드를 포함한 다양한 전도성 물질로 형성할 수 있다. 예를 들어, 상기 하부 전극(Bottom electrode)(130)은 실리사이드(silicide) 형성이 용이한 Cr, Ti, TiW, Ta 등의 금속을 PVD 등의 방법을 이용해 증착할 수 있다.
제1 실시예에 따른 이미지센서는 실리콘 진성층(a-Si:H)(150) 하부에 제1 도전형 실리콘게르마늄(SiGe)(142)을 증착함으로써 스트레인 실리콘 진성층(strained a-Si:H)(150)을 만들어 모빌러티(mobility)를 향상하여 응답(response) 및 효율을 극대화할 수 있다.
예를 들어, 제1 실시예에서 상기 제1 도전형 전도층(142)은 제1 도전형 실리콘게르마늄 전도층(142)일 수 있다.
상기 제1 도전형 전도층(142)은 실시예에서 채용하는 PIN 다이오드의 N층의 역할을 할 수 있다. 즉, 상기 제1 도전형 전도층(142)은 N 타입 도전형 전도층일 수 있으나 이에 한정되는 것은 아니다.
상기 제1 도전형 전도층(142)은 비정질 실리콘(Si)에 게르마늄(Ge)을 첨가하여 a-SiGe:H으로 형성될 수 있다. 상기 제1 도전형 전도층(142)은 화학기상증착(CVD) 특히, PECVD 등에 의해 형성될 수 있다.
상기 제1 도전형 실리콘게르마늄 전도층(142)은 폴리(poly)-SiGe 또는 비정질(amorphous)-SiGe일 수 있다.
다음으로, 상기 제1 도전형 전도층(142)을 포함하는 기판(110) 상에 진성층(intrinsic layer)(150)을 형성한다. 상기 진성층(150)은 실시예에서 채용하는 PIN 다이오드의 I층의 역할을 할 수 있다.
상기 진성층(150)은 비정질 실리콘(amorphous silicon)을 이용하여 형성될 수 있다. 상기 진성층(150)은 화학기상증착(CVD) 특히, PECVD 등에 의해 형성될 수 있다. 예를 들어, 상기 진성층(150)은 실란가스(SiH4) 등을 이용하여 PECVD에 의해 비정질 실리콘으로 형성될 수 있다.
이때, 상기 스트레인 진성층(150)은 상기 제1 도전형 전도층(142) 보다 격자 상수가 작을 수 있다.
예를 들어, 상기 스트레인 진성층(150)은 스트레인 실리콘 진성층(strained Si intrinsic layer)(150)일 수 있다.
도 2는 제1 실시예에 따른 이미지센서의 메커니즘을 설명하기 위한 사진이다.
예를 들어, 도 2(a)와 같이 Ge의 원자 격자 간격이 Si보다 4.2%정도 크기 때문에, 도 2(b)와 같이 격자간격이 넓은 SiGe(SiGe은 SixGey을 의미하며 x+y=1)에 Si을 증착하게 될 경우 원래의 Si의 격자간격이 커지게 되어 스트레인 실리콘(strained silicon)이 만들어 지게 된다.
실리콘(Silicon)의 격자간격이 넓기 때문에 전자(electron)가 원자에 충돌하지 않고 진행하기 쉬어 모빌러티(mobility)가 향상된다.
진성층(150)이 결정구조가 결정질인 경우뿐만 아니라, 비정질(amorphous)인 경우라도 결정질(crystalline)인 경우와 동일한 특성이 있게 된다.
또한, 실시예에서 실리콘(a-Si:H)의 밴드갭(bandgap)은 약 1.9 eV이 반면 SiGe은 Ge의 함량에 따라 1.9eV 이하의 밴드갭(bandgap)을 가지고 있어 가시영역 이하에서도 포토커런트(photocurrent)를 얻을 수 있어 빛이 없는 어둠에서도 사물을 관측할 수 있다.
다음으로, 상기 스트레인 실리콘 진성층(150) 상에 제2 도전형 전도층(160) 을 형성한다. 상기 제2 도전형 전도층(160)은 상기 진성층(150)의 형성과 연속공정으로 형성될 수 있다. 상기 제2 도전형 전도층(160)은 실시예에서 채용하는 PIN 다이오드의 P층의 역할을 할 수 있다. 즉, 상기 제2 도전형 전도층(160)은 P 타입 도전형 전도층일 수 있으나 이에 한정되는 것은 아니다.
상기 제2 도전형 전도층(160)은 P 도핑된 비정질 실리콘(p-doped amorphous silicon)을 이용하여 형성될 수 있으나, 이에 한정되는 것은 아니다.
상기 제2 도전형 전도층(160)은 화학기상증착(CVD) 특히, PECVD 등에 의해 형성될 수 있다. 예를 들어, 상기 제2 도전형 전도층(160)은 실란가스(SiH4)에 보론 등을 혼합하여 PECVD에 의해 비정질 실리콘으로 형성될 수 있다.
그 다음으로, 상기 제2 도전형 전도층(160) 상에 상부 전극(180)을 형성한다. 상기 상부 전극(180)은 빛의 투과성이 높고 전도성이 높은 투명전극으로 형성될 수 있다. 예를 들어, 상기 상부 투명전극(180)은 ITO(indium tin oxide) 또는 CTO(cardium tin oxide) 등으로 형성될 수 있다.
제1 실시예에 따른 이미지센서는 실리콘 진성층(a-Si:H) 하부에 실리콘게르마늄(SiGe)을 증착함으로써 스트레인 실리콘(strained a-Si:H)를 만들어 모빌러티(mobility)를 향상하여 응답(response) 및 효율을 극대화할 수 있다.
즉, n-type SiGe에 진성(intrinsic) a-Si:H을 증착하여 스트레인 실리콘 진성층(strained intrinsic a-Si:H)이 형성되도록 한다.
이렇게 하여 빛에 의해 진성층(intrinsic layer)에서 발생한 전자(electron)가 빨리 n-type SiGe으로 이동하게 되어 전자(electron)와 홀(hole)이 재결합( recombination)되어 소멸하는 확률을 줄여 양자효율(quantum efficiency)이 좋게 된다.
(제2 실시예)
제2 실시예에 따른 이미지센서는 회로(circuitry)(미도시)를 포함하는 기판(110); 상기 기판(110)상에 순차적으로 형성된 하부 전극(130), 제1 도전형 전도층(142); 상기 제1 도전형 전도층(142) 상에 형성된 스트레인 진성층(strained intrinsic layer)(150); 상기 스트레인 진성층(150) 상에 형성된 제2 도전형 전도층; 및 상기 제2 도전형 전도층(162) 상에 형성된 상부 전극(180);을 포함할 수 있다.
도 3은 제2 실시예에 따른 이미지센서의 단면도이다.
제2 실시예는 상기 제1 실시예의 기술적인 특징을 채용할 수 있다.
다만, 제2 실시예는 상기 제1 실시예와 달리 상기 제2 도전형 전도층이 제2 도전형 실리콘게르마늄 전도층(162)인 것을 특징으로 한다.
예를 들어, 상기 제1 실시예와 달리, 스트레인 진성층(150) 상에 제2 도전형 실리콘게르마늄 전도층(162)을 형성함으로써 스트레인 진성층(150)의 격자간격을 좁힘으로써 홀(hole)의 모빌러티(mobility)가 향상될 수 있다.
즉, 제2 실시예는 도 3과 같이 스트레인 진성층(150)에서 발생한 홀(hole)이 상부 전극(180)으로 쉽게 빠져나갈 수 있게 p-type SiGe을 이용하는 구조이다.
(제3 실시예)
제3 실시예에 따른 이미지센서는 회로(circuitry)(미도시)를 포함하는 기 판(110); 상기 기판(110)상에 순차적으로 형성된 하부 전극(130), 제1 도전형 전도층(142); 상기 제1 도전형 전도층(142) 상에 형성된 실리콘게르마늄 진성층(SiGe intrinsic layer)(152); 상기 실리콘게르마늄 진성층(152) 상에 형성된 제2 도전형 전도층(162); 및 상기 제2 도전형 전도층(162) 상에 형성된 상부 전극(180);을 포함할 수 있다.
도 4는 제3 실시예에 따른 이미지센서의 단면도이다.
제3 실시예는 상기 제1 실시예의 기본적인 기술적인 특징을 채용할 수 있다.
다만, 제3 실시예는 상기 제1 실시예와 달리 진성층을 격자상수가 넓은 실리콘게르마늄 진성층(152)을 사용할 수 있다.
그리고, 제3 실시예는 제1 실시예와 달리 상기 제2 도전형 전도층은 제2 도전형 실리콘게르마늄 전도층(162)일 수 있다. 또한, 상기 제1 도전형 전도층(142)은 제1 도전형 실리콘게르마늄 전도층(142)일 수 있다.
즉, 제3 실시예는 모빌러티(mobility)가 좋은 폴리(poly)-SiGe을 모든 층(layer)에 적용한 구조이다. 이때, 상기 제1 도전형 실리콘게르마늄 전도층(142)은 형성하지 않을 수 있다.
(제4 실시예)
도 5는 제4 실시예에 따른 이미지센서의 단면도이다.
제4 실시예에 따른 이미지센서는 도 5와 같이, 회로(circuitry)(미도시)를 포함하는 기판(110); 상기 기판(110)상에 순차적으로 형성된 하부 전극(130), 제1 도전형 전도층(142); 상기 제1 도전형 전도층(142) 상에 형성된 실리콘게르마늄 진 성층(SiGe intrinsic layer)(152); 상기 실리콘게르마늄 진성층(152) 상에 형성된 제2 도전형 전도층(162); 및 상기 제2 도전형 전도층(162) 상에 형성된 상부 전극(180);을 포함할 수 있다.
제4 실시예는 상기 제3 실시예의 기술적인 특징을 채용할 수 있다.
다만, 제4 실시예는 제3 실시예와 달리 상기 하부 전극(130)과 상기 제1 도전형 전도층(142) 사이에 형성된 제1 도전형 실리콘 전도층(140)을 더 포함할 수 있다.
즉, 제4 실시예는 SiGe 진성층(152)의 폴리결정구조(poly-crystalline)를 좋게 하기 위해 하부에 제1 도전형 실리콘 전도층(n-type a-Si:H)(140)을 더 형성할 수 있다.
본 발명은 전술한 실시예 및 도면에 의해 한정되는 것이 아니고, 하기 된 청구항의 권리범위에 속하는 범위 안에서 다양한 다른 실시예가 가능하다.
실시예에 따른 이미지센서 및 그 제조방법에 의하면 트랜지스터 회로(circuitry)와 포토다이오드의 수직형 집적을 제공할 수 있다.
또한, 실시예는 실리콘 진성층(a-Si:H) 하부에 실리콘게르마늄(SiGe)을 증착함으로써 스트레인 실리콘(strained a-Si:H)를 만들어 모빌러티(mobility)를 향상하여 응답(response) 및 효율을 극대화할 수 있다.
또한, 실시예는 실리콘 진성층(a-Si:H) 대신에 격자간격이 넓은 실리콘게르마늄(SiGe) 진성층을 형성함으로써 모빌러티(mobility)를 향상하고, 금속화( metallization)가 가능한 온도에서 폴리(poly) SiGe을 만들 수 있기 때문에 더욱 향상된 특성이 있는 이미지센서를 제공할 수 있다.
또한, 실시예에 의하면 밴드갭(Bandgap)이 낮은 SiGe을 사용함으로써 빛이 없는 곳에서도 이미지(image)를 얻을 수 있다.
또한, 실시예에 의하면 트랜지스터 회로(circuitry)와 포토다이오드의 수직형 집적에 의해 필팩터(fill factor)를 100%에 근접시킬 수 있다.
또한, 실시예에 의하면 종래기술보다 수직형 집적에 의해 같은 픽셀 사이즈에서 높은 센서티버티(sensitivity)를 제공할 수 있다.
또한, 실시예에 의하면 종래기술보다 같은 레졀류션(Resolution)을 위해 공정비용을 감축할 수 있다.
또한, 실시예에 의하면 각 단위 픽셀은 센서티버티(sensitivity)의 감소없이 보다 복잡한 회로(circuitry)를 구현할 수 있다.
또한, 실시예에 의해 집적될 수 있는 추가적인 온칩 회로(on-chip circuitry)는 이미지센서의 퍼포먼스(performance)를 증가시키고, 나아가 소자의 소형화 및 제조비용을 절감을 획득할 수 있다.
또한, 실시예에 의하면 수직형의 포토다이오드를 채용하면서 포토다이오드 내에 디펙트를 방지할 수 있다.

Claims (13)

  1. 회로(circuitry)를 포함하는 기판;
    상기 기판상에 순차적으로 형성된 하부 전극, 제1 도전형 전도층;
    상기 제1 도전형 전도층 상에 형성된 스트레인 진성층(strained intrinsic layer);
    상기 스트레인 진성층 상에 형성된 제2 도전형 전도층; 및
    상기 제2 도전형 전도층 상에 형성된 상부 전극;을 포함하는 것을 특징으로 하는 이미지센서.
  2. 제1 항에 있어서,
    상기 제1 도전형 전도층은,
    제1 도전형 실리콘게르마늄 전도층인 것을 특징으로 하는 이미지센서.
  3. 제1 항에 있어서,
    상기 스트레인 진성층은,
    상기 제1 도전형 전도층 보다 격자 상수가 더 작은 것을 특징으로 하는 이미지센서.
  4. 제1 항 내지 제3 항 중 어느 하나의 항에 있어서,
    상기 스트레인 진성층은,
    스트레인 실리콘 진성층(strained Si intrinsic layer)인 것을 특징으로 하는 이미지센서.
  5. 제4 항에 있어서,
    상기 제2 도전형 전도층은,
    제2 도전형 실리콘 전도층인 것을 특징으로 하는 이미지센서.
  6. 제4 항에 있어서,
    상기 제2 도전형 전도층은,
    제2 도전형 실리콘게르마늄 전도층인 것을 특징으로 하는 이미지센서.
  7. 삭제
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  9. 삭제
  10. 삭제
  11. 회로(circuitry)를 포함하는 기판상에 순차적으로 하부 전극, 제1 도전형 전도층을 형성하는 단계;
    상기 제1 도전형 전도층 상에 스트레인 진성층(strained intrinsic layer)을 형성하는 단계;
    상기 스트레인 진성층 상에 제2 도전형 전도층을 형성하는 단계; 및
    상기 제2 도전형 전도층 상에 상부 전극을 형성하는 단계;를 포함하는 것을 특징으로 하는 이미지센서의 제조방법.
  12. 제11 항에 있어서,
    상기 제1 도전형 전도층은,
    제1 도전형 실리콘게르마늄 전도층인 것을 특징으로 하는 이미지센서의 제조방법.
  13. 제11 항 또는 제12 항에 있어서,
    상기 스트레인 진성층은,
    스트레인 실리콘 진성층(strained Si intrinsic layer)인 것을 특징으로 하는 이미지센서의 제조방법.
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