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KR100728556B1 - 반도체 메모리 장치의 데이터 출력 회로 - Google Patents

반도체 메모리 장치의 데이터 출력 회로 Download PDF

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KR100728556B1 KR1020050115221A KR20050115221A KR100728556B1 KR 100728556 B1 KR100728556 B1 KR 100728556B1 KR 1020050115221 A KR1020050115221 A KR 1020050115221A KR 20050115221 A KR20050115221 A KR 20050115221A KR 100728556 B1 KR100728556 B1 KR 100728556B1
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Abstract

본 발명은 데이터 출력을 위해 생성되는 출력 인에이블 신호의 생성 과정을 간소화하여 전류 손실을 감소시키는 반도체 메모리 장치의 데이터 출력 회로를 제시한다.
본 발명의 반도체 메모리 장치의 데이터 출력 회로는 CAS 레이턴시에 따라 입력 클럭에 지연 시간을 각각 다르게 부여하여 출력 인에이블 클럭 신호를 생성하여 출력하는 지연 수단; 상기 입력 클럭 및 출력 인에이블 초기 신호를 입력 받아 상기 CAS 레이턴시에 따라 발생 시점이 달라지는 제 1 출력 인에이블 신호를 생성하여 출력하는 제 1 출력 인에이블 신호 생성 수단; 및 상기 제 1 출력 인에이블 신호 및 상기 출력 인에이블 클럭 신호를 입력 받아 제 2 출력 인에이블 신호를 생성하여 출력하는 제 2 출력 인에이블 신호 생성 수단을 포함하는 것을 특징으로 한다.
반도체 메모리 장치, 데이터 출력, 출력 인에이블

Description

반도체 메모리 장치의 데이터 출력 회로{Circuit for Outputting Data in Semiconductor Memory Apparatus}
도 1은 종래의 기술에 따른 반도체 메모리 장치의 데이터 출력 회로의 구성을 나타낸 블록도,
도 2는 도 1에 도시한 반도체 메모리 장치의 데이터 출력 회로의 상세 구성을 나타낸 블록도,
도 3은 도 1 및 도 2에 도시한 출력 인에이블 클럭 신호 생성 수단의 내부 구성도,
도 4는 종래의 기술에 따른 반도체 메모리 장치의 데이터 출력 회로의 동작을 설명하기 위한 타이밍도,
도 5는 본 발명에 따른 반도체 메모리 장치의 데이터 출력 회로의 구성을 나타낸 블록도,
도 6은 도 5에 도시한 지연 수단의 내부 구성도,
도 7은 도 5에 도시한 제 1 출력 인에이블 신호 생성 수단의 내부 구성도,
도 8은 도 5에 도시한 제 2 출력 인에이블 신호 생성 수단의 내부 구성도,
도 9는 본 발명에 따른 반도체 메모리 장치의 데이터 출력 회로의 동작을 설명하기 위한 타이밍도이다.
<도면의 주요 부분에 대한 부호 설명>
10/40 : 지연 수단
20 : 출력 인에이블 클럭 신호 생성 수단
30 : 출력 인에이블 신호 생성 수단
50 : 제 1 출력 인에이블 신호 생성 수단
60 : 제 2 출력 인에이블 신호 생성 수단
본 발명은 반도체 메모리 장치의 데이터 출력 회로에 관한 것으로, 보다 상세하게는 데이터 출력을 위해 생성되는 출력 인에이블 신호의 생성 과정을 간소화하여 전류 손실을 감소시키는 반도체 메모리 장치의 데이터 출력 회로에 관한 것이다.
일반적으로 반도체 메모리 장치는 데이터 출력시 DLL(Delay Locked Loop) 회로에서 전달되는 클럭(clock)을 기준으로 하여 CAS 레이턴시(Column Address Strobe latency)별 클럭 사이클에 맞춰 데이터를 출력하기 위해 출력 인에이블 신호를 생성하여 데이터의 출력 동작을 수행한다. CAS 레이턴시를 받아 들이기 위해 구비되는 CAS 레이턴시 디코더에 의해 입력된 CAS 레이턴시에 따라 상기 클럭의 라이징 에지에 동기되는 CAS 레이턴시 신호가 생성된다.
이하, 종래의 기술에 따른 반도체 메모리 장치의 데이터 출력 회로를 도 1 ~ 도 4를 참조하여 설명하면 다음과 같다.
도 1은 종래의 기술에 따른 반도체 메모리 장치의 데이터 출력 회로의 구성을 나타낸 블록도로서, CAS 레이턴시 9까지 데이터를 출력하기 위한 출력 인에이블 신호를 생성하는 것을 예로 들어 나타낸 것이다. 또한 출력 인에이블 클럭 신호는 6개가 생성되며 그로 인해 출력 인에이블 신호는 8개가 생성된다고 가정한다.
상기 반도체 메모리 장치의 데이터 출력 회로는 DLL 회로에서 전달되는 클럭(이하, DLL 클럭(dll_clk))을 입력 받아 각각 지연 시간을 달리 하는 복수 개의 CAS 레이턴시 클럭 신호(CL_clk)를 생성하여 출력하는 지연 수단(10), 칩의 외부로부터 입력되는 CAS 레이턴시에 따라 CAS 레이턴시 디코더로부터 인에이블 되어 전달되는 CAS 레이턴시 신호(CL_sig) 및 상기 지연 수단(10)으로부터 상기 복수 개의 CAS 레이턴시 클럭 신호(CL_clk)를 입력 받아 라이징 에지 타임에 데이터를 출력하도록 하기 위한 출력 인에이블 클럭 신호(oe_clk)를 생성하여 출력하는 출력 인에이블 클럭 신호 생성 수단(20) 및 출력 인에이블 초기 신호(oe_i) 및 상기 출력 인에이블 클럭 신호(oe_clk)를 입력 받아 데이터 출력을 위한 출력 인에이블 신호(oe)를 생성하여 출력하는 출력 인에이블 신호 생성 수단(30)으로 구성된다.
상기 지연 수단(10)은 입력되는 상기 DLL 클럭(dll_clk)을 지연시켜 각각의 CAS 레이턴시 별로 출력 인에이블 신호(oe)를 생성하기 위한 복수 개의 CAS 레이턴시 클럭 신호(CL_clk)를 생성한다. 도면을 보면 상기 지연 수단(10)으로부터 상기 출력 인에이블 클럭 신호 생성 수단(20)에 DLL 클럭(dll_clk), CAS 레이턴시 3 클 럭 신호(CL3_clk), CAS 레이턴시 45 클럭 신호(CL45_clk), CAS 레이턴시 67 클럭 신호(CL67_clk) 및 CAS 레이턴시 89 클럭 신호(CL89_clk)가 각각 전송되고 있다. 이 때 상기 CAS 레이턴시 3 클럭 신호(CL3_clk)는 CAS 레이턴시 3에 데이터가 출력되도록 하는 출력 인에이블 신호(oe)를 생성하기 위한 신호이다. 그리고 상기 CAS 레이턴시 45 클럭 신호(CL45_clk)는 CAS 레이턴시 4 또는 CAS 레이턴시 5에 데이터가 출력되도록 하는 출력 인에이블 신호(oe)를 생성하기 위한 신호이며 CAS 레이턴시 67 클럭 신호(CL67_clk) 및 CAS 레이턴시 89 클럭 신호(CL89_clk)도 마찬가지로 이해할 수 있다.
상기 출력 인에이블 클럭 신호 생성 수단(20)은 상기 복수 개의 CAS 레이턴시 클럭 신호(CL_clk) 및 상기 CAS 레이턴시 신호(CL_sig)를 입력 받아 출력 인에이블 10 클럭 신호(oe10_clk)부터 출력 인에이블 60 클럭 신호(oe60_clk)까지 6개의 출력 인에이블 클럭 신호(oe<10:60>_clk)를 생성한다. 상기 출력 인에이블 10 클럭 신호(oe10_clk)는 상기 출력 인에이블 신호 생성 수단(30)에 입력되어 출력 인에이블 초기 신호(oe_i)에 비해 상기 DLL 클럭(dll_clk) 기준으로 한 주기 지연된 출력 인에이블 10 신호(oe10)를 생성하는 데 사용된다. 마찬가지로 출력 인에이블 20 클럭 신호(oe20_clk)는 상기 출력 인에이블 10 신호(oe10)에 비해 상기 DLL 클럭(dll_clk) 기준으로 한 주기 늦게 발생하는 출력 인에이블 20 신호(oe20)를 생성한다. 출력 인에이블 30 클럭 신호 ~ 출력 인에이블 50 클럭 신호(oe<30:50>_clk)도 같은 방법으로 출력 인에이블 30 신호 ~ 출력 인에이블 50 신호(oe<30:50>)를 생성한다. 그러나 출력 인에이블 60 클럭 신호(oe60_clk)는 상기 출 력 인에이블 신호 생성 수단(30)에 입력되어 출력 인에이블 60 신호 ~ 출력 인에이블 80 신호(oe<60:80>)를 생성한다.
상기 반도체 메모리 장치의 데이터 출력 회로의 동작은 도 2를 통해 보다 상세히 설명하기로 한다.
도 2는 도 1에 도시한 반도체 메모리 장치의 데이터 출력 회로의 상세 구성을 나타낸 블록도이다.
상기 지연 수단(10)은 복수 개의 지연부를 구비하고 상기 DLL 클럭(dll_clk)은 상기 복수 개의 지연부에 각각 입력되어 지연 시간을 각각 달리하는 복수 개의 클럭 신호로 변환되어 출력된다. 즉 도시한 제 1 지연부(101)는 상기 DLL 클럭(dll_clk)을 지연시켜 CAS 레이턴시 3에 출력 인에이블 10 신호(oe10)를 생성하기 위한 CAS 레이턴시 3 클럭 10 신호(CL3_clk10)를 생성하여 출력한다. 그리고 제 2 지연부(102)는 CAS 레이턴시 45 클럭 10 신호(CL45_clk10)를, 제 3 지연부(103)는 CAS 레이턴시 45 클럭 20 신호(CL45_clk20)를, 제 4 지연부(104)는 CAS 레이턴시 45 클럭 30 신호(CL45_clk30)를, 제 5 지연부(105)는 CAS 레이턴시 67 클럭 10 신호(CL67_clk10)를, 제 6 지연부(106)는 CAS 레이턴시 67 클럭 20 신호(CL67_clk20)를, 제 7 지연부(107)는 CAS 레이턴시 67 클럭 30 신호(CL67_clk30)를, 제 8 지연부(108)는 CAS 레이턴시 67 클럭 40 신호(CL67_clk40)를, 제 9 지연부(109)는 CAS 레이턴시 89 클럭 10 신호(CL89_clk10)를, 제 10 지연부(110)는 CAS 레이턴시 89 클럭 20 신호(CL89_clk20)를, 제 11 지연부(111)는 CAS 레이턴시 89 클럭 30 신호(CL89_clk30)를, 제 12 지연부(112)는 CAS 레이턴시 89 클럭 40 신호(CL89_clk40) 를, 제 13 지연부(113)는 CAS 레이턴시 89 클럭 50 신호(CL89_clk50)를 각각 상기 DLL 클럭(dll_clk)에 각각의 지연 시간을 부여하여 생성한다.
상기 출력 인에이블 클럭 신호 생성 수단(20)은 입력되는 CAS 레이턴시에 따라 상기 복수 개의 CAS 레이턴시 클럭 신호(CL_clk)로부터 6개의 출력 인에이블 클럭 신호(oe<10:60>_clk)를 생성하여 출력한다.
상기 6개의 출력 인에이블 클럭 신호(oe<10:60>_clk)는 상기 출력 인에이블 신호 생성 수단(30)에 전달된다. 상기 출력 인에이블 신호 생성 수단(30)은 8개의 플립플롭을 구비한다. 제 1 플립플롭(301)은 상기 출력 인에이블 초기 신호(oe_i) 및 상기 출력 인에이블 10 클럭 신호(oe10_clk)를 입력 받아 상기 출력 인에이블 10 신호(oe10)를 생성하여 출력한다. 그리고 제 2 플립플롭(302)은 상기 출력 인에이블 10 신호(oe10) 및 상기 출력 인에이블 20 클럭 신호(oe20_clk)를 입력 받아 상기 출력 인에이블 20 신호(oe20)를 생성하여 출력한다. 또한 제 3 플립플롭(303)은 상기 출력 인에이블 20 신호(oe20) 및 상기 출력 인에이블 30 클럭 신호(oe30_clk)를 입력 받아 상기 출력 인에이블 30 신호(oe30)를 생성하여 출력한다. 마찬가지의 방법으로 제 4 ~ 제 8 플립플롭(304 ~ 308)은 각각 상기 출력 인에이블 40 신호 ~ 출력 인에이블 80 신호(oe<40:80>)를 생성하여 출력한다. 그러나 이 때 상기 제 6 ~ 제 8 플립플롭(306 ~ 308)에는 상기 출력 인에이블 60 클럭 신호 ~ 출력 인에이블 80 클럭 신호(oe<60:80>_clk)가 각각 입력된다.
도 3은 도 1 및 도 2에 도시한 출력 인에이블 클럭 신호 생성 수단의 내부 구성도이다.
상기 출력 인에이블 클럭 신호 생성 수단(20)은 입력되는 CAS 레이턴시에 따라 각각 다른 출력 인에이블 클럭 신호(oe_clk)를 생성하여 출력하기 위해 6개의 선택부를 구비한다. 6개의 선택부 중 제 1 선택부(210)는 CAS 레이턴시 2일 때 턴 온(turn on) 되는 제 1 패스게이트(211)를 구비하여 상기 제 1 패스게이트(211)가 턴 온 되면 상기 DLL 클럭(dll_clk)을 직렬 연결된 짝수 개의 인버터 어레이에 전달한다. 또한 제 1 선택부(210)는 CAS 레이턴시 3일 때 턴 온 되는 제 2 패스게이트(212)를 구비하여 상기 제 2 패스게이트(212)가 턴 온 되면 상기 CAS 레이턴시 3 클럭 10 신호(CL3_clk10)를 상기 직렬 연결된 짝수 개의 인버터 어레이에 전달한다. 마찬가지로 제 3 패스게이트(213)는 CAS 레이턴시 4 또는 5일 때 상기 CAS 레이턴시 45 클럭 10 신호를, 제 4 패스게이트(214)는 CAS 레이턴시 6 또는 7일 때 상기 CAS 레이턴시 67 클럭 10 신호를, 제 5 패스게이트(215)는 CAS 레이턴시 8 또는 9일 때 상기 CAS 레이턴시 89 클럭 10 신호를 상기 직렬 연결된 짝수 개의 인버터 어레이에 전달한다. 상기 직렬 연결된 짝수 개의 인버터 어레이에 의해 구동된 각각의 신호들은 상기 출력 인에이블 10 클럭 신호(oe10_clk)가 되어 상기 출력 인에이블 신호 생성 수단(30)에 전달된다.
같은 방법으로 제 2 선택부(220)는 CAS 레이턴시 2 또는 3일 때 상기 DLL 클럭(dll_clk)을, CAS 레이턴시 4 또는 5일 때 상기 CAS 레이턴시 45 클럭 20 신호(CL45_clk20)를, CAS 레이턴시 6 또는 7일 때 상기 CAS 레이턴시 67 클럭 20 신호(CL67_clk20)를, CAS 레이턴시 8 또는 9일 때 상기 CAS 레이턴시 89 클럭 20 신호(CL89_clk20)를 각각 직렬 연결된 짝수 개의 인버터 어레이에 전달한다. 상기 직렬 연결된 짝수 개의 인버터 어레이에 의해 구동된 각각의 신호들은 상기 출력 인에이블 20 클럭 신호(oe20_clk)가 되어 상기 출력 인에이블 신호 생성 수단(30)에 전달된다.
마찬가지로 제 3 선택부(230)는 CAS 레이턴시 2 또는 3일 때 상기 DLL 클럭(dll_clk)을, CAS 레이턴시 4 또는 5일 때 상기 CAS 레이턴시 45 클럭 30 신호(CL45_clk30)를, CAS 레이턴시 6 또는 7일 때 상기 CAS 레이턴시 67 클럭 30 신호(CL67_clk30)를, CAS 레이턴시 8 또는 9일 때 상기 CAS 레이턴시 89 클럭 30 신호(CL89_clk30)를 각각 직렬 연결된 짝수 개의 인버터 어레이에 전달한다. 상기 직렬 연결된 짝수 개의 인버터 어레이에 의해 구동된 각각의 신호들은 상기 출력 인에이블 30 클럭 신호(oe30_clk)가 되어 상기 출력 인에이블 신호 생성 수단(30)에 전달된다.
또한 제 4 선택부(240)는 CAS 레이턴시 2, 3, 4 또는 5일 때 상기 DLL 클럭(dll_clk)을, CAS 레이턴시 6 또는 7일 때 상기 CAS 레이턴시 67 클럭 40 신호(CL67_clk40)를, CAS 레이턴시 8 또는 9일 때 상기 CAS 레이턴시 89 클럭 40 신호(CL89_clk40)를 각각 직렬 연결된 짝수 개의 인버터 어레이에 전달한다. 상기 직렬 연결된 짝수 개의 인버터 어레이에 의해 구동된 각각의 신호들은 상기 출력 인에이블 40 클럭 신호(oe40_clk)가 되어 상기 출력 인에이블 신호 생성 수단(30)에 전달된다.
그리고 제 5 선택부(250)는 CAS 레이턴시 2, 3, 4, 5, 6 또는 7일 때 상기 DLL 클럭 신호(dll_clk)를, CAS 레이턴시 8 또는 9일 때 상기 CAS 레이턴시 89 클 럭 50 신호(CL89_clk50)를 각각 직렬 연결된 짝수 개의 인버터 어레이에 전달한다. 상기 직렬 연결된 짝수 개의 인버터 어레이에 의해 구동된 각각의 신호들은 상기 출력 인에이블 50 클럭 신호(oe50_clk)가 되어 상기 출력 인에이블 신호 생성 수단(30)에 전달된다.
마지막으로 제 6 선택부(260)는 입력되는 CAS 레이턴시에 관계 없이 상기 DLL 클럭(dll_clk)을 직렬 연결된 짝수 개의 인버터 어레이에서 구동하여 상기 출력 인에이블 60 클럭 신호(oe60_clk)를 생성하여 상기 출력 인에이블 신호 생성 수단(30)에 전달한다.
이 때 상기 제 1 ~ 제 6 선택부(210 ~ 260)에 구비되는 각각의 패스게이트들은 CAS 레이턴시 디코더로부터 전달되는 CAS 레이턴시 신호(CL_sig)와 상기 CAS 레이턴시 신호(CL_sig)와 반대의 위상을 갖는 부 CAS 레이턴시 신호(CL_sigb)에 의해 턴 온 또는 턴 오프 된다. 예를 들어, 상기 제 1 선택부(210)의 제 1 패스게이트(211)는 CAS 레이턴시 2일 때 CAS 레이턴시 2 신호(CL_sig2) 및 부 CAS 레이턴시 2 신호(CL_sig2b)가 인에이블 됨에 따라 턴 온 된다. 그러나 CAS 레이턴시가 변화하여 다른 값을 갖게 되면 턴 오프 된다.
도 4는 종래의 기술에 따른 반도체 메모리 장치의 데이터 출력 회로의 동작을 설명하기 위한 타이밍도이다.
상기 DLL 클럭(dll_clk)과 상기 출력 인에이블 초기 신호(oe_i) 및 상기 출력 인에이블 10 클럭 신호(oe10_clk)가 상기 출력 인에이블 신호 생성 수단(30)에 입력되면 상기 출력 인에이블 초기 신호(oe_i)가 인에이블 될 때 라이징 에지 타임 을 갖는 상기 출력 인에이블 10 클럭 신호(oe10_clk)에 의해 상기 출력 인에이블 10 신호(oe10)가 생성됨을 확인할 수 있다. 이 때 상기 출력 인에이블 10 신호(oe10) 신호는 상기 출력 인에이블 10 클럭(oe10_clk)의 라이징 에지 타임에 비해 약간의 지연 시간 후에 인에이블 된다. 또한 상기 출력 인에이블 10 신호(oe10)가 인에이블 될 때 라이징 에지 타임을 갖는 상기 출력 20 클럭 신호(oe20_clk)에 의해 상기 출력 인에이블 20 신호(oe20)가 생성되어 약간의 지연 시간 후에 인에이블 되는 것을 볼 수 있다. 마찬가지의 방법으로 상기 출력 인에이블 30 신호 ~ 출력 인에이블 60 신호(oe<30:60>)가 생성된다. 그러나 상기 출력 인에이블 70 신호 및 상기 출력 인에이블 80 신호(oe<70:80>)는 상기 출력 인에이블 60 클럭 신호(oe60_clk)에 의해 생성된다. 즉 상기 출력 인에이블 60 클럭 신호(oe60_clk)에 의해 상기 출력 인에이블 60 ~ 출력 인에이블 80 신호(oe<60:80>)가 모두 생성되는 것이다.
이와 같이, 입력되는 CAS 레이턴시에 따라 데이터를 출력하기 위한 상기 출력 인에이블 신호(oe)는 각각의 출력 인에이블 클럭 신호(oe_clk)에 의해 순차적으로 생성되었다. 그러나 CAS 레이턴시 8 또는 9와 같이 CAS 레이턴시가 긴 경우 CAS 레이턴시 2 또는 3과 같이 짧은 CAS 레이턴시의 데이터를 출력하기 위한 출력 인에이블 클럭 신호(oe_clk) 및 출력 인에이블 신호(oe)까지도 생성하여 사용하였다. 따라서 불필요한 출력 인에이블 클럭 신호(oe_clk) 및 출력 인에이블 신호(oe)를 생성함으로 인해 전류의 손실이 발생하게 되었고 불필요하게 흐르는 전류에 의한 노이즈 등의 문제점이 초래되었다.
본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로서, 데이터 출력을 위해 생성되는 출력 인에이블 신호를 CAS 레이턴시 별로 각각 다른 시점에 발생시킴으로써 출력 인에이블 신호의 생성 과정을 간소화하여 전류 손실을 감소시키는 반도체 메모리 장치의 데이터 출력 회로를 제공하는 데에 그 기술적 과제가 있다.
상술한 기술적 과제를 달성하기 위한 본 발명의 반도체 메모리 장치의 데이터 출력 회로는, CAS 레이턴시에 따라 입력 클럭에 지연 시간을 각각 다르게 부여하여 출력 인에이블 클럭 신호를 생성하여 출력하는 지연 수단; 상기 입력 클럭 및 출력 인에이블 초기 신호를 입력 받아 상기 CAS 레이턴시에 따라 발생 시점이 달라지는 제 1 출력 인에이블 신호를 생성하여 출력하는 제 1 출력 인에이블 신호 생성 수단; 및 상기 제 1 출력 인에이블 신호 및 상기 출력 인에이블 클럭 신호를 입력 받아 제 2 출력 인에이블 신호를 생성하여 출력하는 제 2 출력 인에이블 신호 생성 수단;을 포함하는 것을 특징으로 한다.
이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 보다 상세히 설명하기로 한다.
도 5는 본 발명에 따른 반도체 메모리 장치의 데이터 출력 회로의 구성을 나타낸 블록도로서, CAS 레이턴시 9까지 데이터를 출력하기 위한 출력 인에이블 신호를 생성하는 것을 예로 들어 나타낸 것이다.
도시한 바와 같이, 본 발명에 따른 반도체 메모리 장치의 데이터 출력 회로는 CAS 레이턴시(CL<2:9>)에 따라 DLL 클럭(dll_clk)에 지연 시간을 각각 다르게 부여하여 출력 인에이블 클럭 신호(oe_clk)를 생성하여 출력하는 지연 수단(40), 출력 인에이블 초기 신호(oe_i) 및 상기 DLL 클럭(dll_clk)을 입력 받아 상기 CAS 레이턴시(CL<2:9>)에 따라 지연 시간이 달라지는 출력 인에이블 10 신호(oe10)를 생성하여 출력하는 제 1 출력 인에이블 신호 생성 수단(50) 및 상기 출력 인에이블 10 신호(oe10) 및 상기 출력 인에이블 클럭 신호(oe_clk)를 입력 받아 출력 인에이블 20 신호(oe20)를 생성하여 출력하는 제 2 출력 인에이블 신호 생성 수단(60)으로 구성된다.
이와 같이 구성된 본 발명의 데이터 출력 회로의 동작은 상기 지연 수단(40), 상기 제 1 출력 인에이블 신호 생성 수단(50) 및 상기 제 2 출력 인에이블 신호 생성 수단(60)의 내부 구성도를 도시한 이하의 도면을 통해 설명하기로 한다.
도 6은 도 5에 도시한 지연 수단의 내부 구성도이다.
상기 지연 수단(40)은 CAS 레이턴시 3일 때 상기 DLL 클럭(dll_clk)을 지연시켜 출력 인에이블 클럭 신호(oe_clk)를 생성하여 출력하는 제 1 지연부(410), CAS 레이턴시 4 또는 5일 때 상기 DLL 클럭(dll_clk)을 지연시켜 출력 인에이블 클럭 신호(oe_clk)를 생성하여 출력하는 제 2 지연부(420), CAS 레이턴시 6 또는 7일 때 상기 DLL 클럭(dll_clk)을 지연시켜 출력 인에이블 클럭 신호(oe_clk)를 생성하여 출력하는 제 3 지연부(430), CAS 레이턴시 8 또는 9일 때 상기 DLL 클럭(dll_clk)을 지연시켜 출력 인에이블 클럭 신호(oe_clk)를 생성하여 출력하는 제 4 지연부(440) 및 CAS 레이턴시 2일 때 상기 DLL 클럭(dll_clk)을 출력 인에이블 클럭 신호(oe_clk)로 출력하는 제 5 지연부(450)로 구성된다.
여기에서 상기 제 1 지연부(410)는 CAS 레이턴시 3일 때 상기 DLL 클럭(dll_clk)을 통과시키는 제 1 패스게이트(411) 및 상기 제 1 패스게이트(411)로부터 전달되는 상기 DLL 클럭(dll_clk)에 일정한 지연 시간을 부여하여 상기 출력 인에이블 클럭 신호(oe_clk)를 생성하여 출력하는 제 1 지연기(413)로 구성된다. 마찬가지로 상기 제 2 ~ 제 4 지연부(410 ~ 440) 또한 제 2 ~ 제 4 지연기(423 ~ 443) 및 제 2 ~ 제 4 패스게이트(421 ~ 441)를 각각 구비한다. 그리하여 상기 제 2 지연부(420)는 CAS 레이턴시가 4 또는 5일 때, 상기 제 3 지연부(430)는 CAS 레이턴시가 6 또는 7일 때, 상기 제 4 지연부(440)는 CAS 레이턴시가 8 또는 9일 때 각각 상기 출력 인에이블 클럭 신호(oe_clk)를 생성하여 출력한다. 또한 상기 제 5 지연부(450)는 제 5 패스게이트(451)를 구비하여 CAS 레이턴시가 2일 때 상기 DLL 클럭(dll_clk)을 상기 출력 인에이블 클럭 신호(oe_clk)로 출력한다. 이 때 상기 제 1 ~ 제 4 지연기(413 ~ 443)는 각각 다른 지연 시간을 부여하므로 CAS 레이턴시에 따라 각각 다른 타이밍을 갖는 상기 출력 인에이블 클럭 신호(oe_clk)가 생성된다.
여기에서 상기 제 1 ~ 제 5 지연부(410 ~ 450)에 구비되는 각각의 패스게이트들은 CAS 레이턴시 디코더로부터 전달되는 CAS 레이턴시 신호(CL_sig)와 상기 CAS 레이턴시 신호(CL_sig)와 반대의 위상을 갖는 부 CAS 레이턴시 신호(CL_sigb)에 의해 턴 온 또는 턴 오프 된다. 예를 들어, 상기 제 1 지연부(410)의 제 1 패스 게이트(411)는 CAS 레이턴시 3일 때 CAS 레이턴시 3 신호(CL_sig3) 및 부 CAS 레이턴시 3 신호(CL_sig3b)가 인에이블 됨에 따라 턴 온 된다. 그러나 CAS 레이턴시가 변화하여 다른 값을 갖게 되면 턴 오프 된다.
도 7은 도 5에 도시한 제 1 출력 인에이블 신호 생성 수단의 내부 구성도이다.
상기 제 1 출력 인에이블 신호 생성 수단(50)은 CAS 레이턴시 2일 때 상기 출력 인에이블 초기 신호(oe_i)를 통과시키는 제 1 패스게이트(510), CAS 레이턴시 3일 때 상기 출력 인에이블 초기 신호(oe_i)를 통과시키는 제 2 패스게이트(520), 상기 출력 인에이블 초기 신호(oe_i) 및 상기 DLL 클럭 신호(dll_clk)를 입력 받아 상기 DLL 클럭 신호(dll_clk)가 인에이블 될 때 상기 출력 인에이블 초기 신호(oe_i)를 일정 시간 지연시켜 출력하는 제 1 플립플롭(530), CAS 레이턴시 4 또는 5일 때 상기 제 1 플립플롭(530)으로부터 전달되는 신호를 통과시키는 제 3 패스게이트(540), 상기 제 1 플립플롭(530)으로부터 전달되는 신호 및 상기 DLL 클럭 신호(dll_clk)를 입력 받아 상기 DLL 클럭 신호(dll_clk)가 인에이블 될 때 상기 제 1 플립플롭(530)으로부터 전달되는 신호를 일정 시간 지연시켜 출력하는 제 2 플립플롭(550), CAS 레이턴시 6 또는 7일 때 상기 제 2 플립플롭(550)으로부터 전달되는 신호를 통과시키는 제 4 패스게이트(560), 상기 제 2 플립플롭(550)으로부터 전달되는 신호 및 상기 DLL 클럭 신호(dll_clk)를 입력 받아 상기 DLL 클럭 신호(dll_clk)가 인에이블 될 때 상기 제 2 플립플롭(550)으로부터 전달되는 신호를 일정 시간 지연시켜 출력하는 제 3 플립플롭(570) 및 CAS 레이턴시 8 또는 9일 때 상 기 제 3 플립플롭(570)으로부터 전달되는 신호를 통과시키는 제 5 패스게이트(580)로 구성된다.
상기 제 1 ~ 제 5 패스게이트(510 ~ 580)는 CAS 레이턴시 디코더로부터 전달되는 CAS 레이턴시 신호(CL_sig)와 상기 CAS 레이턴시 신호(CL_sig)와 반대의 위상을 갖는 부 CAS 레이턴시 신호(CL_sigb)에 의해 턴 온 또는 턴 오프 된다.
이 때 상기 제 1 및 제 2 패스게이트(510, 520)를 통과하는 신호는 출력 인에이블 10_a 신호(oe10_a)이고, 상기 제 3 패스게이트(540)를 통과하는 신호는 출력 인에이블 10_b 신호(oe10_b)이며, 상기 제 4 패스게이트(560)를 통과하는 신호는 출력 인에이블 10_c 신호(oe10_c)이고, 상기 제 5 패스게이트(580)를 통과하는 신호는 출력 인에이블 10_d 신호(oe10_d)이다. 상기 4개의 출력 인에이블 10 신호(oe10_<a:d>)는 모두 상기 출력 인에이블 10 신호(oe10)이다. 즉 상술한 구성에 의해 상기 출력 인에이블 10 신호(oe10)는 CAS 레이턴시에 따라 상기 출력 인에이블 초기 신호(oe_i)로부터 각각 다른 시간 동안 지연되어 생성되므로 CAS 레이턴시에 따라 발생 시점이 가변적인 신호라는 것을 유추할 수 있다. 즉 CAS 레이턴시가 짧을 때의 상기 출력 인에이블 10 신호(oe10)의 인에이블 되는 시점이 CAS 레이턴시가 길 때보다 상기 출력 인에이블 초기 신호(oe_i)와 더 가깝게 된다.
도 8은 도 5에 도시한 제 2 출력 인에이블 신호 생성 수단의 내부 구성도이다.
상기 제 2 출력 인에이블 신호 생성 수단(60)은 상기 제 1 출력 인에이블 신호 생성 수단(50)으로부터 전달되는 상기 출력 인에이블 10 신호(oe10) 및 상기 지 연 수단(40)으로부터 전달되는 출력 인에이블 클럭 신호(oe_clk)를 입력 받아 상기 출력 인에이블 클럭 신호(oe_clk)가 인에이블 될 때 출력 인에이블 20 신호(oe20)를 생성하여 출력하는 플립플롭(610)으로 구성된다.
CAS 레이턴시가 길면 상기 출력 인에이블 클럭 신호(oe_clk) 및 상기 출력 인에이블 10 신호(oe10)는 각각 상기 지연 수단(40) 및 상기 제 1 출력 인에이블 신호 생성 수단(50)의 구조적 특성상 CAS 레이턴시가 짧을 때보다 더 큰 지연 시간을 갖게 되므로 더 늦게 발생하게 된다. 따라서 상기 플립플롭(610)에서 출력되는 상기 출력 인에이블 20 신호(oe20)는 CAS 레이턴시에 따라 발생하는 시점이 달라지게 된다.
CAS 레이턴시가 유동적이므로 CAS 레이턴시가 9보다 더 큰 경우의 데이터 출력 동작을 예상하여 보면, 상기 지연 수단(40)으로부터 출력되는 출력 인에이블 클럭 신호(oe_clk)에 일정한 지연 시간을 부여하여 출력 인에이블 20 클럭 신호(oe20_clk)를 생성할 수 있다. 그리고 상기 제 2 출력 인에이블 신호 생성 수단(60)에 상기 플립플롭(610) 외에 또 하나의 플립플롭을 구비하여 상기 출력 인에이블 20 클럭 신호가 인에이블 될 때 상기 출력 인에이블 20 신호(oe20)를 일정 시간 지연시켜 출력 인에이블 30 클럭 신호(oe30)를 생성할 수 있다. 또한 이러한 방법은 CAS 레이턴시의 길이에 따라 적절히 적용시킬 수 있다.
도 9는 본 발명에 따른 반도체 메모리 장치의 데이터 출력 회로의 동작을 설명하기 위한 타이밍도이다.
도면에는 DLL 클럭(dll_clk)과 출력 인에이블 초기 신호(oe_i)가 도시되어 있다. 상기 출력 인에이블 초기 신호(oe_i)가 인에이블 될 때 라이징 에지 타임을 갖는 상기 DLL 클럭(dll_clk)에 의해 출력 인에이블 10 신호(oe10)가 생성된다. 이 때 상기 출력 인에이블 10 신호(oe10)는 CAS 레이턴시에 따라 발생하는 시점이 달라진다. 즉 CAS 레이턴시가 짧을 때에는 상기 출력 인에이블 10_a 신호(oe10_a)가 발생하고 CAS 레이턴시의 길이에 따라 상기 출력 인에이블 10_b 신호(oe10_b), 상기 출력 인에이블 10_c 신호(oe10_c) 또는 상기 출력 인에이블 10_d 신호(oe10_d)가 발생하므로 상기 출력 인에이블 10 신호(oe10)는 CAS 레이턴시의 길이에 따라 발생 시점이 유동적인 신호가 되는 것이다. 이러한 동작은 상기 제 1 출력 인에이블 신호 생성 수단(50)의 제 1 ~ 제 3 플립플롭(530, 550, 570)에서 부여하는 지연 시간에 기인한다. 상기 출력 인에이블 10 신호(oe10)가 인에이블 될 때 라이징 에지 타임을 갖는 출력 인에이블 클럭 신호(oe_clk)에 의해 출력 인에이블 20 신호(oe20)가 발생하여 최종적으로 데이터 출력 동작을 위해 사용된다. 도 9에 도시한 출력 인에이블 20 신호(oe20)는 CAS 레이턴시 8 또는 9일 때 상기 출력 인에이블 10 신호(oe10)에 의해 발생한 것이다. 상기 출력 인에이블 10 신호(oe10)의 발생 시점이 CAS 레이턴시에 따라 유동적이므로 상기 출력 인에이블 20 신호(oe20)의 발생 시점 또한 CAS 레이턴시에 따라 변화한다.
상술한 바와 같이 본 발명의 데이터 출력 회로에서는 출력 인에이블 신호(oe)를 두 개만 발생시키고 출력 인에이블 클럭 신호(oe_clk)를 한 개만을 발생시킴으로써 데이터 출력 동작에 사용함으로써 전류 손실을 감소시킬 수 있게 되었다. 즉 입력되는 CAS 레이턴시에 따라 상기 출력 인에이블 클럭 신호(oe_clk) 및 상기 출력 인에이블 신호(oe)의 발생 시점이 유동적으로 변화하도록 함으로써 불필요한 전류에 의한 전류 손실을 감소시키고 그에 따라 노이즈 등의 부작용을 줄일 수 있게 되었다. 또한 적은 개수의 구성 요소(예를 들어, 플립플롭)만으로도 상기 출력 인에이블 신호(oe)의 생성이 가능하므로 고속으로 동작하는 반도체 메모리 장치에서 각각의 신호와 구성 요소 간의 타이밍 마진 감소로 인해 발생할 수 있는 오동작이 방지되었다.
그러나 이상에서 설명한 상기 출력 인에이블 신호(oe) 및 출력 인에이블 클럭 신호(oe_clk)는 도면에 도시한 형태에 한정되지 않는다. 즉 상기 출력 인에이블 신호(oe)의 개수 및 상기 출력 인에이블 클럭 신호(oe_clk)의 개수는 상술한 설명과 다를 수도 있다. 따라서 상기 출력 인에이블 신호가 CAS 레이턴시의 길이에 따라 유동적으로 변화하는 신호이며 그로 인해 불필요한 출력 인에이블 신호 및 출력 인에이블 클럭 신호의 발생을 방지하여 전류 손실을 감소시키는 것이 본 발명의 특징이 되는 것이다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
이상에서 설명한 본 발명의 반도체 메모리 장치의 데이터 출력 회로는 데이터 출력을 위해 생성되는 출력 인에이블 신호를 CAS 레이턴시 별로 각각 다른 시점에 발생시킴으로써 출력 인에이블 신호의 생성 과정을 간소화하여 전류 손실을 감소시키고, 적은 개수의 구성 요소만으로도 출력 인에이블 신호의 생성이 가능하므로 고속으로 동작하는 반도체 메모리 장치에서 각각의 신호와 구성 요소 간의 타이밍 마진 감소로 인해 발생할 수 있는 오동작을 방지하는 효과가 있다.

Claims (7)

  1. CAS 레이턴시에 따라 입력 클럭에 지연 시간을 각각 다르게 부여하여 출력 인에이블 클럭 신호를 생성하여 출력하는 지연 수단;
    상기 입력 클럭 및 출력 인에이블 초기 신호를 입력 받아 상기 CAS 레이턴시에 따라 발생 시점이 달라지는 제 1 출력 인에이블 신호를 생성하여 출력하는 제 1 출력 인에이블 신호 생성 수단; 및
    상기 제 1 출력 인에이블 신호 및 상기 출력 인에이블 클럭 신호를 입력 받아 제 2 출력 인에이블 신호를 생성하여 출력하는 제 2 출력 인에이블 신호 생성 수단;
    을 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 회로.
  2. 제 1 항에 있어서,
    상기 지연 수단은,
    CAS 레이턴시 별로 상기 입력 클럭에 지연 시간을 부여하여 출력 인에이블 클럭 신호를 생성하여 출력하는 복수 개의 지연부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 회로.
  3. 제 2 항에 있어서,
    상기 지연부는,
    CAS 레이턴시 신호의 입력에 대응하여 상기 입력 클럭을 통과시키는 패스게이트; 및
    상기 패스게이트로부터 전달되는 상기 입력 클럭에 일정한 지연 시간을 부여하여 상기 출력 인에이블 클럭 신호를 생성하여 출력하는 지연기;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 회로.
  4. 제 3 항에 있어서,
    상기 패스게이트는 CAS 레이턴시에 따라 다른 인에이블 시점을 갖는 CAS 레이턴시 신호 및 부 CAS 레이턴시 신호에 의해 턴 온 또는 턴 오프 되는 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 회로.
  5. 제 1 항에 있어서,
    상기 제 1 출력 인에이블 신호 생성 수단은,
    상기 입력 클럭 및 상기 출력 인에이블 초기 신호를 입력 받아 상기 입력 클럭이 인에이블 될 때 상기 출력 인에이블 초기 신호를 단계적으로 지연시키기 위해 직렬 연결되는 적어도 하나 이상의 플립플롭; 및
    CAS 레이턴시 신호의 입력에 대응하여 상기 출력 인에이블 초기 신호 및 상기 적어도 하나 이상의 플립플롭에 의해 단계적으로 지연된 신호를 선택적으로 통과시켜 상기 제 1 출력 인에이블 신호를 출력하는 복수 개의 패스게이트;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 회로.
  6. 제 5 항에 있어서,
    상기 복수 개의 패스게이트는 CAS 레이턴시에 따라 다른 인에이블 시점을 갖는 CAS 레이턴시 신호 및 부 CAS 레이턴시 신호에 의해 턴 온 또는 턴 오프 되는 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 회로.
  7. 제 1 항에 있어서,
    상기 제 2 출력 인에이블 신호 생성 수단은,
    상기 제 1 출력 인에이블 신호 생성 수단으로부터 전달되는 상기 제 1 출력 인에이블 신호 및 상기 지연 수단으로부터 전달되는 출력 인에이블 클럭 신호를 입력 받아 상기 출력 인에이블 클럭 신호가 인에이블 될 때 제 2 출력 인에이블 신호를 생성하여 출력하는 플립플롭을 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 회로.
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