KR100303796B1 - Metal wiring formation method of semiconductor device - Google Patents
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Abstract
Description
제1도는 종래 기술에 따른 반도체 장치의 금속배선구조를 나타내는 단면도.1 is a cross-sectional view showing a metal wiring structure of a semiconductor device according to the prior art.
제2도는 종래 기술에 따른 반도체 장치의 다른 금속배선구조를 나타내는 단면도.2 is a cross-sectional view showing another metal wiring structure of a semiconductor device according to the prior art.
제3(a)도 내지 제3(c)도는 제2도의 금속배선을 형성하는 방법을 나타내는 단면도.3 (a) to 3 (c) are cross-sectional views showing a method of forming the metal wiring of FIG.
제4도는 본 발명의 일실시예에 따른 반도체 장치의 금속배선구조를 나타내는 단면도.4 is a cross-sectional view illustrating a metal wiring structure of a semiconductor device according to an embodiment of the present invention.
제5(a)도 내지 제5(c)도는 제4도의 금속배선을 형성하는 방법을 나타내는 단면 공정도.5 (a) to 5 (c) are cross sectional process views showing a method of forming the metal wiring of FIG.
제6도는 본 발명의 또다른 실시예에 따른 반도체 장치의 금속배선구조를 나타내는 단면도.6 is a cross-sectional view illustrating a metal wiring structure of a semiconductor device according to still another embodiment of the present invention.
제7(a)도 내지 (c)도는 제6도의 금속배선을 형성하는 방법을 나타내는 단면공정도이다.7 (a) to 7 (c) are cross sectional process views showing a method of forming the metal wiring of FIG.
본 발명은 반도체 장치의 금속배선 형성방법에 관한 것으로, 특히 반도체 기판상의 절연막에 형성된 접촉부를 통하여 반도체 기판의 확산영역과 전기적으로 접속하게 되는 금속배선을 상기 절연막상에 형성하고, 내열금속이 상기 금속배선의 노출된 상면부 및 측면부를 덮도록하고, 금속배선층을 형성시켜 상기 금속배선의 측면부에서 발생되는 일렉트로 마이그레이션(electro migration) 및 스트레스 마이그레이션(stress migration) 특성의 열화를 방지하는 반도체 장치의 금속배선 형성방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for forming metal wiring in a semiconductor device. In particular, a metal wiring electrically connected to a diffusion region of a semiconductor substrate is formed on the insulating film through a contact portion formed in the insulating film on the semiconductor substrate. The metal wiring of the semiconductor device covering the exposed upper and side portions of the wiring and forming a metal wiring layer to prevent deterioration of the electro migration and stress migration characteristics generated at the side portions of the metal wiring. It relates to a formation method.
일반적으로, 반도체 장치의 금속배선은 반도체 기판의 상부에 형성되어 있는 절연막의 접촉부를 통하여 노출된 반도체 기판의 확산영역과 전기적으로 접속하게되고, 상기 확산영역들을 전기적으로 상호 연결하게 되며, 상기 확산영역들을 외부장치와 접속하기 위한 외부단자에 전기적으로 상호 연결하게 된다. 이와 같은 배선 구조를 도면을 참조하여 살펴보면 하기와 같다.In general, the metal wiring of the semiconductor device is electrically connected to the diffusion region of the semiconductor substrate exposed through the contact portion of the insulating film formed on the semiconductor substrate, and electrically interconnects the diffusion regions. Are electrically connected to an external terminal for connecting the device to an external device. Looking at such a wiring structure with reference to the drawings as follows.
제1도는 종래 기술에 따른 반토체 장치의 금속배선구조를 나타내는 도면이다. 제1도를 참조하면 반도체 기판(1)에는 확산영역(3)이 형성되어 있고, 상기 반도체 기판(1)의 상부에는 절연막(5)이 형성되어 있다. 그리고, 금속배선(7)이 상기 절연막(5)의 상부에 형성되어 있으며, 상기 절연막(5)에 형성된 개구 형태의 접촉부를 통하여 상기 확산영역(3)과 전기적으로 접속하고 있다. 또한, 보호막(9)이 상기 금속배선의 상부에 형성되어 있다. 상기의 구성에서, 금속배선(7)은 Al 또는 Al 합금의 단일막이나 Al 합금과 내열금속의 이중막으로 이루어져 있다. 이하 상기 금속배선(7)이 Al으로 이루어져 있는 것을 중심으로 기술하기로 한다.1 is a view showing a metal wiring structure of a semi-earth device according to the prior art. Referring to FIG. 1, a diffusion region 3 is formed in the semiconductor substrate 1, and an insulating film 5 is formed on the semiconductor substrate 1. A metal wiring 7 is formed on the insulating film 5, and is electrically connected to the diffusion region 3 through an opening part of the insulating film 5. In addition, a protective film 9 is formed on the upper portion of the metal wiring. In the above configuration, the metal wiring 7 is composed of a single film of Al or Al alloy or a double film of Al alloy and heat resistant metal. Hereinafter, the metal wiring 7 will be described based on Al.
종래 기술은 상기 금속배선(7)을 형성한 후 상기 금속배선의 열처리 공정과 보호막 형성 등의 고온공정을 실시할 때 열적응력이 상기 보호막과 상기 금속배선의 상면부 및 식각된 측면부 사이에서 발생하게 되고, 측면부에서 측면 힐락(lateral hillock)이 발생할 가능성이 있다.In the related art, thermal stress is generated between the protective film and the upper surface portion and the etched side portion of the metal wiring when the metal wiring 7 is formed and then the heat treatment process and the protective film formation are performed. There is a possibility that a lateral hillock will occur at the lateral side.
또한, 종래의 기술은 상기 금속배선의 패턴을 형성하기 위해 실시되는 식각공정에 의해 상기 금속배선의 측면부에 마이크로 보이드와 구조적 결함을 발생시키고, 그 상태에서 후속의 고온 열처리 공정을 실시하므로 상기 금속배선의 측면부에서는 마이크로 보이드와 구조적 결함이 더욱 심화되어 금속배선의 신뢰성이 저하된다.In addition, the conventional technology generates micro voids and structural defects on the side surface of the metal wiring by an etching process performed to form the pattern of the metal wiring, and the subsequent high temperature heat treatment process is performed in that state, so the metal wiring At the side of the microvoids and structural defects are further intensified, which reduces the reliability of the metallization.
또한, 종래의 기술에서는 금속배선에 전류를 인가할 경우 전자가 금속원자와 충돌하므로 금속원자가 전자의 운동방향으로 이동하여 금속배선이 단선되는 현상인 일렉트로 마이그레이션 특성이 알루미늄 금속배선 측면의 결합으로 인해 더욱 열화된다.In addition, in the related art, when an electric current is applied to the metal wiring, the electron collides with the metal atom, so the electromigration characteristic, in which the metal wire is moved in the movement direction of the electron and the metal wire is disconnected, is caused by the combination of the aluminum metal wiring side. Deteriorates.
제2도는 종래의 기술에 따른 반도체 장치의 다른 금속 배선 구조를 나타내는 도면으로서, 상기 금속배선(7)의 상부에 내열성 금속층(17)이 형성되어 있는 것을 제외하면 제1도와 동일하다. 이와 같은 금속층 구조에서는 Al합금의 상부는 강화되나 측면부의 결함은 제거되지 않는다.FIG. 2 is a view showing another metal wiring structure of the semiconductor device according to the related art, and is the same as FIG. 1 except that the heat resistant metal layer 17 is formed on the metal wiring 7. In this metal layer structure, the upper portion of the Al alloy is strengthened, but defects in the side portions are not removed.
제3(a)도 내지 제3(c)도는 제2도의 금속배선을 형성하기 위한 방법을 단면적으로 나타내는 공정도이다.3 (a) to 3 (c) are process drawings showing, in cross section, a method for forming the metal wiring of FIG.
제3(a)도를 참조하면, 먼저, 통상적인 방법에 의하예 반도체 장치를 위한 확산영역(3)이 형성된 반도체 기판(1)의 상부에 절연막(5)을 형성한다. 여기서, 상기 절연막(5)은 산화규소 또는 질화규소로 된 것이다. 이후, 통상적인 사진시각 방법에 의하여 상기 절연막(5)의 접촉부(4)를 형성하여 상기 확산영역(3)의 표면을 노출시킨다.Referring to FIG. 3 (a), first, the insulating film 5 is formed on the semiconductor substrate 1 on which the diffusion region 3 for the semiconductor device is formed, according to a conventional method. Here, the insulating film 5 is made of silicon oxide or silicon nitride. Thereafter, the contact portion 4 of the insulating film 5 is formed by a conventional photovisual method to expose the surface of the diffusion region 3.
제3(b)도를 참조하면, 제3(a)도에 도시한 구조의 전면에 Al막이나 Al합금의 이중막으로 금속배선(7)을 증착하고 난 후 내열성 금속층(17) 예를 들어 TiW, TiN 또는 Ti중 어느 하나를 500℃이하의 온도에서 200-1000Å 두께로 증착한다. 이어서, 상기 내열성 금속층(17)의 상부에 감광막을 도포하고, 상기 금속배선(7)(17)을 식각하기 위한 상기 감팡막의 패턴(P1)을 형성한다. 이후, 상기 감광막의 패턴(P1)에 의해 마스킹되지 않은 영역의 내열성 금속층(17)과 Al층(7)을 순차적으로 식각한다. 이때, 상기 금속배선(7,17)이 식각됨에 따라 상기 금속배선(7,17)에서 식각된 부분의 측면부에서는 Al층(7)의 마이크로보이드(microvoid)현상 즉, 금속입자가 소실되어 요홈이 생성되는 현상이 발생하게 되고 또한 상기 금속배선(7)의 측면부의 구조적 결함이 발생하게 된다.Referring to FIG. 3 (b), after the metal wiring 7 is deposited on the entire surface of the structure shown in FIG. 3 (a) with a double layer of Al film or Al alloy, for example, the heat resistant metal layer 17 Any one of TiW, TiN or Ti is deposited to a thickness of 200-1000 kPa at a temperature below 500 ° C. Subsequently, a photosensitive film is coated on the heat resistant metal layer 17 to form a pattern P1 of the fang film for etching the metal wires 7 and 17. Thereafter, the heat resistant metal layer 17 and the Al layer 7 in the unmasked region are sequentially etched by the pattern P1 of the photosensitive film. At this time, as the metal wires 7 and 17 are etched, microvoid phenomena of the Al layer 7, ie, metal particles, are lost in the side portions of the portions etched from the metal wires 7 and 17. The generated phenomenon is also generated and structural defects of the side portion of the metal wiring 7 are generated.
제3(c)도를 참조하면, 상기 감광막의 패턴(Pl)을 제거한 후 패턴화된 금속배선의 내열성금속층(17)과 Al층(7)을 열처리(annealing)한다. 이어서, 열처리된 상기 금속배선의 내열성금속층(17)과 상기 절연막(5)을 포함하는 전면에 보호막(9)을 형성한다. 따라서, 상기 Al층(7)과 내열성금속층(17) 사이에는 내열성 화합물층, 예를 들어, Al3Ti층이 형성되어 Al층(7)과 보호막(9)사이의 열적응력이 차단된다.Referring to FIG. 3 (c), after removing the pattern Pl of the photoresist film, the heat resistant metal layer 17 and the Al layer 7 of the patterned metal wiring are annealed. Subsequently, a protective film 9 is formed on the entire surface including the heat-resistant metal layer 17 and the insulating film 5 of the heat-treated metal wiring. Accordingly, a heat resistant compound layer, for example, an Al 3 Ti layer, is formed between the Al layer 7 and the heat resistant metal layer 17 to block thermal stress between the Al layer 7 and the protective film 9.
상기와 같은 종래의 금속배선 방법은 금속배선의 패턴을 형성하기 위한 식각공정에 의해 마이크로 보이드와 구조적 결함을 갖게 되는 Al층의 측면부가 여전히 노출된 상태에서 상기 금속배선의 열처리 공정, 보호막 증착공정과 같은 고온의 후 속공정을 진행하게 된다. 따라서 상기 금속배선의 측면부와 보호막 사이에는 열적 스트레스(thermal stress)가 발생하게 되고, 또한 상기 금속배선의 측면부에는 마이크로 보이드와 구조적 결함이 더욱 심화된다. 이와 같이, 심화된 상기 금속배선 측면부의 마이크로 보이드는 상기 금속 배선의 Al층(7)의 일렉트로 마이그레이션(Electro migration) 및 스트레스 마이그레이션(stress migration) 특성을 열화시게 된다.The conventional metallization method as described above has a heat treatment process and a protective film deposition process of the metallization in a state in which the side surface portion of the Al layer having structural defects with the micro voids is still exposed by an etching process for forming a pattern of the metallization. The subsequent high temperature follow-up process will proceed. Therefore, a thermal stress is generated between the side portion of the metal line and the passivation layer, and microvoids and structural defects are further intensified in the side portion of the metal line. As such, the deeper microvoids of the metal wiring side portions deteriorate the electromigration and stress migration characteristics of the Al layer 7 of the metal wiring.
또한, 종래의 금속배선 방법은 더블메탈(double metal)의 리플로우(reflow)공정에 사용할 수 없는 문제점을 갖고 있다. 이를 좀더 상세하게 언급하면, 접촉부내에 금속을 채우기 위하여 이용되는 여러 가지 방법중 하나인 리플로우(reflow) 공정은 증착된 Al 금속층을 진공 상태에서 550℃ 정도의 온도로 열처리하여 상기 Al 금속층의 Al입자를 접촉부내로 이동시키는 것이다. 그런데, 상기 리플로우 공정이 다층 금속배선 공정, 예를 들어, 더블메탈 공정에 사용하게 될 경우, 비아(via)접촉부상의 제2금속층을 550℃ 정도의 온도에서 처리함에 따라 제1금속층의 식각된 알루미늄 측면부에서는 마이크로 보이드 또는 측면 힐락(lateral hillock)이 발생 되어 금속배선의 신뢰성이 저하되거나 심한 경우 단선되는 문제점이 발생할 수 있다.In addition, the conventional metal wiring method has a problem that cannot be used in a reflow process of a double metal. In more detail, the reflow process, which is one of various methods used to fill a metal in a contact portion, heat-treats the deposited Al metal layer at a temperature of about 550 ° C. in a vacuum state, thereby Al particles of the Al metal layer. To move into contact. However, when the reflow process is used in a multi-layer metal wiring process, for example, a double metal process, the first metal layer is etched by treating the second metal layer on the via contact portion at a temperature of about 550 ° C. In the aluminum side portion, micro voids or lateral hillocks are generated, which may cause a problem of deterioration of reliability of the metal wiring or severe disconnection.
따라서, 본 발명은 상기한 문제점을 해결하기 위한 것으로서, 노출된 Al 금속 배선의 상면부 및 측면부상에 내열성 금속층을 형성하여 금속 배선의 신뢰성을 향상시키는데 그 목적이 있다.Accordingly, an object of the present invention is to solve the above problems, and to provide a heat-resistant metal layer on the exposed upper and side portions of the Al metal wiring to improve the reliability of the metal wiring.
또한, 본 발명은 상기한 문제점을 해결하기 위한 것으로서, 노출된 제1금속 배선의 상면부 및 측면부상에 내열성 금속층을 형성하여 제2금속배선의 고온 리플로우 공정이 가능한 다층 금속배선 공정을 제공하는데 그 목적이 있다.In addition, the present invention is to solve the above problems, to provide a multi-layer metal wiring process capable of forming a heat-resistant metal layer on the upper and side portions of the exposed first metal wiring to enable a high temperature reflow process of the second metal wiring. The purpose is.
상기와 같은 목적은 달성하기 위한 본 발명의 반도체 장치의 금속배선 형성 방법은, 반도체 기판의 확산영역에 접촉되는 제1금속배선을 형성한 후 감광막 패턴을 이용하여 상기 제1금속배선에 비아 접촉부를 형성하는 단계와, 상기 제1금속배선의 상부에 내열성의 제2금속배선을 형성하는 단계와, 상기 감광막 패턴을 이용하여 상기 제2금속배선이 상기 제1금속배선의 상부 및 측면을 완전히 감싸도록(덮히도록) 패터닝하고 상기 감광막 패턴에 노출된 제2금속배선을 제거하는 단계를 포함함을 특징으로 한다.The metal wiring forming method of the semiconductor device of the present invention to achieve the above object, after forming the first metal wiring in contact with the diffusion region of the semiconductor substrate by using a photosensitive film pattern via contact portion on the first metal wiring. Forming a heat-resistant second metal wire on the upper portion of the first metal wire, and using the photosensitive film pattern, the second metal wire completely surrounds the upper and side surfaces of the first metal wire. Patterning (covering) and removing the second metal wiring exposed to the photoresist pattern.
이하, 본 발명에 따른 반도체 장치의 금속배선 방법의 실시예를 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.Hereinafter, an embodiment of a metallization method of a semiconductor device according to the present invention will be described in detail with reference to the accompanying drawings.
제4도는 본 발명에 따른 반도체 장치의 금속배선 구조를 나타내는 단면도로서, 반도체 기판(1)에는 확산영역(3)이 형성되어 있고, 상기 반도체 기판(1)의 상부에는 절연막(5)이 형성되어 있다. 그리고, 하층의 금속배선(7)이 상기 절연막(5)의 상부에 형성되어 있음과 동시에 상기 절연막(5)의 접촉부를 통하여 상기 확산영역(3)과 전기적으로 접속되어 있으며, 상층의 금속배선(27)에 상기 하층의 금속배선(7)의 상면부 및 측면부를 완전하게 감싸도록 형성되어 있다. 또한, 층간 절연막인 보호막(39)이 상기 상층의 금속배선(27)의 상부에 형성되어 있다.4 is a cross-sectional view illustrating a metal wiring structure of a semiconductor device according to the present invention, in which a diffusion region 3 is formed in a semiconductor substrate 1, and an insulating film 5 is formed on the semiconductor substrate 1. have. A lower metal wiring 7 is formed on the insulating film 5 and is electrically connected to the diffusion region 3 through a contact portion of the insulating film 5. 27) is formed so as to completely surround the upper and side portions of the lower metal wiring 7. A protective film 39, which is an interlayer insulating film, is formed on the upper metal wiring 27 of the upper layer.
제5(a)도 내지 제5(c)도는 본 발명에 따른 금속배선을 형성하기 위한 제조방법을 단면적으로 나타내는 공정 순서도이다.5 (a) to 5 (c) are process flowcharts showing in cross section a manufacturing method for forming a metal wiring according to the present invention.
제5(a)도를 참조하면, 먼저, 제3(a)도 및 제3(b)도의 단계를 동일하게 실시한 후 금속배선으로서 Al층(7)을 증착한다. 이때, 제1금속배선으로서 형성되는 상기 Al층(7)은 Al 대신 Al합금 또는 Cu와 같은 구리합금 등과 같은 다른 물질로 형성될 수 있다. 증착된 상기 Al층(7)은 전면상에 상기 감광막 패턴(P1)과 동일한 감광막 패턴을 형성한다. 이어서, 상기 감광막의 패턴에 의해 마스킹되지 않은 영역의 상기 Al층(7)을 식각하여 비아 접촉부를 형성한다.Referring to FIG. 5 (a), first, the steps of FIGS. 3 (a) and 3 (b) are performed in the same manner, and then the Al layer 7 is deposited as a metal wiring. In this case, the Al layer 7 formed as the first metal wiring may be formed of another material such as Al alloy or copper alloy such as Cu instead of Al. The deposited Al layer 7 forms the same photoresist pattern as the photoresist pattern P1 on the entire surface. Subsequently, the Al layer 7 in an area not masked by the pattern of the photoresist layer is etched to form a via contact portion.
제5(b)도를 참조하면, 상기 감광막의 패턴을 제거하고, 패턴화된 Al의 금속배선(7)과 상기 절연막(5)을 포함하는 전면에 제2금속배선인 내열성 금속층(27), 예를 들어 Tiw, Tin, Ti, W, Mo, Cr, Pt 또는 그 합금중 어느 하나를 200~2000Å의 두께로 형성한다. 그리고, 상기 내열성 금속층(27)과 Al층 금속배선(7) 사이에 양측 금속의 화합물이 형성되는 것을 촉진하기 위하여 300~600℃의 온도에서 열처리 공정을 실시한다. 이어서, 상기 내열성 금속층(27)의 상부에 감광막을 도포하고, 상기 내열성 금속층(27)의 금속배선 형성을 위한 상기 감광막의 패턴(P2)을 형성한다. 이때, 상기 감광막의 패턴(P2)의 형성은 제5(b)도에 도시된 바와 같이 Al층(7)의 상면부는 물론 비아 접촉부내 측면부까지 상기 내열성 금속층(27)이 덮을 수 있도록 형성하여야 한다. 즉, Al층(7) 배선의 폭보다 상기 내열성 금속층(27)의 선폭이 크도록 감광막 패턴(P2)을 형성시킨다. 이때, 상기 패턴(P2)을 형성하는데 사용되는 마스크는 제3(b)도에 도시한 감광막 패턴(P1)을 형성하는데 사용되었던 마스크와 동일한 것이다. 그렇지만, 실제로 형성되는 상기 감광막패턴(P2)의 폭은 제3(b)도에 도시된 패턴(P1)의 폭보다 크도록 노광 에너지를 변화시킨다. 따라서, 패턴화되는 상기 내열성 금속층(27)의 금속배선은 Al층의 금속 배선(7)의 상부면은 물론 측면부까지 에워싸게 할 수 있게 되는 것이다.Referring to FIG. 5 (b), the heat-resistant metal layer 27 is formed by removing the pattern of the photoresist film and forming a second metal wiring on the entire surface including the patterned metal wiring 7 and the insulating film 5. For example, any one of Tiw, Tin, Ti, W, Mo, Cr, Pt, or an alloy thereof is formed to a thickness of 200 to 2000 kPa. In addition, a heat treatment process is performed at a temperature of 300 to 600 ° C. to promote formation of a compound of both metals between the heat resistant metal layer 27 and the Al layer metal wiring 7. Subsequently, a photoresist film is coated on the heat resistant metal layer 27, and a pattern P2 of the photoresist film for forming metal wirings of the heat resistant metal layer 27 is formed. At this time, the formation of the pattern P2 of the photoresist film should be formed so that the heat resistant metal layer 27 can cover the upper surface portion of the Al layer 7 as well as the side surface portion of the via contact portion, as shown in FIG. 5 (b). . That is, the photosensitive film pattern P2 is formed so that the line width of the heat resistant metal layer 27 is larger than the width of the Al layer 7 wiring. At this time, the mask used to form the pattern P2 is the same as the mask used to form the photosensitive film pattern P1 shown in FIG. 3 (b). However, the exposure energy is varied so that the width of the photosensitive film pattern P2 actually formed is larger than the width of the pattern P1 shown in FIG. 3 (b). Therefore, the metal wiring of the heat resistant metal layer 27 to be patterned can be surrounded by the upper surface as well as the side surface of the metal wiring 7 of the Al layer.
이를 좀더 상세히 언급하면, 동일한 마스크를 이용하여 감광막이 도포된 동일 물질의 금속층에 각각 서로 다른 노광에너지(exposure energy)의 자외선을 노광시키는 경우, 상기 동일한 마스크의 패턴에 대응하는 감광막의 패턴은 그 폭이 변화하게 된다. 즉, Al층의 금속배선의 폭은 노광에너지가 증가함에 따라 감소하게 되는 것이다. 한편 본 발명에서는 130KeV의 노광에너지가 상기 Al층의 금속배선을 형성하는데 사용되었고, 상기 내열성 금속층의 금속배선을 형성하는데 150KeV의 노광에너지가 사용되었다. 여기서, Al 배선형성과 내열성 금속배선 형성에 요구되는 노광에너지의 량은 서로 다르며 상기 150KeV의 노광 에너지는 상기 Al층의 금속배선의 폭과 동일한 폭의 내열성 금속층의 금속배선을 형성하는데 사용되는 노광에너지 보다 작은 에너지에 해당한다.In more detail, when the ultraviolet rays of different exposure energy are exposed to the metal layers of the same material to which the photoresist film is applied using the same mask, the pattern of the photoresist film corresponding to the pattern of the same mask is the width thereof. This will change. That is, the width of the metal wiring of the Al layer is to decrease as the exposure energy increases. Meanwhile, in the present invention, exposure energy of 130 KeV was used to form the metal wiring of the Al layer, and exposure energy of 150 KeV was used to form the metal wiring of the heat resistant metal layer. Here, the amount of exposure energy required to form the Al wiring and the heat resistant metal wiring is different from each other, and the exposure energy of 150 KeV is used to form the metal wiring of the heat resistant metal layer having the same width as that of the metal wiring of the Al layer. Corresponds to less energy.
그리고, 사진공정에서 노광된 감광막의 소프트 베이크(soft bake)온도, 현상온도, 현상시간, PEB(Post Exposure bake), 감광막의 두께의 변화를 이용하여서도 상기 동일한 마스크의 패턴에 대응되는 금속층의 패턴폭을 변화시킬 수 있게 된다.The pattern of the metal layer corresponding to the pattern of the same mask may also be obtained by using a soft bake temperature, a development temperature, a development time, a PEB (post exposure bake), and a change in the thickness of the photoresist film. You can change the width.
제5(c)도를 참조하면, 상기 감광막의 패턴(P2)에 의해 마스킹되지 않은 영역의 내열성 금속층(27)을 절연막(5)의 표면이 노출될 때까지 건식 또는 습식식각 되게 한다. 이어서, 상기 감광막의 패턴(P2)을 제거한 후 패턴화된 상기 내열성 금속층(27)과 절연막(5)의 상부에 보호막(39)을 형성한다.Referring to FIG. 5C, the heat-resistant metal layer 27 in the unmasked region is dry or wet etched until the surface of the insulating film 5 is exposed by the pattern P2 of the photosensitive film. Subsequently, after the pattern P2 of the photoresist layer is removed, the passivation layer 39 is formed on the patterned heat resistant metal layer 27 and the insulating layer 5.
상기한 본 발명의 일실시예에 따른 반도체 장치의 금속배선 형성방법은 제1금속배선으로 사용되는 Al층(7)의 비아 접촉부의 상면부 및 측면부를 내열성이 우수한 내열성 금속층(27)으로 완전하게 덮은 후, 금속배선을 형성하고 보호막(39)을 형성하므로써 마이크로 보이드의 발생에 의한 구조적 결함과, 열처리시 상기 금속층과 보호막(39)간의 열적 스트레스에 의한 결함을 방지할 수 있다.The metal wiring forming method of the semiconductor device according to the embodiment of the present invention described above is completely made of a heat-resistant metal layer 27 having excellent heat resistance, and the upper and side portions of the via contact portion of the Al layer 7 used as the first metal wiring. After covering, the metal wiring and the protective film 39 are formed to prevent structural defects due to the generation of micro voids and thermal stress between the metal layer and the protective film 39 during heat treatment.
본 발명에 따른 반도체 장치의 금속배선 방법의 다른 실시예를 첨부한 도면을 참조하여 상세히 설명하면, 다음과 같다.Another embodiment of the metallization method of the semiconductor device according to the present invention will be described in detail with reference to the accompanying drawings.
제6도는 본 발명에 따른 다른 반도체 장치의 금속 배선 구조를 나타내는 단면도로서, 반도체 기판(1)에는 확산영역(3)이 형성되어 있고, 상기 반도체 기판(1)의 상부에는 절연막(5)이 형성되어 있다. 그리고, 하층의 금속배선(7)이 상기 절연막(5)의 상부에 형성되어 있음과 동시에 상기 절연막(5)의 접촉부를 통하여 상기 확산영역(3)과 전기적으로 접속되어 있으며, 상층의 금속배선(27)이 상기 하층의 금속배선(7)의 상면부 및 측면부상에 형성되어 있다. 또한, 층간 절연막(49)이 상기 상층의 금속배선(27)의 상부에 형성되어 있으며, 상기 층간 절연막(49)의 상부에 형성된 최상층의 금속배선(37)이 비아 접촉부를 통하여 하층의 금속배선(7)에 전기적으로 접속되어 있다.6 is a cross-sectional view showing a metal wiring structure of another semiconductor device according to the present invention, in which a diffusion region 3 is formed in a semiconductor substrate 1, and an insulating film 5 is formed on the semiconductor substrate 1. It is. A lower metal wiring 7 is formed on the insulating film 5 and is electrically connected to the diffusion region 3 through a contact portion of the insulating film 5. 27) is formed on the upper and side portions of the lower metal wiring 7. In addition, an interlayer insulating film 49 is formed on the upper metal wiring 27 of the upper layer, and the uppermost metal wiring 37 formed on the upper interlayer insulating film 49 is formed through the via contact portion. 7) is electrically connected.
제7(a)도 내지 제7(c)도는 제6도의 금속배선을 형성하기 위한 방법을 단면적으로 나타내는 공정도이다.7 (a) to 7 (c) are process drawings showing, in cross section, a method for forming the metal wiring of FIG.
제7(a)도를 참조하면, 먼저 제5(a)도 내지 제5(c)도의 단계를 실시한다. 이때, 상기 보호막(39)이 층간 절연막(49)으로 대체된 것을 제외하면 차이점은 없다. 이어서, 상기 층간 절연막(49)의 상부에 감광막을 도포하고 상기 층간 절연막(49)의 비아 접촉부(VH)를 위한 상기 감광막의 패턴(P3)에 의해 마스킹되지 않은 영역의 층간절연막(49) 및 내열성 금속층(27)을 순차적으로 식각하여 Al층의 금속배선(7)의 표면이 노출되게 한다.Referring to FIG. 7 (a), first, the steps of FIGS. 5 (a) to 5 (c) are performed. At this time, there is no difference except that the protective film 39 is replaced with the interlayer insulating film 49. Subsequently, a photoresist film is applied on the interlayer insulating film 49 and the interlayer insulating film 49 and the heat resistance of the region not masked by the pattern P3 of the photosensitive film for the via contact portion VH of the interlayer insulating film 49. The metal layer 27 is sequentially etched to expose the surface of the metal wiring 7 of the Al layer.
제7(c)도를 참조하면, 상기 감광막의 패턴(P3)을 제거하고나서 비아 접촉부가 형성된 상기 층간 절연막(49)의 전면상에 제3금속층으로서 Al층(37)을 증착한다. 이후, 상기 비아 접촉부내에 상기 Al층(37)을 채우기 위하여 550℃~600℃ 범위의 고온에서 열처리 공정을 실시한다.Referring to FIG. 7C, after the pattern P3 of the photoresist film is removed, an Al layer 37 is deposited as a third metal layer on the entire surface of the interlayer insulating film 49 having via contact portions formed thereon. Thereafter, a heat treatment process is performed at a high temperature in the range of 550 ° C to 600 ° C to fill the Al layer 37 in the via contact portion.
이상에서와 같이 본 발명은 Al층 금속배선의 상면부는 물론 측면부상을 완전하게 덮히도록 내열성 금속층을 형성하고 상기 Al층 금속배선의 측면부 및 상면부와 상기 내열성 금속층 사이의 경계면에 내열성 화합물층을 각각 형성하므로 상기 Al층 금속 배선의 측면부와 층간 절연막 사이의 열적응력이 차단된다. 이에 따라 Al층 금속배선의 상면부 및 측면부에서는 힐락이 발생되지 않게 된다.As described above, the present invention forms a heat resistant metal layer so as to completely cover the upper surface portion as well as the side portion of the Al layer metal wiring, and a heat resistant compound layer is formed on the interface between the side portion and the upper surface portion of the Al layer metal wiring and the heat resistant metal layer, respectively. Therefore, the thermal stress between the side portion of the Al layer metal wiring and the interlayer insulating film is blocked. Accordingly, the heel lock does not occur in the upper and side portions of the Al layer metal wiring.
그리고 본 발명은 상기 내열성 금속층과 상기 내열성 화합물의 Ti 또는 W가 상기 Al층 금속배선의 측면부에 형성된 마이크로 보이드 및 Al입계를 통하여 상기 Al층 금속배선에 확산되게 하므로 상기 마이크로 보이드를 제거시키고, 하층의 Al층 금속배전의 Al입자 이동을 억제시킨다. 따라서, 본 발명은 Al층 금속배선의 측면부에서는 구조적 결함이 제거되어 Al층 금속배선의 스트레스 마이그레이션과 일렉트로 마이그레이션에 대한 내성이 강화되므로 금속배선의 신뢰성이 향상된다.In the present invention, since the Ti or W of the heat resistant metal layer and the heat resistant compound is diffused into the Al layer metal wiring through the micro voids and Al grain boundaries formed on the side portions of the Al layer metal wiring, the micro voids are removed, and the lower layer It suppresses the Al particle movement of Al layer metal distribution. Accordingly, the present invention improves the reliability of the metal wiring because structural defects are removed from the side portions of the Al-layer metal wiring, so that resistance to stress migration and electromigration of the Al-layer metal wiring is enhanced.
또한, 본 발명은 상기 상층의 Al층 금속배선층을 비아 접촉부내에 채우는 고온의 리플로우 공정을 실시할 수 있어 다층 금속배선의 접촉부내 단선 가능성을 줄이고 신뢰성을 향상시킬 수 있게 된다.In addition, the present invention can perform a high temperature reflow process of filling the upper Al layer metal wiring layer in the via contact portion, thereby reducing the possibility of disconnection in the contact portion of the multilayer metal wiring and improving reliability.
마지막으로 본 발명은 Al층 금속배선의 측면부에서도 내열금속층을 형성하여 상기 Al층 금속배선의 측면부의 경사를 완만하게 하므로 상기 Al층 금속배선의 상부에 증착되는 막의 형성을 용이하게 한다.Finally, the present invention forms a heat-resistant metal layer in the side portion of the Al layer metal wiring to smooth the slope of the side portion of the Al layer metal wiring, thereby facilitating the formation of a film deposited on the Al layer metal wiring.
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Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0389522A (en) * | 1989-08-31 | 1991-04-15 | Ricoh Co Ltd | Wiring conductor forming method for semiconductor device |
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Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0389522A (en) * | 1989-08-31 | 1991-04-15 | Ricoh Co Ltd | Wiring conductor forming method for semiconductor device |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100555452B1 (en) * | 1998-10-19 | 2006-04-21 | 삼성전자주식회사 | Manufacturing method of semiconductor device which can reduce contact resistance |
| US9299757B2 (en) | 2014-03-17 | 2016-03-29 | Samsung Display Co., Ltd. | Display device and method of fabricating the same |
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