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KR100192546B1 - 플래쉬 메모리 및 이의 제조방법 - Google Patents

플래쉬 메모리 및 이의 제조방법 Download PDF

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KR100192546B1 KR1019960011064A KR19960011064A KR100192546B1 KR 100192546 B1 KR100192546 B1 KR 100192546B1 KR 1019960011064 A KR1019960011064 A KR 1019960011064A KR 19960011064 A KR19960011064 A KR 19960011064A KR 100192546 B1 KR100192546 B1 KR 100192546B1
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Abstract

본 발명은 반도체장치 구조 및 제조방법에 관한 것으로 프로그래밍(쓰기) 및 소거 효율을 향상시키는데 적당한 플래쉬 메모리 및 이의 제조방법을 제공하기 위한 것이다.
이를 위한 본 발명의 프래쉬 메모리는 서로 일정간격을 두고 격리된 제1도전형의 제1불순물영역과 제2불순물영역을 갖는 제2도전형의 기판과, 상기 제1불순물영역상의 일부분에 형성되는 제1도전형 플로팅 게이트와, 상기 제1도전형 플로팅 게이트를 덮고 형성되는 제2도전형 플로팅게이트와, 상기 제2도전형 플로팅 게이트상에 차례로 형성되는 절연층과 제1도전형 컨트롤 게이트를 포함하여 구비됨을 특징으로 하고 본발명의 플래쉬 메모리 제조방법은 기판을 마련하는 제1스텝과, 소거동작이 일어나는 부분을 제외한 기판상에 제1절연층, 제1도전형의 제1반도체층 차례로 형성하는 제2스텝과, 상기 소거동작이 일어나는 부분의 기판상에 제2절연층, 제2도전형의 제2반도체층을 차례로 형성하는 제3스텝과, 상기 제2반도체층과 제1반도체층상에 제1도전형의 제3반도체층을 형성하는 제4스텝과, 상기 제1반도체층과 제2반도체층의 적어도 일부를 덮도록 상기 제3반도체층상에 제3절연층, 제1도전형의 제4반도체층을 차례로 형성하는 제5스텝과, 상기 제4반도체층상에 마스크를 씌운 후 제1, 제2 및 제3반도체층을 제거하여 상기 기판을 부분적으로 노출시키는 제6스텝과, 상기 기판의 노출된 부분에 제1도전형의 불순물을 주입하여 불순물 확산영역을 형성하는 제7스텝을 포함하여 이루어진다.

Description

플레쉬 메모리 및 이의 제조방법
제1도는 종래 플래쉬 메모리의 레이아웃도.
제2도(a) 내지 (d)는 제1도의 A-A′ 선에 따른 종래 플래쉬 메모리의 제조방법을 나타낸 공정단면도.
제3도(a) 내지 (b)는 제2도 (d)의 B-B′ 선에 따른 에너지 밴드 다이아그램.
제4도(a) 내지 (f)는 본 발명의 플래쉬 메모리 제조방법을 나타낸 공정단면도.
제5도(a) 내지 (b)는 제4도 (f)의 B-B′ 선에 따른 에너지 밴드 다이아그램.
* 도면의 주요부분에 대한 부호의 설명
21 : 기판 22 : 제1절연층
23 : 제1폴리실리콘층 24 : 제2절연층
25 : 제2폴리실리콘층 25a : 플로팅 게이트
26 : 평탄화용 절연층 27 : 제3폴리실리콘층
28 : 제3절연층 29 : 제4폴리실리콘층
29a : 컨트롤 게이트 30 : 소오스 불순물 확산영역
31 : 드레인 불순물 확산영역
본 발명은 반도체장치 제조방법에 관한 것으로 특히, 쓰기(Program) 및 소거(Erase)효율을 개선시키는데 적당하도록 한 반도체장치의 플래쉬 메모리 및 이의 제조방법에 관한 것이다.
일반적으로 플래쉬 메모리는 전기적 고쳐쓰기가 가능한 불휘발성 메모리로서 메모리 셀에 데이터를 프로그램하는 원리는 다음과 같다.
프로그램시에는 종래 자외선 소거형 EPROM(Electrically Programmable Read Only-Memory)과 같은 핫 일렉트론(Hot Electron)을 주입방식을 이용한다.
즉, 메모리셀의 드레인 부근에서 발생한 전자를 플로팅 게이트에 주입시키기 위해서는 컨트롤 게이트에 고전압을 인가한다. 따라서 플로팅 게이트에 일정량 이상의 전자가 주입되면 메모리셀 트랜지스터의 문턱전압(Vth)이 상승한다.
그리고 전자가 주입되고 있지 않는 메모리셀의 트랜지스터의 문턱전압과의 차이로서 정보량 “0” 또는 “1”을 구별한다.
한편 정보의 고쳐쓰기는 플래쉬 메모리 고유의 소거 게이트를 이용하여 플로팅 게이트로 주입되고 있는 전자를 파울러 노드하임(Fowler Nordheim)형 터널전류를 이용하여 메모리셀 트랜지스터의 문턱전압을 초기치로 되돌린다.
이하 종래 플래쉬 메모리 제조방법을 첨부된 도면을 참조하여 설명하면 다음과 같다.
제1도는 종래 플래쉬 메모리의 레이아웃도이다.
즉, 기판(1)에 선택적으로 필드산화막(2)들을 형성하고 플로팅 게이트용 제1N형 폴리실리콘층(3)을 패터닝한다.
그리고 플로팅 게이트용 N형 폴리실리콘층(3)과 수직한 방향으로 컨트롤 게이트용 제2N형 폴리실리콘층(4)을 패터닝한다.
이어 제2도(a) 내지 (d)는 제1도 A-A' 선에 따른 종래 플래쉬 메모리 제조방법을 나타낸 공정단면도이다.
먼저 제2도(a)에 도시한 바와같이 P형 반도체기판(1)상에 터넬링 산화막(5)을 형성한다. 그리고 터넬링 산화막(5)상부에 플로팅 게이트용 제1N형 폴리실리콘층(3)을 형성한다.
이어, 제2도(b)에 도시한 바와같이 플로팅 게이트용 제1N형 폴리실리콘층(3) 상부에 인터폴리 절연막(7)을 형성한다.
이어 인터폴리 절연막(7) 상부에 컨트롤 게이트용 제2N형 폴리실리콘층(4)을 형성한다. 제2도(c)에 도시한 바와같이 컨트롤 게이트용 제2N형 폴리실리콘층(4)상부에 포토레지스트(도면에 도시하지 않음)을 도포한 후 포토 에칭 공정으로 컨트롤 게이트용 제2폴리실리콘층(4), 인터폴리 절연막(7), 플로팅 게이트용 제1폴리실리콘층(3) 그리고 터넬링 산화막(5)을 선택적으로 제거한다.
이어 제2도(d)에 도시한 바와같이 컨트롤 게이트용 제2폴리실리콘층(4)을 마스로 이용한 불순물 이온주입을 실시하여 소오스/드레인 불순물 확산영역(8,9)을 형성한다.
이때 메모리셀의 소거동작을 위해 소오스 불순물 확산영역(8)은 깊은 정션(junction)으로 한다.
이어, 제3도(a) 내지 (b)는 제2도(d)의 B-B' 선에 따른 에너지 밴드 다이아그램이다.
플래쉬 메모리의 프로그램은 채널에서 만들어진 고온 열전자(Hot Electron)가 플로팅 게이트로 주입되므로서 이루어진다.
이때 채널을 형성하기 위해서 컨트롤 게이트에 인가된 전압에 대한 플로팅 게이트에 인가되는 전압의 비를 커플링 비(coupling ratio)라고 한다.
위의 커플링 비가 클수록 프로그래밍 효율은 증대한다.
한편, 플로팅 게이트에 주입된 전자의 소거는 깊은 정션(Deep junction)인 소오스(8)에 정(+)전압을 인가하여 파울러 노드하임(Fowler Nordheim)터넬링 메카니즘을 통해 이루어진다.
이때 소거효율을 향상시키기 위해서는 플로팅 게이트하부의 터넬링 산화막(5)의 두께를 얇게 하고 플로팅 게이트 및 컨트롤 게이트를 N형 폴리실리콘을 사용한다.
이에따른 에너지 밴드 다이아그램을 제3도(a) 내지 (b)에 나타내었다.
제3도(a)는 평형상태에서의 에너지 밴드 다이아그램이다.
여기서 소거동작을 위해 소오스(8)에 정(+)전압을 인가하면 에너지 밴드 다이아그램은 제3도(b)와 같이 변화한다.
즉, 소오스(8)에 인가된 정(+)전압에 의해 터넬링 산화막(5)의 에너지 밴드가 급격한 기울기를 갖게 된다. 이로인해 터넬링 산화막(5)의 얇아진 에너지 장벽부분을 통해 전자의 터넬링이 이루어져 소거동작을 구현한다.
그러나 상가와 같은 종래 플래쉬 메모리 제조방법은 다음과 같은 문제점이 있었다.
첫째, 소거효율을 높이기 위해 플로팅 게이트 하부의 산화막을 터넬링 산화막으로 사용하므로 프로그래밍 효율이 감소한다.
둘째, 고온 열전자 주입에 따른 터넬링 산화막의 마모가 커져 메모리셀의 신뢰성을 저하시킨다.
셋째, 플로링 게이트를 N형 폴리실리콘으로 구현하므로 소거동작을 위해 소오스에 높은 전압을 인가하여야 한다.
본 발명은 상기의 문제점을 해결하기 위해 안출한 것으로 낮은 전압에서도 프로그래밍 및 소거효율을 향상시키고 메모리셀의 신뢰성을 향상시키데 적당한 플래쉬 메모리 구조 및 제조방법을 제공하는데 그 목적이 있다.
상기의 목적을 달성하기 위한 본 발명의 플래쉬 메모리는 서로 일정간격을 두고 격리된 제1도전형의 제1불순물영역과 제2불순물영역을 갖는 제2도전형의 기판과, 상기 제1불순물영역상의 일부분에 형성되는 제1도전형 플로팅 게이트와, 상기 제1도전형 플로팅 게이트를 덮고 형성되는 제2도전형 플로팅 게이트와, 상기 제2도전형 플로팅 게이트상에 차례로 형성되는 절연층과 제1도전형 컨트롤 게이트를 포함하여 구비됨을 특징으로 하고 본발명의 플래쉬 메모리 제조방법은 기판을 마련하는 제1스텝과, 소거동작이 일어나는 부분을 제외한 기판상에 제1절연층, 제1도전형의 제1반도체층 차례로 형성하는 제2스텝과, 상기 소거동작이 일어나는 부분의 기판상에 제2절연층, 제2도전형의 제2반도체층을 차례로 형성하는 제3스텝과, 상기 제2반도체층과 제1반도체층상에 제1도전형의 제3반도체층을 형성하는 제4스텝과, 상기 제1반도체층과 제2반도체층의 적어도 일부를 덮도록 상기 제3반도체층상에 제3절연층, 제1도전형의 제4반도체층을 차례로 형성하는 제5스텝과, 상기 제4반도체층상에 마스크를 씌운 후 제1, 제2 및 제3반도체층을 제거하여 상기 기판을 부분적으로 노출시키는 제6스텝과, 상기 기판의 노출된 부분에 제1도전형의 불순물을 주입하여 불순물 확산영역을 형성하는 제7스텝을 포함하여 이루어진다.
이하 본 발명의 플래쉬 메모리 구조 및 제조방법을 첨부된 도면을 참조하여 설명하면 다음과 같다.
제4도(a) 내지 (f)는 본 발명의 플래쉬 메모리 제조방법을 나타낸 공정단면도이다.
먼저, 제4도(a)에 도시한 바와 같이 P형 반도체기판(21)상에 제1절연층(22)을 형성하고 제1절연층(22) 상부에 제1반도체층(23)을 형성한다.
이때 제1반도체층(23)은 N 도전형이다.
이어 제1반도체층(23)상부에 감광막(도면에 도시하지 않음)을 도포 한 후 전자의 소거동작이 일어나는 부분의 기판(21)상의 제1절연층(22)과 제1반도체층(23)을 선택적으로 제거한다.
제4도(b)에 도시한 바와 같이 제1반도체층(23)을 포함한 기판(21)상에 제2절연층(24)과 제2반도체층(25)을 차례로 형성한다.
이때 제2절연층(24)은 터넬링 산화막으로 사용하며 그 두께는 제1절연층(22)의 두께보다 얇게 형성한다.
그리고 제2반도체층(25)은 P도전형이다.
이어 제2반도체층(25)상부에 평탄화용 절연층(26)을 형성한다.
이때 평탄화용 절연층(26)으로서는 BPSG나 PSG등을 사용한다.
제4도(c)에 도시한 바와 같이 제1반도체층(23)과 동일한 단차를 갖도록 평탄화용 절연층(26), 제2반도체층(25), 제2절연층(24)을 일정두께 만큼 제거한다.
이어서 제4도(d)에 도시한 바와같이 제2반도체층(25)을 포함한 전면에 제3반도체층(27)을 형성한다.
이때 제3반도체층(27)은 N 도전형이다.
그리고 제1, 제2, 제3반도체층(23, 25, 27)은 플로팅 게이트로 사용되고 그 물질로서는 폴리실리콘을 사용한다.
이어 제3반도체층(27)상부에 제3절연층(28)을 형성하고 제4도(e)에 도시한 바와같이 제3절연층(28)상부에 제4반도체층(29)을 차례로 형성한다.
여기서 제3절연층(28)은 산화막이나 질화막 또는 ONO(산화막-질화막-산화막) 중의 어느 하나를 사용한다. 그리고 제4반도체층(29)은 컨트롤 게이트로 사용하며 그 물질로서는 펄리실리콘을 사용한다.
이어 소오스/드레인 불순물 확산영역을 형성하기 위해 포토리소그래피 공정을 이용하여 기판(21)을 선택적으로 노출시킨다.
즉, 제1, 제2, 제3절연층(22 ,24, 28)을 포함한 제1, 제2, 제3, 제4반도체층(23, 25, 27, 29)을 마스크를 이용하여 선택적으로 제거한다.
이어서 제4도(f)에 도시한 바와같이 제4반도체층(29)을 마스크로 이용하여 소오스/드레인 불순물 이온주입에 의한 불순물 확산영역(30, 31)을 형성한다.
그리고 소오스 불순물 확산영역(30)은 드레인 불순물 확산영역(31)에 비해 깊은 정션으로 형성한다.
한편 제5도 (a) 내지 (b)는 제4도 (f)의 B-B′ 선에 따른 에너지 밴드 다이아그램을 나타내었다.
먼저, 제5도 (a)는 평형상태에서의 에너지 밴드 다이아그램으로서 제2폴리실리콘층(P형)으로 인해 평형상태에서도 터넬링 산화막의 에너지 장벽이 전자의 소거동작에 유리하도록 되어있다.
따라서 제5도 (b)에 도시한 바와같이 플로팅 게이트(25a)가 N형 폴리실리콘으로 되어 있을 경우에 비해 소오스에 낮은 정(+)전압을 인가하더라도 터넬링 현상이 일어난다.
이상 상술한 바와같이 본 발명의 플래쉬 메모리 구조 및 제조방법은 다음과 같은 효과가 있다.
첫째, 소고동작이 이루어지는 플로팅 게이트를 P형 폴리실리콘을 사용하므로 낮은 전압에 의해서도 전자의 소거가 용이하다.
둘째, 고온 열전자 주입이 이루어지는 채널의 드레인 부근의 산화막을 두껍게 형성하므로 쓰기동작의 반복수행에 의한 산화막의 신뢰성을 향상시킨다.
셋째, 커플링 비가 증가하고 프로그래밍(쓰기)효율이 향상된다.

Claims (17)

  1. 서로 일정간격을 두고 격리된 제1도전형의 제1불순물영역과 제2불순물영역을 갖는 제2도전형의 기판; 상기 제1불순물영역상의 일부분에 형성되는 제2도전형 플로팅 게이트와; 상기 제2도전형 플로팅 게이트를 덮고 형성되는 제1도전형 플로팅 게이트와; 상기 제1도전형 플로팅 게이트상에 차례로 형성되는 절연층과 제1도전형 컨트롤 게이트를 포함하여 구비됨을 특징으로 하는 플래쉬 메모리.
  2. 제1항에 있어서, 제1도전형은 N도전형이고 제2도전형은 P 도전형임을 특징으로 하는 플래쉬 메모리.
  3. 제1항에 있어서, 제1, 제2도전형 플로팅 게이트의 물질은 폴리실리콘을 사용함을 특징으로 하는 플래쉬 메모리.
  4. 제1항에 있어서, 제1도전형 컨트롤 게이트의 물질은 폴리실리콘을 사용함을 특징으로 하는 플래쉬 메모리.
  5. 제1항에 있어서, 절연층은 산화물과 질화물 중 어느 하나임을 특징으로 하는 플래쉬 메모리.
  6. 제1항에 있어서, 제1불순물영역은 소오스로 사용되고 제 2불순물영역은 드레인으로 사용됨을 특징으로 하는 플레쉬 메모리.
  7. 기판을 마련하는 제1스텝; 소거동작이 일어나는 부분을 제외한 기판상에 제1절연층, 제1도전형의 제1반도체층 차례로 형성하는 제2스텝;상기 소거동작이 일어나는 부분의 기판상에 제2절연층, 제2도전형의 제2반도체층을 차례로 형성하는 제3스텝;상기 제2반도체층과 제1반도체층상에 제1도전형의 제3반도체층을 형성하는 제4스텝; 상기 제1반도체층과 제2반도체층의 적어도 일부를 덮도록 상기 제3반도체층상에 제3절연층, 제1도전형의 제4반도체층을 차례로 형성하는 제5스텝;상기 제4반도체층상에 마스크를 씌운 후 제1, 제2 및 제3반도체층을 제거하여 상기 기판을 부분적으로 노출시키는 제6스텝; 상기 기판을 노출된 부분에 제1도전형의 불순물을 주입하여 불순물 확산영역을 형성하는 제7스텝을 포함하여 이루어짐을 특징으로 하는 플래쉬 메모리 제조방법.
  8. 제7항에 있어서, 제1, 제3, 제4반도체층은 N도전형이고 제2반도체층은 P 도전형임을 특징으로 하는 플래쉬 메모리 제조방법.
  9. 제7항에 있어서, 제1절연층의 두께는 제2절연층의 두께 보다 두껍게 형성됨을 특징으로 하는 플래쉬 메모리 제조방법.
  10. 제7항에 있어서, 제3절연층은 산화물, 질화물, 산화물-질화물-산화물 중 어느 하나임을 특징으로 하는 플래쉬 메모리 제저방법.
  11. 제7항에서서, 제2절연층은 터넬링이 가능한 얇은 산화막으로 사용함을 특징으로 하는 플래쉬 메모리 제조방법.
  12. 제7항에 있어서, 불순물 확산영역은 N도전형임을 특징으로 하는 플래쉬 메모리 제조방법.
  13. 제7항에 있어서, 소오스 불순물 확산은 드레인 불순물 확산영역 보다 깊게 형성됨을 특징으로 하는 플래쉬 메모리 제조방법.
  14. 제7항에 있어서, 제1, 제2, 제3반도체층 플로팅 게이트로 사용되고 제4반도체층은 사용됨을 특징으로 하는 플래쉬 메모리 제조방법.
  15. 제7항에 있어서, 불순물 확산영역은 소오스와 드레인으로 사용됨을 특징으로 하는 플래쉬 메모리 제조방법.
  16. 제9항에 있어서, 제4스텝은 제2폴리실리콘층 상부에 평탄화용 절연층을 증착하는 스텝;낮은 단차를 갖는 상기 제2 폴리실리콘층 상부에만 남도록 평탄화용 절연층을 제거하는 스텝;제1폴리실리콘층과 동일 단차를 갖도록 상기 평탄화용 절연층, 제2 폴리실리콘층, 제2절연층을 제거하는 스텝으로 이루어짐을 특징으로 하는 플래쉬 메모리 제조방법.
  17. 제16항에 있어서, 평탄화용 절연층은 BPSG, PSG 등으로 형성됨을 특징으로 하는 플래쉬 메모리 제조방법.
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