KR100188027B1

KR100188027B1 - Address generator

Info

Publication number: KR100188027B1
Application number: KR1019960029807A
Authority: KR
Inventors: 김상봉
Original assignee: 윤종용; 삼성전자주식회사
Priority date: 1996-07-23
Filing date: 1996-07-23
Publication date: 1999-06-01
Anticipated expiration: 2016-07-23
Also published as: KR980011421A

Abstract

본 발명은 어드레스 발생회로를 공개한다. 그 회로는 어드레스 출력신호와 간격신호를 가산하기 위한 제 1 가산수단, 상기 어드레스 출력신호와 간격신호를 2배한 신호 및 상기 간격신호의 최상위 비트신호를 가산하여 출력하기 위한 제 2 가산수단, 상기 제 2 가산수단의 출력신호와 메모리의 소정영역의 마지막 어드레스 신호를 비교하여 상기 제 2 가산수단의 출력신호가 작은 경우에 제 1 상태의 제 2 선택신호를, 큰 경우에 제 2 상태의 제 2 선택신호를 발생하기 위한 비교수단, 상기 메모리의 소정영역의 마지막 어드레스 신호에서 시작 어드레스 신호를 감산하기 위한 감산수단, 상기 감산수단의 출력신호와 상기 제 2 가산수단의 출력신호를 가산하기 위한 제 3 가산수단, 및 제 1 선택신호에 응답하여 외부로 부터의 어드레스 입력신호를, 상기 제 1 상태의 제 2 선택신호에 응답하여 상기 제 1 가산수단의 출력신호를, 상기 제 2 상태의 제 2 선택신호에 응답하여 상기 제 3 가산수단의 출력신호를 각각 선택하여 출력하기 위한 선택수단으로 구성되어, 고속의 디지탈 신호 처리 장치가 외부 메모리의 특정영역을 반복적으로 억세스함에 있어서 시간손실없이 어드레스를 발생할 수 있다.The present invention discloses an address generating circuit. The circuit includes first adding means for adding an address output signal and an interval signal, second adding means for adding and outputting a signal obtained by doubling the address output signal and an interval signal and a most significant bit signal of the interval signal, and the second The output signal of the second adding means is compared with the last address signal of the predetermined area of the memory, and when the output signal of the second adding means is small, the second selection signal of the first state is selected, and the second selection of the second state is large. Comparison means for generating a signal, subtraction means for subtracting a start address signal from a last address signal of a predetermined area of the memory, a third addition for adding an output signal of the subtraction means and an output signal of the second adding means; Means and an address input signal from outside in response to a first selection signal, the first input signal in response to a second selection signal in the first state; And selecting means for selecting and outputting the output signal of the adding means in response to the second selection signal in the second state, respectively, wherein the high speed digital signal processing apparatus is provided with an external memory. By repeatedly accessing a specific area, an address can be generated without time loss.

Description

Address generator

본 발명은 어드레스 발생회로에 관한 것으로, 특히 시간 손실없이 어드레스를 발생할 수 있는 어드레스 발생회로에 관한 것이다.The present invention relates to an address generating circuit, and more particularly to an address generating circuit capable of generating an address without time loss.

동영상 전문가 그룹(MPEG; motion picture experts group) 오디오 등의 응용에서는 디지탈 신호 처리기가 외부의 데이타 메모리내의 데이타를 억세스할 때 일정영역을 반복적으로 억세스하는 동작이 요구된다. 따라서, 그 영역을 억세스할 때 영역의 경계를 만나게되면 다시 처음의 영역으로 돌아가 다시 처음부터 데이타를 억세스 해야 한다. 더군다나, 그 영역을 억세스함에 있어 그 영역의 데이타를 차례로 억세스하는 것이 아니라 불특정 단계를 가지고 건너 뛰면서 억세스하는 동작이 요구되고 있다. 그러나, 종래의 디지탈 신호 처리기는 이러한 기능을 제공하지 않고 있으며 고속으로 동작하는 디지탈 신호 처리기와 칩 외부의 메모리 장치간의 연속적인 데이타 전송을 시간손실없이 수행함에 있어 많은 어려움이 있었다.Motion picture experts group (MPEG) In applications such as audio, a digital signal processor requires an operation of repeatedly accessing a predetermined area when accessing data in an external data memory. Therefore, when accessing the area, if the boundary of the area is encountered, the data must be accessed again from the beginning. Moreover, in accessing the area, an operation of accessing by skipping with an unspecified step rather than sequentially accessing the data of the area is required. However, the conventional digital signal processor does not provide such a function and there are many difficulties in performing a continuous data transfer between the digital signal processor operating at a high speed and the memory device outside the chip without time loss.

본 발명의 목적은 메모리 장치를 억세스할 때 불특정 단계를 가지고 어떤 영역을 반복적으로 억세스함에 있어서 시간손실없이 어드레스를 발생할 수 있는 어드레스 발생회로를 제공하는데 있다.SUMMARY OF THE INVENTION An object of the present invention is to provide an address generating circuit that can generate an address without time loss in accessing a region repeatedly with an unspecified step when accessing a memory device.

이와같은 목적을 달성하기 위한 본 발명의 어드레스 발생회로는 어드레스 출력신호에 간격신호를 가산하기 위한 제 1 가산수단, 상기 어드레스 출력신호와 간격신호를 2배한 신호 및 상기 간격신호의 최상위 비트신호를 가산하여 출력하기 위한 제 2 가산수단, 상기 제 2 가산수단의 출력신호와 메모리의 소정영역의 마지막 어드레스 신호를 비교하여 상기 제 2 가산수단의 출력신호가 작은 경우에 제1상태의 제 2 선택신호를, 큰 경우에 제 2 상태의 제 2 선택신호를 발생하기 위한 비교수단, 상기 메모리의 소정영역의 마지막 어드레스 신호에서 시작 어드레스 신호를 감산하기 위한 감산수단, 상기 감산수단의 출력신호와 상기 제 2 가산수단의 출력신호를 가산하기 위한 제 3 가산수단, 및 제 1 선택신호에 응답하여 외부로 부터의 어드레스 입력신호를, 상기 제 1 상태의 제 2 선택신호에 응답하여 상기 제 1 가산수단의 출력신호를, 상기 제 2 상태의 제 2 선택신호에 응답하여 상기 제 3 가산수단의 출력신호를 각각 선택하여 출력하기 위한 선택수단을 구비한 것을 특징으로 한다.The address generating circuit of the present invention for achieving the above object adds first adding means for adding an interval signal to an address output signal, a signal obtained by doubling the address output signal and the interval signal, and a most significant bit signal of the interval signal. Second addition means for outputting and comparing the output signal of the second addition means with the last address signal of a predetermined region of the memory and outputting the second selection signal in the first state when the output signal of the second addition means is small; Comparison means for generating a second selection signal in a second state when large, subtracting means for subtracting a start address signal from a last address signal of a predetermined area of the memory, an output signal of the subtracting means and the second addition A third adding means for adding an output signal of the means, and an address input signal from outside in response to the first selection signal, A selection for respectively selecting and outputting an output signal of the first adding means in response to the second selection signal in the first state and an output signal of the third adding means in response to the second selection signal in the second state; It is characterized by having a means.

도 1은 본 발명의 어드레스 발생회로의 블럭도이다.1 is a block diagram of an address generating circuit of the present invention.

도 2는 본 발명의 어드레스 발생회로의 동작을 설명하기 위한 메모리 맵을 나타내는 것이다.Fig. 2 shows a memory map for explaining the operation of the address generating circuit of the present invention.

첨부된 도면을 참고로 하여 본 발명의 어드레스 발생회로를 설명하면 다음과 같다.Referring to the accompanying drawings, the address generation circuit of the present invention will be described.

도 1은 본 발명의 어드레스 발생회로의 블럭도로서, 멀티플렉서(10), 레지스터들(12, 18, 26), 가산기들(14, 20, 24), 감산기(16), 및 비교기(28)로 구성되어 있다.1 is a block diagram of an address generation circuit of the present invention, with multiplexer 10, registers 12, 18, 26, adders 14, 20, 24, subtractor 16, and comparator 28. FIG. Consists of.

도 2는 본 발명의 어드레스 발생회로의 동작을 설명하기 위한 메모리 맵을 나타내는 것으로, 도 2를 이용하여 도 1에 나타낸 회로의 동작을 설명하면 다음과 같다. 도 2에 나타낸 메모리 맵은 전체 메모리 영역이 어드레스 0에서 99번까지이고, 시작 어드레스(STARTn)가 30번이고, 마지막 어드레스(STOPn)가 70번이고, 외부의 디지탈 신호 처리장치로 부터 입력되는 어드레스(addr_in)가 33인 경우의 메모리 맵을 나타내는 것이다.FIG. 2 shows a memory map for explaining the operation of the address generation circuit of the present invention. The operation of the circuit shown in FIG. 1 will be described with reference to FIG. In the memory map shown in FIG. 2, the entire memory area is from addresses 0 to 99, the start address STARTn is 30, the last address STOPn is 70, and an address input from an external digital signal processing apparatus. This is a memory map when (addr_in) is 33.

멀티플렉서(10)는 중앙 처리 장치로 부터의 제어신호(A)에 응답하여 33의 어드레스 입력신호(addr_in)를 선택하여 출력한다. 33의 어드레스 입력신호를 레지스터(12)에 저장되고 어드레스 신호(ADDR)로 출력된다. 일단 어드레스 입력신호(addr_in)가 입력되고 나면, 가산기(14)는 33의 어드레스 신호(ADDR)와 3의 간격신호(STEPn)를 가산하여 36의 신호를 발생한다. 또한, 가산기(24)는 33의 어드레스 신호(ADDR)와 3의 간격신호(STEPn)에 2를 곱한 6의 신호 및 간격신호(STEPn)의 최상위 비트 신호인 0을 캐리신호로 하여 가산하여 39를 출력한다. 레지스터(26)는 가산기(24)의 출력신호를 저장한다. 비교기(28)는 레지스터(26)의 출력신호인 39와 마지막 어드레스 신호(STOPn)를 비교하여 마지막 어드레스 신호(STOPn)보다 작으면 로우레벨의 리턴신호를 발생한다. 이 리턴신호는 멀티플렉서(10)의 선택신호로 입력되고 멀티플렉서(10)는 가산기(14)의 출력신호인 36을 선택하여 레지스터(12)에 저장하고 레지스터(12)는 36을 어드레스 신호(ADDR)로 출력하게 된다. 이와같은 동작을 반복적으로 수행하여 멀티플렉서(10)는 어드레스 신호(ADDR)가 69가 될 때까지 가산기(14)의 출력신호를 선택하여 출력한다. 그런데, 어드레스 신호(ADDR)가 66이 되면, 가산기(24)는 66의 어드레스 신호(ADDR)와 3의 간격신호(STEPn)에 2를 곱한 6의 신호 및 간격신호(STEPn)의 최상위 비트 신호인 0을 가산하여 72의 신호를 출력한다. 레지스터(26)은 72를 저장하고 출력한다. 비교기(28)은 70의 마지막 어드레스 신호(STOPn)와 72의 레지스터(26)의 출력신호를 비교하여 레지스터(26)의 출력신호가 크므로 하이레벨의 리턴신호를 발생하게 된다. 이 신호는 멀티플렉서(10)의 선택신호로 입력되고 멀티플렉서(10)는 가산기(20)의 출력신호를 어드레스 신호로 선택하여 출력하게 된다. 가산기(16)은 70의 마지막 어드레스 신호(STOPn)에서 30의 시작 어드레스 신호(STARTn)를 감산하여 40의 신호를 출력한다. 이 신호는 레지스터(18)에 저장된다. 가산기(20)는 레지스터(18)의 40의 출력신호와 레지스터(26)의 72의 출력신호 및 간격신호(STEPn)의 최상위 비트를 반전한 신호인 1의 신호를 캐리신호로 하여 가산하여 32의 신호를 출력하게 된다. 멀티플렉서(10)는 가산기(20)의 출력신호인 32를 선택하여 출력하고 레지스터(10)는 이 값을 저장하고 어드레스 신호(ADDR)로 출력한다. 이와같은 동작을 수행함에 의해서 어드레스 발생회로는 메모리의 30번지에서 70번지까지의 영역내의 3의 어드레스 간격으로 데이타를 억세스할 수 있다. 돌아가야 할 어드레스는 어드레스(ADDR +STEPn +STEPn의 최상위 비트)에서 어드레스(STEPn -STARTn +STEPn의 최상위비트의 반전된 데이타)를 뺀 값과 같이 표현할 수 있다. 그래서, 이 돌아가야할 어드레스는 시작 어드레스(STARTn)가 될 수도 있고 데이타(STEPn)의 크기에 따라 어드레스(STARTn(STOPn-STEPn))가 될 수도 있다. 그러나, 두번에 걸쳐서 가감산단계를 거쳐야 최종값이 얻어지므로 시간적으로 너무 긴 시간이 요구되고 이렇게되면 고속의 디지탈 신호 처리기의 장점을 잃어버리게 된다. 따라서, 디지탈 신호 처리기의 속도를 유지하면서도 이를 가능하게하기 위하여 첫번째 가산기(24)는 데이타(STEPn)를 두배한 신호를 가산하여 이 값을 레지스터(26)에 저장하게 된다.The multiplexer 10 selects and outputs 33 address input signals addr_in in response to the control signal A from the central processing unit. An address input signal of 33 is stored in the register 12 and output as an address signal ADDR. Once the address input signal addr_in is input, the adder 14 adds 33 address signals ADDR and 3 interval signals STEPn to generate 36 signals. In addition, the adder 24 adds 39 as a carry signal by adding a signal of 6 multiplied by 2 to 33 address signals ADDR and 3 interval signals STEPn and 0, which is the most significant bit signal of the interval signals STEPn, as 39 as a carry signal. Output The register 26 stores the output signal of the adder 24. The comparator 28 compares the output signal 39 of the register 26 with the last address signal STOPn and generates a low level return signal when it is smaller than the last address signal STOPn. This return signal is input as a select signal of the multiplexer 10, and the multiplexer 10 selects 36, which is an output signal of the adder 14, and stores it in the register 12, and the register 12 stores 36 as an address signal ADDR. Will output By repeatedly performing such an operation, the multiplexer 10 selects and outputs an output signal of the adder 14 until the address signal ADDR becomes 69. However, when the address signal ADDR is 66, the adder 24 is a signal of 6 and the most significant bit signal of the interval signal STEPn multiplied by 2 to the address signal ADDR of 66 and the interval signal 3 of 3. 0 is added to output 72 signals. Register 26 stores and outputs 72. The comparator 28 compares the last address signal STOPn of 70 with the output signal of the register 26 of 72 to generate a high level return signal because the output signal of the register 26 is large. This signal is input as the selection signal of the multiplexer 10, and the multiplexer 10 selects and outputs the output signal of the adder 20 as an address signal. The adder 16 subtracts 30 start address signals STARTn from 70 last address signals STOPn and outputs 40 signals. This signal is stored in register 18. The adder 20 adds a signal of 1, which is a signal obtained by inverting the 40 output signal of the register 18, the 72 output signal of the register 26 and the most significant bit of the interval signal STEPn, as a carry signal, Will output a signal. The multiplexer 10 selects and outputs 32, which is an output signal of the adder 20, and the register 10 stores this value and outputs it as an address signal ADDR. By performing such an operation, the address generation circuit can access data at an address interval of three in the areas from addresses 30 to 70 of the memory. The address to be returned may be expressed as the value obtained by subtracting the address (the inverted data of the most significant bit of STEPn-STARTn + STEPn) from the address (most significant bit of ADDR + STEPn + STEPn). Thus, this address to be returned may be the start address STARTn and the address STARTn depending on the size of the data STEPn. (STOPn-STEPn)). However, because the final value is obtained only after two additions and subtraction steps, too long time is required and this loses the advantages of the high speed digital signal processor. Thus, in order to enable this while maintaining the speed of the digital signal processor, the first adder 24 adds a signal that doubles the data STEPn and stores this value in the register 26.

즉, 본 발명의 어드레스 발생회로는 외부로 부터의 어드레스 입력이 있으면, 메모리의 소정영역내에서 입력 어드레스로 부터 소정간격을 가지는 출력 어드레스를 발생하고, 만일 출력 어드레스가 소정영역내의 마지막 어드레스보다 큰 경우에 시작 어드레스로 리턴하여 소정간격을 가지는 출력 어드레스를 발생하게 된다.That is, the address generation circuit of the present invention generates an output address having a predetermined interval from the input address in a predetermined area of the memory if there is an address input from the outside, and if the output address is larger than the last address in the predetermined area. Return to the start address to generate an output address with a predetermined interval.

따라서, 본 발명의 어드레스 발생회로는 고속의 디지탈 신호 처리 장치가 외부 메모리의 특정영역을 반복적으로 억세스함에 있어서 시간손실없이 어드레스를 발생할 수 있다.Therefore, the address generating circuit of the present invention can generate an address without time loss when the high speed digital signal processing apparatus repeatedly accesses a specific region of the external memory.

Claims

First adding means for adding an address output signal and an interval signal; Second adding means for adding and outputting a signal obtained by doubling the address output signal and the interval signal and the most significant bit signal of the interval signal; The output signal of the second adding means is compared with the last address signal of the predetermined area of the memory, and when the output signal of the second adding means is small, the second selection signal of the first state is larger. Comparison means for generating two selection signals; Subtraction means for subtracting a start address signal from a last address signal of a predetermined area of the memory; Third adding means for adding an output signal of the subtracting means and an output signal of the second adding means; And an address input signal from the outside in response to the first selection signal, and an output signal of the first adding means in response to the second selection signal in the first state, and in response to the second selection signal in the second state. And selecting means for selecting and outputting the output signals of the third adding means, respectively.