JPS5854415B2 - 情報処理方式 - Google Patents

Description

【発明の詳細な説明】 この発明はバッファ記憶装置の利用効率を高めるための
情報処理方式に関する。

高速で動作する中央処理装置と低速で動作する周辺装置
との間にバッファ記憶装置を設け、両装置の動作効率を
高めることが実用化されている。

周辺装置として例えば印字装置を用いた場合、印字すべ
き印字情報をバッファ記憶装置に一時的に記憶させるこ
とにより、中央処理装置は印字装置に於ける印字速度に
係わりなく印字情報を得るための情報処理を高速で順次
遂行することができる。

しかし近年、利用者の自由度を向上させるため印字装置
の動作を制御する制御信号の種類が極度に増加する傾向
にあり、従って１キヤラクタの印字情報を構成するビッ
ト数と同一のビット数では全ての制御信号を構成するこ
とが困難になっている。

こうしたことから従来にあっては、■キャラクタの印字
情報を構成するビット数と同一のビット数で表現し得な
い種類の制御信号（以下これを特定制御信号とよぶ）は
、バッファ記憶装置を介さず直接印字装置に供給し、バ
ッファ記憶装置から得られる制御信号と全く別系統のコ
ード体系を形成するか、或いは、バッファ記憶装置に記
憶させる情報を可変長構成とし、印字情報と全ての制御
信号をバッファ記憶装置に記憶させる等の方法がとられ
ている。

ところが前者の方法にあっては、特定制御信号が存在し
ない期間ではバッファ記憶装置はその機能を充分発揮す
るが、特定制御信号が印字情報の間に介在される場合、
印字装置がその特定制御信号を受理しない間は、この特
定制御信号の制御を受ける印字情報をバッファ記憶装置
に入力させることができず、印字装置が特定制御信号を
受理した後、この制御を受ける印字情報をバッファ記憶
装置に入力させる等、バッファ記憶装置は特定制御信号
の規制をうけて、その機能を充分に発揮することができ
ない。

又バッファ記憶装置の記憶情報を可変長構成とした場合
は、各記憶情報毎に冗長コード、例えば区切りコードを
介在させる必要があるので、バッファ記憶装置の使用効
率が低下すると共に、バツファ記憶装置の制御回路も複
雑となる。

この発明はこのような点に鑑みて成されたもので、周辺
装置の制御信号の種類が増大しても、特別な冗長符号を
付加することなく印字情報及び全ての制御信号を、バッ
ファ記憶装置に記憶させて、バッファ記憶装置の利用効
率を高め得るようにした情報処理方式を提供するもので
ある。

以下図面を参照してこの発明の一実施例について説明す
る。

１はプログラム部で、このプログラム部１は各種の情報
処理に必要なプログラムを格納し、更にこのプログラム
により生ずるプログラム信号を順次演算部２に供給する
。

プログラム部１はプログラムを記憶する記憶装置、この
記憶装置に情報の入出力を行うための制御装置、プログ
ラムを１ステツプ毎に順次読み出すと共に必要に応じて
ステップのジャンプ動作を行うためのプログラム制御装
置等を含んでいる。

演算部２はプログラム部１から供給されるプログラム信
号により各種の情報処理動作を行うものであり、各種の
演算レジスタとその制御回路、四則演算及び論理演算を
行う演算回路、各種の判定を行う判定回路等によって構
成される。

この演算部２はその情報処理動作によって生ずる制御信
号をプログラム部１に供給すると共に、情報処理動作の
結果のうち、印字すべき情報信号を出力バッファ部３に
供給する。

尚、プログラム部１及び演算部２に於いて、プログラム
命令、制御信号、演算処理の対象とされる情報等は全て
その１桁を７ビツト構成とする。

そして演算部２から出力バッファ部３に供給される印字
すべき情報信号は１桁を８ビツト構威とし、第１ビツト
から第７ビツトに演算部２の処理結果が、第８ビツトに
０ ” （２進数）が書き込まれたビット構成をとる。

４は特定命令検出部で、この特定命令検出部４はプログ
ラム部１から演算部２に供給されるプログラム信号が順
次与えられており、このプログラム信号のうち、後述す
る印字部８の制御信号、例えばスタート信号、タブ制御
信号、スキップ信号、ストップ信号等であることを検出
し、これ等の制御信号を８ビツト構成で出力バッファ部
３に供給する。

この制御信号のビット構成は、第１ビツト乃至第７ビツ
トに印字部８を制御すべき制御信号、第８ビツト目に”
１ ” （２進数）が書き込まれた構成をとる。

出力バッファ部３は演算部２から得られる印字すべき情
報信号と、特定命令検出部４から得られる印字部８の制
御信号とを、夫々８ビツト構成で出力された順に直列的
に記憶するよう構成されている。

上記プログラム部１、演算部２、出力バッファ部３は中
央処理装置の１部を構成する。

５は判断部で、この判断部５は出力バッファ部３からの
１桁毎の出力信号が碩学供給され、この出力信号が情報
信号であるか、制御信号であるかの判断を行うため、各
信号の第８ビツト目が”０″であるか、１・″であるか
の判断を行う。

この判断部５により１桁の第８ビツト目がＯ”であるこ
とを判断された信号、即ち印字すべき情報信号はパリテ
ィ発生部６に供給される。

パリティ発生部６は判断部５を介して得られた情報信号
に対し、パリティチェック用のチェックビットを第８ビ
ツト目の位置に書き込むものである。

又判断部５により第８ビツト目が”１″であることを判
断された信号、即ち制御信号はデコーダ部７に供給され
、デコーダ部７はこの制御信号を一定の規格化されたコ
ード体系に変換して命令信号を作成すると共に、その命
令信号を出力するタイミングを調整する。

８は印字部で、この印字部８はパリティ発生部６を介し
て得られる情報信号のパリティチェックを行い、正しけ
ればこの情報信号をデコーダ部Ｉから供給される命令信
号に基づいて印字するよう構成されている。

一方間字部８のパリティチェックにより誤りを検出する
と、誤り検出信号をプログラム部１に与え、このプログ
ラム部１のエラールーチンのスタートアドレスを指示す
るようになっている。

上記判断部５、パリティ発生部６、デコーダ部７は、前
記中央処理装置と印字部８とのインターフェイスを司る
入出力制御装置の一部を構成するものである。

上記の如き構成によれば、演算部２から得られる情報信
号に対しては第８ビツト目に”０゛′特定命令検出部４
から得られる制御信号に対しては第８ビツト目に１”が
書き込まれて出力バッファ部３に順次直列的に記憶され
る。

そしてこの出力バッファ部３から出力される各信号の第
８ビツト目の”０”１”を判断部５で判断することによ
って再度、情報信号と制御信号とに分割する。

その後情報信号はパリティ発生部６によってパリティビ
ットが書き込まれた状態で印字部８に供給され、制御信
号はデコーダ部７で適宜なコード変換が威されて印字部
８に供給されるものである。

たとえば、演算部２がプログラム部１から読み取ったも
のが命令語、即ち制御信号である場合、制御信号は出力
バッファ３に書き込まれ、かつ特定命令検出部４が制御
信号であることを検出して、その制御信号の８ビツト目
に”１″を追加する。

これで８ビツトとなって、判断部５に出力され、ここで
８ビツト目がチェツ、りされる。

制御信号であるからデコーダ７に出力されて、印字部は
この制御信号により制御される。

次に、制御信号が７ビツトを越える、例えば１０ビツト
のものはどうかというと、出力バッファ３に先ず制御信
号７ビツトと区別情報”１′”、その次に残りの３ビツ
トと区別情報″１″を書き込む。

これらの制御信号は順次判断部５とデコーダ７とを介し
て印字部８に出力され、一つの制御信号（１０ビツト）
となって、印字部８を制御する。

また、演算部２が演算した数値等のデータである印字情
報信号は制御信号と同様に出力バッファ３に７ビツトで
書き込まれる。

そしてこの情報の８ビツト目に”０”を追加する。

この印字情報は判断部５で８ビツトが”０”であるから
、印字情報であると判断されパリティ発生部６でパリテ
ィチェックされパリティビットが追加されて８ビツトと
なる。

この印字情報７ビツトとパリティビットが印字部に出力
されると、印字部８は受信した印字情報の７ビツトから
再びパリティビットを作成し、受信したパリティビット
と比較する。

比較した両パリティピットが一致すれば、正常であると
判断し、その正常印字情報を印字する。

また、不一致であればエラーであると印字部８が判断し
、プログラム部１にエラー信号を出力する。

従って印字すべき情報信号と印字部８の制御を行う制御
信号の区別を行うための区別情報を夫々の第８ビツト目
に書き込んで、情報信号及び制御信号を出力バッファ部
３に順次直列的に記憶し、これを判断部５で情報信号と
制御信号とに分離して、その後情報信号に対しては第８
ビツト目にパリティ・ビットを書き込んで印字部３に情
報信号を供給するようにしたので、出力バッファ部３が
記憶し得る制御信号の種類は飛躍的に増加すると共に、
情報信号と制御信号の区別を行うための区別情報を、情
報信号のパリティピット位置（第８ビツト目）に書き込
むので１桁を構成するビット数は増加せず、出力バッフ
ァ部３を有効に使用し得るものである。

尚、上記実施例に於いて周辺装置を印字装置として説明
したが、これに限らず、例えば紙テープ穿孔／読取り装
置、あるいは磁気テープ記憶装置、磁気ディスク装置等
についても全く同様にこの発明を適用し得ることは勿論
である。

更に各回路ブロック部分は、任意の電子素子を用いて種
々の回路構成をとり得る等、この発明の要旨を逸脱しな
い範囲で種々変形可能である。

以上詳述のように、情報信号と制御信号の区別を行う区
別情報を、情報信号のパリティビット位置に書き込んだ
状態でバッファ記憶装置に両信号を順次直列的に記憶さ
せ得るようにしたので、バッファ記憶装置が記憶し得る
制御信号の種類は飛躍的に増加し、しかも特別な冗長符
号用のビット位置を必要としないので、バッファ記憶装
置を極めて有効に利用し得ると共に、その結果として中
央処理装置の待時間が減少し、処理効率を向上させるこ
とができる。

【図面の簡単な説明】

図面はこの発明の一実施例を示すブロック図である。 １・・・・・・プログラム部、２・・・・・・演算部、
３・・・・・・出力バッファ部、４・・・・・・特定命
令検出部、５・・・・・・判断部、８・・・・・・印字
部。

Claims (1)

【特許請求の範囲】
1. １ 中央処理装置と周辺装置の間に介在されたバッファ
   記憶装置に情報を記憶させる情報処理方式に於いて、前
   記中央処理装置の処理結果として得られる情報信号と前
   記周辺装置の制御を指示する制御信号の夫々パリティビ
   ット位置に該両信号を区別する区別情報を追加して書き
   込み、前記情報信号と前記制御信号を前記バッファ記憶
   装置に順次直列的に記憶させる記憶手段と、該記憶手段
   からの出力情報から上記区別情報が上記情報信号かまた
   は上記制御信号かを判断する判断手段と、該判断手断に
   より判断された上記制御信号をデコードし上記周辺装置
   に出力するデコード手段と、上記判断手段により判断さ
   れた上記情報信号からパリティピットを作り上記情報信
   号に付加して周辺装置に出力するパリティ発生手段とを
   具備したことを特徴とする情報処理方式。