JPH10334676A - 不揮発性半導体メモリ装置 - Google Patents
不揮発性半導体メモリ装置Info
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- JPH10334676A JPH10334676A JP19756997A JP19756997A JPH10334676A JP H10334676 A JPH10334676 A JP H10334676A JP 19756997 A JP19756997 A JP 19756997A JP 19756997 A JP19756997 A JP 19756997A JP H10334676 A JPH10334676 A JP H10334676A
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- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
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- Computer Hardware Design (AREA)
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Abstract
(57)【要約】
【課題】 フローティングゲートを有する不揮発性半導
体メモリ装置で、記憶した多値情報を正確に読み出す。 【解決手段】 メモリセルトランジスタ４０と共に複数
の基準トランジスタ５０を配置し、同一の行を共通のワ
ード線４３で選択可能に接続する。メモリセルトランジ
スタ４０に対する書き込みと同時に、基準トランジスタ
５０に対して書き込み基準電位Ｖa〜Ｖcを書き込む。書
き込み動作が完了した後の読み出しモードでは、各基準
トランジスタ５０から読み出した基準電位ＶR1〜ＶR3を
メモリセルトランジスタ４０から読み出した電位ＶBLと
比較することにより、記憶情報を判定する。
体メモリ装置で、記憶した多値情報を正確に読み出す。 【解決手段】 メモリセルトランジスタ４０と共に複数
の基準トランジスタ５０を配置し、同一の行を共通のワ
ード線４３で選択可能に接続する。メモリセルトランジ
スタ４０に対する書き込みと同時に、基準トランジスタ
５０に対して書き込み基準電位Ｖa〜Ｖcを書き込む。書
き込み動作が完了した後の読み出しモードでは、各基準
トランジスタ５０から読み出した基準電位ＶR1〜ＶR3を
メモリセルトランジスタ４０から読み出した電位ＶBLと
比較することにより、記憶情報を判定する。
Description
【０００１】
【発明の属する技術分野】本発明は、フローティングゲ
ートを有するメモリセルトランジスタによって多値デー
タの記憶を可能にする不揮発性半導体メモリ装置に関す
る。
ートを有するメモリセルトランジスタによって多値デー
タの記憶を可能にする不揮発性半導体メモリ装置に関す
る。
【０００２】
【従来の技術】メモリセルが単一のトランジスタからな
る電気的に消去可能なプログラマブルＲＯＭ(EEPROM:El
ectrically Erasable Programmable ROM)においては、
フローティングゲートとコントロールゲートとを有する
２重ゲート構造のトランジスタによって各メモリセルが
形成される。このような２重ゲート構造のメモリセルト
ランジスタの場合、フローティングゲートのドレイン領
域側で発生したホットエレクトロンを加速してフローテ
ィングゲートに注入することでデータの書き込みが行わ
れる。そして、フローティングゲートに電荷が注入され
たか否かによるメモリセルトランジスタの動作特性の差
を検出することで、データの読み出しが行われる。
る電気的に消去可能なプログラマブルＲＯＭ(EEPROM:El
ectrically Erasable Programmable ROM)においては、
フローティングゲートとコントロールゲートとを有する
２重ゲート構造のトランジスタによって各メモリセルが
形成される。このような２重ゲート構造のメモリセルト
ランジスタの場合、フローティングゲートのドレイン領
域側で発生したホットエレクトロンを加速してフローテ
ィングゲートに注入することでデータの書き込みが行わ
れる。そして、フローティングゲートに電荷が注入され
たか否かによるメモリセルトランジスタの動作特性の差
を検出することで、データの読み出しが行われる。
【０００３】図６は、フローティングゲートを有する不
揮発性半導体メモリ装置のメモリセル部分の平面図で、
図７は、そのＸ−Ｘ線の断面図である。この図において
は、コントロールゲートの一部がフローティングゲート
に並んで配置されるスプリットゲート構造を示してい
る。Ｐ型のシリコン基板１の表面領域に、選択的に厚く
形成される酸化膜(LOCOS)よりなる複数の分離領域２が
短冊状に形成され、素子領域が区画される。シリコン基
板１上に、酸化膜３を介し、隣り合う分離領域２の間に
跨るようにしてフローティングゲート４が配置される。
このフローティングゲート４は、１つのメモリセル毎に
独立して配置される。また、フローティングゲート４上
の酸化膜５は、フローティングゲート４の中央部で厚く
形成され、フローティングゲート４の端部を鋭角にして
いる。これにより、データの消去動作時にフローティン
グゲート４の端部で電界集中が生じ易いようにしてい
る。複数のフローティングゲート４が配置されたシリコ
ン基板１上に、フローティングゲート４の各列毎に対応
してコントロールゲート６が配置される。このコントロ
ールゲート６は、一部がフローティングゲート４上に重
なり、残りの部分が酸化膜３を介してシリコン基板１に
接するように配置される。また、これらのフローティン
グゲート４及びコントロールゲート６は、それぞれ隣り
合う列が互いに面対称となるように配置される。コント
ロールゲート６の間の基板領域及びフローティングゲー
ト４の間の基板領域に、Ｎ型の第１拡散層７及び第２拡
散層８が形成される。第１拡散層７は、コントロールゲ
ート６の間で分離領域２に囲まれてそれぞれが独立し、
第２拡散層８は、コントロールゲート６の延在する方向
に連続する。これらのフローティングゲート４、コント
ロールゲート６、第１拡散層７及び第２拡散層８により
メモリセルトランジスタが構成される。そして、コント
ロールゲート６上に、酸化膜９を介して、アルミニウム
配線１０がコントロールゲート６と交差する方向に配置
される。このアルミニウム配線１０は、コンタクトホー
ル１１を通して、第１拡散層７に接続される。
揮発性半導体メモリ装置のメモリセル部分の平面図で、
図７は、そのＸ−Ｘ線の断面図である。この図において
は、コントロールゲートの一部がフローティングゲート
に並んで配置されるスプリットゲート構造を示してい
る。Ｐ型のシリコン基板１の表面領域に、選択的に厚く
形成される酸化膜(LOCOS)よりなる複数の分離領域２が
短冊状に形成され、素子領域が区画される。シリコン基
板１上に、酸化膜３を介し、隣り合う分離領域２の間に
跨るようにしてフローティングゲート４が配置される。
このフローティングゲート４は、１つのメモリセル毎に
独立して配置される。また、フローティングゲート４上
の酸化膜５は、フローティングゲート４の中央部で厚く
形成され、フローティングゲート４の端部を鋭角にして
いる。これにより、データの消去動作時にフローティン
グゲート４の端部で電界集中が生じ易いようにしてい
る。複数のフローティングゲート４が配置されたシリコ
ン基板１上に、フローティングゲート４の各列毎に対応
してコントロールゲート６が配置される。このコントロ
ールゲート６は、一部がフローティングゲート４上に重
なり、残りの部分が酸化膜３を介してシリコン基板１に
接するように配置される。また、これらのフローティン
グゲート４及びコントロールゲート６は、それぞれ隣り
合う列が互いに面対称となるように配置される。コント
ロールゲート６の間の基板領域及びフローティングゲー
ト４の間の基板領域に、Ｎ型の第１拡散層７及び第２拡
散層８が形成される。第１拡散層７は、コントロールゲ
ート６の間で分離領域２に囲まれてそれぞれが独立し、
第２拡散層８は、コントロールゲート６の延在する方向
に連続する。これらのフローティングゲート４、コント
ロールゲート６、第１拡散層７及び第２拡散層８により
メモリセルトランジスタが構成される。そして、コント
ロールゲート６上に、酸化膜９を介して、アルミニウム
配線１０がコントロールゲート６と交差する方向に配置
される。このアルミニウム配線１０は、コンタクトホー
ル１１を通して、第１拡散層７に接続される。
【０００４】このような２重ゲート構造のメモリセルト
ランジスタの場合、フローティングゲート４に注入され
る電荷の量に応じてソース、ドレイン間のオン抵抗値が
変動する。そこで、フローティングゲート４に選択的に
電荷を注入することにより、特定のメモリセルトランジ
スタのオン抵抗値を段階的に変動させ、これによって生
じる各メモリセルトランジスタの動作特性の差を記憶す
るデータに対応付けるようにしている。例えば、フロー
ティングゲート４への電荷の注入量を４段階で設定し、
そのメモリセルトランジスタのオン抵抗値を同じく４段
階で読み出すようにすることで、１つのメモリセルトラ
ンジスタに４値（２ビット分）のデータを記憶させるこ
とができるようになる。
ランジスタの場合、フローティングゲート４に注入され
る電荷の量に応じてソース、ドレイン間のオン抵抗値が
変動する。そこで、フローティングゲート４に選択的に
電荷を注入することにより、特定のメモリセルトランジ
スタのオン抵抗値を段階的に変動させ、これによって生
じる各メモリセルトランジスタの動作特性の差を記憶す
るデータに対応付けるようにしている。例えば、フロー
ティングゲート４への電荷の注入量を４段階で設定し、
そのメモリセルトランジスタのオン抵抗値を同じく４段
階で読み出すようにすることで、１つのメモリセルトラ
ンジスタに４値（２ビット分）のデータを記憶させるこ
とができるようになる。
【０００５】図８は、図６に示したメモリセル部分の回
路図である。この図においては、メモリセルを４行×４
列に配置した場合を示している。２重ゲート構造のメモ
リセルトランジスタ２０は、コントロールゲート６がワ
ード線２１に接続され、第１拡散層７及び第２拡散層８
がそれぞれビット線２２及びソース線２３に接続され
る。各ビット線２２は、それぞれ選択トランジスタ２４
を介してデータ線２５に接続され、このデータ線２５が
読み出し負荷抵抗２６に接続される。また、各ソース線
２３は、それぞれ電力線２７に接続される。そして、電
力線２７から各ソース線２３に対して書き込みクロック
φWが印加され、読み出し負荷抵抗２６を介してデータ
線２５から各ビット線２２に対して読み出しクロックφ
Rが印加される。
路図である。この図においては、メモリセルを４行×４
列に配置した場合を示している。２重ゲート構造のメモ
リセルトランジスタ２０は、コントロールゲート６がワ
ード線２１に接続され、第１拡散層７及び第２拡散層８
がそれぞれビット線２２及びソース線２３に接続され
る。各ビット線２２は、それぞれ選択トランジスタ２４
を介してデータ線２５に接続され、このデータ線２５が
読み出し負荷抵抗２６に接続される。また、各ソース線
２３は、それぞれ電力線２７に接続される。そして、電
力線２７から各ソース線２３に対して書き込みクロック
φWが印加され、読み出し負荷抵抗２６を介してデータ
線２５から各ビット線２２に対して読み出しクロックφ
Rが印加される。
【０００６】通常は、各メモリセルトランジスタ２０で
共通に形成されるコントロールゲート６自体がワード線
２１として用いられ、第１拡散層７に接続されるアルミ
ニウム配線１０がビット線２２として用いられる。ま
た、コントロールゲート６と平行して延在する第２拡散
層８がソース線２３として用いられる。行選択信号ＬＳ
１〜ＬＳ４は、ロウアドレス情報に基づいて生成される
ものであり、ワード線２１の１本を選択することによ
り、メモリセルトランジスタ２０の特定の行を活性化す
る。列選択信号ＣＳ１〜ＣＳ４は、カラムアドレス情報
に基づいて生成されるものであり、選択トランジスタ２
４の１つをオンさせることにより、メモリセルトランジ
スタ２０の特定の列を活性化する。これにより、行列配
置される複数のメモリセルトランジスタ２０の内の１つ
が、ロウアドレス情報及びカラムアドレス情報に従って
指定され、データ線２５に接続される。
共通に形成されるコントロールゲート６自体がワード線
２１として用いられ、第１拡散層７に接続されるアルミ
ニウム配線１０がビット線２２として用いられる。ま
た、コントロールゲート６と平行して延在する第２拡散
層８がソース線２３として用いられる。行選択信号ＬＳ
１〜ＬＳ４は、ロウアドレス情報に基づいて生成される
ものであり、ワード線２１の１本を選択することによ
り、メモリセルトランジスタ２０の特定の行を活性化す
る。列選択信号ＣＳ１〜ＣＳ４は、カラムアドレス情報
に基づいて生成されるものであり、選択トランジスタ２
４の１つをオンさせることにより、メモリセルトランジ
スタ２０の特定の列を活性化する。これにより、行列配
置される複数のメモリセルトランジスタ２０の内の１つ
が、ロウアドレス情報及びカラムアドレス情報に従って
指定され、データ線２５に接続される。
【０００７】ここで、メモリセルトランジスタ２０に対
する書き込み動作とは、メモリセルトランジスタ２０の
フローティングゲート４に電荷を注入することであり、
メモリセルトランジスタ２０にデータ線２５から接地電
位（例えば０Ｖ）を印加し、電力線２６から書き込み用
の電源電位（例えば１２Ｖ）を印加する。これにより、
各選択信号ＬＳ１〜ＬＳ４、ＣＳ１〜ＣＳ４に従う選択
動作によって活性化された特定のメモリセルトランジス
タ２０において、データの書き込み、即ち、フローティ
ングゲート４への電荷の注入が行われる。また、メモリ
セルトランジスタ２０の読み出し動作とは、メモリセル
トランジスタ２０がオンしたときの抵抗値を検出するこ
とである。具体的には、メモリセルトランジスタ２０に
データ線２５から読み出し用の電源電位（例えば２Ｖ）
を印加し、電力線２６から接地電位（例えば０Ｖ）を印
加する。このとき、各ビット線２２に接続されるセンス
アンプ（図示せず）により、メモリセルトランジスタ２
０のオン抵抗値が検出される。
する書き込み動作とは、メモリセルトランジスタ２０の
フローティングゲート４に電荷を注入することであり、
メモリセルトランジスタ２０にデータ線２５から接地電
位（例えば０Ｖ）を印加し、電力線２６から書き込み用
の電源電位（例えば１２Ｖ）を印加する。これにより、
各選択信号ＬＳ１〜ＬＳ４、ＣＳ１〜ＣＳ４に従う選択
動作によって活性化された特定のメモリセルトランジス
タ２０において、データの書き込み、即ち、フローティ
ングゲート４への電荷の注入が行われる。また、メモリ
セルトランジスタ２０の読み出し動作とは、メモリセル
トランジスタ２０がオンしたときの抵抗値を検出するこ
とである。具体的には、メモリセルトランジスタ２０に
データ線２５から読み出し用の電源電位（例えば２Ｖ）
を印加し、電力線２６から接地電位（例えば０Ｖ）を印
加する。このとき、各ビット線２２に接続されるセンス
アンプ（図示せず）により、メモリセルトランジスタ２
０のオン抵抗値が検出される。
【０００８】メモリセルトランジスタ２０に対して多値
情報（またはアナログ情報）を書き込む場合、記録精度
を高めるために、電荷の注入（書き込み）と注入量の確
認（読み出し）とが短い周期で繰り返される。即ち、メ
モリセルトランジスタ２０への書き込みを少しずつ行い
ながら、その都度読み出しを行い、記憶させようとして
いるデータの内容に読み出し結果が一致した時点で書き
込みを停止するように構成される。
情報（またはアナログ情報）を書き込む場合、記録精度
を高めるために、電荷の注入（書き込み）と注入量の確
認（読み出し）とが短い周期で繰り返される。即ち、メ
モリセルトランジスタ２０への書き込みを少しずつ行い
ながら、その都度読み出しを行い、記憶させようとして
いるデータの内容に読み出し結果が一致した時点で書き
込みを停止するように構成される。
【０００９】書き込みクロックφWは、例えば、図９に
示すように、一定の周期で一定の期間だけクロックが立
ち上がるように生成される。この書き込みクロックφW
は、電力線２８からソース線２３を介してメモリセルト
ランジスタ２０に印加される。このとき、データ線２５
は、書き込みクロックφWに同期して、接地電位に引き
下げられる。従って、書き込みクロックφWが立ち上が
っている間は、選択されたメモリセルトランジスタ２０
を通してソース線２３からビット線２２側へ電流が流
れ、この電流によってフローティングゲート４への電荷
の注入が行われる。
示すように、一定の周期で一定の期間だけクロックが立
ち上がるように生成される。この書き込みクロックφW
は、電力線２８からソース線２３を介してメモリセルト
ランジスタ２０に印加される。このとき、データ線２５
は、書き込みクロックφWに同期して、接地電位に引き
下げられる。従って、書き込みクロックφWが立ち上が
っている間は、選択されたメモリセルトランジスタ２０
を通してソース線２３からビット線２２側へ電流が流
れ、この電流によってフローティングゲート４への電荷
の注入が行われる。
【００１０】一方、読み出しクロックφRは、例えば、
図９に示すように、書き込みクロックφWの間隙期間に
パルスが立ち上がるように生成され、データ線２５から
ビット線２２を介してメモリセルトランジスタ２０に印
加される。このとき、電力線２８は、読み出しクロック
φRに同期して接地電位まで引き下げられる。従って、
抵抗２６及び選択されたメモリセルトランジスタ２０を
通してデータ線２５から電力線２８側へ電流が流れ、メ
モリセルトランジスタ２０のオン抵抗値と読み出し負荷
抵抗２６の抵抗値との比に応じてビット線２２の電位が
変化する。このときの電位が、ビット線２２に接続され
るセンスアンプにより読み出され、その結果が書き込む
べき情報に対応する値となるまで上述の書き込み及び読
み出しのサイクルが繰り返される。
図９に示すように、書き込みクロックφWの間隙期間に
パルスが立ち上がるように生成され、データ線２５から
ビット線２２を介してメモリセルトランジスタ２０に印
加される。このとき、電力線２８は、読み出しクロック
φRに同期して接地電位まで引き下げられる。従って、
抵抗２６及び選択されたメモリセルトランジスタ２０を
通してデータ線２５から電力線２８側へ電流が流れ、メ
モリセルトランジスタ２０のオン抵抗値と読み出し負荷
抵抗２６の抵抗値との比に応じてビット線２２の電位が
変化する。このときの電位が、ビット線２２に接続され
るセンスアンプにより読み出され、その結果が書き込む
べき情報に対応する値となるまで上述の書き込み及び読
み出しのサイクルが繰り返される。
【００１１】図１０は、各ビット線２２に接続されてメ
モリセルトランジスタ２０のオン抵抗値を検出するセン
スアンプの構成を示すブロック図である。センスアンプ
は、一対の負荷抵抗３１、３２、一対の電流アンプ３
３、３４、基準トランジスタ３５、定電位発生回路３
６、差動アンプ３７及び判定制御回路３８より構成され
る。一対の負荷抵抗３１、３２は、同一の抵抗値を有
し、それぞれ電源に接続される。一対の電流アンプ３
３、３４は、トランジスタ及びインバータからなり、電
源に接続された一対の負荷抵抗３１、３２にそれぞれ接
続される。一方の電流アンプ３３には、メモリセルトラ
ンジスタ２０が選択的に接続されるデータ線２５が接続
され、他方の電流アンプ３４には、基準トランジスタ３
５が接続される。基準トランジスタ３５は、電流アンプ
３４と接地点との間に接続され、ゲートに印加される基
準電位ＶRGに応答して抵抗値を変化させる。定電位発生
回路３６は、メモリセルトランジスタ２０に記憶される
多値情報に対応する基準電位ＶRCを発生し、基準トラン
ジスタ３５のゲートに供給する。例えば、メモリセルト
ランジスタ２０が４値（２ビット分）の情報を記憶する
ときには、基準トランジスタ３５の抵抗値を３段階で変
化させるように３種類のゲート電位ＶRGを順次発生す
る。
モリセルトランジスタ２０のオン抵抗値を検出するセン
スアンプの構成を示すブロック図である。センスアンプ
は、一対の負荷抵抗３１、３２、一対の電流アンプ３
３、３４、基準トランジスタ３５、定電位発生回路３
６、差動アンプ３７及び判定制御回路３８より構成され
る。一対の負荷抵抗３１、３２は、同一の抵抗値を有
し、それぞれ電源に接続される。一対の電流アンプ３
３、３４は、トランジスタ及びインバータからなり、電
源に接続された一対の負荷抵抗３１、３２にそれぞれ接
続される。一方の電流アンプ３３には、メモリセルトラ
ンジスタ２０が選択的に接続されるデータ線２５が接続
され、他方の電流アンプ３４には、基準トランジスタ３
５が接続される。基準トランジスタ３５は、電流アンプ
３４と接地点との間に接続され、ゲートに印加される基
準電位ＶRGに応答して抵抗値を変化させる。定電位発生
回路３６は、メモリセルトランジスタ２０に記憶される
多値情報に対応する基準電位ＶRCを発生し、基準トラン
ジスタ３５のゲートに供給する。例えば、メモリセルト
ランジスタ２０が４値（２ビット分）の情報を記憶する
ときには、基準トランジスタ３５の抵抗値を３段階で変
化させるように３種類のゲート電位ＶRGを順次発生す
る。
【００１２】差動アンプ３７は、２つの入力が一対の負
荷抵抗３１、３２と一対の電流アンプ３３、３４との接
続点にそれぞれ接続され、各接続点の電位ＶBL、ＶRLを
比較して、その比較出力ＣＯを判定制御回路３８に供給
する。判定制御回路３８は、定電位発生回路３６の基準
電位の発生を制御すると共に、差動アンプ３７の比較出
力ＣＯを判別して多値情報に従う他ビットのデータを再
生する。例えば、４値の情報を判定するときには、３段
階の基準電位から先ず中間の電位を発生させて上位ビッ
トを判定し、続いて、上位ビットの判定結果に応じて３
段階の基準電位から高電位あるいは低電位を発生させて
下位ビットを判定するように構成される。
荷抵抗３１、３２と一対の電流アンプ３３、３４との接
続点にそれぞれ接続され、各接続点の電位ＶBL、ＶRLを
比較して、その比較出力ＣＯを判定制御回路３８に供給
する。判定制御回路３８は、定電位発生回路３６の基準
電位の発生を制御すると共に、差動アンプ３７の比較出
力ＣＯを判別して多値情報に従う他ビットのデータを再
生する。例えば、４値の情報を判定するときには、３段
階の基準電位から先ず中間の電位を発生させて上位ビッ
トを判定し、続いて、上位ビットの判定結果に応じて３
段階の基準電位から高電位あるいは低電位を発生させて
下位ビットを判定するように構成される。
【００１３】メモリセルトランジスタ２０の情報を読み
出す際には、メモリセルトランジスタ２０のソース側が
接地されており、負荷抵抗３１及びメモリセルトランジ
スタ２０が電流アンプ３３を介して電源接地間に直列に
接続されることになる。同様に、負荷抵抗３２及び基準
トランジスタ３５も電流アンプ３４を介して電源接地間
に直列に接続される。このとき、負荷抵抗３１と電流ア
ンプ３３との接続点の電位ＶBLは、負荷抵抗３１とメモ
リセルトランジスタ２０との駆動能力の比によって決定
される。同様に、負荷抵抗３２と電流アンプ３４との接
続点の電位ＶRLは、負荷抵抗３２と基準トランジスタ３
５との駆動能力の比によって決定される。従って、差動
アンプ３７の比較出力ＣＯに基づいて、段階的に抵抗値
が切り換えられる基準トランジスタ３５に対してメモり
セルトランジスタ２０の抵抗値が何れの範囲にあるかを
判定することができる。尚、このようなセンスアンプ
は、例えば、1995 IEEE/International Solid-State Ci
rcuit Conference/Session 7/Flash Memory/Paper TA
7.7に開示されている。
出す際には、メモリセルトランジスタ２０のソース側が
接地されており、負荷抵抗３１及びメモリセルトランジ
スタ２０が電流アンプ３３を介して電源接地間に直列に
接続されることになる。同様に、負荷抵抗３２及び基準
トランジスタ３５も電流アンプ３４を介して電源接地間
に直列に接続される。このとき、負荷抵抗３１と電流ア
ンプ３３との接続点の電位ＶBLは、負荷抵抗３１とメモ
リセルトランジスタ２０との駆動能力の比によって決定
される。同様に、負荷抵抗３２と電流アンプ３４との接
続点の電位ＶRLは、負荷抵抗３２と基準トランジスタ３
５との駆動能力の比によって決定される。従って、差動
アンプ３７の比較出力ＣＯに基づいて、段階的に抵抗値
が切り換えられる基準トランジスタ３５に対してメモり
セルトランジスタ２０の抵抗値が何れの範囲にあるかを
判定することができる。尚、このようなセンスアンプ
は、例えば、1995 IEEE/International Solid-State Ci
rcuit Conference/Session 7/Flash Memory/Paper TA
7.7に開示されている。
【００１４】
【発明が解決しようとする課題】メモリセルトランジス
タ２０と負荷抵抗３１との抵抗比及び基準トランジスタ
３５と負荷抵抗３２との抵抗比を読み出すようにしてい
る上述のセンスアンプにおいては、負荷抵抗３１、３２
の抵抗値の設定が重要となる。この負荷抵抗３１、３２
の抵抗値は、通常、メモリセルトランジスタ２０の抵抗
値に応じて設定される。このとき、負荷抵抗３１、３２
の抵抗値が、最適値に対して大きい場合または小さい場
合には、メモリセルトランジスタ２０の抵抗値の変化に
対する接続点の電位ＶBLの変化が小さくなる。従って、
負荷抵抗３１、３２の抵抗値の設定がずれると、各接続
点の電位ＶBL、ＶRLの変化を差動アンプ３７で正しく読
み取れなくなるおそれがある。
タ２０と負荷抵抗３１との抵抗比及び基準トランジスタ
３５と負荷抵抗３２との抵抗比を読み出すようにしてい
る上述のセンスアンプにおいては、負荷抵抗３１、３２
の抵抗値の設定が重要となる。この負荷抵抗３１、３２
の抵抗値は、通常、メモリセルトランジスタ２０の抵抗
値に応じて設定される。このとき、負荷抵抗３１、３２
の抵抗値が、最適値に対して大きい場合または小さい場
合には、メモリセルトランジスタ２０の抵抗値の変化に
対する接続点の電位ＶBLの変化が小さくなる。従って、
負荷抵抗３１、３２の抵抗値の設定がずれると、各接続
点の電位ＶBL、ＶRLの変化を差動アンプ３７で正しく読
み取れなくなるおそれがある。
【００１５】また、基準トランジスタ３５及び基準電位
発生回路３６では、その動作特性が差動アンプ３７の判
定基準となる電位ＶRLに影響を与えるため、動作範囲の
全ての電位に対して安定した動作を維持できるようにし
なければならない。しかしながら、低電位発生回路３６
は、回路を構成する素子の製造ばらつきによる影響を受
け易いため、ゲート電位ＶRGを常に安定して供給できる
ようにするためには、細かい調整等が不可欠になる。従
って、調整のために必要となる回路構成の増加によりセ
ンスアンプの回路規模が増大し、結果的に製造コストの
増加を招いている。
発生回路３６では、その動作特性が差動アンプ３７の判
定基準となる電位ＶRLに影響を与えるため、動作範囲の
全ての電位に対して安定した動作を維持できるようにし
なければならない。しかしながら、低電位発生回路３６
は、回路を構成する素子の製造ばらつきによる影響を受
け易いため、ゲート電位ＶRGを常に安定して供給できる
ようにするためには、細かい調整等が不可欠になる。従
って、調整のために必要となる回路構成の増加によりセ
ンスアンプの回路規模が増大し、結果的に製造コストの
増加を招いている。
【００１６】そこで本発明は、多値情報を記憶するメモ
リセルトランジスタから安定して正確に情報を読み出す
ようにすることを目的とする。
リセルトランジスタから安定して正確に情報を読み出す
ようにすることを目的とする。
【００１７】
【課題を解決するための手段】本発明は、上述の課題を
解決するために成されたもので、第１の特徴とするとこ
ろは、電気的に独立したフローティングゲートを有し、
このフローティングゲートに蓄積される電荷の量に応じ
てオン抵抗値を変化させるメモリセルトランジスタと、
上記メモリセルトランジスタと同一の構造を有し、同一
行に配置される複数の基準トランジスタと、上記メモリ
セルトランジスタが接続されるビット線と、上記複数の
基準トランジスタがそれぞれ接続される複数の基準ビッ
ト線と、上記メモリセルトランジスタ及び上記複数の基
準トランジスタに所定の周期を有する書き込みクロック
を供給し、上記メモリセルトランジスタ及び上記複数の
基準トランジスタにそれぞれ書き込みを行う書き込み回
路と、上記書き込みクロックの電荷注入動作の間隙で上
記メモリセルトランジスタ及び上記複数の基準トランジ
スタのオン抵抗値を読み出し、上記メモリセルトランジ
スタのオン抵抗値が書き込み情報に対応する値となった
ときに上記書き込み回路から上記メモリセルトランジス
タへの上記書き込みクロックの供給を停止すると共に、
上記複数の基準トランジスタのオン抵抗値が段階的に設
定される複数の基準値となったときに上記書き込み回路
から上記複数の基準トランジスタへの上記書き込みクロ
ックの供給を順次停止する制御回路と、を備えたことに
ある。
解決するために成されたもので、第１の特徴とするとこ
ろは、電気的に独立したフローティングゲートを有し、
このフローティングゲートに蓄積される電荷の量に応じ
てオン抵抗値を変化させるメモリセルトランジスタと、
上記メモリセルトランジスタと同一の構造を有し、同一
行に配置される複数の基準トランジスタと、上記メモリ
セルトランジスタが接続されるビット線と、上記複数の
基準トランジスタがそれぞれ接続される複数の基準ビッ
ト線と、上記メモリセルトランジスタ及び上記複数の基
準トランジスタに所定の周期を有する書き込みクロック
を供給し、上記メモリセルトランジスタ及び上記複数の
基準トランジスタにそれぞれ書き込みを行う書き込み回
路と、上記書き込みクロックの電荷注入動作の間隙で上
記メモリセルトランジスタ及び上記複数の基準トランジ
スタのオン抵抗値を読み出し、上記メモリセルトランジ
スタのオン抵抗値が書き込み情報に対応する値となった
ときに上記書き込み回路から上記メモリセルトランジス
タへの上記書き込みクロックの供給を停止すると共に、
上記複数の基準トランジスタのオン抵抗値が段階的に設
定される複数の基準値となったときに上記書き込み回路
から上記複数の基準トランジスタへの上記書き込みクロ
ックの供給を順次停止する制御回路と、を備えたことに
ある。
【００１８】本発明によれば、書き込み情報に対応する
値を参照してメモリセルトランジスタへの書き込みが行
われると同時に、段階的に設定される複数の基準値を参
照して複数の基準トランジスタへの書き込みが行われ
る。これにより、メモリセルトランジスタ及び複数の基
準トランジスタの特性にばらつきが生じたとしても、そ
のばらつきの影響を受けることなく書き込み情報の判定
を行うことができるようになる。
値を参照してメモリセルトランジスタへの書き込みが行
われると同時に、段階的に設定される複数の基準値を参
照して複数の基準トランジスタへの書き込みが行われ
る。これにより、メモリセルトランジスタ及び複数の基
準トランジスタの特性にばらつきが生じたとしても、そ
のばらつきの影響を受けることなく書き込み情報の判定
を行うことができるようになる。
【００１９】そして、第２の特徴とするところは、電気
的に独立したフローティングゲートを有し、このフロー
ティングゲートに蓄積される電荷の量に応じてオン抵抗
値を変化させ、行列配置される複数のメモリセルトラン
ジスタと、上記複数のメモリセルトランジスタと同一の
構造を有し、メモリセルトランジスタの配列に対応して
各行毎に所定の数だけ配置される複数の基準トランジス
タと、上記複数のメモリセルトランジスタの各列に沿っ
て配置され、各メモリセルトランジスタが接続される複
数のビット線と、上記複数の基準トランジスタがそれぞ
れ接続される複数の基準ビット線と、上記複数のメモリ
セルトランジスタ及び上記複数の基準トランジスタに所
定の周期を有する書き込みクロックを供給し、上記複数
のメモリセルトランジスタ及び上記複数の基準トランジ
スタにそれぞれ書き込みを行う書き込み回路と、上記書
き込みクロックの電荷注入動作の間隙で上記複数のメモ
リセルトランジスタ及び上記複数の基準トランジスタの
オン抵抗値を読み出し、上記複数のメモリセルトランジ
スタの各オン抵抗値が書き込み情報に対応する値となっ
たときに上記書き込み回路から上記複数のメモリセルト
ランジスタへの上記書き込みクロックの供給をそれぞれ
停止すると共に、上記複数の基準トランジスタのオン抵
抗値が段階的に設定される複数の基準値となったときに
上記書き込み回路から上記複数の基準トランジスタへの
上記書き込みクロックの供給を順次停止する制御回路
と、を備え、上記複数のメモリセルトランジスタを列単
位で分割して個別に動作させると共に、上記複数のメモ
リセルトランジスタの分割に応じて上記複数の基準トラ
ンジスタ及び上記複数の基準ビット線を複数組配置し、
上記メモリセルトランジスタの各分割単位と上記複数の
基準トランジスタ及び上記複数の基準ビット線の１組と
を対応させて動作させることにある。
的に独立したフローティングゲートを有し、このフロー
ティングゲートに蓄積される電荷の量に応じてオン抵抗
値を変化させ、行列配置される複数のメモリセルトラン
ジスタと、上記複数のメモリセルトランジスタと同一の
構造を有し、メモリセルトランジスタの配列に対応して
各行毎に所定の数だけ配置される複数の基準トランジス
タと、上記複数のメモリセルトランジスタの各列に沿っ
て配置され、各メモリセルトランジスタが接続される複
数のビット線と、上記複数の基準トランジスタがそれぞ
れ接続される複数の基準ビット線と、上記複数のメモリ
セルトランジスタ及び上記複数の基準トランジスタに所
定の周期を有する書き込みクロックを供給し、上記複数
のメモリセルトランジスタ及び上記複数の基準トランジ
スタにそれぞれ書き込みを行う書き込み回路と、上記書
き込みクロックの電荷注入動作の間隙で上記複数のメモ
リセルトランジスタ及び上記複数の基準トランジスタの
オン抵抗値を読み出し、上記複数のメモリセルトランジ
スタの各オン抵抗値が書き込み情報に対応する値となっ
たときに上記書き込み回路から上記複数のメモリセルト
ランジスタへの上記書き込みクロックの供給をそれぞれ
停止すると共に、上記複数の基準トランジスタのオン抵
抗値が段階的に設定される複数の基準値となったときに
上記書き込み回路から上記複数の基準トランジスタへの
上記書き込みクロックの供給を順次停止する制御回路
と、を備え、上記複数のメモリセルトランジスタを列単
位で分割して個別に動作させると共に、上記複数のメモ
リセルトランジスタの分割に応じて上記複数の基準トラ
ンジスタ及び上記複数の基準ビット線を複数組配置し、
上記メモリセルトランジスタの各分割単位と上記複数の
基準トランジスタ及び上記複数の基準ビット線の１組と
を対応させて動作させることにある。
【００２０】本発明によれば、メモリセルトランジスタ
への書き込みと基準トランジスタへの書き込みとを同時
に行う際、メモリセルトランジスタの分割単位毎にそれ
ぞれ独立に書き込みを行うようにすることができる。こ
れにより、同一行に配置されたメモリセルトランジスタ
及び基準トランジスタであっても、複数に分割してそれ
ぞれを独立に動作させることができるようになる。その
とき、メモリセルトランジスタの特性のばらつきは、同
時に書き込みが成される基準トランジスタから判定の基
準値を得るようにすることで、打ち消される。
への書き込みと基準トランジスタへの書き込みとを同時
に行う際、メモリセルトランジスタの分割単位毎にそれ
ぞれ独立に書き込みを行うようにすることができる。こ
れにより、同一行に配置されたメモリセルトランジスタ
及び基準トランジスタであっても、複数に分割してそれ
ぞれを独立に動作させることができるようになる。その
とき、メモリセルトランジスタの特性のばらつきは、同
時に書き込みが成される基準トランジスタから判定の基
準値を得るようにすることで、打ち消される。
【００２１】
【発明の実施の形態】図１は、本発明の不揮発性半導体
メモリ装置の第１の実施形態を示す回路図である。この
図においては、メモリセルトランジスタ４０が４値（２
ビット分）の情報を記憶し、その情報を読み出すように
した場合を示す。尚、メモリセルトランジスタ４０は、
４行×１列に配置し、列選択のための回路構成は省略し
てある。
メモリ装置の第１の実施形態を示す回路図である。この
図においては、メモリセルトランジスタ４０が４値（２
ビット分）の情報を記憶し、その情報を読み出すように
した場合を示す。尚、メモリセルトランジスタ４０は、
４行×１列に配置し、列選択のための回路構成は省略し
てある。
【００２２】メモリセルトランジスタ４０は、図８に示
すメモリセルトランジスタ２０と同一構造であり、フロ
ーティングゲート及びコントロールゲートを有し、フロ
ーティングゲートに注入（蓄積）される電荷の量に応じ
てオン抵抗値を変動させる。ワード線４１は、メモリセ
ルトランジスタ４０の各行毎に対応して配置され、各メ
モリセルトランジスタ４０のコントロールゲートがそれ
ぞれ接続される。このワード線４１には、ロウアドレス
情報を受けるロウデコーダ（図示せず）から供給される
行選択信号ＬＳ１〜ＬＳ４が印加され、何れか１行が選
択的に活性化される。ビット線４２は、メモリセルトラ
ンジスタ４０が配列された列方向に延在し、各メモリセ
ルトランジスタ４０のドレイン側が接続される。ソース
線４３は、ビット線４２と交差する方向に延在して配置
され、各メモリセルトランジスタ４０のソース側が接続
される。これにより、各メモリセルトランジスタ４０
は、ビット線４２に対して並列に接続され、書き込み、
読み出し及び消去の各動作毎にビット線４２及びソース
線４３から所定の電位の供給を受ける。
すメモリセルトランジスタ２０と同一構造であり、フロ
ーティングゲート及びコントロールゲートを有し、フロ
ーティングゲートに注入（蓄積）される電荷の量に応じ
てオン抵抗値を変動させる。ワード線４１は、メモリセ
ルトランジスタ４０の各行毎に対応して配置され、各メ
モリセルトランジスタ４０のコントロールゲートがそれ
ぞれ接続される。このワード線４１には、ロウアドレス
情報を受けるロウデコーダ（図示せず）から供給される
行選択信号ＬＳ１〜ＬＳ４が印加され、何れか１行が選
択的に活性化される。ビット線４２は、メモリセルトラ
ンジスタ４０が配列された列方向に延在し、各メモリセ
ルトランジスタ４０のドレイン側が接続される。ソース
線４３は、ビット線４２と交差する方向に延在して配置
され、各メモリセルトランジスタ４０のソース側が接続
される。これにより、各メモリセルトランジスタ４０
は、ビット線４２に対して並列に接続され、書き込み、
読み出し及び消去の各動作毎にビット線４２及びソース
線４３から所定の電位の供給を受ける。
【００２３】基準トランジスタ５０は、メモリセルトラ
ンジスタ４０と同一の構造を有し、４値を区別するため
に、３つの基準値を得られるように各列毎に３つずつ並
列に配置される。この実施形態においては、４行配置さ
れるメモリセルトランジスタ４０に対応して、基準トラ
ンジスタ５０は、４行×３列に配置される。各基準トラ
ンジスタ５０は、コントロールゲートが同一行のメモリ
セルトランジスタ４０と共通のワード線４１にそれぞれ
接続され、さらに、ソース側が、同一行のメモリセルト
ランジスタ４０と共通のソース線４３にそれぞれ接続さ
れる。第１〜第３の基準ビット線５１ａ〜５１ｃは、基
準トランジスタ５０の各列に対応するように配置され、
各基準トランジスタ５０のドレイン側が接続される。
ンジスタ４０と同一の構造を有し、４値を区別するため
に、３つの基準値を得られるように各列毎に３つずつ並
列に配置される。この実施形態においては、４行配置さ
れるメモリセルトランジスタ４０に対応して、基準トラ
ンジスタ５０は、４行×３列に配置される。各基準トラ
ンジスタ５０は、コントロールゲートが同一行のメモリ
セルトランジスタ４０と共通のワード線４１にそれぞれ
接続され、さらに、ソース側が、同一行のメモリセルト
ランジスタ４０と共通のソース線４３にそれぞれ接続さ
れる。第１〜第３の基準ビット線５１ａ〜５１ｃは、基
準トランジスタ５０の各列に対応するように配置され、
各基準トランジスタ５０のドレイン側が接続される。
【００２４】書き込み制御回路５２は、各ソース線４３
に接続され、一定の波高値及び一定の周期を有する書き
込みクロックφWをソース線４３を介して各メモリセル
トランジスタ４０及び各基準トランジスタ５０に供給す
る。また、書き込み制御回路５２は、後述する読み出し
クロックφRに同期してソース線４３を接地する。読み
出し制御回路５３は、ビット線４２及び各基準ビット線
５１ａ〜５１ｃに接続され、書き込みクロックφWの間
隙期間で電圧が立ち上げられる読み出しクロックφRを
ビット線４２及び各基準ビット線５１ａ〜５１ｃを介し
て各メモリセルトランジスタ４０及び各基準トランジス
タ５０に供給する。この読み出し制御回路５３は、読み
出し負荷抵抗を含み、読み出しクロックφRによる読み
出し用の電位を読み出し負荷抵抗を介してビット線４２
及び各基準ビット線５１ａ〜５１ｃに給する。また、読
み出し制御回路５３は、判定回路６０からの判定信号Ｃ
0〜Ｃ3が反転するまでの間に限って、書き込みクロック
φWに同期してビット線４２及び各基準ビット線５１ａ
〜５１ｃを接地する。即ち、読み出しクロックφRに従
う読み出し動作において、ビット線４２または各基準ビ
ット線５１ａ〜５１ｃの読み出し電位（ビット線電位Ｖ
BL、基準電位ＶR1〜ＶR3）がそれぞれ所望の電位に達し
た時点で、ビット線４２及び各基準ビット線５１ａ〜５
１ｃの電位をあげるようにしている。
に接続され、一定の波高値及び一定の周期を有する書き
込みクロックφWをソース線４３を介して各メモリセル
トランジスタ４０及び各基準トランジスタ５０に供給す
る。また、書き込み制御回路５２は、後述する読み出し
クロックφRに同期してソース線４３を接地する。読み
出し制御回路５３は、ビット線４２及び各基準ビット線
５１ａ〜５１ｃに接続され、書き込みクロックφWの間
隙期間で電圧が立ち上げられる読み出しクロックφRを
ビット線４２及び各基準ビット線５１ａ〜５１ｃを介し
て各メモリセルトランジスタ４０及び各基準トランジス
タ５０に供給する。この読み出し制御回路５３は、読み
出し負荷抵抗を含み、読み出しクロックφRによる読み
出し用の電位を読み出し負荷抵抗を介してビット線４２
及び各基準ビット線５１ａ〜５１ｃに給する。また、読
み出し制御回路５３は、判定回路６０からの判定信号Ｃ
0〜Ｃ3が反転するまでの間に限って、書き込みクロック
φWに同期してビット線４２及び各基準ビット線５１ａ
〜５１ｃを接地する。即ち、読み出しクロックφRに従
う読み出し動作において、ビット線４２または各基準ビ
ット線５１ａ〜５１ｃの読み出し電位（ビット線電位Ｖ
BL、基準電位ＶR1〜ＶR3）がそれぞれ所望の電位に達し
た時点で、ビット線４２及び各基準ビット線５１ａ〜５
１ｃの電位をあげるようにしている。
【００２５】判定回路６０は、４つの差動アンプ６１、
６２ａ〜６２ｃ及び３つのセレクタ６３ａ〜６３ｃより
構成される。差動アンプ６１は、反転入力にビット線４
２の電位ＶBLが入力され、非反転入力に記憶情報に対応
付けられる信号電位ＶSLが入力される。各差動アンプ６
２ａ〜６２ｃの反転入力には、各基準ビット線５１ａ〜
５１ｃの電位ＶR1〜ＶR3がそれぞれ入力され、非反転入
力には、各セレクタ６３ａ〜６３ｃの選択出力が入力さ
れる。各セレクタ６３ａ〜６３ｃには、３種類の書き込
み基準電位Ｖa〜Ｖcがそれぞれ入力されると共に、ビッ
ト線４２の電位ＶBLが共通に入力される。このセレクタ
６３ａ〜６３ｃは、装置の動作モードに対応して選択制
御され、書き込みモードでは各書き込み基準電位Ｖa〜
Ｖcを選択し、読み出しモードではビット線電位ＶBLを
選択する。尚、この読み出しモードとは、書き込み動作
と交互に繰り返される読み出しクロックφRによる読み
出し動作ではなく、メモリセルトランジスタ４０に対す
る情報の書き込みを完了した後、その情報を読み出して
再生する場合を示す。
６２ａ〜６２ｃ及び３つのセレクタ６３ａ〜６３ｃより
構成される。差動アンプ６１は、反転入力にビット線４
２の電位ＶBLが入力され、非反転入力に記憶情報に対応
付けられる信号電位ＶSLが入力される。各差動アンプ６
２ａ〜６２ｃの反転入力には、各基準ビット線５１ａ〜
５１ｃの電位ＶR1〜ＶR3がそれぞれ入力され、非反転入
力には、各セレクタ６３ａ〜６３ｃの選択出力が入力さ
れる。各セレクタ６３ａ〜６３ｃには、３種類の書き込
み基準電位Ｖa〜Ｖcがそれぞれ入力されると共に、ビッ
ト線４２の電位ＶBLが共通に入力される。このセレクタ
６３ａ〜６３ｃは、装置の動作モードに対応して選択制
御され、書き込みモードでは各書き込み基準電位Ｖa〜
Ｖcを選択し、読み出しモードではビット線電位ＶBLを
選択する。尚、この読み出しモードとは、書き込み動作
と交互に繰り返される読み出しクロックφRによる読み
出し動作ではなく、メモリセルトランジスタ４０に対す
る情報の書き込みを完了した後、その情報を読み出して
再生する場合を示す。
【００２６】差動アンプ６１の出力Ｃ0は、ビット線４
２の接地を中止するタイミングを決定する制御信号とし
て用いられる。また、各差動アンプ６２ａ〜６２ｃの出
力Ｃ1〜Ｃ3は、上述の書き込みモードにおいて、各基準
ビット線５１ａ〜５１ｃの接地を中止するタイミングを
決定する制御信号として用いられる。即ち、ビット線電
位ＶBLが信号電位ＶSLに達したときに差動アンプ６１の
出力が反転し、読み出し制御回路５３に対してビット線
４２の電位を上げるように指示を与え、メモリセルトラ
ンジスタ４０に対する書き込み動作を停止させる。同様
に、各基準ビット線電位ＶR1〜ＶR3がそれぞれの書き込
み基準電位Ｖa〜Ｖcに達したきに各差動アンプ６２ａ〜
６２ｃの出力が反転し、各基準ビット線５１ａ〜５１ｃ
の接地を中止するようにして基準トランジスタ５０に対
する書き込み動作を停止させる。また、上述の読み出し
モードにおいては、各差動アンプ６２ａ〜６２ｃの出力
Ｃ1〜Ｃ3から、ビット線電位ＶBLの判定、即ち、メモリ
セルトランジスタ４０に記憶された多値情報の判定が行
われる。
２の接地を中止するタイミングを決定する制御信号とし
て用いられる。また、各差動アンプ６２ａ〜６２ｃの出
力Ｃ1〜Ｃ3は、上述の書き込みモードにおいて、各基準
ビット線５１ａ〜５１ｃの接地を中止するタイミングを
決定する制御信号として用いられる。即ち、ビット線電
位ＶBLが信号電位ＶSLに達したときに差動アンプ６１の
出力が反転し、読み出し制御回路５３に対してビット線
４２の電位を上げるように指示を与え、メモリセルトラ
ンジスタ４０に対する書き込み動作を停止させる。同様
に、各基準ビット線電位ＶR1〜ＶR3がそれぞれの書き込
み基準電位Ｖa〜Ｖcに達したきに各差動アンプ６２ａ〜
６２ｃの出力が反転し、各基準ビット線５１ａ〜５１ｃ
の接地を中止するようにして基準トランジスタ５０に対
する書き込み動作を停止させる。また、上述の読み出し
モードにおいては、各差動アンプ６２ａ〜６２ｃの出力
Ｃ1〜Ｃ3から、ビット線電位ＶBLの判定、即ち、メモリ
セルトランジスタ４０に記憶された多値情報の判定が行
われる。
【００２７】第１〜第３の基準ビット線５１ａ〜５１ｃ
の読み出し電位は、図２に示すように、書き込みクロッ
クφWに応答して段階的に上昇する。そこで、この読み
出し電位が、段階的に設定される書き込み基準電位Ｖａ
〜Ｖcを超えると、それまでローレベルにあった出力Ｃ1
〜Ｃ3は順次立ち上がる。メモリセルトランジスタ４０
に４値（２ビット分）の情報を記憶する場合、図３に示
すように、記憶情報の４つの状態に対応する信号電位Ｖ
SL1〜ＶSL4に対して、それぞれの中間値となる３つの判
定電位ＶR1〜ＶR3が設定される。そこで、書き込み基準
電位Ｖa〜Ｖcが３つの判定電位ＶR1〜ＶR3に対応するよ
うに設定される。一般的には、電源接地間の電位差を６
等分し、第２の判定電位ＶR2を電源電位の１／２とし、
第１及び第３の判定電位ＶR1、ＶR3をそれぞれ電源電位
の２／３、１／３としている。
の読み出し電位は、図２に示すように、書き込みクロッ
クφWに応答して段階的に上昇する。そこで、この読み
出し電位が、段階的に設定される書き込み基準電位Ｖａ
〜Ｖcを超えると、それまでローレベルにあった出力Ｃ1
〜Ｃ3は順次立ち上がる。メモリセルトランジスタ４０
に４値（２ビット分）の情報を記憶する場合、図３に示
すように、記憶情報の４つの状態に対応する信号電位Ｖ
SL1〜ＶSL4に対して、それぞれの中間値となる３つの判
定電位ＶR1〜ＶR3が設定される。そこで、書き込み基準
電位Ｖa〜Ｖcが３つの判定電位ＶR1〜ＶR3に対応するよ
うに設定される。一般的には、電源接地間の電位差を６
等分し、第２の判定電位ＶR2を電源電位の１／２とし、
第１及び第３の判定電位ＶR1、ＶR3をそれぞれ電源電位
の２／３、１／３としている。
【００２８】書き込み動作が完了したときに各基準ビッ
ト線５１ａ〜５１ｃから読み出される基準ビット線電位
ＶR1〜ＶR3は、基本的には、書き込み基準電位Ｖa〜Ｖc
に従うものであるが、各基準トランジスタ５０の特性の
ばらつきの分だけずれた値となる。製造ばらつき等によ
って基準トランジスタ５０やメモリセルトランジスタ４
０の特性にばらつきが生じた場合、同一の過程を経て書
き込まれる基準トランジスタ５０からの基準電位ＶR1〜
ＶR3とメモリセルトランジスタ４０からの読み出し電位
ＶBLとを対比することにより、特性のばらつきは無視で
きる。
ト線５１ａ〜５１ｃから読み出される基準ビット線電位
ＶR1〜ＶR3は、基本的には、書き込み基準電位Ｖa〜Ｖc
に従うものであるが、各基準トランジスタ５０の特性の
ばらつきの分だけずれた値となる。製造ばらつき等によ
って基準トランジスタ５０やメモリセルトランジスタ４
０の特性にばらつきが生じた場合、同一の過程を経て書
き込まれる基準トランジスタ５０からの基準電位ＶR1〜
ＶR3とメモリセルトランジスタ４０からの読み出し電位
ＶBLとを対比することにより、特性のばらつきは無視で
きる。
【００２９】図４は、本発明の不揮発性半導体メモリ装
置の第２の実施形態を示す回路図である。この図におい
ては、４行×４列に配置したメモリセルトランジスタ４
０を２列ずつ２つのブロックＭＣa、ＭＣbに分割し、各
ブロックをそれぞれ個別に動作させる場合を示してい
る。尚、ビット線電位ＶBL及び基準電位ＶR1〜ＶR3を取
り込む判定回路６０は、図１と同一構成であり、図示省
略してある。
置の第２の実施形態を示す回路図である。この図におい
ては、４行×４列に配置したメモリセルトランジスタ４
０を２列ずつ２つのブロックＭＣa、ＭＣbに分割し、各
ブロックをそれぞれ個別に動作させる場合を示してい
る。尚、ビット線電位ＶBL及び基準電位ＶR1〜ＶR3を取
り込む判定回路６０は、図１と同一構成であり、図示省
略してある。
【００３０】メモリセルトランジスタ４０は、各メモリ
セルブロックＭＣa、ＭＣb毎にそれぞれ４行×２列ずつ
行列配置され、各行及び各列にそれぞれワード線４１及
びビット線４２が対応付けられる。メモリセルトランジ
スタ４０の各行に対応付けられたワード線４１は、各メ
モリセルトランジスタ４０のコントロールゲートにそれ
ぞれ接続される。このワード線４１には、ロウアドレス
情報に基づいて生成される行選択信号ＬＳ１〜ＬＳ４が
印加され、何れか１行が選択的に活性化される。メモリ
セルトランジスタ４０の各列に対応付けられたビット線
４２は、各メモリセルトランジスタ４０のドレイン側が
接続される。そして、ソース線４３は、ビット線４２と
交差する方向に延在して配置され、各メモリセルトラン
ジスタ４０のソース側が接続される。
セルブロックＭＣa、ＭＣb毎にそれぞれ４行×２列ずつ
行列配置され、各行及び各列にそれぞれワード線４１及
びビット線４２が対応付けられる。メモリセルトランジ
スタ４０の各行に対応付けられたワード線４１は、各メ
モリセルトランジスタ４０のコントロールゲートにそれ
ぞれ接続される。このワード線４１には、ロウアドレス
情報に基づいて生成される行選択信号ＬＳ１〜ＬＳ４が
印加され、何れか１行が選択的に活性化される。メモリ
セルトランジスタ４０の各列に対応付けられたビット線
４２は、各メモリセルトランジスタ４０のドレイン側が
接続される。そして、ソース線４３は、ビット線４２と
交差する方向に延在して配置され、各メモリセルトラン
ジスタ４０のソース側が接続される。
【００３１】また、各ビット線４２は、それぞれ選択ト
ランジスタ４４を介してデータ線４５に接続される。判
定回路６０には、このデータ線が４５が接続される。各
選択トランジスタ４４には、列選択情報を受けるカラム
デコーダ（図示せず）からの列選択信号ＣＳa１、ＣＳa
２、ＣＳb１、ＣＳb２がそれぞれ印加される。ここで、
２つのメモリセルブロックＭＣa、ＭＣbについては、別
々のタイミングで活用されるものであり、活用すべきブ
ロックに対応して列選択信号ＣＳa１、ＣＳa２、ＣＳb
１、ＣＳb２が印加される。例えば、第１のメモリセル
ブロックＭＣaを活用し、第２のメモリセルブロックＭ
Ｃbを休止する場合には、列選択信号ＣＳa１、ＣＳa２
が有効になり、列選択信号ＣＳb１、ＣＳb２について
は、常にロウレベルに固定される。
ランジスタ４４を介してデータ線４５に接続される。判
定回路６０には、このデータ線が４５が接続される。各
選択トランジスタ４４には、列選択情報を受けるカラム
デコーダ（図示せず）からの列選択信号ＣＳa１、ＣＳa
２、ＣＳb１、ＣＳb２がそれぞれ印加される。ここで、
２つのメモリセルブロックＭＣa、ＭＣbについては、別
々のタイミングで活用されるものであり、活用すべきブ
ロックに対応して列選択信号ＣＳa１、ＣＳa２、ＣＳb
１、ＣＳb２が印加される。例えば、第１のメモリセル
ブロックＭＣaを活用し、第２のメモリセルブロックＭ
Ｃbを休止する場合には、列選択信号ＣＳa１、ＣＳa２
が有効になり、列選択信号ＣＳb１、ＣＳb２について
は、常にロウレベルに固定される。
【００３２】基準トランジスタブロックＲＣa、ＲＣb
は、図１と同様に、それぞれ４行×３列の基準トランジ
スタ５０（図示省略）を含み、各メモリセルブロックＭ
Ｃa、ＭＣbに対応して２組が並列に配置される。各基準
トランジスタブロックＲＣa、ＲＣbには、それぞれ基準
ビット線５１ａ〜５１ｃが設けられ、この基準ビット線
５１ａ〜５１ｃが読み出し制御回路５３とセレクタ５４
とに接続される。セレクタ５４は、２つの基準トランジ
スタブロックＲＣa、ＲＣbの基準ビット線５１ａ〜５１
ｃの内、何れか一方の組を選択し、その基準ビット線５
１ａ〜５１ｃから得られる判定電位ＶR1〜ＶR3を判定回
路６０に供給する。このセレクタ５４の選択動作は、メ
モリセルブロックＭＣa、ＭＣbの選択動作に同期するも
のであり、メモリセルブロックＭＣa、ＭＣbの一方と基
準トランジスタブロックＲＣa、ＲＣbの一方とを対で動
作させる。
は、図１と同様に、それぞれ４行×３列の基準トランジ
スタ５０（図示省略）を含み、各メモリセルブロックＭ
Ｃa、ＭＣbに対応して２組が並列に配置される。各基準
トランジスタブロックＲＣa、ＲＣbには、それぞれ基準
ビット線５１ａ〜５１ｃが設けられ、この基準ビット線
５１ａ〜５１ｃが読み出し制御回路５３とセレクタ５４
とに接続される。セレクタ５４は、２つの基準トランジ
スタブロックＲＣa、ＲＣbの基準ビット線５１ａ〜５１
ｃの内、何れか一方の組を選択し、その基準ビット線５
１ａ〜５１ｃから得られる判定電位ＶR1〜ＶR3を判定回
路６０に供給する。このセレクタ５４の選択動作は、メ
モリセルブロックＭＣa、ＭＣbの選択動作に同期するも
のであり、メモリセルブロックＭＣa、ＭＣbの一方と基
準トランジスタブロックＲＣa、ＲＣbの一方とを対で動
作させる。
【００３３】２つのメモリセルブロックＭＣa、ＭＣbを
選択的に活用する場合、それぞれの活用のタイミングに
おいて動作環境が変化することがある。例えば、バッテ
リー駆動される携帯用のコンピュータ機器などにおい
て、バッテリーの消費によって電源電位が低下すると、
メモリセルブロックＭＣa、ＭＣbの一方を活用するとき
と、他方を活用するときとで各信号電位にずれが生じ
る。このような場合においても、メモリセルブロックＭ
Ｃa、ＭＣbと基準トランジスタブロックＲＣa、ＲＣbと
を常に同時に動作させることにより、メモリセルトラン
ジスタ４０に対する書き込みレベルのずれと基準トラン
ジスタ５０に対する書き込みレベルのずれとが同じにな
る。従って、メモリセルブロックＭＣa、ＭＣbを２分割
して活用しながらも、読み出し動作においてビット線電
位ＶBLの判定を誤ることはなく、安定した動作を維持す
ることができる。
選択的に活用する場合、それぞれの活用のタイミングに
おいて動作環境が変化することがある。例えば、バッテ
リー駆動される携帯用のコンピュータ機器などにおい
て、バッテリーの消費によって電源電位が低下すると、
メモリセルブロックＭＣa、ＭＣbの一方を活用するとき
と、他方を活用するときとで各信号電位にずれが生じ
る。このような場合においても、メモリセルブロックＭ
Ｃa、ＭＣbと基準トランジスタブロックＲＣa、ＲＣbと
を常に同時に動作させることにより、メモリセルトラン
ジスタ４０に対する書き込みレベルのずれと基準トラン
ジスタ５０に対する書き込みレベルのずれとが同じにな
る。従って、メモリセルブロックＭＣa、ＭＣbを２分割
して活用しながらも、読み出し動作においてビット線電
位ＶBLの判定を誤ることはなく、安定した動作を維持す
ることができる。
【００３４】図５は、本発明の不揮発性半導体メモリ装
置の第３の実施形態を示す回路図である。この図におい
ては、４行×４列に配置したメモリセルトランジスタ４
０を２列ずつ２つのブロックＭＣa、ＭＣbに分割し、各
ブロック内で１列ずつ動作させる場合を示している。
尚、ビット線電位ＶBL及び基準電位ＶR1〜ＶR3を取り込
む判定回路６０は、図１と同一構成であり、図示省略し
てある。
置の第３の実施形態を示す回路図である。この図におい
ては、４行×４列に配置したメモリセルトランジスタ４
０を２列ずつ２つのブロックＭＣa、ＭＣbに分割し、各
ブロック内で１列ずつ動作させる場合を示している。
尚、ビット線電位ＶBL及び基準電位ＶR1〜ＶR3を取り込
む判定回路６０は、図１と同一構成であり、図示省略し
てある。
【００３５】メモリセルブロックＭＣa、ＭＣbは、図４
と同一であり、それぞれメモリセルトランジスタ４０が
４行×２列に配置され、各行及び各列にワード線４１及
びビット線４２が対応付けられる。各ビット線４２は、
読み出し制御回路５３に接続されると共に、それぞれ選
択トランジスタ４４を介してデータ線４５ａ、４５ｂに
接続される。データ線４５ａ、４５ｂは、メモリセルブ
ロックＭＣa、ＭＣbの１列目及び２列目に対応してそれ
ぞれ個別に設けられる。そして、各メモリセルブロック
ＭＣa、ＭＣbのメモリセルトランジスタ４０の１列目に
対応するビット線４２が第１のデータ線４５ａに接続さ
れ、２列目に対応するビット線４２が第２のデータ線４
５ｂに接続される。判定回路６０には、このデータ線４
５ａ、４５ｂの一方が選択的に接続される。また、各選
択トランジスタ４４には、メモリセルブロックＭＣa、
ＭＣbの何れか一方を選択するブロック選択信号ＢＳ1、
ＢＳ2が印加される。
と同一であり、それぞれメモリセルトランジスタ４０が
４行×２列に配置され、各行及び各列にワード線４１及
びビット線４２が対応付けられる。各ビット線４２は、
読み出し制御回路５３に接続されると共に、それぞれ選
択トランジスタ４４を介してデータ線４５ａ、４５ｂに
接続される。データ線４５ａ、４５ｂは、メモリセルブ
ロックＭＣa、ＭＣbの１列目及び２列目に対応してそれ
ぞれ個別に設けられる。そして、各メモリセルブロック
ＭＣa、ＭＣbのメモリセルトランジスタ４０の１列目に
対応するビット線４２が第１のデータ線４５ａに接続さ
れ、２列目に対応するビット線４２が第２のデータ線４
５ｂに接続される。判定回路６０には、このデータ線４
５ａ、４５ｂの一方が選択的に接続される。また、各選
択トランジスタ４４には、メモリセルブロックＭＣa、
ＭＣbの何れか一方を選択するブロック選択信号ＢＳ1、
ＢＳ2が印加される。
【００３６】ここで、メモリセルブロックＭＣa、ＭＣb
のメモリセルトランジスタ４０の各列は、別々のタイミ
ングで活用されるものであり、活用すべき列に対応して
データ線４５ａ、４５ｂの一方が判定回路６０に接続さ
れる。例えば、各メモリセルブロックＭＣa、ＭＣbの１
列目のメモリセルトランジスタ４０を活用し、２列目の
メモリセルトランジスタ４０を休止する場合には、第１
のデータ線４５ａを判定回路６０に接続して有効にし、
第２のデータ線４５ｂを無効にする。
のメモリセルトランジスタ４０の各列は、別々のタイミ
ングで活用されるものであり、活用すべき列に対応して
データ線４５ａ、４５ｂの一方が判定回路６０に接続さ
れる。例えば、各メモリセルブロックＭＣa、ＭＣbの１
列目のメモリセルトランジスタ４０を活用し、２列目の
メモリセルトランジスタ４０を休止する場合には、第１
のデータ線４５ａを判定回路６０に接続して有効にし、
第２のデータ線４５ｂを無効にする。
【００３７】基準トランジスタブロックＲＣa、ＲＣb
は、図４と同一であり、それぞれ基準トランジスタ５０
が４行×３列に配置され、各行及び各列にワード線４１
及び基準ビット線５１ａ〜５１ｃが対応付けられる。ま
た、セレクタ５４も図４と同一であり、選択した判定電
位ＶR1〜ＶR3を判定回路６０に供給する。このセレクタ
５４の選択動作は、データ線４５ａ、４５ｂの選択動
作、即ち、活用するメモリセルトランジスタ４０の列選
択動作に同期するものであり、各メモリセルブロックＭ
Ｃa、ＭＣb内のメモリセルトランジスタ４０の列の一方
と基準トランジスタブロックＲＣa、ＲＣbの一方とを対
で動作させる。このような構成においても、図４の場合
と同様に、メモリセルトランジスタ４０を列毎に独立で
活用しながらも、読み出し動作においてビット線電位Ｖ
BLの判定を誤ることはなく、安定した動作を維持するこ
とができる。
は、図４と同一であり、それぞれ基準トランジスタ５０
が４行×３列に配置され、各行及び各列にワード線４１
及び基準ビット線５１ａ〜５１ｃが対応付けられる。ま
た、セレクタ５４も図４と同一であり、選択した判定電
位ＶR1〜ＶR3を判定回路６０に供給する。このセレクタ
５４の選択動作は、データ線４５ａ、４５ｂの選択動
作、即ち、活用するメモリセルトランジスタ４０の列選
択動作に同期するものであり、各メモリセルブロックＭ
Ｃa、ＭＣb内のメモリセルトランジスタ４０の列の一方
と基準トランジスタブロックＲＣa、ＲＣbの一方とを対
で動作させる。このような構成においても、図４の場合
と同様に、メモリセルトランジスタ４０を列毎に独立で
活用しながらも、読み出し動作においてビット線電位Ｖ
BLの判定を誤ることはなく、安定した動作を維持するこ
とができる。
【００３８】以上の実施形態においては、メモリセルト
ランジスタ４０に４値を記憶させる場合を例示したが、
記憶情報は４値に限るものではなく、８値（３ビット
分）、１６値（４ビット分）あるいはそれ以上でも可能
である。その場合、基準トランジスタは、判定値の数に
対応して各行毎に配置される。例えば、１つのメモリセ
ルトランジスタ４０から、３ビットのデータを読み出す
ようにするときには、７列の基準トランジスタを配置
し、８値の判定が可能なように構成すればよい。
ランジスタ４０に４値を記憶させる場合を例示したが、
記憶情報は４値に限るものではなく、８値（３ビット
分）、１６値（４ビット分）あるいはそれ以上でも可能
である。その場合、基準トランジスタは、判定値の数に
対応して各行毎に配置される。例えば、１つのメモリセ
ルトランジスタ４０から、３ビットのデータを読み出す
ようにするときには、７列の基準トランジスタを配置
し、８値の判定が可能なように構成すればよい。
【００３９】また、メモリセルトランジスタの分割は、
２分割に限るものではなく、３分割以上とすることも可
能である。このとき、基準トランジスタブロックは、各
ブロックをそれぞれ独立に動作させる場合には分割数に
応じて配置する必要があり、各ブロック内でメモリセル
トランジスタを列毎に動作させる場合にはメモリセルト
ランジスタ列の数に応じて配置する必要がある。
２分割に限るものではなく、３分割以上とすることも可
能である。このとき、基準トランジスタブロックは、各
ブロックをそれぞれ独立に動作させる場合には分割数に
応じて配置する必要があり、各ブロック内でメモリセル
トランジスタを列毎に動作させる場合にはメモリセルト
ランジスタ列の数に応じて配置する必要がある。
【００４０】
【発明の効果】本発明によれば、メモリセルトランジス
タと並列に配置した基準トランジスタから判定基準値を
読み出すようにしたため、メモリセルトランジスタまた
は基準トランジスタにおいて特性のばらつきが生じたを
しても、記憶情報が誤って判定されることがなくなる。
従って、読み出し動作のマージンを広くすることがで
き、１つのメモリセルトランジスタで記憶できるビット
数を多くすることができ、結果的に、高速アクセスに対
応することが容易になる。
タと並列に配置した基準トランジスタから判定基準値を
読み出すようにしたため、メモリセルトランジスタまた
は基準トランジスタにおいて特性のばらつきが生じたを
しても、記憶情報が誤って判定されることがなくなる。
従って、読み出し動作のマージンを広くすることがで
き、１つのメモリセルトランジスタで記憶できるビット
数を多くすることができ、結果的に、高速アクセスに対
応することが容易になる。
【００４１】また、同一行に多くのメモリセルトランジ
スタを配置した場合、そのメモリセルトランジスタを分
割して動作させることができ、メモリセル領域の利用効
率を向上することができる。
スタを配置した場合、そのメモリセルトランジスタを分
割して動作させることができ、メモリセル領域の利用効
率を向上することができる。
【図１】本発明の不揮発性半導体メモリ装置の第１の実
施形態を示す回路図である。
施形態を示す回路図である。
【図２】本発明の不揮発性半導体メモリ装置の動作を説
明するタイミング図である。
明するタイミング図である。
【図３】読み出し動作の際の基準電位と書き込み動作の
際の基準電位の関係図である。
際の基準電位の関係図である。
【図４】本発明の不揮発性半導体メモリ装置の第２の実
施形態を示す回路図である。
施形態を示す回路図である。
【図５】本発明の不揮発性半導体メモリ装置の第３の実
施形態を示す回路図である。
施形態を示す回路図である。
【図６】従来の不揮発性半導体メモリ装置のメモリセル
の構造を示す平面図である。
の構造を示す平面図である。
【図７】図６のＸ−Ｘ線の断面図である。
【図８】従来の不揮発性半導体メモリ装置の構成を示す
回路図である。
回路図である。
【図９】書き込みクロック及び読み出しクロックの波形
図である。
図である。
【図１０】センスアンプの構成を示す回路図である。
１ 半導体基板 ２ 分離領域 ３、５、９ 酸化膜 ４ フローティングゲート ６ 制御ゲート ７ ドレイン領域 ８ ソース領域 １０ アルミニウム配線 １１ コンタクトホール ２０ メモリセルトランジスタ ２１ ワード線 ２２ ビット線 ２３ ソース線 ２４ 選択トランジスタ ２５ データ線 ２６ 電力線 ２７ ロウデコーダ ２８ カラムデコーダ ３１、３１ 抵抗 ３３、３４ 電流アンプ ３５ 基準トランジスタ ３６ 基準電位発生回路 ３７ 差動アンプ ３８ 判定制御回路 ４０ メモリセルトランジスタ ４１ ワード線 ４２ ビット線 ４３ ソース線 ４４ 選択トランジスタ ５０ 基準トランジスタ ５１ａ〜５１ｃ 基準ビット線 ５２ 書き込み制御回路 ５３ 読み出し制御回路 ５４ セレクタ ６０ 判定回路 ６１、６２ａ〜６２ｃ 差動アンプ ６３ａ〜６３ｃ セレクタ ＭＣa、ＭＣb メモリセルブロック ＲＣa、ＲＣb 基準トランジスタブロック
Claims (5)
- 【請求項１】 電気的に独立したフローティングゲート
を有し、このフローティングゲートに蓄積される電荷の
量に応じてオン抵抗値を変化させるメモリセルトランジ
スタと、上記メモリセルトランジスタと同一の構造を有
し、同一行に配置される複数の基準トランジスタと、上
記メモリセルトランジスタが接続されるビット線と、上
記複数の基準トランジスタがそれぞれ接続される複数の
基準ビット線と、上記メモリセルトランジスタ及び上記
複数の基準トランジスタに所定の周期を有する書き込み
クロックを供給し、上記メモリセルトランジスタ及び上
記複数の基準トランジスタにそれぞれ書き込みを行う書
き込み回路と、上記書き込みクロックの電荷注入動作の
間隙で上記メモリセルトランジスタ及び上記複数の基準
トランジスタのオン抵抗値を読み出し、上記メモリセル
トランジスタのオン抵抗値が書き込み情報に対応する値
となったときに上記書き込み回路から上記メモリセルト
ランジスタへの上記書き込みクロックの供給を停止する
と共に、上記複数の基準トランジスタのオン抵抗値が段
階的に設定される複数の基準値となったときに上記書き
込み回路から上記複数の基準トランジスタへの上記書き
込みクロックの供給を順次停止する制御回路と、を備え
たことを特徴とする不揮発性半導体メモリ装置。 - 【請求項２】 上記ビット線に上記メモリセルトランジ
スタが複数個並列に接続されてメモリセルトランジスタ
列を成すと共に、上記複数の基準ビット線に上記基準ト
ランジスタがそれぞれ複数個並列に接続されれて複数の
基準トランジスタ列を成し、各列で同一行のメモリセル
トランジスタ及び複数の基準トランジスタを同時に選択
可能としたことを特徴とする請求項１に記載の不揮発性
半導体メモリ装置。 - 【請求項３】 電気的に独立したフローティングゲート
を有し、このフローティングゲートに蓄積される電荷の
量に応じてオン抵抗値を変化させ、行列配置される複数
のメモリセルトランジスタと、上記複数のメモリセルト
ランジスタと同一の構造を有し、メモリセルトランジス
タの配列に対応して各行毎に所定の数だけ配置される複
数の基準トランジスタと、上記複数のメモリセルトラン
ジスタの各列に沿って配置され、各メモリセルトランジ
スタが接続される複数のビット線と、上記複数の基準ト
ランジスタがそれぞれ接続される複数の基準ビット線
と、上記複数のメモリセルトランジスタ及び上記複数の
基準トランジスタに所定の周期を有する書き込みクロッ
クを供給し、上記複数のメモリセルトランジスタ及び上
記複数の基準トランジスタにそれぞれ書き込みを行う書
き込み回路と、上記書き込みクロックの電荷注入動作の
間隙で上記複数のメモリセルトランジスタ及び上記複数
の基準トランジスタのオン抵抗値を読み出し、上記複数
のメモリセルトランジスタの各オン抵抗値が書き込み情
報に対応する値となったときに上記書き込み回路から上
記複数のメモリセルトランジスタへの上記書き込みクロ
ックの供給をそれぞれ停止すると共に、上記複数の基準
トランジスタのオン抵抗値が段階的に設定される複数の
基準値となったときに上記書き込み回路から上記複数の
基準トランジスタへの上記書き込みクロックの供給を順
次停止する制御回路と、を備え、上記複数のメモリセル
トランジスタを列単位で分割して個別に動作させると共
に、上記複数のメモリセルトランジスタの分割に応じて
上記複数の基準トランジスタ及び上記複数の基準ビット
線を複数組配置し、上記メモリセルトランジスタの各分
割単位と上記複数の基準トランジスタ及び上記複数の基
準ビット線の１組とを対応させて動作させることを特徴
とする不揮発性半導体メモリ装置。 - 【請求項４】 上記複数のメモリセルトランジスタを所
定の列数からなる複数のブロックに分割し、各ブロック
を上記複数の基準トランジスタ及び上記複数の基準ビッ
ト線の１組に対応させることを特徴とする請求項３に記
載の不揮発性半導体メモリ装置。 - 【請求項５】 上記複数のメモリセルトランジスタを所
定の列数からなる複数のブロックに分割し、各ブロック
内で上記複数のメモリセルトランジスタを１列ずつ上記
複数の基準トランジスタ及び上記複数の基準ビット線の
１組に対応させることを特徴とする請求項３に記載の不
揮発性半導体メモリ装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19756997A JP3920415B2 (ja) | 1997-03-31 | 1997-07-23 | 不揮発性半導体メモリ装置 |
| US09/049,311 US6285589B1 (en) | 1997-03-31 | 1998-03-27 | Non-volatile semiconductor memory apparatus |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9-81479 | 1997-03-31 | ||
| JP8147997 | 1997-03-31 | ||
| JP19756997A JP3920415B2 (ja) | 1997-03-31 | 1997-07-23 | 不揮発性半導体メモリ装置 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JPH10334676A true JPH10334676A (ja) | 1998-12-18 |
| JPH10334676A5 JPH10334676A5 (ja) | 2005-09-08 |
| JP3920415B2 JP3920415B2 (ja) | 2007-05-30 |
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