JPH10188587A

JPH10188587A - アナログメモリ用のプログラム可能な基準電圧源

Info

Publication number: JPH10188587A
Application number: JP26697097A
Authority: JP
Inventors: Alan Kramer; アラン・カラメール; Roberto Canegallo; ロベルト・カネガルロ; Cauro Chinosi; カウロ・キノスィ; Giovanni Gozzini; ジョバンニ・ゴッヅィーニ; Pier Luigi Rolandi; ピェール・ルイジ・ローランディ; Marco Sabatini; マルコ・サバティーニ
Original assignee: SGS Thomson Microelectronics SRL
Current assignee: STMicroelectronics SRL
Priority date: 1996-09-30
Filing date: 1997-09-30
Publication date: 1998-07-21
Also published as: US5901085A; DE69635660D1; EP0833347B1; EP0833347A1

Abstract

(57)【要約】【課題】高精度で短いアクセス時間でプログラム可能
な基準電圧を供給することができる基準電圧源を提供す
る。【解決手段】プログラム可能な基準電圧源の回路１
は、不揮発性のメモリセル２を有し、そのフローティン
グゲート領域３は、記憶されたしきい値を決定する電荷
を格納する。メモリセルのドレイン端子４は、定電圧で
バイアスされ、ソース端子１４は、定電流の電源２２
と、基準電位ライン６に接続される非反転入力端とメモ
リセル２のゲート端子８に接続される出力１０とを有す
る第一の演算増幅器２１の反転入力端とに接続される。
電源２２により設定される電流をメモリセル２に流すこ
とができるゲート電圧として、メモリセルのしきい値を
規定することにより、第一の演算増幅器２１の出力電圧
は、しきい値に等しくなり、アナログメモリにおいてプ
ログラム可能な基準として使用可能である。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、特にアナログメモ
リ用のプログラム可能な基準電圧源に関する。

【０００２】

【従来の技術】公知のように、複雑な処理機能を行うた
めに、不揮発性のフローティングゲートセル、特に、記
憶される値がメモリセルのしきい値電圧に関連づけられ
ているフラッシュＥＥＰＲＯＭセルに有利に使用可能で
あるため、複数ビットのアナログ値またはディジタル値
を記憶できるメモリセルを備えたアナログメモリが、最
近研究されている。メモリセルを読み出すためおよび／
または演算処理を行うために、多数の基準電圧が必要と
される。基準電圧は、メモリの使用に関して高度な柔軟
性を実現し、様々な用途、特に格納される様々なアナロ
グ値のために使用するメモリの設計の均一化を可能に
し、メモリの処理中でさえも実行される機能に応じて基
準電圧を変更することを可能にするために、プログラム
可能でなければならない。

【０００３】米国特許第５，１２６，９６７号に開示さ
れている一つの公知な解決方法によれば、基準（および
データ）メモリセルは、サンプルホールド回路を介して
読み出される。しかし、この解決方法は、多数の電圧レ
ベルを記憶する時の読み出し時間を早くすることができ
ない。

【０００４】

【発明が解決しようとする課題】そこで、本発明の目的
は、高精度で短いアクセス時間でプログラム可能な基準
電圧を供給することができる基準電圧源を提供すること
にある。

【０００５】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。

【０００６】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
下記の通りである。

【０００７】すなわち、本発明は、請求項１に記載され
ているように、特にアナログメモリ用のプログラム可能
な基準電圧源を提供するものである。

【０００８】

【発明の実施の形態】以下、本発明の好適なこれらに限
定されない実施形態を添付図面を参照して例示的に説明
する。

【０００９】全体を参照符号１で示す図１の回路におい
て、不揮発性のメモリセル２、すなわちフラッシュＥＥ
ＰＲＯＭセルは、メモリセルのしきい値電圧Ｖthを規定
する電荷を格納する（概略的に図示する）フローティン
グゲート領域３と、第一の位置でドレイン端子４を電圧
Ｄr の基準電位ライン６に接続し、第二の位置で電圧Ｖ
PDの第一のプログラムライン７に接続するスイッチ５に
接続されているドレイン端子４と、第一の位置でゲート
端子８をノード１０に接続し、第二の位置で電圧ＶPGの
第二のプログラムライン１１に接続するスイッチ９に接
続されているゲート端子８と、第一の位置でソース端子
１４をノード１６に接続し、第二の位置でプログラムの
場合には０Ｖ（接地ライン）に等しい電圧ＶPSに接続す
るスイッチ１５に接続されているソース端子１４とで構
成されている。（図１に概略的にのみ図示されている）
スイッチ５，９，１５の制御端子は、制御論理回路２０
により制御されている。

【００１０】ノード１６は、第一の演算増幅器２１の反
転入力端と、電源２２の端子の一つに接続されている。
第一の演算増幅器２１は、（例えば接地）電圧Ｖr の基
準ライン２４に接続されている非反転入力端と、電圧Ｖ
o のノード１０に接続されている出力を有している。第
一の演算増幅器２１の出力は、バッファとして作用する
（反転入力端は出力２７に接続されている）第二の全帰
還演算増幅器２６の非反転入力端に接続されている。電
流Ｉs を発生させる電源２２は、電圧Ｖr よりも低い電
圧Ｓr の基準ライン２８に接続されている第二の端子を
有している。さらに、電圧Ｖr が０Ｖ（接地ライン）で
ある場合には、電圧Ｓr はマイナス、例えば−２５０ｍ
Ｖである。

【００１１】図１の回路は、次のように作動する。ま
ず、スイッチ５，９，１５が図示する位置にあると仮定
すると、メモリセル２に電源２２により設定される電流
Ｉs を流すことができる（接地電圧に対して測定され
る）ゲート電圧は、メモリセル２のしきい値ＶTHとして
規定される。

【００１２】メモリセル２に流れる電流ＩD は、方程
式：ＩD ＝Ｋ（Ｖgs―Ｖth）² ・・・（１）でほぼ表される。ここで、Ｋは、製造方法に応じた定数
であり、Ｖgsは、ゲートソース間電圧降下であり、Ｖth
は、メモリセルが（論理上ゼロ電流で）作動し始めるし
きい値電圧である。

【００１３】図示する回路において、メモリセルの電流
ＩD は、電源２２により設定される電流Ｉs に等しくな
ければならないため（ＩD ＝Ｉs ）、メモリセルのオー
バードライブ電圧Ｖov＝Ｖgs―Ｖthが固定される。さら
に、Ｖr ＝０Ｖで平衡である場合には、第一の演算増幅
器２１のクローズドループ接続により設定される、メモ
リセルのソース端子１４の電圧Ｖｓもまたゼロであり、
接地電圧に対して測定されるメモリセル２のゲート電圧
に等しい第一の演算増幅器２１の出力電圧Ｖoは、メモ
リセルの電圧降下Ｖgsに等しくなる。すなわち、メモリ
セルのしきい値電圧Ｖthプラス（１）で決定されるオー
バードライブ電圧Ｖov、すなわち、Ｖo ＝Ｖov＋Ｖth であり、その結果、しきい値ＶTHの上述の定義により、
Ｖo ＝ＶTHとなる。

【００１４】第二の全帰還演算増幅器２６は、出力２７
に電圧Ｖo を供給し、早い抵抗型負荷／容量性負荷でさ
え駆動することでき、出力２７は、メモリセル２のフロ
ーティングゲート領域３で格納される電荷量を変えるこ
とにより設定および修正可能である、メモリセルのプロ
グラムされたしきい値ＶTHに等しい値のアナログ電圧を
示す。

【００１５】メモリセル２のプログラムは、スイッチ
５，９，１５の位置を制御することによりプログラムパ
ルス期間を決定し、プログラムがいつ中断されるべきか
を決定する制御論理回路２０により制御される。さら
に、メモリセル２をプログラムするために、制御論理回
路２０は、ドレイン端子と、ゲート端子と、ソース端
子、５，８，１４をそれぞれプログラムライン７と、プ
ログラムライン１１と、（接地）電圧ＶPSに所定の時間
間隔で接続する。それから、スイッチ５，９，１５を図
１に示す位置に切り替え、（図１に図示するように）ノ
ード１０または出力２７でメモリセル２に格納されたＶ
o を読み出し、プログラム処理を終了すべきかどうか、
またはスイッチ５，９，１５を再び切り替えることによ
り、さらに次のプログラム工程を行うべきかをどうかを
決定するために、所定のプログラム値と比較する。

【００１６】図２において、多数の入力値を有するベク
トルと多数の記憶値を有するベクトルとの間の距離を計
算するためのアナログメモリにおいて、本発明による基
準電圧源が使用されている実施形態が図示されており、
その全体的な構造は、当業者にとって公知のものである
（例えば、Ａ．Ｋｒａｍｅｒ、Ｒ．Ｃａｎｅｇａｌｌ
ｏ、Ｍ．Ｃｈｉｎｏｓｉ、Ｄ．Ｄｏｉｓｅ、Ｇ．Ｇｏｚ
ｚｉｎｉ、Ｐ．Ｌ．Ｒｏｌａｎｄｉ、Ｍ．Ｓａｂａｔｉ
ｎｉ、Ｐ．Ｚａｂｂｅｒｏｎｉによる“フラッシュＥＥ
ＰＲＯＭベースのプログラム可能なコンデンサを使用す
る超低電力アナログ連想メモリコア”、ＩＳＬＰＤ‘９
５シンポジウム会報、第２０３〜２０８頁を参照せ
よ）。

【００１７】ユークリッド距離を計算するために設けら
れている図２の配置において、多数の回路１を有する基
準配列３０が示されている。回路１はそれぞれ、異なる
しきい値をそれぞれが記憶するメモリセル２を有してお
り、好ましくないソフトライティング現象を防止するた
めに、メモリセル２のゲート端子に接続されている（こ
こでは９’で示す）スイッチが、（一度にプログラムさ
れるひとつのメモリセルだけを）プログラムのためでは
なくメモリセルのゲート端子を接地するための第三の位
置を有していること以外は、図１に図示するように形成
されている。

【００１８】（例えば、同時に出願され、“アナログま
たはディジタル連想メモリ用の入力構造”なる名称の同
時係属特許出願に開示されているように）記憶された異
なるしきい値ＶTHに等しい電圧Ｖ1 ，Ｖ2 ，…，Ｖn を
供給する回路１の出力は、いずれの型のスイッチ配列３
１にも供給される。（図２には図示していない）制御論
理回路２０により発生される制御信号Ｔに基づいて、ス
イッチ配列３１は、一つ以上のノード２７をメモリセル
２と同じ型のフラッシュメモリセル３５を有するメモリ
配列３４の一つ以上のワード線３３に接続する。

【００１９】さらに、メモリセル３５は、行および列に
配置されており、同じ列のメモリセルは、同じワード線
３３に接続されているゲート端子を有しており、加算ノ
ード３６に共に接続されているすべてのドレイン端子
と、共に接地されているすべてのソース端子と、（図示
していない公知な方法、例えば抵抗体を介してフィード
バックされる演算増幅器により形成される）加算ノード
３６は、公知の“Ｗｉｎｎｅｒ−ｔａｋｅ−ａｌｌ”回
路３８に接続され、次に出力のデコーダ回路３９に接続
されている。

【００２０】図２の装置において、ノード２７の出力電
圧Ｖ1 〜Ｖn は、スイッチ配列３１によりメモリセル３
５のゲート端子に選択的に供給され、ワード線３３上に
供給されるベクトル値とメモリセル３５に格納されてい
るベクトルとの差を決定し、加算ノード３６は、同じ列
のすべてのメモリセル３５に流れる電流を加算し、“Ｗ
ｉｎｎｅｒ−ｔａｋｅ−ａｌｌ”回路３８は、加算ノー
ド３６で最小値に対応する列を選択し、デコーダ回路３
９は、選択された列のディジタルデコーダを出力する。

【００２１】上述した回路の有利点は、次のとおりであ
る。特に、基準電圧源を使用するアナログ回路と同じテ
クノロジーを使用して形成される簡単な一体構造を用い
て、特別な用途によりプログラム可能なアナログ基準が
設けられ、メモリセルのしきい値電圧がプログラム可能
なことにより、出力基準を自由に繰り返し修正すること
ができる。

【００２２】さらに、出力電圧が、回路メモリセルと同
じ型のメモリセルのための基準として使用される場合、
供給される電圧は、温度補償されている。すなわち、温
度により変化したメモリセル２のしきい値電圧Ｖthは、
第一の演算増幅器２１および第二の全帰還演算増幅器２
６を介して、読み出されるメモリセル（図２の３５）に
与えられる。しかしながら、これらは、しきい値電圧に
おいても同じ変化を示すため、オーバードライブは略一
定のままである。さらに、Ｖt がしきい値電圧であり、
Ｖi がｉ番目のメモリセル３５のゲートソース間電圧で
あるとすると、そのオーバードライブ電圧はＶov＝Ｖi
―Ｖt となる。メモリセル３５のしきい値Ｖt が、温度
の変化によりΔＶ増加すると（Ｖt'＝Ｖt ＋ΔＶ）、メ
モリセル２のしきい値ＶthもまたΔＶ増加する。メモリ
セル２のオーバードライブ電圧は、電流Ｉs により固定
されているため、メモリセル３５のゲート端子に付与さ
れる回路１への出力電圧は、同じ量だけ増大し、すなわ
ち、Ｖi ’＝Ｖi ＋ΔＶ、メモリセル３５のオーバード
ライブ電圧Ｖov’は、Ｖov’＝Ｖi'―Ｖt'＝Ｖi ＋ΔＶ―（Ｖt ＋ΔＶ）＝Ｖi ―Ｖt ＝Ｖov のように表される。

【００２３】上述した回路は、高精度であり、偏流によ
り精度が損なわれると、所定レベルの精度を維持するた
めに容易にプログラムは作り直される。さらに、消耗
は、（ほぼμＡ程度で）低く、回路はまた低電力（例え
ば携帯用の）電子装置に使用される構成とすることもで
きる。

【００２４】メモリセル２は、適切に端子をバイアスす
ることにより、図１に図示するのと同じ形状を使用して
プログラムおよび消去される構成とすることもできる。

【００２５】以上、本発明者によってなされた発明を実
施形態に基づき具体的に説明したが、本発明は前記実施
形態に限定されるものではなく、その要旨を逸脱しない
範囲で種々変更可能であることは言うまでもない。

【００２６】例えば、メモリセルのドレイン端子のバイ
アス値は、必要に応じて選択可能であり、第一の演算増
幅器２１の不揮発性端子は、一定の電圧でバイアス可能
であり、一方、接地接続により（公知のように、メモリ
セルのしきい値がメモリセルのソースとボディー領域間
の電圧によっても決められる）ボディー効果を防止でき
る。本発明の要部を形成しているわけではないが、プロ
グラム処理およびプログラム回路を変更することは可能
である。電源は、いかなる公知の方法（例えば、ＭＯＳ
トランジスタまたはカレントミラによって）でも形成可
能であり、回路は、オンチップのプログラム可能な基準
電圧を必要とするいかなる用途にも使用することができ
る。基準配列に関しては、一度に一つの基準電圧だけが
必要とされる場合には、多数の別体の回路１を形成する
のとは対照的に、一つの演算増幅器２１と適切なスイッ
チ装置を備えたそのバッファ２６を使用して、メモリセ
ル２を２倍にする必要があるだけである。

【００２７】

【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
下記の通りである。

【００２８】すなわち、本発明のアナログメモリ用のプ
ログラム可能な基準電圧源は、メモリセルで記憶された
しきい値を決定する電荷を格納するフローティングゲー
ト領域と、ドレイン端子と、ゲート端子と、ソース端子
とを有する不揮発性のメモリセルと、前記メモリセルの
前記ドレイン端子および前記ソース端子をバイアスする
第一および第二のバイアス手段と、前記メモリセルの前
記ゲート端子および前記ソース端子に接続される、前記
しきい値を読み出すための読出し手段とで構成されるの
で、高精度で短いアクセス時間でプログラム可能な基準
電圧を供給することができる。

【図面の簡単な説明】

【図１】本発明による基準電圧源の簡略化した電気回路
図である。

【図２】本発明による基準電圧源のアナログメモリにお
ける可能な応用の一つを示す図である。

【符号の説明】

１回路２メモリセル３フローティングゲート領域４ドレイン端子６基準電位ライン８ゲート端子１０出力１４ソース端子２１第一の演算増幅器２２電源２６第二の全帰還演算増幅器

───────────────────────────────────────────────────── フロントページの続き (72)発明者ロベルト・カネガルロイタリア国、15057 トルトーナ、コルソ・ドン・オリオーネ、11 (72)発明者カウロ・キノスィイタリア国、20090 コロジーノ・モンツェーゼ、ヴィア・チロ・メノッティ、８ (72)発明者ジョバンニ・ゴッヅィーニイタリア国、25036 パラツォーロ・スログリオ、ヴィア・ベドゥラ、11／Ｄ (72)発明者ピェール・ルイジ・ローランディイタリア国、15059 ヴォルペドゥ、ヴィア・ポッツォール・グロッポ、５ｂ (72)発明者マルコ・サバティーニイタリア国、25100 ブレスチア、ヴィア・カレッペ、７

Claims

【特許請求の範囲】

【請求項１】アナログメモリ用のプログラム可能な基
準電圧源（１）であって、メモリセルで記憶されたしきい値を決定する電荷を格納
するフローティングゲート領域（３）と、ドレイン端子
（４）と、ゲート端子（８）と、ソース端子（１４）と
を有する不揮発性のメモリセル（２）と、前記メモリセル（２）の前記ドレイン端子（４）および
前記ソース端子（１４）をバイアスする第一のバイアス
手段（６）および第二のバイアス手段（２２）と、前記メモリセル（２）の前記ゲート端子（８）および前
記ソース端子（１４）に接続される、前記しきい値を読
み出すための読出し手段（２１，２６）とから構成され
ることを特徴とするプログラム可能な基準電圧源。
【請求項２】請求項１に記載のプログラム可能な基準
電圧源であって、前記読出し手段は、第一および第二の入力と出力（１
０）とを有する第一の演算増幅器（２１）で構成され、前記第一のバイアス手段は、第一の定電圧ライン（６）
で構成され、前記第二のバイアス手段は、前記メモリセル（２）に
流れる電流（Ｉs ）を決定する定電流電源（２２）で構
成され、そして、前記第一の演算増幅器（２１）の前記第一の入力は、ノ
ード（１６）に接続され、そして前記メモリセル（２）
の前記ソース端子（１４）に接続され、前記第一の演算増幅器（２１）の前記第二の入力は、第
二の定電圧ライン（２４）に接続され、前記第一の演算増幅器（２１）の前記出力（１０）は、
前記メモリセル（２）の前記ゲート端子（８）に接続さ
れていることを特徴とするプログラム可能な基準電圧
源。
【請求項３】請求項１または２に記載のプログラム可
能な基準電圧源であって、前記メモリセル（２）が、フ
ラッシュＥＥＰＲＯＭセルであることを特徴とするプロ
グラム可能な基準電圧源。
【請求項４】請求項２または３に記載のプログラム可
能な基準電圧源であって、前記第一の演算増幅器（２
１）の前記第二の入力が、接地されていることを特徴と
するプログラム可能な基準電圧源。
【請求項５】請求項２〜４のいずれか１項に記載のプ
ログラム可能な基準電圧源であって、前記定電流電源
（２２）は、前記ノード（１６）に接続される第一の端
子と、前記第二の定電圧ライン（２４）に対して負電位
に設定される第三の定電圧ライン（２８）に接続される
第二の端子とを有していることを特徴とするプログラム
可能な基準電圧源。
【請求項６】請求項２〜５のいずれか１項に記載のプ
ログラム可能な基準電圧源であって、前記第一の演算増
幅器（２１）の前記出力（１０）に接続されるバッファ
要素（２６）を特徴とするプログラム可能な基準電圧
源。
【請求項７】請求項６に記載のプログラム可能な基準
電圧源であって、前記バッファ要素が、第二の全帰還演
算増幅器（２６）を有していることを特徴とするプログ
ラム可能な基準電圧源。
【請求項８】請求項２〜７のいずれか１項に記載のプ
ログラム可能な基準電圧源であって、前記ドレイン端子（４）を前記第一の定電圧ライン
（６）または第一のプログラム電圧ライン（７）に選択
的に接続するための第一のスイッチ手段（５）と、前記ゲート端子（８）を前記第一の演算増幅器（２１）
の前記出力（１０）または第二のプログラム電圧ライン
（１１）に選択的に接続するための第二のスイッチ手段
（９；９’）と、前記ソース端子（１４）を前記ノード（１６）または基
準電位ライン（Ｖps）に選択的に接続するための第三の
スイッチ手段（１５）と、前記第一、第二および第三のスイッチ手段の制御信号を
発生させる制御論理回路（２０）とから構成されること
を特徴とするプログラム可能な基準電圧源。