JPH09283644A - フラッシュメモリーの構造および製造方法 - Google Patents
フラッシュメモリーの構造および製造方法Info
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- JPH09283644A JPH09283644A JP8297950A JP29795096A JPH09283644A JP H09283644 A JPH09283644 A JP H09283644A JP 8297950 A JP8297950 A JP 8297950A JP 29795096 A JP29795096 A JP 29795096A JP H09283644 A JPH09283644 A JP H09283644A
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D64/01—Manufacture or treatment
- H10D64/031—Manufacture or treatment of data-storage electrodes
- H10D64/035—Manufacture or treatment of data-storage electrodes comprising conductor-insulator-conductor-insulator-semiconductor structures
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Abstract
(57)【要約】
【課題】 書き込み消去効率を向上させることができ、
信頼性の高いフラッシュメモリーを提供する。 【解決手段】 フローティングゲートをそれぞれ導電型
が異なる２種類の半導体で分離して形成させた。
信頼性の高いフラッシュメモリーを提供する。 【解決手段】 フローティングゲートをそれぞれ導電型
が異なる２種類の半導体で分離して形成させた。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関するものであって、特に書き込みおよび消去効
率を改善させることができる半導体装置のフラッシュメ
モリーの構造および製造方法に関する。
方法に関するものであって、特に書き込みおよび消去効
率を改善させることができる半導体装置のフラッシュメ
モリーの構造および製造方法に関する。
【０００２】
【従来の技術】一般的にフラッシュメモリーは、電気的
に書き込みと消去ができる不揮発性のメモリである。そ
のメモリーセルにデータを書き込む、すなわちプログラ
ムする原理は、下記のとおりである。プログラムの時
は、従来の紫外線素子型ＥＰＲＯＭのようにホット・エ
レクトロンの注入方式を利用する。すなわち、メモリー
セルのドレン付近で発生した電子をフローティング・ゲ
ートに注入させるために、コントロールゲートに高電圧
を印加する。フローティング・ゲートに一定量以上の電
子が注入されると、メモリーセル・トランジスタのしき
い値電圧（Ｖth）が上昇する。そして、電子が注入され
ていないメモリーセルのトランジスタのしきい値電圧と
の差異でもって、情報量“０”または“１”を区別す
る。
に書き込みと消去ができる不揮発性のメモリである。そ
のメモリーセルにデータを書き込む、すなわちプログラ
ムする原理は、下記のとおりである。プログラムの時
は、従来の紫外線素子型ＥＰＲＯＭのようにホット・エ
レクトロンの注入方式を利用する。すなわち、メモリー
セルのドレン付近で発生した電子をフローティング・ゲ
ートに注入させるために、コントロールゲートに高電圧
を印加する。フローティング・ゲートに一定量以上の電
子が注入されると、メモリーセル・トランジスタのしき
い値電圧（Ｖth）が上昇する。そして、電子が注入され
ていないメモリーセルのトランジスタのしきい値電圧と
の差異でもって、情報量“０”または“１”を区別す
る。
【０００３】一方、情報の書き直しは、フラッシュメモ
リー固有の消去ゲートを利用して、フローディング・ゲ
ートに注入されている電子を、ファウラー・ノードハイ
ム型のトンネル電流を利用して、メモリーセル・トラン
ジスタのしきい値電圧を初期値に戻す。
リー固有の消去ゲートを利用して、フローディング・ゲ
ートに注入されている電子を、ファウラー・ノードハイ
ム型のトンネル電流を利用して、メモリーセル・トラン
ジスタのしきい値電圧を初期値に戻す。
【０００４】以下、従来のフラッシュメモリーの構造並
びにその製造方法を添付図面を参照して説明する。図１
は、従来のフラッシュメモリーのレイアウト図である。
基板（１）に選択的にフィールド酸化膜（２）等を形成
し、フローティング・ゲート用の第１Ｎ型のポリシリコ
ン層（３）をパターニングする。この第１Ｎ型ポリシリ
コン層（３）に垂直方向（図１図面上上下方向）に、コ
ントロールゲート用の第２Ｎ型ポリシリコン層（４）を
パターニングし、図示のように、器万丈に多数の素子が
並ぶ。。
びにその製造方法を添付図面を参照して説明する。図１
は、従来のフラッシュメモリーのレイアウト図である。
基板（１）に選択的にフィールド酸化膜（２）等を形成
し、フローティング・ゲート用の第１Ｎ型のポリシリコ
ン層（３）をパターニングする。この第１Ｎ型ポリシリ
コン層（３）に垂直方向（図１図面上上下方向）に、コ
ントロールゲート用の第２Ｎ型ポリシリコン層（４）を
パターニングし、図示のように、器万丈に多数の素子が
並ぶ。。
【０００５】図２の（ａ）ないし（ｄ）は、図１のＡ−
Ａ’線に沿った、従来のフラッシュメモリーの製造方法
を示した工程断面図である。図２の（ａ）に図示のよう
に、Ｐ型半導体基板（１）上にトンネル酸化膜（５）を
形成する。そしてトンネル酸化膜（５）の上、フローテ
ィング・ゲート用の第１Ｎ型ポリシリコン層（３）を形
成する。次いで、図２の（ｂ）の図示のように、フロー
ティング・ゲート用の第１Ｎ型ポリシリコン層（３）の
上に絶縁膜（７）を形成し、その上にコントロールゲー
ト用の第２Ｎ型ポリシリコン層（４）を形成する。
Ａ’線に沿った、従来のフラッシュメモリーの製造方法
を示した工程断面図である。図２の（ａ）に図示のよう
に、Ｐ型半導体基板（１）上にトンネル酸化膜（５）を
形成する。そしてトンネル酸化膜（５）の上、フローテ
ィング・ゲート用の第１Ｎ型ポリシリコン層（３）を形
成する。次いで、図２の（ｂ）の図示のように、フロー
ティング・ゲート用の第１Ｎ型ポリシリコン層（３）の
上に絶縁膜（７）を形成し、その上にコントロールゲー
ト用の第２Ｎ型ポリシリコン層（４）を形成する。
【０００６】図２の（ｃ）に図示のように、コントロー
ルゲート用の第２Ｎ型ポリシリコン層（４）の上に、フ
ォトレジスト（図面に図示されていない）を塗布した
後、フォトエッチング工程で、コントロールゲート用の
第２ポリシリコン層（４）、絶縁膜（７）、フローティ
ング・ゲート用の第１ポリシリコン層（３）、そしてト
ンネル酸化膜（５）を選択的に消去する。次いで、図２
（ｄ）図示のように、コントロールゲート用の第２ポリ
シリコン層（４）をマスとして不純物イオンを注入し
て、ソース／ドレン不純拡散領域（８、９）を形成す
る。メモリーセルの消去動作のため、ソース不純物拡散
領域（８）は深い接合とする。
ルゲート用の第２Ｎ型ポリシリコン層（４）の上に、フ
ォトレジスト（図面に図示されていない）を塗布した
後、フォトエッチング工程で、コントロールゲート用の
第２ポリシリコン層（４）、絶縁膜（７）、フローティ
ング・ゲート用の第１ポリシリコン層（３）、そしてト
ンネル酸化膜（５）を選択的に消去する。次いで、図２
（ｄ）図示のように、コントロールゲート用の第２ポリ
シリコン層（４）をマスとして不純物イオンを注入し
て、ソース／ドレン不純拡散領域（８、９）を形成す
る。メモリーセルの消去動作のため、ソース不純物拡散
領域（８）は深い接合とする。
【０００７】図３（ａ）ないし（ｂ）は、図２（ｄ）の
Ｂ−Ｂ’線に沿ったエネルギー・バンド・ダイアグラム
である。フラッシュ・メモリーのプログラムは、チャン
ネルで生成されたホットエレクトロンがフローティング
・ゲートに注入されることによって行われる。チャンネ
ルを形成するために、コントロールゲートに印加された
電圧に対するフローティング・ゲートに印加される電圧
の比をカップリング比という。このカップリング比が大
きい程、プログラミング効率が増大する。
Ｂ−Ｂ’線に沿ったエネルギー・バンド・ダイアグラム
である。フラッシュ・メモリーのプログラムは、チャン
ネルで生成されたホットエレクトロンがフローティング
・ゲートに注入されることによって行われる。チャンネ
ルを形成するために、コントロールゲートに印加された
電圧に対するフローティング・ゲートに印加される電圧
の比をカップリング比という。このカップリング比が大
きい程、プログラミング効率が増大する。
【０００８】一方、フローティング・ゲートに注入され
た電子の消去は、深い接合であるソース（８）に正
（＋）電圧を印加して、ファウラー・ノードハイム・ト
ンネル・メカニズムを通じて行われる。消去効率を向上
させるためには、フローティング・ゲート下部のトンネ
ル酸化膜（５）の厚さを薄くし、フローティング・ゲー
トおよびコントロールゲートをＮ型ポリシリコンとす
る。
た電子の消去は、深い接合であるソース（８）に正
（＋）電圧を印加して、ファウラー・ノードハイム・ト
ンネル・メカニズムを通じて行われる。消去効率を向上
させるためには、フローティング・ゲート下部のトンネ
ル酸化膜（５）の厚さを薄くし、フローティング・ゲー
トおよびコントロールゲートをＮ型ポリシリコンとす
る。
【０００９】これによるエネルギー・バンドを図３
（ａ）、（ｂ）に示した。図３（ａ）は、平行状態にお
けるエネルギー・バンドである。ここで、消去動作のた
めに、ソース（８）に正（＋）電圧を印加すると、エネ
ルギー・バンドは、図３（ｂ）のように変化する。すな
わち、ソース（８）に印加された正（＋）電圧によっ
て、トンネル酸化膜（５）のエネルギーバンドが、急激
な傾斜を有することになる。このため、トンネル酸化膜
（５）の、薄くなったエネルギー障壁部分を通じて、電
子のトンネリングが行われ、消去動作が行われる。
（ａ）、（ｂ）に示した。図３（ａ）は、平行状態にお
けるエネルギー・バンドである。ここで、消去動作のた
めに、ソース（８）に正（＋）電圧を印加すると、エネ
ルギー・バンドは、図３（ｂ）のように変化する。すな
わち、ソース（８）に印加された正（＋）電圧によっ
て、トンネル酸化膜（５）のエネルギーバンドが、急激
な傾斜を有することになる。このため、トンネル酸化膜
（５）の、薄くなったエネルギー障壁部分を通じて、電
子のトンネリングが行われ、消去動作が行われる。
【００１０】
【発明が解決しようとする課題】しかし、上記のような
従来のフラッシュメモリーの製造方法は、下記のような
問題点があった。第１は、消去効率を高めるために、フ
ローティング・ゲート下の酸化膜をトンネル酸化膜とし
て使用するので、プログラミング効率が減少する。第２
は、ホットエレクトロンの注入による、トンネル酸化膜
の磨耗が大きくなって、メモリーセルの信頼性を低下さ
せる。第３は、フローティング・ゲートがＮ型ポリシリ
コンで形成されているので、消去動作のためにソースに
高い電圧を印加しなければならない。本発明は、上記の
ような問題点を解決するために案出したもので、低い電
圧においても、プログラミングおよび消去効率を向上さ
せ、メモリーセルの信頼性を向上させるに適したフラッ
シュメモリーの構造およびその製造方法を提供するにそ
の目的がある。
従来のフラッシュメモリーの製造方法は、下記のような
問題点があった。第１は、消去効率を高めるために、フ
ローティング・ゲート下の酸化膜をトンネル酸化膜とし
て使用するので、プログラミング効率が減少する。第２
は、ホットエレクトロンの注入による、トンネル酸化膜
の磨耗が大きくなって、メモリーセルの信頼性を低下さ
せる。第３は、フローティング・ゲートがＮ型ポリシリ
コンで形成されているので、消去動作のためにソースに
高い電圧を印加しなければならない。本発明は、上記の
ような問題点を解決するために案出したもので、低い電
圧においても、プログラミングおよび消去効率を向上さ
せ、メモリーセルの信頼性を向上させるに適したフラッ
シュメモリーの構造およびその製造方法を提供するにそ
の目的がある。
【００１１】
【課題を解決するための手段】上記の目的を達成するた
めの、本発明のフラッシュメモリーは、互いに一定間隔
を置いて隔離された、第１導電型の第１不純物領域と、
第２不純物領域を有する第２導電型の基板と、上記第１
不純物領域の一部分に形成される第２導電型フローティ
ング・ゲートと、第１不純物領域と第２不純物領域との
間に形成されるとともに、上記第２導電型フローティン
グ・ゲートを覆って形成された第１導電型フローティン
グ・ゲートと、上記第１導電型フローティング・ゲー
ト、第２導電型フローティングゲート上に順に形成され
る絶縁層と、その絶縁層の上に形成される第１導電型コ
ントロールゲートとを有することを特徴とする。すなわ
ち、本発明は消去動作が行われる部分のフローティング
ゲートを他の部分のフローティングゲートと導電型を変
えるようにしたことを特徴とするものである。
めの、本発明のフラッシュメモリーは、互いに一定間隔
を置いて隔離された、第１導電型の第１不純物領域と、
第２不純物領域を有する第２導電型の基板と、上記第１
不純物領域の一部分に形成される第２導電型フローティ
ング・ゲートと、第１不純物領域と第２不純物領域との
間に形成されるとともに、上記第２導電型フローティン
グ・ゲートを覆って形成された第１導電型フローティン
グ・ゲートと、上記第１導電型フローティング・ゲー
ト、第２導電型フローティングゲート上に順に形成され
る絶縁層と、その絶縁層の上に形成される第１導電型コ
ントロールゲートとを有することを特徴とする。すなわ
ち、本発明は消去動作が行われる部分のフローティング
ゲートを他の部分のフローティングゲートと導電型を変
えるようにしたことを特徴とするものである。
【００１２】本発明のフラッシュメモリーの製造方法
は、基板の消去動作が行われる部分以外の部分に第１絶
縁層、第１導電型の第１半導体層を順次に形成し、消去
動作が行われる部分の上に第２絶縁装置、第２導電型の
第２半導体層を順次に形成し、上記第２半導体層と第１
半導体層上に、第１導電型の第３半導体層を形成し、上
記第１半導体層と第２半導体素の、少なくとも一部を覆
うように、上記第３半導体層上に第３絶縁層、第１導電
型の第４半導体層を順次に形成し、上記第４半導体層上
にマスクをかけた後、第１、第２および第３半導体層を
消去して、上記の基板を部分的に露出させ、上記基板の
露出された部分に、第１導電型の不純物を注入して、不
純物拡散領域を形成することを特徴とする。
は、基板の消去動作が行われる部分以外の部分に第１絶
縁層、第１導電型の第１半導体層を順次に形成し、消去
動作が行われる部分の上に第２絶縁装置、第２導電型の
第２半導体層を順次に形成し、上記第２半導体層と第１
半導体層上に、第１導電型の第３半導体層を形成し、上
記第１半導体層と第２半導体素の、少なくとも一部を覆
うように、上記第３半導体層上に第３絶縁層、第１導電
型の第４半導体層を順次に形成し、上記第４半導体層上
にマスクをかけた後、第１、第２および第３半導体層を
消去して、上記の基板を部分的に露出させ、上記基板の
露出された部分に、第１導電型の不純物を注入して、不
純物拡散領域を形成することを特徴とする。
【００１３】
【発明の実施の形態】以下、本発明の一実施形態のフラ
ッシュメモリー構造および製造方法を添付図面を参照し
て説明する。図４の（ａ）ないし（ｆ）は、本発明のフ
ラッシュメモリーの製造方法を示した工程断面図であ
る。まず、図４（ａ）のように、Ｐ型半導体基板（２
１）上に第１絶縁層（２２）を形成し、その上に第１半
導体層（２３）を形成する。この第１半導体層（２３）
の導電型はＮ型である。次いで、第１半導体層（２３）
の上に感光膜（図示せず）を塗布した後、基板（２１）
上の、電子の消去動作が行われる部分で第１絶縁層（２
２）と第１半導体層（２３）を選択的に消去する。
ッシュメモリー構造および製造方法を添付図面を参照し
て説明する。図４の（ａ）ないし（ｆ）は、本発明のフ
ラッシュメモリーの製造方法を示した工程断面図であ
る。まず、図４（ａ）のように、Ｐ型半導体基板（２
１）上に第１絶縁層（２２）を形成し、その上に第１半
導体層（２３）を形成する。この第１半導体層（２３）
の導電型はＮ型である。次いで、第１半導体層（２３）
の上に感光膜（図示せず）を塗布した後、基板（２１）
上の、電子の消去動作が行われる部分で第１絶縁層（２
２）と第１半導体層（２３）を選択的に消去する。
【００１４】次に、図４（ｂ）のように、第１半導体層
（２３）を形成させた基板（２１）の上に第２絶縁層
（２４）と第２半導体層（２５）を順に形成する。第２
絶縁層（２４）はトンネル酸化膜として使用するもの
で、その厚さは、第１絶縁層（２２）の厚さより薄く形
成する。この第２半導体層（２５）はＰ導電型である。
次いで、第２半導体層（２５）の上に、平坦化用の絶縁
層（２６）を形成する。この平坦化用の絶縁層（２６）
としては、ＢＰＳＧ、ＰＳＧ等を使用する。
（２３）を形成させた基板（２１）の上に第２絶縁層
（２４）と第２半導体層（２５）を順に形成する。第２
絶縁層（２４）はトンネル酸化膜として使用するもの
で、その厚さは、第１絶縁層（２２）の厚さより薄く形
成する。この第２半導体層（２５）はＰ導電型である。
次いで、第２半導体層（２５）の上に、平坦化用の絶縁
層（２６）を形成する。この平坦化用の絶縁層（２６）
としては、ＢＰＳＧ、ＰＳＧ等を使用する。
【００１５】さらに図４（ｃ）のように、平坦化用の絶
縁層（２６）、第２半導体層（２５）、第２絶縁層（２
４）を一定の厚さだけ消去し、電子の消去動作が行われ
る部分の基板からの高さを第１半導体層（２３）の高さ
と同じにする。すなわち、全体の表面を平坦化する。次
いで、図４（ｄ）のように、平坦化された基板全面に第
３半導体層（２７）を形成する。この第３半導体層（２
７）はＮ型導電型である。上記第１、第２、第３半導体
層（２３、２５、２７）は、フローティング・ゲートと
して使用するもので、その物質としてはポリシリコンを
使用する。次いで、第３半導体層（２７）の上に第３絶
縁層（２８）を形成し、その上に第４半導体層（２９）
を順に形成する（図４（ｅ））。第３絶縁層（２８）と
しては、酸化膜や窒化膜または、ＯＮＯ（酸化膜−窒化
膜−酸化膜）のいずれか１つを使用する。第４半導体層
（２９）は、コントロールゲートに使用するもので、そ
の物質としてはポリシリコンを使用する。
縁層（２６）、第２半導体層（２５）、第２絶縁層（２
４）を一定の厚さだけ消去し、電子の消去動作が行われ
る部分の基板からの高さを第１半導体層（２３）の高さ
と同じにする。すなわち、全体の表面を平坦化する。次
いで、図４（ｄ）のように、平坦化された基板全面に第
３半導体層（２７）を形成する。この第３半導体層（２
７）はＮ型導電型である。上記第１、第２、第３半導体
層（２３、２５、２７）は、フローティング・ゲートと
して使用するもので、その物質としてはポリシリコンを
使用する。次いで、第３半導体層（２７）の上に第３絶
縁層（２８）を形成し、その上に第４半導体層（２９）
を順に形成する（図４（ｅ））。第３絶縁層（２８）と
しては、酸化膜や窒化膜または、ＯＮＯ（酸化膜−窒化
膜−酸化膜）のいずれか１つを使用する。第４半導体層
（２９）は、コントロールゲートに使用するもので、そ
の物質としてはポリシリコンを使用する。
【００１６】次いで、ソース／ドレン不純物拡散領域を
形成するため、フォト・リソグラフィ工程を利用して、
基板（２１）を選択的に露出させる。第１、第２、第３
絶縁層（２２、２４、２８）を含んだ、第 １、第２、
第３、第４半導体層（２３、２５、２７、２９）を、マ
スクを利用して選択的に消去してパターニングする。次
いで、図４（ｆ）のように、パターニングされた第４半
導体層（２９ａ）をマスクとして利用して、ソース／ド
レン不純物イオン注入による不純物拡散領域（３０、３
１）を形成する。ソース不純物拡散領域（３０）は、ド
レン不純物拡散領域（３１）に比して、深い接合に形成
する。
形成するため、フォト・リソグラフィ工程を利用して、
基板（２１）を選択的に露出させる。第１、第２、第３
絶縁層（２２、２４、２８）を含んだ、第 １、第２、
第３、第４半導体層（２３、２５、２７、２９）を、マ
スクを利用して選択的に消去してパターニングする。次
いで、図４（ｆ）のように、パターニングされた第４半
導体層（２９ａ）をマスクとして利用して、ソース／ド
レン不純物イオン注入による不純物拡散領域（３０、３
１）を形成する。ソース不純物拡散領域（３０）は、ド
レン不純物拡散領域（３１）に比して、深い接合に形成
する。
【００１７】図５（ａ）、（ｂ）は、図４の（ｆ）のＢ
−Ｂ’線に沿ったエネルギー・バンドを示した。図５の
（ａ）は、平行状態におけるエネルギー・バンドであ
り、第２ポリシリコン層（Ｐ型）によって、平衡状態で
もトンネル酸化膜のエネルギー・バリヤが電子の消去動
作に有利であるようになっている。従って、図５（ｂ）
のように、フローティング・ゲート（２５ａ）がＮ型ポ
リシリコンからなっている場合より低い正（＋）電圧を
ソースに印加しても、トンネリングが起こる。
−Ｂ’線に沿ったエネルギー・バンドを示した。図５の
（ａ）は、平行状態におけるエネルギー・バンドであ
り、第２ポリシリコン層（Ｐ型）によって、平衡状態で
もトンネル酸化膜のエネルギー・バリヤが電子の消去動
作に有利であるようになっている。従って、図５（ｂ）
のように、フローティング・ゲート（２５ａ）がＮ型ポ
リシリコンからなっている場合より低い正（＋）電圧を
ソースに印加しても、トンネリングが起こる。
【００１８】
【発明の効果】以上、前述したとおり、本発明のフラッ
シュメモリーは、下記のような効果がある。第１は、消
去動作が行われるフローティング・ゲートとしてＰ型ポ
リシリコンを使用するので、低い電圧によっても電子の
消去が容易である。第２は、ホットエレクトロンが注入
されるチャンネルのドレン付近の酸化膜を厚く形成する
ので、書き込み動作の反復遂行による、酸化膜の劣化を
防止することができ、信頼性を向上させることができ
る。第３は、カップリング比が増加し、プログラミング
（書き込み）の効率が向上する。
シュメモリーは、下記のような効果がある。第１は、消
去動作が行われるフローティング・ゲートとしてＰ型ポ
リシリコンを使用するので、低い電圧によっても電子の
消去が容易である。第２は、ホットエレクトロンが注入
されるチャンネルのドレン付近の酸化膜を厚く形成する
ので、書き込み動作の反復遂行による、酸化膜の劣化を
防止することができ、信頼性を向上させることができ
る。第３は、カップリング比が増加し、プログラミング
（書き込み）の効率が向上する。
【図１】 従来のフラッシュメモリーのレイアウト図。
【図２】 図１のＡ−Ａ｀に沿った、従来のフラッシュ
メモリーの製造方法を示した工程断面図。
メモリーの製造方法を示した工程断面図。
【図３】 図２の（ｄ）のＢ−Ｂ’線によるエネルギー
・バンドを示す図。
・バンドを示す図。
【図４】 本発明のフラッシュメモリーの製造方法を示
した工程断面図。
した工程断面図。
【図５】 図４（ｆ）のＢ−Ｂ’線によるエネルギー・
バンドを示す図。
バンドを示す図。
２１： 基板 ２２： 第１絶縁層 ２３： 第１ポリシリコン層 ２４： 第２絶縁層 ２５： 第２ポリシリコン層 ２５ａ： フローティング・ゲート ２６： 平坦化用の絶縁層 ２７： 第３ポリシリコン層 ２８： 第３絶縁層 ２９： 第４ポリシリコン層 ２９ａ： コントロール・ゲート ３０： ソース不純物拡散領域 ３１： ドレン不純物拡散領域
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ウン・ゾン・パク 大韓民国・チュンチョンブク−ド・チョン ズ−シ・フンドク−グ・ボクデ１−ドン・ （番地なし）・ドクソンアパートメント エイ−1406
Claims (2)
- 【請求項１】 互いに一定間隔を置いて隔離された、第
１導電型の第１不純物領域と、第２不純物領域を有する
第２導電型の基板、 上記第１不純物領域の一部分に形成される第２導電型フ
ローティング・ゲートと、 第１不純物領域と第２不純物領域との間に形成されると
ともに、上記第２導電型フローティング・ゲートを覆っ
て形成された第１導電型フローティング・ゲートと、 上記第１導電型フローティング・ゲート、第２道元型フ
ローティングゲート上に順に形成される絶縁層と、 その絶縁層の上に形成される第１導電型コントロールゲ
ートとを有することを特徴とするフラッシュメモリー。 - 【請求項２】 基板に第１絶縁層の消去動作が行われる
部分以外の部分に第１絶縁層と第１導電型の第１半導体
層を順に形成するステップ、 上記の消去動作が行われる部分の基板上に第２絶縁層と
第２導電型の第２半導体層を順に形成する第３ステッ
プ、 上記第２半導体層と第１半導体層上に、第１導電型の第
３半導体層を形成する第４ステップ、 上記第１半導体層と、第２半導体層の少なくとも一部を
覆うように、上記第３半導体層上に第３絶縁層、第１導
電型の第４半導体層を順に形成するステップ、 上記第４半導体上にマスクを掛けた後、第１、第２およ
び第３半導体層を消去して、上記基板を部分的に露出さ
せるステップ、及び上記基板の露出された部分に第１導
電型の不純物を注入して、不純物拡散領域を形成するス
テップを有することを特徴とするフラッシュメモリーの
製造方法。
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