JPH08195399A

JPH08195399A - 埋込み層を必要としない絶縁された垂直ｐｎｐトランジスタ

Info

Publication number: JPH08195399A
Application number: JP7241682A
Authority: JP
Inventors: F Latham Lawrence; エフレイサムローレンス; M Keller Theresa; エムケラーテレサ
Original assignee: Texas Instruments Inc
Current assignee: Texas Instruments Inc
Priority date: 1994-09-22
Filing date: 1995-09-20
Publication date: 1996-07-30
Also published as: US5837590A

Abstract

(57)【要約】【目的】高導電率埋込み層を必要としない改良された
ＰＮＰトランジスタを提供する。【構成】Ｐ＋型導電性のサブストレートの表面のＰ−
型導電性のエピタキシャル層であることができる表面層
内にトランジスタを形成する。Ｐ−表面層内のＮ−型導
電性の絶縁領域はＰ−型導電性のコレクタ領域を含む。
Ｎ型導電性のベース領域はコレクタ領域内に含まれ、Ｐ
＋型導電性のエミッタ領域はベース領域内に含まれる。
ベース領域にはコレクタ領域のＰ型不純物濃度より高い
Ｎ型不純物濃度を与えることができる。少なくともコレ
クタ領域及びベース領域は自己整列させることができ
る。トランジスタは垂直に構成されるが、表面層の、サ
ブストレートとは反対の側の表面にベース及びコレクタ
接点を設けることができる。その表面に絶縁領域のため
の接点も設けることができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は集積回路デバイスの
改良及びその製造方法に関し、より詳しくはバイポーラ
トランジスタデバイスの改良及びその製造方法に関し、
更に詳しくは埋込まれた高導電率層を必要とせずに形成
することができる垂直ＰＮＰトランジスタの改良及びそ
の製造方法に関する。

【０００２】

【従来の技術】集積回路（ＩＣ）構造内にＰＮＰトラン
ジスタを組み入れることは、長い間問題を含んでいた。
典型的にＰＮＰ構造はＮＰＮ構造よりも利得が遙かに低
く、デバイスの性能を低下乃至は損なう寄生効果を回避
するために絶縁が必要である。例えば水平ＰＮＰトラン
ジスタの構造においては、一般に、サブストレートと一
緒になって形成される寄生トランジスタの利得が水平ト
ランジスタに有害過ぎることがないように高導電率埋込
み層を設けている。これらの埋込み層はデバイスに製造
費用を追加するだけではなく、可能な集積レベルの制
約、及びデバイス間の間隔の増加をもたらす高温処理を
必要とする。更に、水平トランジスタは一般に、エミッ
タ・コレクタ間の電流を輸送するエミッタ領域が制限さ
れるという欠点を有している。これは、部分的に、通常
はコレクタがエミッタから横方向に変位しており、ベー
スが両構造を取り囲んでいることが原因である。従っ
て、電流は典型的に、エミッタの横側だけからベース材
料を通ってコレクタへ流れる。一方、典型的な垂直（も
しくはサブストレート）ＰＮＰトランジスタの構造で
は、一般にサブストレート自体をトランジスタのコレク
タとして使用する。そのため垂直トランジスタ構造は、
通常は共通コレクタ（もしくはエミッタフォロア）回路
応用での使用に制限される。また、垂直トランジスタデ
バイスにおいては上述した水平トランジスタのエミッタ
領域の問題は生じないが、ベースとサブストレート（コ
レクタ）の不純物ドーピングの相対的なレベルのため
に、狭いベース幅を有するデバイスの構造を得ることが
困難である。このためベース領域を横切って走行する正
孔のエミッタ・コレクタ通過時間が比較的長くなり、そ
れにより電流利得の値が低くなり、そして高周波応答が
不十分になる。

【０００３】これらの諸問題の若干を解決するために、
垂直ＰＮＰトランジスタをＰ−型サブストレート上のＮ
型エピタキシャル層内に形成する、いわゆる二重拡散Ｐ
ＮＰトランジスタが提唱されている。複数の層に成長さ
せることができるＮ型エピタキシャル層は、複数の拡散
段階によってエピタキシャル層内に拡散されるデバイス
の残りの要素に対する絶縁タンクとして働く。これらの
構造は、構造の表面からエピタキシャル層を通って下方
のサブストレートまで連続的に伸びる拡散されたＰシン
カもしくは拡散領域によって水平方向に絶縁することが
できる。従ってサブストレート、シンカ、及びＮ型エピ
タキシャル層はある接合をなし、この接合は、含まれて
いるＰＮＰデバイスの残余を絶縁するように逆バイアス
することができる。しかしながら、これらのデバイスは
製造が比較的複雑であり、複数のエピタキシャル成長段
階、複雑な拡散マスキング、及び拡散ドライブイン段階
を必要とする。電力もしくは高電圧能力を与えるバイポ
ーラトランジスタと、デジタルもしくは論理能力を与え
るＣＭＯＳデバイスの両方を有するＢｉＣＭＯＳ構造が
益々一般的になりつつある。ＣＭＯＳ論理構造には、高
度にドープされたサブストレート上のタンクとして形成
された軽くドープされたエピタキシャル層を設けること
が多い。サブストレート及びエピタキシャル層はＰ型導
電性であることが多い。もしこのような開始サブストレ
ート構造を使用してＰＮＰデバイスを形成しようとすれ
ば、水平デバイスを絶縁するには高導電率層が必要とな
り、また上述したベース幅問題が垂直デバイスの利得及
び周波数応答を制約することになる。

【０００４】

【発明の実施の形態】以上に鑑みて、本発明の目的は、
改良されたＰＮＰトランジスタとその製造方法を提供す
ることにある。本発明の別の目的は、高導電率埋込み層
を必要としない改良されたＰＮＰトランジスタを提供す
ることである。本発明の更に別の目的は、現存するＣＭ
ＯＳプロセスと共に、特にＰ−エピタキシャル層を有す
るＰ＋サブストレート上に形成することができる改良さ
れたＰＮＰトランジスタを提供することである。本発明
の別の目的は、水平トランジスタとして種々の形態で使
用することができ、しかも垂直トランジスタとしてのエ
ミッタ領域及び他の利点を備えている改良されたＰＮＰ
トランジスタを提供することである。本発明のこれら
の、及び他の目的、特色及び長所は、添付図面及び特許
請求の範囲を参照しての以下の本発明の詳細な説明から
明白になるであろう。本発明の広い面によれば、ＰＮＰ
トランジスタが提供される。このＰＮＰトランジスタ
は、Ｐ＋型導電性のサブストレートの表面のエピタキシ
ャル層であることができるＰ−型導電性の表面層内に作
られる。Ｐ−表面層内のＮ−型導電性の絶縁領域は、Ｐ
−型導電性のコレクタ領域を含む。Ｎ型導電性のベース
領域はこのコレクタ領域内に含まれ、Ｐ＋型導電性のエ
ミッタ領域はこのベース領域内に含まれている。ベース
領域のＮ型不純物濃度は、コレクタ領域のＰ型不純物濃
度よりも高くすることができる。少なくともコレクタ領
域及びベース領域は自己整列されている。コレクタの厚
みは約 2.2μｍであり、ベースの厚みは約 0.1μｍであ
り、そしてエミッタの厚みは約 0.4μｍである。このト
ランジスタは垂直に構成されているが、ベース及びコレ
クタ接点を、表面層の、サブストレートとは反対側の表
面に設けることができる。絶縁層のための接点もこの表
面に設けることができる。

【０００５】本発明の別の広い面によれば、Ｐ＋型導電
性のサブストレート上のＰ−型導電性の表面層内にＰＮ
Ｐトランジスタを形成することができる。このＰＮＰト
ランジスタは、表面層内に拡散されたＮ型導電性の絶縁
領域を含む。Ｐ型導電性のコレクタ領域は、この絶縁領
域内に拡散される。Ｎ型導電性のベース領域は、このコ
レクタ領域内に拡散される。Ｐ型導電性のエミッタ領域
は、このベース領域内に拡散される。少なくともコレク
タ領域及びベース領域は自己整列される。本発明の更に
別の広い面によれば、ＰＮＰトランジスタを形成する方
法が提供される。本方法によれば、Ｐ−型導電性の表面
層がＰ＋型のサブストレート上の表面に形成される。Ｎ
−型導電性の絶縁領域がこの表面層内に形成される。Ｐ
−型導電性のコレクタ領域がこの絶縁領域内に形成され
る。Ｎ型導電性のベース領域がこのコレクタ領域内に形
成され、Ｐ＋型導電性のエミッタ領域がこのベース領域
内に形成される。一実施例におけるコレクタ領域を形成
する段階は、絶縁領域内にアクセプタ不純物を拡散する
ことからなり、ベース領域を形成する段階はコレクタ領
域内にドナー不純物を拡散することからなる。表面層内
にドナー不純物を拡散することによって、表面層内に絶
縁領域を形成することもできる。コレクタ領域を形成す
る段階及びベース領域を形成する段階は、ベース及びコ
レクタが絶縁領域内において自己整列されるように共通
のフォトマスク窓を通して絶縁領域内にコレクタ領域及
びベース領域を連続的に導入することによって遂行する
ことができる。

【０００６】以下に添付図面を参照して実施例を説明す
る。これらの図面において同一もしくは類似部品に対し
ては同一の番号を付してある。また、これらの図面は必
ずしも同一の縮尺で示されてはいない。

【０００７】

【実施例】以下に説明するプロセスの諸段階及び構造
は、必ずしも集積回路を製造するための完全なプロセス
を形成してはいないことに注目されたい。本発明は現在
使用されている集積回路製造技術で実施することが可能
であり、一般的に遂行されるプロセスの諸段階の中の本
発明を理解する上で必要な部分だけを含んでいることを
理解されたい。本発明の好ましい実施例によれば、ＰＮ
Ｐトランジスタは図１に示すように、エピタキシャル成
長させた層１２のようなＰ−型導電性の層を有するＰ＋
型導電性のサブストレート１１上に形成される。エピタ
キシャル層１２は、例えば始めは約 21 μｍ厚であって
よく、関連するＣＭＯＳ論理回路（図示してない）等の
ためのＰタンクとして役立つ。種々の拡散及び不純物ド
ライブイン段階が完了すると、より低いドーピング濃度
を有するＰ−エピタキシャル領域内へのサブストレート
不純物ドーパントの上方拡散により、エピタキシャル層
の最終的な厚みは約９μｍになる。垂直ＰＮＰトランジ
スタの構造においては、先ずＮ型導電性の絶縁領域１４
がエピタキシャル層１２内に形成される。絶縁領域１４
は、例えばフォトマスク１６に開口即ち窓１５を設け、
エピタキシャル層１２内にアンチモン、好ましくは燐の
ようなドナー型不純物を導入することによって形成する
ことができる。（フォトマスク１６、及び以下に説明す
る他のフォトマスクは、公知のように緩衝酸化物層上に
形成させることができる。）Ｎ型ドーパントによって究
極的にエピタキシャル層１２内に設けられる絶縁領域１
４は、エピタキシャル層１２とサブストレート１１との
界面、もしくはその付近への拡散ドライブインプロセス
によって拡散されるので、図１に示すプロセス段階にお
けるＮ型ドーパントの相対的な初期注入ドーピング線量
を比較的高くする、例えば約 80 ＫｅＶで約４× 10¹²
ｃｍ^-2とすることができる。フォトマスク１６を除去し
た後に、初期不純物を約1000 °Ｃ乃至 1350 °Ｃ、好
ましくは約 1200 °Ｃの温度においてある時間、好まし
くは約 700分にわたってドライブインすることができ
る。上述したようにドーパントに曝されるドライブイン
プロセスの後に、Ｎ型ドーパントによって得られる最終
Ｎ−絶縁領域は、Ｎ型不純物を用いて例えば８× 10¹⁵
ｃｍ^-3のレベルで軽くドープされる。この軽くドープさ
れた絶縁領域は、究極的に垂直トランジスタの全ての要
素を取り囲む、もしくは包含することになる。

【０００８】次に図２及び図３に示すように別のフォト
マスク２０を使用し、その窓２１を通してトランジスタ
のコレクタ及びベースを導入する。窓２１は絶縁領域１
４を拡散させた窓１５よりも小寸法であり、従ってコレ
クタ及びベース構造は完全に絶縁領域１４内に含まれる
ようになる。コレクタ領域２５は、部分的に、約 100±
10 ＫｅＶのエネルギで約 6.75 × 10¹³ｃｍ^-2の線量
のホウ素２６のようなアクセプタ不純物を窓２１を通し
て絶縁領域１４内へ注入することによって形成される。
次に、図３に示すようにフォトマスク２０内の同一の窓
２１を使用して、ベース領域３０を部分的に形成する。
ベース領域３０は、コレクタ領域２５の形成に使用した
ものと同一のマスク窓２１を通して注入することによっ
て形成させるから、ベース領域３０とコレクタ領域２５
とは互いに他に対して自己整列する。ベース領域３０
は、約 150± 10 ＫｅＶのエネルギで約１× 10¹⁴ｃｍ
^-2の線量の燐、もしくは好ましくは砒素３１のようなド
ナー不純物を、先行段階において形成されたコレクタ領
域２５内に注入することによって形成させる。マスク２
０を除去した後に、約 1000 °Ｃ乃至 1100 °Ｃ、好ま
しくは約 1200 °Ｃの温度において、好ましくは約 500
分にわたって、ベース及びコレクタの拡散が同時に遂行
される。拡散の遂行中に、コレクタ領域２５及びベース
領域３０が共拡散( codiffuse ) されて二重拡散領域が
形成される。ホウ素と砒素との拡散係数の差のために、
ホウ素コレクタ２５は砒素ベース領域３０をアウトディ
フューズ( outdiffuse )する。その間にも、絶縁領域１
４は窓２１から横方向外向きに、及びエピタキシャル層
１２とサブストレート１１との界面に向かって下方に、
更に拡散し続ける。

【０００９】次に図４に示すように、ベース接点領域６
０及び絶縁接点領域６２が形成される。これらの接点領
域６０及び６２は、エピタキシャル層１２の表面上に別
のフォトマスク７０を設け、接点６０及び６２を形成さ
せるべきベース及び絶縁領域上にそれぞれ窓７１及び７
２を形成して形成させる。燐、もしくは好ましくは砒素
７４のようなドナー不純物を、約 100ＫｅＶ乃至 150Ｋ
ｅＶ、好ましくは約 120ＫｅＶのエネルギで、約１× 1
0¹⁵ｃｍ^-2乃至 5.5× 10¹⁵ｃｍ^-2、好ましくは約５×
10¹⁵ｃｍ^-2の線量で注入する。フォトマスク７０を除
去した後に、約800°Ｃ乃至 1000 °Ｃ、好ましくは約
900°Ｃの温度において約２乃至 1000分、好ましくは約
100分にわたってベース領域３０及び絶縁領域１４の接
点領域６０及び６２内への拡散を遂行することができ
る。最後に、図５に示すように、エミッタ４０とコレク
タ接点４２とを形成する。エピタキシャル層１２の表面
にフォトマスク４５を形成し、エミッタ拡散、及びコレ
クタ接点４２及び４３を形成する拡散のための窓４６、
４７及び４８をそれぞれ形成する。エミッタは、約 25
ＫｅＶ±５ＫｅＶのエネルギで約２× 10¹⁵ｃｍ^-2の線
量のホウ素４９のようなアクセプタ不純物をベース領域
３０内に注入することによって形成される。フォトマス
ク４５を除去した後に約 800°Ｃ乃至1000 °Ｃ、好ま
しくは約 900°Ｃの温度において約２乃至 1500 分、好
ましくは約 65 分にわたってホウ素をベース領域３０及
びコレクタ２５の露出された領域内へ拡散させ、エミッ
タ領域４０及びコレクタ接点領域４２、４３を形成させ
る。

【００１０】上述した種々の不純物拡散の拡散時間及び
温度を制御することによって絶縁領域は、エピタキシャ
ル層１２の最終的な厚みとほぼ同一の、即ち約９μｍの
最終的な厚みを有する寸法にすることができる。コレク
タ領域２５は構造の表面からの深さが約 2.7μｍを有
し、ベース及びエピタキシャルはそれぞれ表面から約
0.5μｍ、及び 0.4μｍの厚みを有する寸法にすること
ができる。勿論、拡散された領域の厚みは、それぞれの
領域と次に接する領域との接合（不純物は連続したプロ
ファイルを有しているのであるが、それぞれの隣接層も
しくは領域の不純物の数が等しい位置を接合とする）ま
でを測定している。また、ホウ素と砒素の拡散定数は良
好に確定されているから、ベースの厚みは所望の、制御
可能な幅のベース領域を作るように制御することができ
る。例えば、上述したように構成された構造では、コレ
クタ領域２５は約 2.2μｍの厚みを有し、ベースは約
0.1μｍの厚みを有し、そしてエピタキシャルは約 0.4
μｍの厚みを有する。これにより上述した種々のトラン
ジスタ領域の接点領域への相互接続を形成させたデバイ
スを組み入れた集積回路の構造を完成させることができ
る。垂直ＰＮＰトランジスタは、典型的に、トランジス
タが共通コレクタ（即ちエミッタフォロア）形態に接続
されているような応用に制約されていたが、本発明のト
ランジスタのコレクタ領域２５は、取り囲んでいる絶縁
領域１４によってサブストレート１１から絶縁されてい
るから、本発明のトランジスタはこのような共通コレク
タの制約を受けることなく水平ＰＮＰトランジスタと同
一の構成で使用することができる。

【００１１】また、図示したように、ベース３０はコレ
クタ２５よりも重くドープすることができるから、たと
えコレクタ電圧が比較的高い場合でも、ベース・コレク
タ接合のデプレッション領域の幅を極めて小さくするこ
とができる。従って、このトランジスタ構造は、Ｐ＋サ
ブストレート上のＰ−エピタキシャル層内に作ることが
できる高密度論理回路のようなサブミクロンの、高密度
ＩＣ回路と両立可能である。以上に本発明を、若干の導
電型を有し、若干の材料製の半導体構造に関連して説明
したが、開示した特定の材料及び導電率レベルは単なる
例示に過ぎず、当業者ならば他の型の材料を同じように
有利に使用できることが理解されよう。例えば、本発明
はシリコン以外の半導体で遂行することも可能であり、
他の種々のドナーもしくはアクセプタドーパントを有す
ることが可能であり、もしくは特定的に開示したレベル
以外の他の種々のドーピングレベルを有することも可能
である。また、ＰＮＰトランジスタを製造する本発明の
プロセスを、種々の層もしくはトランジスタ領域を形成
するための複数の不純物拡散に関連して説明したが、他
のイオン導入技術を使用することもできる。例えば種々
の層は、ピーク濃度深さを制御するイオン注入技術によ
って形成することも、もしくは構造の接合を位置決めす
るためのイオン注入の組合わせに続くドライブイン拡散
技術を使用して形成することもできる。以上に、本発明
を特定例に関して説明し、図示したが、この説明は単な
る例示に過ぎず、当業者ならば本発明の思想及び範囲か
ら逸脱することなく種々の部品の組合わせ及び配列に多
くの変化を考案することが可能であることを理解された
い。

【００１２】以上の記載に関連して、以下の各項を開示
する。 (1) Ｐ＋型導電性のサブストレートと、上記サブスト
レートの表面のＰ−型導電性の表面層と、上記Ｐ−型表
面層内のＮ−型導電性の絶縁領域と、上記Ｎ−領域内に
含まれるＰ−型導電性のコレクタ領域と、上記コレクタ
領域内のＮ型導電性のベース領域と、上記ベース領域内
のＰ＋型導電性のエミッタ領域とを備え、少なくとも上
記コレクタ領域及び上記ベース領域が自己整列している
ことを特徴とするＰＮＰトランジスタ。 (2) 上記表面層は、上記サブストレート上のエピタキ
シャル層である上記(1)項に記載のＰＮＰトランジス
タ。 (3) 上記コレクタ及びエミッタ領域はホウ素でドープ
されており、上記ベース領域は砒素でドープされている
上記(1) 項に記載のＰＮＰトランジスタ。 (4) 上記ベース領域は、上記コレクタ領域のＰ型不純
物濃度よりも高いＮ型不純物濃度を有している上記(1)
項に記載のＰＮＰトランジスタ。 (5) 上記コレクタ領域は約 2.2μｍの厚みであり、上
記ベース領域は約 0.1μｍの厚みであり、そして上記エ
ミッタ領域は約 0.4μｍの厚みである上記(1) 項に記載
のＰＮＰトランジスタ。 (6) 上記コレクタ領域は上記絶縁領域内に完全に包含
されており、上記エミッタ領域は上記ベース領域内に完
全に包含されている上記(1) 項に記載のＰＮＰトランジ
スタ。 (7) 上記サブストレートとは反対側の上記トランジス
タの表面にベース及びコレクタ接点をも備えている上記
(1) 項に記載のＰＮＰトランジスタ。 (8) 上記表面に少なくとも１つの絶縁領域接点をも備
えている上記(7) 項に記載のＰＮＰトランジスタ。 (9) Ｐ＋型導電性のサブストレート上のＰ−型導電性
の表面層内のＰＮＰトランジスタにおいて、上記表面層
内に拡散されたＮ型導電性の絶縁領域と、上記絶縁領域
内に拡散されたＰ型導電性のコレクタ領域と、上記コレ
クタ領域内に拡散されたＮ型導電性のベース領域と、上
記ベース領域内に拡散されたＰ型導電性のエミッタ領域
と、を備え、少なくとも上記コレクタ領域及び上記ベー
ス領域が自己整列していることを特徴とするＰＮＰトラ
ンジスタ。 (10) 上記サブストレートとは反対側の上記トランジス
タの表面にベース及びコレクタ接点をも備えている上記
(9) 項に記載のＰＮＰトランジスタ。 (11) 上記表面に少なくとも１つの絶縁領域接点をも備
えている上記(7) 項に記載のＰＮＰトランジスタ。 (12) 上記表面層は、上記サブストレート上のエピタキ
シャル層である上記(9)項に記載のＰＮＰトランジス
タ。 (13) 上記コレクタ及びエミッタ領域はホウ素でドープ
されており、上記ベース領域は砒素でドープされている
上記(9) 項に記載のＰＮＰトランジスタ。 (14) 上記ベース領域は、上記コレクタ領域のＰ型不純
物濃度よりも高いＮ型不純物濃度を有している上記(9)
項に記載のＰＮＰトランジスタ。 (15) 上記絶縁領域は、上記サブストレートのＰ型不純
物濃度よりも低いＮ型不純物濃度を有している上記(9)
項に記載のＰＮＰトランジスタ。 (16) 上記コレクタ領域は約 2.2μｍの厚みであり、上
記ベース領域は約 0.1μｍの厚みであり、そして上記エ
ミッタ領域は約 0.4μｍの厚みである上記(9) 項に記載
のＰＮＰトランジスタ。 (17) 上記コレクタ領域は上記絶縁領域内に完全に包含
されており、上記エミッタ領域は上記ベース領域内に完
全に包含されている上記(9) 項に記載のＰＮＰトランジ
スタ。 (18) ＰＮＰトランジスタを形成する方法において、Ｐ
＋型サブストレートの表面にＰ−型導電性の表面層を形
成する段階と、上記表面層内にＮ−型導電性の絶縁領域
を形成する段階と、上記絶縁領域内にＰ−型導電性のコ
レクタ領域を形成する段階と、上記コレクタ領域内にＮ
型導電性のベース領域を形成する段階と、上記ベース領
域内にＰ＋型導電性のエミッタ領域を形成する段階とを
備えていることを特徴とするＰＮＰトランジスタを形成
する方法。 (19) 上記コレクタ領域を形成する段階は上記絶縁領域
内へアクセプタ不純物を拡散することからなり、上記ベ
ース領域を形成する段階は上記コレクタ領域内はドナー
不純物を拡散することからなる上記(18)項に記載の方
法。 (20) 上記表面層内に上記絶縁領域を形成する段階は、
上記表面層内へドナー不純物を拡散することからなる上
記(19)項に記載の方法。 (21) 上記コレクタ領域を形成する段階及び上記ベース
領域を形成する段階は、フォトマスクの共通窓を通して
上記コレクタ領域及び上記ベース領域を上記絶縁領域内
へ連続して導入することからなり、上記ベース領域及び
コレクタ領域は上記絶縁領域内で自己整列する上記(18)
項に記載の方法。 (22) Ｐ＋型サブストレートの表面にＰ−型導電性の層
を形成する上記段階は、上記サブストレート上にＰ−型
層をエピタキシャル沈積させることからなる上記(18)項
に記載の方法。 (23) 垂直ＰＮＰトランジスタ及びその製造方法は、Ｐ
＋型導電性のサブストレート（１１）の表面のＰ−型導
電性のエピタキシャル層であることができる表面層（１
２）内のトランジスタを提供する。Ｐ−表面層（１２）
内のＮ−型導電性の絶縁領域（１４）はＰ−型導電性の
コレクタ領域（２５）を含む。Ｎ型導電性のベース領域
（３０）はコレクタ領域（２５）内に含まれ、Ｐ＋型導
電性のエミッタ領域（４０）はベース領域（３０）内に
含まれている。ベース領域（３０）にはコレクタ領域
（２５）のＰ型不純物濃度より高いＮ型不純物濃度を与
えることができる。少なくともコレクタ領域（２５）及
びベース領域（３０）は自己整列させることができる。
コレクタ領域（２５）は約 2.2μｍの厚みであり、ベー
ス領域は約 0.1μｍの厚みであり、そしてエミッタ領域
は約 0.4μｍの厚みであることができる。トランジスタ
は垂直に構成されているが、表面層（１２）の、サブス
トレート（１１）とは反対の側の表面にベース及びコレ
クタ接点（６０及び４２−４３）を設けることができ
る。その表面に絶縁領域（１４）のための接点（６２）
も設けることができる。

【図面の簡単な説明】

【図１】集積回路の一部の断面図であって、本発明の好
ましい実施例による垂直ＰＮＰトランジスタを製造する
最初の段階を示す。

【図２】図１の段階に続く段階を示す断面図である。

【図３】図２の段階に続く段階を示す断面図である。

【図４】図３の段階に続く段階を示す断面図である。

【図５】図４の段階に続く段階を示し、最終トランジス
タ構造を示す断面図である。

【符号の説明】１１Ｐ＋サブストレート１２Ｐ−エピタキシャル層１４Ｎ絶縁領域１５フォトマスク１６フォトマスク１５の窓１７燐２０フォトマスク２１フォトマスク２０の窓２５コレクタ領域２６ホウ素３０ベース領域３１砒素４０エミッタ領域４２、４３コレクタ接点領域４５フォトマスク４６フォトマスク４５の窓４９ホウ素６０ベース接点領域６２絶縁接点領域７０フォトマスク７１、７２フォトマスク７０の窓７４砒素

Claims

【特許請求の範囲】

【請求項１】Ｐ＋型導電性のサブストレートと、上記サブストレートの表面のＰ−型導電性の表面層と、上記Ｐ−型表面層内のＮ−型導電性の絶縁領域と、上記Ｎ−領域内に含まれるＰ−型導電性のコレクタ領域
と、上記コレクタ領域内のＮ型導電性のベース領域と、上記ベース領域内のＰ＋型導電性のエミッタ領域とを備
え、少なくとも上記コレクタ領域及び上記ベース領域が
自己整列していることを特徴とするＰＮＰトランジス
タ。