JPH0756759B2 - スタティック型半導体記憶装置 - Google Patents
スタティック型半導体記憶装置Info
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- JPH0756759B2 JPH0756759B2 JP2418776A JP41877690A JPH0756759B2 JP H0756759 B2 JPH0756759 B2 JP H0756759B2 JP 2418776 A JP2418776 A JP 2418776A JP 41877690 A JP41877690 A JP 41877690A JP H0756759 B2 JPH0756759 B2 JP H0756759B2
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- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
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- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
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- Microelectronics & Electronic Packaging (AREA)
- Static Random-Access Memory (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Tests Of Electronic Circuits (AREA)
- Semiconductor Memories (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、スタティック型半導体
記憶装置に係り、特に、電圧加速による初期故障モード
のスクリーニング試験（いわゆるバーンイン試験）を効
率良く短時間で行うための電圧ストレス試験回路を備え
たＭＯＳ型（絶縁ゲート型）のスタティック型ランダム
アクセスメモリ（以下、ＳＲＡＭと記す）に関する。
記憶装置に係り、特に、電圧加速による初期故障モード
のスクリーニング試験（いわゆるバーンイン試験）を効
率良く短時間で行うための電圧ストレス試験回路を備え
たＭＯＳ型（絶縁ゲート型）のスタティック型ランダム
アクセスメモリ（以下、ＳＲＡＭと記す）に関する。
【０００２】
【従来の技術】一般に、半導体デバイスを製造出荷する
場合、その信頼性を確保するために、良品デバイスを劣
化させたり不良品としないようにデバイスの潜在的な不
良を露呈させ、欠陥デバイスを除去するスクリーニング
を行う。このスクリーニングの方法として、電界加速と
温度加速を同時に実現できるバーンインが多用されてい
る。このバーンインは、電圧を実使用電圧より高く、温
度を実使用温度より高くしてデバイスを動作させること
により、実使用条件での初期故障期間以上のストレスを
短時間でデバイスに経験させてしまい、初期動作不良を
起こすおそれのあるデバイスを出荷前に予め選別してス
クリーニングする。これにより、初期動作不良を起こす
おそれのあるデバイスを効率的に取り除き、製品の信頼
性を高くすることができる。
場合、その信頼性を確保するために、良品デバイスを劣
化させたり不良品としないようにデバイスの潜在的な不
良を露呈させ、欠陥デバイスを除去するスクリーニング
を行う。このスクリーニングの方法として、電界加速と
温度加速を同時に実現できるバーンインが多用されてい
る。このバーンインは、電圧を実使用電圧より高く、温
度を実使用温度より高くしてデバイスを動作させること
により、実使用条件での初期故障期間以上のストレスを
短時間でデバイスに経験させてしまい、初期動作不良を
起こすおそれのあるデバイスを出荷前に予め選別してス
クリーニングする。これにより、初期動作不良を起こす
おそれのあるデバイスを効率的に取り除き、製品の信頼
性を高くすることができる。
【０００３】一般に、ＳＲＡＭに限らず、半導体メモリ
の初期故障の原因は、大部分がメモリセル単体に起因す
る。これは、メモリ上の素子数のほぼ全てをメモリセル
が占めることと、メモリセル内の加工が最も微細である
ので欠陥などに最も敏感であるから当然である。特に、
メモリセル内の故障頻度が比較的高いＭＯＳ ＦＥＴ
（絶縁ゲート型電界効果トランジスタ）のゲート酸化膜
の長期劣化、あるいは、メモリセル内の不純物拡散層の
欠陥性リーク電流などをスクリーニングするためには、
前者の場合にはゲート酸化膜の両端間に高電圧ストレス
をかけること、後者の場合には拡散層と半導体基板との
間の逆バイアスされたｐｎ接合の間に高電圧ストレスを
かけることが必要である。
の初期故障の原因は、大部分がメモリセル単体に起因す
る。これは、メモリ上の素子数のほぼ全てをメモリセル
が占めることと、メモリセル内の加工が最も微細である
ので欠陥などに最も敏感であるから当然である。特に、
メモリセル内の故障頻度が比較的高いＭＯＳ ＦＥＴ
（絶縁ゲート型電界効果トランジスタ）のゲート酸化膜
の長期劣化、あるいは、メモリセル内の不純物拡散層の
欠陥性リーク電流などをスクリーニングするためには、
前者の場合にはゲート酸化膜の両端間に高電圧ストレス
をかけること、後者の場合には拡散層と半導体基板との
間の逆バイアスされたｐｎ接合の間に高電圧ストレスを
かけることが必要である。
【０００４】ここで、上記したようなバーンインを、例
えば図９に示すような構成のスタティック型メモリセル
（ＳＲＡＭセル）を用いたＳＲＡＭに対して行う場合を
考える。ここで、駆動用のＮＭＯＳトランジスタ（Ｑ
１、Ｑ２）および負荷用の高抵抗（Ｒ１、Ｒ２）はフリ
ップフロップを構成しており、（Ｑ３、Ｑ４）はトラン
スファゲート用のＮＭＯＳトランジスタであり、その各
一端はビット線対（ＢＬ、／ＢＬ）に接続され、その各
ゲートはワード線ＷＬに接続されている。このメモリセ
ルのトランスファゲート（Ｑ３、Ｑ４）に電圧ストレス
がかかるのは、ワード線ＷＬが選択されている時間だけ
である。また、メモリセルの記憶データ保持用の内部ノ
ード（Ｎ１、Ｎ２）を構成する拡散層および前記駆動用
トランジスタ（Ｑ１、Ｑ２）のゲート酸化膜に電圧スト
レスがかかるのは、上記内部ノード（Ｎ１、Ｎ２）が高
抵抗（Ｒ１、Ｒ２）を通して高電位側電源電位Ｖｃｃに
接続されているので、全試験時間の１／２（つまり、
“１”データまたは“０”データの時しかストレスがか
からない。）のように思える。しかし、近年のＳＲＡＭ
セルは、待機時消費電流を数μＡ程度に下げるために１
Ｔ（テラ）Ω程度の高抵抗（Ｒ１、Ｒ２）を用いている
ので、このような高抵抗（Ｒ１、Ｒ２）を通して前記内
部ノード（Ｎ１、Ｎ２）に電圧ストレスをかけた時に少
しでもリーク電流が流れ始めると、内部ノード（Ｎ１、
Ｎ２）の電圧が下がってしまい、十分なストレスがかか
らなくなってしまうものと思われる。このことから、実
際には、上記内部ノード（Ｎ１、Ｎ２）に電圧ストレス
がかかるのは、ワード線ＷＬが選択されている時間だけ
と考える必要がある。
えば図９に示すような構成のスタティック型メモリセル
（ＳＲＡＭセル）を用いたＳＲＡＭに対して行う場合を
考える。ここで、駆動用のＮＭＯＳトランジスタ（Ｑ
１、Ｑ２）および負荷用の高抵抗（Ｒ１、Ｒ２）はフリ
ップフロップを構成しており、（Ｑ３、Ｑ４）はトラン
スファゲート用のＮＭＯＳトランジスタであり、その各
一端はビット線対（ＢＬ、／ＢＬ）に接続され、その各
ゲートはワード線ＷＬに接続されている。このメモリセ
ルのトランスファゲート（Ｑ３、Ｑ４）に電圧ストレス
がかかるのは、ワード線ＷＬが選択されている時間だけ
である。また、メモリセルの記憶データ保持用の内部ノ
ード（Ｎ１、Ｎ２）を構成する拡散層および前記駆動用
トランジスタ（Ｑ１、Ｑ２）のゲート酸化膜に電圧スト
レスがかかるのは、上記内部ノード（Ｎ１、Ｎ２）が高
抵抗（Ｒ１、Ｒ２）を通して高電位側電源電位Ｖｃｃに
接続されているので、全試験時間の１／２（つまり、
“１”データまたは“０”データの時しかストレスがか
からない。）のように思える。しかし、近年のＳＲＡＭ
セルは、待機時消費電流を数μＡ程度に下げるために１
Ｔ（テラ）Ω程度の高抵抗（Ｒ１、Ｒ２）を用いている
ので、このような高抵抗（Ｒ１、Ｒ２）を通して前記内
部ノード（Ｎ１、Ｎ２）に電圧ストレスをかけた時に少
しでもリーク電流が流れ始めると、内部ノード（Ｎ１、
Ｎ２）の電圧が下がってしまい、十分なストレスがかか
らなくなってしまうものと思われる。このことから、実
際には、上記内部ノード（Ｎ１、Ｎ２）に電圧ストレス
がかかるのは、ワード線ＷＬが選択されている時間だけ
と考える必要がある。
【０００５】一方、従来、ＳＲＡＭのバーンインに際し
ては、アドレス順にスキャンしてワード線を順々にアク
セスする方法が用いられている。この場合、ＳＲＡＭセ
ルには周辺回路のトランジスタよりずっと少ない頻度で
しか電圧ストレスが印加されないことになる。例えば、
１ＭビットのＳＲＡＭについてみると、１つのワード線
には６４個程度のセルが接続されているので、前記した
ように１つのメモリセルに実際にストレスがかかるのは
ワード線が選択されている時間と考えると、例えば１０
０時間のバーンインの間に１つのセルにストレスがかか
る時間は、１００×６０×６０×（２５／２２０）×
（１／２） で約６秒に過ぎない。この時間は、トラン
スファゲート（Ｑ３、Ｑ４）に対するストレス印加時間
であり、駆動用トランジスタに対しては上記時間の半分
になり、実際には、１メモリサイクル中の一部の時間し
かワード線は選択されない。このように、１つのメモリ
セル当りのストレス印加時間は試験時間の１／１０１０
になってしまい、初期故障のスクリーニングに必要なス
トレスを加えようとすると、バーンイン時間が非常に長
くなってしまい、非効率となり、メモリの製造コストを
押し上げることになる。
ては、アドレス順にスキャンしてワード線を順々にアク
セスする方法が用いられている。この場合、ＳＲＡＭセ
ルには周辺回路のトランジスタよりずっと少ない頻度で
しか電圧ストレスが印加されないことになる。例えば、
１ＭビットのＳＲＡＭについてみると、１つのワード線
には６４個程度のセルが接続されているので、前記した
ように１つのメモリセルに実際にストレスがかかるのは
ワード線が選択されている時間と考えると、例えば１０
０時間のバーンインの間に１つのセルにストレスがかか
る時間は、１００×６０×６０×（２５／２２０）×
（１／２） で約６秒に過ぎない。この時間は、トラン
スファゲート（Ｑ３、Ｑ４）に対するストレス印加時間
であり、駆動用トランジスタに対しては上記時間の半分
になり、実際には、１メモリサイクル中の一部の時間し
かワード線は選択されない。このように、１つのメモリ
セル当りのストレス印加時間は試験時間の１／１０１０
になってしまい、初期故障のスクリーニングに必要なス
トレスを加えようとすると、バーンイン時間が非常に長
くなってしまい、非効率となり、メモリの製造コストを
押し上げることになる。
【０００６】上記したように、積極的にスクリーニング
の対象としたいメモリセルに少ない頻度でしか電圧スト
レスが印加されないという問題点を解決し、スクリーニ
ングの効率を著しく向上するために、本願発明者の一人
により、不良のスクリーニング時に全てのワード線ある
いは通常動作時に選択される本数以上のワード線に一斉
に電圧ストレスを印加し得るようにし、メモリセルに対
するストレス印加の効率を向上し得る半導体メモリ装置
を提案した（本願出願人の出願に係る特願平１−１６９
６３１号）。
の対象としたいメモリセルに少ない頻度でしか電圧スト
レスが印加されないという問題点を解決し、スクリーニ
ングの効率を著しく向上するために、本願発明者の一人
により、不良のスクリーニング時に全てのワード線ある
いは通常動作時に選択される本数以上のワード線に一斉
に電圧ストレスを印加し得るようにし、メモリセルに対
するストレス印加の効率を向上し得る半導体メモリ装置
を提案した（本願出願人の出願に係る特願平１−１６９
６３１号）。
【０００７】上記提案に係る半導体メモリ装置において
は、ワード線に一斉に電圧ストレスを印加する手段の一
具体例として、不良のスクリーニング時に動作電源を供
給した状態で全てのワード線あるいは通常動作時に選択
される本数以上のワード線ワード線を選択するように、
ワード線駆動用トランジスタをオン状態に制御し、外部
からパッドに与えた所望の電圧ストレスを上記駆動用ト
ランジスタを介してワード線およびメモリセルに印加す
る構成などを示している。
は、ワード線に一斉に電圧ストレスを印加する手段の一
具体例として、不良のスクリーニング時に動作電源を供
給した状態で全てのワード線あるいは通常動作時に選択
される本数以上のワード線ワード線を選択するように、
ワード線駆動用トランジスタをオン状態に制御し、外部
からパッドに与えた所望の電圧ストレスを上記駆動用ト
ランジスタを介してワード線およびメモリセルに印加す
る構成などを示している。
【０００８】しかし、ＳＲＡＭにおいては、セルアレイ
が複数のブロックに分けられており、通常動作時には選
択されたセルが属するブロックのみのビット線対にセル
電流が流れるのに対して、スクリーニング時に動作電源
を供給した状態で全てのワード線を選択した場合には全
てのビット線対にセル電流が流れるようになる。これに
より、スクリーニング時に総ビット線電流が通常動作時
の数十倍になり、ＳＲＡＭが動作不良に陥るというおそ
れがある。
が複数のブロックに分けられており、通常動作時には選
択されたセルが属するブロックのみのビット線対にセル
電流が流れるのに対して、スクリーニング時に動作電源
を供給した状態で全てのワード線を選択した場合には全
てのビット線対にセル電流が流れるようになる。これに
より、スクリーニング時に総ビット線電流が通常動作時
の数十倍になり、ＳＲＡＭが動作不良に陥るというおそ
れがある。
【０００９】また、前記提案に係る半導体メモリ装置に
おいては、ワード線に一斉に電圧ストレスを印加する手
段の他の具体例として、スクリーニング時に動作電源を
供給しない状態で全てのワード線あるいは通常動作時に
選択される本数以上のワード線を選択するように、ワー
ド線の他端に接続したＭＯＳトランジスタをオン状態に
制御し、外部からパッドに与えた所望の電圧ストレスを
上記ＭＯＳトランジスタを介してワード線およびメモリ
セルに印加する構成などを示している。この場合、スク
リーニング時にワード線以外のビット線や半導体基板や
ビット線負荷回路の電源を接地電位Ｖｓｓにすれば、ワ
ード線とビット線との間およびワード線と半導体基板と
の間に電圧ストレスを印加でき、また、スクリーニング
時の総ビット線電流が流れ過ぎるという問題は生じな
い。しかし、この時、ＳＲＡＭにおいては、メモリセル
に電圧ストレスがかかるのはトランスファゲートだけで
あり、駆動用トランジスタに対しては電圧ストレスが全
くかからなくなる。
おいては、ワード線に一斉に電圧ストレスを印加する手
段の他の具体例として、スクリーニング時に動作電源を
供給しない状態で全てのワード線あるいは通常動作時に
選択される本数以上のワード線を選択するように、ワー
ド線の他端に接続したＭＯＳトランジスタをオン状態に
制御し、外部からパッドに与えた所望の電圧ストレスを
上記ＭＯＳトランジスタを介してワード線およびメモリ
セルに印加する構成などを示している。この場合、スク
リーニング時にワード線以外のビット線や半導体基板や
ビット線負荷回路の電源を接地電位Ｖｓｓにすれば、ワ
ード線とビット線との間およびワード線と半導体基板と
の間に電圧ストレスを印加でき、また、スクリーニング
時の総ビット線電流が流れ過ぎるという問題は生じな
い。しかし、この時、ＳＲＡＭにおいては、メモリセル
に電圧ストレスがかかるのはトランスファゲートだけで
あり、駆動用トランジスタに対しては電圧ストレスが全
くかからなくなる。
【００１０】
【発明が解決しようとする課題】上記したように現在提
案中の半導体メモリ装置においては、不良のスクリーニ
ング時に全てのワード線あるいは通常動作時に選択され
る本数以上のワード線に一斉に電圧ストレスを印加し得
るようにするための具体的な構成例が示されているが、
フリップフロップおよびトセンスファゲートからなるＳ
ＲＡＭセルの電圧ストレス試験に好適な具体的な構成は
示されていない。
案中の半導体メモリ装置においては、不良のスクリーニ
ング時に全てのワード線あるいは通常動作時に選択され
る本数以上のワード線に一斉に電圧ストレスを印加し得
るようにするための具体的な構成例が示されているが、
フリップフロップおよびトセンスファゲートからなるＳ
ＲＡＭセルの電圧ストレス試験に好適な具体的な構成は
示されていない。
【００１１】本発明は上記の事情に鑑みてなされたもの
で、ＳＲＡＭセルの電圧ストレス試験に際して、全ての
ワード線あるいは通常動作時に選択される本数以上のワ
ード線に一斉に電圧ストレスを印加する場合に、総ビッ
ト線電流を通常動作時よりも増大させないように抑制し
て動作不良に陥ることを防止でき、ＳＲＡＭセルの全て
のＭＯＳトランジスタおよびデータ記憶保持ノードに対
して電圧ストレスをかけることができ、ＳＲＡＭ特有の
構成を持つメモリセルの電圧ストレス試験に好適でスク
リーニングの効率を著しく向上することが可能になるス
タティック型半導体記憶装置を提供することを目的とす
る。
で、ＳＲＡＭセルの電圧ストレス試験に際して、全ての
ワード線あるいは通常動作時に選択される本数以上のワ
ード線に一斉に電圧ストレスを印加する場合に、総ビッ
ト線電流を通常動作時よりも増大させないように抑制し
て動作不良に陥ることを防止でき、ＳＲＡＭセルの全て
のＭＯＳトランジスタおよびデータ記憶保持ノードに対
して電圧ストレスをかけることができ、ＳＲＡＭ特有の
構成を持つメモリセルの電圧ストレス試験に好適でスク
リーニングの効率を著しく向上することが可能になるス
タティック型半導体記憶装置を提供することを目的とす
る。
【００１２】
【課題を解決するための手段】本発明のＳＲＡＭは、通
常動作時には入力アドレスに応じて１メモリサイクルに
所定の本数のワード線を選択し、電圧ストレス試験時に
は全てのワード線あるいは通常動作時より多くの本数の
ワード線を同時に選択するように制御されるワード線駆
動回路と、各カラムのビット線対にそれぞれ接続された
ＭＯＳトランジスタを有し、通常動作時には所定のバイ
アス電位をビット線対に印加し、電圧ストレス試験時に
は、ビット線対の少なくとも一方にバイアス電位を印加
しないように制御され、あるいは、通常動作時より低い
バイアス電位をビット線対に印加するように制御される
ビット線負荷回路とを具備することを特徴とする。
常動作時には入力アドレスに応じて１メモリサイクルに
所定の本数のワード線を選択し、電圧ストレス試験時に
は全てのワード線あるいは通常動作時より多くの本数の
ワード線を同時に選択するように制御されるワード線駆
動回路と、各カラムのビット線対にそれぞれ接続された
ＭＯＳトランジスタを有し、通常動作時には所定のバイ
アス電位をビット線対に印加し、電圧ストレス試験時に
は、ビット線対の少なくとも一方にバイアス電位を印加
しないように制御され、あるいは、通常動作時より低い
バイアス電位をビット線対に印加するように制御される
ビット線負荷回路とを具備することを特徴とする。
【００１３】
【作用】通常動作時には、入力アドレスに応じて１メモ
リサイクルに所定の本数のワード線を選択駆動し、所定
のバイアス電位をビット線対に印加するので、選択され
たＳＲＡＭセルに対する読み出し／書込みが可能であ
る。不良のスクリーニングに際しての電圧ストレス試験
時には、動作電源を供給し、ビット線対の一方にバイア
ス電位を印加しない状態、あるいは、ビット線対に通常
動作時より低い電位を印加した状態で、全てのワード線
あるいは通常動作時より多くの本数のワード線を同時に
選択駆動することにより、スクリーニングの効率を著し
く向上することが可能になる。また、この時、通常動作
時より低いバイアス電位をビット線対に印加し、あるい
は、ビット線対にバイアス電位を印加しないので、総ビ
ット線電流を通常動作時よりも増大させないように抑制
して動作不良に陥ることを防止でき、ＳＲＡＭセルの全
てのＭＯＳトランジスタおよびデータ記憶保持ノードに
対して電圧ストレスをかけることができる。
リサイクルに所定の本数のワード線を選択駆動し、所定
のバイアス電位をビット線対に印加するので、選択され
たＳＲＡＭセルに対する読み出し／書込みが可能であ
る。不良のスクリーニングに際しての電圧ストレス試験
時には、動作電源を供給し、ビット線対の一方にバイア
ス電位を印加しない状態、あるいは、ビット線対に通常
動作時より低い電位を印加した状態で、全てのワード線
あるいは通常動作時より多くの本数のワード線を同時に
選択駆動することにより、スクリーニングの効率を著し
く向上することが可能になる。また、この時、通常動作
時より低いバイアス電位をビット線対に印加し、あるい
は、ビット線対にバイアス電位を印加しないので、総ビ
ット線電流を通常動作時よりも増大させないように抑制
して動作不良に陥ることを防止でき、ＳＲＡＭセルの全
てのＭＯＳトランジスタおよびデータ記憶保持ノードに
対して電圧ストレスをかけることができる。
【００１４】
【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。図１は、第１実施例に係るＳＲＡＭの一部
を示している。ここでは、スタティック型メモリセルＭ
１、Ｍ２…がｍ行×ｎ列の行列状に配列されたメモリセ
ルアレイにおける２行×１カラム分を代表的に取り出し
て示している。このメモリセルアレイは、行方向に複数
個のブロックに分割されており、二重ワード線方式が採
用されている。このメモリセルアレイにおいて、／ＭＷ
Ｌ１、／ＭＷＬ２は主ワード線選択信号により選択され
る各行の主ワード線、Ｇ１は第１の主ワード線／ＭＷＬ
１の信号と第１のブロック選択信号（セクションデコー
ド信号）／ＳＤ１との論理積処理を行う副ワード線選択
ゲート、ＳＷＬ１はこの副ワード線選択ゲートＧ１の出
力線である副ワード線、Ｇ２は第２の主ワード線／ＭＷ
Ｌ２の信号と第１のブロック選択信号／ＳＤ１との論理
積処理を行う副ワード線選択ゲート、ＳＷＬ２はこの副
ワード線選択ゲートＧ２の出力線である副ワード線、Ｇ
３は第１の主ワード線／ＭＷＬ１の信号と第２のブロッ
ク選択信号／ＳＤ２との論理積処理を行う副ワード線選
択ゲート、ＳＷＬ３はこの副ワード線選択ゲートＧ３の
出力線である副ワード線、Ｇ４は第２の主ワード線／Ｍ
ＷＬ２の信号と第２のブロック選択信号／ＳＤ２との論
理積をとって副ワード線を駆動する副ワード線選択ゲー
ト、ＳＷＬ４はこの副ワード線選択ゲートＧ４の出力線
である副ワード線である。因みに、副ワード線の本数は
ｍ×分割ブロック数である。
に説明する。図１は、第１実施例に係るＳＲＡＭの一部
を示している。ここでは、スタティック型メモリセルＭ
１、Ｍ２…がｍ行×ｎ列の行列状に配列されたメモリセ
ルアレイにおける２行×１カラム分を代表的に取り出し
て示している。このメモリセルアレイは、行方向に複数
個のブロックに分割されており、二重ワード線方式が採
用されている。このメモリセルアレイにおいて、／ＭＷ
Ｌ１、／ＭＷＬ２は主ワード線選択信号により選択され
る各行の主ワード線、Ｇ１は第１の主ワード線／ＭＷＬ
１の信号と第１のブロック選択信号（セクションデコー
ド信号）／ＳＤ１との論理積処理を行う副ワード線選択
ゲート、ＳＷＬ１はこの副ワード線選択ゲートＧ１の出
力線である副ワード線、Ｇ２は第２の主ワード線／ＭＷ
Ｌ２の信号と第１のブロック選択信号／ＳＤ１との論理
積処理を行う副ワード線選択ゲート、ＳＷＬ２はこの副
ワード線選択ゲートＧ２の出力線である副ワード線、Ｇ
３は第１の主ワード線／ＭＷＬ１の信号と第２のブロッ
ク選択信号／ＳＤ２との論理積処理を行う副ワード線選
択ゲート、ＳＷＬ３はこの副ワード線選択ゲートＧ３の
出力線である副ワード線、Ｇ４は第２の主ワード線／Ｍ
ＷＬ２の信号と第２のブロック選択信号／ＳＤ２との論
理積をとって副ワード線を駆動する副ワード線選択ゲー
ト、ＳＷＬ４はこの副ワード線選択ゲートＧ４の出力線
である副ワード線である。因みに、副ワード線の本数は
ｍ×分割ブロック数である。
【００１５】上記メモリセルＭ１、Ｍ２…は、負荷用の
２個の高抵抗Ｒ１、Ｒ２および交差接続された駆動用の
２個のＮＭＯＳトランジスタＱ１、Ｑ２からなるフリッ
プフロップと、このフリップフロップの相補的な２つの
記憶データ保持ノードＮ１、Ｎ２とビット線対（ＢＬ、
／ＢＬ）との間に接続され、ゲートに副ワード線ＳＷＬ
１、ＳＷＬ２…が接続されているトランスファゲート用
の２個のＮＭＯＳトランジスタＱ３およびＱ４とからな
る。このようなメモリセルＭ１、Ｍ２…は、高抵抗負荷
型ＮＭＯＳメモリセルと称されており、ＳＲＡＭの中で
はセルサイズが比較的小さく、６４Ｋビット以上のメモ
リ容量を有するＳＲＡＭセルの主流になっている。
２個の高抵抗Ｒ１、Ｒ２および交差接続された駆動用の
２個のＮＭＯＳトランジスタＱ１、Ｑ２からなるフリッ
プフロップと、このフリップフロップの相補的な２つの
記憶データ保持ノードＮ１、Ｎ２とビット線対（ＢＬ、
／ＢＬ）との間に接続され、ゲートに副ワード線ＳＷＬ
１、ＳＷＬ２…が接続されているトランスファゲート用
の２個のＮＭＯＳトランジスタＱ３およびＱ４とからな
る。このようなメモリセルＭ１、Ｍ２…は、高抵抗負荷
型ＮＭＯＳメモリセルと称されており、ＳＲＡＭの中で
はセルサイズが比較的小さく、６４Ｋビット以上のメモ
リ容量を有するＳＲＡＭセルの主流になっている。
【００１６】１１は各カラムのビット線対（ＢＬ、／Ｂ
Ｌ）に接続され、カラムデコーダ（図示せず）からのカ
ラム選択信号ＣＤにより選択制御されるカラム選択回路
であり、各ビット線対（ＢＬ、／ＢＬ）と共通ビット線
対（ＳＳ、／ＳＳ）との間に接続されたＮＭＯＳトラン
ジスタ対（ＱＴ１、ＱＴ２）のゲートにカラム選択信号
ＣＤが供給されるように構成されている。（ＳＳ、／Ｓ
Ｓ）は複数のカラムの各ビット線対（ＢＬ、／ＢＬ）に
それぞれ対応するカラム選択回路１１を介して共通に接
続されている共通ビット線対である。１２は上記共通ビ
ット線対（ＳＳ、／ＳＳ）に接続されている差動型のセ
ンスアンプ回路、Ｄｏｕｔは読み出しデータ出力、１３
は上記共通ビット線対（ＳＳ、／ＳＳ）に接続されてい
る書き込み回路、ＷＥ＊は書き込みイネーブル信号入力
に基ずいて生成された内部書込み信号、（ＤＩＮ、／Ｄ
ＩＮ）は相補的な書込みデータ入力である。
Ｌ）に接続され、カラムデコーダ（図示せず）からのカ
ラム選択信号ＣＤにより選択制御されるカラム選択回路
であり、各ビット線対（ＢＬ、／ＢＬ）と共通ビット線
対（ＳＳ、／ＳＳ）との間に接続されたＮＭＯＳトラン
ジスタ対（ＱＴ１、ＱＴ２）のゲートにカラム選択信号
ＣＤが供給されるように構成されている。（ＳＳ、／Ｓ
Ｓ）は複数のカラムの各ビット線対（ＢＬ、／ＢＬ）に
それぞれ対応するカラム選択回路１１を介して共通に接
続されている共通ビット線対である。１２は上記共通ビ
ット線対（ＳＳ、／ＳＳ）に接続されている差動型のセ
ンスアンプ回路、Ｄｏｕｔは読み出しデータ出力、１３
は上記共通ビット線対（ＳＳ、／ＳＳ）に接続されてい
る書き込み回路、ＷＥ＊は書き込みイネーブル信号入力
に基ずいて生成された内部書込み信号、（ＤＩＮ、／Ｄ
ＩＮ）は相補的な書込みデータ入力である。
【００１７】１４は各カラムのビット線対に接続されて
いるビット線負荷回路であり、ドレイン・ソース間が電
源電位Ｖｃｃとビット線対（ＢＬ、／ＢＬ）との間に接
続されたビット線負荷用のＮＭＯＳトランジスタ（ＱＬ
１、ＱＬ２）からなる。このトランジスタ（ＱＬ１、Ｑ
Ｌ２）は、各ゲートに別々の制御信号（ＢＬＬ、ＢＬ
Ｒ）が与えられ、それぞれ低インピーダンス状態と高イ
ンピーダンス状態（あるいはオフ状態）とにスイッチン
グ制御されるようになっている。
いるビット線負荷回路であり、ドレイン・ソース間が電
源電位Ｖｃｃとビット線対（ＢＬ、／ＢＬ）との間に接
続されたビット線負荷用のＮＭＯＳトランジスタ（ＱＬ
１、ＱＬ２）からなる。このトランジスタ（ＱＬ１、Ｑ
Ｌ２）は、各ゲートに別々の制御信号（ＢＬＬ、ＢＬ
Ｒ）が与えられ、それぞれ低インピーダンス状態と高イ
ンピーダンス状態（あるいはオフ状態）とにスイッチン
グ制御されるようになっている。
【００１８】次に、上記第１実施例のＳＲＡＭの動作に
ついて説明する。通常の読み出し／書込み動作時には、
アドレス信号に対応するメモリセルの属する主ワード線
（例えば／ＭＷＬ１）の選択信号とアドレス信号に対応
するメモリセルの属するブロックを選択するためのブロ
ック選択信号（例えば／ＳＤ１）とが選択状態となるよ
うに制御され、これらの信号の論理積が副ワード線選択
ゲートＧ１でとられ、この結果、アドレス信号に対応す
るメモリセルの属するブロックのメモリセルに接続され
ている１本の副ワード線（例えばＳＷＬ１）だけが選択
されることになる。また、前記ビット線負荷トランジス
タ（ＱＬ１、ＱＬ２）は別々の制御信号（ＢＬＬ、ＢＬ
Ｒ）によりそれぞれ低インピーダンス状態に制御され、
ビット線対（ＢＬ、／ＢＬ）にそれぞれ所定のバイアス
電位（通常は電源電位ＶｃｃよりもトランジスタＱ１、
Ｑ２の閾値電圧Ｖｔｈだけ低い電位）を印加する。これ
により、ビット線負荷回路１４は、ビット線負荷トラン
ジスタ（ＱＬ１、ＱＬ２）の等価インピーダンスによっ
てビット線電位差△ＶＢＬを設定する抵抗性負荷として
機能し、通常の読み出し／書込み動作時には、基本的に
は、従来のＳＲＡＭと同様の動作が可能になる。
ついて説明する。通常の読み出し／書込み動作時には、
アドレス信号に対応するメモリセルの属する主ワード線
（例えば／ＭＷＬ１）の選択信号とアドレス信号に対応
するメモリセルの属するブロックを選択するためのブロ
ック選択信号（例えば／ＳＤ１）とが選択状態となるよ
うに制御され、これらの信号の論理積が副ワード線選択
ゲートＧ１でとられ、この結果、アドレス信号に対応す
るメモリセルの属するブロックのメモリセルに接続され
ている１本の副ワード線（例えばＳＷＬ１）だけが選択
されることになる。また、前記ビット線負荷トランジス
タ（ＱＬ１、ＱＬ２）は別々の制御信号（ＢＬＬ、ＢＬ
Ｒ）によりそれぞれ低インピーダンス状態に制御され、
ビット線対（ＢＬ、／ＢＬ）にそれぞれ所定のバイアス
電位（通常は電源電位ＶｃｃよりもトランジスタＱ１、
Ｑ２の閾値電圧Ｖｔｈだけ低い電位）を印加する。これ
により、ビット線負荷回路１４は、ビット線負荷トラン
ジスタ（ＱＬ１、ＱＬ２）の等価インピーダンスによっ
てビット線電位差△ＶＢＬを設定する抵抗性負荷として
機能し、通常の読み出し／書込み動作時には、基本的に
は、従来のＳＲＡＭと同様の動作が可能になる。
【００１９】即ち、読み出し時には、内部書き込み信号
ＷＥ＊が非活性状態になることで読み出し動作になる。
まず、ビット線負荷回路１４がビット線対（ＢＬ、／Ｂ
Ｌ）にそれぞれ所定のバイアス電位を印加する。そし
て、アドレス入力信号をデコードすることにより１本の
副ワード線（例えばＳＷＬ１）が選択制御され、一定時
間活性化された特定の副ワード線ＳＷＬ１により選択さ
れたメモリセルのデータはビット線対（ＢＬ、／ＢＬ）
に出力される。この場合、メモリセルからの読み出しデ
ータによりビット線対（ＢＬ、／ＢＬ）のうちの一方が
プルダウンされ、ビット線対（ＢＬ、／ＢＬ）間に電位
差が生じる。一方、カラム選択信号ＣＤによってカラム
選択回路１１が選択制御され、一定時間選択された特定
のカラムの一対のビット線（ＢＬ、／ＢＬ）に現れる電
位差△ＶＢＬ（選択されたメモリセルのデータを反映す
る電位差）が共通ビット線対（ＳＳ、／ＳＳ）を介して
センスアンプ回路１２に入力して増幅され、読み出しデ
ータＤｏｕｔが出力される。
ＷＥ＊が非活性状態になることで読み出し動作になる。
まず、ビット線負荷回路１４がビット線対（ＢＬ、／Ｂ
Ｌ）にそれぞれ所定のバイアス電位を印加する。そし
て、アドレス入力信号をデコードすることにより１本の
副ワード線（例えばＳＷＬ１）が選択制御され、一定時
間活性化された特定の副ワード線ＳＷＬ１により選択さ
れたメモリセルのデータはビット線対（ＢＬ、／ＢＬ）
に出力される。この場合、メモリセルからの読み出しデ
ータによりビット線対（ＢＬ、／ＢＬ）のうちの一方が
プルダウンされ、ビット線対（ＢＬ、／ＢＬ）間に電位
差が生じる。一方、カラム選択信号ＣＤによってカラム
選択回路１１が選択制御され、一定時間選択された特定
のカラムの一対のビット線（ＢＬ、／ＢＬ）に現れる電
位差△ＶＢＬ（選択されたメモリセルのデータを反映す
る電位差）が共通ビット線対（ＳＳ、／ＳＳ）を介して
センスアンプ回路１２に入力して増幅され、読み出しデ
ータＤｏｕｔが出力される。
【００２０】また、書き込み時には、内部書き込み信号
ＷＥ＊が活性化状態になることで書き込み動作になる。
まず、ビット線負荷回路１４がビット線対（ＢＬ、／Ｂ
Ｌ）にそれぞれ所定のバイアス電位を印加する。そし
て、選択された特定の副ワード線およびカラム選択回路
によって選択されるメモリセルに、書込み回路１３によ
って共通ビット線対（ＳＳ、／ＳＳ）に伝達された相補
的な書込みデータが書き込まれる。即ち、一方のビット
線が低電位側電源電位（接地電位）Ｖｓｓまでプルダウ
ンされ、他方のビット線が高電位側電源電位Ｖｃｃまで
プルアップされる。
ＷＥ＊が活性化状態になることで書き込み動作になる。
まず、ビット線負荷回路１４がビット線対（ＢＬ、／Ｂ
Ｌ）にそれぞれ所定のバイアス電位を印加する。そし
て、選択された特定の副ワード線およびカラム選択回路
によって選択されるメモリセルに、書込み回路１３によ
って共通ビット線対（ＳＳ、／ＳＳ）に伝達された相補
的な書込みデータが書き込まれる。即ち、一方のビット
線が低電位側電源電位（接地電位）Ｖｓｓまでプルダウ
ンされ、他方のビット線が高電位側電源電位Ｖｃｃまで
プルアップされる。
【００２１】これに対して、例えばウェハー状態でのバ
ーンインに際して電圧ストレス試験を行う時には、二段
階の操作を行う。まず、第１段階では、ビット線負荷回
路１４の一方のトランジスタＱＬ１を制御信号ＢＬＬに
より高インピーダンス状態に制御して対応する一方のビ
ット線ＢＬにバイアス電位を印加させないようにし、他
方のトランジスタＱＬ２は通常動作時と同様の制御信号
ＢＬＲにより低インピーダンス状態に制御して対応する
他方のビット線／ＢＬにバイアス電位を印加させるよう
にする。そして、全ての主ワード線および全てのブロッ
ク選択信号を選択状態となるように制御し、これによ
り、全ての副ワード線を選択する。
ーンインに際して電圧ストレス試験を行う時には、二段
階の操作を行う。まず、第１段階では、ビット線負荷回
路１４の一方のトランジスタＱＬ１を制御信号ＢＬＬに
より高インピーダンス状態に制御して対応する一方のビ
ット線ＢＬにバイアス電位を印加させないようにし、他
方のトランジスタＱＬ２は通常動作時と同様の制御信号
ＢＬＲにより低インピーダンス状態に制御して対応する
他方のビット線／ＢＬにバイアス電位を印加させるよう
にする。そして、全ての主ワード線および全てのブロッ
ク選択信号を選択状態となるように制御し、これによ
り、全ての副ワード線を選択する。
【００２２】なお、この時、カラム選択回路１１は書込
み状態でなければよく、部分的に選択されていても、全
て非選択状態であってもよい。ここでは、全てのカラム
が非選択状態であるものとする。
み状態でなければよく、部分的に選択されていても、全
て非選択状態であってもよい。ここでは、全てのカラム
が非選択状態であるものとする。
【００２３】また、この時、一方のビット線ＢＬはバイ
アス電位が印加されていないので、一定時間経過すると
ビット線ＢＬの電位は接地電位Ｖｓｓに下がる。従っ
て、例えばメモリセルＭ１に着目すると、内部ノードＮ
１は低電位Ｖｓｓ、内部ノードＮ２は高電位Ｖｃｃ、駆
動用トランジスタＱ１はオン状態、駆動用トランジスタ
Ｑ２はオフ状態、つまり、“０”データの書込み状態と
なる。この状況は、上記メモリセルと同一カラムに接続
されている全てのメモリセルについて同様であるので、
結局、全てのメモリセルに“０”データが書込まれた状
態になることを意味する。この時、全てのメモリセルの
駆動用トランジスタＱ２はオフ状態であるので、他方の
ビット線／ＢＬの電位はＶｃｃ−Ｖｔｈにバイアスさ
れ、このビット線／ＢＬに接続されている負荷用のトラ
ンジスタＱＬ２に電流は流れない。一方、前記したよう
に接地電位Ｖｓｓに下がるビット線ＢＬに接続されてい
る負荷用のトランジスタＱＬ１は高インピーダンス状態
に制御されているので、やはり電流は流れない。従っ
て、全てのメモリセルとビット線負荷回路１４、つま
り、メモリセルアレイに流れる電流は、１Ｍビット程度
のＳＲＡＭでも前記高抵抗負荷（Ｒ１、Ｒ２）の全てを
流れる合計約１μＡ程度に過ぎず、これは、上記ＳＲＡ
Ｍの通常動作時の待機状態の消費電流とほぼ同じに過ぎ
ない。
アス電位が印加されていないので、一定時間経過すると
ビット線ＢＬの電位は接地電位Ｖｓｓに下がる。従っ
て、例えばメモリセルＭ１に着目すると、内部ノードＮ
１は低電位Ｖｓｓ、内部ノードＮ２は高電位Ｖｃｃ、駆
動用トランジスタＱ１はオン状態、駆動用トランジスタ
Ｑ２はオフ状態、つまり、“０”データの書込み状態と
なる。この状況は、上記メモリセルと同一カラムに接続
されている全てのメモリセルについて同様であるので、
結局、全てのメモリセルに“０”データが書込まれた状
態になることを意味する。この時、全てのメモリセルの
駆動用トランジスタＱ２はオフ状態であるので、他方の
ビット線／ＢＬの電位はＶｃｃ−Ｖｔｈにバイアスさ
れ、このビット線／ＢＬに接続されている負荷用のトラ
ンジスタＱＬ２に電流は流れない。一方、前記したよう
に接地電位Ｖｓｓに下がるビット線ＢＬに接続されてい
る負荷用のトランジスタＱＬ１は高インピーダンス状態
に制御されているので、やはり電流は流れない。従っ
て、全てのメモリセルとビット線負荷回路１４、つま
り、メモリセルアレイに流れる電流は、１Ｍビット程度
のＳＲＡＭでも前記高抵抗負荷（Ｒ１、Ｒ２）の全てを
流れる合計約１μＡ程度に過ぎず、これは、上記ＳＲＡ
Ｍの通常動作時の待機状態の消費電流とほぼ同じに過ぎ
ない。
【００２４】この際、メモリセルを構成するトランジス
タＱ１〜Ｑ４および内部ノードＮ１、Ｎ２に対するスト
レスのかかり方を考察する。駆動用トランジスタＱ１お
よびトランスファゲートＱ３はそれぞれゲートが高電位
側電源電位Ｖｃｃ、ソース・ドレインが低電位側電源電
位Ｖｓｓにあるので、それらのゲート酸化膜に高電圧ス
トレスがかかり、内部ノードＮ１を構成する拡散層とＰ
ウェルとの間にも高電圧ストレスがかかる。しかも、こ
の際、全てのメモリセルが選択されているので、全ての
メモリセルにおいて上記駆動用トランジスタＱ１および
トランスファゲートＱ３のゲート酸化膜および内部ノー
ドＮ１を構成する拡散層に高電圧ストレスが同時にかか
るようになるのが、本実施例の特徴である。
タＱ１〜Ｑ４および内部ノードＮ１、Ｎ２に対するスト
レスのかかり方を考察する。駆動用トランジスタＱ１お
よびトランスファゲートＱ３はそれぞれゲートが高電位
側電源電位Ｖｃｃ、ソース・ドレインが低電位側電源電
位Ｖｓｓにあるので、それらのゲート酸化膜に高電圧ス
トレスがかかり、内部ノードＮ１を構成する拡散層とＰ
ウェルとの間にも高電圧ストレスがかかる。しかも、こ
の際、全てのメモリセルが選択されているので、全ての
メモリセルにおいて上記駆動用トランジスタＱ１および
トランスファゲートＱ３のゲート酸化膜および内部ノー
ドＮ１を構成する拡散層に高電圧ストレスが同時にかか
るようになるのが、本実施例の特徴である。
【００２５】電圧ストレス試験時の第２段階では、前記
した第１段階とは逆に、ビット線負荷回路１４の他方の
トランジスタＱＬ２を制御信号ＢＬＲにより高インピー
ダンス状態に制御して対応する他方のビット線／ＢＬに
バイアス電位を印加させないようにし、一方のトランジ
スタＱＬ１は通常動作時と同様の制御信号ＢＬＬにより
低インピーダンス状態に制御して対応する一方のビット
線ＢＬにバイアス電位を印加させるようにする。さら
に、全ての主ワード線および全てのブロック選択信号を
選択状態となるように制御し、これにより、全ての副ワ
ード線を選択する。一定時間経過するとビット線／ＢＬ
の電位は接地電位Ｖｓｓに下がり、全てのメモリセルに
“１”データが書込まれた状態になり、消費電流は通常
動作時の待機状態とほぼ同じに過ぎず、全てのメモリセ
ルにおいて駆動用トランジスタＱＬ２およびトランスフ
ァゲートＱＬ４のゲート酸化膜および内部ノードＮ２を
構成する拡散層に高電圧ストレスが同時にかかるように
なる。
した第１段階とは逆に、ビット線負荷回路１４の他方の
トランジスタＱＬ２を制御信号ＢＬＲにより高インピー
ダンス状態に制御して対応する他方のビット線／ＢＬに
バイアス電位を印加させないようにし、一方のトランジ
スタＱＬ１は通常動作時と同様の制御信号ＢＬＬにより
低インピーダンス状態に制御して対応する一方のビット
線ＢＬにバイアス電位を印加させるようにする。さら
に、全ての主ワード線および全てのブロック選択信号を
選択状態となるように制御し、これにより、全ての副ワ
ード線を選択する。一定時間経過するとビット線／ＢＬ
の電位は接地電位Ｖｓｓに下がり、全てのメモリセルに
“１”データが書込まれた状態になり、消費電流は通常
動作時の待機状態とほぼ同じに過ぎず、全てのメモリセ
ルにおいて駆動用トランジスタＱＬ２およびトランスフ
ァゲートＱＬ４のゲート酸化膜および内部ノードＮ２を
構成する拡散層に高電圧ストレスが同時にかかるように
なる。
【００２６】例えば１Ｍビット程度のＳＲＡＭに対し
て、上記したような電圧ストレス試験時の第１段階およ
び第２段階でそれぞれ６秒間、合計１２秒間、高電圧ス
トレスをＤＣ（直流）的に印加することにより、従来の
バーンイン試験時間１００時間分のストレスを各メモリ
セルに印加することが可能になり、バーンイン試験時間
を従来の約１／１０１６に短縮することが可能になる。
て、上記したような電圧ストレス試験時の第１段階およ
び第２段階でそれぞれ６秒間、合計１２秒間、高電圧ス
トレスをＤＣ（直流）的に印加することにより、従来の
バーンイン試験時間１００時間分のストレスを各メモリ
セルに印加することが可能になり、バーンイン試験時間
を従来の約１／１０１６に短縮することが可能になる。
【００２７】図２は、図１中の主ワード線を、通常動作
時にはアドレスに応じて選択状態にし、電圧ストレス試
験時に全て選択状態に制御するための回路の一例を示し
ている。即ち、ストレス試験信号（ここでは、外部から
のストレス試験信号入力に基ずいてチップ内部で生成さ
れる内部テスト状態選択信号ＴＥＳＴ＊を示してい
る。）とロウデコーダ２１…の出力信号とを二入力ナン
ドゲート２２…に入力してナンドをとり、さらにワード
線駆動回路２３…により反転させて主ワード線選択信号
／ＭＷＬ１、／ＭＷＬ２…としている。これにより、通
常動作時（前記信号ＴＥＳＴ＊が非活性レベル“Ｈ”）
にはロウデコーダ２１…の出力信号に応じた主ワード線
選択信号が得られるが、電圧ストレス試験時（前記信号
ＴＥＳＴ＊が活性レベル“Ｌ”）にはロウデコーダ２１
…の出力信号に拘らず主ワード線選択信号が活性状態
（“Ｌ”レベル）になる。
時にはアドレスに応じて選択状態にし、電圧ストレス試
験時に全て選択状態に制御するための回路の一例を示し
ている。即ち、ストレス試験信号（ここでは、外部から
のストレス試験信号入力に基ずいてチップ内部で生成さ
れる内部テスト状態選択信号ＴＥＳＴ＊を示してい
る。）とロウデコーダ２１…の出力信号とを二入力ナン
ドゲート２２…に入力してナンドをとり、さらにワード
線駆動回路２３…により反転させて主ワード線選択信号
／ＭＷＬ１、／ＭＷＬ２…としている。これにより、通
常動作時（前記信号ＴＥＳＴ＊が非活性レベル“Ｈ”）
にはロウデコーダ２１…の出力信号に応じた主ワード線
選択信号が得られるが、電圧ストレス試験時（前記信号
ＴＥＳＴ＊が活性レベル“Ｌ”）にはロウデコーダ２１
…の出力信号に拘らず主ワード線選択信号が活性状態
（“Ｌ”レベル）になる。
【００２８】また、図１中のブロック選択信号を、通常
動作時にはアドレスに応じて選択状態にし、電圧ストレ
ス試験時に全て選択状態に制御するための回路は、上記
図２の構成に準じて、内部テスト状態選択信号ＴＥＳＴ
＊とカラムデコーダ出力信号の一部（ブロック選択用の
信号）とを二入力ナンドゲート（図示せず）に入力して
ナンドをとり、さらにブロック選択線駆動回路（図示せ
ず）により反転させてブロック選択信号とすることによ
り実現される。
動作時にはアドレスに応じて選択状態にし、電圧ストレ
ス試験時に全て選択状態に制御するための回路は、上記
図２の構成に準じて、内部テスト状態選択信号ＴＥＳＴ
＊とカラムデコーダ出力信号の一部（ブロック選択用の
信号）とを二入力ナンドゲート（図示せず）に入力して
ナンドをとり、さらにブロック選択線駆動回路（図示せ
ず）により反転させてブロック選択信号とすることによ
り実現される。
【００２９】図３は、図２の回路の変形例を示してお
り、主ワード線駆動回路２３…に対する高電位側電源Ｖ
ｃｃの供給を内部テスト状態選択信号ＴＥＳＴ＊により
制御するように構成されており、２１…はロウデコー
ダ、２４…はインバータである。これにより、通常動作
時（前記信号ＴＥＳＴ＊が非活性レベル“Ｈ”）には、
主ワード線駆動回路２３…に対して高電位側電源が供給
されるので、ロウデコーダ２１…の出力信号に応じた主
ワード線選択信号が得られるが、電圧ストレス試験時
（前記信号ＴＥＳＴ＊が活性レベル“Ｌ”）には、主ワ
ード線駆動回路２３…に対して高電位側電源Ｖｃｃが供
給されず、ロウデコーダ２１…の出力信号に拘らず主ワ
ード線選択信号が活性状態（“Ｌ”レベル）になる。図
２の回路では二入力ナンドゲート２２…を用いているの
に対して、図３の回路はインバータ２４…を用いている
ので、図３の回路は通常動作時に高速であるという利点
がある。
り、主ワード線駆動回路２３…に対する高電位側電源Ｖ
ｃｃの供給を内部テスト状態選択信号ＴＥＳＴ＊により
制御するように構成されており、２１…はロウデコー
ダ、２４…はインバータである。これにより、通常動作
時（前記信号ＴＥＳＴ＊が非活性レベル“Ｈ”）には、
主ワード線駆動回路２３…に対して高電位側電源が供給
されるので、ロウデコーダ２１…の出力信号に応じた主
ワード線選択信号が得られるが、電圧ストレス試験時
（前記信号ＴＥＳＴ＊が活性レベル“Ｌ”）には、主ワ
ード線駆動回路２３…に対して高電位側電源Ｖｃｃが供
給されず、ロウデコーダ２１…の出力信号に拘らず主ワ
ード線選択信号が活性状態（“Ｌ”レベル）になる。図
２の回路では二入力ナンドゲート２２…を用いているの
に対して、図３の回路はインバータ２４…を用いている
ので、図３の回路は通常動作時に高速であるという利点
がある。
【００３０】また、上記主ワード線駆動回路２３…に対
する高電位側電源供給の制御と同様に、電圧ストレス試
験時に、ブロック選択線駆動回路（図示せず）および副
ワード線駆動回路（副ワード線選択ゲート）に対する高
電位側電源Ｖｃｃの供給を内部テスト状態選択信号ＴＥ
ＳＴ＊により制御するようにして全てのブロック選択線
および全ての副ワード線を活性状態（“Ｌ”レベル）に
する。この場合、本実施例のＳＲＡＭの半導体基板がＰ
型である場合には、電圧ストレス試験時に、上記ブロッ
ク選択線駆動回路には高電位側電源を供給してもよい。
する高電位側電源供給の制御と同様に、電圧ストレス試
験時に、ブロック選択線駆動回路（図示せず）および副
ワード線駆動回路（副ワード線選択ゲート）に対する高
電位側電源Ｖｃｃの供給を内部テスト状態選択信号ＴＥ
ＳＴ＊により制御するようにして全てのブロック選択線
および全ての副ワード線を活性状態（“Ｌ”レベル）に
する。この場合、本実施例のＳＲＡＭの半導体基板がＰ
型である場合には、電圧ストレス試験時に、上記ブロッ
ク選択線駆動回路には高電位側電源を供給してもよい。
【００３１】なお、上記したように駆動回路に対する高
電位側電源Ｖｃｃの供給を制御することによって、図１
中の副ワード線を、通常動作時にはアドレスに応じて選
択状態にし、高電圧ストレス試験時に全て選択状態に制
御するためには、少なくとも副ワード線駆動回路に対す
る制御を行えばよい。
電位側電源Ｖｃｃの供給を制御することによって、図１
中の副ワード線を、通常動作時にはアドレスに応じて選
択状態にし、高電圧ストレス試験時に全て選択状態に制
御するためには、少なくとも副ワード線駆動回路に対す
る制御を行えばよい。
【００３２】図４は、前記図１のＳＲＡＭにおいて、ビ
ット線負荷制御信号（ＢＬＬ、ＢＬＲ）および図２中あ
るいは図３中の内部テスト状態選択信号／ＴＥＳＴ＊を
生成するための回路の一例を示している。ここで、／Ｔ
ＥＳＴ１は通常動作モードから電圧ストレス試験モード
への遷移を制御するための第１の試験信号入力、／ＴＥ
ＳＴ２はビット線負荷トランジスタ（ＱＬ１、ＱＬ２）
のどちらを高インピーダンス状態に制御するかを決定す
るための第２の試験信号入力である。上記第１の試験信
号入力／ＴＥＳＴ１は、第１のインバータ４１および第
２のインバータ４２を経て前記内部テスト状態選択信号
／ＴＥＳＴ＊となる。上記第１のインバータ４１の出力
および前記第２の試験信号入力／ＴＥＳＴ２は、第１の
二入力ナンドゲート４３に入力し、このナンドゲート４
３の出力が一方のビット線負荷制御信号ＢＬＬとなる。
また、上記第２の試験信号入力／ＴＥＳＴ２は第３のイ
ンバータ４４に入力し、この第３のインバータ４４の出
力および前記第１のインバータ４１の出力は第２の二入
力ナンドゲート４５に入力し、このナンドゲート４５の
出力が他方のビット線負荷制御信号ＢＬＲとなる。これ
により、通常動作時（信号入力／ＴＥＳＴ１が非活性レ
ベル“Ｈ”）には、信号／ＴＥＳＴ＊が非活性レベル
“Ｈ”になり、第２の試験信号入力／ＴＥＳＴ２に拘ら
ずビット線負荷制御信号（ＢＬＬ、ＢＬＲ）は“Ｈ”レ
ベルになる。これに対して、電圧ストレス試験時（信号
入力／ＴＥＳＴ１が活性レベル“Ｌ”）には、信号／Ｔ
ＥＳＴ＊が活性レベル“Ｌ”になり、第２の試験信号入
力／ＴＥＳＴ２が“Ｈ”であるか“Ｌ”であるかに応じ
てビット線負荷制御信号ＢＬＬおよびＢＬＲのいずれか
一方が“Ｌ”レべルになる。
ット線負荷制御信号（ＢＬＬ、ＢＬＲ）および図２中あ
るいは図３中の内部テスト状態選択信号／ＴＥＳＴ＊を
生成するための回路の一例を示している。ここで、／Ｔ
ＥＳＴ１は通常動作モードから電圧ストレス試験モード
への遷移を制御するための第１の試験信号入力、／ＴＥ
ＳＴ２はビット線負荷トランジスタ（ＱＬ１、ＱＬ２）
のどちらを高インピーダンス状態に制御するかを決定す
るための第２の試験信号入力である。上記第１の試験信
号入力／ＴＥＳＴ１は、第１のインバータ４１および第
２のインバータ４２を経て前記内部テスト状態選択信号
／ＴＥＳＴ＊となる。上記第１のインバータ４１の出力
および前記第２の試験信号入力／ＴＥＳＴ２は、第１の
二入力ナンドゲート４３に入力し、このナンドゲート４
３の出力が一方のビット線負荷制御信号ＢＬＬとなる。
また、上記第２の試験信号入力／ＴＥＳＴ２は第３のイ
ンバータ４４に入力し、この第３のインバータ４４の出
力および前記第１のインバータ４１の出力は第２の二入
力ナンドゲート４５に入力し、このナンドゲート４５の
出力が他方のビット線負荷制御信号ＢＬＲとなる。これ
により、通常動作時（信号入力／ＴＥＳＴ１が非活性レ
ベル“Ｈ”）には、信号／ＴＥＳＴ＊が非活性レベル
“Ｈ”になり、第２の試験信号入力／ＴＥＳＴ２に拘ら
ずビット線負荷制御信号（ＢＬＬ、ＢＬＲ）は“Ｈ”レ
ベルになる。これに対して、電圧ストレス試験時（信号
入力／ＴＥＳＴ１が活性レベル“Ｌ”）には、信号／Ｔ
ＥＳＴ＊が活性レベル“Ｌ”になり、第２の試験信号入
力／ＴＥＳＴ２が“Ｈ”であるか“Ｌ”であるかに応じ
てビット線負荷制御信号ＢＬＬおよびＢＬＲのいずれか
一方が“Ｌ”レべルになる。
【００３３】従って、図４の回路を用いて前記したよう
な二段階の電圧ストレス試験を制御するためには、第１
の試験信号入力／ＴＥＳＴ１を“Ｌ”、第２の試験信号
入力／ＴＥＳＴ２を“Ｈ”にすることにより一方のビッ
ト線負荷トランジスタＱＬ１を高インピーダンス状態に
し、所望の電圧ストレスを印加した後、第２の試験信号
入力／ＴＥＳＴ２を“Ｌ”にすることにより他方のビッ
ト線負荷トランジスタＱＬ２を高インピーダンス状態に
し、所望の電圧ストレスを印加し、この後、第１の試験
信号入力／ＴＥＳＴ１を“Ｈ”に戻して通常の読み出し
動作モードに戻すというシーケンスで操作を行えばよ
い。
な二段階の電圧ストレス試験を制御するためには、第１
の試験信号入力／ＴＥＳＴ１を“Ｌ”、第２の試験信号
入力／ＴＥＳＴ２を“Ｈ”にすることにより一方のビッ
ト線負荷トランジスタＱＬ１を高インピーダンス状態に
し、所望の電圧ストレスを印加した後、第２の試験信号
入力／ＴＥＳＴ２を“Ｌ”にすることにより他方のビッ
ト線負荷トランジスタＱＬ２を高インピーダンス状態に
し、所望の電圧ストレスを印加し、この後、第１の試験
信号入力／ＴＥＳＴ１を“Ｈ”に戻して通常の読み出し
動作モードに戻すというシーケンスで操作を行えばよ
い。
【００３４】なお、ストレス試験のための制御信号の供
給方法としては、（ａ）ウェーハ状態の時にＳＲＡＭチ
ップ上の専用のパッドを通して外部から入力する、ある
いは、ウェハーの分割によりＳＲＡＭチップを分離して
パッケージに封入した後に通常動作時には使用されない
専用端子を通して外部から入力する方法のほか、（ｂ）
任意の端子（通常動作時に使用されるものでもよい。）
に通常動作時には使用されない範囲の電圧（例えば電源
電圧以上の所定の電圧）を外部から入力し、この入力を
検知する回路を設けておき、この回路の出力を用いる方
法、（ｃ）通常動作時に使用される複数の端子に通常動
作時には使用されない順序関係で信号を入力し、この入
力を検知する回路を設けておき、この回路の出力を用い
る方法などが考えられる。
給方法としては、（ａ）ウェーハ状態の時にＳＲＡＭチ
ップ上の専用のパッドを通して外部から入力する、ある
いは、ウェハーの分割によりＳＲＡＭチップを分離して
パッケージに封入した後に通常動作時には使用されない
専用端子を通して外部から入力する方法のほか、（ｂ）
任意の端子（通常動作時に使用されるものでもよい。）
に通常動作時には使用されない範囲の電圧（例えば電源
電圧以上の所定の電圧）を外部から入力し、この入力を
検知する回路を設けておき、この回路の出力を用いる方
法、（ｃ）通常動作時に使用される複数の端子に通常動
作時には使用されない順序関係で信号を入力し、この入
力を検知する回路を設けておき、この回路の出力を用い
る方法などが考えられる。
【００３５】ここで、前記第１の試験信号入力／ＴＥＳ
Ｔ１および第２の試験信号入力／ＴＥＳＴ２の与え方の
一具体例について説明する。（ａ）ウェハー状態でバー
ンインする場合には、ＳＲＡＭチップ上に第１の試験信
号入力／ＴＥＳＴ１のための専用のパッドを設け、第２
の試験信号入力／ＴＥＳＴ２のためには、専用のパッド
を設ける、あるいは、通常動作時に使用されるアドレス
データ入力用パッドと兼用する。そして、パッドにテス
ターのプローブカードから第１の試験信号／ＴＥＳＴ１
を入力する。この際、プローブカードに必要なピンは、
高電位電源Ｖｃｃ、低電位電源Ｖｓｓ、第１の試験信号
入力／ＴＥＳＴ１、第２の試験信号入力／ＴＥＳＴ２、
チップ選択信号入力ＣＥの５ピンであり、ピン数が少な
くて済む。また、ストレス試験の第１段階が数秒、第２
段階も数秒で済み、ほぼＤＣ的な緩やかなタイミングで
よく、テストパターン発生器の単純化、低廉化を図るこ
とが可能になる。さらに、試験時間が１チップ当り１０
秒程度と短いので、ウェハー状態で１チップ乃至数チッ
プづつ同時に試験しても、スループットが十分良い。
（ｂ）ＳＲＡＭチップをパッケージに封入した後にバー
ンインする場合には、第１の試験信号／ＴＥＳＴ１とし
て、高電源電圧入力検知回路の出力、あるいは、通常動
作時に使用されるアドレスデータ入力ピン、あるいは、
任意の制御入力ピンに所定の電圧以上の電圧が印加され
たことを検出する回路の出力を用いることにより、スト
レス試験専用の特別のピンを設ける必要がない。
Ｔ１および第２の試験信号入力／ＴＥＳＴ２の与え方の
一具体例について説明する。（ａ）ウェハー状態でバー
ンインする場合には、ＳＲＡＭチップ上に第１の試験信
号入力／ＴＥＳＴ１のための専用のパッドを設け、第２
の試験信号入力／ＴＥＳＴ２のためには、専用のパッド
を設ける、あるいは、通常動作時に使用されるアドレス
データ入力用パッドと兼用する。そして、パッドにテス
ターのプローブカードから第１の試験信号／ＴＥＳＴ１
を入力する。この際、プローブカードに必要なピンは、
高電位電源Ｖｃｃ、低電位電源Ｖｓｓ、第１の試験信号
入力／ＴＥＳＴ１、第２の試験信号入力／ＴＥＳＴ２、
チップ選択信号入力ＣＥの５ピンであり、ピン数が少な
くて済む。また、ストレス試験の第１段階が数秒、第２
段階も数秒で済み、ほぼＤＣ的な緩やかなタイミングで
よく、テストパターン発生器の単純化、低廉化を図るこ
とが可能になる。さらに、試験時間が１チップ当り１０
秒程度と短いので、ウェハー状態で１チップ乃至数チッ
プづつ同時に試験しても、スループットが十分良い。
（ｂ）ＳＲＡＭチップをパッケージに封入した後にバー
ンインする場合には、第１の試験信号／ＴＥＳＴ１とし
て、高電源電圧入力検知回路の出力、あるいは、通常動
作時に使用されるアドレスデータ入力ピン、あるいは、
任意の制御入力ピンに所定の電圧以上の電圧が印加され
たことを検出する回路の出力を用いることにより、スト
レス試験専用の特別のピンを設ける必要がない。
【００３６】図５は、上記のような任意の制御入力ピン
に所定の電圧以上の電圧が印加されたことを検出する回
路の一例である三値制御回路を示している。ここで、５
１は１つの制御入力ピン（例えばあるアドレス入力ピ
ン）であり、このアドレス入力ピン５１と接地電位Ｖｓ
ｓとの間には、２個のＰチャネルＭＯＳトランジスタ５
２、５３および１個のＮチャネルＭＯＳトランジスタ５
４が直列に接続されている。そして、上記トランジスタ
５２はゲート・ドレイン相互が接続され、トランジスタ
５３、５４のゲートには電源電位Ｖｃｃが供給されてい
る。また、トランジスタ５３および５４の直列接続点に
は、インバータ５５が接続されている。
に所定の電圧以上の電圧が印加されたことを検出する回
路の一例である三値制御回路を示している。ここで、５
１は１つの制御入力ピン（例えばあるアドレス入力ピ
ン）であり、このアドレス入力ピン５１と接地電位Ｖｓ
ｓとの間には、２個のＰチャネルＭＯＳトランジスタ５
２、５３および１個のＮチャネルＭＯＳトランジスタ５
４が直列に接続されている。そして、上記トランジスタ
５２はゲート・ドレイン相互が接続され、トランジスタ
５３、５４のゲートには電源電位Ｖｃｃが供給されてい
る。また、トランジスタ５３および５４の直列接続点に
は、インバータ５５が接続されている。
【００３７】このような三値制御回路において、アドレ
ス入力ピン５１に通常の“Ｈ”レベル（Ｖｃｃ）や
“Ｌ”レベル（Ｖｓｓ）の電位が印加される場合、トラ
ンジスタ５２はオフ状態となり、インバータ５５の入力
ノードの電位はオン状態のトランジスタ５４により
“Ｌ”に設定される。このため、インバータ５５から出
力される第１のストレス試験信号／ＴＥＳＴ１は“Ｈ”
（非活性状態）になる。
ス入力ピン５１に通常の“Ｈ”レベル（Ｖｃｃ）や
“Ｌ”レベル（Ｖｓｓ）の電位が印加される場合、トラ
ンジスタ５２はオフ状態となり、インバータ５５の入力
ノードの電位はオン状態のトランジスタ５４により
“Ｌ”に設定される。このため、インバータ５５から出
力される第１のストレス試験信号／ＴＥＳＴ１は“Ｈ”
（非活性状態）になる。
【００３８】これに対して、アドレス入力ピン５１に電
源電位Ｖｃｃより高い制御電圧（Ｖｃｃ＋２Ｖｔｈｐ以
上、ＶｔｈｐはＰチャネルＭＯＳトランジスタの閾値電
圧）が印加された場合、トランジスタ５２がオンしてイ
ンバータ５５の入力ノードの電位がＶｃｃ以上となり、
インバータ５５から出力される第１のストレス試験信号
／ＴＥＳＴ１は“Ｌ”（活性状態）になる。
源電位Ｖｃｃより高い制御電圧（Ｖｃｃ＋２Ｖｔｈｐ以
上、ＶｔｈｐはＰチャネルＭＯＳトランジスタの閾値電
圧）が印加された場合、トランジスタ５２がオンしてイ
ンバータ５５の入力ノードの電位がＶｃｃ以上となり、
インバータ５５から出力される第１のストレス試験信号
／ＴＥＳＴ１は“Ｌ”（活性状態）になる。
【００３９】図６は、図１中のビット線負荷回路１４の
変形例を示している。これは、前記したビット線負荷用
のＮＭＯＳトランジスタＱＬ１およびＱＬ２にそれぞれ
並列にＰＭＯＳトランジスタＱＬ３およびＱＬ４が接続
されたものであり、このＰＭＯＳトランジスタＱＬ３お
よびＱＬ４はそれぞれ対応して前記ビット線負荷制御信
号ＢＬＲおよびＢＬＬがゲートに与えられる。これによ
り、ストレス試験時に低インピーダンス状態になるＮＭ
ＯＳトランジスタに並列接続されているＰＭＯＳトラン
ジスタが低インピーダンス状態となるように制御され
る。
変形例を示している。これは、前記したビット線負荷用
のＮＭＯＳトランジスタＱＬ１およびＱＬ２にそれぞれ
並列にＰＭＯＳトランジスタＱＬ３およびＱＬ４が接続
されたものであり、このＰＭＯＳトランジスタＱＬ３お
よびＱＬ４はそれぞれ対応して前記ビット線負荷制御信
号ＢＬＲおよびＢＬＬがゲートに与えられる。これによ
り、ストレス試験時に低インピーダンス状態になるＮＭ
ＯＳトランジスタに並列接続されているＰＭＯＳトラン
ジスタが低インピーダンス状態となるように制御され
る。
【００４０】このようにＰＭＯＳトランジスタＱＬ３お
よびＱＬ４の作用は、通常の読み出し動作時にはビット
線電位をＶｃｃ−Ｖｔｈのレベルにバイアスし、ストレ
ス試験時には、高電位になる側の一方のビット線の電位
を通常の読み出し動作時よりも高いＶｃｃ電位にする。
これにより、ＳＲＡＭセル内にかかるストレスを強く
し、バーンイン時間をさらに短縮する効果がある。
よびＱＬ４の作用は、通常の読み出し動作時にはビット
線電位をＶｃｃ−Ｖｔｈのレベルにバイアスし、ストレ
ス試験時には、高電位になる側の一方のビット線の電位
を通常の読み出し動作時よりも高いＶｃｃ電位にする。
これにより、ＳＲＡＭセル内にかかるストレスを強く
し、バーンイン時間をさらに短縮する効果がある。
【００４１】次に、第２実施例のＳＲＡＭについて、前
記図１を参照しながら説明する。前記第１実施例のＳＲ
ＡＭでは、ストレス試験時にカラム選択信号ＣＤをオフ
状態にしてカラム選択回路１１を全て非選択状態にした
が、この第２実施例では、ストレス試験時には前記主ワ
ード線選択信号およびブロック選択信号と同様にカラム
選択信号ＣＤも全て選択状態にするための制御回路を設
けておき、かつ、ストレス試験時には書込み回路１３を
書込み状態にする。また、前記第１実施例のＳＲＡＭで
は、ストレス試験時にはビット線負荷トランジスタＱＬ
１およびＱＬ２のいずれか一方を高インピーダンス状態
（あるいはオフ状態）にしたが、この第２実施例では、
ストレス試験時にはビット線負荷トランジスタＱＬ１お
よびＱＬ２を共に高インピーダンス状態に制御するよう
に制御回路を構成しており、その他の点は第１実施例と
同じである。
記図１を参照しながら説明する。前記第１実施例のＳＲ
ＡＭでは、ストレス試験時にカラム選択信号ＣＤをオフ
状態にしてカラム選択回路１１を全て非選択状態にした
が、この第２実施例では、ストレス試験時には前記主ワ
ード線選択信号およびブロック選択信号と同様にカラム
選択信号ＣＤも全て選択状態にするための制御回路を設
けておき、かつ、ストレス試験時には書込み回路１３を
書込み状態にする。また、前記第１実施例のＳＲＡＭで
は、ストレス試験時にはビット線負荷トランジスタＱＬ
１およびＱＬ２のいずれか一方を高インピーダンス状態
（あるいはオフ状態）にしたが、この第２実施例では、
ストレス試験時にはビット線負荷トランジスタＱＬ１お
よびＱＬ２を共に高インピーダンス状態に制御するよう
に制御回路を構成しており、その他の点は第１実施例と
同じである。
【００４２】この第２実施例のＤＲＡＭの動作は、基本
的には前記第１実施例のＳＲＡＭの動作と同様に行われ
るのでその説明を簡略化し、以下、特徴的な動作につい
て説明する。即ち、ストレス試験時には、ビット線負荷
トランジスタＱＬ１およびＱＬ２が共に高インピーダン
ス状態に制御され、書込み回路１３が書込み状態にさ
れ、カラム選択回路１１が全て選択状態にされるので、
書込みデータを“１”あるいは“０”とすることによ
り、全てのメモリセルに“１”あるいは“０”のデータ
が同時に書込まれるようになり、全てのメモリセルに同
時にストレスがかかることになる。この時、ビット線負
荷回路１１が高インピーダンス状態にされているので、
ストレス試験時にビット線負荷回路１１に電流が流れな
い。
的には前記第１実施例のＳＲＡＭの動作と同様に行われ
るのでその説明を簡略化し、以下、特徴的な動作につい
て説明する。即ち、ストレス試験時には、ビット線負荷
トランジスタＱＬ１およびＱＬ２が共に高インピーダン
ス状態に制御され、書込み回路１３が書込み状態にさ
れ、カラム選択回路１１が全て選択状態にされるので、
書込みデータを“１”あるいは“０”とすることによ
り、全てのメモリセルに“１”あるいは“０”のデータ
が同時に書込まれるようになり、全てのメモリセルに同
時にストレスがかかることになる。この時、ビット線負
荷回路１１が高インピーダンス状態にされているので、
ストレス試験時にビット線負荷回路１１に電流が流れな
い。
【００４３】この第２実施例によれば、基本的には前記
第１実施例と同様の効果が得られ、しかも、ストレス試
験時にビット線負荷トランジスタＱＬ１およびＱＬ２を
一方づつ高インピーダンス状態に制御する必要がなく全
てのビット線負荷トランジスタを高インピーダンス状態
に制御すればよいので、このための制御回路の構成が簡
単になり、また、通常の書込みデータ入力を全メモリセ
ルへのデータ書込み制御と兼用できる利点もある。
第１実施例と同様の効果が得られ、しかも、ストレス試
験時にビット線負荷トランジスタＱＬ１およびＱＬ２を
一方づつ高インピーダンス状態に制御する必要がなく全
てのビット線負荷トランジスタを高インピーダンス状態
に制御すればよいので、このための制御回路の構成が簡
単になり、また、通常の書込みデータ入力を全メモリセ
ルへのデータ書込み制御と兼用できる利点もある。
【００４４】次に、第３実施例のＳＲＡＭについて説明
する。前記第１実施例のＳＲＡＭでは、Ｖｃｃ電源とビ
ット線対との間にビット線負荷トランジスタＱＬ１およ
びＱＬ２を挿入し、ストレス試験時にビット線負荷トラ
ンジスタＱＬ１およびＱＬ２のいずれか一方を高インピ
ーダンス状態（あるいはオフ状態）に制御したが、この
第３実施例では、ストレス試験時にビット線負荷トラン
ジスタＱＬ１およびＱＬ２を共に低インピーダンス状態
に制御すると共に、図７に示すように、ビット線負荷ト
ランジスタＱＬ１およびＱＬ２の各一端側をＶｃｃ電源
からこれより低い電位を発生するバイアス電位発生回路
７１の出力ノードあるいは接地ノードに切換え接続する
ように構成しており、その他は図１と同じである。
する。前記第１実施例のＳＲＡＭでは、Ｖｃｃ電源とビ
ット線対との間にビット線負荷トランジスタＱＬ１およ
びＱＬ２を挿入し、ストレス試験時にビット線負荷トラ
ンジスタＱＬ１およびＱＬ２のいずれか一方を高インピ
ーダンス状態（あるいはオフ状態）に制御したが、この
第３実施例では、ストレス試験時にビット線負荷トラン
ジスタＱＬ１およびＱＬ２を共に低インピーダンス状態
に制御すると共に、図７に示すように、ビット線負荷ト
ランジスタＱＬ１およびＱＬ２の各一端側をＶｃｃ電源
からこれより低い電位を発生するバイアス電位発生回路
７１の出力ノードあるいは接地ノードに切換え接続する
ように構成しており、その他は図１と同じである。
【００４５】この第３実施例のＤＲＡＭによれば、スト
レス試験時には、ビット線対（ＢＬ、ＢＬ）がビット線
負荷トランジスタＱＬ１およびＱＬ２を介してバイアス
電位発生回路７１の出力ノードに接続されて通常動作時
のバイアスレベルよりも低レベルになるので、全てのワ
ード線あるいは通常動作時に選択される本数以上のワー
ド線に電圧ストレスをかけることにより、全てのメモリ
セルのトランスファゲートのゲート・ドレイン間に同時
にストレスがかかることになる。この時、ビット線対
（ＢＬ、／ＢＬ）は低レベルであるので、ビット線負荷
回路１１に電流が殆んど流れない。
レス試験時には、ビット線対（ＢＬ、ＢＬ）がビット線
負荷トランジスタＱＬ１およびＱＬ２を介してバイアス
電位発生回路７１の出力ノードに接続されて通常動作時
のバイアスレベルよりも低レベルになるので、全てのワ
ード線あるいは通常動作時に選択される本数以上のワー
ド線に電圧ストレスをかけることにより、全てのメモリ
セルのトランスファゲートのゲート・ドレイン間に同時
にストレスがかかることになる。この時、ビット線対
（ＢＬ、／ＢＬ）は低レベルであるので、ビット線負荷
回路１１に電流が殆んど流れない。
【００４６】次に、第４実施例のＳＲＡＭについて説明
する。この第４実施例では、前記第１実施例のＳＲＡＭ
と比べて、図８に示すように、各ビット線対とＶｓｓ電
位との間にスイッチ用のＮＭＯＳトランジスタ８１、８
２を接続しておき、一方のビット線側に接続されている
スイッチ用トランジスタ８１群の各ゲート、他方のビッ
ト線側に接続されているスイッチ用トランジスタ８２群
の各ゲートに別々のあるいは同じ制御信号を与える制御
回路８３を有している点が異なり、その他は図１と同じ
である。上記制御回路８３は、通常動作時には上記スイ
ッチ用トランジスタ群を全てオフ状態に制御し、ストレ
ス試験時には、これらのスイッチ用トランジスタ群の任
意の一方あるいは両方をオン状態に制御するように構成
されており、前記図４の制御回路に準じて構成可能であ
る。
する。この第４実施例では、前記第１実施例のＳＲＡＭ
と比べて、図８に示すように、各ビット線対とＶｓｓ電
位との間にスイッチ用のＮＭＯＳトランジスタ８１、８
２を接続しておき、一方のビット線側に接続されている
スイッチ用トランジスタ８１群の各ゲート、他方のビッ
ト線側に接続されているスイッチ用トランジスタ８２群
の各ゲートに別々のあるいは同じ制御信号を与える制御
回路８３を有している点が異なり、その他は図１と同じ
である。上記制御回路８３は、通常動作時には上記スイ
ッチ用トランジスタ群を全てオフ状態に制御し、ストレ
ス試験時には、これらのスイッチ用トランジスタ群の任
意の一方あるいは両方をオン状態に制御するように構成
されており、前記図４の制御回路に準じて構成可能であ
る。
【００４７】この第４実施例のＳＲＡＭによれば、スト
レス試験に際して、ビット線負荷回路をそれぞれオフ状
態に制御しておき、全てのカラム選択回路をそれぞれ非
選択状態に制御しておき、任意の一方のスイッチ用トラ
ンジスタ群をオンさせるように制御することにより、任
意の一方のビット線群をＶｓｓ電位に設定することが可
能になり、また、前記スイッチ用トランジスタ群を全て
オンさせるように制御することにより、全てのビット線
の電位をＶｓｓ電位に設定することが可能になる。従っ
て、カラム選択回路の選択制御を必要とせずに、第３実
施例と同様の効果が得られる。
レス試験に際して、ビット線負荷回路をそれぞれオフ状
態に制御しておき、全てのカラム選択回路をそれぞれ非
選択状態に制御しておき、任意の一方のスイッチ用トラ
ンジスタ群をオンさせるように制御することにより、任
意の一方のビット線群をＶｓｓ電位に設定することが可
能になり、また、前記スイッチ用トランジスタ群を全て
オンさせるように制御することにより、全てのビット線
の電位をＶｓｓ電位に設定することが可能になる。従っ
て、カラム選択回路の選択制御を必要とせずに、第３実
施例と同様の効果が得られる。
【００４８】なお、前記各実施例において、前記ストレ
ス試験信号印加用パッドとしては、ボンディング・パッ
ドでもよいが、これに限らず、ＳＲＡＭをウェハー状態
のままでバーンインする場合には、テスターのプローブ
カードの触針に接触してストレス試験信号が印加可能な
構造であればよく、ウェハーからＳＲＡＭチップを分離
した後にパッケージングした状態でバーンインを行なう
場合には、パッケージングに際してチップ外部の配線と
接続可能な構造であればよい。
ス試験信号印加用パッドとしては、ボンディング・パッ
ドでもよいが、これに限らず、ＳＲＡＭをウェハー状態
のままでバーンインする場合には、テスターのプローブ
カードの触針に接触してストレス試験信号が印加可能な
構造であればよく、ウェハーからＳＲＡＭチップを分離
した後にパッケージングした状態でバーンインを行なう
場合には、パッケージングに際してチップ外部の配線と
接続可能な構造であればよい。
【００４９】また、上記ＳＲＡＭをウェハー状態のまま
でバーンインする場合には、前記ストレス試験用パッド
を複数個のチップで共用し、この共用パッドと複数個の
チップとの間を接続するための配線をウェハーの例えば
ダイシングライン領域上に形成するようにしてもよい。
でバーンインする場合には、前記ストレス試験用パッド
を複数個のチップで共用し、この共用パッドと複数個の
チップとの間を接続するための配線をウェハーの例えば
ダイシングライン領域上に形成するようにしてもよい。
【００５０】ここで、上記ＳＲＡＭをウェハー状態のま
までバーンインする場合の利点を述べる。前記実施例で
説明したように、バーンインの効率が著しく向上し、バ
ーンインに要する時間を著しく短縮できることから、ウ
ェハー状態のままで複数個のＳＲＡＭチップに対して同
時にバーンインを行うことにより、高温仕様のプローバ
とプローブカードを用いて電圧ストレスを印加すること
が可能になり、ウェハープロセス直後のダイソートの前
や後に簡便にバーンインすることが可能になる。従っ
て、現在行われているようにアセンブリが済んでパッケ
ージに収納された最終製品の形態での長時間のバーンイ
ンが必要なくなる、あるいは、その時間を大幅に短縮す
ることが可能になる。換言すれば、バーンイン装置を大
規模に縮小することができ、バーンイン装置の設備投資
とその設置場所およびテスト時間を節約し、半導体集積
回路の製造コストの大幅な低減を図ることができる。勿
論、ウェハー状態で電気的、熱的なストレスをかけるこ
とができる新規なバーンイン装置は必要になるが、この
装置は従来のバーンイン装置よりもはるかに簡便かつ小
型で済み、省スペースも可能になる。また、ウェハー段
階で不良品となったものを不良として処理できること
は、従来のアセンブリされた段階でバーンインする方法
においては、アセンブリまで進んで製造費のかさんだ段
階で不良品となったものを不良として処理しなければな
らず、ダイソート時に不良として処理される不良チップ
と比べて著しく損失が大きいという問題を解決できる。
また、ダイソートテストとは別に、一定時間ストレスを
印加する過程を挿入して弱いトランジスタを予め弾き出
した後にダイソートを行うようにすれば、ダイソート中
にはストレスを印加しないで済み、テスタを止める必要
がなくなり、設備の有効な活用を図ることができる。さ
らに、冗長回路を備えたＳＲＡＭの場合は、ウェハー状
態でのバーンインをダイソート前に行えば、従来は不良
品となっていたバーンインでのスクリーニング分を救済
することが可能になり、チップの歩留り向上を期待で
き、工程の後の方での不良を削減できるという面からも
大幅なコストダウンの効果も期待できる。
までバーンインする場合の利点を述べる。前記実施例で
説明したように、バーンインの効率が著しく向上し、バ
ーンインに要する時間を著しく短縮できることから、ウ
ェハー状態のままで複数個のＳＲＡＭチップに対して同
時にバーンインを行うことにより、高温仕様のプローバ
とプローブカードを用いて電圧ストレスを印加すること
が可能になり、ウェハープロセス直後のダイソートの前
や後に簡便にバーンインすることが可能になる。従っ
て、現在行われているようにアセンブリが済んでパッケ
ージに収納された最終製品の形態での長時間のバーンイ
ンが必要なくなる、あるいは、その時間を大幅に短縮す
ることが可能になる。換言すれば、バーンイン装置を大
規模に縮小することができ、バーンイン装置の設備投資
とその設置場所およびテスト時間を節約し、半導体集積
回路の製造コストの大幅な低減を図ることができる。勿
論、ウェハー状態で電気的、熱的なストレスをかけるこ
とができる新規なバーンイン装置は必要になるが、この
装置は従来のバーンイン装置よりもはるかに簡便かつ小
型で済み、省スペースも可能になる。また、ウェハー段
階で不良品となったものを不良として処理できること
は、従来のアセンブリされた段階でバーンインする方法
においては、アセンブリまで進んで製造費のかさんだ段
階で不良品となったものを不良として処理しなければな
らず、ダイソート時に不良として処理される不良チップ
と比べて著しく損失が大きいという問題を解決できる。
また、ダイソートテストとは別に、一定時間ストレスを
印加する過程を挿入して弱いトランジスタを予め弾き出
した後にダイソートを行うようにすれば、ダイソート中
にはストレスを印加しないで済み、テスタを止める必要
がなくなり、設備の有効な活用を図ることができる。さ
らに、冗長回路を備えたＳＲＡＭの場合は、ウェハー状
態でのバーンインをダイソート前に行えば、従来は不良
品となっていたバーンインでのスクリーニング分を救済
することが可能になり、チップの歩留り向上を期待で
き、工程の後の方での不良を削減できるという面からも
大幅なコストダウンの効果も期待できる。
【００５１】なお、上記各実施例では、メモリセルＭ
１、Ｍ２…として４トランジスタ型のセルを用いたが、
負荷用の２個の高抵抗Ｒ１、Ｒ２に代えてそれぞれＰＭ
ＯＳトランジスタを用いたＣＭＯＳフリップフロップ型
のＳＲＡＭセルを用いた場合にも、本発明の効果が得ら
れる。
１、Ｍ２…として４トランジスタ型のセルを用いたが、
負荷用の２個の高抵抗Ｒ１、Ｒ２に代えてそれぞれＰＭ
ＯＳトランジスタを用いたＣＭＯＳフリップフロップ型
のＳＲＡＭセルを用いた場合にも、本発明の効果が得ら
れる。
【００５２】なお、上記実施例では、バーンインに際し
ての電圧ストレス試験を例にとって説明したが、本発明
は、温度加速に関係なく電圧ストレス試験を行う場合に
も有効であることはいうまでもない。
ての電圧ストレス試験を例にとって説明したが、本発明
は、温度加速に関係なく電圧ストレス試験を行う場合に
も有効であることはいうまでもない。
【００５３】
【発明の効果】上述したように本発明のＳＲＡＭによれ
ば、ＳＲＡＭセルの電圧ストレス試験に際して、全ての
ワード線あるいは通常動作時に選択される本数以上のワ
ード線に一斉に電圧ストレスを印加する場合に、総ビッ
ト線電流を通常動作時よりも増大させないように抑制し
て動作不良に陥ることを防止できる。また、ＳＲＡＭセ
ルの全てのＭＯＳトランジスタおよびデータ記憶保持ノ
ードに対して電圧ストレスをかけることができ、ＳＲＡ
Ｍ特有の構成を持つメモリセルの電圧ストレス試験に好
適でスクリーニングの効率を著しく向上させることがで
きる。
ば、ＳＲＡＭセルの電圧ストレス試験に際して、全ての
ワード線あるいは通常動作時に選択される本数以上のワ
ード線に一斉に電圧ストレスを印加する場合に、総ビッ
ト線電流を通常動作時よりも増大させないように抑制し
て動作不良に陥ることを防止できる。また、ＳＲＡＭセ
ルの全てのＭＯＳトランジスタおよびデータ記憶保持ノ
ードに対して電圧ストレスをかけることができ、ＳＲＡ
Ｍ特有の構成を持つメモリセルの電圧ストレス試験に好
適でスクリーニングの効率を著しく向上させることがで
きる。
【図１】本発明の第１実施例に係るＳＲＡＭの一部を示
す回路図。
す回路図。
【図２】図１中の主ワード線を選択駆動するための回路
の一例を示す図。
の一例を示す図。
【図３】図２の回路の変形例を示す回路図。
【図４】図１中のビット線負荷制御信号および図２中、
図３中の内部テスト状態選択信号を生成するための回路
の一例を示す図。
図３中の内部テスト状態選択信号を生成するための回路
の一例を示す図。
【図５】図３中、図４中のストレス試験信号を生成する
ための回路の一例を示す図。
ための回路の一例を示す図。
【図６】図１中のビット線負荷回路の変形例を示す図・
【図７】本発明の第３実施例に係るＳＲＡＭの一部を示
す回路図。
す回路図。
【図８】本発明の第４実施例に係るＳＲＡＭの一部を示
す回路図。
す回路図。
【図９】ＳＲＡＭにおける高抵抗負荷型メモリセルを示
す回路図。
す回路図。
Ｍ１、Ｍ２…スタティック型メモリセル、Ｑ１、Ｑ２…
メモリセルの駆動用トランジスタ、Ｒ１、Ｒ２…メモリ
セルの高抵抗負荷、Ｑ３、Ｑ４…メモリセルのトランス
ファゲート、／ＭＷＬ１、／ＭＷＬ２…主ワード線、Ｓ
ＷＬ１〜ＳＷＬ４…副ワード線、ＢＬ、／ＢＬ…ビット
線、ＳＳ、／ＳＳ…共通ビット線、１１…ビット線負荷
回路、１２…センスアンプ、１３…書込み回路、１４…
カラム選択回路、Ｄｏｕｔ…読み出しデータ出力、ＤＩ
Ｎ、／ＤＩＮ…書き込みデータ入力、ＷＥ＊…内部書込
み信号、ＣＤ…カラム選択信号、ＢＬＬ、ＢＬＲ…ビッ
ト線負荷制御信号、ＱＬ１、ＱＬ２…ビット線負荷トラ
ンジスタ。
メモリセルの駆動用トランジスタ、Ｒ１、Ｒ２…メモリ
セルの高抵抗負荷、Ｑ３、Ｑ４…メモリセルのトランス
ファゲート、／ＭＷＬ１、／ＭＷＬ２…主ワード線、Ｓ
ＷＬ１〜ＳＷＬ４…副ワード線、ＢＬ、／ＢＬ…ビット
線、ＳＳ、／ＳＳ…共通ビット線、１１…ビット線負荷
回路、１２…センスアンプ、１３…書込み回路、１４…
カラム選択回路、Ｄｏｕｔ…読み出しデータ出力、ＤＩ
Ｎ、／ＤＩＮ…書き込みデータ入力、ＷＥ＊…内部書込
み信号、ＣＤ…カラム選択信号、ＢＬＬ、ＢＬＲ…ビッ
ト線負荷制御信号、ＱＬ１、ＱＬ２…ビット線負荷トラ
ンジスタ。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/8244 27/11 Ｇ０１Ｒ 31/28 Ｂ (72)発明者 落井 清文 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝総合研究所内 (56)参考文献 特開 平３−276500（ＪＰ，Ａ) 特開 平１−238000（ＪＰ，Ａ) 特開 平２−3148（ＪＰ，Ａ)
Claims (13)
- 【請求項１】 複数のワード線およびこれに直交する複
数のビット線対と、このワード線とビット線対との交差
部に設けられ、上記ワード線により選択制御され、記憶
データを上記ビット線対との間で転送する行列状に配列
されたｍ×ｎ個のスタティック型メモリセルと、通常動
作時には入力アドレスに応じて１メモリサイクルに所定
の本数のワード線を選択し、電圧ストレス試験時には全
てのワード線あるいは通常動作時より多くの本数のワー
ド線を同時に選択するように制御されるワード線駆動回
路と、前記各カラムのビット線対に接続され、カラム選
択信号により選択制御されるカラム選択回路と、このカ
ラム選択回路を介して前記ビット線対に接続されたセン
スアンプ回路と、上記カラム選択回路を介して前記ビッ
ト線対に接続され、書込みデータ入力に応じて前記ビッ
ト線対に転送するためのデータを出力する書込み回路
と、前記各カラムのビット線対にそれぞれ接続されたビ
ット線負荷トランジスタを有し、通常動作時には所定の
バイアス電位をビット線対に印加し、電圧ストレス試験
時にはビット線対の少なくとも一方にバイアス電位を印
加しないように制御されるビット線負荷回路とを具備す
ることを特徴とするスタティック型半導体記憶装置。 - 【請求項２】 請求項１記載のスタティック型半導体記
憶装置において、前記ワード線はメモリセルアレイに共
通に設けられた主ワード線および上記メモリセルアレイ
のブロック毎に設けられた副ワード線からなる二重ワー
ド線のうちの副ワード線であり、前記ワード線駆動回路
は、上記主ワード線を駆動するための主ワード線駆動回
路と前記メモリセルアレイのブロックを選択するための
ブロック選択線駆動回路とこれらの両駆動回路の出力信
号の論理積をとって副ワード線を駆動する副ワード線駆
動回路を有することを特徴とするスタティック型半導体
記憶装置。 - 【請求項３】 請求項２記載のスタティック型半導体記
憶装置において、前記ワード線駆動回路は、電圧ストレ
ス試験時に、少なくとも前記副ワード線駆動回路の動作
電源の供給が制御されることにより、全ての副ワード線
あるいは通常動作時より多くの本数の副ワード線を同時
に選択するように制御されることを特徴とするスタティ
ック型半導体記憶装置。 - 【請求項４】 請求項１乃至３のいずれか１項に記載の
スタティック型半導体記憶装置において、電圧ストレス
試験時に、前記ビット線対にそれぞれ接続されたビット
線負荷トランジスタの任意の一方を高インピーダンス状
態あるいはオフ状態に制御する制御回路を具備すること
を特徴とするスタティック型半導体記憶装置。 - 【請求項５】 請求項１乃至４のいずれか１項に記載の
スタティック型半導体記憶装置において、電圧ストレス
試験時に、前記ビット線対にそれぞれ接続されたビット
線負荷トランジスタをそれぞれ高インピーダンス状態あ
るいはオフ状態に制御する制御回路を具備することを特
徴とするスタティック型半導体記憶装置。 - 【請求項６】 複数のワード線およびこれに直交する複
数のビット線対と、このワード線とビット線対との交差
部に設けられ、上記ワード線により選択制御され、記憶
データを上記ビット線対との間で転送する行列状に配列
されたｍ×ｎ個のスタティック型メモリセルと、通常動
作時には入力アドレスに応じて１メモリサイクルに所定
の本数のワード線を選択し、電圧ストレス試験時には全
てのワード線あるいは通常動作時より多くの本数のワー
ド線を同時に選択するように制御されるワード線駆動回
路と、前記各カラムのビット線対に接続され、カラム選
択信号により選択制御されるカラム選択回路と、このカ
ラム選択回路を介して前記ビット線対に接続されたセン
スアンプ回路と、上記カラム選択回路を介して前記ビッ
ト線対に接続され、書込みデータ入力に応じて前記ビッ
ト線対に転送するためのデータを出力する書込み回路
と、前記各カラムのビット線対にそれぞれ接続されたビ
ット線負荷トランジスタを有し、通常動作時には所定の
バイアス電位をビット線対に印加し、電圧ストレス試験
時には通常動作時より低い第２の電位をビット線対に印
加するように制御されるビット線負荷回路とを具備する
ことを特徴とするスタティック型半導体記憶装置。 - 【請求項７】 請求項６記載のスタティック型半導体記
憶装置において、前記ピット線負荷回路は、電圧ストレ
ス試験時に前記ピット線負荷トランジスタがそれぞれ低
インピーダンス状態に制御されると共に前記第２の電位
を発生するバイアス回路の出力ノードあるいは接地ノー
ドに接続されることを特徴とするスタティック型半導体
記憶装置。 - 【請求項８】 請求項５乃至７のいずれか１項に記載の
スタティック型半導体記憶装置において、前記カラム選
択回路は、通常の書込み動作時には入力アドレスに応じ
て１メモリサイクルに所定のビット線対を選択して上記
書込み回路に接続し、電圧ストレス試験時には全てのビ
ット線対あるいは通常動作時より多くのビット線対を同
時に選択するように制御されることを特徴とするスタテ
ィック型半導体記憶装置。 - 【請求項９】 請求項５記載のスタティック型半導体記
憶装置において、さらに、各ビット線対と接地電位との
間に接続されたスイッチ用トランジスタ群と、電圧スト
レス試験時に上記スイッチ用トランジスタ群のうちで一
方のビット線側に接続されているスイッチ用トランジス
タ群および他方のビット線側に接続されているスイッチ
用トランジスタ群の任意の一方をオン状態に制御する制
御回路とを具備することを特徴とするスタティック型半
導体記憶装置。 - 【請求項１０】 請求項５記載のスタティック型半導体
記憶装置において、さらに、各ビット線対と接地電位と
の間に接続されたスイッチ用トランジスタ群と、電圧ス
トレス試験時に上記スイッチ用トランジスタ群のうちで
一方のビット線側に接続されているスイッチ用トランジ
スタ群および他方のビット線側に接続されているスイッ
チ用トランジスタ群をそれぞれオン状態に制御する制御
回路とを具備することを特徴とするスタティック型半導
体記憶装置。 - 【請求項１１】 請求項４または９に記載のスタテイッ
ク型半導体記憶装置において、ビット線負荷トランジス
タ制御信号を生成するための回路は、通常動作モードか
ら高電圧ストレス試験モードヘの遷移を制御するための
第１の試験信号とビット線対のうちのどちらのビット線
負荷トランジスタを高インピーダンス状態に制御するか
を決定するための第２の試験信号との論理積をとる第１
の二入力ナンドゲートと、この第２の試験信号の反転信
号と前記第１の試験信号との論理積をとる第１の二入力
ナンドゲートとからなることを特徴とするスタティック
型半導体記憶装置。 - 【請求項１２】 請求項１乃至１１のいずれか１項に記
載のスタティック型半導体記憶装置において、ストレス
試験のための制御信号は、専用のパッドあるいは外部端
子から入力することを特徴とするスタティック型半導体
記憶装置。 - 【請求項１３】 請求項１乃至１１のいずれか１項に記
載のスタティック型半導体記憶装置において、外部から
電源電圧以上の所定の電圧が入力したことを検知する回
路を有し、この回路の出力がストレス試験のための制御
信号として用いることを特徴とするスタティック型半導
体記憶装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2418776A JPH0756759B2 (ja) | 1990-12-27 | 1990-12-27 | スタティック型半導体記憶装置 |
| US07/813,438 US5276647A (en) | 1990-12-27 | 1991-12-26 | Static random access memory including stress test circuitry |
| KR1019910024733A KR950001133B1 (ko) | 1990-12-27 | 1991-12-27 | 스태틱형 반도체 기억장치 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2418776A JPH0756759B2 (ja) | 1990-12-27 | 1990-12-27 | スタティック型半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04232693A JPH04232693A (ja) | 1992-08-20 |
| JPH0756759B2 true JPH0756759B2 (ja) | 1995-06-14 |
Family
ID=18526561
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2418776A Expired - Fee Related JPH0756759B2 (ja) | 1990-12-27 | 1990-12-27 | スタティック型半導体記憶装置 |
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|---|---|
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| JP (1) | JPH0756759B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2533221B2 (ja) * | 1990-05-11 | 1996-09-11 | 株式会社東芝 | ダイナミック型ランダムアクセスメモリ |
| JPH04356799A (ja) * | 1990-08-29 | 1992-12-10 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPH04225182A (ja) * | 1990-12-26 | 1992-08-14 | Toshiba Corp | 半導体記憶装置 |
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- 1991-12-26 US US07/813,438 patent/US5276647A/en not_active Expired - Lifetime
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