JP3399432B2 - 電気光学装置の製造方法及び電気光学装置 - Google Patents
電気光学装置の製造方法及び電気光学装置Info
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Description
【０００１】
【発明の属する技術分野】本発明は、アクティブマトリ
クス駆動方式の液晶装置等の電気光学装置の製造方法、
特に基板上に蓄積容量が付加された薄膜トランジスタ
（Thin Film Transistor:以下適宜、ＴＦＴと称す）を
備える電気光学装置の製造方法及び電気光学装置に関す
る。
クス駆動方式の液晶装置等の電気光学装置の製造方法、
特に基板上に蓄積容量が付加された薄膜トランジスタ
（Thin Film Transistor:以下適宜、ＴＦＴと称す）を
備える電気光学装置の製造方法及び電気光学装置に関す
る。
【０００２】
【従来の技術】従来、ＴＦＴ駆動によるアクティブマト
リクス駆動方式の液晶装置において、縦横に夫々配列さ
れた多数の走査線及びデータ線の各交点に対応して設け
られたＴＦＴでは、ゲート電極が走査線に接続され、ソ
ース領域がデータ線に接続され、そして特にドレイン領
域は、ＴＦＴや配線を構成する各種の層や画素電極を相
互に絶縁するための層間絶縁膜に開孔されたコンタクト
ホールを介して画素電極に接続されている。ここで、Ｔ
ＦＴアレイ基板側から見て半導体層の上にゲート電極が
設けられるトップゲート構造を有する正スタガ型又はコ
プラナー型のポリシリコンＴＦＴの場合などには特に、
積層構造における半導体層から画素電極までの層間距離
が例えば１０００ｎｍ程度又はそれ以上に長いため、両
者を電気接続するためのコンタクトホールを開孔するの
が困難となる。より具体的には、エッチングを深く行う
のにつれてエッチング精度が低下して、目標とする半導
体層を突き抜けて開孔してしまう可能性が出て来るた
め、ドライエッチングのみで、このような深いコンタク
トホールを開孔することが極めて困難となる。このた
め、ドライエッチングにウエットエッチングを組み合わ
せて行ったりするが、すると今度はウエットエッチング
によりコンタクトホールの径が大きくなってしまい、限
られた基板上領域において配線や電極を必要なだけレイ
アウトするのが困難となるのである。
リクス駆動方式の液晶装置において、縦横に夫々配列さ
れた多数の走査線及びデータ線の各交点に対応して設け
られたＴＦＴでは、ゲート電極が走査線に接続され、ソ
ース領域がデータ線に接続され、そして特にドレイン領
域は、ＴＦＴや配線を構成する各種の層や画素電極を相
互に絶縁するための層間絶縁膜に開孔されたコンタクト
ホールを介して画素電極に接続されている。ここで、Ｔ
ＦＴアレイ基板側から見て半導体層の上にゲート電極が
設けられるトップゲート構造を有する正スタガ型又はコ
プラナー型のポリシリコンＴＦＴの場合などには特に、
積層構造における半導体層から画素電極までの層間距離
が例えば１０００ｎｍ程度又はそれ以上に長いため、両
者を電気接続するためのコンタクトホールを開孔するの
が困難となる。より具体的には、エッチングを深く行う
のにつれてエッチング精度が低下して、目標とする半導
体層を突き抜けて開孔してしまう可能性が出て来るた
め、ドライエッチングのみで、このような深いコンタク
トホールを開孔することが極めて困難となる。このた
め、ドライエッチングにウエットエッチングを組み合わ
せて行ったりするが、すると今度はウエットエッチング
によりコンタクトホールの径が大きくなってしまい、限
られた基板上領域において配線や電極を必要なだけレイ
アウトするのが困難となるのである。
【０００３】他方、上述の如き電気光学装置の技術分野
に限らず、半導体装置の技術分野においても、ダイナミ
ック型シフトレジスタやＤＲＡＭ（Dynamic Random Acc
essMemory)には、ＴＦＴに蓄積容量が付加される構成が
採用されている。
に限らず、半導体装置の技術分野においても、ダイナミ
ック型シフトレジスタやＤＲＡＭ（Dynamic Random Acc
essMemory)には、ＴＦＴに蓄積容量が付加される構成が
採用されている。
【０００４】
【発明が解決しようとする課題】この種の電気光学装置
においては、表示画像の高品位化という一般的な要請が
強く、このためには、画像表示領域の高精細化或いは画
素ピッチの微細化及び高画素開口率化（即ち、各画素に
おいて、表示光が透過しない非画素開口領域に対する、
表示光が透過する画素開口領域の比率を高めること）が
極めて重要となる。
においては、表示画像の高品位化という一般的な要請が
強く、このためには、画像表示領域の高精細化或いは画
素ピッチの微細化及び高画素開口率化（即ち、各画素に
おいて、表示光が透過しない非画素開口領域に対する、
表示光が透過する画素開口領域の比率を高めること）が
極めて重要となる。
【０００５】しかしながら、画素ピッチの微細化が進む
と、電極サイズや配線幅、更にコンタクトホール径など
には製造技術により本質的な微細化の限界があるため、
相対的にこれらの配線や電極等が画像表示領域を占有す
る比率が高まるため、画素開口率が低くなってしまうと
いう問題点がある。更に、このように画素ピッチの微細
化が進むと、限られた基板上領域に作り込まねばならな
い、画素電極に信号電圧を保持するための蓄積容量を充
分な大きさとすることが困難となるという問題点があ
る。
と、電極サイズや配線幅、更にコンタクトホール径など
には製造技術により本質的な微細化の限界があるため、
相対的にこれらの配線や電極等が画像表示領域を占有す
る比率が高まるため、画素開口率が低くなってしまうと
いう問題点がある。更に、このように画素ピッチの微細
化が進むと、限られた基板上領域に作り込まねばならな
い、画素電極に信号電圧を保持するための蓄積容量を充
分な大きさとすることが困難となるという問題点があ
る。
【０００６】他方、前述の如く半導体装置の技術分野に
おいて蓄積容量が付加されるダイナミック型シフトレジ
スタやＤＲＡＭメモリなどの場合にも、上述した画素ス
イッチング用ＴＦＴの場合と同様に、基板上に形成され
た半導体層に至るコンタクトホールの開孔工程等との関
連で回路ピッチの微細化や蓄積容量の増大が困難である
という問題点が存在する。
おいて蓄積容量が付加されるダイナミック型シフトレジ
スタやＤＲＡＭメモリなどの場合にも、上述した画素ス
イッチング用ＴＦＴの場合と同様に、基板上に形成され
た半導体層に至るコンタクトホールの開孔工程等との関
連で回路ピッチの微細化や蓄積容量の増大が困難である
という問題点が存在する。
【０００７】本発明は上述の問題点に鑑みなされたもの
であり、画素ピッチや回路ピッチを微細化しても比較的
簡単な構成を用いて、画素電極、配線等とＴＦＴとを良
好に中継する構成や蓄積容量を増大させる構成が可能で
あり、しかも装置の信頼性が高い電気光学装置の製造方
法を提供することを課題とする。
であり、画素ピッチや回路ピッチを微細化しても比較的
簡単な構成を用いて、画素電極、配線等とＴＦＴとを良
好に中継する構成や蓄積容量を増大させる構成が可能で
あり、しかも装置の信頼性が高い電気光学装置の製造方
法を提供することを課題とする。
【０００８】
【課題を解決するための手段】本発明の電気光学装置の
製造方法は、上記課題を解決するために、基板上に、薄
膜トランジスタのソース・ドレイン領域並びに蓄積容量
の第１容量電極となる半導体層を形成する工程と、前記
半導体層上に第１絶縁薄膜を形成する工程と、前記第１
絶縁薄膜上にゲート電極及び前記蓄積容量の第２容量電
極を同一膜により形成する工程と、前記ゲート電極及び
前記第２容量電極上に第２絶縁薄膜を形成する工程と、
前記半導体層に接続されるとともに、前記第２絶縁薄膜
を介して前記第２容量電極に対向するように前記蓄積容
量の第３容量電極となる導電層を形成する工程と、前記
導電層上に反射防止膜を形成する工程と、前記反射防止
膜上に第１層間絶縁膜を形成する工程と、前記第１層間
絶縁膜上の前記薄膜トランジスタの領域に重なり、前記
薄膜トランジスタのソース領域に電気的接続されるデー
タ線を形成する工程とを有することを特徴とする。
製造方法は、上記課題を解決するために、基板上に、薄
膜トランジスタのソース・ドレイン領域並びに蓄積容量
の第１容量電極となる半導体層を形成する工程と、前記
半導体層上に第１絶縁薄膜を形成する工程と、前記第１
絶縁薄膜上にゲート電極及び前記蓄積容量の第２容量電
極を同一膜により形成する工程と、前記ゲート電極及び
前記第２容量電極上に第２絶縁薄膜を形成する工程と、
前記半導体層に接続されるとともに、前記第２絶縁薄膜
を介して前記第２容量電極に対向するように前記蓄積容
量の第３容量電極となる導電層を形成する工程と、前記
導電層上に反射防止膜を形成する工程と、前記反射防止
膜上に第１層間絶縁膜を形成する工程と、前記第１層間
絶縁膜上の前記薄膜トランジスタの領域に重なり、前記
薄膜トランジスタのソース領域に電気的接続されるデー
タ線を形成する工程とを有することを特徴とする。
【０００９】この態様によれば、ソース・ドレイン領域
となる半導体層により第１容量電極が形成され、走査線
と第２容量電極を同一膜で形成し、さらに、第２容量電
極上に第２絶縁薄膜を介して第３容量電極となる導電層
が形成されるため、第１絶縁薄膜を介して第１容量電極
と第２容量電極とにより第１蓄積容量が形成され、第２
絶縁薄膜を介して第２容量電極と導電層とにより第２蓄
積容量が形成されるため、比較的少ない工程で蓄積容量
を付与する構成が容易に得られる。
となる半導体層により第１容量電極が形成され、走査線
と第２容量電極を同一膜で形成し、さらに、第２容量電
極上に第２絶縁薄膜を介して第３容量電極となる導電層
が形成されるため、第１絶縁薄膜を介して第１容量電極
と第２容量電極とにより第１蓄積容量が形成され、第２
絶縁薄膜を介して第２容量電極と導電層とにより第２蓄
積容量が形成されるため、比較的少ない工程で蓄積容量
を付与する構成が容易に得られる。
【００１０】そして、特に、第２容量電極上のスペース
を利用して導電層を形成することにより、ゲート電極上
に導電層を形成しないで済むため、ゲート電極と導電層
と接続されるドレイン領域との間における寄生容量の付
加を防ぐことができ、従って寄生容量により画質の劣化
を招かないで済む。また、第３容量電極となる導電層上
に反射防止膜が形成されているため、導電層による表面
反射が緩和される。
を利用して導電層を形成することにより、ゲート電極上
に導電層を形成しないで済むため、ゲート電極と導電層
と接続されるドレイン領域との間における寄生容量の付
加を防ぐことができ、従って寄生容量により画質の劣化
を招かないで済む。また、第３容量電極となる導電層上
に反射防止膜が形成されているため、導電層による表面
反射が緩和される。
【００１１】本発明の電気光学装置の製造方法の別の態
様では、前記第２絶縁薄膜は前記ゲート電極及び前記第
２容量電極の表面を酸化させることにより形成された酸
化膜を有することを特徴とする。
様では、前記第２絶縁薄膜は前記ゲート電極及び前記第
２容量電極の表面を酸化させることにより形成された酸
化膜を有することを特徴とする。
【００１２】この態様によれば、誘電体膜となる第２絶
縁薄膜は、ゲート電極と第２容量電極の表面が酸化され
て形成されたものである。従って、酸化膜である第２絶
縁薄膜とゲート電極及び第２容量電極との間には均一性
及び密着性の高い良好な界面が得られる上に、第２絶縁
薄膜は高耐圧であり比較的薄くて欠陥の少ない絶縁膜と
して形成可能である。特に導電層の一部を、第２容量電
極と第２絶縁薄膜を介して対向する第３容量電極とする
ことにより、当該高耐圧で薄く欠陥の少ない第２絶縁薄
膜が誘電体膜となるため、装置の信頼性が高く大容量の
蓄積容量を作成できる。仮に酸化処理とは異なるスパッ
タリング、ＣＶＤ（Chemical Vapor Deposition）処理
等でゲート電極及び第２容量電極上に誘電体膜を形成し
たのでは、耐圧が低いと共に絶縁不良が生じ易くなって
しまう。或いは、耐圧を高め絶縁不良をなくすために
は、非常に厚い誘電体膜を形成する必要性が生じて、当
該誘電体膜の存在に起因するその上方に形成される各種
の層における段差が生じてしまったり、製造コストの上
昇を招いたりしてしまう。特に、このように誘電体膜が
厚くなる程、単位面積当たりの蓄積容量が小さくなるた
め、蓄積容量の誘電体膜として不適切になってしまう。
これに対して、本発明の電気光学装置では誘電体膜は、
上述の如き酸化膜からなるので、例えば薄膜トランジス
タにおけるゲート絶縁膜と同程度或いはそれ以上に薄く
て良質な絶縁膜として構成可能であり、電気光学装置全
体としての装置信頼性や歩留まりを向上できる。
縁薄膜は、ゲート電極と第２容量電極の表面が酸化され
て形成されたものである。従って、酸化膜である第２絶
縁薄膜とゲート電極及び第２容量電極との間には均一性
及び密着性の高い良好な界面が得られる上に、第２絶縁
薄膜は高耐圧であり比較的薄くて欠陥の少ない絶縁膜と
して形成可能である。特に導電層の一部を、第２容量電
極と第２絶縁薄膜を介して対向する第３容量電極とする
ことにより、当該高耐圧で薄く欠陥の少ない第２絶縁薄
膜が誘電体膜となるため、装置の信頼性が高く大容量の
蓄積容量を作成できる。仮に酸化処理とは異なるスパッ
タリング、ＣＶＤ（Chemical Vapor Deposition）処理
等でゲート電極及び第２容量電極上に誘電体膜を形成し
たのでは、耐圧が低いと共に絶縁不良が生じ易くなって
しまう。或いは、耐圧を高め絶縁不良をなくすために
は、非常に厚い誘電体膜を形成する必要性が生じて、当
該誘電体膜の存在に起因するその上方に形成される各種
の層における段差が生じてしまったり、製造コストの上
昇を招いたりしてしまう。特に、このように誘電体膜が
厚くなる程、単位面積当たりの蓄積容量が小さくなるた
め、蓄積容量の誘電体膜として不適切になってしまう。
これに対して、本発明の電気光学装置では誘電体膜は、
上述の如き酸化膜からなるので、例えば薄膜トランジス
タにおけるゲート絶縁膜と同程度或いはそれ以上に薄く
て良質な絶縁膜として構成可能であり、電気光学装置全
体としての装置信頼性や歩留まりを向上できる。
【００１３】この態様において、前記酸化膜は前記ゲー
ト電極及び前記第２容量電極の表面を９００℃以上１２
００℃以下にて熱酸化させることにより形成された熱酸
化膜であることを特徴とする。
ト電極及び前記第２容量電極の表面を９００℃以上１２
００℃以下にて熱酸化させることにより形成された熱酸
化膜であることを特徴とする。
【００１４】この態様によれば、酸化膜を形成する工程
において、例えば石英基板上における高温プロセスを利
用して、高耐圧であり比較的薄くて欠陥の少ない酸化膜
をゲート電極及び第２容量電極上の酸化膜として比較的
容易に形成できる。
において、例えば石英基板上における高温プロセスを利
用して、高耐圧であり比較的薄くて欠陥の少ない酸化膜
をゲート電極及び第２容量電極上の酸化膜として比較的
容易に形成できる。
【００１５】この態様において、前記熱酸化膜を形成す
る前に前記半導体層に選択的に不純物をドープする工程
を有し、前記熱酸化膜を形成する工程において、前記半
導体層にドープされた不純物の活性化を同時に行うこと
を特徴とする。
る前に前記半導体層に選択的に不純物をドープする工程
を有し、前記熱酸化膜を形成する工程において、前記半
導体層にドープされた不純物の活性化を同時に行うこと
を特徴とする。
【００１６】この態様によれば、半導体層への不純物の
ドープ後に、不純物を結晶格子中に結合させるために通
常必要となる加熱による不純物の活性化処理を、酸化膜
を形成する工程で同時に行うことが出来るので、製造プ
ロセスの効率化が図れる。
ドープ後に、不純物を結晶格子中に結合させるために通
常必要となる加熱による不純物の活性化処理を、酸化膜
を形成する工程で同時に行うことが出来るので、製造プ
ロセスの効率化が図れる。
【００１７】更にこの場合、前記第２誘電体膜を形成す
る工程以降の各工程は、４００℃以下の雰囲気で行われ
てもよい。
る工程以降の各工程は、４００℃以下の雰囲気で行われ
てもよい。
【００１８】このような態様によれば、酸化膜を形成し
た後には、耐熱性の低い材料をその後の層形成に用いる
ことができ有利である。
た後には、耐熱性の低い材料をその後の層形成に用いる
ことができ有利である。
【００１９】この態様において、前記ゲート電極及び前
記第２容量電極はシリコン薄膜により形成されても良
い。
記第２容量電極はシリコン薄膜により形成されても良
い。
【００２０】この態様によれば、誘電体膜を含む酸化膜
は、ポリシリコン膜の表面部が熱酸化されてなる酸化シ
リコン膜であるため、ゲート電極及び第２容量電極と酸
化膜との間には均一性及び密着性の高い良好な界面が得
られるので、当該酸化膜は、高耐圧であり薄くて欠陥の
少ない絶縁膜として形成可能である。
は、ポリシリコン膜の表面部が熱酸化されてなる酸化シ
リコン膜であるため、ゲート電極及び第２容量電極と酸
化膜との間には均一性及び密着性の高い良好な界面が得
られるので、当該酸化膜は、高耐圧であり薄くて欠陥の
少ない絶縁膜として形成可能である。
【００２１】本発明の電気光学装置の製造方法の別の態
様は、前記酸化膜は前記ゲート電極及び前記第２容量電
極の表面を陽極酸化させて形成された陽極酸化膜である
ことを特徴とする。
様は、前記酸化膜は前記ゲート電極及び前記第２容量電
極の表面を陽極酸化させて形成された陽極酸化膜である
ことを特徴とする。
【００２２】この態様によれば、誘電体膜を含む酸化膜
は、例えばタンタル、アルミニウム等の陽極酸化可能な
金属膜の表面部が陽極酸化されてなる金属酸化膜である
ため、ゲート電極及び第２容量電極と酸化膜との間には
均一性及び密着性の高い良好な界面が得られる。従っ
て、当該酸化膜は、高耐圧であり薄くて欠陥の少ない絶
縁膜として形成可能である。特にタンタル膜を用いる
と、誘電率が２１．７程度である酸化膜たる酸化タンタ
ル膜は、誘電率が３．９程度である上述の酸化シリコン
膜よりも誘電率の高い絶縁膜として得られる。
は、例えばタンタル、アルミニウム等の陽極酸化可能な
金属膜の表面部が陽極酸化されてなる金属酸化膜である
ため、ゲート電極及び第２容量電極と酸化膜との間には
均一性及び密着性の高い良好な界面が得られる。従っ
て、当該酸化膜は、高耐圧であり薄くて欠陥の少ない絶
縁膜として形成可能である。特にタンタル膜を用いる
と、誘電率が２１．７程度である酸化膜たる酸化タンタ
ル膜は、誘電率が３．９程度である上述の酸化シリコン
膜よりも誘電率の高い絶縁膜として得られる。
【００２３】本発明の電気光学装置の製造方法の別の態
様では、前記第２絶縁薄膜は１０〜２００ｎｍ以下であ
ることを特徴とする。
様では、前記第２絶縁薄膜は１０〜２００ｎｍ以下であ
ることを特徴とする。
【００２４】この態様によれば、第２絶縁薄膜の膜厚
は、１０〜２００ｎｍ以下の比較的薄い膜からなるの
で、第２絶縁薄膜の突き抜けによる電極間の短絡が生じ
ない程度に誘電体膜を薄く構成することが可能となり、
特に上述の如く誘電体膜を蓄積容量の誘電体膜として利
用する際に有利となる。そして、この程度に薄く形成し
ても、走査線及び第２容量電極と第２絶縁薄膜との間に
は、良好な界面が得られる。
は、１０〜２００ｎｍ以下の比較的薄い膜からなるの
で、第２絶縁薄膜の突き抜けによる電極間の短絡が生じ
ない程度に誘電体膜を薄く構成することが可能となり、
特に上述の如く誘電体膜を蓄積容量の誘電体膜として利
用する際に有利となる。そして、この程度に薄く形成し
ても、走査線及び第２容量電極と第２絶縁薄膜との間に
は、良好な界面が得られる。
【００２５】本発明の電気光学装置の製造方法の別の態
様は、前記第２絶縁薄膜と前記導電層との間に第３絶縁
薄膜を形成する工程を有することを特徴とする。
様は、前記第２絶縁薄膜と前記導電層との間に第３絶縁
薄膜を形成する工程を有することを特徴とする。
【００２６】この態様によれば、第２絶縁薄膜の上に第
３絶縁薄膜を備え、積層構造或いは多層構造になるた
め、誘電体膜をより高耐圧でより欠陥の少ない絶縁膜と
することが可能となる。また、大型のマザー基板を用い
た場合でも、基板の熱収縮や反りを抑制することができ
る。
３絶縁薄膜を備え、積層構造或いは多層構造になるた
め、誘電体膜をより高耐圧でより欠陥の少ない絶縁膜と
することが可能となる。また、大型のマザー基板を用い
た場合でも、基板の熱収縮や反りを抑制することができ
る。
【００２７】この態様では、前記第３絶縁薄膜は、酸化
シリコン膜及び窒化シリコン膜のうち少なくとも一方か
らなってもよい。
シリコン膜及び窒化シリコン膜のうち少なくとも一方か
らなってもよい。
【００２８】このように構成すれば、二層以上の酸化シ
リコン膜や窒化シリコン膜が積層されてなる積層構造或
いは多層構造が得られる。尚、このような酸化シリコン
膜や窒化シリコン膜は、例えばＣＶＤ法、スパッタリン
グ法等により形成され、酸化シリコン膜と窒化シリコン
膜とを交互に多数積層することも可能である。
リコン膜や窒化シリコン膜が積層されてなる積層構造或
いは多層構造が得られる。尚、このような酸化シリコン
膜や窒化シリコン膜は、例えばＣＶＤ法、スパッタリン
グ法等により形成され、酸化シリコン膜と窒化シリコン
膜とを交互に多数積層することも可能である。
【００２９】本発明の電気光学装置の製造方法の別の態
様は、前記第２絶縁薄膜を形成する前に、前記ゲート電
極をマスクとして前記半導体層に不純物をドープする工
程を有し、しかる後に前記ゲート電極及び前記第２容量
電極の表面を酸化させて前記第２絶縁薄膜を形成する工
程を有することを特徴とする。
様は、前記第２絶縁薄膜を形成する前に、前記ゲート電
極をマスクとして前記半導体層に不純物をドープする工
程を有し、しかる後に前記ゲート電極及び前記第２容量
電極の表面を酸化させて前記第２絶縁薄膜を形成する工
程を有することを特徴とする。
【００３０】この態様によれば、所望の幅よりも太めに
形成したゲート電極をマスクとして半導体層に不純物を
ドープした後、半導体層を酸化させるため、この酸化工
程によりゲート電極及び第２容量電極の幅が減少し、こ
の減少分だけチャネル領域の幅方向についてはゲート電
極の端と不純物がドープされた領域の端との間に不純物
がドープされない領域が形成される。従って、半導体層
の不純物がドープされなかった領域をオフセット領域と
するか、あるいは不純物の加速エネルギーを調整して選
択的に低濃度に不純物をドープすることによりＬＤＤ
（Lightly DopedDrain)領域とすることができ、いずれ
にしてもフォトリソグラフィ工程を削減することができ
る。さらに、フォトリソグラフィ工程における露光装置
によるアライメントずれが原因で発生する特性のばらつ
きを抑えることができるので、薄膜トランジスタの短チ
ャネル化が可能となり、半導体装置の微細化に対応する
ことができる。
形成したゲート電極をマスクとして半導体層に不純物を
ドープした後、半導体層を酸化させるため、この酸化工
程によりゲート電極及び第２容量電極の幅が減少し、こ
の減少分だけチャネル領域の幅方向についてはゲート電
極の端と不純物がドープされた領域の端との間に不純物
がドープされない領域が形成される。従って、半導体層
の不純物がドープされなかった領域をオフセット領域と
するか、あるいは不純物の加速エネルギーを調整して選
択的に低濃度に不純物をドープすることによりＬＤＤ
（Lightly DopedDrain)領域とすることができ、いずれ
にしてもフォトリソグラフィ工程を削減することができ
る。さらに、フォトリソグラフィ工程における露光装置
によるアライメントずれが原因で発生する特性のばらつ
きを抑えることができるので、薄膜トランジスタの短チ
ャネル化が可能となり、半導体装置の微細化に対応する
ことができる。
【００３１】本発明の電気光学装置の製造方法の別の態
様は、前記第２絶縁薄膜を形成する前に、前記ゲート電
極をマスクとして前記半導体層に第１濃度の不純物をド
ープする工程と、前記ゲート電極を覆うように且つ前記
ゲート電極よりも幅広のマスクを介して前記半導体層に
第２濃度の不純物をドープする工程とを有することを特
徴とする。
様は、前記第２絶縁薄膜を形成する前に、前記ゲート電
極をマスクとして前記半導体層に第１濃度の不純物をド
ープする工程と、前記ゲート電極を覆うように且つ前記
ゲート電極よりも幅広のマスクを介して前記半導体層に
第２濃度の不純物をドープする工程とを有することを特
徴とする。
【００３２】この態様によれば、所望の幅よりも太めに
形成されたゲート電極をマスクとして半導体層に不純物
をドープした後、半導体層を酸化させるため、上述のよ
うにゲート電極が酸化による減少分だけチャネル領域の
幅方向についてはゲート電極の端と不純物がドープされ
た領域の端との間に不純物がドープされない領域が形成
され、オフセット領域となる。さらに、ゲート電極を覆
うように且つゲート電極よりも幅広のマスクを介して半
導体層に第２濃度の不純物をドープするため、マスク直
下の半導体層にＬＤＤ領域を形成することができる。従
って、フォトリソグラフィ工程を削減してオフセット領
域とＬＤＤ領域の両方を有する薄膜トランジスタを形成
することができる。これにより、薄膜トランジスタの耐
圧を更に向上させることができ、薄膜トランジスタの短
チャネルが可能となり、半導体装置の微細化に対応する
ことができる。
形成されたゲート電極をマスクとして半導体層に不純物
をドープした後、半導体層を酸化させるため、上述のよ
うにゲート電極が酸化による減少分だけチャネル領域の
幅方向についてはゲート電極の端と不純物がドープされ
た領域の端との間に不純物がドープされない領域が形成
され、オフセット領域となる。さらに、ゲート電極を覆
うように且つゲート電極よりも幅広のマスクを介して半
導体層に第２濃度の不純物をドープするため、マスク直
下の半導体層にＬＤＤ領域を形成することができる。従
って、フォトリソグラフィ工程を削減してオフセット領
域とＬＤＤ領域の両方を有する薄膜トランジスタを形成
することができる。これにより、薄膜トランジスタの耐
圧を更に向上させることができ、薄膜トランジスタの短
チャネルが可能となり、半導体装置の微細化に対応する
ことができる。
【００３３】本発明の電気光学装置の製造方法の別の態
様は、前記第２絶縁薄膜を形成する前に、前記ゲート電
極をマスクとして前記半導体層に第１濃度の不純物をド
ープする工程を有し、前記第２絶縁薄膜を形成する工程
の後に、前記半導体層に選択的に第２不純物をドープす
る工程を有することを特徴とする。
様は、前記第２絶縁薄膜を形成する前に、前記ゲート電
極をマスクとして前記半導体層に第１濃度の不純物をド
ープする工程を有し、前記第２絶縁薄膜を形成する工程
の後に、前記半導体層に選択的に第２不純物をドープす
る工程を有することを特徴とする。
【００３４】この態様によれば、所望の幅よりも太めに
形成したゲート電極をマスクとして半導体層に不純物を
ドープした後、半導体層を酸化させるため、この酸化工
程によりゲート電極の幅が減少し、この減少分だけゲー
ト電極の端と不純物がドープされた領域端との間に不純
物がドープされない領域が形成される。さらに、半導体
層に選択的に、例えばゲート電極の側壁に形成された第
２絶縁薄膜の厚みを考慮した加速エネルギーで、半導体
層のうちのゲート電極の端と第１濃度の不純物がドープ
された領域の端との間の不純物がドープされない領域に
第２濃度の不純物をドープすることによりＬＤＤ領域を
形成することができる。即ち、フォトリソグラフィ工程
なしに不純物をドープしてＬＤＤ領域を形成することが
できるため、歩留まりの低下を防ぐことができるととも
にアライメントずれが原因で発生する特性のばらつきを
防ぐことができる。従って、薄膜トランジスタの短チャ
ネル化が可能であり、高精細化に対応した半導体装置を
提供することができる。
形成したゲート電極をマスクとして半導体層に不純物を
ドープした後、半導体層を酸化させるため、この酸化工
程によりゲート電極の幅が減少し、この減少分だけゲー
ト電極の端と不純物がドープされた領域端との間に不純
物がドープされない領域が形成される。さらに、半導体
層に選択的に、例えばゲート電極の側壁に形成された第
２絶縁薄膜の厚みを考慮した加速エネルギーで、半導体
層のうちのゲート電極の端と第１濃度の不純物がドープ
された領域の端との間の不純物がドープされない領域に
第２濃度の不純物をドープすることによりＬＤＤ領域を
形成することができる。即ち、フォトリソグラフィ工程
なしに不純物をドープしてＬＤＤ領域を形成することが
できるため、歩留まりの低下を防ぐことができるととも
にアライメントずれが原因で発生する特性のばらつきを
防ぐことができる。従って、薄膜トランジスタの短チャ
ネル化が可能であり、高精細化に対応した半導体装置を
提供することができる。
【００３５】本発明の電気光学装置の製造方法の別の態
様は、前記第２絶縁薄膜を形成した後に、前記半導体層
に選択的に不純物をドープする工程を有することを特徴
とする。
様は、前記第２絶縁薄膜を形成した後に、前記半導体層
に選択的に不純物をドープする工程を有することを特徴
とする。
【００３６】この態様によれば、ゲート電極の側壁に第
２絶縁薄膜が形成されるため、不純物の加速エネルギー
を調整することにより、ゲート電極及びゲート電極の側
壁以外の半導体層への不純物のドープと、ゲート電極側
壁に形成された第２絶縁薄膜直下の半導体層への不純物
のドープを不純物の加速エネルギーを調整することによ
り、適宜行うことができる。従って、フォトリソグラフ
ィ工程なしにチャネル領域に隣接するオフセット領域あ
るいはＬＤＤ領域を形成することが可能となり、歩留ま
りの低下を防ぐことができるとともにアライメントずれ
による特性のばらつきを防ぐことができる。
２絶縁薄膜が形成されるため、不純物の加速エネルギー
を調整することにより、ゲート電極及びゲート電極の側
壁以外の半導体層への不純物のドープと、ゲート電極側
壁に形成された第２絶縁薄膜直下の半導体層への不純物
のドープを不純物の加速エネルギーを調整することによ
り、適宜行うことができる。従って、フォトリソグラフ
ィ工程なしにチャネル領域に隣接するオフセット領域あ
るいはＬＤＤ領域を形成することが可能となり、歩留ま
りの低下を防ぐことができるとともにアライメントずれ
による特性のばらつきを防ぐことができる。
【００３７】本発明の電気光学装置の製造方法の別の態
様は、前記第３容量電極は、導電性のポリシリコン膜と
高融点金属との２層以上の積層膜からなることを特徴と
する。
様は、前記第３容量電極は、導電性のポリシリコン膜と
高融点金属との２層以上の積層膜からなることを特徴と
する。
【００３８】この態様によれば、導電性のポリシリコン
膜からなる第３容量電極は、遮光膜としての機能は発揮
しないが、蓄積容量を増加させる機能及び中継機能は十
分に発揮し得る。また半導体層と導電性のポリシリコン
膜を電気接続する際に、同じポリシリコン膜で形成する
と、コンタクト抵抗を大幅に低減することができる。ま
た、このような導電性のポリシリコン膜の上に高融点金
属を積層すれば、遮光膜としての機能を発揮するととも
に、さらに抵抗を下げることができる。
膜からなる第３容量電極は、遮光膜としての機能は発揮
しないが、蓄積容量を増加させる機能及び中継機能は十
分に発揮し得る。また半導体層と導電性のポリシリコン
膜を電気接続する際に、同じポリシリコン膜で形成する
と、コンタクト抵抗を大幅に低減することができる。ま
た、このような導電性のポリシリコン膜の上に高融点金
属を積層すれば、遮光膜としての機能を発揮するととも
に、さらに抵抗を下げることができる。
【００３９】本発明の電気光学装置の製造方法は、前記
基板に前記薄膜トランジスタのドレイン領域に接続され
た画素電極を有する電気光学装置の製造方法であって、
前記データ線上に第２層間絶縁膜を形成する工程と、前
記第１層間絶縁膜及び前記第２層間絶縁膜に形成された
コンタクトホールを介して前記導電層に接続されるよう
に前記画素電極を形成する工程とを有することを特徴と
する。
基板に前記薄膜トランジスタのドレイン領域に接続され
た画素電極を有する電気光学装置の製造方法であって、
前記データ線上に第２層間絶縁膜を形成する工程と、前
記第１層間絶縁膜及び前記第２層間絶縁膜に形成された
コンタクトホールを介して前記導電層に接続されるよう
に前記画素電極を形成する工程とを有することを特徴と
する。
【００４０】本発明の電気光学装置によれば、基板上に
は、走査線及び第２容量電極、第２絶縁薄膜、導電層、
第１層間絶縁膜、データ線の順に形成されており、画素
電極は更にその上方に形成されている。そして、データ
線は、第１絶縁薄膜及び第１層間絶縁膜に形成されたコ
ンタクトホールを介して、半導体層のソース領域に電気
接続されている。従って、走査線とデータ線との間の層
として介在する導電層を様々な用途に利用することが可
能となる。即ち、導電層と半導体層とをコンタクトホー
ルを介して電気接続すると共に導電層と画素電極とをコ
ンタクトホールを介して電気接続することにより、導電
層を経由して半導体層と画素電極とを電気接続する構成
が可能となる。更に導電層の一部を、半導体層の一部や
第２容量電極と第２絶縁薄膜を介して対向する第３容量
電極とすることにより、画素電極に対して大容量の蓄積
容量を付与する構成も可能となる。また、画素電極から
ドレイン領域まで一つのコンタクトホールを開孔する場
合と比較して、コンタクトホールの径を小さくできる。
即ち、コンタクトホールを深く開孔する程エッチング精
度は落ちるため、薄い半導体層における突き抜けを防止
するために、コンタクトホールの径を小さくできるドラ
イエッチングを途中で停止して、最終的にウエットエッ
チングで半導体層まで開孔するように工程を組まねばな
らない。このため、指向性のないウエットエッチングに
よりコンタクトホールの径が広がらざるを得ないのであ
る。これに対して本発明では、画素電極及びドレイン領
域間を２つの直列なコンタクトホールにより接続すれば
よいので、各コンタクトホールをドライエッチングによ
り開孔することが可能となるか、或いは少なくともウエ
ットエッチングにより開孔する距離を短くすることが可
能となる。この結果、各コンタクトホールの径を小さく
でき、半導体層側のコンタクトホールにおける導電層の
表面に形成される窪みや凹凸も小さくて済むので、その
上方に位置する画素電極部分における平坦化が促進され
る。更に、画素電極側のコンタクトホールにおける画素
電極の表面に形成される窪みや凹凸も小さくて済むの
で、この画素電極部分における平坦化が促進される。こ
れらの結果、画素電極表面の窪みや凹凸に起因する液晶
等の電気光学物質におけるディスクリネーション等の不
良が低減される。
は、走査線及び第２容量電極、第２絶縁薄膜、導電層、
第１層間絶縁膜、データ線の順に形成されており、画素
電極は更にその上方に形成されている。そして、データ
線は、第１絶縁薄膜及び第１層間絶縁膜に形成されたコ
ンタクトホールを介して、半導体層のソース領域に電気
接続されている。従って、走査線とデータ線との間の層
として介在する導電層を様々な用途に利用することが可
能となる。即ち、導電層と半導体層とをコンタクトホー
ルを介して電気接続すると共に導電層と画素電極とをコ
ンタクトホールを介して電気接続することにより、導電
層を経由して半導体層と画素電極とを電気接続する構成
が可能となる。更に導電層の一部を、半導体層の一部や
第２容量電極と第２絶縁薄膜を介して対向する第３容量
電極とすることにより、画素電極に対して大容量の蓄積
容量を付与する構成も可能となる。また、画素電極から
ドレイン領域まで一つのコンタクトホールを開孔する場
合と比較して、コンタクトホールの径を小さくできる。
即ち、コンタクトホールを深く開孔する程エッチング精
度は落ちるため、薄い半導体層における突き抜けを防止
するために、コンタクトホールの径を小さくできるドラ
イエッチングを途中で停止して、最終的にウエットエッ
チングで半導体層まで開孔するように工程を組まねばな
らない。このため、指向性のないウエットエッチングに
よりコンタクトホールの径が広がらざるを得ないのであ
る。これに対して本発明では、画素電極及びドレイン領
域間を２つの直列なコンタクトホールにより接続すれば
よいので、各コンタクトホールをドライエッチングによ
り開孔することが可能となるか、或いは少なくともウエ
ットエッチングにより開孔する距離を短くすることが可
能となる。この結果、各コンタクトホールの径を小さく
でき、半導体層側のコンタクトホールにおける導電層の
表面に形成される窪みや凹凸も小さくて済むので、その
上方に位置する画素電極部分における平坦化が促進され
る。更に、画素電極側のコンタクトホールにおける画素
電極の表面に形成される窪みや凹凸も小さくて済むの
で、この画素電極部分における平坦化が促進される。こ
れらの結果、画素電極表面の窪みや凹凸に起因する液晶
等の電気光学物質におけるディスクリネーション等の不
良が低減される。
【００４１】本発明の電気光学装置は、基板上に、薄膜
トランジスタのソース・ドレイン・チャネル領域並びに
蓄積容量の第１容量となる半導体層と、前記半導体層上
に形成された第１絶縁薄膜と、前記第１絶縁薄膜上に形
成されたゲート電極及び前記蓄積容量の第２容量電極
と、前記ゲート電極及び前記第２容量電極の表面に形成
された第２絶縁薄膜と、前記半導体層上に接続されると
ともに、前記第２絶縁薄膜を介して前記第２容量電極に
対向するように形成された前記蓄積容量の第３容量電極
となる導電層と、前記導電層上に反射防止膜を形成する
工程と、前記反射防止膜上に形成された第１層間絶縁膜
と、前記第１層間絶縁膜上の前記薄膜トランジスタの領
域に重なり、前記薄膜トランジスタのソース領域に電気
的接続されるデータ線とを有し、前記薄膜トランジスタ
のソース・ドレイン領域の少なくとも一方は高濃度不純
物領域と、前記高濃度不純物領域と前記チャネル領域と
の間に配置された低濃度不純物領域とを有し、且つ前記
低濃度不純物領域と前記チャネル領域との間には前記チ
ャネル領域に隣接するオフセット領域を有する特徴とす
る。
トランジスタのソース・ドレイン・チャネル領域並びに
蓄積容量の第１容量となる半導体層と、前記半導体層上
に形成された第１絶縁薄膜と、前記第１絶縁薄膜上に形
成されたゲート電極及び前記蓄積容量の第２容量電極
と、前記ゲート電極及び前記第２容量電極の表面に形成
された第２絶縁薄膜と、前記半導体層上に接続されると
ともに、前記第２絶縁薄膜を介して前記第２容量電極に
対向するように形成された前記蓄積容量の第３容量電極
となる導電層と、前記導電層上に反射防止膜を形成する
工程と、前記反射防止膜上に形成された第１層間絶縁膜
と、前記第１層間絶縁膜上の前記薄膜トランジスタの領
域に重なり、前記薄膜トランジスタのソース領域に電気
的接続されるデータ線とを有し、前記薄膜トランジスタ
のソース・ドレイン領域の少なくとも一方は高濃度不純
物領域と、前記高濃度不純物領域と前記チャネル領域と
の間に配置された低濃度不純物領域とを有し、且つ前記
低濃度不純物領域と前記チャネル領域との間には前記チ
ャネル領域に隣接するオフセット領域を有する特徴とす
る。
【００４２】この態様によれば、薄膜トランジスタはオ
フセット領域及びＬＤＤ領域を有するため、オフ電流特
性の極めて良好な半導体装置を提供することができる。
また、第３容量電極となる導電層上に反射防止膜が形成
されているため、導電層による表面反射が防止される。
フセット領域及びＬＤＤ領域を有するため、オフ電流特
性の極めて良好な半導体装置を提供することができる。
また、第３容量電極となる導電層上に反射防止膜が形成
されているため、導電層による表面反射が防止される。
【００４３】本発明の電気光学装置の態様は、薄膜トラ
ンジスタのドレイン領域に電気的接続された画素電極を
有することを特徴とする。
ンジスタのドレイン領域に電気的接続された画素電極を
有することを特徴とする。
【００４４】
【００４５】
【００４６】
【００４７】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて説明する。まず、半導体装置の基本構造につ
いて図１を用いて説明する。
に基づいて説明する。まず、半導体装置の基本構造につ
いて図１を用いて説明する。
【００４８】図１は半導体装置のＤＲＡＭの基本等価回
路図である。図１に示されるように、薄膜トランジスタ
３０のソース領域は、データ線（ビット線）６ａに接続
され、薄膜トランジスタ３０のゲート電極は走査線（ワ
ード線）３ａに接続されている。またＴＦＴ３０のドレ
イン領域は容量線３ｃと電気接続された第２容量電極３
ｂとの間で蓄積容量７０を備えるように構成されてい
る。このような基本構成を有する本発明における半導体
装置の製造方法の実施形態について図を用いて説明す
る。
路図である。図１に示されるように、薄膜トランジスタ
３０のソース領域は、データ線（ビット線）６ａに接続
され、薄膜トランジスタ３０のゲート電極は走査線（ワ
ード線）３ａに接続されている。またＴＦＴ３０のドレ
イン領域は容量線３ｃと電気接続された第２容量電極３
ｂとの間で蓄積容量７０を備えるように構成されてい
る。このような基本構成を有する本発明における半導体
装置の製造方法の実施形態について図を用いて説明す
る。
【００４９】（第１の実施形態）図２（１）〜（８）
は、第１の実施形態に係わる半導体装置の製造工程を示
す図である。
は、第１の実施形態に係わる半導体装置の製造工程を示
す図である。
【００５０】工程（１）では、まず石英基板、ハードガ
ラス基板、シリコン基板等のＴＦＴアレイ基板１０を用
意する。次に、熱処理工程により生ずるＴＦＴアレイ基
板１０の歪みを少なくするために、予めＴＦＴアレイ基
板１０を製造プロセスにおける最高温度あるいはそれ以
上の温度で熱処理する。本実施形態では、例えば窒素等
の不活性ガス雰囲気で約９００℃〜１３００℃の高温で
熱処理する。
ラス基板、シリコン基板等のＴＦＴアレイ基板１０を用
意する。次に、熱処理工程により生ずるＴＦＴアレイ基
板１０の歪みを少なくするために、予めＴＦＴアレイ基
板１０を製造プロセスにおける最高温度あるいはそれ以
上の温度で熱処理する。本実施形態では、例えば窒素等
の不活性ガス雰囲気で約９００℃〜１３００℃の高温で
熱処理する。
【００５１】次に、ＴＦＴアレイ基板１０上に、例え
ば、常圧又は減圧ＣＶＤ法等によりＴＥＯＳ（テトラ・
エチル・オルソ・シリケート）ガス、ＴＥＢ（テトラ・
エチル・ボートレート）ガス、ＴＭＯＰ（テトラ・メチ
ル・オキシ・フォスレート）ガス等を用いて、ＮＳＧ、
ＰＳＧ、ＢＳＧ、ＢＰＳＧなどのシリケートガラス膜、
窒化シリコン膜や酸化シリコン膜等からなる下地絶縁膜
１２を形成する。この下地絶縁膜１２の膜厚は、例え
ば、約５００〜２０００ｎｍとする。
ば、常圧又は減圧ＣＶＤ法等によりＴＥＯＳ（テトラ・
エチル・オルソ・シリケート）ガス、ＴＥＢ（テトラ・
エチル・ボートレート）ガス、ＴＭＯＰ（テトラ・メチ
ル・オキシ・フォスレート）ガス等を用いて、ＮＳＧ、
ＰＳＧ、ＢＳＧ、ＢＰＳＧなどのシリケートガラス膜、
窒化シリコン膜や酸化シリコン膜等からなる下地絶縁膜
１２を形成する。この下地絶縁膜１２の膜厚は、例え
ば、約５００〜２０００ｎｍとする。
【００５２】次に、下地絶縁膜１２の上に、約４５０〜
５５０℃、好ましくは約５００℃の比較的低温環境中
で、流量約４００〜６００ｃｃ／ｍｉｎのモノシランガ
ス、ジシランガス等を用いた減圧ＣＶＤ（例えば、圧力
約２０〜４０ＰａのＣＶＤ）により、アモルファスシリ
コン膜を形成する。その後、窒素雰囲気中で、約６００
〜７００℃にて約１〜１０時間、好ましくは、４〜６時
間の熱処理を施すことにより、ポリシリコン膜１を約５
０〜２００ｎｍの厚さ、好ましくは約１００ｎｍの厚さ
となるまで固相成長させる。固相成長させる方法として
は、ＲＴＡ（Rapid Thermal Anneal)を使った熱処理で
も良いし、エキシマレーザー等を用いたレーザー熱処理
でも良い。
５５０℃、好ましくは約５００℃の比較的低温環境中
で、流量約４００〜６００ｃｃ／ｍｉｎのモノシランガ
ス、ジシランガス等を用いた減圧ＣＶＤ（例えば、圧力
約２０〜４０ＰａのＣＶＤ）により、アモルファスシリ
コン膜を形成する。その後、窒素雰囲気中で、約６００
〜７００℃にて約１〜１０時間、好ましくは、４〜６時
間の熱処理を施すことにより、ポリシリコン膜１を約５
０〜２００ｎｍの厚さ、好ましくは約１００ｎｍの厚さ
となるまで固相成長させる。固相成長させる方法として
は、ＲＴＡ（Rapid Thermal Anneal)を使った熱処理で
も良いし、エキシマレーザー等を用いたレーザー熱処理
でも良い。
【００５３】この際、半導体層１にＳｂ（アンチモ
ン）、Ａｓ（砒素）、Ｐ（リン）などのＶ族元素の不純
物を僅かにイオン注入等によりドープしても良い。ま
た、ＴＦＴ３０をｐチャネル型とする場合には、Ｂ（ボ
ロン）、Ｇａ（ガリウム）、Ｉｎ（インジウム）などの
III族元素の不純物を僅かにイオン注入等によりドープ
しても良い。尚、アモルファスシリコン膜を経ないで、
減圧ＣＶＤ法等によりポリシリコン膜１を直接形成して
も良い。或いは、減圧ＣＶＤ法等により堆積したポリシ
リコン膜にシリコンイオンを打ち込んで一旦非晶質化
（アモルファス化）し、その後熱処理等により再結晶化
させてポリシリコン膜１を形成しても良い。次に、ポリ
シリコン膜１を第1容量電極１ｆとソース領域・ドレイ
ン領域・チャネル領域となる半導体層１ａにパターニン
グする。
ン）、Ａｓ（砒素）、Ｐ（リン）などのＶ族元素の不純
物を僅かにイオン注入等によりドープしても良い。ま
た、ＴＦＴ３０をｐチャネル型とする場合には、Ｂ（ボ
ロン）、Ｇａ（ガリウム）、Ｉｎ（インジウム）などの
III族元素の不純物を僅かにイオン注入等によりドープ
しても良い。尚、アモルファスシリコン膜を経ないで、
減圧ＣＶＤ法等によりポリシリコン膜１を直接形成して
も良い。或いは、減圧ＣＶＤ法等により堆積したポリシ
リコン膜にシリコンイオンを打ち込んで一旦非晶質化
（アモルファス化）し、その後熱処理等により再結晶化
させてポリシリコン膜１を形成しても良い。次に、ポリ
シリコン膜１を第1容量電極１ｆとソース領域・ドレイ
ン領域・チャネル領域となる半導体層１ａにパターニン
グする。
【００５４】次に工程（２）に示されるように、ＴＦＴ
３０を構成する半導体層１ａと第１容量電極１ｆ上に第
１絶縁薄膜２を形成する。この第１絶縁薄膜２の形成方
法としては、約９００〜１３００℃の温度、好ましくは
約１０００℃の温度により半導体層１ａと第１容量電極
１ｆを熱酸化することにより形成しても良い。また、別
の方法として熱酸化により約３０ｎｍの比較的薄い厚さ
の熱酸化膜を半導体層１ａと第１容量電極１ｆの上に形
成した後に、減圧ＣＶＤ法等により高温酸化シリコン膜
（ＨＴＯ膜）や窒化シリコン膜からなる絶縁膜を約５０
ｎｍの比較的薄い厚さに堆積することにより２層等の多
層膜にしても良い。いずれの方法であったとしても半導
体層１ａと第１容量電極１ｆの厚さは、約３０〜１５０
ｎｍの厚さ、好ましくは約３５〜５０ｎｍの厚さとし、
第１絶縁薄膜２の厚さは、約１０〜２００ｎｍの厚さ、
好ましくは約３０〜１００ｎｍの厚さとする。尚、上記
２層あるいは多層構造によれば、熱酸化膜を形成する時
間が短くなるため、熱によるＴＦＴアレイ基板１０のそ
りを防止するために効果的である。
３０を構成する半導体層１ａと第１容量電極１ｆ上に第
１絶縁薄膜２を形成する。この第１絶縁薄膜２の形成方
法としては、約９００〜１３００℃の温度、好ましくは
約１０００℃の温度により半導体層１ａと第１容量電極
１ｆを熱酸化することにより形成しても良い。また、別
の方法として熱酸化により約３０ｎｍの比較的薄い厚さ
の熱酸化膜を半導体層１ａと第１容量電極１ｆの上に形
成した後に、減圧ＣＶＤ法等により高温酸化シリコン膜
（ＨＴＯ膜）や窒化シリコン膜からなる絶縁膜を約５０
ｎｍの比較的薄い厚さに堆積することにより２層等の多
層膜にしても良い。いずれの方法であったとしても半導
体層１ａと第１容量電極１ｆの厚さは、約３０〜１５０
ｎｍの厚さ、好ましくは約３５〜５０ｎｍの厚さとし、
第１絶縁薄膜２の厚さは、約１０〜２００ｎｍの厚さ、
好ましくは約３０〜１００ｎｍの厚さとする。尚、上記
２層あるいは多層構造によれば、熱酸化膜を形成する時
間が短くなるため、熱によるＴＦＴアレイ基板１０のそ
りを防止するために効果的である。
【００５５】次に、第１容量電極１ｆとなる部分を除く
半導体層１ａ上にレジスト層を形成した後、例えばＰイ
オンをドーズ量約３×１０12／ｃｍ2でドープして、第1
容量電極１ｆを低抵抗化しても良い。
半導体層１ａ上にレジスト層を形成した後、例えばＰイ
オンをドーズ量約３×１０12／ｃｍ2でドープして、第1
容量電極１ｆを低抵抗化しても良い。
【００５６】次に工程（３）に示されるように、減圧Ｃ
ＶＤ法等によりポリシリコン膜を堆積し、更にＰを熱拡
散し、ポリシリコン膜を導電化する。又は、Ｐイオンを
ポリシリコン膜の成膜と同時に導入した低抵抗なポリシ
リコン膜を用いてもよい。ポリシリコン膜の膜厚は、約
１００〜５００ｎｍの厚さ、好ましくは約３００ｎｍに
堆積し、所望の幅よりも太めの走査線３ａと共に第２容
量電極３ｂをパターニングする。これにより、第１容量
電極１ｆと第１絶縁薄膜２を介して第２容量電極を形成
することにより、第１蓄積容量が形成される。尚、図１
の容量線３ｃを走査線３ａ及び第２容量電極３ｂと同時
に形成してもよいし、別層で新たに配線を形成してもよ
い。
ＶＤ法等によりポリシリコン膜を堆積し、更にＰを熱拡
散し、ポリシリコン膜を導電化する。又は、Ｐイオンを
ポリシリコン膜の成膜と同時に導入した低抵抗なポリシ
リコン膜を用いてもよい。ポリシリコン膜の膜厚は、約
１００〜５００ｎｍの厚さ、好ましくは約３００ｎｍに
堆積し、所望の幅よりも太めの走査線３ａと共に第２容
量電極３ｂをパターニングする。これにより、第１容量
電極１ｆと第１絶縁薄膜２を介して第２容量電極を形成
することにより、第１蓄積容量が形成される。尚、図１
の容量線３ｃを走査線３ａ及び第２容量電極３ｂと同時
に形成してもよいし、別層で新たに配線を形成してもよ
い。
【００５７】次に、ＴＦＴ３０をＬＤＤ領域を有するｎ
チャネル型のＴＦＴとする場合には、工程（４）に示さ
れるように半導体層１ａに、先ず低濃度ソース領域１ｂ
及び低濃度ドレイン領域１ｃを形成するために、走査線
３ａの一部であるゲート電極をマスクとして、Ｎチャネ
ル型の場合はＰなどのＶ族元素の不純物を、Ｐチャネル
型の場合はＢなどのIII族元素の不純物を半導体層１ａ
に０．５〜５．０×１０13／ｃｍ2のドーズ量にてドー
プする。これによりゲート電極下の半導体層１ａはチャ
ネル領域１ａ’となる。
チャネル型のＴＦＴとする場合には、工程（４）に示さ
れるように半導体層１ａに、先ず低濃度ソース領域１ｂ
及び低濃度ドレイン領域１ｃを形成するために、走査線
３ａの一部であるゲート電極をマスクとして、Ｎチャネ
ル型の場合はＰなどのＶ族元素の不純物を、Ｐチャネル
型の場合はＢなどのIII族元素の不純物を半導体層１ａ
に０．５〜５．０×１０13／ｃｍ2のドーズ量にてドー
プする。これによりゲート電極下の半導体層１ａはチャ
ネル領域１ａ’となる。
【００５８】次に工程（５）に示されるように、ＴＦＴ
３０を構成する高濃度ソース領域１ｄ及び高濃度ドレイ
ン領域１ｅを形成するために、走査線３ａよりも幅の広
いレジスト層６００を走査線３ａ上に形成した後、半導
体層１ａに同じくＮチャネル型の場合はＰなどのＶ族元
素の不純物を高濃度でＰチャネル型の場合はＢなどのII
I族元素の不純物を例えば、０．５〜５．０×１０15／
ｃｍ2のドーズ量にてドープする。これにより、レジス
ト層６００直下の半導体層１ａがそれぞれ低濃度ソース
領域１ｂ及び低濃度ドレイン領域１ｃとなる。
３０を構成する高濃度ソース領域１ｄ及び高濃度ドレイ
ン領域１ｅを形成するために、走査線３ａよりも幅の広
いレジスト層６００を走査線３ａ上に形成した後、半導
体層１ａに同じくＮチャネル型の場合はＰなどのＶ族元
素の不純物を高濃度でＰチャネル型の場合はＢなどのII
I族元素の不純物を例えば、０．５〜５．０×１０15／
ｃｍ2のドーズ量にてドープする。これにより、レジス
ト層６００直下の半導体層１ａがそれぞれ低濃度ソース
領域１ｂ及び低濃度ドレイン領域１ｃとなる。
【００５９】次に工程（６）に示されるように、レジス
ト層６００を除去した後、走査線３ａ及び第２容量電極
３ｂの表面部分を熱酸化することにより、第２絶縁薄膜
８１を形成する。即ち、ポリシリコン膜からなる走査線
３ａ及び第２容量電極３ｂの表面を、例えば９００〜１
２００℃にて熱酸化することにより、高耐圧で比較的薄
くて欠陥の少ない第２絶縁薄膜８１が容易に形成され
る。工程（４）において所望の幅よりも太めに形成され
たゲート電極をマスクとして半導体層１ａに不純物をド
ープした後、工程（６）において、このゲート電極を構
成するポリシリコン膜を酸化するため、酸化前のポリシ
リコン膜に比べて酸化後のポリシリコン膜の外形は小さ
くなり、当該ゲート電極を含む走査線３a及び第２容量
電極３ｂの幅が減少する。この結果、このゲート電極幅
の減少分だけチャネル領域の幅方向についてのゲート電
極の端と不純物がドープされた領域の端との間に打ち込
まれない領域が形成されることになる。従って、工程
（６）の終了時には、ゲート電極の側壁に形成される第
２絶縁薄膜８１の膜厚に応じたオフセット領域１ｇがチ
ャネル領域の両端に隣接して形成される。このように走
査線３a及び第２容量電極３ｂを酸化させる場合には、
当該酸化による走査線３ａ及び第２容量電極３ｂの側壁
の後退を考慮して、走査線３ａ及び第２容量電極３ｂと
して最終的に要求される幅よりも例えば約数１０〜数１
００ｎｍ程度太めのパターンにリサイジングしておくと
良い。
ト層６００を除去した後、走査線３ａ及び第２容量電極
３ｂの表面部分を熱酸化することにより、第２絶縁薄膜
８１を形成する。即ち、ポリシリコン膜からなる走査線
３ａ及び第２容量電極３ｂの表面を、例えば９００〜１
２００℃にて熱酸化することにより、高耐圧で比較的薄
くて欠陥の少ない第２絶縁薄膜８１が容易に形成され
る。工程（４）において所望の幅よりも太めに形成され
たゲート電極をマスクとして半導体層１ａに不純物をド
ープした後、工程（６）において、このゲート電極を構
成するポリシリコン膜を酸化するため、酸化前のポリシ
リコン膜に比べて酸化後のポリシリコン膜の外形は小さ
くなり、当該ゲート電極を含む走査線３a及び第２容量
電極３ｂの幅が減少する。この結果、このゲート電極幅
の減少分だけチャネル領域の幅方向についてのゲート電
極の端と不純物がドープされた領域の端との間に打ち込
まれない領域が形成されることになる。従って、工程
（６）の終了時には、ゲート電極の側壁に形成される第
２絶縁薄膜８１の膜厚に応じたオフセット領域１ｇがチ
ャネル領域の両端に隣接して形成される。このように走
査線３a及び第２容量電極３ｂを酸化させる場合には、
当該酸化による走査線３ａ及び第２容量電極３ｂの側壁
の後退を考慮して、走査線３ａ及び第２容量電極３ｂと
して最終的に要求される幅よりも例えば約数１０〜数１
００ｎｍ程度太めのパターンにリサイジングしておくと
良い。
【００６０】更に本実施形態では工程（６）において、
第２絶縁薄膜８１を形成すると同時に半導体層１ａにド
ープされた不純物の活性化を行うことが可能である。即
ち、不純物を結晶格子中に結合させるために必要となる
加熱による不純物の活性化処理を、熱酸化膜からなる第
２絶縁薄膜８１を形成する工程で同時に行うことが出来
るため、製造工程の効率化が図れる。
第２絶縁薄膜８１を形成すると同時に半導体層１ａにド
ープされた不純物の活性化を行うことが可能である。即
ち、不純物を結晶格子中に結合させるために必要となる
加熱による不純物の活性化処理を、熱酸化膜からなる第
２絶縁薄膜８１を形成する工程で同時に行うことが出来
るため、製造工程の効率化が図れる。
【００６１】工程（６）においては、第２絶縁薄膜８１
上に、減圧ＣＶＤ法、プラズマＣＶＤ法等により高温酸
化シリコン膜（ＨＴＯ膜）や窒化シリコン膜からなる絶
縁膜を約２００ｎｍ以下の比較的薄い厚さに堆積するこ
とにより、第２絶縁薄膜８１を複数層構造或いは多層構
造にしても良い。この場合、第２絶縁薄膜８１を薄くす
る程、第２蓄積容量を大きくすることが可能なので、結
局、膜破れなどの欠陥が生じないことを条件に、第１絶
縁薄膜２よりも薄い５０ｎｍ以下の厚みを持つ極薄い絶
縁膜となるように第２絶縁薄膜８１を形成すると本実施
形態の効果を増大させることができる。
上に、減圧ＣＶＤ法、プラズマＣＶＤ法等により高温酸
化シリコン膜（ＨＴＯ膜）や窒化シリコン膜からなる絶
縁膜を約２００ｎｍ以下の比較的薄い厚さに堆積するこ
とにより、第２絶縁薄膜８１を複数層構造或いは多層構
造にしても良い。この場合、第２絶縁薄膜８１を薄くす
る程、第２蓄積容量を大きくすることが可能なので、結
局、膜破れなどの欠陥が生じないことを条件に、第１絶
縁薄膜２よりも薄い５０ｎｍ以下の厚みを持つ極薄い絶
縁膜となるように第２絶縁薄膜８１を形成すると本実施
形態の効果を増大させることができる。
【００６２】次に工程（７）に示されるように、導電層
８０ａと高濃度ドレイン領域１ｅとを電気接続するため
にコンタクトホール８ａを、反応性イオンエッチング、
反応性イオンビームエッチング等のドライエッチングに
より第１絶縁薄膜２に開孔する。このようなドライエッ
チングは、指向性が高いため、小さな径のコンタクトホ
ール８ａを開孔可能である。或いは、コンタクトホール
８ａが半導体層１ａを突き抜けるのを防止するのに有利
なウエットエッチングを併用してもよい。このウエット
エッチングは、コンタクトホール８ａに対し、より良好
な導通がとれるためのテーパを付与する観点からも有効
である。また、同時に導電層８０ｂを高濃度ソース領域
１ｄに接続するためにコンタクトホール８ａ’を８ａと
同時に開孔しても良い。
８０ａと高濃度ドレイン領域１ｅとを電気接続するため
にコンタクトホール８ａを、反応性イオンエッチング、
反応性イオンビームエッチング等のドライエッチングに
より第１絶縁薄膜２に開孔する。このようなドライエッ
チングは、指向性が高いため、小さな径のコンタクトホ
ール８ａを開孔可能である。或いは、コンタクトホール
８ａが半導体層１ａを突き抜けるのを防止するのに有利
なウエットエッチングを併用してもよい。このウエット
エッチングは、コンタクトホール８ａに対し、より良好
な導通がとれるためのテーパを付与する観点からも有効
である。また、同時に導電層８０ｂを高濃度ソース領域
１ｄに接続するためにコンタクトホール８ａ’を８ａと
同時に開孔しても良い。
【００６３】次に工程（８）に示されるように、第２絶
縁薄膜８１及びコンタクトホール８ａを介して高濃度ド
レイン領域１ｅの全面に、Ａｌ、Ｔｉ、Ｃｒ、Ｗ、Ｔ
ａ、Ｍｏ、Ｃｕ及びＰｂ等の金属や金属シリサイド等の
金属合金膜をスパッタリング等により堆積した後、フォ
トリソグラフィ及びエッチング処理により、第３容量電
極を含む導電層８０ａを形成する。また、上述のように
導電層８０ｂを同時に形成しても良い。尚、導電層８０
ａ及び導電層８０ｂの膜厚は、例えば５０〜５００ｎｍ
程度とされる。５０ｎｍ程度の厚みがあれば、例えば上
層に形成される膜にコンタクトホールを開孔する時に導
電層８０ａを突き抜ける可能性は殆どない。尚、この導
電層８０ａ上には、表面反射を緩和するためにポリシリ
コン膜等の反射防止膜を形成しても良い。また、導電層
８０ａには応力緩和のために低抵抗なポリシリコン膜等
を用いても良い。この際、下層に低抵抗なポリシリコン
膜（導電性のポリシリコン膜）を用いて上層に金属膜を
用いて２層以上の積層された導電膜８０ａを形成しても
よい。また、２層のポリシリコン膜の間に金属膜を挟ん
で３層としてもよい。このように、導電膜８０ａと高濃
度ドレイン領域１ｅとを電気的に接続する際に、同じポ
リシリコン膜で形成すると、コンタクト抵抗を大幅に低
減することができる。また、本実施形態では、導電層８
０ａ及び８０ｂはビット線として兼用することができ
る。
縁薄膜８１及びコンタクトホール８ａを介して高濃度ド
レイン領域１ｅの全面に、Ａｌ、Ｔｉ、Ｃｒ、Ｗ、Ｔ
ａ、Ｍｏ、Ｃｕ及びＰｂ等の金属や金属シリサイド等の
金属合金膜をスパッタリング等により堆積した後、フォ
トリソグラフィ及びエッチング処理により、第３容量電
極を含む導電層８０ａを形成する。また、上述のように
導電層８０ｂを同時に形成しても良い。尚、導電層８０
ａ及び導電層８０ｂの膜厚は、例えば５０〜５００ｎｍ
程度とされる。５０ｎｍ程度の厚みがあれば、例えば上
層に形成される膜にコンタクトホールを開孔する時に導
電層８０ａを突き抜ける可能性は殆どない。尚、この導
電層８０ａ上には、表面反射を緩和するためにポリシリ
コン膜等の反射防止膜を形成しても良い。また、導電層
８０ａには応力緩和のために低抵抗なポリシリコン膜等
を用いても良い。この際、下層に低抵抗なポリシリコン
膜（導電性のポリシリコン膜）を用いて上層に金属膜を
用いて２層以上の積層された導電膜８０ａを形成しても
よい。また、２層のポリシリコン膜の間に金属膜を挟ん
で３層としてもよい。このように、導電膜８０ａと高濃
度ドレイン領域１ｅとを電気的に接続する際に、同じポ
リシリコン膜で形成すると、コンタクト抵抗を大幅に低
減することができる。また、本実施形態では、導電層８
０ａ及び８０ｂはビット線として兼用することができ
る。
【００６４】以上説明したように本実施形態の製造プロ
セスによれば、ポリシリコン膜からなる走査線３ａ及び
第２容量電極３ｂと、ポリシリコン膜が熱酸化されてな
る第２絶縁薄膜８１を形成するため、走査線３ａ及び第
２容量電極３ｂと第２絶縁薄膜８１との間で均一性及び
密着性の高い良好な界面が得られる。従って、本実施形
態の半導体装置の製造方法によれば、簡単な方法及び少
ない工程数で薄くて欠陥の少ない高耐圧な第２絶縁薄膜
８１を形成することができる。しかも第１容量電極１ｆ
と第２容量電極３ｂとにより第１蓄積容量７０ａが形成
され、第２容量電極と導電層８０ａの一部からなる第３
容量電極との間で第２蓄積容量７０ｂが形成されるた
め、容量を増大させることが可能となる。
セスによれば、ポリシリコン膜からなる走査線３ａ及び
第２容量電極３ｂと、ポリシリコン膜が熱酸化されてな
る第２絶縁薄膜８１を形成するため、走査線３ａ及び第
２容量電極３ｂと第２絶縁薄膜８１との間で均一性及び
密着性の高い良好な界面が得られる。従って、本実施形
態の半導体装置の製造方法によれば、簡単な方法及び少
ない工程数で薄くて欠陥の少ない高耐圧な第２絶縁薄膜
８１を形成することができる。しかも第１容量電極１ｆ
と第２容量電極３ｂとにより第１蓄積容量７０ａが形成
され、第２容量電極と導電層８０ａの一部からなる第３
容量電極との間で第２蓄積容量７０ｂが形成されるた
め、容量を増大させることが可能となる。
【００６５】また、不純物を低濃度に打ち込む工程
（４）では、走査線３ａの一部からなるゲート電極をマ
スクに用いて、フォトリソグラフィ工程なしに、不純物
を低濃度に打ち込むことができる。また、工程（６）で
走査線３ａの表面を酸化させて第２誘電体膜となる第２
絶縁薄膜８１を形成するため、当該酸化により走査線３
ａの一部からなるゲート電極の側壁が後退した分だけ半
導体層１ａ中に不純物がドープされないオフセット領域
１ｇが形成される。従って、フォトリソグラフィ工程の
負担を軽減しつつ、オフセット領域とＬＤＤ領域を備え
たＴＦＴと大きな蓄積容量を有する半導体装置を実現す
ることができる。さらに、フォトリソグラフィ工程にお
ける露光装置によるアラインメントずれが原因で発生す
る特性のばらつきを抑えることができるので、ＴＦＴ３
０の短チャネルが可能となり、半導体装置の微細化にも
十分対応することができる。
（４）では、走査線３ａの一部からなるゲート電極をマ
スクに用いて、フォトリソグラフィ工程なしに、不純物
を低濃度に打ち込むことができる。また、工程（６）で
走査線３ａの表面を酸化させて第２誘電体膜となる第２
絶縁薄膜８１を形成するため、当該酸化により走査線３
ａの一部からなるゲート電極の側壁が後退した分だけ半
導体層１ａ中に不純物がドープされないオフセット領域
１ｇが形成される。従って、フォトリソグラフィ工程の
負担を軽減しつつ、オフセット領域とＬＤＤ領域を備え
たＴＦＴと大きな蓄積容量を有する半導体装置を実現す
ることができる。さらに、フォトリソグラフィ工程にお
ける露光装置によるアラインメントずれが原因で発生す
る特性のばらつきを抑えることができるので、ＴＦＴ３
０の短チャネルが可能となり、半導体装置の微細化にも
十分対応することができる。
【００６６】尚、上述の製造プロセスにおいて、酸化膜
を形成する工程（６）以降の各工程は、４００℃以下の
雰囲気で行われてもよい。このようにすれば、第２絶縁
薄膜８１を形成した後には、耐熱性の低い材料をその後
の導電膜や絶縁膜の形成に用いることができ有利であ
る。
を形成する工程（６）以降の各工程は、４００℃以下の
雰囲気で行われてもよい。このようにすれば、第２絶縁
薄膜８１を形成した後には、耐熱性の低い材料をその後
の導電膜や絶縁膜の形成に用いることができ有利であ
る。
【００６７】また、上述の製造プロセスにおいて、第２
絶縁薄膜８１を形成する工程（６）において、熱酸化で
はなく、Ｔａ（タンタル）、Ａｌ（アルミニウム）等の
陽極酸化可能な金属膜から構成された走査線３ａ及び第
２容量電極３ｂの表面部を陽極酸化することにより第２
絶縁薄膜８１を形成しても良い。このような陽極酸化膜
は、走査線３a及び第２容量電極３ｂと酸化膜との間に
は均一性及び密着性の高い良好な界面が得られる。ま
た、陽極酸化膜は、高耐圧であり薄くて欠陥の少ない絶
縁膜として形成可能である。特に、Ｔａの酸化膜である
酸化タンタル膜は、誘電率が２１．７程度であるため、
誘電率が３．９程度である上述の酸化シリコン膜よりも
誘電率の高い絶縁膜として得られる。従って、同じルー
ルで設計した場合、酸化タンタル膜の方が大きな蓄積容
量を得ることができる。
絶縁薄膜８１を形成する工程（６）において、熱酸化で
はなく、Ｔａ（タンタル）、Ａｌ（アルミニウム）等の
陽極酸化可能な金属膜から構成された走査線３ａ及び第
２容量電極３ｂの表面部を陽極酸化することにより第２
絶縁薄膜８１を形成しても良い。このような陽極酸化膜
は、走査線３a及び第２容量電極３ｂと酸化膜との間に
は均一性及び密着性の高い良好な界面が得られる。ま
た、陽極酸化膜は、高耐圧であり薄くて欠陥の少ない絶
縁膜として形成可能である。特に、Ｔａの酸化膜である
酸化タンタル膜は、誘電率が２１．７程度であるため、
誘電率が３．９程度である上述の酸化シリコン膜よりも
誘電率の高い絶縁膜として得られる。従って、同じルー
ルで設計した場合、酸化タンタル膜の方が大きな蓄積容
量を得ることができる。
【００６８】本実施形態では、上述のようにオフセット
領域とＬＤＤ領域の両方を有するＴＦＴを少ない工程で
形成することが可能であるが、例えば工程（４）を省略
する場合には、半導体層１ａへの低濃度な不純物のドー
プ工程がなくなり、その結果、ＬＤＤ領域は形成されず
にオフセット領域だけを有するＴＦＴ３０を形成するこ
とも可能である。
領域とＬＤＤ領域の両方を有するＴＦＴを少ない工程で
形成することが可能であるが、例えば工程（４）を省略
する場合には、半導体層１ａへの低濃度な不純物のドー
プ工程がなくなり、その結果、ＬＤＤ領域は形成されず
にオフセット領域だけを有するＴＦＴ３０を形成するこ
とも可能である。
【００６９】（第２の実施形態）図３（１）〜（８）
は、第２の実施形態に係わる半導体装置の製造工程を示
す図である。
は、第２の実施形態に係わる半導体装置の製造工程を示
す図である。
【００７０】第２の実施形態では、工程（１）〜工程
（３）までは第１の実施形態と同じであるので、その説
明は省略し、工程（４）以降について説明する。
（３）までは第１の実施形態と同じであるので、その説
明は省略し、工程（４）以降について説明する。
【００７１】工程（４）においては、所望の幅よりも太
めに形成された走査線３ａの一部からなるゲート電極を
マスクとして半導体層１ａに高濃度に不純物を例えば、
Ｎチャネル型の場合はＰイオンを、Ｐチャネル型の場合
はＢイオンを０．５〜５．０×１０15／ｃｍ2のドーズ
量にてドープする。
めに形成された走査線３ａの一部からなるゲート電極を
マスクとして半導体層１ａに高濃度に不純物を例えば、
Ｎチャネル型の場合はＰイオンを、Ｐチャネル型の場合
はＢイオンを０．５〜５．０×１０15／ｃｍ2のドーズ
量にてドープする。
【００７２】次に工程（５）においては、所望の幅より
も太めに形成された走査線３ａ及び第２容量電極３ｂの
表面部分を熱酸化、例えば９００〜１２００℃にて熱酸
化することにより、第２絶縁薄膜８１を形成する。これ
により、第１の実施形態と同様に工程（４）においてゲ
ート電極をマスクとして半導体層１ａに不純物がドープ
され、その後の工程（５）において、この走査線３ａ及
び第２容量電極３ｂを構成するポリシリコン膜を酸化す
るため、酸化前のポリシリコン膜に比べて酸化後のポリ
シリコン膜の外形は小さくなり、当該走査線３ａの一部
であるゲート電極の幅が減少する。この結果、このゲー
ト電極幅の減少分だけチャネル領域の幅方向についてゲ
ート電極の端と不純物がドープされた領域の端との間に
不純物が打ち込まれない領域が形成される。尚、このよ
うに走査線３ａを酸化させる場合には、当該酸化による
走査線３ａの側壁の後退を考慮して、走査線３ａとして
最終的に要求される幅よりも例えば約数１０〜数１００
ｎｍ程度太めに走査線３ａ及び第２容量電極３ｂをリサ
イジングしておくと良い。
も太めに形成された走査線３ａ及び第２容量電極３ｂの
表面部分を熱酸化、例えば９００〜１２００℃にて熱酸
化することにより、第２絶縁薄膜８１を形成する。これ
により、第１の実施形態と同様に工程（４）においてゲ
ート電極をマスクとして半導体層１ａに不純物がドープ
され、その後の工程（５）において、この走査線３ａ及
び第２容量電極３ｂを構成するポリシリコン膜を酸化す
るため、酸化前のポリシリコン膜に比べて酸化後のポリ
シリコン膜の外形は小さくなり、当該走査線３ａの一部
であるゲート電極の幅が減少する。この結果、このゲー
ト電極幅の減少分だけチャネル領域の幅方向についてゲ
ート電極の端と不純物がドープされた領域の端との間に
不純物が打ち込まれない領域が形成される。尚、このよ
うに走査線３ａを酸化させる場合には、当該酸化による
走査線３ａの側壁の後退を考慮して、走査線３ａとして
最終的に要求される幅よりも例えば約数１０〜数１００
ｎｍ程度太めに走査線３ａ及び第２容量電極３ｂをリサ
イジングしておくと良い。
【００７３】更に本実施形態では工程（５）において、
第１の実施形態と同様に、第２絶縁薄膜を形成すると同
時に半導体層１ａにドープされた不純物の活性化を行う
ことが可能である。尚、第１の実施形態と同様な方法で
第２絶縁薄膜を多層構造としてもよい。
第１の実施形態と同様に、第２絶縁薄膜を形成すると同
時に半導体層１ａにドープされた不純物の活性化を行う
ことが可能である。尚、第１の実施形態と同様な方法で
第２絶縁薄膜を多層構造としてもよい。
【００７４】次に工程（６）に示されるように、第２絶
縁薄膜８１直下の半導体層１ａに低濃度の不純物がドー
プされるようにゲート電極側壁に形成された第２絶縁薄
膜８１の縦方向の厚さを考慮した加速エネルギーで、低
濃度の不純物を、例えば、Ｎチャネル型の場合はＰイオ
ンを、Ｐチャネル型の場合は、Ｂイオンを０．５〜５．
０×１０13／ｃｍ2のドーズ量で半導体層１ａにドープ
して、低濃度ソース領域１ｂと低濃度ドレイン領域１ｃ
を形成する。
縁薄膜８１直下の半導体層１ａに低濃度の不純物がドー
プされるようにゲート電極側壁に形成された第２絶縁薄
膜８１の縦方向の厚さを考慮した加速エネルギーで、低
濃度の不純物を、例えば、Ｎチャネル型の場合はＰイオ
ンを、Ｐチャネル型の場合は、Ｂイオンを０．５〜５．
０×１０13／ｃｍ2のドーズ量で半導体層１ａにドープ
して、低濃度ソース領域１ｂと低濃度ドレイン領域１ｃ
を形成する。
【００７５】次に工程（７）及び工程（８）は、第１の
実施形態と同様であるので、その説明は省略する。
実施形態と同様であるので、その説明は省略する。
【００７６】尚、本実施形態では、工程（６）の低濃度
に不純物をドープする工程は、工程（７）の後でも良い
し、あるいは工程（８）の後でも良い。
に不純物をドープする工程は、工程（７）の後でも良い
し、あるいは工程（８）の後でも良い。
【００７７】以上説明したように本実施形態の製造プロ
セスによれば、ポリシリコン膜からなる走査線３ａ及び
第２容量電極３ｂとポリシリコン膜の熱酸化膜からなる
第２絶縁薄膜８１との間で均一性及び密着性の高い良好
な界面が得られる。従って、本実施形態によれば、簡単
な方法及び少ない工程数で薄くて欠陥の少ない高耐圧な
第２絶縁薄膜８１を有する半導体装置を製造することが
できる。
セスによれば、ポリシリコン膜からなる走査線３ａ及び
第２容量電極３ｂとポリシリコン膜の熱酸化膜からなる
第２絶縁薄膜８１との間で均一性及び密着性の高い良好
な界面が得られる。従って、本実施形態によれば、簡単
な方法及び少ない工程数で薄くて欠陥の少ない高耐圧な
第２絶縁薄膜８１を有する半導体装置を製造することが
できる。
【００７８】また、不純物を高濃度に打ち込む工程
（４）では、走査線３ａの一部からなるゲート電極をマ
スクとして用いるので、この工程においてフォトリソグ
ラフィ工程なしに不純物をドープすることができる。ま
た低濃度の不純物をドープする工程（６）においても、
走査線３ａの側壁に対応する位置に第２絶縁薄膜の厚み
にほぼ等しい幅の低濃度ソース領域１ｂ及び低濃度ドレ
イン領域１ｃを有するＴＦＴ３０を形成可能となるた
め、フォトリソグラフィ工程なしに不純物をドープして
ＬＤＤ領域を形成することができる。このような工程に
より、フォトリソグラフィ工程における露光装置による
アラインメントずれが原因で発生する特性のばらつきが
生じることもないため、ＴＦＴの短チャネル化も可能と
なる。また、本実施形態では、第１の実施形態に比べて
レジスト層６００を設ける必要がないため、さらに工程
の削減及びアライメントずれの低減で有利である。
（４）では、走査線３ａの一部からなるゲート電極をマ
スクとして用いるので、この工程においてフォトリソグ
ラフィ工程なしに不純物をドープすることができる。ま
た低濃度の不純物をドープする工程（６）においても、
走査線３ａの側壁に対応する位置に第２絶縁薄膜の厚み
にほぼ等しい幅の低濃度ソース領域１ｂ及び低濃度ドレ
イン領域１ｃを有するＴＦＴ３０を形成可能となるた
め、フォトリソグラフィ工程なしに不純物をドープして
ＬＤＤ領域を形成することができる。このような工程に
より、フォトリソグラフィ工程における露光装置による
アラインメントずれが原因で発生する特性のばらつきが
生じることもないため、ＴＦＴの短チャネル化も可能と
なる。また、本実施形態では、第１の実施形態に比べて
レジスト層６００を設ける必要がないため、さらに工程
の削減及びアライメントずれの低減で有利である。
【００７９】尚、上述の製造プロセスにおいても、酸化
膜を形成する工程（５）以降の各工程は、４００℃以下
の雰囲気で行われてもよい。このようにすれば、第２絶
縁薄膜８１を形成した後には、耐熱性の低い材料をその
後の導電膜や絶縁膜の形成に用いることができ有利であ
る。また、上述の製造プロセスにおいて、第２絶縁薄膜
を形成する工程（５）において、熱酸化膜ではなく、Ｔ
ａ、Ａｌ等の陽極酸化可能な金属膜から構成された走査
線３ａ及び第２容量電極３ｂの表面部を陽極酸化するこ
とにより陽極酸化膜を形成しても良い。このようにすれ
ば、第１の実施形態で説明したように、酸化タンタル膜
等から誘電率が高い第２絶縁薄膜８１を比較的容易に形
成できる。
膜を形成する工程（５）以降の各工程は、４００℃以下
の雰囲気で行われてもよい。このようにすれば、第２絶
縁薄膜８１を形成した後には、耐熱性の低い材料をその
後の導電膜や絶縁膜の形成に用いることができ有利であ
る。また、上述の製造プロセスにおいて、第２絶縁薄膜
を形成する工程（５）において、熱酸化膜ではなく、Ｔ
ａ、Ａｌ等の陽極酸化可能な金属膜から構成された走査
線３ａ及び第２容量電極３ｂの表面部を陽極酸化するこ
とにより陽極酸化膜を形成しても良い。このようにすれ
ば、第１の実施形態で説明したように、酸化タンタル膜
等から誘電率が高い第２絶縁薄膜８１を比較的容易に形
成できる。
【００８０】本実施形態では、上述のようにＬＤＤ領域
を有するＴＦＴを少ない工程で形成することが可能であ
るが、例えば工程（６）を省略することにより、半導体
層１ａへの低濃度不純物のドープが省かれるため、ＬＤ
Ｄ領域は有さずにオフセット領域を有するＴＦＴを実現
することができる。
を有するＴＦＴを少ない工程で形成することが可能であ
るが、例えば工程（６）を省略することにより、半導体
層１ａへの低濃度不純物のドープが省かれるため、ＬＤ
Ｄ領域は有さずにオフセット領域を有するＴＦＴを実現
することができる。
【００８１】（第３の実施形態）第３の実施形態につい
て図４（１）〜（８）を用いて説明する。尚、本実施形
態においては、（１）〜（３）は、第１の実施形態と同
様であるのでその説明を省略する。
て図４（１）〜（８）を用いて説明する。尚、本実施形
態においては、（１）〜（３）は、第１の実施形態と同
様であるのでその説明を省略する。
【００８２】本実施形態では、工程（４）に示されるよ
うに不純物をドープする前に、所望の幅よりも太めに形
成された走査線３ａ及び第２容量電極３ｂの表面部分を
熱酸化することにより、熱酸化膜からなる第２絶縁薄膜
８１を形成する。即ち、ポリシリコン膜からなる走査線
３ａ及び第２容量電極３ｂの表面を、例えば９００〜１
２００℃にて熱酸化することにより、高耐圧であり比較
的薄くて欠陥の少ない酸化膜を比較的容易に形成でき
る。
うに不純物をドープする前に、所望の幅よりも太めに形
成された走査線３ａ及び第２容量電極３ｂの表面部分を
熱酸化することにより、熱酸化膜からなる第２絶縁薄膜
８１を形成する。即ち、ポリシリコン膜からなる走査線
３ａ及び第２容量電極３ｂの表面を、例えば９００〜１
２００℃にて熱酸化することにより、高耐圧であり比較
的薄くて欠陥の少ない酸化膜を比較的容易に形成でき
る。
【００８３】次に工程（５）において、走査線３ａと第
２絶縁薄膜８１の上から、半導体層１ａに高濃度の不純
物を例えば、Ｎチャネル型の場合はＰイオンを、Ｐチャ
ネル型の場合はＢイオンを半導体層１ａに０．５〜５．
０×１０15／ｃｍ2のドーズ量にてドープする。この場
合、半導体層１ａに対して走査線３ａの一部であるゲー
ト電極がマスクとなってゲート電極の直下の半導体層１
aに不純物がドープされないことに加えて、ゲート電極
の側壁に形成された第２絶縁薄膜８１の厚さ分がマスク
となり、第２絶縁薄膜８１直下の半導体層１ａには不純
物がドープされない。
２絶縁薄膜８１の上から、半導体層１ａに高濃度の不純
物を例えば、Ｎチャネル型の場合はＰイオンを、Ｐチャ
ネル型の場合はＢイオンを半導体層１ａに０．５〜５．
０×１０15／ｃｍ2のドーズ量にてドープする。この場
合、半導体層１ａに対して走査線３ａの一部であるゲー
ト電極がマスクとなってゲート電極の直下の半導体層１
aに不純物がドープされないことに加えて、ゲート電極
の側壁に形成された第２絶縁薄膜８１の厚さ分がマスク
となり、第２絶縁薄膜８１直下の半導体層１ａには不純
物がドープされない。
【００８４】次に、工程（６）により、走査線３ａと第
２絶縁薄膜８１の上から、半導体層１ａに高濃度の不純
物を例えば、Ｎチャネル型の場合はＰイオンを、Ｐチャ
ネル型の場合はＢイオンを半導体層１ａのゲート電極の
側壁に形成された第２絶縁薄膜の縦方向の厚みを考慮し
た加速エネルギーで０．５〜５．０×１０13／ｃｍ2の
ドーズ量にてドープする。これにより、半導体層１ａの
うち走査線の側壁に形成された第２絶縁薄膜８１直下の
半導体層１ａに低濃度に不純物がドープされて低濃度ソ
ース領域１ｂと低濃度ドレイン領域１ｃが形成される。
２絶縁薄膜８１の上から、半導体層１ａに高濃度の不純
物を例えば、Ｎチャネル型の場合はＰイオンを、Ｐチャ
ネル型の場合はＢイオンを半導体層１ａのゲート電極の
側壁に形成された第２絶縁薄膜の縦方向の厚みを考慮し
た加速エネルギーで０．５〜５．０×１０13／ｃｍ2の
ドーズ量にてドープする。これにより、半導体層１ａの
うち走査線の側壁に形成された第２絶縁薄膜８１直下の
半導体層１ａに低濃度に不純物がドープされて低濃度ソ
ース領域１ｂと低濃度ドレイン領域１ｃが形成される。
【００８５】尚、工程（６）を省略することにより、オ
フセット領域のみを有するＴＦＴ３０を提供することが
できる。次に、半導体層１ａを活性化するために熱処理
を行う。また、上記の工程（５）は、工程（６）の後に
行っても差し支えない。
フセット領域のみを有するＴＦＴ３０を提供することが
できる。次に、半導体層１ａを活性化するために熱処理
を行う。また、上記の工程（５）は、工程（６）の後に
行っても差し支えない。
【００８６】また、工程（７）及び工程（８）は第１の
実施形態と同様であるので、その説明は省略する。尚、
半導体層１ａを活性化するための熱処理は、工程（７）
の後、あるいは工程（８）の後で行っても良い。
実施形態と同様であるので、その説明は省略する。尚、
半導体層１ａを活性化するための熱処理は、工程（７）
の後、あるいは工程（８）の後で行っても良い。
【００８７】本実施形態によれば、フォトリソグラフィ
工程を省略してオフセット領域とＬＤＤ領域を形成する
ことができるため、歩留まりの低下を防ぐことができ
る。また、ゲート電極及び第２絶縁薄膜８１をマスクと
して自己整合的にＬＤＤ領域（あるいはオフセット領
域）を有したＴＦＴを形成できるため、フォトリソグラ
フィ工程における露光装置によるアライメントずれが原
因で発生する特性のばらつきを抑えることができ、ＴＦ
Ｔの短チャネル化も可能となる。
工程を省略してオフセット領域とＬＤＤ領域を形成する
ことができるため、歩留まりの低下を防ぐことができ
る。また、ゲート電極及び第２絶縁薄膜８１をマスクと
して自己整合的にＬＤＤ領域（あるいはオフセット領
域）を有したＴＦＴを形成できるため、フォトリソグラ
フィ工程における露光装置によるアライメントずれが原
因で発生する特性のばらつきを抑えることができ、ＴＦ
Ｔの短チャネル化も可能となる。
【００８８】また、本実施形態では、第１及び第２の実
施形態と同様に走査線３ａ及び第２容量電極３ｂを酸化
させて形成したが、本実施形態においては走査線３ａ及
び第２容量電極３ｂを酸化させることなく形成すること
ができる。即ち、走査線３ａ及び第２容量電極３ｂを形
成した後、常圧ＣＶＤ法、減圧ＣＶＤ法、プラズマＣＶ
Ｄ法、ＥＣＲプラズマ、リモートプラズマ等の装置を利
用して第２絶縁薄膜８１を成膜するようにすれば、それ
以降の工程を本実施形態と同様の工程処理を行うことに
よって、本実施形態のＴＦＴ３０を形成できる。この場
合、走査線３ａや第２容量電極３ｂ等をリサイジングす
る必要はなく、ＬＤＤ領域（あるいはオフセット領域）
は、堆積される第２絶縁薄膜の膜厚で決めることができ
る。
施形態と同様に走査線３ａ及び第２容量電極３ｂを酸化
させて形成したが、本実施形態においては走査線３ａ及
び第２容量電極３ｂを酸化させることなく形成すること
ができる。即ち、走査線３ａ及び第２容量電極３ｂを形
成した後、常圧ＣＶＤ法、減圧ＣＶＤ法、プラズマＣＶ
Ｄ法、ＥＣＲプラズマ、リモートプラズマ等の装置を利
用して第２絶縁薄膜８１を成膜するようにすれば、それ
以降の工程を本実施形態と同様の工程処理を行うことに
よって、本実施形態のＴＦＴ３０を形成できる。この場
合、走査線３ａや第２容量電極３ｂ等をリサイジングす
る必要はなく、ＬＤＤ領域（あるいはオフセット領域）
は、堆積される第２絶縁薄膜の膜厚で決めることができ
る。
【００８９】（電気光学装置の構成）上記の半導体装置
を基板に有する電気光学装置の一例として液晶装置の構
成について図を用いて説明する。図５は、液晶装置を構
成する画素群の等価回路図であり、図６は液晶装置を構
成する隣接する画素群の平面図であり、図７は図６のＡ
−Ａ’断面図である。
を基板に有する電気光学装置の一例として液晶装置の構
成について図を用いて説明する。図５は、液晶装置を構
成する画素群の等価回路図であり、図６は液晶装置を構
成する隣接する画素群の平面図であり、図７は図６のＡ
−Ａ’断面図である。
【００９０】図５において、本実施形態における液晶装
置の画像表示領域を構成するマトリクス状に形成された
複数の画素は、画素電極９ａと画素電極９aを制御する
ためのＴＦＴ３０からなり、画像信号が供給されるデー
タ線６ａが当該ＴＦＴ３０のソースに電気接続されてい
る。また、ＴＦＴ３０のゲート電極に走査線３ａが電気
接続されており、所定のタイミングで、走査線３ａにパ
ルス的に走査信号Ｇ１、Ｇ２、…、Ｇｍを印加するよう
に構成されている。画素電極９ａは、ＴＦＴ３０のドレ
イン領域に電気接続されており、スイッチング素子であ
るＴＦＴ３０を一定期間だけそのスイッチを閉じること
により、データ線６ａから供給される画像信号Ｓ１、Ｓ
２、…、Ｓｎを所定のタイミングで書き込む。画素電極
９ａを介して液晶に書き込まれた所定レベルの画像信号
Ｓ１、Ｓ２、…、Ｓｎは、対向基板（後述する）に形成
された対向電極（後述する）との間で一定期間保持され
る。ここで、保持された画像信号がリークするのを防ぐ
ために、画素電極９ａと対向電極との間に形成される液
晶容量と並列に蓄積容量７０を付加する。
置の画像表示領域を構成するマトリクス状に形成された
複数の画素は、画素電極９ａと画素電極９aを制御する
ためのＴＦＴ３０からなり、画像信号が供給されるデー
タ線６ａが当該ＴＦＴ３０のソースに電気接続されてい
る。また、ＴＦＴ３０のゲート電極に走査線３ａが電気
接続されており、所定のタイミングで、走査線３ａにパ
ルス的に走査信号Ｇ１、Ｇ２、…、Ｇｍを印加するよう
に構成されている。画素電極９ａは、ＴＦＴ３０のドレ
イン領域に電気接続されており、スイッチング素子であ
るＴＦＴ３０を一定期間だけそのスイッチを閉じること
により、データ線６ａから供給される画像信号Ｓ１、Ｓ
２、…、Ｓｎを所定のタイミングで書き込む。画素電極
９ａを介して液晶に書き込まれた所定レベルの画像信号
Ｓ１、Ｓ２、…、Ｓｎは、対向基板（後述する）に形成
された対向電極（後述する）との間で一定期間保持され
る。ここで、保持された画像信号がリークするのを防ぐ
ために、画素電極９ａと対向電極との間に形成される液
晶容量と並列に蓄積容量７０を付加する。
【００９１】図６は図５の等価回路に基づいて隣接画素
を示す平面図である。図６において、液晶装置のＴＦＴ
アレイ基板１０上には、マトリクス状に複数の透明な画
素電極９ａ（点線部９ａ’により輪郭が示されている）
が設けられており、画素電極９ａの縦横の境界に各々沿
ってデータ線６ａ、走査線３ａ及び容量線３ｃが設けら
れている。データ線６ａは、コンタクトホール５を介し
てポリシリコン膜等からなる半導体層１ａのうち後述の
ソース領域に電気接続されており、画素電極９ａは、図
中右上がりの斜線で示した領域に夫々形成された導電層
８０ａを中継して、コンタクトホール８ａ及びコンタク
トホール８ｂを介して半導体層１ａのうち後述のドレイ
ン領域に電気接続されている。また、半導体層１ａのう
ちチャネル領域１ａ’（図中右下りの斜線の領域）に対
向するように走査線３ａが配置されており、走査線３ａ
はゲート電極として機能する。このように、走査線３ａ
とデータ線６ａとの交差する個所には夫々、チャネル領
域１ａ’に走査線３ａがゲート電極として対向配置され
たＴＦＴ３０が設けられている。
を示す平面図である。図６において、液晶装置のＴＦＴ
アレイ基板１０上には、マトリクス状に複数の透明な画
素電極９ａ（点線部９ａ’により輪郭が示されている）
が設けられており、画素電極９ａの縦横の境界に各々沿
ってデータ線６ａ、走査線３ａ及び容量線３ｃが設けら
れている。データ線６ａは、コンタクトホール５を介し
てポリシリコン膜等からなる半導体層１ａのうち後述の
ソース領域に電気接続されており、画素電極９ａは、図
中右上がりの斜線で示した領域に夫々形成された導電層
８０ａを中継して、コンタクトホール８ａ及びコンタク
トホール８ｂを介して半導体層１ａのうち後述のドレイ
ン領域に電気接続されている。また、半導体層１ａのう
ちチャネル領域１ａ’（図中右下りの斜線の領域）に対
向するように走査線３ａが配置されており、走査線３ａ
はゲート電極として機能する。このように、走査線３ａ
とデータ線６ａとの交差する個所には夫々、チャネル領
域１ａ’に走査線３ａがゲート電極として対向配置され
たＴＦＴ３０が設けられている。
【００９２】容量線３ｃは、走査線３ａに沿ってほぼ直
線状に伸びる本線部と、データ線６ａと交差する箇所か
らデータ線６ａに沿って前段側（図中、上向き）に突出
した突出部とを有する。
線状に伸びる本線部と、データ線６ａと交差する箇所か
らデータ線６ａに沿って前段側（図中、上向き）に突出
した突出部とを有する。
【００９３】特に、導電層８０ａは夫々、コンタクトホ
ール８ａにより半導体層１ａのドレイン領域に電気接続
されており、コンタクトホール８ｂにより画素電極９ａ
に電気接続されており、半導体層１ａの高濃度ドレイン
領域１eと画素電極９ａとの間におけるバッファとして
機能している。また、ＴＦＴアレイ基板１０から見て画
素スイッチング用ＴＦＴ３０の少なくともチャネル領域
１aを覆うような第１遮光膜（図示せず）を設ければＴ
ＦＴアレイ基板１０の側からの反射光（戻り光）等がチ
ャネル領域１ａ’への侵入を防ぐことができ、これに起
因した光電流の発生による画素スイッチング用ＴＦＴ３
０の特性の変化や劣化を防ぐことができる。
ール８ａにより半導体層１ａのドレイン領域に電気接続
されており、コンタクトホール８ｂにより画素電極９ａ
に電気接続されており、半導体層１ａの高濃度ドレイン
領域１eと画素電極９ａとの間におけるバッファとして
機能している。また、ＴＦＴアレイ基板１０から見て画
素スイッチング用ＴＦＴ３０の少なくともチャネル領域
１aを覆うような第１遮光膜（図示せず）を設ければＴ
ＦＴアレイ基板１０の側からの反射光（戻り光）等がチ
ャネル領域１ａ’への侵入を防ぐことができ、これに起
因した光電流の発生による画素スイッチング用ＴＦＴ３
０の特性の変化や劣化を防ぐことができる。
【００９４】次に図７の断面図に示すように、液晶装置
は、透明な一方の基板の一例を構成するＴＦＴアレイ基
板１０と、これに対向配置される透明な他方の基板の一
例を構成する対向基板２０とを備えている。ＴＦＴアレ
イ基板１０は、例えば石英基板からなり、対向基板２０
は、例えばガラス基板や石英基板からなる。ＴＦＴアレ
イ基板１０には、画素電極９ａが設けられており、その
上側には、ラビング処理等の所定の配向処理が施された
配向膜１６が設けられている。画素電極９ａは例えば、
ＩＴＯ（Indium Tin Oxide）膜などの透明導電性薄膜か
らなる。また配向膜１６は例えば、ポリイミド薄膜など
の有機薄膜からなる。
は、透明な一方の基板の一例を構成するＴＦＴアレイ基
板１０と、これに対向配置される透明な他方の基板の一
例を構成する対向基板２０とを備えている。ＴＦＴアレ
イ基板１０は、例えば石英基板からなり、対向基板２０
は、例えばガラス基板や石英基板からなる。ＴＦＴアレ
イ基板１０には、画素電極９ａが設けられており、その
上側には、ラビング処理等の所定の配向処理が施された
配向膜１６が設けられている。画素電極９ａは例えば、
ＩＴＯ（Indium Tin Oxide）膜などの透明導電性薄膜か
らなる。また配向膜１６は例えば、ポリイミド薄膜など
の有機薄膜からなる。
【００９５】他方、対向基板２０には、遮光膜２３と、
対向基板全面に渡って対向電極２１と、ラビング処理等
の所定の配向処理が施された配向膜２２とが設けられて
いる。対向電極２１は例えば、ＩＴＯ膜などの透明導電
性薄膜からなる。また配向膜２２は、ポリイミド薄膜な
どの有機薄膜からなる。
対向基板全面に渡って対向電極２１と、ラビング処理等
の所定の配向処理が施された配向膜２２とが設けられて
いる。対向電極２１は例えば、ＩＴＯ膜などの透明導電
性薄膜からなる。また配向膜２２は、ポリイミド薄膜な
どの有機薄膜からなる。
【００９６】本実施形態では、半導体層１ａを高濃度ド
レイン領域１ｅから延設して第１容量電極１ｆとし、こ
れに対向する容量線３ｃにおいて第１蓄積容量電極１ｆ
と重なる部分を第２容量電極３ｂとし、ゲート絶縁膜と
なる第１絶縁薄膜２を走査線３ａに対向する位置から延
設してこれらの電極間に挟持された第１誘電体膜とする
ことにより、第１蓄積容量７０ａが構成されている。
尚、容量線３ｃと第２容量電極３ｂは本実施形態のよう
に同一膜で形成されても良いし、別層の容量線を設け、
島状の第２容量電極３ｂと電気接続するようにしても良
い。更に、この第２容量電極と対向する導電層８０ａの
一部を第３容量電極とし、これらの電極間に第２誘電体
膜である第２絶縁薄膜８１を設けることにより、第２蓄
積容量７０ｂが形成されている。そして、これら第１蓄
積容量７０ａ及び第２蓄積容量７０ｂがコンタクトホー
ル８ａを介して並列接続されて蓄積容量７０が構成され
ている。
レイン領域１ｅから延設して第１容量電極１ｆとし、こ
れに対向する容量線３ｃにおいて第１蓄積容量電極１ｆ
と重なる部分を第２容量電極３ｂとし、ゲート絶縁膜と
なる第１絶縁薄膜２を走査線３ａに対向する位置から延
設してこれらの電極間に挟持された第１誘電体膜とする
ことにより、第１蓄積容量７０ａが構成されている。
尚、容量線３ｃと第２容量電極３ｂは本実施形態のよう
に同一膜で形成されても良いし、別層の容量線を設け、
島状の第２容量電極３ｂと電気接続するようにしても良
い。更に、この第２容量電極と対向する導電層８０ａの
一部を第３容量電極とし、これらの電極間に第２誘電体
膜である第２絶縁薄膜８１を設けることにより、第２蓄
積容量７０ｂが形成されている。そして、これら第１蓄
積容量７０ａ及び第２蓄積容量７０ｂがコンタクトホー
ル８ａを介して並列接続されて蓄積容量７０が構成され
ている。
【００９７】ここで第１絶縁薄膜２は、高温酸化により
ポリシリコン膜上に形成されるＴＦＴ３０の酸化膜とす
れば、薄く且つ高耐圧、長寿命、膜厚の均一性に優れた
絶縁膜とすることができ、第１蓄積容量７０ａは比較的
小面積で大容量の蓄積容量として構成できる。
ポリシリコン膜上に形成されるＴＦＴ３０の酸化膜とす
れば、薄く且つ高耐圧、長寿命、膜厚の均一性に優れた
絶縁膜とすることができ、第１蓄積容量７０ａは比較的
小面積で大容量の蓄積容量として構成できる。
【００９８】（電気光学装置の製造方法）次に本実施形
態の電気光学装置の製造方法について図を用いて説明す
る。尚、本実施形態においては、上記の半導体装置の製
造方法におけるＴＦＴ３０（本実施形態では画素スイッ
チング用ＴＦＴ）及び蓄積容量７０を同様に形成するこ
とが可能である。
態の電気光学装置の製造方法について図を用いて説明す
る。尚、本実施形態においては、上記の半導体装置の製
造方法におけるＴＦＴ３０（本実施形態では画素スイッ
チング用ＴＦＴ）及び蓄積容量７０を同様に形成するこ
とが可能である。
【００９９】図８は、電気光学装置の製造方法を説明す
る工程断面図である。工程（１）〜工程（８）までは、
上述の第１の実施形態１乃至第３の実施形態のいずれか
を採用することが可能であり、その説明は省略し、工程
（９）以降について説明する。
る工程断面図である。工程（１）〜工程（８）までは、
上述の第１の実施形態１乃至第３の実施形態のいずれか
を採用することが可能であり、その説明は省略し、工程
（９）以降について説明する。
【０１００】工程（９）に示されるように、第２誘電体
膜８１及び導電層８０ａを覆うように、例えば、常圧又
は減圧ＣＶＤ法やＴＥＯＳガス等を用いて、ＮＳＧ、Ｐ
ＳＧ、ＢＳＧ、ＢＰＳＧなどのシリケートガラス膜、窒
化シリコン膜や酸化シリコン膜等からなる第1層間絶縁
膜４を形成する。第1層間絶縁膜４の膜厚は、約５００
〜１５００ｎｍが好ましい。次にデータ線６ａと高濃度
ソース領域１ｄとを接続させるために、第１絶縁薄膜２
及び第１層間絶縁膜４にコンタクトホール５をエッチン
グにより開孔する。
膜８１及び導電層８０ａを覆うように、例えば、常圧又
は減圧ＣＶＤ法やＴＥＯＳガス等を用いて、ＮＳＧ、Ｐ
ＳＧ、ＢＳＧ、ＢＰＳＧなどのシリケートガラス膜、窒
化シリコン膜や酸化シリコン膜等からなる第1層間絶縁
膜４を形成する。第1層間絶縁膜４の膜厚は、約５００
〜１５００ｎｍが好ましい。次にデータ線６ａと高濃度
ソース領域１ｄとを接続させるために、第１絶縁薄膜２
及び第１層間絶縁膜４にコンタクトホール５をエッチン
グにより開孔する。
【０１０１】次に、工程（１０）に示されるように、第
１層間絶縁膜４上にデータ線６ａとなるＡｌ等の導電性
の金属膜をスパッタリング等により形成する。
１層間絶縁膜４上にデータ線６ａとなるＡｌ等の導電性
の金属膜をスパッタリング等により形成する。
【０１０２】次に、工程（１１）に示されるように、デ
ータ線６ａ上に第２層間絶縁膜７を前述した下地絶縁膜
１２及び第１層間絶縁膜４と同様にＣＶＤ法等により形
成し、第１層間絶縁膜４及び第２層間絶縁膜７にコンタ
クトホール８ｂをエッチングにより開孔する。
ータ線６ａ上に第２層間絶縁膜７を前述した下地絶縁膜
１２及び第１層間絶縁膜４と同様にＣＶＤ法等により形
成し、第１層間絶縁膜４及び第２層間絶縁膜７にコンタ
クトホール８ｂをエッチングにより開孔する。
【０１０３】次に、工程（１２）に示されるように、Ｉ
ＴＯ膜からなる画素電極９ａを第２コンタクトホール８
ｂを介して導電層８０ａと導通がとれるように所定パタ
ーンで形成する。データ線６ａは、約１００〜５００ｎ
ｍ、好ましくは約３００ｎｍ程度に堆積し、第２層間絶
縁膜７は、約５００〜１５００ｎｍ程度に堆積するとよ
い。更に、画素電極９ａは、約５０〜２００ｎｍ程度の
厚さに堆積するとよい。尚、当該電気光学装置を反射型
の液晶装置に用いる場合には、画素電極９ａをＡｌ等の
反射率の高い不透明な材料で形成してもよい。
ＴＯ膜からなる画素電極９ａを第２コンタクトホール８
ｂを介して導電層８０ａと導通がとれるように所定パタ
ーンで形成する。データ線６ａは、約１００〜５００ｎ
ｍ、好ましくは約３００ｎｍ程度に堆積し、第２層間絶
縁膜７は、約５００〜１５００ｎｍ程度に堆積するとよ
い。更に、画素電極９ａは、約５０〜２００ｎｍ程度の
厚さに堆積するとよい。尚、当該電気光学装置を反射型
の液晶装置に用いる場合には、画素電極９ａをＡｌ等の
反射率の高い不透明な材料で形成してもよい。
【０１０４】上述のように液晶装置の場合は、導電層８
０ａ上に第１層間絶縁膜４を介してデータ線６ａが形成
され、データ線６ａ上に第２層間絶縁膜７を介して画素
電極９ａが形成されており、高濃度ドレイン領域１ｅは
導電層８０ａを介して画素電極９ａに接続されている。
液晶装置において、例えば画素電極９ａにＩＴＯ膜を用
いて、データ線６ａに低抵抗なＡｌ膜を用いる場合、デ
ータ線６ａと導電層８０ａとを同時に同一膜で形成する
と、ＩＴＯ膜とＡl膜とが電気腐食を生じ、良好な電気
接続が得られなくなる可能性があるため、できるだけ導
電層８０ａとデータ線６ａとは別層で異なる材料で形成
することが好ましい。かかる問題に対して本液晶装置に
よれば、ＩＴＯ膜からなる画素電極９ａはＡｌ膜からな
るデータ線６ａとは異なる層である導電層８０ａを介し
てドレイン領域１ｅに接続されるため、電気腐食の発生
を防ぐことができる。
０ａ上に第１層間絶縁膜４を介してデータ線６ａが形成
され、データ線６ａ上に第２層間絶縁膜７を介して画素
電極９ａが形成されており、高濃度ドレイン領域１ｅは
導電層８０ａを介して画素電極９ａに接続されている。
液晶装置において、例えば画素電極９ａにＩＴＯ膜を用
いて、データ線６ａに低抵抗なＡｌ膜を用いる場合、デ
ータ線６ａと導電層８０ａとを同時に同一膜で形成する
と、ＩＴＯ膜とＡl膜とが電気腐食を生じ、良好な電気
接続が得られなくなる可能性があるため、できるだけ導
電層８０ａとデータ線６ａとは別層で異なる材料で形成
することが好ましい。かかる問題に対して本液晶装置に
よれば、ＩＴＯ膜からなる画素電極９ａはＡｌ膜からな
るデータ線６ａとは異なる層である導電層８０ａを介し
てドレイン領域１ｅに接続されるため、電気腐食の発生
を防ぐことができる。
【０１０５】以上説明したように本実施形態の製造プロ
セスによれば、ポリシリコン膜からなる走査線３ａ及び
第２容量電極３ｂとポリシリコン膜が熱酸化されてなる
第２絶縁薄膜８１との間で均一性及び密着性の高い良好
な界面が得られており、高耐圧であり比較的薄くて欠陥
の少ない誘電体膜を形成することができ、しかも少ない
工程数で且つ簡単な各工程を用いて電気光学装置を製造
することができる。
セスによれば、ポリシリコン膜からなる走査線３ａ及び
第２容量電極３ｂとポリシリコン膜が熱酸化されてなる
第２絶縁薄膜８１との間で均一性及び密着性の高い良好
な界面が得られており、高耐圧であり比較的薄くて欠陥
の少ない誘電体膜を形成することができ、しかも少ない
工程数で且つ簡単な各工程を用いて電気光学装置を製造
することができる。
【０１０６】上述の工程によれば、フォトリソグラフィ
工程の負担を軽減しつつ、大きな蓄積容量が付加されて
おり、オフセット領域あるいは、ＬＤＤ領域、あるいは
オフセット領域及びＬＤＤ領域を有する高性能のＴＦＴ
３０を製造できる。しかも、フォトリソグラフィ工程に
おける露光装置によるアラインメントずれが原因で発生
する特性のばらつきを抑えることができるため、ＴＦＴ
の短チャネルが可能となり、電気光学装置の微細化にも
十分対応することができる。
工程の負担を軽減しつつ、大きな蓄積容量が付加されて
おり、オフセット領域あるいは、ＬＤＤ領域、あるいは
オフセット領域及びＬＤＤ領域を有する高性能のＴＦＴ
３０を製造できる。しかも、フォトリソグラフィ工程に
おける露光装置によるアラインメントずれが原因で発生
する特性のばらつきを抑えることができるため、ＴＦＴ
の短チャネルが可能となり、電気光学装置の微細化にも
十分対応することができる。
【０１０７】尚、上述の製造プロセスにおいて、半導体
装置の製造方法で説明したように、第２絶縁薄膜８１を
形成する工程以降の各工程は、４００℃以下の雰囲気で
行われてもよいので、第２絶縁薄膜８１を形成した後に
は、耐熱性の低い材料をその後の導電膜や絶縁膜の形成
に用いることができ有利である。
装置の製造方法で説明したように、第２絶縁薄膜８１を
形成する工程以降の各工程は、４００℃以下の雰囲気で
行われてもよいので、第２絶縁薄膜８１を形成した後に
は、耐熱性の低い材料をその後の導電膜や絶縁膜の形成
に用いることができ有利である。
【０１０８】尚、導電層８０ａと画素電極９ａの間に更
に、他の一又は複数の導電層を層間絶縁膜を介して積層
形成することにより、限られたＴＦＴアレイ基板１０上
の領域を利用して更に立体的に蓄積容量を増大させるこ
とも可能である。
に、他の一又は複数の導電層を層間絶縁膜を介して積層
形成することにより、限られたＴＦＴアレイ基板１０上
の領域を利用して更に立体的に蓄積容量を増大させるこ
とも可能である。
【０１０９】以上の如く、本実施形態における画素スイ
ッチング用ＴＦＴ３０は、半導体装置の製造方法の第１
の実施形態乃至第３の実施形態のいずれかを用いてオフ
セット領域、ＬＤＤ領域あるいはその両方の領域を有す
るため、画素スイッチングのために重要なオフ電流特性
が、極めて良好とされる。
ッチング用ＴＦＴ３０は、半導体装置の製造方法の第１
の実施形態乃至第３の実施形態のいずれかを用いてオフ
セット領域、ＬＤＤ領域あるいはその両方の領域を有す
るため、画素スイッチングのために重要なオフ電流特性
が、極めて良好とされる。
【０１１０】尚、本実施形態では、画素スイッチング用
ＴＦＴ３０の走査線３aの一部からなるゲート電極を高
濃度ソース領域１ｄ及び高濃度ドレイン領域１ｅ間に１
個のみ配置したシングルゲート構造としたが、これらの
間に２個以上のゲート電極を配置してもよい。この際、
各々のゲート電極には同一の信号が印加されるようにす
る。このようにデュアルゲート或いはトリプルゲート以
上でＴＦＴを構成すれば、チャネルとソース−ドレイン
領域接合部のリーク電流を防止でき、オフ時の電流を低
減することができる。これらのゲート電極の少なくとも
１個をＬＤＤ構造或いはオフセット構造にすれば、更に
オフ電流を低減でき、安定したスイッチング素子を得る
ことができる。
ＴＦＴ３０の走査線３aの一部からなるゲート電極を高
濃度ソース領域１ｄ及び高濃度ドレイン領域１ｅ間に１
個のみ配置したシングルゲート構造としたが、これらの
間に２個以上のゲート電極を配置してもよい。この際、
各々のゲート電極には同一の信号が印加されるようにす
る。このようにデュアルゲート或いはトリプルゲート以
上でＴＦＴを構成すれば、チャネルとソース−ドレイン
領域接合部のリーク電流を防止でき、オフ時の電流を低
減することができる。これらのゲート電極の少なくとも
１個をＬＤＤ構造或いはオフセット構造にすれば、更に
オフ電流を低減でき、安定したスイッチング素子を得る
ことができる。
【０１１１】本実施形態の電気光学装置では特に、ＴＦ
Ｔアレイ基板１０上には、データ線６ａ及び走査線３ａ
が第１層間絶縁膜４を介して立体的に相交差するように
設けられている。そして、導電層８０ａは、半導体層１
ａと画素電極９ａとの間に介在しており、高濃度ドレイ
ン領域１ｅと画素電極９ａとをコンタクトホール８ａ及
び８ｂを経由して電気接続する。
Ｔアレイ基板１０上には、データ線６ａ及び走査線３ａ
が第１層間絶縁膜４を介して立体的に相交差するように
設けられている。そして、導電層８０ａは、半導体層１
ａと画素電極９ａとの間に介在しており、高濃度ドレイ
ン領域１ｅと画素電極９ａとをコンタクトホール８ａ及
び８ｂを経由して電気接続する。
【０１１２】このため、画素電極９ａからドレイン領域
まで一つのコンタクトホールを開孔する場合と比較し
て、コンタクトホール８ａ及び８ｂの径を夫々小さくで
きる。即ち、一つのコンタクトホールを開孔する場合に
は、エッチング時の選択比が低いとコンタクトホールを
深く開孔する程エッチング精度は落ちるため、例えば５
０ｎｍ程度の非常に薄い半導体層１ａにおける突き抜け
を防止するためには、コンタクトホールの径を小さくで
きるドライエッチングを途中で停止して、最終的にウエ
ットエッチングで半導体層１ａまで開孔するように工程
を組まねばならない。或いは、ドライエッチングによる
突き抜け防止用のポリシリコン膜を別途設けたりする必
要が生じてしまうのである。これに対して本実施形態で
は、画素電極９ａ及び高濃度ドレイン領域１ｅを２つの
直列なコンタクトホール８ａ及び８ｂにより接続すれば
よいので、これらコンタクトホール８ａ及び８ｂを夫
々、ドライエッチングにより開孔することが可能とな
る。或いは、少なくともウエットエッチングにより開孔
する距離を短くすることが可能となる。但し、コンタク
トホール８ａ及び８ｂに夫々、若干のテーパを付けるた
めに、ドライエッチング後に敢えて比較的短時間のウエ
ットエッチングを行うようにしてもよい。
まで一つのコンタクトホールを開孔する場合と比較し
て、コンタクトホール８ａ及び８ｂの径を夫々小さくで
きる。即ち、一つのコンタクトホールを開孔する場合に
は、エッチング時の選択比が低いとコンタクトホールを
深く開孔する程エッチング精度は落ちるため、例えば５
０ｎｍ程度の非常に薄い半導体層１ａにおける突き抜け
を防止するためには、コンタクトホールの径を小さくで
きるドライエッチングを途中で停止して、最終的にウエ
ットエッチングで半導体層１ａまで開孔するように工程
を組まねばならない。或いは、ドライエッチングによる
突き抜け防止用のポリシリコン膜を別途設けたりする必
要が生じてしまうのである。これに対して本実施形態で
は、画素電極９ａ及び高濃度ドレイン領域１ｅを２つの
直列なコンタクトホール８ａ及び８ｂにより接続すれば
よいので、これらコンタクトホール８ａ及び８ｂを夫
々、ドライエッチングにより開孔することが可能とな
る。或いは、少なくともウエットエッチングにより開孔
する距離を短くすることが可能となる。但し、コンタク
トホール８ａ及び８ｂに夫々、若干のテーパを付けるた
めに、ドライエッチング後に敢えて比較的短時間のウエ
ットエッチングを行うようにしてもよい。
【０１１３】以上のように本実施形態によれば、コンタ
クトホール８ａ及び８ｂの径を夫々小さくでき、コンタ
クトホール８ａにおける導電層８０ａの表面に形成され
る窪みや凹凸も小さくて済むので、その上方に位置する
画素電極９ａの部分における平坦化が促進される。更
に、コンタクトホール８ｂにおける画素電極９ａの表面
に形成される窪みや凹凸も小さくて済むので、この画素
電極９ａの部分における平坦化が促進される。
クトホール８ａ及び８ｂの径を夫々小さくでき、コンタ
クトホール８ａにおける導電層８０ａの表面に形成され
る窪みや凹凸も小さくて済むので、その上方に位置する
画素電極９ａの部分における平坦化が促進される。更
に、コンタクトホール８ｂにおける画素電極９ａの表面
に形成される窪みや凹凸も小さくて済むので、この画素
電極９ａの部分における平坦化が促進される。
【０１１４】また、導電層８０ａの形成工程の後に行わ
れる高温処理により、導電層８０ａが破壊されたり溶融
しないようにできる。加えて、このような導電層８０ａ
をＡｌ以外の高融点金属で形成すれば、画素電極９ａを
構成するＩＴＯ膜と電気腐食し難いため、コンタクトホ
ール８ｂを介して導電層８０ａ及び画素電極９ａ間で良
好な導通がとれる。また、導電層８０ａの膜厚は、例え
ば５０ｎｍ以上５００ｎｍ以下程度とするのが好まし
い。５０ｎｍ程度の厚みがあれば、製造プロセスにおけ
るコンタクトホール８ｂの開孔時に突き抜ける可能性は
低くなり、また５００ｎｍ程度であれば画素電極９ａの
表面の凹凸は問題とならないか或いは比較的容易に平坦
化可能だからである。
れる高温処理により、導電層８０ａが破壊されたり溶融
しないようにできる。加えて、このような導電層８０ａ
をＡｌ以外の高融点金属で形成すれば、画素電極９ａを
構成するＩＴＯ膜と電気腐食し難いため、コンタクトホ
ール８ｂを介して導電層８０ａ及び画素電極９ａ間で良
好な導通がとれる。また、導電層８０ａの膜厚は、例え
ば５０ｎｍ以上５００ｎｍ以下程度とするのが好まし
い。５０ｎｍ程度の厚みがあれば、製造プロセスにおけ
るコンタクトホール８ｂの開孔時に突き抜ける可能性は
低くなり、また５００ｎｍ程度であれば画素電極９ａの
表面の凹凸は問題とならないか或いは比較的容易に平坦
化可能だからである。
【０１１５】尚、コンタクトホール８ａ、８ｂ及び５の
平面形状は、円形や四角形或いはその他の多角形状等で
もよいが、円形は特にコンタクトホールの周囲の層間絶
縁膜等におけるクラック防止に役立つ。そして、良好な
電気接続を得るために、ドライエッチング後にウエット
エッチングを行って、これらのコンタクトホール８ａ、
８ｂ及び５に夫々若干のテーパをつけることが好まし
い。
平面形状は、円形や四角形或いはその他の多角形状等で
もよいが、円形は特にコンタクトホールの周囲の層間絶
縁膜等におけるクラック防止に役立つ。そして、良好な
電気接続を得るために、ドライエッチング後にウエット
エッチングを行って、これらのコンタクトホール８ａ、
８ｂ及び５に夫々若干のテーパをつけることが好まし
い。
【０１１６】（電気光学装置の全体構成）以上のように
構成された各実施形態における電気光学装置の一例であ
る液晶装置の全体構成を図９及び図１０を参照して説明
する。尚、図９は、ＴＦＴアレイ基板１０をその上に形
成された各構成要素と共に対向基板２０の側から見た平
面図であり、図１０は、図９のＨ−Ｈ’断面図である。
構成された各実施形態における電気光学装置の一例であ
る液晶装置の全体構成を図９及び図１０を参照して説明
する。尚、図９は、ＴＦＴアレイ基板１０をその上に形
成された各構成要素と共に対向基板２０の側から見た平
面図であり、図１０は、図９のＨ−Ｈ’断面図である。
【０１１７】図９において、ＴＦＴアレイ基板１０の上
には、シール材５２がその縁に沿って設けられており、
その内側に並行して、例えば遮光膜２３と同じ或いは異
なる材料から成る画像表示領域の周辺を規定する遮光性
の額縁５３が設けられている。シール材５２の外側の領
域には、データ線６ａに画像信号を所定タイミングで供
給することによりデータ線６ａを駆動するデータ線駆動
回路１０１及び外部回路接続端子１０２がＴＦＴアレイ
基板１０の一辺に沿って設けられており、走査線３ａに
走査信号を所定タイミングで供給することにより走査線
３ａを駆動する走査線駆動回路１０４が、この一辺に隣
接する２辺に沿って設けられている。走査線３ａに供給
される走査信号遅延が問題にならないのならば、走査線
駆動回路１０４は片側だけでも良いことは言うまでもな
い。また、データ線駆動回路１０１を画像表示領域の辺
に沿って両側に配列してもよい。例えば奇数列のデータ
線６ａは画像表示領域の一方の辺に沿って配設されたデ
ータ線駆動回路から画像信号を供給し、偶数列のデータ
線は前記画像表示領域の反対側の辺に沿って配設された
データ線駆動回路から画像信号を供給するようにしても
よい。この様にデータ線６ａを櫛歯状に駆動するように
すれば、データ線駆動回路の占有面積を拡張することが
できるため、複雑な回路を構成することが可能となる。
更にＴＦＴアレイ基板１０の残る一辺には、画像表示領
域の両側に設けられた走査線駆動回路１０４間をつなぐ
ための複数の配線１０５が設けられている。また、対向
基板２０のコーナー部の少なくとも１箇所においては、
ＴＦＴアレイ基板１０と対向基板２０との間で電気的な
導通をとるための導通材１０６が設けられている。そし
て、図１０に示すように、図９に示したシール材５２と
ほぼ同じ輪郭を持つ対向基板２０が当該シール材５２に
よりＴＦＴアレイ基板１０に固着されている。尚、ＴＦ
Ｔアレイ基板１０上には、これらのデータ線駆動回路１
０１、走査線駆動回路１０４等に加えて、複数のデータ
線６ａに画像信号を所定のタイミングで印加するサンプ
リング回路１０３、複数のデータ線６ａに所定電圧レベ
ルのプリチャージ信号を画像信号に先行して各々供給す
るプリチャージ回路、製造途中や出荷時の当該液晶装置
の品質、欠陥等を検査するための検査回路等を形成して
もよい。尚、本実施形態によれば、対向基板２０上の遮
光膜２３はＴＦＴアレイ基板１０の遮光領域よりも小さ
く形成すれば良い。また、液晶装置の用途により、遮光
膜２３は容易に取り除くことができる。
には、シール材５２がその縁に沿って設けられており、
その内側に並行して、例えば遮光膜２３と同じ或いは異
なる材料から成る画像表示領域の周辺を規定する遮光性
の額縁５３が設けられている。シール材５２の外側の領
域には、データ線６ａに画像信号を所定タイミングで供
給することによりデータ線６ａを駆動するデータ線駆動
回路１０１及び外部回路接続端子１０２がＴＦＴアレイ
基板１０の一辺に沿って設けられており、走査線３ａに
走査信号を所定タイミングで供給することにより走査線
３ａを駆動する走査線駆動回路１０４が、この一辺に隣
接する２辺に沿って設けられている。走査線３ａに供給
される走査信号遅延が問題にならないのならば、走査線
駆動回路１０４は片側だけでも良いことは言うまでもな
い。また、データ線駆動回路１０１を画像表示領域の辺
に沿って両側に配列してもよい。例えば奇数列のデータ
線６ａは画像表示領域の一方の辺に沿って配設されたデ
ータ線駆動回路から画像信号を供給し、偶数列のデータ
線は前記画像表示領域の反対側の辺に沿って配設された
データ線駆動回路から画像信号を供給するようにしても
よい。この様にデータ線６ａを櫛歯状に駆動するように
すれば、データ線駆動回路の占有面積を拡張することが
できるため、複雑な回路を構成することが可能となる。
更にＴＦＴアレイ基板１０の残る一辺には、画像表示領
域の両側に設けられた走査線駆動回路１０４間をつなぐ
ための複数の配線１０５が設けられている。また、対向
基板２０のコーナー部の少なくとも１箇所においては、
ＴＦＴアレイ基板１０と対向基板２０との間で電気的な
導通をとるための導通材１０６が設けられている。そし
て、図１０に示すように、図９に示したシール材５２と
ほぼ同じ輪郭を持つ対向基板２０が当該シール材５２に
よりＴＦＴアレイ基板１０に固着されている。尚、ＴＦ
Ｔアレイ基板１０上には、これらのデータ線駆動回路１
０１、走査線駆動回路１０４等に加えて、複数のデータ
線６ａに画像信号を所定のタイミングで印加するサンプ
リング回路１０３、複数のデータ線６ａに所定電圧レベ
ルのプリチャージ信号を画像信号に先行して各々供給す
るプリチャージ回路、製造途中や出荷時の当該液晶装置
の品質、欠陥等を検査するための検査回路等を形成して
もよい。尚、本実施形態によれば、対向基板２０上の遮
光膜２３はＴＦＴアレイ基板１０の遮光領域よりも小さ
く形成すれば良い。また、液晶装置の用途により、遮光
膜２３は容易に取り除くことができる。
【０１１８】以上図１から図１０を参照して説明した各
実施形態では、データ線駆動回路１０１及び走査線駆動
回路１０４をＴＦＴアレイ基板１０の上に設ける代わり
に、例えばＴＡＢ（Tape Automated Bonding)基板上に
実装された駆動用ＬＳＩに、ＴＦＴアレイ基板１０の周
辺部に設けられた異方性導電フィルムを介して電気的及
び機械的に接続するようにしてもよい。また、対向基板
２０の投射光が入射する側及びＴＦＴアレイ基板１０の
出射光が出射する側には各々、例えば、ＴＮ（Twisted
Nematic）モード、ＶＡ(Vertically Aligned)モード、
ＰＤＬＣ(Polymer Dispersed Liquid Crystal)モード等
の動作モードや、ノーマリーホワイトモード／ノーマリ
ーブラックモードの別に応じて、偏光フィルム、位相差
フィルム、偏光板などが所定の方向で配置される。
実施形態では、データ線駆動回路１０１及び走査線駆動
回路１０４をＴＦＴアレイ基板１０の上に設ける代わり
に、例えばＴＡＢ（Tape Automated Bonding)基板上に
実装された駆動用ＬＳＩに、ＴＦＴアレイ基板１０の周
辺部に設けられた異方性導電フィルムを介して電気的及
び機械的に接続するようにしてもよい。また、対向基板
２０の投射光が入射する側及びＴＦＴアレイ基板１０の
出射光が出射する側には各々、例えば、ＴＮ（Twisted
Nematic）モード、ＶＡ(Vertically Aligned)モード、
ＰＤＬＣ(Polymer Dispersed Liquid Crystal)モード等
の動作モードや、ノーマリーホワイトモード／ノーマリ
ーブラックモードの別に応じて、偏光フィルム、位相差
フィルム、偏光板などが所定の方向で配置される。
【０１１９】以上説明した各実施形態における液晶装置
は、カラー液晶プロジェクタに適用されるため、３枚の
液晶装置がＲ（赤）Ｇ（緑）Ｂ（青）用のライトバルブ
として各々用いられ、各ライトバルブには各々ＲＧＢ色
分解用のダイクロイックミラーを介して分解された各色
の光が投射光として各々入射されることになる。従っ
て、各実施形態では、対向基板２０に、カラーフィルタ
は設けられていない。しかしながら、遮光膜２３の形成
されていない画素電極９ａに対向する所定領域にＲＧＢ
のカラーフィルタをその保護膜と共に、対向基板２０上
に形成してもよい。あるいは、ＴＦＴアレイ基板１０上
のＲＧＢに対向する画素電極９ａ下にカラーレジスト等
でカラーフィルタ層を形成することも可能である。この
ようにすれば、液晶プロジェクタ以外の直視型や反射型
のカラー液晶テレビなどのカラー液晶装置に各実施形態
における液晶装置を適用できる。更に、対向基板２０上
に１画素1個対応するようにマイクロレンズを形成して
もよい。このようにすれば、入射光の集光効率を向上す
ることで、明るい液晶装置が実現できる。更にまた、対
向基板２０上に、何層もの屈折率の相違する干渉層を堆
積することで、光の干渉を利用して、ＲＧＢ色を作り出
すダイクロイックフィルタを形成してもよい。このダイ
クロイックフィルタ付き対向基板によれば、より明るい
カラー液晶装置が実現できる。
は、カラー液晶プロジェクタに適用されるため、３枚の
液晶装置がＲ（赤）Ｇ（緑）Ｂ（青）用のライトバルブ
として各々用いられ、各ライトバルブには各々ＲＧＢ色
分解用のダイクロイックミラーを介して分解された各色
の光が投射光として各々入射されることになる。従っ
て、各実施形態では、対向基板２０に、カラーフィルタ
は設けられていない。しかしながら、遮光膜２３の形成
されていない画素電極９ａに対向する所定領域にＲＧＢ
のカラーフィルタをその保護膜と共に、対向基板２０上
に形成してもよい。あるいは、ＴＦＴアレイ基板１０上
のＲＧＢに対向する画素電極９ａ下にカラーレジスト等
でカラーフィルタ層を形成することも可能である。この
ようにすれば、液晶プロジェクタ以外の直視型や反射型
のカラー液晶テレビなどのカラー液晶装置に各実施形態
における液晶装置を適用できる。更に、対向基板２０上
に１画素1個対応するようにマイクロレンズを形成して
もよい。このようにすれば、入射光の集光効率を向上す
ることで、明るい液晶装置が実現できる。更にまた、対
向基板２０上に、何層もの屈折率の相違する干渉層を堆
積することで、光の干渉を利用して、ＲＧＢ色を作り出
すダイクロイックフィルタを形成してもよい。このダイ
クロイックフィルタ付き対向基板によれば、より明るい
カラー液晶装置が実現できる。
【０１２０】以上説明した液晶装置に関する実施形態で
は、従来と同様に入射光を対向基板２０の側から入射す
ることとしたが、ＴＦＴアレイ基板１０と下地絶縁膜１
２との間に遮光膜（図示せず）を設ければ、ＴＦＴアレ
イ基板１０の側から入射光を入射し、対向基板２０の側
から出射するようにしても良い。即ち、このように液晶
装置を液晶プロジェクタに取り付けても、半導体層１ａ
のチャネル領域１ａ’に光が入射することを防ぐことが
でき、高画質の画像を表示することが可能である。ここ
で、従来は、ＴＦＴアレイ基板１０の裏面側での反射を
防止するために、反射防止用のＡＲ（Anti Reflection)
被膜された偏光板を別途配置したり、ＡＲフィルムを貼
り付ける必要があったが、各実施形態では、ＴＦＴアレ
イ基板１０の表面と半導体層１ａの少なくともチャネル
領域１ａ’との間に遮光膜を形成すれば、このようなＡ
Ｒ被膜された偏光板やＡＲフィルムを用いたり、ＴＦＴ
アレイ基板１０そのものをＡＲ処理した基板を使用する
必要が無くなる。従って、各実施形態によれば、材料コ
ストを削減でき、また偏光板貼り付け時に、ごみ、傷等
により、歩留まりを落とすことがなく大変有利である。
また、耐光性が優れているため、明るい光源を使用した
り、偏光ビームスプリッタにより偏光変換して、光利用
効率を向上させても、光によるクロストーク等の画質劣
化を生じない。
は、従来と同様に入射光を対向基板２０の側から入射す
ることとしたが、ＴＦＴアレイ基板１０と下地絶縁膜１
２との間に遮光膜（図示せず）を設ければ、ＴＦＴアレ
イ基板１０の側から入射光を入射し、対向基板２０の側
から出射するようにしても良い。即ち、このように液晶
装置を液晶プロジェクタに取り付けても、半導体層１ａ
のチャネル領域１ａ’に光が入射することを防ぐことが
でき、高画質の画像を表示することが可能である。ここ
で、従来は、ＴＦＴアレイ基板１０の裏面側での反射を
防止するために、反射防止用のＡＲ（Anti Reflection)
被膜された偏光板を別途配置したり、ＡＲフィルムを貼
り付ける必要があったが、各実施形態では、ＴＦＴアレ
イ基板１０の表面と半導体層１ａの少なくともチャネル
領域１ａ’との間に遮光膜を形成すれば、このようなＡ
Ｒ被膜された偏光板やＡＲフィルムを用いたり、ＴＦＴ
アレイ基板１０そのものをＡＲ処理した基板を使用する
必要が無くなる。従って、各実施形態によれば、材料コ
ストを削減でき、また偏光板貼り付け時に、ごみ、傷等
により、歩留まりを落とすことがなく大変有利である。
また、耐光性が優れているため、明るい光源を使用した
り、偏光ビームスプリッタにより偏光変換して、光利用
効率を向上させても、光によるクロストーク等の画質劣
化を生じない。
【０１２１】以上の如く、本実施形態におけるＴＦＴ３
０は、半導体装置の製造方法の第１の実施形態乃至第３
の実施形態のいずれかを用いてオフセット領域、ＬＤＤ
領域あるいはその両方の領域を有するため、画素スイッ
チングのために重要なオフ電流特性が、極めて良好とさ
れる。また、本発明の半導体装置の製造方法及び電気光
学装置の製造方法は、上述した各実施形態に限られるも
のではなく、請求の範囲及び明細書全体から読み取れる
発明の要旨或いは思想に反しない範囲で適宜変更可能で
あり、そのような変更を伴なう半導体装置や電気光学装
置等もまた本発明の技術的範囲に含まれるものである。
０は、半導体装置の製造方法の第１の実施形態乃至第３
の実施形態のいずれかを用いてオフセット領域、ＬＤＤ
領域あるいはその両方の領域を有するため、画素スイッ
チングのために重要なオフ電流特性が、極めて良好とさ
れる。また、本発明の半導体装置の製造方法及び電気光
学装置の製造方法は、上述した各実施形態に限られるも
のではなく、請求の範囲及び明細書全体から読み取れる
発明の要旨或いは思想に反しない範囲で適宜変更可能で
あり、そのような変更を伴なう半導体装置や電気光学装
置等もまた本発明の技術的範囲に含まれるものである。
【図１】半導体装置の実施形態の基本構成を示すＤＲＡ
Ｍの基本等価回路図である。
Ｍの基本等価回路図である。
【図２】第１の実施形態の半導体装置の製造方法の工程
断面図である。
断面図である。
【図３】第２の実施形態の半導体装置の製造方法の工程
断面図である。
断面図である。
【図４】第３の実施形態の半導体装置の製造方法の工程
断面図である。
断面図である。
【図５】電気光学装置の実施形態における画像表示領域
を構成するマトリクス状の複数の画素に設けられた各種
素子、配線等の等価回路である。
を構成するマトリクス状の複数の画素に設けられた各種
素子、配線等の等価回路である。
【図６】電気光学装置の実施形態におけるデータ線、走
査線、画素電極が形成されたＴＦＴアレイ基板の相隣接
する複数の画素群の平面図である。
査線、画素電極が形成されたＴＦＴアレイ基板の相隣接
する複数の画素群の平面図である。
【図７】図６のＡ−Ａ’断面図である。
【図８】電気光学装置の製造方法の工程断面図である。
【図９】各実施形態の電気光学装置の一例としての液晶
装置におけるＴＦＴアレイ基板をその上に形成された各
構成要素と共に対向基板の側から見た平面図である。
装置におけるＴＦＴアレイ基板をその上に形成された各
構成要素と共に対向基板の側から見た平面図である。
【図１０】図７のＨ−Ｈ’断面図である。
１ａ…半導体層
１ａ’…チャネル領域
１ｂ…低濃度ソース領域
１ｃ…低濃度ドレイン領域
１ｄ…高濃度ソース領域
１ｅ…高濃度ドレイン領域
１ｆ…第１容量電極
１ｇ…オフセット領域
２…第１絶縁薄膜
３ａ…走査線
３ｂ…第２容量電極
３ｃ…容量線
４…第１層間絶縁膜
５…コンタクトホール
６ａ…データ線
７…第２層間絶縁膜
８ａ…コンタクトホール
８ｂ…コンタクトホール
９ａ…画素電極
１０…ＴＦＴアレイ基板
１２…下地絶縁膜
１６…配向膜
２０…対向基板
２１…対向電極
２２…配向膜
２３…遮光膜
３０…ＴＦＴ
５０…液晶層
５２…シール材
５３…額縁
７０…蓄積容量
８０ａ…導電層
８１…第２絶縁薄膜
１０１…データ線駆動回路
１０４…走査線駆動回路
フロントページの続き
(56)参考文献 特開 平４−333828（ＪＰ，Ａ)
特開 平６−112222（ＪＰ，Ａ)
特開 平５−166837（ＪＰ，Ａ)
特開 平７−321329（ＪＰ，Ａ)
特開 平５−36624（ＪＰ，Ａ)
特開 平４−291240（ＪＰ，Ａ)
特開 平４−133035（ＪＰ，Ａ)
国際公開95／34916（ＷＯ，Ａ１)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 29/786
H01L 21/336
G02F 1/1368
Claims (19)
- 【請求項１】 基板上に、薄膜トランジスタのソース・
ドレイン領域並びに蓄積容量の第１容量電極となる半導
体層を形成する工程と、 前記半導体層上に第１絶縁薄膜を形成する工程と、 前記第１絶縁薄膜上にゲート電極及び前記蓄積容量の第
２容量電極を同一膜により形成する工程と、 前記ゲート電極及び前記第２容量電極上に第２絶縁薄膜
を形成する工程と、 前記半導体層に接続されるとともに、前記第２絶縁薄膜
を介して前記第２容量電極に対向するように前記蓄積容
量の第３容量電極となる導電層を形成する工程と、前記導電層上に反射防止膜を形成する工程と 、 前記反射防止膜上に第１層間絶縁膜を形成する工程と、 前記第１層間絶縁膜上の前記薄膜トランジスタの領域に
重なり、前記薄膜トランジスタのソース領域に電気的接
続されるデータ線を形成する工程とを有することを特徴
とする電気光学装置の製造方法。 - 【請求項２】 前記第２絶縁薄膜は前記ゲート電極及び
前記第２容量電極の表面を酸化させることにより形成さ
れた酸化膜であることを特徴とする請求項１に記載の電
気光学装置の製造方法。 - 【請求項３】 前記酸化膜は前記ゲート電極及び前記第
２容量電極の表面を９００℃以上１２００℃以下にて熱
酸化させることにより形成された熱酸化膜であることを
特徴とする請求項２に記載の電気光学装置の製造方法。 - 【請求項４】 前記熱酸化膜を形成する前に前記半導体
層に選択的に不純物をドープする工程を有し、前記熱酸
化膜を形成する工程において、前記半導体層にドープさ
れた不純物の活性化を同時に行うことを特徴とする請求
項３に記載の電気光学装置の製造方法。 - 【請求項５】 前記第２絶縁薄膜を形成する工程以降の
各工程は、４００℃以下の雰囲気で行われることを特徴
とする請求項４に記載の電気光学装置の製造方法。 - 【請求項６】 前記ゲート電極及び前記第２容量電極は
シリコン薄膜からなることを特徴とする請求項１乃至請
求項５のいずれか一項に記載の電気光学装置の製造方
法。 - 【請求項７】 前記第２絶縁薄膜は前記ゲート電極及び
前記第２容量電極の表面を陽極酸化させて形成された陽
極酸化膜であることを特徴とする請求項２に記載の電気
光学装置の製造方法。 - 【請求項８】 前記ゲート電極及び前記第２容量電極
は、タンタル、アルミニウムのいずれかからなることを
特徴とする請求項７に記載の電気光学装置の製造方法。 - 【請求項９】 前記第２絶縁薄膜は１０〜２００ｎｍ以
下であることを特徴とする請求項２乃至請求項８のいず
れか一項に記載の電気光学装置の製造方法。 - 【請求項１０】 前記第２絶縁薄膜と前記導電層との間
に第３絶縁薄膜を形成する工程を有することを特徴とす
る請求項１乃至請求項９のいずれか一項に記載の電気光
学装置の製造方法。 - 【請求項１１】 前記第３絶縁薄膜は酸化シリコン膜及
び窒化シリコン膜のうちの少なくとも一方からなること
を特徴とする請求項１０に記載の電気光学装置の製造方
法。 - 【請求項１２】 前記第２絶縁薄膜を形成する前に、前
記ゲート電極をマスクとして前記半導体層に不純物をド
ープする工程を有し、しかる後に前記ゲート電極及び前
記第２容量電極の表面を酸化して前記第２絶縁薄膜を形
成する工程を有することを特徴とする請求項２に記載の
電気光学装置の製造方法。 - 【請求項１３】 前記第２絶縁薄膜を形成する前に、前
記ゲート電極をマスクとして前記半導体層に第１濃度の
不純物をドープする工程と、前記ゲート電極を覆うよう
に且つ前記ゲート電極よりも幅広のマスクを介して前記
半導体層に第２濃度の不純物をドープする工程とを有す
ることを特徴とする請求項２に記載の電気光学装置の製
造方法。 - 【請求項１４】 前記第２絶縁薄膜を形成する前に、前
記ゲート電極をマスクとして前記半導体層に第１濃度の
不純物をドープする工程を有し、前記第２絶縁薄膜を形
成する工程の後に、前記半導体層に選択的に第２濃度の
不純物をドープする工程を有することを特徴とする請求
項１２に記載の半導体装置の製造方法。 - 【請求項１５】 前記第２絶縁薄膜を形成した後に、前
記半導体層に選択的に不純物をドープする工程を有する
ことを特徴とする請求項１又は請求項２に記載の電気光
学装置の製造方法。 - 【請求項１６】 前記第３容量電極は、導電性のポリシ
リコン膜と高融点金属との２層以上の積層膜からなるこ
とを特徴とする請求項１乃至請求項１５のいずれか一項
に記載の電気光学装置の製造方法。 - 【請求項１７】 前記基板に、前記薄膜トランジスタの
ドレイン領域に接続された画素電極を有する、請求項１
乃至請求項１６のいずれか一項に記載の電気光学装置の
製造方法であって、 前記データ線上に第２層間絶縁膜を形成する工程と、 前記第１層間絶縁膜及び前記第２層間絶縁薄膜に形成さ
れたコンタクトホールを介して前記導電層に接続される
ように前記画素電極を形成する工程とを有することを特
徴とする電気光学装置の製造方法。 - 【請求項１８】 基板上に、薄膜トランジスタのソース
・ドレイン・チャネル領域並びに蓄積容量の第１容量と
なる半導体層と、 前記半導体層上に形成された第１絶縁薄膜と、 前記第１絶縁薄膜上に形成されたゲート電極及び前記蓄
積容量の第２容量電極と、 前記ゲート電極及び前記第２容量電極の表面に形成され
た第２絶縁薄膜と、 前記半導体層上に接続されるとともに、前記第２絶縁薄
膜を介して前記第２容量電極に対向するように形成され
た前記蓄積容量の第３容量電極となる導電層と、前記導電層上に形成された反射防止膜と 、 前記反射防止膜上に形成された第１層間絶縁膜と、 前記第１層間絶縁膜上の前記薄膜トランジスタの領域に
重なり、前記薄膜トランジスタのソース領域に電気的接
続されるデータ線とを有し、 前記薄膜トランジスタのソース・ドレイン領域の少なく
とも一方は高濃度不純物領域と、前記高濃度不純物領域
と前記チャネル領域との間に配置された低濃度不純物領
域とを有し、且つ前記低濃度不純物領域と前記チャネル
領域との間には前記チャネル領域に隣接するオフセット
領域を有することを特徴とする電気光学装置。 - 【請求項１９】 前記薄膜トランジスタのドレイン領域
に電気的接続された画素電極を有することを特徴とする
請求項１８に記載の電気光学装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000027112A JP3399432B2 (ja) | 1999-02-26 | 2000-02-04 | 電気光学装置の製造方法及び電気光学装置 |
| US09/514,296 US6569717B1 (en) | 1999-02-26 | 2000-02-28 | Semiconductor device production method, electro-optical device production method, semiconductor device, and electro-optical device |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11-50673 | 1999-02-26 | ||
| JP5067399 | 1999-02-26 | ||
| JP2000027112A JP3399432B2 (ja) | 1999-02-26 | 2000-02-04 | 電気光学装置の製造方法及び電気光学装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000312006A JP2000312006A (ja) | 2000-11-07 |
| JP3399432B2 true JP3399432B2 (ja) | 2003-04-21 |
Family
ID=26391128
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000027112A Expired - Fee Related JP3399432B2 (ja) | 1999-02-26 | 2000-02-04 | 電気光学装置の製造方法及び電気光学装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6569717B1 (ja) |
| JP (1) | JP3399432B2 (ja) |
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| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090221 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100221 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| S531 | Written request for registration of change of domicile |
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|
| R350 | Written notification of registration of transfer |
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