JP2020053532A - メモリスタ回路、メモリスタ制御システム、アナログ積和演算器、及びニューロモーフィックデバイス - Google Patents

Abstract

【課題】コンダクタンスの変化における線形性及び対称性を保ったまま、コンダクタンスの最大変化率を大きくすることができるメモリスタ回路を提供する。
【解決手段】流れる電流に応じて抵抗値が変化する第１抵抗変化部と、前記第１抵抗変化部の第１端部に設けられた第１電極と、前記第１抵抗変化部の第２端部に設けられた第２電極とを備えた第１磁気抵抗効果素子と、ゲート電極を有し、電源に接続された前記第１電極と前記電源との間に前記ゲート電極が接続された第１電界効果トランジスタと、を備えるメモリスタ回路。
【選択図】図１

Description

本発明は、メモリスタ回路、メモリスタ制御システム、アナログ積和演算器、及びニューロモーフィックデバイスに関する。

メモリスタを用いた技術についての研究や開発が行われている。

メモリスタの種類としては、例えば、フィラメントの成長、酸化還元等により抵抗値が変化する素子、相変化によって抵抗値が変化する素子、２つの強磁性層の磁化の関係によって抵抗値が変化する磁気抵抗効果素子等が挙げられる。

フィラメントの成長、酸化還元等により抵抗値が変化する素子によって構成されたメモリスタは、例えば、ＲｅＲＡＭ（Resistive Random Access Memory）等のことである。相変化によって抵抗値が変化する素子によって構成されたメモリスタは、例えば、ＰＣＭ（Phase Change Memory）等のことである。２つの強磁性層の磁化の関係によって抵抗値が変化する磁気抵抗効果素子によって構成されたメモリスタは、例えば、ＭＲＡＭ（Magnetoresistive Random Access Memory）等のことである。なお、これらのメモリスタは、抵抗値の変化に応じて、コンダクタンスも変化する。これは、コンダクタンスが抵抗値の逆数によって定義されている物理量だからである。

ここで、磁気抵抗効果素子は、磁気抵抗効果として巨大磁気抵抗効果、トンネル磁気抵抗効果等を用いた素子のことである。磁気抵抗効果素子には、例えば、スピントランスファートルクを利用したスピントランスファートルク型（ＳＴＴ）の磁気抵抗効果素子、スピン軌道トルクを利用したスピン軌道トルク型（ＳＯＴ）の磁気抵抗効果素子、強磁性層内における磁壁の移動を利用した磁壁移動型（ＤＷ）の磁気抵抗効果素子等が含まれている。

また、磁気抵抗効果素子は、磁気抵抗効果素子が有する２つの強磁性層の磁化の関係を、スピン偏極電流によって変化させることが可能な素子である。このため、以下では、説明の便宜上、２つの強磁性層の磁化の関係によって抵抗値が変化する磁気抵抗効果素子により構成されたメモリスタを、スピンメモリスタと称して説明する。また、以下では、説明の便宜上、スピンメモリスタ以外のメモリスタのことを、非スピンメモリスタと称して説明する。

このようなメモリスタを用いた技術に関し、特許文献１には、スピンメモリスタを用いてニューラルネットワークの演算を行う方法について記載されている（特許文献１参照）。

また、非特許文献１には、非スピンメモリスタ又はスピンメモリスタを用いたニューロモーフィックデバイスについて記載されている（非特許文献１参照）。

国際公開第２０１７／１８３５７３号

Geoffrey W. Burr, et. al., "Neuromorphic computing using non-volatile memory", ADVANCES IN PHYSICS: X, 2017, VOL. 2, NO. 1, p.89-124.

ここで、非スピンメモリスタは、コンダクタンス（抵抗値の逆数）の変化において線形性を有さないことが知られている。すなわち、非スピンメモリスタのコンダクタンスは、コンダクタンスを変化させる物理量（フィラメント成長、相変化等に関係する物理量）の変化に応じて非線形に変化する。また、非スピンメモリスタは、コンダクタンスの変化における対称性を有さないことが知られている。ここで、当該対称性は、非スピンメモリスタのコンダクタンスの増大の仕方と当該コンダクタンスの減少の仕方との間の対称性のことである。すなわち、非スピンメモリスタでは、ある大きさの負荷をかけることによって第１コンダクタンスから第２コンダクタンスまで増大する場合における非スピンメモリスタのコンダクタンスの変化率の絶対値と、当該大きさと同じ大きさの負荷をかけることによって第２コンダクタンスから第１コンダクタンスまで減少する場合における非スピンメモリスタのコンダクタンスの変化率の絶対値とは、一致しない。なお、第１コンダクタンスは、非スピンメモリスタのコンダクタンスの最小値以上であり、且つ、当該コンダクタンスの最大値よりも小さいコンダクタンスであれば如何なるコンダクタンスであってもよい。また、第２コンダクタンスは、当該最大値以下であり、且つ、第１コンダクタンスよりも大きいコンダクタンスであれば如何なる抵抗値であってもよい。

このように、非スピンメモリスタは、コンダクタンスの変化において線形性及び対称性を有さない。このため、非スピンメモリスタは、ニューロモーフィックデバイスのメモリセルとして非スピンメモリスタを用いた場合、ニューラルネットワークの特性を劣化させてしまうことがある。このような問題は、例えば、２つの非スピンメモリスタを用いることによって１つのメモリセルを構成する方法、又は、２つの非スピンメモリスタとともに他の素子を用いることによって１つのメモリセルを構成する方法によって解決される。しかしながら、これらの方法では、ニューロモーフィックデバイスの構成が複雑になってしまうことが知られている。

一方、スピンメモリスタは、コンダクタンスの変化において線形性を有することが知られている。すなわち、スピンメモリスタのコンダクタンスは、コンダクタンスを変化させる物理量（スピンメモリスタを構成する磁気抵抗効果素子が有する２つの強磁性層の磁化の関係）の変化に応じて線形に変化する。また、スピンメモリスタは、コンダクタンスの変化における対称性を有することが知られている。ここで、当該対称性は、スピンメモリスタのコンダクタンスの増大の仕方と当該コンダクタンスの減少の仕方との間の対称性のことである。すなわち、スピンメモリスタでは、第３コンダクタンスから第４コンダクタンスまで増大する場合におけるスピンメモリスタのコンダクタンスの変化率の絶対値と、第４コンダクタンスから第３コンダクタンスまで減少する場合におけるスピンメモリスタのコンダクタンスの変化率の絶対値とは、誤差による違いを除いて、一致する。なお、第３コンダクタンスは、スピンメモリスタの抵抗値の最小値以上であり、且つ、当該コンダクタンスの最大値よりも小さいコンダクタンスであれば如何なるコンダクタンスであってもよい。また、第４コンダクタンスは、当該最大値以下であり、且つ、第３コンダクタンスよりも大きいコンダクタンスであれば如何なる抵抗値であってもよい。

このように、スピンメモリスタは、コンダクタンスの変化において線形性及び対称性を有する。このため、スピンメモリスタは、ニューロモーフィックデバイスのメモリセルとしてスピンメモリスタを用いた場合、ニューラルネットワークの特性を劣化させることなく、１つのスピンメモリスタによって１つのメモリセルを構成することが可能である。その結果、スピンメモリスタは、ニューロモーフィックデバイスの構成を簡単にすることができるとともに、耐久性及び信頼性を向上させることができる。

以上のような事情から、ニューロモーフィックデバイスのメモリセルには、スピンメモリスタを用いることが望ましい。しかしながら、スピンメモリスタは、非スピンメモリスタと比べて、ユーザーが所望する範囲内においてコンダクタンスを変化させた場合におけるコンダクタンスの最大変化率が小さい。その結果、スピンメモリスタでは、コンダクタンスの変化を精度よく検出することが困難な場合があり、ニューロモーフィックデバイスのメモリセルとして当該メモリスタを用いると、ニューラルネットワークの演算の精度を低下させてしまうことがあった。なお、当該最大変化率は、スピンメモリスタのコンダクタンスが当該範囲内において最小値から最大値まで変化した場合における当該コンダクタンスの変化率のことである。

この問題を解決する方法として、電荷検出法が提案されている。しかし、スピンメモリスタとともに電荷検出法をニューロモーフィックデバイスに用いた場合、ニューラルネットワークの演算に要する時間が長くなることが知られている。すなわち、スピンメモリスタは、当該場合において、ニューラルネットワークの演算性能の低下を生じさせてしまうとともに、消費電力を増大させてしまう場合がある。

本発明は、このような事情を考慮してなされたもので、コンダクタンスの変化における線形性及び対称性を保ったまま、コンダクタンスの最大変化率を大きくすることができるメモリスタ回路、メモリスタ制御システム、アナログ積和演算器、及びニューロモーフィックデバイスを提供することを課題とする。

本発明の一態様は、流れる電流に応じて抵抗値が変化する第１抵抗変化部と、前記第１抵抗変化部の第１端部に設けられた第１電極と、前記第１抵抗変化部の第２端部に設けられた第２電極とを備えた第１磁気抵抗効果素子と、ゲート電極を有し、電源に接続された前記第１電極と前記電源との間の伝送路にゲート電極が接続された第１電界効果トランジスタと、を備えるメモリスタ回路である。

また、本発明の一態様は、上記に記載のメモリスタ回路と、前記メモリスタ回路を制御する制御部と、を備え、前記第１磁気抵抗効果素子は、磁壁移動型の磁気抵抗効果素子であり、前記第１抵抗変化部は、磁壁を有し、前記第１抵抗変化部の第３端部には、第３電極が設けられており、前記第１抵抗変化部は、前記第２電極と前記第３電極との間に流れる電流に応じた磁壁の移動によって抵抗値が変化し、前記制御部は、前記第１抵抗変化部の抵抗値に応じたパルス幅のパルス電流を前記第２電極と前記第３電極との間に流し、前記第１抵抗変化部の抵抗値を変化させる、メモリスタ制御システムである。

また、本発明の一態様は、上記に記載のメモリスタ回路を１つ又は複数備える、アナログ積和演算器である。

また、本発明の一態様は、上記に記載のメモリスタ回路を１つ又は複数備える、ニューロモーフィックデバイスである。

本発明によれば、コンダクタンスの変化における線形性及び対称性を保ったまま、コンダクタンスの最大変化率を大きくすることができる。

実施形態に係るメモリスタ制御システム１の構成の一例を示す図である 第１磁気抵抗効果素子１１の構成の一例を示す図である。 第２電極Ｐ２から第３電極Ｐ３に向かって流されたパルス電流の数と、当該数の増大に応じて変化した第１抵抗変化部Ｂ１の抵抗値及びコンダクタンスのそれぞれとの関係の一例を示す図である。 ゲート電極Ｇに印加された電圧と、当該電圧に応じて変化した第１電界効果トランジスタ１２のコンダクタンスとの関係の一例を示す図である。 実施形態の変形例１に係るメモリスタ制御システム１Ａの構成の一例を示す図である。 第２電極Ｐ２と第３電極Ｐ３との間に流されたパルス電流の数と、当該数に応じてゲート電極Ｇに印加された電圧との関係の一例を示す図である。 第２電極Ｐ２と第３電極Ｐ３との間に流されたパルス電流の数と、当該数に応じて変化した第１電界効果トランジスタ１２のコンダクタンスとの関係の一例を示す図である。 実施形態の変形例２に係るメモリスタ制御システム１Ｂの構成の一例を示す図である。 実施形態の変形例３に係る第２磁気抵抗効果素子１４の構成の一例を示す図である。 第１磁気抵抗効果素子１１がトップピン構造によって基板上に積層されたメモリスタ回路１０Ａの一例を示す図である。 第１磁気抵抗効果素子１１がボトムピン構造によって基板上に積層されたメモリスタ回路１０Ａの一例を示す図である。 参照抵抗値の変化とゲート電極Ｇに印加される最大・最小電圧の変化（電源電圧で規格化したもの）との関係の一例を示す図である。 参照抵抗値の変化とゲート電極Ｇに印加される最大と最小電圧の差（電源電圧で規格化したもの）の変化との関係の一例を示す図である。

＜実施形態＞
以下、本発明の実施形態について、図面を参照して説明する。なお、本実施形態では、電気信号を伝送する導体のことを、伝送路と称して説明する。伝送路は、例えば、基板上にプリントされた導体であってもよく、線状に形成された導体等の導線等であってもよい。

＜メモリスタ制御システムの構成＞
図１は、実施形態に係るメモリスタ制御システム１の構成の一例を示す図である。
メモリスタ制御システム１は、メモリスタ回路１０と、制御部２０を備える。また、メモリスタ回路１０は、第１磁気抵抗効果素子１１と、第１電界効果トランジスタ１２を備える。

第１磁気抵抗効果素子１１は、磁気抵抗効果として巨大磁気抵抗効果（Giant Magneto Resistive Effect）、トンネル磁気抵抗効果（Tunnel Magneto Resistance Effect）等を用いた素子である。第１磁気抵抗効果素子１１は、第１磁気抵抗効果素子１１が有する２つの強磁性層の磁化の関係によって抵抗値が変化する。第１磁気抵抗効果素子１１は、当該２つの強磁性層の磁化の関係を、スピン偏極電流によって変化させることが可能である。

例えば、第１磁気抵抗効果素子１１は、スピントランスファートルク（ＳＴＴ；Spin Transfer Torque）を利用したスピントランスファートルク型（ＳＴＴ型）の磁気抵抗効果素子、スピン軌道トルク（ＳＯＴ；Spin Orbital Torque）を利用したスピン軌道トルク型（ＳＯＴ型）の磁気抵抗効果素子、強磁性層内における磁壁の移動を利用した磁壁移動型（ＤＷ）の磁気抵抗効果素子等である。

以下では、一例として、第１磁気抵抗効果素子１１が、磁壁移動型の磁気抵抗効果素子である場合について説明する。なお、第１磁気抵抗効果素子１１は、磁壁移動型の磁気抵抗効果素子に代えて、ＳＴＴ型の磁気抵抗効果素子であってもよく、ＳＯＴ型の磁気抵抗効果素子であってもよく、他の磁気抵抗効果素子であってもよい。

第１磁気抵抗効果素子１１の第１端部には、第１電極Ｐ１が設けられている。また、第１磁気抵抗効果素子１１の第２端部には、第２電極Ｐ２が設けられている。また、第１磁気抵抗効果素子１１の第３端部には、第３電極Ｐ３が設けられている。なお、第１磁気抵抗効果素子１１がＳＴＴ型の磁気抵抗効果素子である場合、第１磁気抵抗効果素子１１は、第３電極Ｐ３を備えない。

図１に示した例では、第１電極Ｐ１には、伝送路を介して第１電源ＰＳ１が接続されている。第１電源ＰＳ１は、制御部２０からの要求に応じて第１電極Ｐ１と第２電極Ｐ２との間に電圧を印加し、第１電極Ｐ１から第２電極Ｐ２に向かって電流を流す電源である。

また、図１に示した例では、第２電極Ｐ２は、伝送路を介してグラウンドに接地されている。

また、図１に示した例では、第３電極Ｐ３には、伝送路を介して第２電源ＰＳ２が接続されている。第２電源ＰＳ２は、制御部２０からの要求に応じて第２電極Ｐ２と第３電極Ｐ３との間に電圧を印加し、第２電極Ｐ２から第３電極Ｐ３に向かって、又は、第３電極Ｐ３から第２電極Ｐ２に向かって、電流を流す電源である。

ここで、図２を参照し、第１磁気抵抗効果素子１１の構成について説明する。図２は、第１磁気抵抗効果素子１１の構成の一例を示す図である。

第１磁気抵抗効果素子１１は、第１抵抗変化部Ｂ１と、第１磁化固定部Ｂ１１、第２磁化固定部Ｂ１２、第１電極Ｐ１と、第２電極Ｐ２と、第３電極Ｐ３を備える。

第１抵抗変化部Ｂ１は、２つの強磁性層を有し、これら２つの強磁性層の磁化の関係によって抵抗値が変化する。具体的には、第１抵抗変化部Ｂ１は、第１強磁性層Ｌ１と、非磁性層Ｌ２と、磁気記録層Ｌ３を備える。以下では、一例として、磁気記録層Ｌ３の形状が板状の直方体である場合について説明する。なお、磁気記録層Ｌ３の形状は、これに代えて、他の形状であってもよい。

ここで、図２に示した三次元座標系ＢＣは、磁気記録層Ｌ３の長手方向とＸ軸方向とが一致し、磁気記録層Ｌ３の短手方向とＹ軸方向とが一致する右手系の三次元直交座標系である。すなわち、図２に示した第１磁気抵抗効果素子１１は、三次元座標系ＢＣにおけるＹ軸の負方向に向かって見た場合における第１磁気抵抗効果素子１１である。以下では、説明の便宜上、三次元座標系ＢＣにおけるＺ軸の正方向を上又は上方向と称し、当該Ｚ軸の負方向を下又は下方向と称して説明する。

第１抵抗変化部Ｂ１において、第１強磁性層Ｌ１と、非磁性層Ｌ２と、磁気記録層Ｌ３とは、図２に示したように、下から上に向かって、磁気記録層Ｌ３、非磁性層Ｌ２、第１強磁性層Ｌ１の順に積層される。

第１強磁性層Ｌ１は、強磁性体を含む。第１強磁性層Ｌ１は、第１抵抗変化部Ｂ１が有する２つの強磁性層のうちの一方である。第１強磁性層Ｌ１では、磁化の方向が固定されている。図２に示した矢印の方向Ｍ１は、第１強磁性層Ｌ１において固定されている磁化の方向の一例を示す。図２に示した例では、方向Ｍ１は、三次元座標系ＢＣにおけるＸ軸の正方向と一致している。

また、図２に示した例では、第１強磁性層Ｌ１の上部には、前述の第１電極Ｐ１が設けられている。第１強磁性層Ｌ１の上部は、前述の第１抵抗変化部Ｂ１の第１端部の一例である。

第１強磁性層Ｌ１を構成する強磁性材料としては、例えば、Ｃｒ、Ｍｎ、Ｃｏ、Ｆｅ及びＮｉからなる群から選択される金属、これらの金属を１種以上含む合金、これらの金属とＢ、Ｃ、及びＮの少なくとも１種以上の元素とが含まれる合金等を用いることができる。具体的には、Ｃｏ−Ｆｅ、Ｃｏ−Ｆｅ−Ｂ、Ｎｉ−Ｆｅが挙げられる。

また、第１強磁性層Ｌ１を構成する材料は、ホイスラー合金でもよい。ホイスラー合金は、ハーフメタルであり、高いスピン分極率を有する。ホイスラー合金は、Ｘ_２ＹＺの化学組成をもつ金属間化合物である。ここで、Ｘは、周期表上でＣｏ、Ｆｅ、Ｎｉ、あるいはＣｕ族の遷移金属元素又は貴金属元素である。Ｙは、Ｍｎ、Ｖ、Ｃｒ、あるいはＴｉ族の遷移金属又はＸの元素種である。Ｚは、ＩＩＩ族からＶ族の典型元素である。ホイスラー合金として、例えば、Ｃｏ_２ＦｅＳｉ、Ｃｏ_２ＦｅＧｅ、Ｃｏ_２ＦｅＧａ、Ｃｏ_２ＭｎＳｉ、Ｃｏ_２Ｍｎ_１−ａＦｅ_ａＡｌ_ｂＳｉ_１−ｂ、Ｃｏ_２ＦｅＧｅ_１−ｃＧａ_ｃ等が挙げられる。

第１強磁性層Ｌ１の磁化をＸＹ面に沿った方向に配向させる（第１強磁性層Ｌ１を面内磁化膜にする）場合は、例えば、ＮｉＦｅを用いることが好ましい。当該ＸＹ平面は、三次元座標系ＢＣにおけるＸ軸及びＹ軸の両方に平行な平面のことである。一方、第１強磁性層Ｌ１の磁化をＺ軸に沿った方向に配向させる（第１強磁性層Ｌ１を垂直磁化膜にする）場合は、例えば、Ｃｏ／Ｎｉ積層膜、Ｃｏ／Ｐｔ積層膜等を用いることが好ましい。当該Ｚ軸は、三次元座標系ＢＣにおけるＺ軸のことである。

また、第１強磁性層Ｌ１の構造は、磁化を固定するために、強磁性層、非磁性層から成るシンセティック構造であってもよく、反強磁性層、強磁性層、非磁性層から成るシンセティック構造であってもよい。第１強磁性層Ｌ１の構造が反強磁性層、強磁性層、非磁性層から成るシンセティック構造である場合、第１強磁性層Ｌ１の磁化の方向は、反強磁性層によってより強く保持される。そのため、当該場合、第１強磁性層Ｌ１の磁化は、外部からの影響を受けにくくなる。

非磁性層Ｌ２には、公知の材料を用いることができる。例えば、非磁性層Ｌ２が絶縁体から構成される場合（すなわち、非磁性層Ｌ２がトンネルバリア層である場合）、その材料としては、Ａｌ_２Ｏ_３、ＳｉＯ_２、ＭｇＯ、及び、ＭｇＡｌ_２Ｏ_４等を用いることができる。なお、非磁性層Ｌ２には、Ａｌ、Ｓｉ、Ｍｇの一部が、Ｚｎ、Ｂｅ等に置換された材料等が用いられてもよい。非磁性層Ｌ２が金属から構成される場合、その材料としては、Ｃｕ、Ａｕ、Ａｇ等を用いることができる。さらに、非磁性層Ｌ２が半導体から構成される場合、その材料としては、Ｓｉ、Ｇｅ、ＣｕＩｎＳｅ_２、ＣｕＧａＳｅ_２、Ｃｕ（Ｉｎ，Ｇａ）Ｓｅ_２等を用いることができる。

磁気記録層Ｌ３は、強磁性体を含む。磁気記録層Ｌ３は、第１抵抗変化部Ｂ１が有する２つの強磁性層のうちの他方である。磁気記録層Ｌ３は、内部に磁壁ＤＷを有する。磁壁ＤＷは、磁気記録層Ｌ３内において磁化の方向が互いに反対方向を向いている磁区Ｒ１と磁区Ｒ２との境界である。すなわち、磁気記録層Ｌ３は、磁区Ｒ１と磁区Ｒ２との２つの磁区を内部に有している。図２に示した矢印の方向Ｍ２は、磁区Ｒ１における磁化の方向の一例を示す。図２に示した例では、方向Ｍ２は、三次元座標系ＢＣにおけるＸ軸の負方向と一致している。図２に示した矢印の方向Ｍ３は、磁区Ｒ２における磁化の方向の一例を示す。図２に示した例では、方向Ｍ３は、三次元座標系ＢＣにおけるＸ軸の正方向と一致している。

また、磁気記録層Ｌ３が有する端部のうちの磁区Ｒ１側の端部の下部には、第１磁化固定部Ｂ１１が設けられている。そして、第１磁化固定部Ｂ１１の下部には、前述の第２電極Ｐ２が設けられている。磁気記録層Ｌ３が有する端部のうちの磁区Ｒ１側の端部の下部は、第１抵抗変化部Ｂ１の第２端部の一例である。すなわち、本実施形態では、第１抵抗変化部Ｂ１の第２端部には、第１磁化固定部Ｂ１１を介して第２電極Ｐ２が設けられている。

磁気記録層Ｌ３を構成する強磁性材料としては、第１強磁性層Ｌ１と同様のものを用いることができる。なお、磁気記録層Ｌ３を構成する強磁性材料は、第１強磁性層Ｌ１を構成可能な強磁性材料のうち第１強磁性層Ｌ１を構成する強磁性材料と異なる強磁性材料であってもよい。

第１磁化固定部Ｂ１１は、強磁性体を含む。第１磁化固定部Ｂ１１では、磁化の方向が固定されている。図２に示した矢印の方向Ｍ４は、第１磁化固定部Ｂ１１において固定されている磁化の方向（又は当該スピンの方向）の一例を示す。図２に示した例では、方向Ｍ４は、三次元座標系ＢＣにおけるＸ軸の負方向と一致している。

第１磁化固定部Ｂ１１を構成する材料は、第１強磁性層Ｌ１を構成可能な材料であれば、如何なる材料であってもよい。

第１磁化固定部Ｂ１１の構造は、磁化を固定するために、強磁性層、非磁性層から成るシンセティック構造であってもよく、反強磁性層、強磁性層、非磁性層から成るシンセティック構造であってもよい。第１磁化固定部Ｂ１１の構造が反強磁性層、強磁性層、非磁性層から成るシンセティック構造である場合、第１磁化固定部Ｂ１１の磁化の方向は、反強磁性層によってより強く保持される。そのため、当該場合、第１磁化固定部Ｂ１１の磁化は、外部からの影響を受けにくくなる。

また、磁気記録層Ｌ３が有する端部のうちの磁区Ｒ２側の端部の下部には、第２磁化固定部Ｂ１２が設けられている。そして、第２磁化固定部Ｂ１２の下部には、前述の第３電極Ｐ３が設けられている。磁気記録層Ｌ３が有する端部のうちの磁区Ｒ２側の端部の下部は、第１抵抗変化部Ｂ１の第３端部の一例である。すなわち、本実施形態では、第１抵抗変化部Ｂ１の第３端部には、第２磁化固定部Ｂ１２を介して第３電極Ｐ３が設けられている。

第２磁化固定部Ｂ１２は、強磁性体を含む。第２磁化固定部Ｂ１２では、磁化の方向が固定されている。図２に示した矢印の方向Ｍ５は、第２磁化固定部Ｂ１２において固定されている磁化の方向の一例を示す。図２に示した例では、方向Ｍ５は、三次元座標系ＢＣにおけるＸ軸の正方向と一致している。

第２磁化固定部Ｂ１２を構成する材料は、第１強磁性層Ｌ１を構成可能な材料であれば、如何なる材料であってもよい。

第２磁化固定部Ｂ１２の構造は、磁化を固定するために、強磁性層、非磁性層から成るシンセティック構造であってもよく、反強磁性層、強磁性層、非磁性層から成るシンセティック構造であってもよい。第２磁化固定部Ｂ１２の構造が反強磁性層、強磁性層、非磁性層から成るシンセティック構造である場合、第２磁化固定部Ｂ１２の磁化の方向は、反強磁性層によってより強く保持される。そのため、第２磁化固定部Ｂ１２の磁化は、外部からの影響を受けにくくなる。

このように、磁気記録層Ｌ３と第２電極Ｐ２との間に第１磁化固定部Ｂ１１が配置されているため、第２電極Ｐ２から第１磁化固定部Ｂ１１、磁気記録層Ｌ３を順に介して第３電極Ｐ３へ電流を流した場合、磁気記録層Ｌ３には、第３電極Ｐ３から第２電極Ｐ２に向かって第１磁化固定部Ｂ１１の磁化の方向Ｍ４と同じ方向にスピン偏極された電子が流れる。具体的には、第２電極Ｐ２が接地しているグラウンドの電位よりも第３電極Ｐ３の電位が低くなるように第２電極Ｐ２と第３電極Ｐ３との間に第２電源ＰＳ２が電圧を印加した場合、磁気記録層Ｌ３には、第３電極Ｐ３側から第２電極Ｐ２側に向かって当該電子が流れる。

また、磁気記録層Ｌ３と第３電極Ｐ３との間に第２磁化固定部Ｂ１２が配置されているため、第３電極Ｐ３から第２磁化固定部Ｂ１２、磁気記録層Ｌ３を順に介して第２電極Ｐ２へ電流を流した場合、磁気記録層Ｌ３には、第２電極Ｐ２から第３電極Ｐ３に向かって第２磁化固定部Ｂ１２の磁化の方向Ｓ５と同じ方向にスピン偏極された電子が流れる。具体的には、第２電極Ｐ２が接地しているグラウンドの電位よりも第３電極Ｐ３の電位が高くなるように第２電源ＰＳ２と第３電極Ｐ３との間に第２電源ＰＳ２が電圧を印加した場合、磁気記録層Ｌ３には、第２電極Ｐ２側から第３電極Ｐ３側に向かって当該電子が流れる。

ここで、磁気記録層Ｌ３内における磁壁ＤＷの位置が移動した場合、磁気記録層Ｌ３の内部において、磁区Ｒ１が占める体積と磁区Ｒ２が占める体積との比率が変化する。図２に示した例では、第１強磁性層Ｌ１の磁化の方向Ｍ１は、磁区Ｒ２の磁化の方向Ｍ３と同じ方向であり、磁区Ｒ１の磁化の方向Ｍ２と反対の方向である。

三次元座標系ＢＣにおけるＺ軸の負方向に向かって第１抵抗変化部Ｂ１を見た場合において第１強磁性層Ｌ１と磁区Ｒ２とが重なる面積は、三次元座標系ＢＣにおけるＸ軸の正方向に磁壁ＤＷが移動した場合、広くなる。その結果、当該場合、第１磁気抵抗効果素子１１の抵抗値は、磁気抵抗効果によって低くなる。すなわち、当該場合、第１磁気抵抗効果素子１１のコンダクタンスは、高くなる。一方、当該面積は、当該Ｘ軸の負方向に磁壁ＤＷが移動した場合、狭くなる。その結果、当該場合、第１磁気抵抗効果素子１１の抵抗値は、磁気抵抗効果によって高くなる。すなわち、当該場合、第１磁気抵抗効果素子１１のコンダクタンスは、低くなる。なお、第１磁気抵抗効果素子１１の抵抗値は、第１強磁性層Ｌ１に電気的に接続された第１電極Ｐ１から第２電極Ｐ２に流れる電流に対して抵抗として振る舞う第１抵抗変化部Ｂ１の抵抗値のことである。

磁気記録層Ｌ３を構成する強磁性材料としては、第１強磁性層Ｌ１と同様のものを用いることができる。また、磁気記録層Ｌ３は、Ｃｏ、Ｎｉ、Ｐｔ、Ｐｄ、Ｇｄ、Ｔｂ、Ｍｎ、Ｇｅ、Ｇａからなる群から選択される少なくとも１つの元素を有することが好ましい。また、磁気記録層Ｌ３として垂直磁化を用いる場合には、例えば、磁気記録層Ｌ３を構成する強磁性材料としては、ＣｏとＮｉの積層膜、ＣｏとＰｔの積層膜、ＣｏとＰｄの積層膜、ＭｎＧａ系材料、ＧｄＣｏ系材料、ＴｂＣｏ系材料が挙げられる。ＭｎＧａ系材料、ＧｄＣｏ系材料、ＴｂＣｏ系材料等のフェリ磁性体は、飽和磁化が小さく、磁壁ＤＷを移動するために必要な閾値電流を下げることができる。また、ＣｏとＮｉの積層膜、ＣｏとＰｔの積層膜、ＣｏとＰｄの積層膜は、保磁力が大きく、磁壁ＤＷの移動速度を抑えることができる。

ここで、前述した通り、第１抵抗変化部Ｂ１では、磁壁ＤＷは、第２電極Ｐ２と第３電極Ｐ３との間に電流が流されることによって移動する。この電流は、電流値が一定の電流であってもよく、パルス電流であってもよい。以下では、一例として、第２電源ＰＳ２によって第２電極Ｐ２と第３電極Ｐ３との間に、パルス幅が一定のパルス電流が流される場合について説明する。

すなわち、この一例では、第２電源ＰＳ２によってパルス電流が第３電極Ｐ３から第２電極Ｐ２へ流された場合、磁区Ｒ１は、磁区Ｒ２の方向へ広がる。その結果、磁壁ＤＷは、磁区Ｒ２の方向へ移動する。一方、この一例では、第２電源ＰＳ２によってパルス電流が第２電極Ｐ２から第３電極Ｐ３へ流された場合、磁区Ｒ２は、磁区Ｒ１の方向へ広がる。その結果、磁壁ＤＷは、磁区Ｒ１の方向へ移動する。

このように、第１抵抗変化部Ｂ１では、第２電極Ｐ２と第３電極Ｐ３との間に流されるパルス電流の方向（すなわち、磁気記録層Ｌ３に流されるパルス電流の方向）、強度を設定することで、磁壁ＤＷの位置が制御され、第１磁気抵抗効果素子１１の抵抗値が変化する。

なお、第１磁気抵抗効果素子１１は、磁気記録層Ｌ３の長手方向に沿って、磁気記録層Ｌ３に外部磁場を印加することによって磁壁ＤＷが移動される構成であってもよい。この場合、第１磁気抵抗効果素子１１は、第３電極Ｐ３を備えなくてもよい。

このような構成により、第１抵抗変化部Ｂ１は、第２電極Ｐ２と第３電極Ｐ３との間に流されたパルス電流の数に応じて、図３に示したように抵抗値が変化する。図３は、第２電極Ｐ２から第３電極Ｐ３に向かって流されたパルス電流の数と、当該数の増大に応じて変化した第１抵抗変化部Ｂ１の抵抗値及びコンダクタンスのそれぞれとの関係の一例を示す図である。また、図３は、一例として、第１抵抗変化部Ｂ１の抵抗値を０．５〜１．０メガオームの範囲内において変化させた場合における当該関係を示す図である。すなわち、当該抵抗値は、当該範囲と異なる範囲内において変化する構成であってもよい。また、図３に示した矢印は、図３に示したグラフにおける左右を示す。

図３に示したグラフの横軸は、第３電極Ｐ３から第２電極Ｐ２に向かって流されたパルス電流の数を示す。当該グラフの左側の縦軸は、第１抵抗変化部Ｂ１のコンダクタンスを示す。また、当該グラフ上のプロットＰＬ１は、第１抵抗変化部Ｂ１のコンダクタンスの変化を示す。当該グラフの右側の縦軸は、第１抵抗変化部Ｂ１の抵抗値を示す。また、当該グラフ上のプロットＰＬ２は、第１抵抗変化部Ｂ１の抵抗値の変化を示す。

ここで、第１抵抗変化部Ｂ１のコンダクタンスは、プロットＰＬ１が示すように、第１抵抗変化部Ｂ１の抵抗値が０．５〜１．０メガオームの範囲内において変化する場合、第３電極Ｐ３から第２電極Ｐ２に向かって流されたパルス電流の数の増大に応じて線形に変化する。また、当該コンダクタンスは、当該場合、当該パルス電流の数の増大に応じて、増大せずに減少する。また、プロットＰＬ１が示すように、第１抵抗変化部Ｂ１のコンダクタンスは、当該場合、１．０〜２．０の範囲内において変化する。

また、第１磁気抵抗効果素子１１は、コンダクタンスの変化において対称性を有する。すなわち、第１磁気抵抗効果素子１１では、第１コンダクタンスから第２コンダクタンスまで増大する場合における第１電界効果トランジスタ１２のコンダクタンスの変化率の絶対値と、第２コンダクタンスから第１コンダクタンスまで減少する場合における第１電界効果トランジスタ１２のコンダクタンスの変化率の絶対値とが、誤差による違いを除いて、一致する。なお、第１コンダクタンスは、第１電界効果トランジスタ１２のコンダクタンスの最小値以上であり、且つ、当該コンダクタンスの最大値よりも小さいコンダクタンスであれば如何なるコンダクタンスであってもよい。また、第２コンダクタンスは、当該最大値以下であり、且つ、第１コンダクタンスよりも大きいコンダクタンスであれば如何なるコンダクタンスであってもよい。

一方、第１抵抗変化部Ｂ１の抵抗値は、プロットＰＬ２が示すように、第１抵抗変化部Ｂ１の抵抗値が０．５〜１．０メガオームの範囲内において変化する場合、第３電極Ｐ３から第２電極Ｐ２に流されたパルス電流の数の増大に応じて、非線形に増大する。これは、第１抵抗変化部Ｂ１の抵抗値が、第１抵抗変化部Ｂ１のコンダクタンスの逆数だからである。すなわち、当該抵抗値の変化の非線形性は、指数関数等の非線形関数に基づく非線形性ではない。このため、第１抵抗変化部Ｂ１は、当該場合、抵抗値の変化において近似的な線形性を有していると見做すことができる。これは、プロットＰＬ２の変化からも明らかである。

また、第１磁気抵抗効果素子１１は、コンダクタンスの変化において対称性を有するため、抵抗値の変化においても対称性を有する。

このように、メモリスタ回路１０では、第１抵抗変化部Ｂ１は、第１抵抗変化部Ｂ１の抵抗値を０．５〜１．０メガオームの範囲内において変化させた場合、コンダクタンスの変化において線形性を有し、抵抗値の変化において近似的な線形性を有する。また、メモリスタ回路１０では、第１抵抗変化部Ｂ１は、コンダクタンスの変化において対称性を有し、抵抗値の変化においても対称性を有する。

図１に戻る。第１電界効果トランジスタ１２は、例えば、Ｐチャンネルの接合型電界効果トランジスタである。なお、第１電界効果トランジスタ１２は、Ｎチャンネルの接合型電界効果トランジスタであってもよく、複合型電界効果トランジスタであってもよく、ＭＯＳ（Metal Oxide Semiconductor）電界効果トランジスタであってもよい。

第１電界効果トランジスタ１２のゲート電極Ｇは、伝送路を介して、第１電源ＰＳ１に接続された第１電極Ｐ１と第１電源ＰＳ１との間の伝送路に接続されている。また、第１電界効果トランジスタ１２のドレイン電極Ｄ及びソース電極Ｓは、伝送路を介して他の回路に接続されている。ここで、以下では、説明の便宜上、ゲート電極Ｇと第２電極Ｐ２が接地しているグラウンドとの間にある電圧を印加することを、ゲート電極Ｇに当該電圧を印加すると称して説明する。また、当該他の回路は、当該ゲート電極Ｇに予め決められた閾値以上の電圧が印加された場合、当該ドレイン電極Ｄから当該ソース電極Ｓへと当該ゲート電極Ｇに印加された電圧に応じた電流を流す回路であれば如何なる回路であってもよい。

制御部２０は、プロセッサーである。例えば、制御部２０は、ＣＰＵ（Central Processing Unit）である。なお、制御部２０は、ＣＰＵに代えて、ＡＳＩＣ（Application Specific Integrated Circuit）等の他のプロセッサーであってもよい。また、図１では、図を簡略化するため、制御部２０と他の回路素子、他の回路との伝送路を介した接続を省略している。

制御部２０は、第１電源ＰＳ１を制御し、第１磁気抵抗効果素子１１の第１電極Ｐ１と第２電極Ｐ２との間に電圧を印加させる。また、制御部２０は、第２電源ＰＳ２を制御し、第１磁気抵抗効果素子１１の第２電極Ｐ２と第３電極Ｐ３との間に電圧を印加させる。

＜メモリスタ回路のコンダクタンスの変化＞
以下、メモリスタ回路１０のコンダクタンスの変化について説明する。メモリスタ回路１０のコンダクタンスは、メモリスタ制御システム１において、第１電界効果トランジスタ１２のコンダクタンスのことである。また、第１電界効果トランジスタ１２のコンダクタンスは、ゲート電極Ｇに印加された電圧に応じて変化する第１電界効果トランジスタ１２の抵抗値の逆数として定義される。

図４は、ゲート電極Ｇに印加された電圧と、当該電圧に応じて変化した第１電界効果トランジスタ１２のコンダクタンスとの関係の一例を示す図である。図４に示したグラフの横軸は、ゲート電極Ｇに印加された電圧を示す。また、当該グラフの縦軸は、第１電界効果トランジスタ１２のコンダクタンスを示す。

図４に示した例では、第１電界効果トランジスタ１２のコンダクタンスは、ゲート電極Ｇに印加される電圧が０．５〜１．０ボルトの範囲内において変化する場合、線形に変化する。また、ゲート電極Ｇに印加される電圧は、第１磁気抵抗効果素子１１の抵抗値に応じて変化する。このため、当該電圧が当該抵抗値の変化に応じて線形に変化する場合、且つ、ゲート電極Ｇに印加される電圧が０．５〜１．０ボルトの範囲内において変化する場合、メモリスタ制御システム１は、第１電界効果トランジスタ１２のコンダクタンスを当該抵抗値の変化に応じて線形に変化させることができる。

ここで、ゲート電極Ｇに印加される電圧は、第１磁気抵抗効果素子１１の抵抗値が線形に変化する場合、線形に変化する。また、第１磁気抵抗効果素子１１の抵抗値は、前述した通り、第１抵抗変化部Ｂ１の抵抗値を０．５〜１．０メガオームの範囲内において変化させる場合、近似的に線形に変化する。すなわち、メモリスタ制御システム１では、当該抵抗値を当該範囲内において変化させることにより、当該抵抗値の変化に応じて、当該電圧を近似的に線形に変化させることができる。

第１磁気抵抗効果素子１１の抵抗値（すなわち、第１抵抗変化部Ｂ１の抵抗値）が変化する範囲は、メモリスタ制御システム１において、第２電極Ｐ２と第３電極Ｐ３との間に流すパルス電流の数と当該パルス電流のパルス幅とによって調整することができる。すなわち、メモリスタ制御システム１は、当該数と当該パルス幅の調整によって、第１磁気抵抗効果素子１１の抵抗値を０．５〜１．０メガオームの範囲内において変化させることができる。

その結果、メモリスタ制御システム１は、ゲート電極Ｇに印加される電圧を、第１磁気抵抗効果素子１１の抵抗値の変化に応じて、近似的に線形に変化させることができる。そこで、以下では、一例として、メモリスタ制御システム１において第１磁気抵抗効果素子１１の抵抗値が変化する範囲が、０．５〜１．０メガオームである場合について説明する。また、以下では、一例として、制御部２０が、定電流電源として機能するように第１電源ＰＳ１を制御する場合について説明する。

また、ゲート電極Ｇに印加される電圧の最大値は、第１磁気抵抗効果素子１１の抵抗値が０．５〜１．０メガオームの範囲内において変化する場合、当該電圧の最小値の２倍となる。メモリスタ制御システム１は、当該場合、第１電源ＰＳ１から第１磁気抵抗効果素子１１の第１電極Ｐ１へ流すパルス電流の数と当該パルス電流のパルス幅とを調整することにより、ゲート電極Ｇに印加される電圧を０．５〜１．０ボルトの範囲内において変化させることができる。そこで、以下では、一例として、メモリスタ制御システム１においてゲート電極Ｇに印加される電圧が変化する範囲が、０．５〜１．０ボルトである場合について説明する。

以上のことから、メモリスタ制御システム１は、第１電界効果トランジスタ１２のコンダクタンス（すなわち、メモリスタ回路１０のコンダクタンス）を、第１磁気抵抗効果素子１１の抵抗値の変化に応じて近似的に線形に変化させることができる。

また、第１磁気抵抗効果素子１１は、前述した通り、抵抗値の変化において対称性を有する。このため、メモリスタ制御システム１では、ゲート電極Ｇに印加される電圧は、第１電圧から第２電圧まで増大する場合における当該電圧の変化率の絶対値と、第２電圧から第１電圧まで減少する場合における当該電圧の変化率の絶対値とが、誤差による違いを除いて、一致する。その結果、第１電界効果トランジスタ１２（すなわち、メモリスタ回路１０）は、コンダクタンスの変化において対称性を有する。すなわち、第１電界効果トランジスタ１２のコンダクタンスは、増大する場合と減少する場合とのそれぞれにおいて、図４に示したグラフにプロットされた曲線に沿って変化する。

以上のように、メモリスタ制御システム１では、メモリスタ回路１０は、メモリスタ回路１０のコンダクタンスの変化において、第１磁気抵抗効果素子１１の抵抗値の変化が有する近似的な線形性と同程度の近似的な線形性を有するとともに対称性を有することができる。

また、第１電界効果トランジスタ１２のコンダクタンスは、ゲート電極Ｇに印加される電圧が０．５〜１．０ボルトの範囲内において変化する場合、８．０〜４０マイクロジーメンス程度の範囲内において変化している。当該範囲内における当該コンダクタンスの最大変化率は、５００％である。当該最大変化率は、当該範囲内において当該コンダクタンスが最小値から最大値まで変化した場合における当該コンダクタンスの変化率のことである。

一方、図３に示した第１磁気抵抗効果素子１１のコンダクタンスの最大変化率は、２００％である。当該最大変化率は、当該コンダクタンスが最小値（図３に示した例では、１．０）から最大値（図３に示した例では、２．０）まで変化した場合における当該コンダクタンスの変化率のことである。

すなわち、メモリスタ回路１０は、第１磁気抵抗効果素子１１とともに第１電界効果トランジスタ１２を備えることにより、第１磁気抵抗効果素子１１のコンダクタンスの最大変化率を、第１電界効果トランジスタ１２のコンダクタンスの最大変化率に変換して増大させることができる。これにより、メモリスタ回路１０では、電荷検出法を用いることなく、第１磁気抵抗効果素子１１のコンダクタンス（又は、第１磁気抵抗効果素子１１の抵抗値）の変化を容易に検出することができる。また、メモリスタ回路１０は、電荷検出法を用いた場合であっても、当該コンダクタンスの変化の検出に必要な時間を短縮することができる。

更に、前述した通り、メモリスタ回路１０では、第１電界効果トランジスタ１２は、第１電界効果トランジスタ１２のコンダクタンスの変化において近似的な線形性及び対称性を有している。すなわち、メモリスタ回路１０は、第１磁気抵抗効果素子１１が有していた近似的な線形性及び対称性を保ったまま、第１磁気抵抗効果素子１１に流れた電流に応じたコンダクタンスの最大変化率を大きくすることができる。換言すると、メモリスタ回路１０は、近似的な線形性とともに対称性を保ったまま、第１磁気抵抗効果素子１１に流れる電流に応じた抵抗値の最大変化率を大きくすることができる。これは、当該抵抗値が、当該コンダクタンスの逆数であるためである。なお、当該最大変化率は、メモリスタ制御システム１において変化させるメモリスタ回路１０の抵抗値の範囲内において、当該抵抗値が最小値から最大値まで変化した場合における当該抵抗値の変化率のことである。当該最小値は、本実施形態において、前述した０．５メガオームのことである。当該最大値は、本実施形態において、前述した１．０メガオームのことである。

以上のように、実施形態に係るメモリスタ回路（実施形態では、メモリスタ回路１０）は、流れる電流（実施形態では、第２電極Ｐ２と第３電極Ｐ３との間に流れる電流）に応じて抵抗値が変化する第１抵抗変化部（実施形態では、第１抵抗変化部Ｂ１）と、第１抵抗変化部の第１端部（実施形態では、第１強磁性層Ｌ１の上部）に設けられた第１電極（実施形態では、第１電極Ｐ１）と、第１抵抗変化部の第２端部（実施形態では、磁気記録層Ｌ３が有する端部のうちの磁区Ｒ２側の端部の下部）に設けられた第２電極（実施形態では、第２電極Ｐ２）とを備えた第１磁気抵抗効果素子（実施形態では、第１磁気抵抗効果素子１１）と、ゲート電極（実施形態では、ゲート電極Ｇ）を有し、電源（実施形態では、第１電源ＰＳ１）に接続された第１電極と電源との間の伝送路にゲート電極が接続された第１電界効果トランジスタ（実施形態では、第１電界効果トランジスタ１２）と、を備える。これにより、メモリスタ回路は、コンダクタンスの変化における線形性及び対称性を保ったまま、コンダクタンスの最大変化率を大きくすることができる。

＜実施形態の変形例１＞
以下、図５を参照し、実施形態の変形例１について説明する。なお、実施形態の変形例１では、実施形態と同様な構成部に対して同じ符号を付して説明を省略する。図５は、実施形態の変形例１に係るメモリスタ制御システム１Ａの構成の一例を示す図である。

メモリスタ制御システム１Ａは、メモリスタ回路１０Ａと、制御部２０を備える。また、メモリスタ回路１０Ａは、第１磁気抵抗効果素子１１と、第１電界効果トランジスタ１２と、抵抗１３を備える。

抵抗１３は、図５に示したように、第１電源ＰＳ１と第１電極Ｐ１との間の伝送路においてゲート電極Ｇが接続されている接点ＣＰと、第１電源ＰＳ１との間に接続されている。これにより、メモリスタ制御システム１Ａでは、制御部２０が、定電流電源として機能するように第１電源ＰＳ１を制御することに代えて、定電圧電源として機能するように第１電源ＰＳ１を制御することができる。すなわち、メモリスタ制御システム１Ａは、定電流制御に代えて、定電圧制御によってメモリスタ回路１０Ａを制御することができる。以下では、一例として、抵抗１３の抵抗値が、０．７５メガオームである場合について説明する。

ここで、一例として、第１電源ＰＳ１が１．０ボルトの電圧を第１電極Ｐ１と第２電極Ｐ２との間に印加する定電圧電源として機能し、且つ、第１磁気抵抗効果素子１１の抵抗値が０．５〜１．０メガオームの範囲内において変化する場合を考える。この場合、図６に示したように、ゲート電極Ｇに印加される電圧は、抵抗１３の抵抗値が０．７５メガオームであるため、第１磁気抵抗効果素子１１の抵抗値の変化に応じて、およそ０．４〜０．６ボルトの範囲内で変化する。

図６は、第２電極Ｐ２と第３電極Ｐ３との間に流されたパルス電流の数と、当該数に応じてゲート電極Ｇに印加された電圧との関係の一例を示す図である。図６に示したグラフの横軸は、第２電極Ｐ２と第３電極Ｐ３との間に流されたパルス電流の数を示す。また、当該グラフの縦軸は、ゲート電極Ｇに印加された電圧を示す。

ただし、図６に示したグラフにおけるパルス電流の数が１〜２１までの区間Ｚ１では、パルス電流は、第３電極Ｐ３から第２電極Ｐ２に向かって流されている。また、パルス電流の数が２２〜４１までの区間Ｚ２では、パルス電流は、第２電極Ｐ２から第３電極Ｐ３に向かって流されている。このため、当該グラフにおいて、ゲート電極Ｇに印加された電圧は、パルス電流の数の増大に応じて、パルス電流の数が２１である場合のゲート電極Ｇに印加された電圧を境にして増大から減少へと変化している。

また、図６に示したように、ゲート電極Ｇに印加された電圧の増大の仕方と当該電圧の減少の仕方とは、図６に示したグラフの横軸においてパルス電流の数が２１である点を通る曲線であり、且つ、当該グラフの縦軸と平行な直線を境にしてほぼ線対称となっている。これは、前述した通り、第１磁気抵抗効果素子１１が、抵抗値の変化において対称性を有していることに起因して起こるものである。

一方、図６に示したように、ゲート電極Ｇに印加された電圧は、区間Ｚ１と区間Ｚ２とのそれぞれにおいて線形に変化していない。これは、前述した通り、第１磁気抵抗効果素子１１の抵抗値が線形に変化しないことに加えて、固定抵抗との分圧の関係が、第１磁気抵抗効果素子１１の抵抗値によって変化するためである。そして、その原因は、第２電極Ｐ２と第３電極Ｐ３との間に流された複数のパルス電流それぞれのパルス幅が、互いに同じパルス幅であるためである。そこで、メモリスタ制御システム１Ａでは、第２電極Ｐ２と第３電極Ｐ３との間に流す複数のパルス電流の一部又は全部それぞれのパルス幅を互いに変化させることにより、ゲート電極Ｇに印加された電圧を、区間Ｚ１と区間Ｚ２とのそれぞれにおいて線形に変化させることができる。例えば、メモリスタ制御システム１Ａは、区間Ｚ１において、第１磁気抵抗効果素子１１の抵抗値の増大に応じて当該パルス電流のパルス幅を短くすることにより、区間Ｚ１においてゲート電極Ｇに印加された電圧を、線形に変化させることができる。一方、メモリスタ制御システム１Ａは、区間Ｚ２において、第１磁気抵抗効果素子１１の抵抗値の減少に応じて当該パルス電流のパルス幅を長くすることにより、区間Ｚ２においてゲート電極Ｇに印加された電圧を、線形に変化させることができる。

このようなパルス電流のパルス幅の調整は、メモリスタ制御システム１では、制御部２０によって行われる。具体的には、制御部２０は、例えば、第１抵抗変化部Ｂ１の抵抗値に応じたパルス幅のパルス電流を第２電極Ｐ２と第３電極Ｐ３との間に流し、第１抵抗変化部Ｂ１の抵抗値を変化させる。この場合、制御部２０は、他の回路によって当該抵抗値を検出し、検出した当該抵抗値を取得する。

ここで、ゲート電極Ｇに印加される電圧が図６に示したように変化する場合、第１電界効果トランジスタ１２のコンダクタンスは、図７に示したように、第２電極Ｐ２と第３電極Ｐ３との間に流されたパルス電流の数に応じて、およそ２．８〜１５マイクロジーメンスの範囲内で変化する。図７は、第２電極Ｐ２と第３電極Ｐ３との間に流されたパルス電流の数と、当該数に応じて変化した第１電界効果トランジスタ１２のコンダクタンスとの関係の一例を示す図である。図７に示したグラフの横軸は、図６に示したグラフの横軸と同様の横軸であり、第２電極Ｐ２と第３電極Ｐ３との間に流したパルス電流の数を示す。また、当該グラフの縦軸は、第１電界効果トランジスタ１２のコンダクタンスを示す。

第１電界効果トランジスタ１２のコンダクタンスがおよそ２．８〜１５マイクロジーメンスの範囲内で変化する場合、当該範囲内における当該コンダクタンスの最大変化率は、およそ５３０％である。当該最大変化率は、当該範囲内において当該コンダクタンスが最小値から最大値まで変化した場合における当該コンダクタンスの変化率のことである。これにより、メモリスタ回路１０では、電荷検出法を用いることなく、第１磁気抵抗効果素子１１のコンダクタンス（又は、第１磁気抵抗効果素子１１の抵抗値）の変化を容易に検出することができる。また、メモリスタ回路１０は、電荷検出法を用いた場合であっても、当該コンダクタンスの検出に必要な時間を短縮することができる。

また、図７に示したように、第１電界効果トランジスタ１２のコンダクタンスの増大の仕方と当該コンダクタンスの減少の仕方とは、図７に示したグラフの横軸においてパルス電流の数が２１である点を通る直線であり、且つ、当該グラフの縦軸と平行な直線を境にしてほぼ線対称となっている。これは、ゲート電極Ｇに印加される電圧が図６に示したように変化するためである。

一方、図７に示したように、第１電界効果トランジスタ１２のコンダクタンスは、増大している区間と減少している区間とのそれぞれにおいて線形に変化していない。これは、ゲート電極Ｇに印加された電圧の変化が、図６に示したように区間Ｚ１と区間Ｚ２とのそれぞれにおいて線形に変化していないことが原因である。このため、メモリスタ制御システム１では、第２電極Ｐ２と第３電極Ｐ３との間に流す複数のパルス電流の一部又は全部それぞれのパルス幅を互いに変化させることにより、第１電界効果トランジスタ１２のコンダクタンスを、増大している区間と減少している区間とのそれぞれにおいて線形に変化させることができる。

また、図７に示した例では、第１電界効果トランジスタ１２のコンダクタンスの最大変化率は、前述した通り、およそ５３０％である。これにより、メモリスタ回路１０は、電荷検出法を用いることなく、第１磁気抵抗効果素子１１の抵抗値の変化を容易に検出させることができる。

以上のように、実施形態の変形例１に係るメモリスタ回路（実施形態の変形例１では、メモリスタ回路１０Ａ）は、実施形態に係るメモリスタ回路１０の構成に加えて、電源（実施形態の変形例１では、第１電源ＰＳ１）と第１電極（実施形態の変形例１では、第１電極Ｐ１）との間の伝送路においてゲート電極（実施形態の変形例１では、ゲート電極Ｇ）が接続されている接点（実施形態の変形例１では、接点ＣＰ）と、電源との間に接続された抵抗（実施形態の変形例１では、抵抗１３）を更に備える。これにより、メモリスタ回路は、電源を定電圧電源として機能させることができ、抵抗値の変化における線形性及び対称性を保ったまま、抵抗値の最大変化率を大きくすることができる。

また、実施形態の変形例１に係るメモリスタ制御システム（実施形態の変形例１では、メモリスタ制御システム１Ａ）では、メモリスタ回路と、メモリスタ回路を制御する制御部（実施形態の変形例１では、制御部２０）と、を備え、第１磁気抵抗効果素子（実施形態の変形例１では、第１磁気抵抗効果素子１１）は、磁壁移動型の磁気抵抗効果素子であり、第１抵抗変化部（実施形態の変形例１では、第１抵抗変化部Ｂ１）は、磁壁（実施形態の変形例１では、磁壁ＤＷ）を有し、第１抵抗変化部の他端（実施形態の変形例１では、磁気記録層Ｌ３が有する端部のうちの磁区Ｒ１側の端部の下部）には、第２電極（実施形態の変形例１では、第２電極Ｐ２）とともに第３電極（実施形態の変形例１では、第３電極Ｐ３）が設けられており、第１抵抗変化部は、第２電極と第３電極との間に流れる電流に応じた磁壁の移動によって抵抗値が変化し、制御部は、第１抵抗変化部の抵抗値に応じたパルス幅のパルス電流を第２電極と第３電極との間に流し、第１抵抗変化部の抵抗値を変化させる。これにより、メモリスタ制御システム１は、コンダクタンスの変化における線形性及び対称性をより確実に保ったまま、コンダクタンスの最大変化率を大きくすることができる

＜実施形態の変形例２＞
以下、図８を参照し、実施形態の変形例２について説明する。なお、実施形態の変形例２では、実施形態及び実施形態の変形例１のそれぞれと同様な構成部に対して同じ符号を付して説明を省略する。図８は、実施形態の変形例２に係るメモリスタ制御システム１Ｂの構成の一例を示す図である。

実施形態の変形例２に係るメモリスタ制御システム１Ｂは、実施形態の変形例１に係るメモリスタ回路１０Ａを複数備えたメモリスタアレイＭＡを備える。なお、メモリスタ制御システム１Ｂでは、各メモリスタ回路１０の制御は、１つの制御部２０が行ってもよく、複数の制御部２０が行ってもよい。図８では、図を簡略化するため、制御部２０、第２電源ＰＳ２を省略している。

図８に示した例では、メモリスタアレイＭＡは、マトリクス状に配置された１６個のメモリスタ回路１０Ａを備えている。メモリスタアレイＭＡは、例えば、集積回路化されたアナログ積和演算器の一部である。このようなアナログ積和演算器を備えたニューロモーフィックデバイス（すなわち、メモリスタアレイＭＡを備えたニューロモーフィックデバイス）は、ニューラルネットワークの演算をアナログ的に行うことができる。

例えば、図８に示した入力伝送路ＬＩの電位が出力伝送路ＬＯの電位よりも高い場合、第１電源ＰＳ１から各メモリセルの第１電極Ｐ１と第２電極Ｐ２との間に電圧が印加されると、各メモリセルでは、入力伝送路ＬＩから出力伝送路ＬＯへと電流が流れる。この際、メモリセルのそれぞれについて、メモリセルの抵抗値と入力伝送路ＬＩに入力された各々の入力信号の大きさの積に応じた大きさの電流が入力伝送路ＬＩから出力伝送路ＬＯに流れる。これにより、メモリセルのそれぞれについて、ニューラルネットワークにおける重みの乗算に相当する処理が行われる。そして、メモリセルのそれぞれにおいて入力伝送路ＬＩから出力伝送路ＬＯに流れた電流を合算することにより、メモリスタアレイＭＡを備えたニューロモーフィックデバイスは、ニューラルネットワークの演算を行うことができる。

また、メモリスタアレイＭＡを備えたニューロモーフィックデバイスは、電荷検出法を用いることなく、各メモリスタ回路１０Ａのコンダクタンス（又は、各メモリスタ回路１０Ａの抵抗値）の変化を容易に検出させることができ、ニューラルネットワークの演算に要する時間が長くなってしまうことを抑制することができる。また、当該ニューロモーフィックデバイスは、電荷検出法を用いた場合であっても、当該コンダクタンスの検出に必要な時間を短縮することで、演算に要する時間が長くなってしまうことを抑制することができる。また、当該ニューロモーフィックデバイスは、高耐久性、高信頼性を実現することができる。

なお、図８に示した例では、複数のメモリスタ回路１０Ａは、二次元平面上に配置されているが、これに代えて、三次元的に配置されてもよい。また、メモリスタアレイＭＡは、メモリスタ回路１０Ａを１つのみ備える構成であってもよい。

以上のように、実施形態の変形例２に係るアナログ積和演算器（実施形態の変形例２では、メモリスタアレイＭＡを備えるアナログ積和演算器）は、メモリスタ回路（実施形態の変形例２では、メモリスタ回路１０Ａ）を１つ又は複数備える。これにより、メモリスタアレイは、例えば、複数のメモリスタ回路のそれぞれをメモリセルとして、ニューラルネットワークの演算をアナログ的に行うことができる。

また、ニューロモーフィックデバイス（実施形態の変形例２では、メモリスタアレイＭＡを備えるニューロモーフィックデバイス）は、メモリスタ回路（実施形態の変形例２では、メモリスタ回路１０Ａ）を１つ又は複数備える。これにより、ニューロモーフィックデバイスは、例えば、複数のメモリスタ回路のそれぞれをメモリセルとして、ニューラルネットワークの演算をアナログ的に行うことができる。

＜実施形態の変形例３＞
以下、図９を参照し、実施形態の変形例３について説明する。なお、実施形態の変形例３では、実施形態、実施形態の変形例１、２のそれぞれと同様な構成部に対して同じ符号を付して説明を省略する。

実施形態の変形例３では、実施形態の変形例１に係るメモリスタ回路１０Ａ、又は、実施形態の変形例２に係るメモリスタ回路１０Ａは、実施形態の変形例１、２に係る抵抗１３に代えて、図９に示した第２磁気抵抗効果素子１４を備える。図９は、実施形態の変形例３に係る第２磁気抵抗効果素子１４の構成の一例を示す図である。

第２磁気抵抗効果素子１４は、流れる電流に応じて抵抗値が変化する第２抵抗変化部Ｂ２と、第２抵抗変化部Ｂ２の第１端部に設けられた電極Ｐ４と、前記第２抵抗変化部の第２端部に設けられた電極Ｐ５とを備える。ただし、第２磁気抵抗効果素子１４は、磁化の状態が固定されている。ここで、電極Ｐ４は、伝送路を介して第１電源ＰＳ１に接続されている。また、電極Ｐ５は、伝送路を介して接点ＣＰに接続されている。

第２抵抗変化部Ｂ２は、２つの強磁性層を有し、これら２つの強磁性層の磁化の関係が固定され、抵抗値が固定されている。具体的には、第２抵抗変化部Ｂ２は、第３磁化固定部Ｂ２１と、非磁性層Ｌ５と、第４磁化固定部Ｂ２２を備える。

第２抵抗変化部Ｂ２において、第３磁化固定部Ｂ２１と第４磁化固定部Ｂ２２とは、図９に示したように、非磁性層Ｌ５を挟んで積層される。以下では、説明の便宜上、第４磁化固定部Ｂ２２に対して第３磁化固定部Ｂ２１が位置している側を上と称し、第３磁化固定部Ｂ２１に対して第４磁化固定部Ｂ２２が位置している側を下と称して説明する。

第３磁化固定部Ｂ２１は、強磁性体を含む。第３磁化固定部Ｂ２１は、第２抵抗変化部Ｂ２が有する２つの強磁性層のうちの一方である。第３磁化固定部Ｂ２１では、磁化の方向が固定されている。図９に示した矢印の方向Ｍ６は、第３磁化固定部Ｂ２１において固定されている磁化の方向（又は当該スピンの方向）の一例を示す。図９に示した例では、方向Ｍ６は、上下方向と直交する方向である。

また、図９に示した例では、第３磁化固定部Ｂ２１の上部には、電極Ｐ４が設けられている。第３磁化固定部Ｂ２１の上部は、第２抵抗変化部Ｂ２の第１端部の一例である。

第３磁化固定部Ｂ２１を構成する強磁性材料としては、第１強磁性層Ｌ１と同様のものを用いることができる。なお、第３磁化固定部Ｂ２１を構成する強磁性材料は、第１強磁性層Ｌ１を構成可能な強磁性材料のうち第１強磁性層Ｌ１を構成する強磁性材料と異なる強磁性材料であってもよい。

非磁性層Ｌ５を構成する材料としては、非磁性層Ｌ２と同様のものを用いることができる。なお、非磁性層Ｌ５を構成する材料は、非磁性層Ｌ２を構成可能な材料のうち非磁性層Ｌ２を構成する材料と異なる材料であってもよい。

第４磁化固定部Ｂ２２は、強磁性体を含む。第４磁化固定部Ｂ２２は、第２抵抗変化部Ｂ２が有する２つの強磁性層のうちの他方である。第４磁化固定部Ｂ２２では、磁化の方向が固定されている。図９に示した矢印の方向Ｍ７は、第４磁化固定部Ｂ２２において固定されている磁化の方向の一例を示す。図９に示した例では、方向Ｍ７は、方向Ｍ６と逆の方向である。なお、方向Ｍ７は、これに代えて、方向Ｍ６と同じ方向であってもよい。

また、図９に示した例では、第４磁化固定部Ｂ２２の下部には、電極Ｐ５が設けられている。第４磁化固定部Ｂ２２の下部は、第２抵抗変化部Ｂ２の第２端部の一例である。

第４磁化固定部Ｂ２２を構成する強磁性材料としては、第１強磁性層Ｌ１と同様のものを用いることができる。なお、第４磁化固定部Ｂ２２を構成する強磁性材料は、第１強磁性層Ｌ１を構成可能な強磁性材料のうち第１強磁性層Ｌ１を構成する強磁性材料と異なる強磁性材料であってもよい。

ここで、実施形態の変形例１、２に係る抵抗１３の抵抗値を大きくしようとした場合、抵抗１３は、長さが長くなる、又は、太さが細くなることが多い。また、当該場合、抵抗１３は、長さが長くなるとともに太さが細くなることが多い。その結果、抵抗１３は、不安定になるとともに、製造が困難になる。

一方、実施形態の変形例３に係る第２磁気抵抗効果素子１４は、第３磁化固定部Ｂ２１と第４磁化固定部Ｂ２２からなら素子のサイズを調整することにより、抵抗値を容易に大きくすることができる。また、第２磁気抵抗効果素子１４を構成する各層（すなわち、第３磁化固定部Ｂ２１、非磁性層Ｌ５、第４磁化固定部Ｂ２２）は、第１磁気抵抗効果素子１１を構成する各層（すなわち、第１強磁性層Ｌ１、非磁性層Ｌ２、磁気記録層Ｌ３）とともに基板上に積層することにより、容易に製造することができる。その結果、メモリスタ回路１０Ａは、製造コストの増大を抑制することができる。

以上のように、実施形態の変形例３に係るメモリスタ回路（実施形態の変形例３では、メモリスタ回路１０Ａ）では、抵抗は、流れる電流に応じて抵抗値が変化する第２抵抗変化部（実施形態の変形例３では、第２抵抗変化部Ｂ２）と、第２抵抗変化部の第１端部（実施形態の変形例３では、第３磁化固定部Ｂ２１の上部）に設けられた電極（実施形態の変形例３では、電極Ｐ４）と、第２抵抗変化部の第２端部（実施形態の変形例３では、第４磁化固定部Ｂ２２の下部）に設けられた電極（実施形態の変形例３では、電極Ｐ５）とを備えた第２磁気抵抗効果素子（実施形態の変形例３では、第２磁気抵抗効果素子１４）であり、第２抵抗変化部の一端に設けられた電極は、電源（実施形態の変形例３では、第１電源ＰＳ１）に接続されており、第２抵抗変化部の他端に設けられた電極は、接点（実施形態の変形例３では、接点ＣＰ）に接続されている。これにより、メモリスタ回路は、製造コストの増大を抑制することができる。

＜実施形態の変形例４＞
以下、図１０を参照し、実施形態の変形例４について説明する。なお、実施形態の変形例４では、実施形態、実施形態の変形例１−３のそれぞれと同様な構成部に対して同じ符号を付して説明を省略する。ここで、以下では、説明の便宜上、伝送路、回路素子等がプリントされる板状の部材を基板と称して説明する。

実施形態の変形例４では、実施形態の変形例３に係るメモリスタ回路１０Ａでは、第１磁気抵抗効果素子１１がトップピン構造によって基板上に積層されている。第１磁気抵抗効果素子１１がトップピン構造であるとは、磁化の固定された第１強磁性層Ｌ１が、基板側から見て表面側に配された素子の構造であることを意味している。図１０は、第１磁気抵抗効果素子１１がトップピン構造によって基板上に積層されたメモリスタ回路１０Ａの一例を示す図である。なお、図１０では、基板上に積層されたメモリスタ回路１０Ａの構造を明確に示すため、基板上に積層されている部材のうちメモリスタ回路１０に含まれていない部材を省略している。当該部材は、例えば、基板上に積層されている各種の回路素子、伝送路等のことである。

以下では、説明の便宜上、基板と直交する方向のうち基板から基板上に積層された各層に向かう方向を上と称し、基板と直交する方向のうち基板上に積層された各層から基板に向かう方向を下と称して説明する。図１０に示した矢印は、図１０における上下を示す。

図１０に示したように、基板上において、メモリスタ回路１０が備える回路素子のうち最も基板側に近い層である第１層ＬＹ１には、ゲート電極Ｇが第１層ＬＹ１の上面側に位置するように第１電界効果トランジスタ１２が設けられている。なお、第１層ＬＹ１は、基板の上面に直接プリントされる構成であってもよく、基板の上面にプリントされた他の層の上面にプリントされる構成であってもよい。このため、図１０では、基板を省略している。

また、基板上において、第１層ＬＹ１の上側には、前述の第１磁化固定部Ｂ１１と、第２磁化固定部Ｂ１２と、第２磁気抵抗効果素子１４が備える第４磁化固定部Ｂ２２の一部分とが設けられた第２層ＬＹ２がプリントされている。なお、第２層ＬＹ２は、第１層ＬＹ１の上面に直接プリントされる構成であってもよく、第１層ＬＹ１の上面にプリントされた他の層の上面にプリントされる構成であってもよい。図１０に示した例では、第１層ＬＹ１と第２層ＬＹ２との間には、他の層がプリントされている。このため、当該例では、第１層ＬＹ１と第２層ＬＹ２は、離間している。

また、基板上において、第２層ＬＹ２の上面には、第１磁気抵抗効果素子１１が備える磁気記録層Ｌ３と、第２磁気抵抗効果素子１４が備える第４磁化固定部Ｂ２２のうちの残りの一部分とが設けられた第３層ＬＹ３が直接プリントされている。すなわち、第４磁化固定部Ｂ２２は、第２層ＬＹ２から第３層ＬＹ３までの２層に亘ってプリントされている。
また、基板上において、第３層ＬＹ３の上面には、第１磁気抵抗効果素子１１が備える非磁性層Ｌ２と、第２磁気抵抗効果素子１４が備える非磁性層Ｌ５とが設けられた第４層ＬＹ４が直接プリントされている。

また、基板上において、第４層ＬＹ４の上面には、第１磁気抵抗効果素子１１が備える第１強磁性層Ｌ１と、第２磁気抵抗効果素子１４が備える第３磁化固定部Ｂ２１とが設けられた第５層ＬＹ５が直接プリントされている。
また、基板上において、第５層ＬＹ５の上面には、第１磁気抵抗効果素子１１が備える第１電極Ｐ１と、第２磁気抵抗効果素子１４が備える電極Ｐ４と、第１電極Ｐ１と電極Ｐ４とを接続する伝送路とが一体に構成された伝送路ＴＰが設けられた第６層ＬＹ６が直接プリントされている。なお、第６層ＬＹ６の上面には、他の層がプリントされる構成であってもよく、他の層がプリントされない構成であってもよい。

また、基板上において、伝送路ＴＰに含まれる部分のうち第１強磁性層Ｌ１及び第３磁化固定部Ｂ２１と接面していない部分とゲート電極Ｇとは、ビアによって接続されている。
また、基板上において、第１磁化固定部Ｂ１１には、第２電極Ｐ２がビアとして接続されている。そして、第２電極Ｐ２は、前述した通り、グラウンドに接地される。
また、基板上において、第２磁化固定部Ｂ１２には、第３電極Ｐ３がビアとして接続されている。そして、第３電極Ｐ３は、図１０において図示しない第２電源ＰＳ２と接続される。
また、基板上において、第４磁化固定部Ｂ２２には、電極Ｐ５がビアとして接続されている。そして、電極Ｐ５は、図１０において図示しない第１電源ＰＳ１と接続される。

なお、第１層ＬＹ１〜第６層ＬＹ６のそれぞれは、図２に示した第１磁気抵抗効果素子１１の構成と、図９に示した第２磁気抵抗効果素子１４の構成とのそれぞれが実現するように下から上に向かって第１層ＬＹ１、第２層ＬＹ２、第３層ＬＹ３、第４層ＬＹ４、第５層ＬＹ５、第６層ＬＹ６の順に積層される。

このように、第１磁気抵抗効果素子１１がトップピン構造によって基板上に積層されたメモリスタ回路１０Ａでは、第１強磁性層Ｌ１が、基板から磁気記録層Ｌ３よりも遠い層に配置される。

基板上にメモリスタ回路１０Ａが積層される場合、メモリスタ回路１０Ａにおける第１磁気抵抗効果素子１１と及び第２磁気抵抗効果素子１４は、基板上に積層された層に対する切断、ビアの設置、磁場の印加等によって容易に製造することができる。すなわち、実施形態の変形例３に係るメモリスタ回路１０Ａは、製造コストの増大を抑制することができる。

以上のように、実施形態の変形例４に係るメモリスタ回路（実施形態の変形例４では、実施形態の変形例３に係る第２磁気抵抗効果素子１４を備えたメモリスタ回路１０Ａ）は、第１磁気抵抗効果素子（実施形態の変形例４では、第１磁気抵抗効果素子１１）がトップピン構造によって基板上に積層されている。これにより、メモリスタ回路は、製造コストの増大を抑制することができる。

＜実施形態の変形例５＞
以下、図１１を参照し、実施形態の変形例５について説明する。なお、実施形態の変形例４では、実施形態、実施形態の変形例１−４のそれぞれと同様な構成部に対して同じ符号を付して説明を省略する。

実施形態の変形例５では、実施形態の変形例３に係るメモリスタ回路１０Ａは、第１磁気抵抗効果素子１１がボトムピン構造によって基板上に積層されている。第１磁気抵抗効果素子１１がボトムピン構造であるとは、磁化の固定された第１強磁性層Ｌ１が、基板側に配された素子の構造であることを意味している。図１１は、第１磁気抵抗効果素子１１がボトムピン構造によって基板上に積層されたメモリスタ回路１０Ａの一例を示す図である。なお、図１１では、基板上に積層されたメモリスタ回路１０Ａの構造を明確に示すため、基板上に積層されている部材のうちメモリスタ回路１０に含まれていない部材を省略している。当該部材は、例えば、基板上に積層されている各種の回路素子、伝送路等のことである。

図１１に示した矢印は、図１１における上下を示す。

図１１に示したように、基板上において、第１層ＬＹ１の上側には、第６層ＬＹ６がプリントされている。なお、第６層ＬＹ６は、第１層ＬＹ１の上面に直接プリントされる構成であってもよく、第１層ＬＹ１の上面にプリントされた他の層の上面にプリントされる構成であってもよい。図１１に示した例では、第１層ＬＹ１と第６層ＬＹ６との間には、他の層がプリントされている。このため、当該例では、第１層ＬＹ１と第６層ＬＹ６は、離間している。

また、基板上において、第６層ＬＹ６の上面には、第５層ＬＹ５が直接プリントされている。
また、基板上において、第５層ＬＹ５の上面には、第４層ＬＹ４が直接プリントされている。
また、基板上において、第４層ＬＹ４の上面には、第３層ＬＹ３が直接プリントされている。
また、基板上において、第３層ＬＹ３の上面には、第２層ＬＹ２が直接プリントされている。なお、第２層ＬＹ２の上面には、他の層がプリントされる構成であってもよく、他の層がプリントされない構成であってもよい。

また、基板上において、伝送路ＴＰに含まれる部分のうち第１強磁性層Ｌ１及び第３磁化固定部Ｂ２１と接面していない部分とゲート電極Ｇとは、ビアによって接続されている。
また、基板上において、第１磁化固定部Ｂ１１には、第２電極Ｐ２がビアとして接続されている。そして、第２電極Ｐ２は、前述した通り、グラウンドに接地される。
また、基板上において、第２磁化固定部Ｂ１２には、第３電極Ｐ３がビアとして接続されている。そして、第３電極Ｐ３は、図１１において図示しない第２電源ＰＳ２と接続される。
また、基板上において、第４磁化固定部Ｂ２２には、電極Ｐ５がビアとして接続されている。そして、電極Ｐ５は、図１１において図示しない第１電源ＰＳ１と接続される。

なお、第１層ＬＹ１〜第６層ＬＹ６のそれぞれは、図２に示した第１磁気抵抗効果素子１１の構成と、図９に示した第２磁気抵抗効果素子１４の構成とのそれぞれが実現するように下から上に向かって第１層ＬＹ１、第６層ＬＹ６、第５層ＬＹ５、第４層ＬＹ４、第３層ＬＹ３、第２層ＬＹ２の順に積層される。

このように、第１磁気抵抗効果素子１１がボトムピン構造によって基板上に積層されたメモリスタ回路１０Ａでは、第１強磁性層Ｌ１が、磁気記録層Ｌ３よりも基板に近い層に配置される。

基板上にメモリスタ回路１０Ａが積層される場合、メモリスタ回路１０Ａにおける第１磁気抵抗効果素子１１と及び第２磁気抵抗効果素子１４は、基板上に積層された層に対する切断、ビアの設置、磁場の印加等によって容易に製造することができる。すなわち、実施形態の変形例３に係るメモリスタ回路１０Ａは、製造コストの増大を抑制することができる。

以上のように、実施形態の変形例５に係るメモリスタ回路（実施形態の変形例５では、実施形態の変形例３に係る第２磁気抵抗効果素子１４を備えたメモリスタ回路１０Ａ）は、第１磁気抵抗効果素子（実施形態の変形例５では、第１磁気抵抗効果素子１１）がボトムピン構造によって基板上に積層されている。これにより、メモリスタ回路は、製造コストの増大を抑制することができる。

＜実施形態の変形例６＞
以下、実施形態の変形例６について説明する。なお、実施形態の変形例６では、実施形態、実施形態の変形例１−５のそれぞれと同様な構成部に対して同じ符号を付して説明を省略する。

実施形態の変形例６では、メモリスタ回路１０又はメモリスタ回路１０Ａは、第１電源ＰＳ１とゲート電極Ｇとの間にスイッチング素子が接続されている。当該スイッチング素子は、例えば、パイポーラトランジスタ、電界効果トランジスタ等であるが、他のスイッチング素子であってもよい。

第１電源ＰＳ１とゲート電極Ｇとの間にスイッチング素子が接続されている場合、メモリスタ制御システム１、メモリスタ制御システム１Ａ、メモリスタ制御システム１Ｂのそれぞれは、ユーザーの所望するタイミングに応じて、ゲート電極Ｇへ電圧を印加するか否かを切り替えることができる。その結果、例えば、当該場合において、メモリスタアレイＭＡを備えるニューロモーフィックデバイスは、バックプロパゲーション時において、メモリスタアレイＭＡが備える複数の第１電界効果トランジスタ１２それぞれのソース電極Ｓ−ドレイン電極Ｄ間の導通（オン状態）と非導通（オフ状態）とを容易に切り替えることができる。すなわち、メモリスタアレイＭＡは、メモリスタアレイＭＡが備える複数の第１電界効果トランジスタ１２のうちユーザーが所望する１以上の第１電界効果トランジスタ１２それぞれのソース電極Ｓ−ドレイン電極Ｄ間を選択的に導通させることができる。

なお、メモリスタ回路１０又はメモリスタ回路１０Ａは、第２電源ＰＳ２と第３電極Ｐ３との間に前述のスイッチング素子が接続される構成であってもよい。この場合、メモリスタ制御システム１、メモリスタ制御システム１Ａ、メモリスタ制御システム１Ｂのそれぞれは、ユーザーが意図していないタイミングにおいて、第２電極Ｐ２と第３電極Ｐ３との間にパルス電流が流れてしまうことを抑制することができる。その結果、例えば、当該場合において、メモリスタアレイＭＡを備えるニューロモーフィックデバイスは、誤動作等によって、メモリスタアレイＭＡが備える複数の第１磁気抵抗効果素子１１のうちユーザーが所望していない１以上の第１磁気抵抗効果素子１１それぞれの第２電極Ｐ２と第３電極Ｐ３との間にパルス電流が流れてしまうことを抑制することができる。

以上のように、実施形態の変形例６に係るメモリスタ回路（実施形態の変形例６では、メモリスタ回路１０又はメモリスタ回路１０Ａ）では、電源（実施形態の変形例６では、第１電源ＰＳ１）とゲート電極（実施形態の変形例６では、ゲート電極Ｇ）との間には、スイッチング素子（実施形態の変形例６では、パイポーラトランジスタ、電界効果トランジスタ等）が接続されている。これにより、メモリスタ回路は、ユーザーの所望するタイミングに応じて、ゲート電極へ電圧を印加するか否かを切り替えることができる。

＜実施形態の変形例７＞
以下、実施形態の変形例７について説明する。なお、実施形態の変形例７では、実施形態、実施形態の変形例１−６のそれぞれと同様な構成部に対して同じ符号を付して説明を省略する。以下では、説明の便宜上、抵抗１３又は第２磁気抵抗効果素子１４の抵抗値を、参照抵抗値と称して説明する。また、以下では、一例として、第１磁気抵抗効果素子１１の抵抗値の最小値が０．５メガオームであり、当該抵抗値の最大値が１．０メガオームであり、第１電源ＰＳ１から供給される電圧が１．０ボルトである場合について説明する。

実施形態の変形例７では、参照抵抗値は、第１磁気抵抗効果素子１１の抵抗値（すなわち、第１抵抗変化部Ｂ１の抵抗値）の最小値と当該抵抗値の最大値との間の範囲に含まれている。

ここで、例えば、第１磁気抵抗効果素子１１の抵抗値の最小値よりも参照抵抗値を小さくするほど、第１磁気抵抗効果素子１１に印加される電圧は大きくなる。その結果、ゲート電極Ｇに印加される電圧は、大きくなる。一方、第１磁気抵抗効果素子１１の抵抗値の最小値よりも参照抵抗値を小さくするほど、当該抵抗値の変化に応じた当該両端電圧の最大変化率は、小さくなる。当該最大変化率は、当該抵抗値の変化に応じて当該電圧が変化する範囲内において当該電圧が最小値から最大値まで変化した場合における当該電圧の変化率のことである。その結果、ゲート電極Ｇに印加される電圧の最大変化率は、図１２に示したように、小さくなる。この場合、メモリスタ回路１０又はメモリスタ回路１０Ａでは、定電圧制御において第１電界効果トランジスタ１２のコンダクタンスの最大変化率が、第１磁気抵抗効果素子１１のコンダクタンスの最大変化率と比べて同程度以下の大きさになってしまうことがある。

図１２は、参照抵抗値の変化とゲート電極Ｇに印加される電圧の変化との関係の一例を示す図である。図１２に示したグラフの横軸は、参照抵抗値を、第１磁気抵抗効果素子１１の抵抗値の最小値によって除した（規格化した）値を示す。以下では、説明の便宜上、当該値を抵抗値比と称して説明する。すなわち、当該横軸では、抵抗値比が大きいほど、参照抵抗値の大きさが大きいことを意味する。また、図１２に示したグラフの縦軸は、ゲート電極Ｇに印加される電圧を、第１電源ＰＳ１から供給される電圧によって除した（規格化した）値を示す。以下では、説明の便宜上、当該値を電圧比と称して説明する。すなわち、当該縦軸では、電圧比が大きいほど、ゲート電極Ｇに印加される電圧が大きいことを意味する。

また、図１２に示した領域ＲＸ１は、図１２に示したグラフが有する領域のうち、参照抵抗値が最小値である場合の抵抗値比から、参照抵抗値が最大値である場合の抵抗値比までの範囲に含まれる領域の一例を示す。また、図１２に示したプロットＰＬ３は、第１磁気抵抗効果素子１１の抵抗値が最大値である場合における参照抵抗値の変化に応じた電圧比の変化を示すプロットである。また、図１２に示したプロットＰＬ４は、第１磁気抵抗効果素子１１の抵抗値が最小値である場合における参照抵抗値の変化に応じた電圧比の変化を示す。

図１２に示したグラフでは、当該グラフの横軸において領域ＲＸ１に含まれる値よりも抵抗値比が小さい値であるほど、プロットＰＬ３及びプロットＰＬ４のそれぞれは、増大している。これは、すなわち、第１磁気抵抗効果素子１１の抵抗値の最小値よりも参照抵抗値を小さくするほど、ゲート電極Ｇに印加される電圧が大きくなることを示している。しかしながら、当該グラフでは、当該グラフの横軸において領域ＲＸ１に含まれる値よりも抵抗値比が小さい値であるほど、プロットＰＬ３及びプロットＰＬ４のそれぞれは、近づいている。これは、すなわち、第１磁気抵抗効果素子１１の抵抗値の最小値よりも参照抵抗値を小さくするほど、ゲート電極Ｇに印加される電圧の最大変化率が小さくなることを示している。

図１３は、電圧差の変化とゲート電極Ｇに印加される電圧の変化との関係の一例を示す図である。ここで、電圧差は、第１磁気抵抗効果素子１１の抵抗値が最大値である場合においてゲート電極Ｇに印加される電圧から、第１磁気抵抗効果素子１１の抵抗値が最小値である場合においてゲート電極Ｇに印加される電圧を差し引いた値のことである。図１３に示したグラフの横軸は、抵抗値比を示す。また、図１２に示したグラフの縦軸は、電圧差を示す。すなわち、当該縦軸では、電圧差が大きいほど、ゲート電極Ｇに印加される電圧の最大変化率が大きいことを意味する。

また、図１３に示した領域ＲＸ２は、図１３に示したグラフが有する領域のうち、参照抵抗値が最小値である場合の抵抗値比から、参照抵抗値が最大値である場合の抵抗値比までの範囲に含まれる領域の一例を示す。また、図１３に示したプロットＰＬ５は、参照抵抗値の変化に応じた電圧差の変化を示すプロットである。

図１３に示したグラフでは、当該グラフの横軸において領域ＲＸ２に含まれる値よりも抵抗値比が小さい値であるほど、プロットＰＬ５は、減少している。これは、すなわち、第１磁気抵抗効果素子１１の抵抗値の最小値よりも参照抵抗値を小さくするほど、ゲート電極Ｇに印加される電圧の最大変化率が小さくなることを示している。

図１２及び図１３に示したように、第１磁気抵抗効果素子１１の抵抗値の最小値よりも参照抵抗値を小さくするほど、ゲート電極Ｇに印加される電圧の最大変化率は、小さくなる。その結果、メモリスタ回路１０又はメモリスタ回路１０Ａでは、定電圧制御において第１電界効果トランジスタ１２のコンダクタンスの最大変化率が、第１磁気抵抗効果素子１１のコンダクタンスの最大変化率と比べて同程度以下の大きさになってしまうことがある。すなわち、この場合、メモリスタ回路１０又はメモリスタ回路１０Ａは、抵抗値比が領域ＲＸ１又は領域ＲＸ２に含まれている場合と比較して、第１磁気抵抗効果素子１１のコンダクタンスの、第１電界効果トランジスタ１２による増幅率が小さくなってしまう。

また、例えば、第１磁気抵抗効果素子１１の抵抗値の最大値よりも参照抵抗値を大きくするほど、第１磁気抵抗効果素子１１に印加される電圧は、小さくなる。その結果、ゲート電極Ｇに印加される電圧は、小さくなる。この場合、ゲート電極Ｇに印加される電圧の最大変化率が大きかったとしても、メモリスタ回路１０又はメモリスタ回路１０Ａは、抵抗値比が領域ＲＸ１又は領域ＲＸ２に含まれている場合と比較して、定電圧制御において第１電界効果トランジスタ１２のコンダクタンスの大きさを大きくすることができないことがある。すなわち、この場合、メモリスタ回路１０又はメモリスタ回路１０Ａは、抵抗値比が領域ＲＸ１又は領域ＲＸ２に含まれている場合と比較して、第１磁気抵抗効果素子１１のコンダクタンスの第１電界効果トランジスタ１２による増幅率が小さくなってしまう。

図１２に示したグラフでは、当該グラフの横軸において領域ＲＸ１に含まれる値よりも抵抗値比が大きい値であるほど、プロットＰＬ３及びプロットＰＬ４のそれぞれは、減少している。これは、すなわち、第１磁気抵抗効果素子１１の抵抗値の最大値よりも参照抵抗値を大きくするほど、ゲート電極Ｇに印加される電圧が小さくなることを示している。また、当該グラフでは、当該グラフの横軸において領域ＲＸ１に含まれる値よりも抵抗値比が大きい値であるほど、プロットＰＬ３及びプロットＰＬ４のそれぞれは、近づいている。これは、すなわち、第１磁気抵抗効果素子１１の抵抗値の最大値よりも参照抵抗値を大きくするほど、ゲート電極Ｇに印加される電圧の最大変化率が小さくなることを示している。

また、図１３に示したグラフでは、当該グラフの横軸において領域ＲＸ２に含まれる値よりも抵抗値比が大きい値であるほど、プロットＰＬ５は、減少している。これは、すなわち、第１磁気抵抗効果素子１１の抵抗値の最大値よりも参照抵抗値を大きくするほど、ゲート電極Ｇに印加される電圧の最大変化率が小さくなることを示している。

図１２及び図１３に示したように、第１磁気抵抗効果素子１１の抵抗値の最大値よりも参照抵抗値を大きくするほど、ゲート電極Ｇに印加される電圧は、小さくなる。その結果、ゲート電極Ｇに印加される電圧の最大変化率が大きかったとしても、メモリスタ回路１０又はメモリスタ回路１０Ａは、抵抗値比が領域ＲＸ１又は領域ＲＸ２に含まれている場合と比較して、定電圧制御において第１電界効果トランジスタ１２のコンダクタンスの大きさを大きくすることができないことがある。すなわち、この場合、メモリスタ回路１０又はメモリスタ回路１０Ａは、抵抗値比が領域ＲＸ１又は領域ＲＸ２に含まれている場合と比較して、第１磁気抵抗効果素子１１のコンダクタンスの第１電界効果トランジスタ１２による増幅率が小さくなってしまう。

一方、参照抵抗値が第１磁気抵抗効果素子１１の抵抗値（すなわち、第１抵抗変化部Ｂ１の抵抗値）の最小値と当該抵抗値の最大値との間の範囲に含まれている場合、図１３に示したように、ゲート電極Ｇに印加される電圧の最大変化率は、最大又はほぼ最大となる。また、当該場合、図１２に示したように、ゲート電極Ｇに印加される電圧は、およそ０．４〜０．６ボルトの範囲内で変化する。すなわち、当該場合、図６及び図７において説明したように、第１磁気抵抗効果素子１１のコンダクタンスの最大変化率は、およそ５３０％となる。従って、当該場合、メモリスタ回路１０又はメモリスタ回路１０Ａは、第１磁気抵抗効果素子１１のコンダクタンスを、第１電界効果トランジスタ１２によってより確実に大きくすることができる。

以上のように、実施形態の変形例７に係るメモリスタ回路（実施形態の変形例７では、メモリスタ回路１０又はメモリスタ回路１０Ａ）では、抵抗（実施形態の変形例７では、抵抗１３又は第２磁気抵抗効果素子１４）は、第１抵抗変化部（実施形態の変形例７では、第１抵抗変化部Ｂ１）の抵抗値の最小値から最大値までの範囲内に含まれる抵抗値を有する。これにより、メモリスタ回路は、コンダクタンスの変化における線形性及び対称性を保ったまま、コンダクタンスの最大変化率を大きくすることができる。

以上のようなメモリスタ回路を有するアナログ積和演算器、又は当該アナログ積和演算器を用いたニューロモーフィックデバイスは、各種センサ、ロボットの脳等として機能させることができる。このニューロモーフィックデバイスを用いた制御装置にセンサから出力された信号を入力すると、Ｅｄｇｅ素子として機能させることができる。センサ信号には、一般的に多くのノイズが存在し、一般的なセンサモジュールでは、得たいセンサ信号をノイズから取り出すことができない。したがって、センサ信号の時系列信号から、例えば、信号処理技術を用いてノイズを除去し、得たい信号を取り出す等の方法が取られる。この場合、得た信号以外は、エネルギーの消費だけであり、情報を生まない。このニューロモーフィックデバイスを用いた制御装置にセンサ信号を入力することにより、高精度の認識を行うことができる。従来は、源信号にノイズが重畳した観測信号を源信号とノイズに分離することで、初めて意味のある情報として抽出されるが、本制御装置を用いると、ノイズを含む時系列信号から得たい源信号を予測することができ、源信号の出力強度、統計値等が小さくても意味のある信号として取り出すことができる。これは、センサと制御装置が一体となったモジュールであり、ＡＩ Ｅｄｇｅセンサモジュールとすることができる。本制御装置を用いると、認識精度が高くなるために従来よりも小さな演算機能で情報を取り出すことができ、低コスト・省電力・省体積化を行うことができる。

本制御装置に複数のセンサの信号を同時に入力することも好ましい。複数のセンサの信号が同時に入力することによって、互いのセンサの関連性に関する認識を得ることができる。例えば、ロボットにおいて手、足、胴体にセンサが設置され、そのセンサからの信号が同時に本制御装置に入力されると、その信号によってロボットが歩いているか、転んだのか等の情報を複合的に判断することができる。さらに、ＡＩ Ｅｄｇｅセンサモジュールが複数設置されたロボットや車などにおいて、本制御装置に同時に信号が入力されることによってより省電力化と高機能化が期待できる。複数のセンサが異なる種類のセンサであった場合には、それぞれのセンサに対応できる電圧や電流に対応した制御装置を設置する必要がある。この場合、制御装置のインタフェースに変圧器やＡＤ変換機などが必要となり、エネルギー変換によってエネルギーが消費される。ＡＩ Ｅｄｇｅセンサモジュールでも同様にエネルギーが消費されるが、ＡＩ Ｅｄｇｅセンサモジュールから中央の制御装置に出力された信号はＡＩ Ｅｄｇｅセンサモジュールで一定の認識と識別がされたものであり、必要な情報のみを送ることができる。これらの機能によりＡＩ Ｅｄｇｅセンサモジュールと中央の制御装置の間の通信を削減することができるため、システム全体としてのエネルギー消費を減少できる。

以上、この発明の実施形態を、図面を参照して詳述してきたが、具体的な構成はこの実施形態に限られるものではなく、この発明の要旨を逸脱しない限り、変更、置換、削除等されてもよい。

本発明によれば、積和演算にニューロモルフィック素子を使用する場合に、結果の精度を向上させることができる。

１、１Ａ、１Ｂ…メモリスタ制御システム、１０、１０Ａ…メモリスタ回路、１１…第１磁気抵抗効果素子、１２…第１電界効果トランジスタ、１３…抵抗、１４…第２磁気抵抗効果素子、２０…制御部、Ｂ１…第１抵抗変化部、Ｂ２…第２抵抗変化部、Ｂ１１…第１磁化固定部、Ｂ１２…第２磁化固定部、ＢＣ…三次元座標系、ＣＰ…接点、Ｄ…ドレイン電極、ＤＷ…磁壁、Ｇ…ゲート電極、Ｌ１…第１強磁性層、Ｌ２、Ｌ５…非磁性層、Ｌ３…磁気記録層、Ｌ４…第３磁化固定部、Ｌ６…第４磁化固定部、ＬＹ１…第１層、ＬＹ２…第２層、ＬＹ３…第３層、ＬＹ４…第４層、ＬＹ５…第５層、ＬＹ６…第６層、ＭＡ…メモリスタアレイ、Ｐ１…第１電極、Ｐ２…第２電極、Ｐ３…第３電極、Ｐ４、Ｐ５…電極、ＰＳ１…第１電源、ＰＳ２…第２電源、Ｒ１、Ｒ２…磁区、Ｓ…ソース電極

Claims (10)

1. 流れる電流に応じて抵抗値が変化する第１抵抗変化部と、前記第１抵抗変化部の第１端部に設けられた第１電極と、前記第１抵抗変化部の第２端部に設けられた第２電極とを備えた第１磁気抵抗効果素子と、
   ゲート電極を有し、電源に接続された前記第１電極と前記電源との間の伝送路に前記ゲート電極が接続された第１電界効果トランジスタと、
   を備えるメモリスタ回路。
2. 前記伝送路において前記ゲート電極が接続されている接点と、前記電源との間に接続された抵抗を更に備える、
   請求項１に記載のメモリスタ回路。
3. 前記抵抗は、前記第１抵抗変化部の抵抗値の最小値から最大値までの範囲内に含まれる抵抗値を有する、
   請求項２に記載のメモリスタ回路。
4. 前記抵抗は、磁化の状態が固定された第２抵抗変化部と、前記第２抵抗変化部の第１端部に設けられた電極と、前記第２抵抗変化部の第２端部に設けられた電極とを備えた第２磁気抵抗効果素子であり、
   前記第２抵抗変化部の第１端部に設けられた電極は、前記電源に接続されており、
   前記第２抵抗変化部の第２端部に設けられた電極は、前記接点に接続されている、
   請求項２又は３に記載のメモリスタ回路。
5. 前記第１磁気抵抗効果素子がトップピン構造によって基板上に積層されている、
   請求項１から４のうちいずれか一項に記載のメモリスタ回路。
6. 前記第１磁気抵抗効果素子がボトムピン構造によって基板上に積層されている、
   請求項１から４のうちいずれか一項に記載のメモリスタ回路。
7. 前記電源と前記ゲート電極との間には、スイッチング素子が接続されている、
   請求項１から６のうちいずれか一項に記載のメモリスタ回路。
8. 請求項１から７のうちいずれか一項に記載のメモリスタ回路と、
   前記メモリスタ回路を制御する制御部と、
   を備え、
   前記第１磁気抵抗効果素子は、磁壁移動型の磁気抵抗効果素子であり、
   前記第１抵抗変化部は、磁壁を有し、
   前記第１抵抗変化部の第３端部には、第３電極が設けられており、
   前記第１抵抗変化部は、前記第２電極と前記第３電極との間に流れる電流に応じた磁壁の移動によって抵抗値が変化し、
   前記制御部は、前記第１抵抗変化部の抵抗値に応じたパルス幅のパルス電流を前記第２電極と前記第３電極との間に流し、前記第１抵抗変化部の抵抗値を変化させる、
   メモリスタ制御システム。
9. 請求項１から７のうちいずれか一項に記載のメモリスタ回路を１つ又は複数備える、
   アナログ積和演算器。
10. 請求項１から７のうちいずれか一項に記載のメモリスタ回路を１つ又は複数備える、
    ニューロモーフィックデバイス。

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