JP2017207758A - 表示装置 - Google Patents
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Abstract
【課題】画素の電圧変動を低減することにより、多階調表示を実現できる表示装置を提供する。
【解決手段】表示装置において、並設された複数本のソース信号線１０、２０と、ソース信号線と交差するように並設された複数本のゲート信号線３０と、ソース信号線とゲート信号線との交差部近傍に設けられた酸化物半導体を用いたトランジスタ４０を介して、ソース信号線の信号電圧が印加される画素電極７０と、を備え、隣接する一対のソース信号線間に設けられる画素電極の側縁部を、ソース信号線の側縁部に重畳させ、かつ、一方のソース信号線との重畳面積を、他方のソース信号線との重畳面積と等しくすることを特徴とする。
【選択図】図１
【解決手段】表示装置において、並設された複数本のソース信号線１０、２０と、ソース信号線と交差するように並設された複数本のゲート信号線３０と、ソース信号線とゲート信号線との交差部近傍に設けられた酸化物半導体を用いたトランジスタ４０を介して、ソース信号線の信号電圧が印加される画素電極７０と、を備え、隣接する一対のソース信号線間に設けられる画素電極の側縁部を、ソース信号線の側縁部に重畳させ、かつ、一方のソース信号線との重畳面積を、他方のソース信号線との重畳面積と等しくすることを特徴とする。
【選択図】図１
Description
技術分野は、表示装置に関する。特に、多階調表示を実現できる表示装置に関する。
表示装置は、アモルファスシリコンまたはポリシリコンを用いたトランジスタで駆動す
るタイプが主流である。しかし、これらの表示装置は、トランジスタのオフ電流の影響に
より、多階調表示を実現することが困難であった。
るタイプが主流である。しかし、これらの表示装置は、トランジスタのオフ電流の影響に
より、多階調表示を実現することが困難であった。
表示装置における画素の一例として、トランジスタ１００、液晶素子１１０および保持
容量１２０を備える画素を図１２に示す。トランジスタ１００は、アモルファスシリコン
トランジスタまたはポリシリコントランジスタである。各画素において、トランジスタ１
００より液晶素子１１０および保持容量１２０に対して、画像データを書き込むことによ
って、液晶素子１１０に電界が与えられ画像表示を行うことが可能となる。
容量１２０を備える画素を図１２に示す。トランジスタ１００は、アモルファスシリコン
トランジスタまたはポリシリコントランジスタである。各画素において、トランジスタ１
００より液晶素子１１０および保持容量１２０に対して、画像データを書き込むことによ
って、液晶素子１１０に電界が与えられ画像表示を行うことが可能となる。
しかし、トランジスタ１００に存在するオフ電流によって、液晶素子１１０および保持
容量１２０に蓄えられた電荷は放電し、それに伴い画素の電圧も変動してしまう。
容量１２０に蓄えられた電荷は放電し、それに伴い画素の電圧も変動してしまう。
各画素において、保持容量Ｃ，電圧変動Ｖ，オフ電流ｉおよび保持時間Ｔは、ＣＶ＝ｉ
Ｔの関係を満たす。したがって、トランジスタ１００のオフ電流ｉ＝０．１［ｐＡ］、保
持容量１２０の静電容量Ｃ＝０．１［ｐＦ］、１フレーム期間Ｔ＝１６．６［ｍｓ］とし
た場合、静電容量と電圧変動の積はオフ電流と保持時間の積と等しいので、１フレーム期
間中の画素の電圧変動Ｖは、１６．６［ｍＶ］となる。
Ｔの関係を満たす。したがって、トランジスタ１００のオフ電流ｉ＝０．１［ｐＡ］、保
持容量１２０の静電容量Ｃ＝０．１［ｐＦ］、１フレーム期間Ｔ＝１６．６［ｍｓ］とし
た場合、静電容量と電圧変動の積はオフ電流と保持時間の積と等しいので、１フレーム期
間中の画素の電圧変動Ｖは、１６．６［ｍＶ］となる。
この表示装置が２５６（＝２８）階調であり、かつ、画素における液晶素子の最大駆動
電圧が５［Ｖ］であるとする。この場合、１階調分の階調電圧は約２０［ｍＶ］である。
つまり、先の計算により求めた画素の電圧変動Ｖ＝１６．６［ｍＶ］は、およそ１階調分
の階調電圧の変動に相当する。
電圧が５［Ｖ］であるとする。この場合、１階調分の階調電圧は約２０［ｍＶ］である。
つまり、先の計算により求めた画素の電圧変動Ｖ＝１６．６［ｍＶ］は、およそ１階調分
の階調電圧の変動に相当する。
また、表示装置が１０２４（＝２１０）階調であるとする。この場合、１階調分の階調
電圧は約５［ｍＶ］である。したがって、画素の電圧変動Ｖ＝１６．６［ｍＶ］は、およ
そ４階調分の階調電圧の変動に相当し、オフ電流による電圧変動の影響を無視することは
できない。
電圧は約５［ｍＶ］である。したがって、画素の電圧変動Ｖ＝１６．６［ｍＶ］は、およ
そ４階調分の階調電圧の変動に相当し、オフ電流による電圧変動の影響を無視することは
できない。
特許文献１では、ポリシリコントランジスタを用いた表示装置が提案されている。
画素の電圧変動を低減することにより、多階調表示を実現できる表示装置の提供を目的
とする。
とする。
本発明の一態様は、並設された複数本のソース信号線と、ソース信号線と交差するよう
に並設された複数本のゲート信号線と、ソース信号線とゲート信号線との交差部近傍に設
けられた酸化物半導体を用いたトランジスタを介して、ソース信号線の信号電圧が印加さ
れる画素電極と、を備え、隣接する一対のソース信号線間に設けられる画素電極の側縁部
を、ソース信号線の側縁部に重畳させ、かつ、一方のソース信号線との重畳面積を、他方
のソース信号線との重畳面積と等しくすることを特徴とする表示装置である。
に並設された複数本のゲート信号線と、ソース信号線とゲート信号線との交差部近傍に設
けられた酸化物半導体を用いたトランジスタを介して、ソース信号線の信号電圧が印加さ
れる画素電極と、を備え、隣接する一対のソース信号線間に設けられる画素電極の側縁部
を、ソース信号線の側縁部に重畳させ、かつ、一方のソース信号線との重畳面積を、他方
のソース信号線との重畳面積と等しくすることを特徴とする表示装置である。
酸化物半導体は真性または実質的に真性であり、トランジスタの単位チャネル幅あたり
のオフ電流が１００ａＡ／μｍ以下（ａは１０−１８を表す）、好ましくは１ａＡ／μｍ
以下、さらに好ましくは１ｚＡ／μｍ以下（ｚは１０−２１を表す）であることを特徴と
する。なお、本明細書において、「真性」とは、キャリア濃度が１×１０１２／ｃｍ３未
満である半導体の状態を指し、「実質的に真性」とは、キャリア濃度が１×１０１２／ｃ
ｍ３以上１×１０１４／ｃｍ３未満である半導体の状態を指すものとする。
のオフ電流が１００ａＡ／μｍ以下（ａは１０−１８を表す）、好ましくは１ａＡ／μｍ
以下、さらに好ましくは１ｚＡ／μｍ以下（ｚは１０−２１を表す）であることを特徴と
する。なお、本明細書において、「真性」とは、キャリア濃度が１×１０１２／ｃｍ３未
満である半導体の状態を指し、「実質的に真性」とは、キャリア濃度が１×１０１２／ｃ
ｍ３以上１×１０１４／ｃｍ３未満である半導体の状態を指すものとする。
画素の電圧変動を低減することにより、多階調表示を実現できる。さらに、信号線と画
素電極との間の寄生容量の影響を減らすことにより、クロストーク等を抑えた表示品位の
高い表示装置を提供することができる。
素電極との間の寄生容量の影響を減らすことにより、クロストーク等を抑えた表示品位の
高い表示装置を提供することができる。
以下、開示される発明の実施の形態について、図面を用いて説明する。ただし、発明は
以下の説明に限定されず、その発明の趣旨およびその範囲から逸脱することなく、その態
様および詳細をさまざまに変更し得ることは当業者であれば容易に理解される。したがっ
て、発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。
以下の説明に限定されず、その発明の趣旨およびその範囲から逸脱することなく、その態
様および詳細をさまざまに変更し得ることは当業者であれば容易に理解される。したがっ
て、発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。
（実施の形態１）
図１は、表示装置における画素の構成例を示す平面図である。この表示装置は、ソース
信号線１０，２０，ゲート信号線３０，トランジスタ４０，保持容量５０，容量線６０お
よび画素電極７０を備えている。
図１は、表示装置における画素の構成例を示す平面図である。この表示装置は、ソース
信号線１０，２０，ゲート信号線３０，トランジスタ４０，保持容量５０，容量線６０お
よび画素電極７０を備えている。
この表示装置には、ソース信号線１０，２０を含む複数のソース信号線が並設されてい
る。また、これらのソース信号線に対して、ゲート信号線３０を含む複数のゲート信号線
が、マトリクス状に並設されている。
る。また、これらのソース信号線に対して、ゲート信号線３０を含む複数のゲート信号線
が、マトリクス状に並設されている。
ソース信号線１０とゲート信号線３０との交差部の近傍に、スイッチング素子としての
トランジスタ４０が配置されている。トランジスタ４０に隣接して保持容量５０および容
量線６０が配置されている。
トランジスタ４０が配置されている。トランジスタ４０に隣接して保持容量５０および容
量線６０が配置されている。
画素電極７０の側縁部は、隣接する一対のソース信号線１０，２０および隣接する一対
のゲート信号線３０の側縁に、それぞれ重畳するように形成されている。
のゲート信号線３０の側縁に、それぞれ重畳するように形成されている。
トランジスタ４０は、酸化物半導体を用いたトランジスタであることを特徴とする。真
性または実質的に真性である酸化物半導体を用いることで、トランジスタ４０のオフ電流
を、１００［ａＡ］以下、好ましくは１［ａＡ］以下、さらに好ましくは１０［ｚＡ］以
下とすることができる。ただし、この数値は、トランジスタ４０のチャネル幅Ｗを１［μ
ｍ］とし、室温で測定した場合の数値である。
性または実質的に真性である酸化物半導体を用いることで、トランジスタ４０のオフ電流
を、１００［ａＡ］以下、好ましくは１［ａＡ］以下、さらに好ましくは１０［ｚＡ］以
下とすることができる。ただし、この数値は、トランジスタ４０のチャネル幅Ｗを１［μ
ｍ］とし、室温で測定した場合の数値である。
図１に示す表示装置の画素において、トランジスタ４０のオフ電流ｉ，保持容量５０の
静電容量Ｃ，電圧変動Ｖおよび保持時間Ｔは、ＣＶ＝ｉＴの関係を満たす。したがって、
トランジスタ４０のオフ電流ｉを低減することにより、トランジスタ４０がオフの状態に
おける、電圧変動Ｖを低減することが可能となる。
静電容量Ｃ，電圧変動Ｖおよび保持時間Ｔは、ＣＶ＝ｉＴの関係を満たす。したがって、
トランジスタ４０のオフ電流ｉを低減することにより、トランジスタ４０がオフの状態に
おける、電圧変動Ｖを低減することが可能となる。
具体的に、トランジスタ４０のオフ電流ｉ＝１［ａＡ］，保持容量５０の静電容量Ｃ＝
０．１［ｐＦ］，１フレーム期間Ｔ＝１６．６［ｍｓ］である場合、静電容量と電圧変動
の積はオフ電流と保持時間の積と等しいので、トランジスタ４０のオフ電流による画素の
電圧変動Ｖは、１６．６×１０−５［ｍＶ］となる。
０．１［ｐＦ］，１フレーム期間Ｔ＝１６．６［ｍｓ］である場合、静電容量と電圧変動
の積はオフ電流と保持時間の積と等しいので、トランジスタ４０のオフ電流による画素の
電圧変動Ｖは、１６．６×１０−５［ｍＶ］となる。
この表示装置が２５６（＝２８）階調であり、かつ、画素における液晶素子の最大駆動
電圧が５［Ｖ］であるとする。この場合、１階調分の階調電圧は約２０［ｍＶ］である。
つまり、ここで求めた画素の電圧変動Ｖ＝１６．６×１０−５［ｍＶ］は、１階調分の階
調電圧に対して極めて小さい値である。
電圧が５［Ｖ］であるとする。この場合、１階調分の階調電圧は約２０［ｍＶ］である。
つまり、ここで求めた画素の電圧変動Ｖ＝１６．６×１０−５［ｍＶ］は、１階調分の階
調電圧に対して極めて小さい値である。
また、表示装置の階調数をさらに増加した場合でも、この画素の電圧変動Ｖは、階調電
圧と比較してはるかに小さい値である。すなわち、トランジスタ４０のオフ電流による画
素の電圧変動は、実質的にゼロとみなすことができる。
圧と比較してはるかに小さい値である。すなわち、トランジスタ４０のオフ電流による画
素の電圧変動は、実質的にゼロとみなすことができる。
続いて、表示装置における液晶素子のリーク電流による、画素の電圧変動Ｖを考える。
一般的な液晶素子のリーク電流は１［ｆＡ］程度であるため、この値を用いると、電圧変
動Ｖ＝０．１６６［ｍＶ］と求まる。この値は、表示装置が約３００００階調に及ぶと、
電圧変動Ｖの影響が生じることを意味している。したがって、通常の液晶素子では、その
リーク電流は問題とはならない。
一般的な液晶素子のリーク電流は１［ｆＡ］程度であるため、この値を用いると、電圧変
動Ｖ＝０．１６６［ｍＶ］と求まる。この値は、表示装置が約３００００階調に及ぶと、
電圧変動Ｖの影響が生じることを意味している。したがって、通常の液晶素子では、その
リーク電流は問題とはならない。
表示装置における画素電極は、ソース信号線およびゲート信号線などの信号線と重畳し
ているため、これらの信号線との間で寄生容量が発生し、その寄生容量による容量結合に
よって、画素電極の電位が変動する場合がある。
ているため、これらの信号線との間で寄生容量が発生し、その寄生容量による容量結合に
よって、画素電極の電位が変動する場合がある。
表示装置における画素電極、ソース信号線およびゲート信号線の配置関係は、一般的に
、基板側から順にゲート信号線、ソース信号線、画素電極の順となっている。そのため、
ソース信号線と画素電極との距離は、ゲート信号線と画素電極との距離より近い。また、
画素の形状は、ソース信号線方向に長さを有する長方形であるため、ソース信号線と重畳
する画素電極の面積は、ゲート信号線と重畳する画素電極の面積より大きい。したがって
、ソース信号線と画素電極との間の寄生容量は、ゲート信号線と画素電極との間の寄生容
量より大きい。よって、寄生容量の影響は、ソース信号線との間に発生する寄生容量を考
えればよい。
、基板側から順にゲート信号線、ソース信号線、画素電極の順となっている。そのため、
ソース信号線と画素電極との距離は、ゲート信号線と画素電極との距離より近い。また、
画素の形状は、ソース信号線方向に長さを有する長方形であるため、ソース信号線と重畳
する画素電極の面積は、ゲート信号線と重畳する画素電極の面積より大きい。したがって
、ソース信号線と画素電極との間の寄生容量は、ゲート信号線と画素電極との間の寄生容
量より大きい。よって、寄生容量の影響は、ソース信号線との間に発生する寄生容量を考
えればよい。
液晶素子を備える表示装置では、液晶材料の劣化を防ぐため、交流電圧を印加すること
で駆動する交流駆動が行われている。図２は、画素の反転方式を示す模式図である。図２
（Ａ）−（Ｄ）に示す反転方式は、それぞれ左右に示す状態が入れ替わるように動作する
。
で駆動する交流駆動が行われている。図２は、画素の反転方式を示す模式図である。図２
（Ａ）−（Ｄ）に示す反転方式は、それぞれ左右に示す状態が入れ替わるように動作する
。
図２（Ａ）は、フレーム反転駆動方式を示している。フレーム反転駆動方式は、フレー
ムごとにすべてのサブ画素を反転させる方式である。なお、フレーム反転駆動方式は、フ
リッカが発生するため一般的には使用されない。図２（Ｂ）は、ゲートライン反転駆動方
式を示している。ゲートライン反転駆動方式は、フレームごとに行方向のサブ画素の正極
と負極を反転させる方式である。図２（Ｃ）は、ソースライン反転駆動方式を示している
。ソースライン反転駆動方式は、フレームごとに列方向のサブ画素の正極と負極を反転さ
せる方式である。図２（Ｄ）は、ドット反転駆動方式を示している。ドット反転駆動方式
は、フレームごとに１つおきのサブ画素の正極と負極を反転させる方式である。
ムごとにすべてのサブ画素を反転させる方式である。なお、フレーム反転駆動方式は、フ
リッカが発生するため一般的には使用されない。図２（Ｂ）は、ゲートライン反転駆動方
式を示している。ゲートライン反転駆動方式は、フレームごとに行方向のサブ画素の正極
と負極を反転させる方式である。図２（Ｃ）は、ソースライン反転駆動方式を示している
。ソースライン反転駆動方式は、フレームごとに列方向のサブ画素の正極と負極を反転さ
せる方式である。図２（Ｄ）は、ドット反転駆動方式を示している。ドット反転駆動方式
は、フレームごとに１つおきのサブ画素の正極と負極を反転させる方式である。
図１に示す画素において、画素電極７０とソース信号線１０，２０との重畳により、寄
生容量が発生する。ゲートライン反転駆動方式またはドット反転駆動方式で駆動する場合
は、ゲート信号線３０ごとにデータが反転するため、ソース信号線１０，２０に入力され
る信号は、ゲートライン期間（３０μｓ程度）ごとに反転する。これにより、画素電極７
０は、寄生容量の影響をうけるが、周波数が高いため、人の眼には認識されない。
生容量が発生する。ゲートライン反転駆動方式またはドット反転駆動方式で駆動する場合
は、ゲート信号線３０ごとにデータが反転するため、ソース信号線１０，２０に入力され
る信号は、ゲートライン期間（３０μｓ程度）ごとに反転する。これにより、画素電極７
０は、寄生容量の影響をうけるが、周波数が高いため、人の眼には認識されない。
一方、ソースライン反転駆動方式で駆動する場合は、ソース信号線１０，２０に入力さ
れる信号は、フレーム周期ごと（１６ｍｓ程度）に反転する。これにより、画素電極７０
は、人の眼で認識されうる程度に寄生容量の影響をうけてしまう。
れる信号は、フレーム周期ごと（１６ｍｓ程度）に反転する。これにより、画素電極７０
は、人の眼で認識されうる程度に寄生容量の影響をうけてしまう。
以下、ソースライン反転駆動方式を前提に説明する。
図５に示す画素の平面図においては、トランジスタ４０の近傍では、画素電極７０とソ
ース信号線１０とは重畳していない。したがって、ソース信号線２０と重畳する画素電極
７０の面積は、ソース信号線１０と重畳する画素電極７０の面積より、大きい。すなわち
、ソース信号線２０と画素電極７０との重畳により形成される寄生容量は、ソース信号線
１０と画素電極７０との重畳により形成される寄生容量より、大きくなる。
ース信号線１０とは重畳していない。したがって、ソース信号線２０と重畳する画素電極
７０の面積は、ソース信号線１０と重畳する画素電極７０の面積より、大きい。すなわち
、ソース信号線２０と画素電極７０との重畳により形成される寄生容量は、ソース信号線
１０と画素電極７０との重畳により形成される寄生容量より、大きくなる。
図３は、ソース信号線１０，２０と画素電極７０との重畳により形成された寄生容量を
示す回路図である。図３において、寄生容量５１は、ソース信号線１０と画素電極７０と
の重畳により形成される寄生容量を表している。また、寄生容量５２は、ソース信号線２
０と画素電極７０との重畳により形成される寄生容量を表している。
示す回路図である。図３において、寄生容量５１は、ソース信号線１０と画素電極７０と
の重畳により形成される寄生容量を表している。また、寄生容量５２は、ソース信号線２
０と画素電極７０との重畳により形成される寄生容量を表している。
図３における、保持容量５０，寄生容量５１，５２の容量値を、それぞれＣ５０，Ｃ５
１，Ｃ５２とする。また、ソース信号線１０，２０の振幅を、それぞれＶ１０，Ｖ２０と
する。この場合、画素電極７０に発生する振幅ΔＶの値は、式（１）で表される。
１，Ｃ５２とする。また、ソース信号線１０，２０の振幅を、それぞれＶ１０，Ｖ２０と
する。この場合、画素電極７０に発生する振幅ΔＶの値は、式（１）で表される。
ここで、ソース信号線１０，２０の振幅が等しく、Ｖ１０＝Ｖ２０ならば、式（１）
は式（２）に変形できる。
は式（２）に変形できる。
式（２）より、寄生容量５１，５２の容量値が等しく、Ｃ５１＝Ｃ５２ならば、画素電
極７０に発生する振幅ΔＶ＝０となる。したがって、画素電極７０に発生する振幅ΔＶに
起因する階調落ちなどを防ぐことができ、多階調表示を実現できる。
極７０に発生する振幅ΔＶ＝０となる。したがって、画素電極７０に発生する振幅ΔＶに
起因する階調落ちなどを防ぐことができ、多階調表示を実現できる。
寄生容量５１，寄生容量５２の容量値を等しくするために、図１において、ソース信号
線２０と重畳する画素電極７０のうち、領域８０の部分を削り、重畳面積を調整する。す
なわち、ソース信号線１０と重畳する画素電極７０の面積と、ソース信号線２０と重畳す
る画素電極７０の面積が、等しくなるようにする。なお、これらの面積は厳密に一致しな
くてもよい。例えば、１０％程度の相違であれば許容される。さらに好ましいのは５％以
内の相異である。
線２０と重畳する画素電極７０のうち、領域８０の部分を削り、重畳面積を調整する。す
なわち、ソース信号線１０と重畳する画素電極７０の面積と、ソース信号線２０と重畳す
る画素電極７０の面積が、等しくなるようにする。なお、これらの面積は厳密に一致しな
くてもよい。例えば、１０％程度の相違であれば許容される。さらに好ましいのは５％以
内の相異である。
これにより、ソース信号線１０と画素電極７０との重畳により形成される寄生容量と、
ソース信号線２０と画素電極７０との重畳により形成される寄生容量は、等しくなる。そ
の結果、クロストーク等の表示不良を防止することができる。
ソース信号線２０と画素電極７０との重畳により形成される寄生容量は、等しくなる。そ
の結果、クロストーク等の表示不良を防止することができる。
ソース信号線１０と重畳する画素電極７０の面積と、ソース信号線２０と重畳する画素
電極７０の面積が等しくなれば、領域８０は図１に示す位置に限られない。例えば、図４
に示す位置であってもよい。また、ソース信号線１０と重畳する画素電極７０の面積と、
ソース信号線２０と重畳する画素電極７０の面積を等しくするために、複数の領域８０を
形成してもよい。ただし、図１に示す領域８０の位置であれば、ソース信号線１０と画素
電極７０とが重畳しない位置と点対照になるため、表示ムラ等を防ぐ効果が得られる。
電極７０の面積が等しくなれば、領域８０は図１に示す位置に限られない。例えば、図４
に示す位置であってもよい。また、ソース信号線１０と重畳する画素電極７０の面積と、
ソース信号線２０と重畳する画素電極７０の面積を等しくするために、複数の領域８０を
形成してもよい。ただし、図１に示す領域８０の位置であれば、ソース信号線１０と画素
電極７０とが重畳しない位置と点対照になるため、表示ムラ等を防ぐ効果が得られる。
次に、トランジスタ４０に用いる酸化物半導体について、詳細に説明する。
トランジスタ４０に用いる酸化物半導体は、ドナーの原因と考えられる水素、水分、水
酸基または水酸化物（水素化合物ともいう）などの不純物を意図的に排除したのち、これ
らの不純物の排除工程において同時に減少してしまう酸素を供給することで、高純度化お
よび電気的にｉ型（真性）化されている。トランジスタ４０の電気的特性の変動を抑制す
るためである。
酸基または水酸化物（水素化合物ともいう）などの不純物を意図的に排除したのち、これ
らの不純物の排除工程において同時に減少してしまう酸素を供給することで、高純度化お
よび電気的にｉ型（真性）化されている。トランジスタ４０の電気的特性の変動を抑制す
るためである。
酸化物半導体に含まれる水素を極力除去することで、酸化物半導体中のキャリア密度は
、１×１０１４／ｃｍ３未満、好ましくは１×１０１２／ｃｍ３未満、より好ましくは１
×１０１０／ｃｍ３未満となる。
、１×１０１４／ｃｍ３未満、好ましくは１×１０１２／ｃｍ３未満、より好ましくは１
×１０１０／ｃｍ３未満となる。
ワイドギャップ半導体である酸化物半導体は、少数キャリア密度が低く、また、少数キ
ャリアが誘起されにくい。そのため、酸化物半導体を用いたトランジスタにおいては、ト
ンネル電流が発生し難く、ひいては、オフ電流が流れ難いといえる。
ャリアが誘起されにくい。そのため、酸化物半導体を用いたトランジスタにおいては、ト
ンネル電流が発生し難く、ひいては、オフ電流が流れ難いといえる。
また、ワイドギャップ半導体である酸化物半導体を用いたトランジスタにおいては、衝
突イオン化ならびにアバランシェ降伏が起きにくい。したがって、酸化物半導体を用いた
トランジスタは、ホットキャリア劣化への耐性があるといえる。ホットキャリア劣化の主
な要因は、アバランシェ降伏によってキャリアが増大し、高速に加速されたキャリアがゲ
ート絶縁膜へ注入されることであるためである。
突イオン化ならびにアバランシェ降伏が起きにくい。したがって、酸化物半導体を用いた
トランジスタは、ホットキャリア劣化への耐性があるといえる。ホットキャリア劣化の主
な要因は、アバランシェ降伏によってキャリアが増大し、高速に加速されたキャリアがゲ
ート絶縁膜へ注入されることであるためである。
なお、本明細書においてオフ電流とは、室温において、−２０［Ｖ］以上−５［Ｖ］以
下の範囲で任意のゲート電圧を印加したときに、しきい値電圧Ｖｔｈが正であるｎチャネ
ル型トランジスタのソース−ドレイン間を流れる電流を指す。なお、室温とは、１５℃以
上２５℃以下の温度を指す。
下の範囲で任意のゲート電圧を印加したときに、しきい値電圧Ｖｔｈが正であるｎチャネ
ル型トランジスタのソース−ドレイン間を流れる電流を指す。なお、室温とは、１５℃以
上２５℃以下の温度を指す。
本明細書に開示する酸化物半導体を用いたトランジスタ４０のオフ電流は、室温におい
て、チャネル幅Ｗ＝１［μｍ］あたりの電流値が、１００［ａＡ／μｍ］以下、好ましく
は１［ａＡ／μｍ］以下、さらに好ましくは１０［ｚＡ／μｍ］以下である。
て、チャネル幅Ｗ＝１［μｍ］あたりの電流値が、１００［ａＡ／μｍ］以下、好ましく
は１［ａＡ／μｍ］以下、さらに好ましくは１０［ｚＡ／μｍ］以下である。
先述のとおり、高純度化および電気的にｉ型（真性）化された酸化物半導体を用いるこ
とにより、オフ電流値が極めて小さいトランジスタを提供できる。以下、評価用素子（Ｔ
ＥＧとも呼ぶ）を作製し、得られたオフ電流特性の測定結果について説明する。
とにより、オフ電流値が極めて小さいトランジスタを提供できる。以下、評価用素子（Ｔ
ＥＧとも呼ぶ）を作製し、得られたオフ電流特性の測定結果について説明する。
作製したＴＥＧには、Ｌ／Ｗ＝３［μｍ］／５０［μｍ］（膜厚ｄ：３０［ｎｍ］）の
トランジスタを２００個並列に接続することにより、Ｌ／Ｗ＝３［μｍ］／１００００［
μｍ］のトランジスタを設けた。
トランジスタを２００個並列に接続することにより、Ｌ／Ｗ＝３［μｍ］／１００００［
μｍ］のトランジスタを設けた。
図１１は、ＴＥＧに設けたトランジスタの伝達特性［ｌｏｇ（Ｉｄ）−Ｖｇ］を示すグ
ラフである。これらのグラフの、横軸はゲート電圧値Ｖｇ［Ｖ］を表し、縦軸はドレイン
電流値Ｉｄ［Ａ］を表している。なお、基板温度は室温であり、ソース−ドレイン間電圧
Ｖｄは１［Ｖ］（グラフは破線）または１０［Ｖ］（グラフは実線）のいずれかである。
このとき、ソース−ゲート間電圧Ｖｇを−２０［Ｖ］〜＋５［Ｖ］まで変化させ、ソース
−ドレイン電流Ｉｄの変化特性を測定した。
ラフである。これらのグラフの、横軸はゲート電圧値Ｖｇ［Ｖ］を表し、縦軸はドレイン
電流値Ｉｄ［Ａ］を表している。なお、基板温度は室温であり、ソース−ドレイン間電圧
Ｖｄは１［Ｖ］（グラフは破線）または１０［Ｖ］（グラフは実線）のいずれかである。
このとき、ソース−ゲート間電圧Ｖｇを−２０［Ｖ］〜＋５［Ｖ］まで変化させ、ソース
−ドレイン電流Ｉｄの変化特性を測定した。
図１１に示すように、チャネル幅Ｗが１００００［μｍ］のトランジスタは、Ｖｄが１
［Ｖ］および１０［Ｖ］のいずれにおいても、オフ電流は１×１０−１３［Ａ］以下とな
っている。これは、測定機（半導体パラメータ・アナライザ、Ａｇｉｌｅｎｔ ４１５６
Ｃ；Ａｇｉｌｅｎｔ社製）の分解能（１００ｆＡ）以下である。このオフ電流値は、チャ
ネル幅１［μｍ］あたりに換算すると、１０［ａＡ／μｍ］に相当する。
［Ｖ］および１０［Ｖ］のいずれにおいても、オフ電流は１×１０−１３［Ａ］以下とな
っている。これは、測定機（半導体パラメータ・アナライザ、Ａｇｉｌｅｎｔ ４１５６
Ｃ；Ａｇｉｌｅｎｔ社製）の分解能（１００ｆＡ）以下である。このオフ電流値は、チャ
ネル幅１［μｍ］あたりに換算すると、１０［ａＡ／μｍ］に相当する。
（実施の形態２）
本実施の形態では、真性または実質的に真性な酸化物半導体を用いたトランジスタの構
造の一例およびその作製方法の一例について説明する。
本実施の形態では、真性または実質的に真性な酸化物半導体を用いたトランジスタの構
造の一例およびその作製方法の一例について説明する。
図６（Ａ），（Ｂ）は、トランジスタの平面および断面構造の一例を示す図である。図
６（Ａ）は、トップゲート構造のトランジスタの平面図である。図６（Ｂ）は、図６（Ａ
）中、直線Ｃ１−Ｃ２で示す部位の断面図である。
６（Ａ）は、トップゲート構造のトランジスタの平面図である。図６（Ｂ）は、図６（Ａ
）中、直線Ｃ１−Ｃ２で示す部位の断面図である。
トランジスタ４１０は、基板４００上に、絶縁層４０７、酸化物半導体層４１２、第１
の電極（ソース電極およびドレイン電極の一方）４１５ａ、第２の電極（ソース電極およ
びドレイン電極の他方）４１５ｂ、ゲート絶縁層４０２、およびゲート電極４１１を有し
、第１の電極４１５ａ、第２の電極４１５ｂにはそれぞれ第１の配線層４１４ａ、第２の
配線層４１４ｂが接して設けられ、電気的に接続されている。
の電極（ソース電極およびドレイン電極の一方）４１５ａ、第２の電極（ソース電極およ
びドレイン電極の他方）４１５ｂ、ゲート絶縁層４０２、およびゲート電極４１１を有し
、第１の電極４１５ａ、第２の電極４１５ｂにはそれぞれ第１の配線層４１４ａ、第２の
配線層４１４ｂが接して設けられ、電気的に接続されている。
なお、図６（Ａ）に示すトランジスタ４１０はシングルゲート構造のトランジスタを示
しているが、本発明はこの構成に限定されるものではなく、ゲート電極を複数有し、チャ
ネル形成領域を複数有するマルチゲート構造のトランジスタとしてもよい。
しているが、本発明はこの構成に限定されるものではなく、ゲート電極を複数有し、チャ
ネル形成領域を複数有するマルチゲート構造のトランジスタとしてもよい。
次に、図７（Ａ）−（Ｅ）に基づいて、トランジスタ４１０を作製する方法について説
明する。
明する。
まず、基板４００上に下地膜となる絶縁層４０７を形成する。
基板４００は、少なくとも後の加熱処理に耐えうる程度の耐熱性を有している必要があ
る。後の加熱処理の温度が高い場合には、歪み点が７３０℃以上の基板を用いるとよい。
る。後の加熱処理の温度が高い場合には、歪み点が７３０℃以上の基板を用いるとよい。
絶縁層４０７は、酸化シリコン層、酸化窒化シリコン層、酸化アルミニウム層、または
酸化窒化アルミニウム層などの酸化物絶縁層を用いる。絶縁層４０７の形成方法としては
、プラズマＣＶＤ法、スパッタリング法等を用いることができるが、絶縁層４０７中に水
素が多量に含まれないようにするためには、スパッタリング法で絶縁層４０７を成膜する
ことが好ましい。本実施の形態においては、絶縁層４０７としてスパッタリング法により
酸化シリコン層を形成する。具体的には、基板４００を処理室へ搬送した後、水素および
水分が除去された高純度酸素を含むスパッタガスを導入し、シリコンまたはシリコン酸化
物のターゲットを用いて、基板４００上に絶縁層４０７として酸化シリコン層を成膜する
。なお、成膜時の基板４００は室温でもよいし、加熱されていてもよい。
酸化窒化アルミニウム層などの酸化物絶縁層を用いる。絶縁層４０７の形成方法としては
、プラズマＣＶＤ法、スパッタリング法等を用いることができるが、絶縁層４０７中に水
素が多量に含まれないようにするためには、スパッタリング法で絶縁層４０７を成膜する
ことが好ましい。本実施の形態においては、絶縁層４０７としてスパッタリング法により
酸化シリコン層を形成する。具体的には、基板４００を処理室へ搬送した後、水素および
水分が除去された高純度酸素を含むスパッタガスを導入し、シリコンまたはシリコン酸化
物のターゲットを用いて、基板４００上に絶縁層４０７として酸化シリコン層を成膜する
。なお、成膜時の基板４００は室温でもよいし、加熱されていてもよい。
成膜条件の具体例としては、ターゲットとして石英（好ましくは合成石英）を用い、基
板温度１０８℃、基板４００とターゲット間の距離（Ｔ−Ｓ間距離）を６０ｍｍ、圧力を
０．４Ｐａ、高周波電源を１．５ｋＷとし、酸素およびアルゴン（酸素流量２５ｓｃｃｍ
：アルゴン流量２５ｓｃｃｍ）混合雰囲気下でＲＦスパッタリング法により酸化シリコン
膜を成膜する。膜厚は１００ｎｍとする。なお、ターゲットとして石英（好ましくは合成
石英）に代えてシリコンターゲットを用いることもできる。また、スパッタガスとして酸
素およびアルゴンの混合ガスに代えて酸素ガスを用いてもよい。ここで、絶縁層４０７を
成膜する際に用いるスパッタガスは、水素、水、水酸基または水素化物などの不純物の濃
度がｐｐｍレベル、好ましくはｐｐｂレベルまで除去された高純度ガスを用いる。
板温度１０８℃、基板４００とターゲット間の距離（Ｔ−Ｓ間距離）を６０ｍｍ、圧力を
０．４Ｐａ、高周波電源を１．５ｋＷとし、酸素およびアルゴン（酸素流量２５ｓｃｃｍ
：アルゴン流量２５ｓｃｃｍ）混合雰囲気下でＲＦスパッタリング法により酸化シリコン
膜を成膜する。膜厚は１００ｎｍとする。なお、ターゲットとして石英（好ましくは合成
石英）に代えてシリコンターゲットを用いることもできる。また、スパッタガスとして酸
素およびアルゴンの混合ガスに代えて酸素ガスを用いてもよい。ここで、絶縁層４０７を
成膜する際に用いるスパッタガスは、水素、水、水酸基または水素化物などの不純物の濃
度がｐｐｍレベル、好ましくはｐｐｂレベルまで除去された高純度ガスを用いる。
また、処理室内の残留水分を除去しつつ絶縁層４０７を成膜することにより、絶縁層４
０７に水素、水、水酸基または水酸化物などが含まれないようにするとよい。
０７に水素、水、水酸基または水酸化物などが含まれないようにするとよい。
処理室内の残留水分を除去するためには、吸着型の真空ポンプを用いればよい。例えば
、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることできる。
また、排気手段としては、ターボポンプにコールドトラップを組み合わせて使用すること
が好ましい。クライオポンプを用いて排気した成膜室は、水素原子や、水（Ｈ２Ｏ）等の
水素原子を含む化合物等が排気されるため、当該成膜室で成膜した絶縁層４０７は、水素
原子が極力取り込まれにくく好ましい。
、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることできる。
また、排気手段としては、ターボポンプにコールドトラップを組み合わせて使用すること
が好ましい。クライオポンプを用いて排気した成膜室は、水素原子や、水（Ｈ２Ｏ）等の
水素原子を含む化合物等が排気されるため、当該成膜室で成膜した絶縁層４０７は、水素
原子が極力取り込まれにくく好ましい。
スパッタリング法にはスパッタ用電源に高周波電源を用いるＲＦスパッタリング法と、
ＤＣスパッタリング法があり、さらにパルス的にバイアスを与えるパルスＤＣスパッタリ
ング法もある。ＲＦスパッタリング法は主に絶縁膜を成膜する場合に用いられ、ＤＣスパ
ッタリング法は主に金属膜を成膜する場合に用いられる。
ＤＣスパッタリング法があり、さらにパルス的にバイアスを与えるパルスＤＣスパッタリ
ング法もある。ＲＦスパッタリング法は主に絶縁膜を成膜する場合に用いられ、ＤＣスパ
ッタリング法は主に金属膜を成膜する場合に用いられる。
また、材料の異なるターゲットを複数設置可能な多元スパッタ装置もある。多元スパッ
タ装置は、同一チャンバーで異なる材料膜を積層成膜することも、同一チャンバーで複数
種類の材料を同時に放電させて成膜することもできる。
タ装置は、同一チャンバーで異なる材料膜を積層成膜することも、同一チャンバーで複数
種類の材料を同時に放電させて成膜することもできる。
また、チャンバー内部に磁石機構を備えたマグネトロンスパッタリング法を用いるスパ
ッタ装置や、グロー放電を使わずマイクロ波を用いて発生させたプラズマを用いるＥＣＲ
スパッタリング法を用いるスパッタ装置を用いることができる。
ッタ装置や、グロー放電を使わずマイクロ波を用いて発生させたプラズマを用いるＥＣＲ
スパッタリング法を用いるスパッタ装置を用いることができる。
また、スパッタリング法を用いる成膜方法としては、成膜中にターゲット物質とスパッ
タガス成分とを化学反応させ、それらの化合物薄膜を形成するリアクティブスパッタリン
グ法や、成膜中に基板にも電圧をかけるバイアススパッタリング法もある。
タガス成分とを化学反応させ、それらの化合物薄膜を形成するリアクティブスパッタリン
グ法や、成膜中に基板にも電圧をかけるバイアススパッタリング法もある。
また、絶縁層４０７は単層構造に限定されず、積層構造でもよい。例えば、基板４００
側から窒化シリコン層、窒化酸化シリコン層、窒化アルミニウム層、または窒化酸化アル
ミニウムなどの窒化物絶縁層と、上記酸化物絶縁層とが積層した構造としてもよい。
側から窒化シリコン層、窒化酸化シリコン層、窒化アルミニウム層、または窒化酸化アル
ミニウムなどの窒化物絶縁層と、上記酸化物絶縁層とが積層した構造としてもよい。
例えば、酸化シリコン層と基板との間に、水素および水分が除去された高純度窒素を含
むスパッタガスを導入し、シリコンターゲットを用いて窒化シリコン層を成膜する。この
場合においても、酸化シリコン層と同様に、処理室内の残留水分を除去しつつ窒化シリコ
ン層を成膜することが好ましい。また、窒化シリコン層を形成する場合も、成膜時に基板
を加熱してもよい。
むスパッタガスを導入し、シリコンターゲットを用いて窒化シリコン層を成膜する。この
場合においても、酸化シリコン層と同様に、処理室内の残留水分を除去しつつ窒化シリコ
ン層を成膜することが好ましい。また、窒化シリコン層を形成する場合も、成膜時に基板
を加熱してもよい。
次に、絶縁層４０７上に、酸化物半導体層を、スパッタリング法により形成する。なお
、酸化物半導体層の成膜前には、絶縁層４０７が形成された基板４００を予備加熱すると
よい。この予備加熱により、基板４００に吸着した水素、水分などの不純物は脱離し、排
気される。酸化物半導体層に、水素、水分および水酸基が極力含まれないようにするため
である。
、酸化物半導体層の成膜前には、絶縁層４０７が形成された基板４００を予備加熱すると
よい。この予備加熱により、基板４００に吸着した水素、水分などの不純物は脱離し、排
気される。酸化物半導体層に、水素、水分および水酸基が極力含まれないようにするため
である。
なお、酸化物半導体層をスパッタリング法により成膜する前に逆スパッタを行い、絶縁
層４０７の表面に付着しているゴミを除去するとよい。逆スパッタとは、例えばアルゴン
雰囲気下で、高周波電源を用いて基板側に電圧を印加することによって、基板近傍にプラ
ズマを形成し、表面を改質する方法である。その際、ターゲット側には、電圧を印加しな
い。
層４０７の表面に付着しているゴミを除去するとよい。逆スパッタとは、例えばアルゴン
雰囲気下で、高周波電源を用いて基板側に電圧を印加することによって、基板近傍にプラ
ズマを形成し、表面を改質する方法である。その際、ターゲット側には、電圧を印加しな
い。
酸化物半導体成膜用ターゲットとしては、酸化亜鉛を主成分とする金属酸化物のターゲ
ットを用いることができる。例えば、組成比として、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝
１：１：１［ｍｏｌ数比］などを用いることができる。また、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：
ＺｎＯ＝１：１：２［ｍｏｌ数比］、またはＩｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：
４［ｍｏｌ数比］の組成比を有する金属酸化物のターゲットを用いることもできる。また
、ＳｉＯ２を２重量％以上１０重量％以下含む金属酸化物のターゲットを用いることもで
きる。酸化物半導体ターゲットの充填率は９０％以上１００％以下であればよく、９５％
以上９９．９％以下が好適である。充填率の高い酸化物半導体ターゲットを用いることに
より、成膜した酸化物半導体層を緻密な膜とすることができる。
ットを用いることができる。例えば、組成比として、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝
１：１：１［ｍｏｌ数比］などを用いることができる。また、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：
ＺｎＯ＝１：１：２［ｍｏｌ数比］、またはＩｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：
４［ｍｏｌ数比］の組成比を有する金属酸化物のターゲットを用いることもできる。また
、ＳｉＯ２を２重量％以上１０重量％以下含む金属酸化物のターゲットを用いることもで
きる。酸化物半導体ターゲットの充填率は９０％以上１００％以下であればよく、９５％
以上９９．９％以下が好適である。充填率の高い酸化物半導体ターゲットを用いることに
より、成膜した酸化物半導体層を緻密な膜とすることができる。
なお、酸化物半導体層は、希ガス（代表的にはアルゴン）雰囲気下、酸素雰囲気下、ま
たは希ガスおよび酸素混合雰囲気下で成膜するとよい。酸化物半導体層の成膜には、水素
、水、水酸基または水素化物などの不純物の濃度がｐｐｍレベル、好ましくはｐｐｂレベ
ルまで除去された高純度ガスをスパッタガスとして用いる。
たは希ガスおよび酸素混合雰囲気下で成膜するとよい。酸化物半導体層の成膜には、水素
、水、水酸基または水素化物などの不純物の濃度がｐｐｍレベル、好ましくはｐｐｂレベ
ルまで除去された高純度ガスをスパッタガスとして用いる。
残留水分が除去され、かつ、減圧状態に保持された処理室内に基板４００を保持し、金
属酸化物をターゲットとして基板４００上に酸化物半導体層を成膜する。成膜の際、水素
および水分が除去されたスパッタガスを導入する。処理室内の残留水分を除去するために
は、吸着型の真空ポンプを用いるとよい。例えば、クライオポンプ、イオンポンプ、チタ
ンサブリメーションポンプを用いることが好ましい。また、排気手段としては、ターボポ
ンプにコールドトラップを加えたものであってもよい。クライオポンプを用いて排気した
成膜室は、例えば、水素原子、水（Ｈ２Ｏ）など水素原子を含む化合物（より好ましくは
炭素原子を含む化合物も）等が排気されるため、当該成膜室で成膜した酸化物半導体層に
含まれる不純物の濃度を低減できる。また、酸化物半導体層成膜時に基板を室温状態のま
まとするか、または４００℃未満の温度に加熱してもよい。
属酸化物をターゲットとして基板４００上に酸化物半導体層を成膜する。成膜の際、水素
および水分が除去されたスパッタガスを導入する。処理室内の残留水分を除去するために
は、吸着型の真空ポンプを用いるとよい。例えば、クライオポンプ、イオンポンプ、チタ
ンサブリメーションポンプを用いることが好ましい。また、排気手段としては、ターボポ
ンプにコールドトラップを加えたものであってもよい。クライオポンプを用いて排気した
成膜室は、例えば、水素原子、水（Ｈ２Ｏ）など水素原子を含む化合物（より好ましくは
炭素原子を含む化合物も）等が排気されるため、当該成膜室で成膜した酸化物半導体層に
含まれる不純物の濃度を低減できる。また、酸化物半導体層成膜時に基板を室温状態のま
まとするか、または４００℃未満の温度に加熱してもよい。
酸化物半導体層の成膜条件の一例としては、基板温度を室温、基板とターゲットの間と
の距離を１１０ｍｍ、圧力０．４Ｐａ、直流（ＤＣ）電源０．５ｋＷ、酸素およびアルゴ
ン（酸素流量１５ｓｃｃｍ：アルゴン流量３０ｓｃｃｍ）混合雰囲気下の条件が挙げられ
る。なお、パルス直流（ＤＣ）電源を用いると、ごみが軽減でき、膜厚分布も均一となる
ために好ましい。酸化物半導体層の膜厚は、膜厚２ｎｍ以上２００ｎｍ以下とすればよく
、好ましくは５ｎｍ以上３０ｎｍ以下とする。なお、適用する酸化物半導体の材料により
適切な厚みは異なり、材料に応じて適宜厚みを選択すればよい。
の距離を１１０ｍｍ、圧力０．４Ｐａ、直流（ＤＣ）電源０．５ｋＷ、酸素およびアルゴ
ン（酸素流量１５ｓｃｃｍ：アルゴン流量３０ｓｃｃｍ）混合雰囲気下の条件が挙げられ
る。なお、パルス直流（ＤＣ）電源を用いると、ごみが軽減でき、膜厚分布も均一となる
ために好ましい。酸化物半導体層の膜厚は、膜厚２ｎｍ以上２００ｎｍ以下とすればよく
、好ましくは５ｎｍ以上３０ｎｍ以下とする。なお、適用する酸化物半導体の材料により
適切な厚みは異なり、材料に応じて適宜厚みを選択すればよい。
以上では、酸化物半導体として、三元系金属酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏ系酸化
物を用いる例を示したが、その他にも、四元系金属酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ
−Ｏや、他の三元系金属酸化物であるＩｎ−Ｓｎ−Ｚｎ−Ｏ、Ｉｎ−Ａｌ−Ｚｎ−Ｏ、Ｓ
ｎ−Ｇａ−Ｚｎ−Ｏ、Ａｌ−Ｇａ−Ｚｎ−Ｏ、Ｓｎ−Ａｌ−Ｚｎ−Ｏや、二元系金属酸化
物であるＩｎ−Ｚｎ−Ｏ、Ｓｎ−Ｚｎ−Ｏ、Ａｌ−Ｚｎ−Ｏ、Ｚｎ−Ｍｇ−Ｏ、Ｓｎ−Ｍ
ｇ−Ｏ、Ｉｎ−Ｍｇ−Ｏや、Ｉｎ−Ｏ、Ｓｎ−Ｏ、Ｚｎ−Ｏなどの酸化物半導体を用いる
ことができる。また、上記酸化物半導体は珪素を含んでいてもよい。また、これらの酸化
物半導体は、非晶質であってもよいし、結晶質であってもよい。または、非単結晶であっ
てもよいし、単結晶であってもよい。
物を用いる例を示したが、その他にも、四元系金属酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ
−Ｏや、他の三元系金属酸化物であるＩｎ−Ｓｎ−Ｚｎ−Ｏ、Ｉｎ−Ａｌ−Ｚｎ−Ｏ、Ｓ
ｎ−Ｇａ−Ｚｎ−Ｏ、Ａｌ−Ｇａ−Ｚｎ−Ｏ、Ｓｎ−Ａｌ−Ｚｎ−Ｏや、二元系金属酸化
物であるＩｎ−Ｚｎ−Ｏ、Ｓｎ−Ｚｎ−Ｏ、Ａｌ−Ｚｎ−Ｏ、Ｚｎ−Ｍｇ−Ｏ、Ｓｎ−Ｍ
ｇ−Ｏ、Ｉｎ−Ｍｇ−Ｏや、Ｉｎ−Ｏ、Ｓｎ−Ｏ、Ｚｎ−Ｏなどの酸化物半導体を用いる
ことができる。また、上記酸化物半導体は珪素を含んでいてもよい。また、これらの酸化
物半導体は、非晶質であってもよいし、結晶質であってもよい。または、非単結晶であっ
てもよいし、単結晶であってもよい。
また、酸化物半導体層として、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０）で表記される薄膜を
用いることもできる。ここで、Ｍは、Ｇａ、Ａｌ、ＭｎおよびＣｏから選ばれた一または
複数の金属元素である。例えば、Ｍとして、Ｇａ、ＧａおよびＡｌ、ＧａおよびＭｎ、ま
たはＧａおよびＣｏが挙げられる。
用いることもできる。ここで、Ｍは、Ｇａ、Ａｌ、ＭｎおよびＣｏから選ばれた一または
複数の金属元素である。例えば、Ｍとして、Ｇａ、ＧａおよびＡｌ、ＧａおよびＭｎ、ま
たはＧａおよびＣｏが挙げられる。
次に、酸化物半導体層を第１のフォトリソグラフィ工程により島状の酸化物半導体層４
１２に加工する（図７（Ａ）参照）。なお、島状の酸化物半導体層４１２を形成するため
のレジストマスクをインクジェット法で形成してもよい。レジストマスクをインクジェッ
ト法で形成するとフォトマスクを使用しないため、製造コストを低減できる。
１２に加工する（図７（Ａ）参照）。なお、島状の酸化物半導体層４１２を形成するため
のレジストマスクをインクジェット法で形成してもよい。レジストマスクをインクジェッ
ト法で形成するとフォトマスクを使用しないため、製造コストを低減できる。
なお、酸化物半導体層のエッチングは、ドライエッチングでもウェットエッチングでも
よく、両方を用いてもよい。
よく、両方を用いてもよい。
ドライエッチングを行う場合、平行平板型ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃ
ｈｉｎｇ）法や、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ：誘
導結合型プラズマ）エッチング法を用いることができる。所望の加工形状にエッチングで
きるように、エッチング条件（コイル型の電極に印加される電力量、基板側の電極に印加
される電力量、基板側の電極温度等）を適宜調節する。
ｈｉｎｇ）法や、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ：誘
導結合型プラズマ）エッチング法を用いることができる。所望の加工形状にエッチングで
きるように、エッチング条件（コイル型の電極に印加される電力量、基板側の電極に印加
される電力量、基板側の電極温度等）を適宜調節する。
ドライエッチングに用いるエッチングガスとしては、塩素を含むガス（塩素系ガス、例
えば塩素（Ｃｌ２）、塩化硼素（ＢＣｌ３）、塩化珪素（ＳｉＣｌ４）、四塩化炭素（Ｃ
Ｃｌ４）など）が好ましいが、フッ素を含むガス（フッ素系ガス、例えば四弗化炭素（Ｃ
Ｆ４）、弗化硫黄（ＳＦ６）、弗化窒素（ＮＦ３）、トリフルオロメタン（ＣＨＦ３）な
ど）、臭化水素（ＨＢｒ）、酸素（Ｏ２）、を用いることもできる。また、これらのガス
にヘリウム（Ｈｅ）やアルゴン（Ａｒ）などの希ガスを添加したガス等を用いることもで
きる。
えば塩素（Ｃｌ２）、塩化硼素（ＢＣｌ３）、塩化珪素（ＳｉＣｌ４）、四塩化炭素（Ｃ
Ｃｌ４）など）が好ましいが、フッ素を含むガス（フッ素系ガス、例えば四弗化炭素（Ｃ
Ｆ４）、弗化硫黄（ＳＦ６）、弗化窒素（ＮＦ３）、トリフルオロメタン（ＣＨＦ３）な
ど）、臭化水素（ＨＢｒ）、酸素（Ｏ２）、を用いることもできる。また、これらのガス
にヘリウム（Ｈｅ）やアルゴン（Ａｒ）などの希ガスを添加したガス等を用いることもで
きる。
ウェットエッチングに用いるエッチング液としては、燐酸と酢酸と硝酸を混ぜた溶液、
アンモニア過水（３１重量％過酸化水素：２８重量％アンモニア水：水＝５：２：２）な
どを用いることができる。また、ＩＴＯ０７Ｎ（関東化学社製）を用いてもよい。エッチ
ングの条件（エッチング液、エッチング時間、温度等）については、酸化物半導体の材料
に合わせて適宜調節すればよい。
アンモニア過水（３１重量％過酸化水素：２８重量％アンモニア水：水＝５：２：２）な
どを用いることができる。また、ＩＴＯ０７Ｎ（関東化学社製）を用いてもよい。エッチ
ングの条件（エッチング液、エッチング時間、温度等）については、酸化物半導体の材料
に合わせて適宜調節すればよい。
また、ウェットエッチングを行う場合、エッチング液はエッチングされた材料とともに
洗浄によって除去される。その除去された材料を含むエッチング液の廃液を精製し、含ま
れる材料を再利用してもよい。当該エッチング後の廃液から酸化物半導体層に含まれる材
料（例えば、インジウム等のレアメタル）を回収して再利用することにより、資源を有効
活用することができる。
洗浄によって除去される。その除去された材料を含むエッチング液の廃液を精製し、含ま
れる材料を再利用してもよい。当該エッチング後の廃液から酸化物半導体層に含まれる材
料（例えば、インジウム等のレアメタル）を回収して再利用することにより、資源を有効
活用することができる。
本実施の形態では、エッチング液として燐酸と酢酸と硝酸を混ぜた溶液を用いたウェッ
トエッチング法により、酸化物半導体層を島状の酸化物半導体層４１２に加工する。
トエッチング法により、酸化物半導体層を島状の酸化物半導体層４１２に加工する。
次に、酸化物半導体層４１２に第１の加熱処理を行う。第１の加熱処理の温度は、４０
０℃以上７５０℃以下、好ましくは４００℃以上基板の歪み点未満とする。ここでは、加
熱処理装置の一つである電気炉に基板を導入し、酸化物半導体層に対して窒素雰囲気下４
５０℃において１時間の加熱処理を行う。この第１の加熱処理によって酸化物半導体層４
１２から水素、水、および水酸基等を除去することができる。
０℃以上７５０℃以下、好ましくは４００℃以上基板の歪み点未満とする。ここでは、加
熱処理装置の一つである電気炉に基板を導入し、酸化物半導体層に対して窒素雰囲気下４
５０℃において１時間の加熱処理を行う。この第１の加熱処理によって酸化物半導体層４
１２から水素、水、および水酸基等を除去することができる。
なお、加熱処理装置は電気炉に限られず、抵抗発熱体などの発熱体からの熱伝導または
熱輻射によって、被処理物を加熱する装置を備えていてもよい。例えば、ＧＲＴＡ（Ｇａ
ｓ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、ＬＲＴＡ（Ｌａｍｐ Ｒａｐｉ
ｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａ
ｎｎｅａｌ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハラ
イドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高
圧水銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装
置である。ＧＲＴＡ装置は、高温のガスを用いて加熱処理を行う装置である。気体として
は、不活性ガス（代表的には、アルゴン等の希ガス）または窒素ガスを用いることができ
る。
熱輻射によって、被処理物を加熱する装置を備えていてもよい。例えば、ＧＲＴＡ（Ｇａ
ｓ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、ＬＲＴＡ（Ｌａｍｐ Ｒａｐｉ
ｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａ
ｎｎｅａｌ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハラ
イドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高
圧水銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装
置である。ＧＲＴＡ装置は、高温のガスを用いて加熱処理を行う装置である。気体として
は、不活性ガス（代表的には、アルゴン等の希ガス）または窒素ガスを用いることができ
る。
例えば、第１の加熱処理として、６５０℃〜７００℃の高温に加熱した不活性ガス中に
基板を移動させて入れ、数分間加熱した後、基板を移動させて高温に加熱した不活性ガス
中から出すＧＲＴＡを行ってもよい。ＧＲＴＡを用いることにより、短時間での高温加熱
処理が可能となる。
基板を移動させて入れ、数分間加熱した後、基板を移動させて高温に加熱した不活性ガス
中から出すＧＲＴＡを行ってもよい。ＧＲＴＡを用いることにより、短時間での高温加熱
処理が可能となる。
第１の加熱処理の際の雰囲気には、水、水素などが含まれないようにすることが好まし
い。または、加熱処理装置の装置内に導入する窒素、ヘリウム、ネオン、アルゴン等のガ
スの純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以
上、（即ち不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ま
しい。
い。または、加熱処理装置の装置内に導入する窒素、ヘリウム、ネオン、アルゴン等のガ
スの純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以
上、（即ち不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ま
しい。
なお、第１の加熱処理の条件、または酸化物半導体層の材料によっては、第１の加熱処
理により島状の酸化物半導体層４１２が結晶化し、微結晶化または多結晶化する場合もあ
る。例えば、結晶化率が８０％以上の微結晶の酸化物半導体層となる場合もある。ただし
、第１の加熱処理を行っても島状の酸化物半導体層４１２が結晶化せず、非晶質の酸化物
半導体層となる場合もある。また、非晶質の酸化物半導体層の中に微結晶部（粒径１ｎｍ
以上２０ｎｍ以下（代表的には２ｎｍ以上４ｎｍ以下））が混在する酸化物半導体層とな
る場合もある。
理により島状の酸化物半導体層４１２が結晶化し、微結晶化または多結晶化する場合もあ
る。例えば、結晶化率が８０％以上の微結晶の酸化物半導体層となる場合もある。ただし
、第１の加熱処理を行っても島状の酸化物半導体層４１２が結晶化せず、非晶質の酸化物
半導体層となる場合もある。また、非晶質の酸化物半導体層の中に微結晶部（粒径１ｎｍ
以上２０ｎｍ以下（代表的には２ｎｍ以上４ｎｍ以下））が混在する酸化物半導体層とな
る場合もある。
酸化物半導体層に対する第１の加熱処理は、島状の酸化物半導体層に加工する前の酸化
物半導体層に行ってもよい。この場合、第１の加熱処理後に、加熱処理装置から基板を取
り出し、第１のフォトリソグラフィ工程を行う。また、第１の加熱処理は、酸化物半導体
層上にソース電極およびドレイン電極を積層させた後に行ってもよい。同様に、第１の加
熱処理は、ソース電極およびドレイン電極上にゲート絶縁層を形成した後に行ってもよい
。
物半導体層に行ってもよい。この場合、第１の加熱処理後に、加熱処理装置から基板を取
り出し、第１のフォトリソグラフィ工程を行う。また、第１の加熱処理は、酸化物半導体
層上にソース電極およびドレイン電極を積層させた後に行ってもよい。同様に、第１の加
熱処理は、ソース電極およびドレイン電極上にゲート絶縁層を形成した後に行ってもよい
。
第１の加熱処理においては、酸化物半導体層中から水素、水、および水酸基等の不純物
を除去することを主な目的としているが、この加熱処理の際に酸化物半導体層中に酸素欠
損が生じてしまうおそれがある。このため、第１の加熱処理の後に、加酸化処理を行うこ
とが好ましい。加酸化処理の具体例としては、第１の加熱処理の後、連続して酸素雰囲気
または窒素および酸素を含む混合雰囲気（例えば、窒素：酸素の体積比＝４：１）での加
熱処理を行う方法が挙げられる。また、酸素雰囲気下でのプラズマ処理を行う方法を用い
ることもできる。
を除去することを主な目的としているが、この加熱処理の際に酸化物半導体層中に酸素欠
損が生じてしまうおそれがある。このため、第１の加熱処理の後に、加酸化処理を行うこ
とが好ましい。加酸化処理の具体例としては、第１の加熱処理の後、連続して酸素雰囲気
または窒素および酸素を含む混合雰囲気（例えば、窒素：酸素の体積比＝４：１）での加
熱処理を行う方法が挙げられる。また、酸素雰囲気下でのプラズマ処理を行う方法を用い
ることもできる。
第１の加熱処理は、酸化物半導体層に対する脱水化、脱水素化の効果を奏する。
次に、絶縁層４０７および酸化物半導体層４１２上に、導電膜を形成する。導電膜は、
スパッタリング法や真空蒸着法により形成すればよい。導電膜の材料としては、アルミニ
ウム、銅、クロム、タンタル、チタン、モリブデン、タングステン、イットリウムなどの
金属材料、該金属材料を成分とする合金材料、導電性を有する金属酸化物等が挙げられる
。また、ヒロックやウィスカーの発生を防止するために、例えば、シリコン、チタン、タ
ンタル、タングステン、モリブデン、クロム、ネオジム、スカンジウム、イットリウムな
どの元素が添加されたアルミニウム材料を用いてもよい。この場合、耐熱性を向上させる
ことができる。導電性を有する金属酸化物としては、酸化インジウム（Ｉｎ２Ｏ３）、酸
化スズ（ＳｎＯ２）、酸化亜鉛（ＺｎＯ）、酸化インジウム酸化スズ合金（Ｉｎ２Ｏ３―
ＳｎＯ２、ＩＴＯと略記する）、酸化インジウム酸化亜鉛合金（Ｉｎ２Ｏ３―ＺｎＯ）ま
たは前記金属酸化物材料にシリコンもしくは酸化シリコンを含ませたものを用いることが
できる。
スパッタリング法や真空蒸着法により形成すればよい。導電膜の材料としては、アルミニ
ウム、銅、クロム、タンタル、チタン、モリブデン、タングステン、イットリウムなどの
金属材料、該金属材料を成分とする合金材料、導電性を有する金属酸化物等が挙げられる
。また、ヒロックやウィスカーの発生を防止するために、例えば、シリコン、チタン、タ
ンタル、タングステン、モリブデン、クロム、ネオジム、スカンジウム、イットリウムな
どの元素が添加されたアルミニウム材料を用いてもよい。この場合、耐熱性を向上させる
ことができる。導電性を有する金属酸化物としては、酸化インジウム（Ｉｎ２Ｏ３）、酸
化スズ（ＳｎＯ２）、酸化亜鉛（ＺｎＯ）、酸化インジウム酸化スズ合金（Ｉｎ２Ｏ３―
ＳｎＯ２、ＩＴＯと略記する）、酸化インジウム酸化亜鉛合金（Ｉｎ２Ｏ３―ＺｎＯ）ま
たは前記金属酸化物材料にシリコンもしくは酸化シリコンを含ませたものを用いることが
できる。
また、導電膜は、単層構造としてもよいし、２層以上の積層構造としてもよい。例えば
、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜を積層した２
層構造、チタン膜上に重ねてアルミニウム膜を積層し、さらにその上にチタン膜を積層し
た３層構造が挙げられる。また、アルミニウム、銅などの金属層と、クロム、タンタル、
チタン、モリブデン、タングステンなどの高融点金属層とが積層された構成としてもよい
。
、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜を積層した２
層構造、チタン膜上に重ねてアルミニウム膜を積層し、さらにその上にチタン膜を積層し
た３層構造が挙げられる。また、アルミニウム、銅などの金属層と、クロム、タンタル、
チタン、モリブデン、タングステンなどの高融点金属層とが積層された構成としてもよい
。
本実施の形態では、導電膜としてスパッタリング法により膜厚１５０ｎｍのチタン膜を
形成する。
形成する。
次に、第２のフォトリソグラフィ工程により導電膜上にレジストマスクを形成し、選択
的にエッチングを行って第１の電極４１５ａおよび第２の電極４１５ｂを形成する。その
後、レジストマスクは除去する（図７（Ｂ）参照）。第１の電極４１５ａは、ソース電極
およびドレイン電極の一方として機能する。第２の電極４１５ｂは、ソース電極およびド
レイン電極の他方として機能する。ここで、第１の電極４１５ａおよび第２の電極４１５
ｂの端部が、テーパ形状となるようにエッチングすると、上に積層するゲート絶縁層の被
覆性が向上する。なお、第１の電極４１５ａ、第２の電極４１５ｂを形成するためのレジ
ストマスクをインクジェット法で形成してもよい。レジストマスクをインクジェット法で
形成するとフォトマスクを使用しないため、製造コストを低減できる。
的にエッチングを行って第１の電極４１５ａおよび第２の電極４１５ｂを形成する。その
後、レジストマスクは除去する（図７（Ｂ）参照）。第１の電極４１５ａは、ソース電極
およびドレイン電極の一方として機能する。第２の電極４１５ｂは、ソース電極およびド
レイン電極の他方として機能する。ここで、第１の電極４１５ａおよび第２の電極４１５
ｂの端部が、テーパ形状となるようにエッチングすると、上に積層するゲート絶縁層の被
覆性が向上する。なお、第１の電極４１５ａ、第２の電極４１５ｂを形成するためのレジ
ストマスクをインクジェット法で形成してもよい。レジストマスクをインクジェット法で
形成するとフォトマスクを使用しないため、製造コストを低減できる。
また、導電膜のエッチングの際には、酸化物半導体層４１２が除去されてその下の絶縁
層４０７が露出しないようにそれぞれの材料およびエッチング条件を適宜調節する必要が
ある。そこで、本実施の形態では、酸化物半導体層４１２としてＩｎ−Ｇａ−Ｚｎ−Ｏ系
の酸化物半導体を用い、導電膜としてチタン膜を用い、チタン膜のエッチャントとしてア
ンモニア過水（３１重量％過酸化水素：２８重量％アンモニア水：水＝５：２：２）を用
いることにより、酸化物半導体層４１２の一部がエッチングされないようにしているが、
本発明はこの構成に限定されない。すなわち、第２のフォトリソグラフィ工程により、酸
化物半導体層４１２の一部をエッチングし、溝部（凹部）を有する酸化物半導体層とする
こともできる。
層４０７が露出しないようにそれぞれの材料およびエッチング条件を適宜調節する必要が
ある。そこで、本実施の形態では、酸化物半導体層４１２としてＩｎ−Ｇａ−Ｚｎ−Ｏ系
の酸化物半導体を用い、導電膜としてチタン膜を用い、チタン膜のエッチャントとしてア
ンモニア過水（３１重量％過酸化水素：２８重量％アンモニア水：水＝５：２：２）を用
いることにより、酸化物半導体層４１２の一部がエッチングされないようにしているが、
本発明はこの構成に限定されない。すなわち、第２のフォトリソグラフィ工程により、酸
化物半導体層４１２の一部をエッチングし、溝部（凹部）を有する酸化物半導体層とする
こともできる。
第２のフォトリソグラフィ工程でのレジストマスク形成時の露光には、紫外線やＫｒＦ
レーザ光、またはＡｒＦレーザ光を用いればよい。酸化物半導体層４１２上で隣り合う第
１の電極４１５ａの下端部と第２の電極４１５ｂの下端部との間隔幅によって、後に形成
されるトランジスタのチャネル長Ｌが決定される。なお、チャネル長Ｌ＝２５ｎｍ未満の
露光を行う場合には、数ｎｍ〜数１０ｎｍと極めて波長が短い超紫外線（Ｅｘｔｒｅｍｅ
Ｕｌｔｒａｖｉｏｌｅｔ）を用いて第２のフォトリソグラフィ工程でのレジストマスク
形成時の露光を行う。超紫外線による露光は、解像度が高く焦点深度も大きい。このため
、後に形成されるトランジスタのチャネル長Ｌを１０ｎｍ以上１０００ｎｍ以下とするこ
とも可能である。この場合、トランジスタの動作速度を高速化でき、さらにオフ電流値が
極めて小さいため、トランジスタの低消費電力化を図ることができる。
レーザ光、またはＡｒＦレーザ光を用いればよい。酸化物半導体層４１２上で隣り合う第
１の電極４１５ａの下端部と第２の電極４１５ｂの下端部との間隔幅によって、後に形成
されるトランジスタのチャネル長Ｌが決定される。なお、チャネル長Ｌ＝２５ｎｍ未満の
露光を行う場合には、数ｎｍ〜数１０ｎｍと極めて波長が短い超紫外線（Ｅｘｔｒｅｍｅ
Ｕｌｔｒａｖｉｏｌｅｔ）を用いて第２のフォトリソグラフィ工程でのレジストマスク
形成時の露光を行う。超紫外線による露光は、解像度が高く焦点深度も大きい。このため
、後に形成されるトランジスタのチャネル長Ｌを１０ｎｍ以上１０００ｎｍ以下とするこ
とも可能である。この場合、トランジスタの動作速度を高速化でき、さらにオフ電流値が
極めて小さいため、トランジスタの低消費電力化を図ることができる。
次に、絶縁層４０７、酸化物半導体層４１２、第１の電極４１５ａ、第２の電極４１５
ｂ上にゲート絶縁層４０２を形成する（図７（Ｃ）参照）。
ｂ上にゲート絶縁層４０２を形成する（図７（Ｃ）参照）。
ゲート絶縁層４０２は、プラズマＣＶＤ法またはスパッタリング法等を用いて、酸化シ
リコン層、窒化シリコン層、酸化窒化シリコン層、窒化酸化シリコン層、または酸化アル
ミニウム層を単層または積層して形成することができる。
リコン層、窒化シリコン層、酸化窒化シリコン層、窒化酸化シリコン層、または酸化アル
ミニウム層を単層または積層して形成することができる。
ゲート絶縁層４０２を形成する際は、水素が含まれないようにすることが好ましい。こ
のため、成膜時の雰囲気に水素を極力減らすことが可能なスパッタリング法でゲート絶縁
層４０２を成膜することが好ましい。スパッタリング法により酸化シリコン膜を成膜する
場合には、ターゲットとしてシリコンターゲットまたは石英ターゲットを用い、スパッタ
ガスとして酸素、または酸素およびアルゴンの混合ガスを用いて行う。
のため、成膜時の雰囲気に水素を極力減らすことが可能なスパッタリング法でゲート絶縁
層４０２を成膜することが好ましい。スパッタリング法により酸化シリコン膜を成膜する
場合には、ターゲットとしてシリコンターゲットまたは石英ターゲットを用い、スパッタ
ガスとして酸素、または酸素およびアルゴンの混合ガスを用いて行う。
また、ゲート絶縁層４０２は、基板４００側から順に酸化シリコン層と窒化シリコン層
を積層した構造とすることもできる。例えば、第１のゲート絶縁層として膜厚５ｎｍ以上
３００ｎｍ以下の酸化シリコン層（ＳｉＯｘ（ｘ＞０））を形成し、第１のゲート絶縁層
上に第２のゲート絶縁層として膜厚５０ｎｍ以上２００ｎｍ以下の窒化シリコン層（Ｓｉ
Ｎｙ（ｙ＞０））を積層して、膜厚１００ｎｍのゲート絶縁層としてもよい。本実施の形
態では、圧力０．４Ｐａ、高周波電源１．５ｋＷ、酸素およびアルゴン（酸素流量２５ｓ
ｃｃｍ：アルゴン流量２５ｓｃｃｍ＝１：１）混合雰囲気下でＲＦスパッタリング法によ
り膜厚１００ｎｍの酸化シリコン層を形成する。
を積層した構造とすることもできる。例えば、第１のゲート絶縁層として膜厚５ｎｍ以上
３００ｎｍ以下の酸化シリコン層（ＳｉＯｘ（ｘ＞０））を形成し、第１のゲート絶縁層
上に第２のゲート絶縁層として膜厚５０ｎｍ以上２００ｎｍ以下の窒化シリコン層（Ｓｉ
Ｎｙ（ｙ＞０））を積層して、膜厚１００ｎｍのゲート絶縁層としてもよい。本実施の形
態では、圧力０．４Ｐａ、高周波電源１．５ｋＷ、酸素およびアルゴン（酸素流量２５ｓ
ｃｃｍ：アルゴン流量２５ｓｃｃｍ＝１：１）混合雰囲気下でＲＦスパッタリング法によ
り膜厚１００ｎｍの酸化シリコン層を形成する。
次に、第３のフォトリソグラフィ工程によりレジストマスクを形成し、選択的にエッチ
ングを行ってゲート絶縁層４０２の一部を除去することにより、第１の電極４１５ａ、第
２の電極４１５ｂに達する開口４２１ａ、４２１ｂを形成する（図７（Ｄ）参照）。なお
、レジストマスクをインクジェット法で形成する場合、フォトマスクを使用しないため、
製造コストを低減できる。
ングを行ってゲート絶縁層４０２の一部を除去することにより、第１の電極４１５ａ、第
２の電極４１５ｂに達する開口４２１ａ、４２１ｂを形成する（図７（Ｄ）参照）。なお
、レジストマスクをインクジェット法で形成する場合、フォトマスクを使用しないため、
製造コストを低減できる。
次に、ゲート絶縁層４０２、および開口４２１ａ、４２１ｂ上に導電膜を形成した後、
第４のフォトリソグラフィ工程によりゲート電極４１１、第１の配線層４１４ａ、第２の
配線層４１４ｂを形成する。
第４のフォトリソグラフィ工程によりゲート電極４１１、第１の配線層４１４ａ、第２の
配線層４１４ｂを形成する。
ゲート電極４１１、第１の配線層４１４ａ、第２の配線層４１４ｂの材料は、モリブデ
ン、チタン、クロム、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジ
ウム等の金属材料、またはこれらを主成分とする合金材料を用いて、単層または積層して
形成することができる。ゲート電極４１１、第１の配線層４１４ａ、および第２の配線層
４１４ｂの２層構造の具体例としては、アルミニウム層上にモリブデン層が積層された構
造、銅層上にモリブデン層が積層された構造、銅層上に窒化チタン層もしくは窒化タンタ
ル層が積層された構造、または窒化チタン層上にモリブデン層が積層された構造が挙げら
れる。また、３層構造の具体例としては、タングステン層または窒化タングステン層と、
アルミニウムおよびシリコンの合金層またはアルミニウムおよびチタンの合金層と、窒化
チタン層またはチタン層とが積層された構造が挙げられる。なお、透光性を有する導電膜
を用いてゲート電極を形成することもできる。透光性を有する導電膜の具体例としては、
透光性を有する導電性酸化物が挙げられる。
ン、チタン、クロム、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジ
ウム等の金属材料、またはこれらを主成分とする合金材料を用いて、単層または積層して
形成することができる。ゲート電極４１１、第１の配線層４１４ａ、および第２の配線層
４１４ｂの２層構造の具体例としては、アルミニウム層上にモリブデン層が積層された構
造、銅層上にモリブデン層が積層された構造、銅層上に窒化チタン層もしくは窒化タンタ
ル層が積層された構造、または窒化チタン層上にモリブデン層が積層された構造が挙げら
れる。また、３層構造の具体例としては、タングステン層または窒化タングステン層と、
アルミニウムおよびシリコンの合金層またはアルミニウムおよびチタンの合金層と、窒化
チタン層またはチタン層とが積層された構造が挙げられる。なお、透光性を有する導電膜
を用いてゲート電極を形成することもできる。透光性を有する導電膜の具体例としては、
透光性を有する導電性酸化物が挙げられる。
本実施の形態ではゲート電極４１１、第１の配線層４１４ａ、第２の配線層４１４ｂと
して、スパッタリング法により形成した膜厚１５０ｎｍのチタン膜を用いる。
して、スパッタリング法により形成した膜厚１５０ｎｍのチタン膜を用いる。
次に、不活性ガス雰囲気下、または酸素ガス雰囲気下で第２の加熱処理（好ましくは２
００℃以上４００℃以下、例えば２５０℃以上３５０℃以下）を行う。本実施の形態では
、窒素雰囲気下で２５０℃、１時間の第２の加熱処理を行う。なお、第２の加熱処理は、
トランジスタ４１０上に保護絶縁層や平坦化絶縁層を形成してから行ってもよい。
００℃以上４００℃以下、例えば２５０℃以上３５０℃以下）を行う。本実施の形態では
、窒素雰囲気下で２５０℃、１時間の第２の加熱処理を行う。なお、第２の加熱処理は、
トランジスタ４１０上に保護絶縁層や平坦化絶縁層を形成してから行ってもよい。
また、大気中、１００℃以上２００℃以下、１時間以上３０時間以下での加熱処理を更
に行ってもよい。この加熱処理は、一定の加熱温度を保持して加熱してもよいし、室温か
ら、１００℃以上２００℃以下の加熱温度への昇温と、加熱温度から室温までの降温を複
数回繰り返して行ってもよい。また、この加熱処理を保護絶縁層や平坦化絶縁層の形成前
に減圧下で行ってもよい。減圧下で加熱処理を行うと、加熱時間を短縮することができる
ので好ましい。
に行ってもよい。この加熱処理は、一定の加熱温度を保持して加熱してもよいし、室温か
ら、１００℃以上２００℃以下の加熱温度への昇温と、加熱温度から室温までの降温を複
数回繰り返して行ってもよい。また、この加熱処理を保護絶縁層や平坦化絶縁層の形成前
に減圧下で行ってもよい。減圧下で加熱処理を行うと、加熱時間を短縮することができる
ので好ましい。
以上の工程により、水素、水分、水素化物、水酸化物の濃度が低減された、高純度の酸
化物半導体層４１２を有するトランジスタ４１０を形成することができる（図７（Ｅ）参
照）。トランジスタ４１０は、実施の形態１で説明したトランジスタ等に適用することが
できる。
化物半導体層４１２を有するトランジスタ４１０を形成することができる（図７（Ｅ）参
照）。トランジスタ４１０は、実施の形態１で説明したトランジスタ等に適用することが
できる。
また、トランジスタ４１０上に保護絶縁層や、平坦化のための平坦化絶縁層を設けても
よい。保護絶縁層としては、酸化シリコン層、窒化シリコン層、酸化窒化シリコン層、窒
化酸化シリコン層、または酸化アルミニウム層を単層または積層して形成することができ
る。また、平坦化絶縁層としては、ポリイミド、アクリル、ベンゾシクロブテン、ポリア
ミド、エポキシ等の、耐熱性を有する有機材料を用いることができる。また上記有機材料
の他に、低誘電率材料（ｌｏｗ−ｋ材料）、シロキサン系樹脂、ＰＳＧ（リンガラス）、
ＢＰＳＧ（リンボロンガラス）等を用いることもできる。また、これらの材料で形成され
る絶縁膜を複数積層させることで平坦化絶縁層を形成してもよい。
よい。保護絶縁層としては、酸化シリコン層、窒化シリコン層、酸化窒化シリコン層、窒
化酸化シリコン層、または酸化アルミニウム層を単層または積層して形成することができ
る。また、平坦化絶縁層としては、ポリイミド、アクリル、ベンゾシクロブテン、ポリア
ミド、エポキシ等の、耐熱性を有する有機材料を用いることができる。また上記有機材料
の他に、低誘電率材料（ｌｏｗ−ｋ材料）、シロキサン系樹脂、ＰＳＧ（リンガラス）、
ＢＰＳＧ（リンボロンガラス）等を用いることもできる。また、これらの材料で形成され
る絶縁膜を複数積層させることで平坦化絶縁層を形成してもよい。
ここで、シロキサン系樹脂とは、シロキサン系材料を出発材料として形成されたＳｉ−
Ｏ−Ｓｉ結合を含む樹脂に相当する。シロキサン系樹脂は置換基としては有機基（例えば
アルキル基やアリール基）やフルオロ基を用いてもよい。また、有機基はフルオロ基を有
していてもよい。
Ｏ−Ｓｉ結合を含む樹脂に相当する。シロキサン系樹脂は置換基としては有機基（例えば
アルキル基やアリール基）やフルオロ基を用いてもよい。また、有機基はフルオロ基を有
していてもよい。
平坦化絶縁層の形成法は、特に限定されず、その材料に応じて、スパッタリング法、Ｓ
ＯＧ法、スピンコート、ディップ、スプレー塗布、液滴吐出法（インクジェット法、スク
リーン印刷、オフセット印刷等）、ドクターナイフ、ロールコーター、カーテンコーター
、ナイフコーター等を用いることができる。
ＯＧ法、スピンコート、ディップ、スプレー塗布、液滴吐出法（インクジェット法、スク
リーン印刷、オフセット印刷等）、ドクターナイフ、ロールコーター、カーテンコーター
、ナイフコーター等を用いることができる。
上述したように、酸化物半導体層を成膜するに際し、反応雰囲気中の残留水分を除去す
ることで、酸化物半導体層中の水素および水素化物の濃度を低減することができる。
ることで、酸化物半導体層中の水素および水素化物の濃度を低減することができる。
以上のように、真性または実質的に真性な酸化物半導体を用いたトランジスタを作製す
ることができる。
ることができる。
（実施の形態３）
本実施の形態では、真性または実質的に真性な酸化物半導体を用いたトランジスタの構
造およびその作製方法の一例について説明する。
本実施の形態では、真性または実質的に真性な酸化物半導体を用いたトランジスタの構
造およびその作製方法の一例について説明する。
図８（Ａ）−（Ｅ）にトランジスタの構造およびその作製方法の一例を示す。図８（Ｅ
）に示すトランジスタ３９０は、ボトムゲート構造の一つであり逆スタガ型のトランジス
タともいう。このトランジスタ３９０を、実施の形態１で説明したトランジスタ等に用い
ることができる。なお、トランジスタ３９０はシングルゲート構造のトランジスタを示し
ているが、本発明はこの構成に限定されるものではなく、ゲート電極を複数有し、チャネ
ル形成領域を複数有するマルチゲート構造のトランジスタとしてもよい。
）に示すトランジスタ３９０は、ボトムゲート構造の一つであり逆スタガ型のトランジス
タともいう。このトランジスタ３９０を、実施の形態１で説明したトランジスタ等に用い
ることができる。なお、トランジスタ３９０はシングルゲート構造のトランジスタを示し
ているが、本発明はこの構成に限定されるものではなく、ゲート電極を複数有し、チャネ
ル形成領域を複数有するマルチゲート構造のトランジスタとしてもよい。
以下、図８（Ａ）−（Ｅ）に基づいて、基板３９４上にトランジスタ３９０を作製する
工程について説明する。
工程について説明する。
まず、基板３９４上に導電膜を形成した後、第１のフォトリソグラフィ工程によりゲー
ト電極３９１を形成する。形成されたゲート電極の端部はテーパ形状であると、上に積層
するゲート絶縁層の被覆性が向上するため好ましい。なお、レジストマスクをインクジェ
ット法で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスク
を使用しないため、製造コストを低減できる。
ト電極３９１を形成する。形成されたゲート電極の端部はテーパ形状であると、上に積層
するゲート絶縁層の被覆性が向上するため好ましい。なお、レジストマスクをインクジェ
ット法で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスク
を使用しないため、製造コストを低減できる。
ここで、基板３９４の材料については、上記実施の形態で説明した基板４００と同様の
ものを採用することができる。また、ゲート電極３９１の材料や成膜方法等は、上記実施
の形態で説明したゲート電極４１１と同様のものを採用することができる。
ものを採用することができる。また、ゲート電極３９１の材料や成膜方法等は、上記実施
の形態で説明したゲート電極４１１と同様のものを採用することができる。
なお、基板３９４とゲート電極３９１との間に、下地膜となる絶縁膜を設けてもよい。
下地膜は、基板３９４からの不純物元素の拡散を防止する機能があり、窒化シリコン膜、
酸化シリコン膜、窒化酸化シリコン膜、または酸化窒化シリコン膜から選ばれた一からな
る単層構造、またはこれらから選ばれた複数の膜による積層構造により形成すればよい。
下地膜は、基板３９４からの不純物元素の拡散を防止する機能があり、窒化シリコン膜、
酸化シリコン膜、窒化酸化シリコン膜、または酸化窒化シリコン膜から選ばれた一からな
る単層構造、またはこれらから選ばれた複数の膜による積層構造により形成すればよい。
次に、ゲート電極３９１上にゲート絶縁層３９７を形成する。
ゲート絶縁層３９７は、プラズマＣＶＤ法またはスパッタリング法等を用いて、酸化シ
リコン層、窒化シリコン層、酸化窒化シリコン層、窒化酸化シリコン層、または酸化アル
ミニウム層を単層または積層して形成することができる。なお、ゲート絶縁層３９７中に
水素が多量に含まれないようにするために、スパッタリング法でゲート絶縁層３９７を成
膜することが好ましい。スパッタリング法により酸化シリコン膜を成膜する場合には、タ
ーゲットとしてシリコンターゲットまたは石英ターゲットを用い、スパッタガスとして酸
素または、酸素およびアルゴンの混合ガスを用いて行う。
リコン層、窒化シリコン層、酸化窒化シリコン層、窒化酸化シリコン層、または酸化アル
ミニウム層を単層または積層して形成することができる。なお、ゲート絶縁層３９７中に
水素が多量に含まれないようにするために、スパッタリング法でゲート絶縁層３９７を成
膜することが好ましい。スパッタリング法により酸化シリコン膜を成膜する場合には、タ
ーゲットとしてシリコンターゲットまたは石英ターゲットを用い、スパッタガスとして酸
素または、酸素およびアルゴンの混合ガスを用いて行う。
ゲート絶縁層３９７は、ゲート電極３９１側から順に窒化シリコン層と酸化シリコン層
を積層した構造とすることもできる。例えば、第１のゲート絶縁層としてスパッタリング
法により膜厚５０ｎｍ以上２００ｎｍ以下の窒化シリコン層（ＳｉＮｙ（ｙ＞０））を形
成し、第１のゲート絶縁層上に第２のゲート絶縁層として膜厚５ｎｍ以上３００ｎｍ以下
の酸化シリコン層（ＳｉＯｘ（ｘ＞０））を積層して、膜厚１００ｎｍのゲート絶縁層と
すればよい。
を積層した構造とすることもできる。例えば、第１のゲート絶縁層としてスパッタリング
法により膜厚５０ｎｍ以上２００ｎｍ以下の窒化シリコン層（ＳｉＮｙ（ｙ＞０））を形
成し、第１のゲート絶縁層上に第２のゲート絶縁層として膜厚５ｎｍ以上３００ｎｍ以下
の酸化シリコン層（ＳｉＯｘ（ｘ＞０））を積層して、膜厚１００ｎｍのゲート絶縁層と
すればよい。
次に、ゲート絶縁層３９７上に、膜厚２ｎｍ以上２００ｎｍ以下、好ましくは５ｎｍ以上
３０ｎｍ以下の酸化物半導体層３９３を形成する（図８（Ａ）参照）。
３０ｎｍ以下の酸化物半導体層３９３を形成する（図８（Ａ）参照）。
ここで、酸化物半導体層３９３の材料や成膜方法等は、上記実施の形態で説明した酸化
物半導体層（島状の酸化物半導体層４１２）と同様のものを採用することができる。
物半導体層（島状の酸化物半導体層４１２）と同様のものを採用することができる。
例えば、酸化物半導体層３９３をスパッタリング法により形成する際の成膜条件の一例
としては、基板とターゲットの間との距離を１００ｍｍ、圧力０．６Ｐａ、直流（ＤＣ）
電源０．５ｋＷ、酸素（酸素流量比率１００％）雰囲気下の条件が挙げられる。なお、パ
ルス直流（ＤＣ）電源を用いると、ごみが軽減でき、膜厚分布も均一となるために好まし
い。酸化物半導体層３９３の膜厚は、膜厚２ｎｍ以上２００ｎｍ以下とすればよく、好ま
しくは５ｎｍ以上３０ｎｍ以下とする。なお、適用する酸化物半導体の材料により適切な
厚みは異なり、材料に応じて適宜厚みを選択すればよい。
としては、基板とターゲットの間との距離を１００ｍｍ、圧力０．６Ｐａ、直流（ＤＣ）
電源０．５ｋＷ、酸素（酸素流量比率１００％）雰囲気下の条件が挙げられる。なお、パ
ルス直流（ＤＣ）電源を用いると、ごみが軽減でき、膜厚分布も均一となるために好まし
い。酸化物半導体層３９３の膜厚は、膜厚２ｎｍ以上２００ｎｍ以下とすればよく、好ま
しくは５ｎｍ以上３０ｎｍ以下とする。なお、適用する酸化物半導体の材料により適切な
厚みは異なり、材料に応じて適宜厚みを選択すればよい。
なお、酸化物半導体層３９３を成膜する前に、アルゴンガスを導入してプラズマを発生
させる逆スパッタを行い、ゲート絶縁層３９７の表面に付着しているゴミを除去すること
が好ましい。
させる逆スパッタを行い、ゲート絶縁層３９７の表面に付着しているゴミを除去すること
が好ましい。
また、ゲート絶縁層３９７、酸化物半導体層３９３に水素、水酸基および水分がなるべ
く含まれないようにするために、成膜の前処理として、スパッタリング装置の予備加熱室
でゲート電極３９１が形成された基板３９４、またはゲート電極３９１とゲート絶縁層３
９７が形成された基板３９４を予備加熱し、基板３９４に吸着した水素、水分などの不純
物を脱離し排気することが好ましい。予備加熱の温度としては、１００℃以上４００℃以
下、好ましくは１５０℃以上３００℃以下とすればよい。また、予備加熱室に設ける排気
手段はクライオポンプが好ましい。また、この予備加熱は、保護絶縁層３９６の成膜前に
、ゲート電極３９１、ゲート絶縁層３９７、酸化物半導体層３９９、第１の電極３９５ａ
および第２の電極３９５ｂまでが形成された基板３９４に対して同様に行ってもよい。
く含まれないようにするために、成膜の前処理として、スパッタリング装置の予備加熱室
でゲート電極３９１が形成された基板３９４、またはゲート電極３９１とゲート絶縁層３
９７が形成された基板３９４を予備加熱し、基板３９４に吸着した水素、水分などの不純
物を脱離し排気することが好ましい。予備加熱の温度としては、１００℃以上４００℃以
下、好ましくは１５０℃以上３００℃以下とすればよい。また、予備加熱室に設ける排気
手段はクライオポンプが好ましい。また、この予備加熱は、保護絶縁層３９６の成膜前に
、ゲート電極３９１、ゲート絶縁層３９７、酸化物半導体層３９９、第１の電極３９５ａ
および第２の電極３９５ｂまでが形成された基板３９４に対して同様に行ってもよい。
次に、酸化物半導体層を第２のフォトリソグラフィ工程により島状の酸化物半導体層３
９９に加工する（図８（Ｂ）参照）。なお、島状の酸化物半導体層３９９の加工方法につ
いては、上記実施の形態で説明した島状の酸化物半導体層４１２を形成する際の加工方法
と同様のものを採用することができる。
９９に加工する（図８（Ｂ）参照）。なお、島状の酸化物半導体層３９９の加工方法につ
いては、上記実施の形態で説明した島状の酸化物半導体層４１２を形成する際の加工方法
と同様のものを採用することができる。
なお、次工程の導電膜を形成する前に逆スパッタを行い、酸化物半導体層３９９および
ゲート絶縁層３９７の表面に付着しているレジスト残渣などを除去することが好ましい。
ゲート絶縁層３９７の表面に付着しているレジスト残渣などを除去することが好ましい。
次に、ゲート絶縁層３９７および酸化物半導体層３９９上に導電膜を形成する。導電膜
の成膜方法は、スパッタリング法や真空蒸着法等を用いればよい。また、導電膜の材料と
しては、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから
選ばれた元素、またはこれらの元素を成分とする合金、またはこれらの元素を複数組み合
わせた合金等を用いることができる。また、マンガン、マグネシウム、ジルコニウム、ベ
リリウム、イットリウムのいずれか一または複数から選択された材料を含んでもよい。ま
た、透光性を有する導電膜を用いてもよい。透光性を有する導電膜の具体例としては、透
光性を有する導電性酸化物が挙げられる。
の成膜方法は、スパッタリング法や真空蒸着法等を用いればよい。また、導電膜の材料と
しては、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから
選ばれた元素、またはこれらの元素を成分とする合金、またはこれらの元素を複数組み合
わせた合金等を用いることができる。また、マンガン、マグネシウム、ジルコニウム、ベ
リリウム、イットリウムのいずれか一または複数から選択された材料を含んでもよい。ま
た、透光性を有する導電膜を用いてもよい。透光性を有する導電膜の具体例としては、透
光性を有する導電性酸化物が挙げられる。
また、導電膜は、単層構造でもよいし、２層以上の積層構造としてもよい。例えば、シ
リコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜を積層する２層構
造、チタン膜と、そのチタン膜上に重ねてアルミニウム膜を積層し、さらにその上にチタ
ン膜を成膜する３層構造などが挙げられる。
リコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜を積層する２層構
造、チタン膜と、そのチタン膜上に重ねてアルミニウム膜を積層し、さらにその上にチタ
ン膜を成膜する３層構造などが挙げられる。
次に、第３のフォトリソグラフィ工程により導電膜上にレジストマスクを形成し、選択
的にエッチングを行って第１の電極３９５ａ、第２の電極３９５ｂを形成した後、レジス
トマスクを除去する（図８（Ｃ）参照）。ここで、導電膜のエッチングの際には、酸化物
半導体層３９９が除去されてその下のゲート絶縁層３９７が露出しないようにそれぞれの
材料およびエッチング条件を適宜調節する必要がある。そこで、本実施の形態では、酸化
物半導体層３９９としてＩｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体を用い、導電膜としてチ
タン膜を用い、チタン膜のエッチャントとしてアンモニア過水（３１重量％過酸化水素：
２８重量％アンモニア水：水＝５：２：２）を用いることにより、酸化物半導体層３９９
の一部がエッチングされないようにしているが、本発明はこの構成に限定されない。すな
わち、第３のフォトリソグラフィ工程により、酸化物半導体層３９９の一部をエッチング
し、溝部（凹部）を有する酸化物半導体層とすることもできる。
的にエッチングを行って第１の電極３９５ａ、第２の電極３９５ｂを形成した後、レジス
トマスクを除去する（図８（Ｃ）参照）。ここで、導電膜のエッチングの際には、酸化物
半導体層３９９が除去されてその下のゲート絶縁層３９７が露出しないようにそれぞれの
材料およびエッチング条件を適宜調節する必要がある。そこで、本実施の形態では、酸化
物半導体層３９９としてＩｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体を用い、導電膜としてチ
タン膜を用い、チタン膜のエッチャントとしてアンモニア過水（３１重量％過酸化水素：
２８重量％アンモニア水：水＝５：２：２）を用いることにより、酸化物半導体層３９９
の一部がエッチングされないようにしているが、本発明はこの構成に限定されない。すな
わち、第３のフォトリソグラフィ工程により、酸化物半導体層３９９の一部をエッチング
し、溝部（凹部）を有する酸化物半導体層とすることもできる。
第３のフォトリソグラフィ工程でのレジストマスク形成時の露光には、紫外線やＫｒＦ
レーザ光、またはＡｒＦレーザ光を用いればよい。酸化物半導体層３９９上で隣り合う第
１の電極３９５ａの下端部と第２の電極３９５ｂの下端部との間隔幅によって、後に形成
されるトランジスタのチャネル長Ｌが決定される。なお、チャネル長Ｌ＝２５ｎｍ未満の
露光を行う場合には、数ｎｍ〜数１０ｎｍと極めて波長が短い超紫外線（Ｅｘｔｒｅｍｅ
Ｕｌｔｒａｖｉｏｌｅｔ）を用いて第３のフォトリソグラフィ工程でのレジストマスク
形成時の露光を行う。超紫外線による露光は、解像度が高く焦点深度も大きい。このため
、後に形成されるトランジスタのチャネル長Ｌを１０ｎｍ以上１０００ｎｍ以下とするこ
とも可能である。この場合、トランジスタの動作速度を高速化でき、さらにオフ電流値が
極めて小さいため、トランジスタの低消費電力化を図ることができる。
レーザ光、またはＡｒＦレーザ光を用いればよい。酸化物半導体層３９９上で隣り合う第
１の電極３９５ａの下端部と第２の電極３９５ｂの下端部との間隔幅によって、後に形成
されるトランジスタのチャネル長Ｌが決定される。なお、チャネル長Ｌ＝２５ｎｍ未満の
露光を行う場合には、数ｎｍ〜数１０ｎｍと極めて波長が短い超紫外線（Ｅｘｔｒｅｍｅ
Ｕｌｔｒａｖｉｏｌｅｔ）を用いて第３のフォトリソグラフィ工程でのレジストマスク
形成時の露光を行う。超紫外線による露光は、解像度が高く焦点深度も大きい。このため
、後に形成されるトランジスタのチャネル長Ｌを１０ｎｍ以上１０００ｎｍ以下とするこ
とも可能である。この場合、トランジスタの動作速度を高速化でき、さらにオフ電流値が
極めて小さいため、トランジスタの低消費電力化を図ることができる。
また、フォトリソグラフィ工程で用いるフォトマスク数および工程数を削減するため、
透過した光が複数の強度となる露光マスクである多階調マスクによって形成されたレジス
トマスクを用いてエッチング工程を行ってもよい。多階調マスクを用いて形成したレジス
トマスクは複数の膜厚を有する形状となり、エッチングを行うことでさらに形状を変形す
ることができるため、異なるパターンに加工する複数のエッチング工程に用いることがで
きる。よって、一枚の多階調マスクによって、少なくとも二種類以上の異なるパターンに
対応するレジストマスクを形成することができる。よって露光マスク数を削減することが
でき、対応するフォトリソグラフィ工程も削減できるため、工程の簡略化が可能となる。
透過した光が複数の強度となる露光マスクである多階調マスクによって形成されたレジス
トマスクを用いてエッチング工程を行ってもよい。多階調マスクを用いて形成したレジス
トマスクは複数の膜厚を有する形状となり、エッチングを行うことでさらに形状を変形す
ることができるため、異なるパターンに加工する複数のエッチング工程に用いることがで
きる。よって、一枚の多階調マスクによって、少なくとも二種類以上の異なるパターンに
対応するレジストマスクを形成することができる。よって露光マスク数を削減することが
でき、対応するフォトリソグラフィ工程も削減できるため、工程の簡略化が可能となる。
上記エッチングを行って第１の電極３９５ａ、第２の電極３９５ｂを形成した後、Ｎ２
Ｏ、Ｎ２、またはＡｒなどのガスを用いたプラズマ処理によって露出している酸化物半導
体層３９９の表面に付着した吸着水などを除去してもよい。また、酸素とアルゴンの混合
ガスを用いてプラズマ処理を行ってもよい。本実施の形態では、上記いずれかのプラズマ
処理を行う。
Ｏ、Ｎ２、またはＡｒなどのガスを用いたプラズマ処理によって露出している酸化物半導
体層３９９の表面に付着した吸着水などを除去してもよい。また、酸素とアルゴンの混合
ガスを用いてプラズマ処理を行ってもよい。本実施の形態では、上記いずれかのプラズマ
処理を行う。
次に、プラズマ処理を行った後、大気に触れることなく、露出されている酸化物半導体
層３９９、第１の電極３９５ａ、および第２の電極３９５ｂに接する保護絶縁層３９６を
形成する（図８（Ｄ）参照）。このとき、酸化物半導体層３９９および保護絶縁層３９６
に水素、水酸基または水分が含まれないようにするため、処理室内の残留水分を除去しつ
つ保護絶縁層３９６を成膜することが好ましい。処理室内の残留水分を除去するためには
、吸着型の真空ポンプを用いることが好ましい。例えば、クライオポンプ、イオンポンプ
、チタンサブリメーションポンプを用いることが好ましい。また、排気手段としては、タ
ーボポンプにコールドトラップを加えたものであってもよい。クライオポンプを用いて排
気した成膜室は、例えば、水素原子や、水（Ｈ２Ｏ）など水素原子を含む化合物等が排気
されるため、当該成膜室で成膜した保護絶縁層３９６に含まれる不純物の濃度を低減でき
る。
層３９９、第１の電極３９５ａ、および第２の電極３９５ｂに接する保護絶縁層３９６を
形成する（図８（Ｄ）参照）。このとき、酸化物半導体層３９９および保護絶縁層３９６
に水素、水酸基または水分が含まれないようにするため、処理室内の残留水分を除去しつ
つ保護絶縁層３９６を成膜することが好ましい。処理室内の残留水分を除去するためには
、吸着型の真空ポンプを用いることが好ましい。例えば、クライオポンプ、イオンポンプ
、チタンサブリメーションポンプを用いることが好ましい。また、排気手段としては、タ
ーボポンプにコールドトラップを加えたものであってもよい。クライオポンプを用いて排
気した成膜室は、例えば、水素原子や、水（Ｈ２Ｏ）など水素原子を含む化合物等が排気
されるため、当該成膜室で成膜した保護絶縁層３９６に含まれる不純物の濃度を低減でき
る。
本実施の形態では、保護絶縁層３９６として酸化物絶縁層を形成する。本実施の形態で
は、保護絶縁層３９６の形成方法として、島状の酸化物半導体層３９９、第１の電極３９
５ａ、および第２の電極３９５ｂが形成された基板３９４を室温状態のまま、または１０
０℃未満の温度に加熱し、水素および水分が除去された高純度酸素を含むスパッタガスを
導入し、シリコン半導体のターゲットを用いて、酸化シリコン層を成膜する。なお、酸化
物絶縁層として、酸化シリコン層に代えて、酸化窒化シリコン層、酸化アルミニウム層、
または酸化窒化アルミニウム層などを用いることもできる。
は、保護絶縁層３９６の形成方法として、島状の酸化物半導体層３９９、第１の電極３９
５ａ、および第２の電極３９５ｂが形成された基板３９４を室温状態のまま、または１０
０℃未満の温度に加熱し、水素および水分が除去された高純度酸素を含むスパッタガスを
導入し、シリコン半導体のターゲットを用いて、酸化シリコン層を成膜する。なお、酸化
物絶縁層として、酸化シリコン層に代えて、酸化窒化シリコン層、酸化アルミニウム層、
または酸化窒化アルミニウム層などを用いることもできる。
上記の成膜条件の一例としては、純度が６Ｎであり、ボロンがドープされたシリコンタ
ーゲット（抵抗率０．０１Ωｃｍ）を用い、基板とターゲット間の距離（Ｔ−Ｓ間距離）
を８９ｍｍ、圧力０．４Ｐａ、直流（ＤＣ）電源６ｋＷ、酸素（酸素流量比率１００％）
雰囲気下でパルスＤＣスパッタリング法により、酸化シリコン層を成膜する。酸化シリコ
ン層の膜厚は３００ｎｍとする。なお、シリコンターゲットに代えて石英（好ましくは合
成石英）を用いることもできる。スパッタガスは、酸素、または酸素およびアルゴンの混
合ガスを用いればよい。
ーゲット（抵抗率０．０１Ωｃｍ）を用い、基板とターゲット間の距離（Ｔ−Ｓ間距離）
を８９ｍｍ、圧力０．４Ｐａ、直流（ＤＣ）電源６ｋＷ、酸素（酸素流量比率１００％）
雰囲気下でパルスＤＣスパッタリング法により、酸化シリコン層を成膜する。酸化シリコ
ン層の膜厚は３００ｎｍとする。なお、シリコンターゲットに代えて石英（好ましくは合
成石英）を用いることもできる。スパッタガスは、酸素、または酸素およびアルゴンの混
合ガスを用いればよい。
さらに、保護絶縁層３９６と酸化物半導体層３９９とが接した状態で１００℃ないし４
００℃で加熱処理を行うことが好ましい。本実施の形態における保護絶縁層３９６は欠陥
を多く含むため、この加熱処理によって酸化物半導体層３９９中に含まれる水素、水分、
水酸基または水素化物などの不純物を保護絶縁層３９６に拡散させ、酸化物半導体層３９
９中に含まれる該不純物をより低減させることができる。
００℃で加熱処理を行うことが好ましい。本実施の形態における保護絶縁層３９６は欠陥
を多く含むため、この加熱処理によって酸化物半導体層３９９中に含まれる水素、水分、
水酸基または水素化物などの不純物を保護絶縁層３９６に拡散させ、酸化物半導体層３９
９中に含まれる該不純物をより低減させることができる。
以上の工程により、水素、水分、水酸基または水素化物の濃度が低減された酸化物半導
体層３９２を有するトランジスタ３９０を形成することができる（図８（Ｅ）参照）。本
実施の形態で説明したように、酸化物半導体層を成膜するに際し、反応雰囲気中の残留水
分を除去することにより、該酸化物半導体層中の水素および水素化物の濃度を低減するこ
とができる。この結果、真性または実質的に真性な半導体が得られる。
体層３９２を有するトランジスタ３９０を形成することができる（図８（Ｅ）参照）。本
実施の形態で説明したように、酸化物半導体層を成膜するに際し、反応雰囲気中の残留水
分を除去することにより、該酸化物半導体層中の水素および水素化物の濃度を低減するこ
とができる。この結果、真性または実質的に真性な半導体が得られる。
なお、保護絶縁層３９６上に絶縁層をさらに設けてもよい。本実施の形態では、保護絶
縁層３９６上に絶縁層３９８を形成する。絶縁層３９８としては、窒化シリコン膜、窒化
酸化シリコン膜、窒化アルミニウム膜、または窒化酸化アルミニウム膜などを用いればよ
い。
縁層３９６上に絶縁層３９８を形成する。絶縁層３９８としては、窒化シリコン膜、窒化
酸化シリコン膜、窒化アルミニウム膜、または窒化酸化アルミニウム膜などを用いればよ
い。
絶縁層３９８の形成方法としては、ゲート電極３９１、ゲート絶縁層３９７、酸化物半
導体層３９９、第１の電極３９５ａ、第２の電極３９５ｂ、及び保護絶縁層３９６が形成
された基板３９４を１００℃〜４００℃の温度に加熱し、水素および水分が除去された高
純度窒素を含むスパッタガスを導入し、シリコン半導体のターゲットを用いて窒化シリコ
ン膜を成膜する。この場合においても、保護絶縁層３９６と同様に、処理室内の残留水分
を除去しつつ絶縁層３９８を成膜することが好ましい。絶縁層３９８の成膜時に１００℃
〜４００℃に基板３９４を加熱することにより、酸化物半導体層３９９中に含まれる水素
または水分を絶縁層３９８に拡散させることができる。この場合、保護絶縁層３９６の形
成直後に加熱処理を行わなくてもよい。
導体層３９９、第１の電極３９５ａ、第２の電極３９５ｂ、及び保護絶縁層３９６が形成
された基板３９４を１００℃〜４００℃の温度に加熱し、水素および水分が除去された高
純度窒素を含むスパッタガスを導入し、シリコン半導体のターゲットを用いて窒化シリコ
ン膜を成膜する。この場合においても、保護絶縁層３９６と同様に、処理室内の残留水分
を除去しつつ絶縁層３９８を成膜することが好ましい。絶縁層３９８の成膜時に１００℃
〜４００℃に基板３９４を加熱することにより、酸化物半導体層３９９中に含まれる水素
または水分を絶縁層３９８に拡散させることができる。この場合、保護絶縁層３９６の形
成直後に加熱処理を行わなくてもよい。
また、保護絶縁層３９６として酸化シリコン層を形成し、絶縁層３９８として窒化シリ
コン層を形成する場合、酸化シリコン層と窒化シリコン層を同じ処理室において、共通の
シリコンターゲットを用いて成膜することができる。先に酸素を含むスパッタガスを導入
して、処理室内に装着されたシリコンターゲットを用いて酸化シリコン層を形成し、次に
スパッタガスを、窒素を含むスパッタガスに切り替えて同じシリコンターゲットを用いて
窒化シリコン層を成膜する。酸化シリコン層と窒化シリコン層とを大気に曝露せずに連続
して形成することができるため、酸化シリコン層表面に水素や水分などの不純物が吸着す
ることを防止できる。なお、保護絶縁層３９６として酸化シリコン層を形成し、絶縁層３
９８として窒化シリコン層を積層した後、酸化物半導体層中に含まれる水素もしくは水分
を酸化物絶縁層に拡散させるための加熱処理（温度１００℃ないし４００℃）を行うこと
がさらに好ましい。
コン層を形成する場合、酸化シリコン層と窒化シリコン層を同じ処理室において、共通の
シリコンターゲットを用いて成膜することができる。先に酸素を含むスパッタガスを導入
して、処理室内に装着されたシリコンターゲットを用いて酸化シリコン層を形成し、次に
スパッタガスを、窒素を含むスパッタガスに切り替えて同じシリコンターゲットを用いて
窒化シリコン層を成膜する。酸化シリコン層と窒化シリコン層とを大気に曝露せずに連続
して形成することができるため、酸化シリコン層表面に水素や水分などの不純物が吸着す
ることを防止できる。なお、保護絶縁層３９６として酸化シリコン層を形成し、絶縁層３
９８として窒化シリコン層を積層した後、酸化物半導体層中に含まれる水素もしくは水分
を酸化物絶縁層に拡散させるための加熱処理（温度１００℃ないし４００℃）を行うこと
がさらに好ましい。
保護絶縁層３９６の形成後、さらに大気中、１００℃以上２００℃以下、１時間以上３
０時間以下での加熱処理を行ってもよい。この加熱処理は一定の加熱温度を保持して加熱
してもよいし、室温から、１００℃以上２００℃以下の加熱温度への昇温と、加熱温度か
ら室温までの降温を複数回くりかえして行ってもよい。また、この加熱処理を、酸化物絶
縁層の形成前に、減圧下で行ってもよい。減圧下で加熱処理を行うと、加熱時間を短縮す
ることができる。
０時間以下での加熱処理を行ってもよい。この加熱処理は一定の加熱温度を保持して加熱
してもよいし、室温から、１００℃以上２００℃以下の加熱温度への昇温と、加熱温度か
ら室温までの降温を複数回くりかえして行ってもよい。また、この加熱処理を、酸化物絶
縁層の形成前に、減圧下で行ってもよい。減圧下で加熱処理を行うと、加熱時間を短縮す
ることができる。
上記の工程は、４００℃以下の温度で行われるため、厚さが１ｍｍ以下で、一辺が１ｍ
を超えるガラス基板を用いる製造工程にも適用することができる。また、４００℃以下の
処理温度で全ての工程を行うことができるので、表示パネルを製造するためのエネルギー
消費を低減することができる。
を超えるガラス基板を用いる製造工程にも適用することができる。また、４００℃以下の
処理温度で全ての工程を行うことができるので、表示パネルを製造するためのエネルギー
消費を低減することができる。
以上のように、真性または実質的に真性な酸化物半導体を用いたトランジスタを作製す
ることができる。
ることができる。
（実施の形態４）
本実施の形態では、真性または実質的に真性な酸化物半導体を用いたトランジスタの構
造およびその作製方法の一例について説明する。
本実施の形態では、真性または実質的に真性な酸化物半導体を用いたトランジスタの構
造およびその作製方法の一例について説明する。
図９（Ａ）−（Ｄ）にトランジスタの構造およびその作製方法の一例を示す。図９（Ｄ）
に示すトランジスタ３６０は、チャネル保護型（チャネルストップ型ともいう）と呼ばれ
るボトムゲート構造の一つであり逆スタガ型のトランジスタともいう。このトランジスタ
３６０を、実施の形態１で説明したトランジスタ等に用いることができる。なお、トラン
ジスタ３６０はシングルゲート構造のトランジスタを示しているが、本発明はこの構成に
限定されるものではなく、ゲート電極を複数有し、チャネル形成領域を複数有するマルチ
ゲート構造のトランジスタとしてもよい。
に示すトランジスタ３６０は、チャネル保護型（チャネルストップ型ともいう）と呼ばれ
るボトムゲート構造の一つであり逆スタガ型のトランジスタともいう。このトランジスタ
３６０を、実施の形態１で説明したトランジスタ等に用いることができる。なお、トラン
ジスタ３６０はシングルゲート構造のトランジスタを示しているが、本発明はこの構成に
限定されるものではなく、ゲート電極を複数有し、チャネル形成領域を複数有するマルチ
ゲート構造のトランジスタとしてもよい。
以下、図９（Ａ）−（Ｄ）に基づいて、基板３２０上にトランジスタ３６０を作製する
工程について説明する。
工程について説明する。
まず、基板３２０上に導電膜を形成した後、第１のフォトリソグラフィ工程によりゲー
ト電極３６１を形成する。基板３２０の材料については、上記実施の形態で説明した基板
３９４と同様のものを採用することができる。また、ゲート電極３６１の材料や成膜方法
等は、上記実施の形態で説明したゲート電極３９１と同様のものを採用することができる
。
ト電極３６１を形成する。基板３２０の材料については、上記実施の形態で説明した基板
３９４と同様のものを採用することができる。また、ゲート電極３６１の材料や成膜方法
等は、上記実施の形態で説明したゲート電極３９１と同様のものを採用することができる
。
次に、ゲート電極３６１上にゲート絶縁層３２２を形成する。ゲート絶縁層３２２の材
料については、上記実施の形態で説明したゲート絶縁層３９７と同様のものを採用するこ
とができる。本実施の形態では、ゲート絶縁層３２２としてプラズマＣＶＤ法により膜厚
１００ｎｍ以下の酸化窒化珪素層を形成する。
料については、上記実施の形態で説明したゲート絶縁層３９７と同様のものを採用するこ
とができる。本実施の形態では、ゲート絶縁層３２２としてプラズマＣＶＤ法により膜厚
１００ｎｍ以下の酸化窒化珪素層を形成する。
次に、ゲート絶縁層３２２上に、膜厚２ｎｍ以上２００ｎｍ以下の酸化物半導体層を形
成し、第２のフォトリソグラフィ工程により島状の酸化物半導体層３３２に加工する。島
状の酸化物半導体層の材料や成膜方法、加工方法等は、上記実施の形態で説明した島状の
酸化物半導体層３９９と同様のものを採用することができる。本実施の形態では、酸化物
半導体層としてＩｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体ターゲットを用いてスパッタリン
グ法により成膜する。
成し、第２のフォトリソグラフィ工程により島状の酸化物半導体層３３２に加工する。島
状の酸化物半導体層の材料や成膜方法、加工方法等は、上記実施の形態で説明した島状の
酸化物半導体層３９９と同様のものを採用することができる。本実施の形態では、酸化物
半導体層としてＩｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体ターゲットを用いてスパッタリン
グ法により成膜する。
次に、酸化物半導体層３３２の脱水化または脱水素化を行う。脱水化または脱水素化を
行う第１の加熱処理の温度は、４００℃以上７５０℃以下、好ましくは４００℃以上基板
の歪み点未満とする。ここでは、加熱処理装置の一つである電気炉に基板を導入し、酸化
物半導体層３３２に対して窒素雰囲気下４５０℃において１時間の加熱処理を行う（図９
（Ａ）参照）。なお、この工程によって、酸化物半導体層３３２に酸素欠損が生じ、低抵
抗化する。
行う第１の加熱処理の温度は、４００℃以上７５０℃以下、好ましくは４００℃以上基板
の歪み点未満とする。ここでは、加熱処理装置の一つである電気炉に基板を導入し、酸化
物半導体層３３２に対して窒素雰囲気下４５０℃において１時間の加熱処理を行う（図９
（Ａ）参照）。なお、この工程によって、酸化物半導体層３３２に酸素欠損が生じ、低抵
抗化する。
次に、Ｎ２Ｏ、Ｎ２、またはＡｒなどのガスを用いたプラズマ処理を行う。このプラズ
マ処理によって露出している酸化物半導体層の表面に付着した吸着水などを除去する。ま
たは、酸素とアルゴンの混合ガスを用いてプラズマ処理を行ってもよい。
マ処理によって露出している酸化物半導体層の表面に付着した吸着水などを除去する。ま
たは、酸素とアルゴンの混合ガスを用いてプラズマ処理を行ってもよい。
次に、ゲート絶縁層３２２、および酸化物半導体層３３２上に、酸化物絶縁層を形成し
た後、第３のフォトリソグラフィ工程によりレジストマスクを形成し、選択的にエッチン
グを行って酸化物絶縁層３６６を形成した後、レジストマスクを除去する。
た後、第３のフォトリソグラフィ工程によりレジストマスクを形成し、選択的にエッチン
グを行って酸化物絶縁層３６６を形成した後、レジストマスクを除去する。
本実施の形態では、酸化物絶縁層３６６として、膜厚２００ｎｍの酸化シリコン膜をス
パッタリング法により成膜する。成膜時の基板温度は、室温以上３００℃以下とすればよ
く、本実施の形態では１００℃とする。酸化シリコン膜のスパッタリング法による成膜は
、希ガス（代表的にはアルゴン）雰囲気下、酸素雰囲気下、または希ガス（代表的にはア
ルゴン）および酸素混合雰囲気下において行うことができる。また、ターゲットとして酸
化シリコンターゲットまたはシリコンターゲットを用いることができる。例えば、シリコ
ンターゲットを用いて、酸素および窒素混合雰囲気下でスパッタリング法により酸化シリ
コンを形成することができる。酸化物半導体層３３２に接して形成する酸化物絶縁層３６
６としては、酸化シリコン以外にも、水分や、水素イオンや、ＯＨ−などの不純物を含ま
ず、これらが外部から侵入することをブロックする無機絶縁膜を用いることができる。代
表的には、酸化シリコン膜、酸化窒化シリコン膜、酸化アルミニウム膜、または酸化窒化
アルミニウム膜などを用いることができる。
パッタリング法により成膜する。成膜時の基板温度は、室温以上３００℃以下とすればよ
く、本実施の形態では１００℃とする。酸化シリコン膜のスパッタリング法による成膜は
、希ガス（代表的にはアルゴン）雰囲気下、酸素雰囲気下、または希ガス（代表的にはア
ルゴン）および酸素混合雰囲気下において行うことができる。また、ターゲットとして酸
化シリコンターゲットまたはシリコンターゲットを用いることができる。例えば、シリコ
ンターゲットを用いて、酸素および窒素混合雰囲気下でスパッタリング法により酸化シリ
コンを形成することができる。酸化物半導体層３３２に接して形成する酸化物絶縁層３６
６としては、酸化シリコン以外にも、水分や、水素イオンや、ＯＨ−などの不純物を含ま
ず、これらが外部から侵入することをブロックする無機絶縁膜を用いることができる。代
表的には、酸化シリコン膜、酸化窒化シリコン膜、酸化アルミニウム膜、または酸化窒化
アルミニウム膜などを用いることができる。
このとき、酸化物半導体層３３２および酸化物絶縁層３６６に水素、水酸基または水分
が含まれないようにするため、処理室内の残留水分を除去しつつ酸化物絶縁層３６６を成
膜することが好ましい。なお、処理室内の残留水分の除去方法については、他の実施の形
態で説明した方法を用いることができる。
が含まれないようにするため、処理室内の残留水分を除去しつつ酸化物絶縁層３６６を成
膜することが好ましい。なお、処理室内の残留水分の除去方法については、他の実施の形
態で説明した方法を用いることができる。
次に、不活性ガス雰囲気下、または酸素ガス雰囲気下で第２の加熱処理（好ましくは２
００℃以上４００℃以下、例えば２５０℃以上３５０℃以下）を行うことが好ましい。例
えば、窒素雰囲気下で２５０℃、１時間の第２の加熱処理を行う。第２の加熱処理を行う
と、酸化物半導体層の一部（チャネル形成領域）が酸化物絶縁層３６６と接した状態で加
熱される。このとき、酸化物絶縁層３６６で覆われている領域では、酸化物絶縁層から酸
素が供給されるため、高抵抗化する。
００℃以上４００℃以下、例えば２５０℃以上３５０℃以下）を行うことが好ましい。例
えば、窒素雰囲気下で２５０℃、１時間の第２の加熱処理を行う。第２の加熱処理を行う
と、酸化物半導体層の一部（チャネル形成領域）が酸化物絶縁層３６６と接した状態で加
熱される。このとき、酸化物絶縁層３６６で覆われている領域では、酸化物絶縁層から酸
素が供給されるため、高抵抗化する。
一方、酸化物絶縁層３６６によって覆われていない領域の、露出された酸化物半導体層
３３２は、窒素、不活性ガス雰囲気下、または減圧下で加熱処理を行うと、酸素欠損のた
め、さらに低抵抗化することができる。
３３２は、窒素、不活性ガス雰囲気下、または減圧下で加熱処理を行うと、酸素欠損のた
め、さらに低抵抗化することができる。
すなわち、第２の加熱処理により、酸化物半導体層３３２は、抵抗の異なる領域（図９
（Ｂ）においては斜線領域および白地領域で示す）を有する酸化物半導体層３６２となる
。
（Ｂ）においては斜線領域および白地領域で示す）を有する酸化物半導体層３６２となる
。
次に、ゲート絶縁層３２２、酸化物半導体層３６２、および酸化物絶縁層３６６上に、
導電膜を形成した後、第４のフォトリソグラフィ工程によりレジストマスクを形成し、選
択的にエッチングを行って第１の電極３６５ａ、第２の電極３６５ｂを形成した後、レジ
ストマスクを除去する（図９（Ｃ）参照）。
導電膜を形成した後、第４のフォトリソグラフィ工程によりレジストマスクを形成し、選
択的にエッチングを行って第１の電極３６５ａ、第２の電極３６５ｂを形成した後、レジ
ストマスクを除去する（図９（Ｃ）参照）。
第１の電極３６５ａ、第２の電極３６５ｂの材料としては、アルミニウム、クロム、銅
、タンタル、チタン、モリブデン、タングステンから選ばれた元素、またはこれらの元素
を成分とする合金か、これらの元素を組み合わせた合金等が挙げられる。また、金属導電
膜は、単層構造でもよいし、２層以上の積層構造としてもよい。
、タンタル、チタン、モリブデン、タングステンから選ばれた元素、またはこれらの元素
を成分とする合金か、これらの元素を組み合わせた合金等が挙げられる。また、金属導電
膜は、単層構造でもよいし、２層以上の積層構造としてもよい。
以上の工程を経ることによって、成膜後の酸化物半導体層に対して脱水化または脱水素
化のための加熱処理を行って低抵抗化した後、酸化物半導体層の一部を選択的に酸素過剰
な状態とする。その結果、ゲート電極３６１と重なるチャネル形成領域３６３は、真性ま
たは実質的に真性となり、第１の電極３６５ａに重なる低抵抗領域３６４ａと、第２の電
極３６５ｂに重なる低抵抗領域３６４ｂとが自己整合的に形成される。以上の工程により
、トランジスタ３６０が形成される。
化のための加熱処理を行って低抵抗化した後、酸化物半導体層の一部を選択的に酸素過剰
な状態とする。その結果、ゲート電極３６１と重なるチャネル形成領域３６３は、真性ま
たは実質的に真性となり、第１の電極３６５ａに重なる低抵抗領域３６４ａと、第２の電
極３６５ｂに重なる低抵抗領域３６４ｂとが自己整合的に形成される。以上の工程により
、トランジスタ３６０が形成される。
さらに大気中、１００℃以上２００℃以下、１時間以上３０時間以下での加熱処理を行
ってもよい。本実施の形態では１５０℃で１０時間加熱処理を行う。この加熱処理は一定
の加熱温度を保持して加熱してもよいし、室温から、１００℃以上２００℃の加熱温度へ
の昇温と、加熱温度から室温までの降温を複数回くりかえして行ってもよい。また、この
加熱処理を、酸化物絶縁層の形成前に、減圧下で行ってもよい。減圧下で加熱処理を行う
と、加熱時間を短縮することができる。この加熱処理によって、酸化物半導体層に残存す
る微量の水素が酸化物絶縁層中にとりこまれ、真性または実質的に真性な酸化物半導体層
を得ることができる。
ってもよい。本実施の形態では１５０℃で１０時間加熱処理を行う。この加熱処理は一定
の加熱温度を保持して加熱してもよいし、室温から、１００℃以上２００℃の加熱温度へ
の昇温と、加熱温度から室温までの降温を複数回くりかえして行ってもよい。また、この
加熱処理を、酸化物絶縁層の形成前に、減圧下で行ってもよい。減圧下で加熱処理を行う
と、加熱時間を短縮することができる。この加熱処理によって、酸化物半導体層に残存す
る微量の水素が酸化物絶縁層中にとりこまれ、真性または実質的に真性な酸化物半導体層
を得ることができる。
なお、第２の電極３６５ｂ（および第１の電極３６５ａ）と重畳した酸化物半導体層に
おいて低抵抗領域３６４ｂ（および低抵抗領域３６４ａ）を形成することにより、トラン
ジスタの信頼性の向上を図ることができる。具体的には、低抵抗領域３６４ｂを形成する
ことで、第２の電極３６５ｂから低抵抗領域３６４ｂ、チャネル形成領域３６３にかけて
、導電性を段階的に変化させうるような構造とすることができる。そのため、第２の電極
３６５ｂに高電源電位ＶＤＤを供給する配線に接続して動作させる場合、ゲート電極３６
１と第２の電極３６５ｂとの間に高電界が印加されても低抵抗領域がバッファとなり局所
的な高電界が印加されず、トランジスタの耐圧を向上させた構成とすることができる。
おいて低抵抗領域３６４ｂ（および低抵抗領域３６４ａ）を形成することにより、トラン
ジスタの信頼性の向上を図ることができる。具体的には、低抵抗領域３６４ｂを形成する
ことで、第２の電極３６５ｂから低抵抗領域３６４ｂ、チャネル形成領域３６３にかけて
、導電性を段階的に変化させうるような構造とすることができる。そのため、第２の電極
３６５ｂに高電源電位ＶＤＤを供給する配線に接続して動作させる場合、ゲート電極３６
１と第２の電極３６５ｂとの間に高電界が印加されても低抵抗領域がバッファとなり局所
的な高電界が印加されず、トランジスタの耐圧を向上させた構成とすることができる。
次に、第１の電極３６５ａ、第２の電極３６５ｂ、酸化物絶縁層３６６上に保護絶縁層
３２３を形成する。本実施の形態では、保護絶縁層３２３を、窒化珪素膜を用いて形成す
る（図９（Ｄ）参照）。
３２３を形成する。本実施の形態では、保護絶縁層３２３を、窒化珪素膜を用いて形成す
る（図９（Ｄ）参照）。
以上のように、真性または実質的に真性な酸化物半導体を用いたトランジスタを作製す
ることができる。
ることができる。
本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態５）
本実施の形態は、真性または実質的に真性な酸化物半導体を用いたトランジスタの構造
およびその作製方法の一例を示す。本実施の形態で示すトランジスタ３５０は、実施の形
態１のトランジスタ等に用いることができる。
本実施の形態は、真性または実質的に真性な酸化物半導体を用いたトランジスタの構造
およびその作製方法の一例を示す。本実施の形態で示すトランジスタ３５０は、実施の形
態１のトランジスタ等に用いることができる。
図１０（Ｄ）に示すトランジスタ３５０はシングルゲート構造のトランジスタを示して
いるが、本発明はこの構成に限定されるものではなく、ゲート電極を複数有し、チャネル
形成領域を複数有するマルチゲート構造のトランジスタとしてもよい。
いるが、本発明はこの構成に限定されるものではなく、ゲート電極を複数有し、チャネル
形成領域を複数有するマルチゲート構造のトランジスタとしてもよい。
以下、図１０（Ａ）−（Ｄ）に基づいて、基板３４０上にトランジスタ３５０を作製す
る方法を説明する。
る方法を説明する。
まず、基板３４０上に導電膜を形成した後、第１のフォトリソグラフィ工程によりゲー
ト電極３５１を形成する。本実施の形態では、ゲート電極３５１として、膜厚１５０ｎｍ
のタングステン膜を、スパッタリング法を用いて形成する。
ト電極３５１を形成する。本実施の形態では、ゲート電極３５１として、膜厚１５０ｎｍ
のタングステン膜を、スパッタリング法を用いて形成する。
次に、ゲート電極３５１上にゲート絶縁層３４２を形成する。本実施の形態では、ゲー
ト絶縁層３４２としてプラズマＣＶＤ法により膜厚１００ｎｍ以下の酸化窒化珪素膜を形
成する。
ト絶縁層３４２としてプラズマＣＶＤ法により膜厚１００ｎｍ以下の酸化窒化珪素膜を形
成する。
次に、ゲート絶縁層３４２に導電膜を形成し、第２のフォトリソグラフィ工程により導
電膜上にレジストマスクを形成し、選択的にエッチングを行って第１の電極３５５ａ、第
２の電極３５５ｂを形成した後、レジストマスクを除去する（図１０（Ａ）参照）。
電膜上にレジストマスクを形成し、選択的にエッチングを行って第１の電極３５５ａ、第
２の電極３５５ｂを形成した後、レジストマスクを除去する（図１０（Ａ）参照）。
次に酸化物半導体層３４５を形成する（図１０（Ｂ）参照）。本実施の形態では、酸化
物半導体層３４５としてＩｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体ターゲットを用いてスパ
ッタリング法により成膜する。続いて、酸化物半導体層３４５を第３のフォトリソグラフ
ィ工程により島状の酸化物半導体層に加工する。
物半導体層３４５としてＩｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体ターゲットを用いてスパ
ッタリング法により成膜する。続いて、酸化物半導体層３４５を第３のフォトリソグラフ
ィ工程により島状の酸化物半導体層に加工する。
酸化物半導体層３４５を成膜する工程においては、処理室内の残留水分を除去しつつ酸
化物半導体層３４５を成膜することにより、酸化物半導体層３４５に水素、水酸基または
水分が含まれないようにすることが好ましい。処理室内の残留水分の除去方法については
、他の実施の形態で説明した方法を用いることができる。
化物半導体層３４５を成膜することにより、酸化物半導体層３４５に水素、水酸基または
水分が含まれないようにすることが好ましい。処理室内の残留水分の除去方法については
、他の実施の形態で説明した方法を用いることができる。
次に、酸化物半導体層の脱水化または脱水素化を行うために、第１の加熱処理を行う。
第１の加熱処理の温度は、４００℃以上７５０℃以下、好ましくは４００℃以上基板の歪
み点未満とする。ここでは、加熱処理装置の一つである電気炉に基板を導入し、酸化物半
導体層に対して窒素雰囲気下４５０℃において１時間の加熱処理を行った後、大気に触れ
ることなく、酸化物半導体層への水や水素の再混入を防ぎ、酸化物半導体層３４６を得る
（図１０（Ｃ）参照）。
第１の加熱処理の温度は、４００℃以上７５０℃以下、好ましくは４００℃以上基板の歪
み点未満とする。ここでは、加熱処理装置の一つである電気炉に基板を導入し、酸化物半
導体層に対して窒素雰囲気下４５０℃において１時間の加熱処理を行った後、大気に触れ
ることなく、酸化物半導体層への水や水素の再混入を防ぎ、酸化物半導体層３４６を得る
（図１０（Ｃ）参照）。
また、第１の加熱処理として、６５０℃〜７００℃の高温に加熱した不活性ガス中に基
板を移動させて入れ、数分間加熱した後、基板を移動させて高温に加熱した不活性ガス中
から出すＧＲＴＡを行ってもよい。
板を移動させて入れ、数分間加熱した後、基板を移動させて高温に加熱した不活性ガス中
から出すＧＲＴＡを行ってもよい。
次に、酸化物半導体層３４６に接する酸化物絶縁層３５６を形成する。酸化物絶縁層３
５６は、少なくとも１ｎｍ以上の膜厚とし、酸化物絶縁層３５６に水、水素等の不純物を
混入させない方法（例えば、スパッタリング法）を適宜用いて形成することができる。酸
化物絶縁層３５６に水素が含まれると、その水素の酸化物半導体層への侵入、または水素
による酸化物半導体層中の酸素を引き抜きが生じ、酸化物半導体層のバックチャネルが低
抵抗化（Ｎ型化）してしまい、寄生チャネルが形成されるおそれがある。このため、酸化
物絶縁層３５６はできるだけ水素を含まない膜になるような成膜方法を用いることが重要
である。
５６は、少なくとも１ｎｍ以上の膜厚とし、酸化物絶縁層３５６に水、水素等の不純物を
混入させない方法（例えば、スパッタリング法）を適宜用いて形成することができる。酸
化物絶縁層３５６に水素が含まれると、その水素の酸化物半導体層への侵入、または水素
による酸化物半導体層中の酸素を引き抜きが生じ、酸化物半導体層のバックチャネルが低
抵抗化（Ｎ型化）してしまい、寄生チャネルが形成されるおそれがある。このため、酸化
物絶縁層３５６はできるだけ水素を含まない膜になるような成膜方法を用いることが重要
である。
なお、酸化物絶縁層３５６の材料や成膜方法等については、上記実施の形態における保
護絶縁層３９６と同様のものを採用することができる。
護絶縁層３９６と同様のものを採用することができる。
次に、不活性ガス雰囲気下、または酸素ガス雰囲気下で第２の加熱処理（好ましくは２
００℃以上４００℃以下、例えば２５０℃以上３５０℃以下）を行う。例えば、窒素雰囲
気下で２５０℃、１時間の第２の加熱処理を行う。第２の加熱処理を行うと、酸化物半導
体層の一部が酸化物絶縁層３５６と接した状態で加熱される。
００℃以上４００℃以下、例えば２５０℃以上３５０℃以下）を行う。例えば、窒素雰囲
気下で２５０℃、１時間の第２の加熱処理を行う。第２の加熱処理を行うと、酸化物半導
体層の一部が酸化物絶縁層３５６と接した状態で加熱される。
以上の工程を経ることによって、第１の加熱処理の際に脱水化または脱水素化のために
低抵抗化した酸化物半導体層が、酸素過剰な状態となる。その結果、真性または実質的に
真性な酸化物半導体層３５２が形成される。以上の工程により、トランジスタ３５０が形
成される。
低抵抗化した酸化物半導体層が、酸素過剰な状態となる。その結果、真性または実質的に
真性な酸化物半導体層３５２が形成される。以上の工程により、トランジスタ３５０が形
成される。
さらに大気中、１００℃以上２００℃以下、１時間以上３０時間以下での加熱処理を行
ってもよい。本実施の形態では１５０℃で１０時間加熱処理を行う。この加熱処理は一定
の加熱温度を保持して加熱してもよいし、室温から、１００℃以上２００℃の加熱温度へ
の昇温と、加熱温度から室温までの降温を複数回くりかえして行ってもよい。また、この
加熱処理を、酸化物絶縁層の形成前に、減圧下で行ってもよい。減圧下で加熱処理を行う
と、加熱時間を短縮することができる。この加熱処理によって、酸化物半導体層に残存す
る微量の水素が酸化物絶縁層中にとりこまれ、ノーマリーオフとなるトランジスタを得る
ことができる。よって表示装置の信頼性を向上できる。
ってもよい。本実施の形態では１５０℃で１０時間加熱処理を行う。この加熱処理は一定
の加熱温度を保持して加熱してもよいし、室温から、１００℃以上２００℃の加熱温度へ
の昇温と、加熱温度から室温までの降温を複数回くりかえして行ってもよい。また、この
加熱処理を、酸化物絶縁層の形成前に、減圧下で行ってもよい。減圧下で加熱処理を行う
と、加熱時間を短縮することができる。この加熱処理によって、酸化物半導体層に残存す
る微量の水素が酸化物絶縁層中にとりこまれ、ノーマリーオフとなるトランジスタを得る
ことができる。よって表示装置の信頼性を向上できる。
なお、酸化物絶縁層３５６上に絶縁層をさらに設けてもよい。本実施の形態では、酸化
物絶縁層３５６上に絶縁層３４３を形成する（図１０（Ｄ）参照）。絶縁層３４３の材料
や成膜方法等については、上記実施の形態における絶縁層３９８と同様のものを採用する
ことができる。
物絶縁層３５６上に絶縁層３４３を形成する（図１０（Ｄ）参照）。絶縁層３４３の材料
や成膜方法等については、上記実施の形態における絶縁層３９８と同様のものを採用する
ことができる。
また、絶縁層３４３上の表面を平坦化する目的で、平坦化絶縁層を設けてもよい。
以上のような方法により、真性または実質的に真性な酸化物半導体を用いたトランジス
タを作製することができる。
タを作製することができる。
１０，２０ ソース信号線
３０ ゲート信号線
４０ トランジスタ
５０ 保持容量
５１，５２ 寄生容量
６０ 容量線
７０ 画素電極
３０ ゲート信号線
４０ トランジスタ
５０ 保持容量
５１，５２ 寄生容量
６０ 容量線
７０ 画素電極
Claims (1)
- 第１の信号線と、
第２の信号線と、
第３の信号線と、
トランジスタと、
画素電極と、を有し、
前記第２の信号線は、前記第１の信号線と隣接しており、
前記第３の信号線は、前記第１の信号線および前記第２の信号線と交差しており、
前記トランジスタは、ゲート電極と、ゲート絶縁層と、酸化物半導体層と、酸化物絶縁層と、ソース電極と、ドレイン電極と、を有し、
前記ゲート絶縁層は、酸化シリコン層を有し、
前記酸化物半導体層は、前記酸化シリコン層と接する領域を有し、
前記酸化物半導体層は、前記酸化物絶縁層と接する第１の領域を有し、
前記酸化物半導体層は、前記ソース電極および前記ドレイン電極と接する第２の領域を有し、
前記第２の領域は、前記第１の領域よりも低抵抗であり、
前記トランジスタは、前記第１の信号線と、前記第３の信号線と、前記画素電極と、電気的に接続しており、
前記画素電極と前記第１の信号線とが重畳する第３の領域の面積と、前記画素電極と前記第２の信号線とが重畳する第４の領域の面積とは、略等しい表示装置。
Applications Claiming Priority (2)
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| JP2009292851 | 2009-12-24 |
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| JP2020082996A Withdrawn JP2020144393A (ja) | 2009-12-24 | 2020-05-11 | 表示装置 |
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