JP2015130453A - 薄膜トランジスタ、表示装置および電子機器 - Google Patents

Abstract

【課題】歩留まりを向上させると共に高精細化を実現することが可能な薄膜トランジスタおよび表示装置を提供する。
【解決手段】表示装置では、各画素の薄膜トランジスタが、第１電極と、第１電極上に第１絶縁膜を間にして形成された半導体層と、半導体層上に第２絶縁膜を間にして設けられた第２電極と、第１絶縁膜または第２絶縁膜を貫通する層間接続用の貫通孔とを備え、貫通孔は、第１電極から離間して設けられている。
【選択図】図４

Description

本発明は、例えば酸化物半導体を用いた薄膜トランジスタ、およびこの薄膜トランジスタを有する表示装置ならびに電子機器に関する。

有機電界発光装置などの表示装置では、画素回路における能動素子として、薄膜トランジスタ（ＴＦＴ：Thin Film Transistor）が用いられる。

薄膜トランジスタでは、例えばゲート電極と、半導体層と、ソース電極（あるいはドレイン電極）とが、互いに異なる層に絶縁膜を介して形成されている。ソース電極およびドレイン電極とは、半導体層に電気的に接続される。

ところが、上記のような素子構造では、製造プロセスにおいて、ソース電極あるいはドレイン電極と半導体層との接続部分に起因して電気的短絡（ショート）が生じ易く、歩留まりが低下する。

そこで、例えば特許文献１には、画素回路において、予め１つの配線を複数本に分岐させて設け（バイパス配線を設け）、ショートが発生した場合に容易にリペアを行う手法が提案されている。

特開２００９−１３４２３３号公報

しかしながら、上記特許文献１の手法では、配線のレイアウト面積が増大し、高精細化に対応しにくい。

本開示はかかる問題点に鑑みてなされたもので、その目的は、歩留まりを向上させると共に高精細化を実現することが可能な薄膜トランジスタおよび表示装置ならびに電子機器を提供することにある。

本開示の薄膜トランジスタは、第１電極と、第１電極上に第１絶縁膜を間にして形成された半導体層と、半導体層上に第２絶縁膜を間にして設けられた第２電極と、第１絶縁膜または第２絶縁膜を貫通する層間接続用の貫通孔とを備え、貫通孔は、第１電極から離間して設けられている。

本開示の薄膜トランジスタでは、第１電極上に第１絶縁膜を間にして半導体層が形成され、半導体層上には第２絶縁膜を間にして第２電極が設けられている。第１絶縁膜または第２絶縁膜を貫通する層間接続用の貫通孔が、第１電極から離間して設けられている。これにより、貫通孔を形成する際に、例えば第１電極の端部付近において亀裂が生じにくい。よって、例えば第１電極と、他の電極（あるいは他の配線）との電気的短絡の発生が抑制される。

本開示の表示装置は、上記本開示の薄膜トランジスタと、発光素子または表示素子とを含む画素を有するものである。

本開示の電子機器は、上記本開示の表示装置を備えたものである。

本開示の薄膜トランジスタ、表示装置および電子機器では、第１電極上に第１絶縁膜を間にして半導体層が設けられ、半導体層上には第２絶縁膜を間にして第２電極が設けられる。第１絶縁膜または第２絶縁膜を貫通する層間接続用の貫通孔が、第１電極から離間して設けられるようにしたので、貫通孔に起因する電気的短絡の発生を抑制できる。即ち、貫通孔の位置を第１電極付近から離れた位置にシフトすることで、例えば電気的短絡箇所を迂回するようなリペア用の配線を新たに設ける必要がなくなる。よって、歩留まりを向上させると共に高精細化を実現することが可能となる。

尚、上記内容は本開示の一例である。本開示の効果は、上述したものに限らず、他の異なる効果であってもよいし、更に他の効果を含んでいてもよい。

本開示の第１の実施の形態に係る表示装置の全体構成を表す機能ブロック図である。 図１に示した各画素の構成を表す等価回路図である。 図２に示した薄膜トランジスタ（書き込みトランジスタ）の構成を表す断面図である。 図２に示した薄膜トランジスタ（書き込みトランジスタ）、走査線および信号線のレイアウトの一例を表す平面模式図である。 画素の表示駆動動作を説明するためのタイミング図である。 比較例における書き込みトランジスタ、走査線および信号線のレイアウトを表す平面模式図である。 図６に示したレイアウトによって生じる作用を説明するための断面模式図である。 変形例１に係る薄膜トランジスタ（書き込みトランジスタ）の構成を表す断面図である。 図２に示した薄膜トランジスタ（書き込みトランジスタ）、走査線および信号線のレイアウトの一例を表す平面模式図である。 変形例２に係る薄膜トランジスタ（書き込みトランジスタ）、走査線および信号線のレイアウトの一例を表す平面模式図である。 本開示の第２の実施の形態に係る薄膜トランジスタ（書き込みトランジスタ）の構成を表す断面図である。 図１１に示した薄膜トランジスタ（書き込みトランジスタ）、走査線および信号線のレイアウトの一例を表す平面模式図である。 図１に示した表示装置を含むモジュールの概略構成を表す平面図である。 図１に示した表示装置の適用例の外観を表す斜視図である。

以下、本発明の実施の形態について、図面を参照して詳細に説明する。尚、説明は以下の順序で行う。
１．第１の実施の形態（各画素のトランジスタの半導体層を信号線まで延在させて層間接続させると共に、第２電極が走査線に導通する有機電界発光装置の例）
２．変形例１（第２電極の他のレイアウト例）
３．変形例２（複数のコンタクト部を第１電極から離間させた例）
４．第２の実施の形態（各画素のトランジスタの半導体層を信号線まで延在させて層間接続させると共に、第２電極が信号線に導通する有機電界発光装置の例）
５．モジュールおよび適用例

＜第１の実施の形態＞
［構成］
図１は、本開示の第１の実施の形態に係る表示装置（表示装置１）の概略構成をブロック図で表したものである。この表示装置１は、表示パネル１０と駆動回路２０とを備えている。ここでは、表示装置１の一例として、例えば有機電界発光（ＥＬ：Electro Luminescence）装置を例に挙げて説明する。但し、本開示の表示装置は、この有機電界発光装置に限らず、他の表示装置、例えば液晶表示装置、電気泳動表示装置などであってもよい。

表示パネル１０は、外部から入力される映像信号２０Ａおよび同期信号２０Ｂに基づいて、アクティブマトリクス駆動により画像表示を行うものであり、画素アレイ部１３を有している。画素アレイ部１３では、複数の画素１１がマトリクス状に配置されている。各画素１１は、例えば赤（Ｒ）、緑（Ｇ）、青（Ｂ）および白（Ｗ）の画素のいずれかであり、有機電界発光素子（後述の有機ＥＬ素子１２）を含んで構成されている。

画素アレイ部１３は、例えば行方向に沿って設けられた複数の走査線ＷＳＬと、例えば列方向に沿って設けられた複数の信号線ＤＴＬ（第１の配線層）と、走査線ＷＳＬ（第２の配線層）に沿って設けられた電源線ＤＳＬとを有している。これらの走査線ＷＳＬ、信号線ＤＴＬおよび電源線ＤＳＬの一端はそれぞれ、駆動回路２０に接続されている。各画素１１は、各走査線ＷＳＬと各信号線ＤＴＬとの交差部に対応して、配置されている。

図２は、画素１１の回路構成の一例を表したものである。画素１１は、いわゆる「２Ｔｒ２Ｃ」の回路構成を有し、有機ＥＬ素子１２（発光素子）と、書き込み用（サンプリング用）のトランジスタＴｒ１と、駆動用のトランジスタＴｒ２と、２つの保持容量素子Ｃｓ１，Ｃｓ２とを備えている。トランジスタＴｒ１，Ｔｒ２はそれぞれ、例えばｎチャネルＭＯＳ（Metal Oxide Semiconductor）型の薄膜トランジスタである。尚、薄膜トランジスタの素子構造は特に限定されるものではなく、例えば逆スタガー構造（いわゆるボトムゲート型）であってもよいし、スタガー構造（いわゆるトップゲート型）であってもよい。保持容量素子Ｃｓ２は、例えば閾値電圧補正のために補助的に設けられるものである。この保持容量素子Ｃｓ２は設けられていなくともよく、いわゆる「２Ｔｒ１Ｃ」の構成であってもよい。

画素１１では、例えば、トランジスタＴｒ１のゲート電極（後述の第１電極１１１に相当）が走査線ＷＳＬに接続され、例えばドレイン電極（後述の半導体層１１３に相当）が信号線ＤＴＬに接続されている。トランジスタＴｒ１のソース電極（後述の第２電極１１５Ａに相当）は、例えばトランジスタＴｒ２のゲート電極と、保持容量素子Ｃｓ１の一端とに接続されている。トランジスタＴｒ２の例えばドレイン電極は電源線ＤＳＬに接続されており、例えばソース電極は、保持容量素子Ｃｓ１の他端と、有機ＥＬ素子１２のアノードと、保持容量素子Ｃｓ２の一端とに接続されている。有機ＥＬ素子１２のカソードと保持容量素子Ｃｓ２の他端とは、固定電位に設定されており、ここでは例えばグランド線ＧＮＤに接続されている。尚、トランジスタＴｒ１の詳細な構成については、後述する。

駆動回路２０は、画素アレイ部１３の表示駆動を行うものである。具体的には、画素アレイ部１３における複数の画素１１を順次選択しつつ、選択された画素１１に対し、映像信号２０Ａに基づく映像信号電圧を書き込むことにより、複数の画素１１の表示駆動を行う。各画素１１における映像信号書き込み動作については後述する。この駆動回路２０は、図１に示したように、映像信号処理回路２１、タイミング生成回路２２、走査線駆動回路２３、信号線駆動回路２４および電源線駆動回路２５を有している。

映像信号処理回路２１は、外部から入力されるデジタルの映像信号２０Ａに対して所定の補正を行うと共に、補正した後の映像信号を信号線駆動回路２４に出力するものである。この所定の補正としては、例えば、ガンマ補正や、オーバードライブ補正などが挙げられる。

タイミング生成回路２２は、外部から入力される同期信号２０Ｂに基づいて制御信号２２Ａを生成し出力することにより、走査線駆動回路２３、信号線駆動回路２４および電源線駆動回路２５がそれぞれ、連動して動作するように制御するものである。

走査線駆動回路２３は、制御信号２２Ａに従って複数の走査線ＷＳＬに対して選択パルス（走査線電圧）を順次印加することにより、複数の画素１１を順次選択するものである。具体的には、選択パルスとして、トランジスタＴｒ１をオン状態に制御するための電圧（Ｖon）と、トランジスタＴｒ１をオフ状態に制御するための電圧（Ｖoff）とを交互に（周期的に）切り替えて出力するものである。電圧Ｖonは、トランジスタＴｒ１の閾値電圧以上の値となっており、電圧Ｖoffは、トランジスタＴｒ１の閾値電圧よりも低い値となっている。

信号線駆動回路２４は、制御信号２２Ａに従って、映像信号処理回路２１から入力される映像信号に対応するアナログの映像信号を生成し、各信号線ＤＴＬに印加するものである。具体的には、この映像信号２０Ａに基づくアナログの信号電圧を各信号線ＤＴＬに対して印加することにより、走査線駆動回路２３により選択された（選択対象の）画素１１に対して映像信号の書き込みを行うものである。尚、映像信号の書き込みとは、トランジスタＴｒ２のゲート−ソース間に所定の電圧（Ｖgs）を印加することを意味している。

この信号線駆動回路２４は、信号パルス（信号線電圧）として、基準電圧（Ｖofs）と、映像信号に対応する電圧（Ｖsig）とを交互に切り替えて出力するものである。電圧Ｖofsは、有機ＥＬ素子１２の消光時に、トランジスタＴｒ２のゲートに印加するための電圧である。電圧Ｖofsは、例えば、トランジスタＴｒ２の閾値電圧をＶthとすると、（Ｖofs−Ｖth）の値が、有機ＥＬ素子１２の閾値電圧Ｖelおよびカソード電圧Ｖcaを足し合わせた電圧値（Ｖel＋Ｖca）よりも低くなるように設定されている。

電源線駆動回路２５は、制御信号２２Ａに従って、複数の電源線ＤＳＬに対して制御パルス（電源線電圧）を順次印加することにより、各有機ＥＬ素子１２の発光動作および消光動作の制御を行うものである。具体的には、制御パルスとして、トランジスタＴｒ２に電流Ｉｄを流すための電圧（Ｖcc）と、トランジスタＴｒ２に電流Ｉｄを流さないようにするための電圧（Ｖini）とを交互に切り替えて出力するものである。電圧Ｖiniは、有機ＥＬ素子１２における閾値電圧Ｖelおよびカソード電圧Ｖcaを足し合わせた電圧値（Ｖel＋Ｖca）よりも低くなるように設定されている。電圧Ｖccは、この電圧値（Ｖel＋Ｖca）以上の値となるように設定されている。

（トランジスタＴｒ１の詳細構成）
表示装置１の各画素１１に設けられる、トランジスタＴｒ１，Ｔｒ２は例えば以下のような構成を有している。ここでは、これらのトランジスタＴｒ１，Ｔｒ２のうちのトランジスタＴｒ１を例に挙げて説明する。但し、本開示の薄膜トランジスタは、トランジスタＴｒ２にも適用可能である。

図３は、トランジスタＴｒ１の断面構成を表したものである。図４は、トランジスタＴｒ１と走査線ＷＳＬと信号線ＤＴＬとの平面レイアウト構成を表したものである。尚、図３は、図４のＡ−Ａ’線に沿った面における断面構成に対応している。また、図４では、トランジスタＴｒ１の要部のみを図示している。

信号線ＤＴＬ（第１の配線層）と、走査線ＷＳＬ（第２の配線層）とは、詳細には、互いに異なる層にそれぞれ設けられている。これらの走査線ＷＳＬと信号線ＤＴＬとの層間には、絶縁膜（後述のゲート絶縁膜１１２および層間絶縁膜１１４等）が介在する。これにより、図４に示したように、平面視的に交差した状態で配置可能となっている。以下では、信号線ＤＴＬと同層に設けられた金属層（例えば同一のパターニング工程において形成された金属層）を「第１金属層Ｍ１」とし、走査線ＷＳＬと同層に設けられた金属層を「第２金属層Ｍ２」として説明を行う。

トランジスタＴｒ１は、例えば走査線ＷＳＬと信号線ＤＴＬとの交差部近傍に配置され、ゲート電極が走査線ＷＳＬに、例えばドレイン電極が信号線ＤＴＬに、それぞれ電気的に接続されている。このトランジスタＴｒ１は、例えばボトムゲート型の素子構造を有しており、例えばガラスなどよりなる基板１１０上に、第１電極１１１を有している。第１電極１１１上には、ゲート絶縁膜１１２（第１の絶縁膜）を間にして半導体層１１３が形成されている。この半導体層１１３上には、層間絶縁膜（第２の絶縁膜）を間にして第２電極１１５Ａ，１１５Ｂが設けられている。

第１電極１１１は、例えばトランジスタＴｒ１のゲート電極として機能するものであり、例えば、例えばモリブデン（Ｍｏ），チタン（Ｔｉ），アルミニウム（Ａｌ），タングステン（Ｗ）あるいはクロム（Ｃｒ）等などの金属により構成されている。この第１電極１１１は、基板１１０上に島状に形成された部分（電極部分１１１ａ）を有している。

ゲート絶縁膜１１２は、例えば画素アレイ部１３の全面に、第１電極１１１を覆うように形成されている。このゲート絶縁膜１１２は、例えば酸化シリコン（ＳｉＯｘ）、窒化シリコン（ＳｉＮｘ）あるいは酸窒化シリコン（ＳｉＯＮ）などの無機材料により構成されている。

半導体層１１３は、第１電極１１１への電圧印加によりチャネルを形成する活性層を含むものである。この半導体層１１３は、例えば酸化インジウムガリウム亜鉛（ＩｎＧａＺｎＯ，ＩＧＺＯ）あるいは酸化亜鉛（ＺｎＯ）などの酸化物半導体により構成されている。但し、半導体層１１３は、このような酸化物半導体に限定されず、例えば非晶質シリコンあるいは微結晶シリコンにより構成されていてもよいし、低温多結晶シリコン（ＬＴＰＳ：Low Temperature Poly-silicon）などの多結晶シリコン等により構成されていてもよい。本実施の形態では、詳細は後述するが、この半導体層１１３が、トランジスタＴｒ１の例えばドレイン電極を兼ねている。

層間絶縁膜１１４は、ゲート絶縁膜１１２と同様、例えば画素アレイ部１３の全面に形成されており、例えばゲート絶縁膜１１２と同様の無機材料により構成されている。この層間絶縁膜１１４は、第２電極１１５Ａ，１１５Ｂのパターニングの際に半導体層１１３を保護するストッパ膜としても機能する。

第２電極１１５Ａ，１１５Ｂは、例えばチタン，アルミニウム，モリブデン，タングステンおよびクロム等の金属のいずれかよりなる単層膜、またはそれらの金属のうちの２種以上を含む積層膜である。第２電極１１５Ａと第２電極１１５Ｂとは、半導体層１１３上において、所定の間隙Ｓを介して離隔して設けられている。これらのうち第２電極１１５Ｂは、例えばソース電極として機能するものであり、半導体層１１３と電気的に接続されると共に、上記のように、例えばトランジスタＴｒ２のゲート電極と、保持容量素子Ｃｓ１の一端とに接続されている。

上記のような積層構造を有するトランジスタＴｒ１と、走査線ＷＳＬおよび信号線ＤＴＬとは、詳細には、以下に説明するようなレイアウトで配置されている。また、トランジスタＴｒ１の各電極と、走査線ＷＳＬおよび信号線ＤＴＬ等との電気的な接続は、コンタクト部Ｃ１〜Ｃ３を介した層間接続を含む。コンタクト部Ｃ１では、半導体層１１３と信号線ＤＴＬとが層間接続され、コンタクト部Ｃ２では、半導体層１１３と第２電極１１５Ｂとが層間接続され、コンタクト部Ｃ３では、第１電極１１１と走査線ＷＳＬとが層間接続されている。

これらのコンタクト部Ｃ１〜Ｃ３はそれぞれ、ゲート絶縁膜１１２あるいは層間絶縁膜１１４を貫通する貫通孔を有している。本実施の形態では、コンタクト部Ｃ１，Ｃ２のうちの一方または両方が、第１電極１１１から離間して設けられている。ここでは、コンタクト部Ｃ１の貫通孔Ｈ１が、第１電極１１１（詳細には、第１電極１１１の端部付近の段差あるいはテーパ）からシフトした位置に設けられている。尚、コンタクト部Ｃ１，Ｃ２の少なくとも一方が離間して配置されていればよいが、本実施の形態のように、コンタクト部Ｃ１が離間して配置されることが望ましい。詳細は後述するが、コンタクト部Ｃ２を離間させた場合には、例えばいわゆる点欠陥の発生を抑制できるのに対し、コンタクト部Ｃ１を離間させた場合には、例えばいわゆる線欠陥の発生を抑制できるためである。

このようなコンタクト部Ｃ１の離間配置を実現するために、第１電極１１１、半導体層１１３および第２電極１１５Ａ，１１５Ｂは、例えば以下のようなレイアウトで配置される。但し、ここで説明するレイアウトは一例であり、各電極の位置や形状、コンタクト部の位置などは、他の様々な形態を取りうる。

第１電極１１１は、例えば信号線ＤＴＬと共に、第１金属層Ｍ１に設けられている。換言すると、第１金属層Ｍ１には、例えば第１電極１１１と、信号線ＤＴＬとが設けられている（図４中では、破線で表す）。この第１電極１１１は、詳細には、半導体層１１３に対向する電極部分１１１ａと、この電極部分１１１ａから走査線ＷＳＬに重畳する位置まで延在する配線部分１１１ｂを有している。第１電極１１１の配線部１１１ｂと走査線ＷＳＬとは、コンタクト部Ｃ３を介して層間接続されている。尚、本明細書において「重畳する」とは、平面視的に一部または全部が重なっている（オーバーラップする）ことを示し、積層方向において直に接していてもよいし、絶縁膜などの何らかの層が介在していてもよいものとする。

第２電極１１５Ａ，１１５Ｂは、例えば走査線ＷＳＬと共に、第２金属層Ｍ２に設けられている。換言すると、第２金属層Ｍ２には、第２電極１１５Ａ，１１５Ｂと、走査線ＷＳＬとが設けられている（図４中では、実線で囲んだ白抜きの領域で表す）。これらのうち第２電極１１５Ｂは、例えば半導体層１１３の一部に重畳して設けられ、半導体層１１３とコンタクト部Ｃ２を介して層間接続されている。

半導体層１１３は、第１金属層Ｍ１と第２金属層Ｍ２との間の層に形成されている（図４では、実線で囲んだ網掛けの領域で表す）。本実施の形態では、この半導体層１１３が、例えば信号線ＤＴＬに重畳する位置まで延在して形成されている（延在部分１１３ａを有している）。一例としては、半導体層１１３は、例えば「Ｌ」字型に屈曲した面形状を有しており、その端部が、信号線ＤＴＬに重畳するようにレイアウトされている。これにより、半導体層１１３と信号線ＤＴＬとがコンタクト部Ｃ１を介して層間接続可能となり、即ち、半導体層１１３が、トランジスタＴｒ１の例えばドレイン電極として機能する（ドレイン電極を兼ねる）。

尚、ここでは、半導体層１１３が「Ｌ」字型の面形状でレイアウトされた構成を例示したが、半導体層１１３の面形状はこれに限定されない。半導体層１１３は、何らかの配線に層間接続可能な位置まで延長して（引き延ばされて）形成されていればよい。例えば、図４の例では、半導体層１１３が略９０°に屈曲した面形状を有しているが、他の配線や電極のレイアウトに応じて、屈曲角が９０°未満あるいは９０°より大きくなるように（斜め方向に）屈曲していてもよい。また、屈曲箇所は複数あってもよい。あるいは、半導体層１１３は、丸みを帯びた部分を有していてもよい。また、そのような屈曲部分を持たず、直線状（矩形状）となるように形成されていてもよい。いずれにしても、上記のように、コンタクト部Ｃ１の位置が第１電極１１１から離間して配置可能なレイアウトとなっていればよい。

第２電極１１５Ａは、この半導体層１１３の一部以上の領域に重畳するように設けられている。具体的には、半導体層１１３の片側（間隙Ｓを間にして第２電極１１５Ｂと反対側）の領域において、第２電極１１５Ａと半導体層１１３との重畳面積ができるだけ大きくなるようにレイアウトされることが望ましい。ここで、上記のように、半導体層１１３がドレイン電極を兼ねることから、第２電極１１５Ａは特に設けられていなくともトランジスタＴｒ１のスイッチング動作は可能である。但し、本実施の形態のように、第２電極１１５Ａが半導体層１１３の延在部分１１３ａに重畳して形成されることが望ましい。例えば、第２電極１１５Ａは、半導体層１１３の延在部分１１３ａに重畳する張り出し部分１１５Ａ１を有している。詳細は後述するが、半導体層１１３が、例えば酸化物半導体などの高抵抗材料から構成される場合、延在部分１１３ａに第２電極１１５Ａが重畳することで、その延在部分１１３ａの電気抵抗を低減し易くなる（低抵抗化し易くなる）。

この第２電極１１５Ａは、本実施の形態では、例えば走査線ＷＳＬに電気的に接続されている。即ち、第２電極１１５Ａと走査線ＷＳＬとが同電位となっている。これにより、詳細は後述するが、走査線ＷＳＬに印加されるオン電圧Ｖonによって、半導体層１１３の延在部分１１３ａと第２電極１１５Ａの張り出し部分１１５Ａ１との対向領域（図３中のＡ１）にチャネルが形成され、上記延在部分１１３ａの電気抵抗の低減に寄与する。この第２電極１１５Ｂと走査線ＷＳＬとは、例えば第２金属層Ｍ２において一体的に形成することができる。

［作用、効果］
上記のような表示装置１では、図１および図２に示したように、駆動回路２０が、映像信号２０Ａおよび同期信号２０Ｂに基づいて、表示パネル１０（画素アレイ部１３）の表示駆動を行う。具体的には、各画素１１に対して、以下のような映像信号書き込み動作を行う。

図５に、電源線ＤＳＬ、走査線ＷＳＬおよび信号線ＤＴＬのそれぞれに供給される信号パルスのタイミング波形の一例を示す。このように、例えば、電源線パルスでは電圧Ｖccと電圧Ｖiniとが交互に切り替えられ、走査線パルスでは、オン電圧Ｖonとオフ電圧Ｖoffとが交互に切り替えられる。信号線パルスでは、映像信号に応じた電圧Ｖsigと、基準電圧Ｖofsとが交互に切り替えられる。

映像信号書き込み動作の際には、電源線ＤＳＬに電圧Ｖccが印加されると共に信号線ＤＴＬに電圧Ｖsigが印加されているタイミングｔ１において、駆動回路２０は、走査線ＷＳＬに印加される走査線パルスをオフ電圧Ｖoffからオン電圧Ｖonへ切り替える。これにより、トランジスタＴｒ１がオン状態となり、トランジスタＴｒ２のゲート電位（Ｖｇ）が、電圧Ｖsigに応じて上昇する。この後、タイミングｔ２において、電源線ＤＳＬに電圧Ｖccが印加され、信号線ＤＴＬに電圧Ｖsigが印加された状態で、走査線パルスを、オン電圧Ｖonからオフ電圧Ｖoffへ切り替える。これにより、トランジスタＴｒ１がオフ状態となり、トランジスタＴｒ２のゲートがフローティングとなることで、トランジスタＴｒ２のドレインおよびソース間に電流Ｉｄが流れる。この電流Ｉｄが、有機ＥＬ素子１２に注入されることにより、有機ＥＬ素子１２が所望の輝度で発光する。各画素１１からその発光光に基づく色光（Ｒ，Ｇ，Ｂ，Ｗなどの色光）が出射し、表示パネル１０に画像が表示される。

尚、上記のような映像信号書き込み動作の前後において、トランジスタＴｒ２の閾値電圧（Ｖth）の補正を行うようにしてもよい。具体的には、電源線ＤＳＬに電圧Ｖiniが印加されている期間（消光期間）において、閾値電圧Ｖthの補正準備を行う。この後、電源線ＤＳＬに電圧Ｖccが印加され、走査線ＷＳＬにオフ電圧Ｖoffが印加されている期間中に、閾値電圧Ｖthを補正することができる。

この表示装置１の各画素１１には、有機ＥＬ素子１２と共に、トランジスタＴｒ１，Ｔｒ２、保持容量素子Ｃｓ１，Ｃｓ２などが設けられている。また、表示パネル１０では、トランジスタＴｒ１，Ｔｒ２に、走査線ＷＳＬ、信号線ＤＴＬおよび電源線ＤＳＬが接続されている。これらのうち、走査線ＷＳＬと信号線ＤＴＬとは、互いに異なる層（第１金属層Ｍ１，第２金属層Ｍ２）において、平面視的に交差した状態で設けられている。走査線ＷＳＬと信号線ＤＴＬとの交差部付近に、例えばトランジスタＴｒ１が配置されている。

このような構成において、本実施の形態では、トランジスタＴｒ１のゲート電極（第１電極１１１）は、コンタクト部Ｃ３を介して走査線ＷＳＬと導通する。また、例えばドレイン電極（ここでは半導体層１１３）は、コンタクト部Ｃ１を介して信号線ＤＴＬと導通する。尚、半導体層１１３とソース電極（第２電極１１５Ｂ）とは、コンタクト部Ｃ２を介して層間接続されている。

ここで、図６に、比較例に係る薄膜トランジスタ（トランジスタＴｒ１０１）、走査線ＷＳＬおよび信号線ＤＴＬのレイアウト構成について示す。この比較例においても、本実施の形態と同様、走査線ＷＳＬと信号線ＤＴＬとが、互いに異なる層（第１金属層Ｍ１，第２金属層Ｍ２）において、平面視的に交差した状態で設けられている。また、これらの走査線ＷＳＬと信号線ＤＴＬとの交差部付近に、例えば書き込み用のトランジスタＴｒ１０１が配置されている。トランジスタＴｒ１０１では、ゲート電極１０１上に、ゲート絶縁膜（図６には図示せず）を介して、半導体層１０３が形成されている。半導体層１０３上には、層間絶縁膜（図６には図示せず）を介してドレイン電極１０２Ａとソース電極１０２Ｂとが設けられている。

この比較例では、ドレイン電極１０２Ａが半導体層１０３の一部に重畳すると共に、信号線ＤＴＬに重畳する位置まで延在して設けられており、このドレイン電極１０２Ａと信号線ＤＴＬとが、コンタクト部Ｃ１０１を介して層間接続されている。半導体層１０３は、例えば矩形状の面形状を有し、ゲート電極１０１と、ソース電極１０２Ｂおよびドレイン電極１０２Ａとの端部に重畳する。また、半導体層１０３とドレイン電極１０２Ａとが、コンタクト部Ｃ１０２を介して層間接続され、半導体層１０３とソース電極１０２Ｂとが、コンタクト部Ｃ１０３を介して層間接続されている。比較例では、これらのコンタクト部Ｃ１０２，Ｃ１０３が、第１電極１１１の端部付近に形成されている。尚、ゲート電極１０１は、走査線ＷＳＬに、コンタクト部Ｃ１０４を介して層間接続されている。

図７は、トランジスタＴｒ１０１の断面構成を表したものである。尚、この図７は、図６のＣ−Ｃ’線における断面構成に対応するものである。ここで、例えばコンタクト部Ｃ１０２を形成する際には、層間絶縁膜１０３をエッチングして貫通孔Ｈ１０１を形成する。この後、貫通孔Ｈ１０１を埋め込むようにドレイン電極１０２Ａを形成することにより、半導体層１０３とドレイン電極１０２Ａとが層間接続される。

ところが、この比較例では、コンタクト部Ｃ１０２の貫通孔Ｈ１０１を形成する際に、ゲート電極１０１の端部（段差あるいはテーパ）付近において、半導体層１０３およびゲート絶縁膜１０４に亀裂ｘ１を生じ易い。これは、ゲート電極１０１の端部付近では、半導体層１０３あるいはゲート絶縁膜１０４のカバレッジが良好でないことに起因する。この結果、ゲート電極１０１とドレイン電極１０２Ａとが電気的に短絡する（ショートする）。上記のように、ゲート電極１０１は走査線ＷＳＬに、ドレイン電極１０２Ａは信号線ＤＴＬに、それぞれ接続されることから、亀裂ｘ１に起因して、走査線ＷＳＬと信号線ＤＴＬとが短絡し、いわゆる線欠陥（表示画像において、暗線あるいは輝線となる欠陥）を生じる。

これに対し、本実施の形態では、コンタクト部Ｃ１（即ち貫通孔Ｈ１）が、第１電極１１１から離間して設けられていることから、第１電極１１１へ通じる亀裂が生じにくい。即ち、走査線ＷＳＬと信号線ＤＴＬとの電気的短絡の発生が抑制される。

また、本実施の形態では、半導体層１１３が、信号線ＤＴＬに重畳する位置まで延在しており（延在部分１１３ａを有しており）、この延在部分１１３ａと信号線ＤＴＬとがコンタクト部Ｃ１とにおいて層間接続される。ここで、半導体層１１３として、例えば酸化物半導体が用いられる場合には、延在部分１１３ａの電気抵抗が高くなることが懸念される。そこで、本実施の形態のように、第２電極１１５Ａが、半導体層１１３の延在部分１１３ａに重畳して設けられる（張り出し部分１１５Ａ１を有する）ことにより、半導体層１１３の電気抵抗を下げることができる。

例えば、本実施の形態のように、第２電極１１５Ａが走査線ＷＳＬと導通することにより、第２電極１１５Ａは、走査線ＷＳＬと同電位となる。図５において説明したように、映像信号書き込み動作の際には、走査線ＷＳＬにオン電圧Ｖonが印加されると同時に、信号線ＤＴＬにも電圧Ｖsigが印加される。即ち、走査線ＷＳＬと信号線ＤＴＬとの両方にhigh側の電圧が印加される。このため、半導体層１１３にチャネルが形成されて電圧Ｖsigに応じたドレイン電流が流れる期間は、第２電極１１５Ａはオン電圧Ｖonと同電位となる。この結果、半導体層１１３の領域Ａ１（延在部分１１３ａのうちの第２電極１１５Ａと重畳する領域）においても、チャネルと同様に電子が流れる状態となる。したがって、半導体層１１３の延在部分１１３ａの電気抵抗を下げることができる。

以上説明したように本実施の形態では、トランジスタＴｒ１において、第１電極１１１上にゲート絶縁膜１１２を間にして半導体層１１３が設けられ、半導体層１１３上には層間絶縁膜１１４を間にして第２電極１１５Ａ，１１５Ｂが設けられる。ゲート絶縁膜１１２または層間絶縁膜１１４を貫通するコンタクト部Ｃ１，Ｃ２のうちの少なくとも一方（本実施の形態ではコンタクト部Ｃ１）の貫通孔が、第１電極１１１から離間して設けられる。これにより、貫通孔Ｈ１の形成時に、例えば第１電極１１１の端部付近の段差あるいはテーパ等に起因して第１電極１１１へ通じる亀裂が生じにくくなる。よって、第１電極１１１と他の電極（あるいは他の配線、ここでは信号線ＤＴＬ）との間の電気的短絡の発生を抑制できる。即ち、上記構成により、例えば電気的短絡箇所を迂回して、リペア用の配線を新たに設ける必要がなくなる。仮に、リペア用の配線を設けた場合には、配線レイアウト面積が増大し、画素サイズの微細化に対応しにくくなる。よって、歩留まりを向上させると共に高精細化を実現することが可能となる。

以下、上記第１の実施の形態の変形例および他の実施の形態について説明する。尚、上記第１の実施の形態と同様の構成要素については同一の符号を付し、適宜その説明を省略する。

＜変形例１＞
図８は、変形例１に係る薄膜トランジスタ（トランジスタＴｒ３）の断面構成を表したものである。図９は、このトランジスタＴｒ３と走査線ＷＳＬと信号線ＤＴＬとの平面レイアウト構成を表したものである。尚、図８は、図９のＡ−Ａ’線に沿った面における断面構成に対応している。また、図９のトランジスタＴｒ３では、要部のみを図示している。本変形例のトランジスタＴｒ３は、上記第１の実施の形態のトランジスタＴｒ１と同様、表示装置１の画素１１において、例えば書き込み用のトランジスタとして機能するものである。

上記第１の実施の形態のトランジスタＴｒ１では、第２電極１１５Ａが張り出し部分１１５Ａ１を有し、この張り出し部分１５Ａ１が半導体層１１３の延在部分１１３ａに重畳するように構成したが、本変形例では、第２電極（第２電極１１５Ｃ）が張り出し部分を有していない。このように、必ずしも、第２電極１１５Ｃは、張り出し部分を有していなくともよい。但し、上記第１の実施の形態の第２電極１１５Ａのように、張り出し部分１１５Ａ１を有することが望ましい。上述のように、半導体層１１３の延在部分１１３ａの電気抵抗を下げることができるためである。尚、第２電極１１５Ｃは、上記第１の実施の形態の第２電極１１５Ａと同様、走査線ＷＳＬと電気的に接続されている。第２電極１１５Ｃが張り出し部分１１５Ａ１を有していないこと以外の構成は、上記第１の実施の形態と同様である。

＜変形例２＞
図１０は、変形例２に係るトランジスタＴｒ１と走査線ＷＳＬと信号線ＤＴＬとの平面レイアウト構成を表したものである。尚、図１０のトランジスタＴｒ１では要部のみを図示している。

上記第１の実施の形態では、コンタクト部Ｃ１，Ｃ２のうちのコンタクト部Ｃ１のみを第１電極１１１から離間して設けたが、本変形例のように、コンタクト部Ｃ１，Ｃ２の両方が第１電極１１１から離間して設けられていてもよい。コンタクト部Ｃ２の位置をシフトさせることにより、第１電極１１１と他の配線（ここでは、第２電極１１５Ｂと、駆動用トランジスタＴｒ２のゲート電極とを繋ぐ配線）との間の電気的短絡の発生を抑制することができる。このため、いわゆる点欠陥（滅点や輝点）の発生を抑制できる。但し、上記第１の実施の形態のように、コンタクト部Ｃ１を第１電極１１１から離間して配置することが望ましい。点欠陥よりも重大とされる線欠陥の原因となる短絡を効果的に抑制できるためである。

＜第２の実施の形態＞
図１１は、本開示の第２の実施の形態に係る薄膜トランジスタ（トランジスタＴｒ４）の断面構成を表したものである。図１２は、このトランジスタＴｒ４と走査線ＷＳＬと信号線ＤＴＬとの平面レイアウト構成を表したものである。尚、図１１は、図１２のＢ−Ｂ’線に沿った面における断面構成に対応している。また、図１２のトランジスタＴｒ４では、要部のみを図示している。本実施の形態のトランジスタＴｒ４は、上記第１の実施の形態のトランジスタＴｒ１と同様、表示装置１の画素１１において、例えば書き込み用のトランジスタとして機能するものである。

本実施の形態においても、上記第１の実施の形態と同様、走査線ＷＳＬと信号線ＤＴＬとが、互いに異なる層（第１金属層Ｍ１，第２金属層Ｍ２）において交差した状態で設けられている。これらの走査線ＷＳＬと信号線ＤＴＬとの層間には、ゲート絶縁膜１１２および層間絶縁膜１１４が介在する。また、トランジスタＴｒ４は、走査線ＷＳＬと信号線ＤＴＬとの交差部近傍に配置され、基板１１０上に、第１電極１１１、ゲート絶縁膜１１２、半導体層１１３、層間絶縁膜１１４および第２電極１１５Ｄ，１１５Ｂをこの順に有している。

また、本実施の形態においても、上記第１の実施の形態と同様、トランジスタＴｒ４と、走査線ＷＳＬおよび信号線ＤＴＬ等とは、コンタクト部Ｃ１〜Ｃ３を介して層間接続されている。これらのうちコンタクト部Ｃ１の貫通孔Ｈ１が、第１電極１１１から離間して設けられ、半導体層１１３は、信号線ＤＴＬに重畳する位置まで延在して形成されている（延在部分１１３ａを有している）。加えて、この半導体層１１３の延在部分１１３ａに重畳するように第２電極１１５Ｄが設けられている。

但し、本実施の形態では、第２電極１１５Ｄが、信号線ＤＴＬに電気的に接続されている点で、上記第１の実施の形態と異なっている。即ち、例えばコンタクト部Ｃ１の貫通孔Ｈ１において、第２電極１１５Ｄが半導体層１１３上に積層されており、第２電極１１５Ｄが信号線ＤＴＬと同電位となっている。これにより、本実施の形態では、信号線ＤＴＬに印加される電圧Ｖsigを利用して、半導体層１１３の第２電極１１５Ｄとの対向領域（図１１中のＡ１）にチャネルが形成される。よって、上記第１の実施の形態と同様、半導体層１１３の延在部分１１３ａの電気抵抗を低減することができる。

このような構成により、本実施の形態においても、上記第１の実施の形態と同等の効果を得ることができる。また、第２電極１１５Ｄが半導体層１１３の延在部分１１３ａに重畳して形成されると共に、信号線ＤＴＬに電気的に接続されることにより、上記第１の実施の形態と同様、半導体層１１３の延在部分１１３ａの電気抵抗を下げることができる。但し、信号線ＤＴＬに印加される電圧Ｖsigは、映像信号によって異なることから電気抵抗を下げるために十分な電圧値が得られない場合もあるが、走査線ＷＳＬに印加されるオン電圧Ｖonは一定値であることが多い。このため、上記第１の実施の形態のように、第２電極１１５Ａと走査線ＷＳＬとが電気的に接続される場合の方が、安定して抵抗値を下げることができる。

＜適用例＞
上記実施の形態等で説明した表示装置１は、テレビジョン装置，デジタルカメラ，ノート型パーソナルコンピュータ、携帯電話等の携帯端末装置あるいはビデオカメラなどのあらゆる分野の電子機器に適用することが可能である。言い換えると、この表示装置１は、外部から入力された映像信号あるいは内部で生成した映像信号を、画像あるいは映像として表示するあらゆる分野の電子機器に適用することが可能である。

表示装置１は、例えば、図１３に示したようなモジュールとして、上記のような電子機器に組み込むことができる。このモジュールは、例えば、基板１１０の一辺に、封止用基板１２０から露出した領域２１０を設け、この露出した領域２１０に、駆動回路２０の配線を延長して外部接続端子（図示せず）を形成したものである。この外部接続端子には、信号の入出力のためのフレキシブルプリント配線基板（ＦＰＣ；Flexible Printed Circuit）２２０が設けられていてもよい。

図１４は、表示装置１が搭載されるテレビジョン装置の外観を表したものである。このテレビジョン装置は、例えば、フロントパネル３１０およびフィルターガラス３２０を含む映像表示画面部３００を有しており、この映像表示画面部３００に表示装置１が組み込まれている。表示装置１は、特に大型のテレビジョン装置、透明ディスプレイ、あるいは湾曲したタイプのディスプレイを含む電子機器に好適である。

以上、実施の形態および変形例を挙げて説明したが、本開示は、これらの実施の形態等に限定されず、種々の変形が可能である。例えば、上記実施の形態等では、本開示のトランジスタとして、走査線および信号線に接続された書き込み用のトランジスタＴｒ１を例に挙げたが、本開示内容は、他のトランジスタ、例えば駆動用のトランジスタＴｒ２にも適用可能である。

また、上記実施の形態等では、トランジスタＴｒ１の第２電極１１５Ａが、走査線ＷＳＬあるいは信号線ＤＴＬと電気的に接続された構成を例示したが、第２電極１１５Ａが接続される配線は、これらに限定されず、何らかの電位を保持する他の配線であってもよい。例えば、第２電極１１５Ａは、電源線ＤＳＬに電気的に接続されていてもよい。

更に、上記実施の形態等では、半導体層１１３が信号線ＤＴＬに重畳する位置まで延在して形成される場合を例示したが、半導体層１１３は、必ずしも信号線ＤＴＬに重畳していなくともよい。例えば、第１電極１１１から離間した位置に、半導体層１１３と第２電極１１５Ａとの層間接続部分と、第２電極１１５Ａと信号線ＤＴＬとの層間接続部分とが、それぞれ設けられていてもよい。この場合、第２電極１１５ＡがトランジスタＴｒ１のドレイン電極として機能する。

加えて、上記実施の形態等では、表示装置１の画素回路としてアクティブマトリクス型の画素回路を例に挙げて説明したが、この画素回路構成は、上記実施の形態等で説明したものに限られない。即ち、画素１１内に、必要に応じて容量素子やトランジスタ等が更に設けられていてもよい。

また、上記実施の形態等において説明した効果は一例であり、他の効果であってもよいし、更に他の効果を含んでいてもよい。

尚、本開示は、以下のような構成であってもよい。
（１）
第１電極と、
前記第１電極上に第１絶縁膜を間にして形成された半導体層と、
前記半導体層上に第２絶縁膜を間にして設けられた第２電極と、
前記第１絶縁膜または前記第２絶縁膜を貫通する層間接続用の貫通孔と
を備え、
前記貫通孔は、前記第１電極から離間して設けられている
薄膜トランジスタ。
（２）
前記半導体層と前記貫通孔を介して導通する第１の配線層を更に備え、
前記半導体層は、前記第１の配線層と重畳する位置まで延在する
上記（１）に記載の薄膜トランジスタ。
（３）
前記第１電極と導通する第２の配線層を更に備え、
前記第２電極は、前記第２の配線層と電気的に接続されている
上記（２）に記載の薄膜トランジスタ。
（４）
前記第２電極は、前記半導体層の延在部分の少なくとも一部に重畳する
上記（３）に記載の薄膜トランジスタ。
（５）
前記第２電極は、前記半導体層に重畳すると共に、前記第１の配線層と電気的に接続されている
上記（２）に記載の薄膜トランジスタ。
（６）
前記半導体層は酸化物半導体から構成されている
上記（１）〜（５）のいずれかに記載の薄膜トランジスタ。
（７）
薄膜トランジスタと、発光素子または表示素子とを含む画素を有し、
前記薄膜トランジスタは、
第１電極と、
前記第１電極上に第１絶縁膜を間にして形成された半導体層と、
前記半導体層上に第２絶縁膜を間にして設けられた第２電極と、
前記第１絶縁膜または前記第２絶縁膜を貫通する層間接続用の貫通孔と
を備え、
前記貫通孔は、前記第１電極から離間して設けられている
表示装置。
（８）
前記半導体層と前記貫通孔を介して導通する第１の配線層を更に備え、
前記半導体層は、前記第１の配線層と重畳する位置まで延在する
上記（７）に記載の表示装置。
（９）
前記第１電極と導通する第２の配線層を更に備え、
前記第２電極は、前記第２の配線層と電気的に接続されている
上記（８）に記載の表示装置。
（１０）
前記第２電極は、前記半導体層の延在部分の少なくとも一部に重畳する
上記（９）に記載の表示装置。
（１１）
前記第２電極は、前記半導体層に重畳すると共に、前記第１の配線層と電気的に接続されている
上記（８）に記載の表示装置。
（１２）
前記第１の配線層は信号線である
上記（８）〜（１１）のいずれかに記載の表示装置。
（１３）
前記第２の配線層は走査線である
上記（９）〜（１２）のいずれかに記載の表示装置。
（１４）
前記半導体層は酸化物半導体から構成されている
上記（７）〜（１３）のいずれかに記載の表示装置。
（１５）
有機電界表示装置である
上記（７）〜（１４）のいずれかに記載の表示装置。
（１６）
電気泳動表示装置である
上記（７）〜（１４）のいずれかに記載の表示装置。
（１７）
液晶表示装置である
上記（７）〜（１４）のいずれかに記載の表示装置。
（１８）
薄膜トランジスタと、発光素子または表示素子とを含む画素を有し、
前記薄膜トランジスタは、
第１電極と、
前記第１電極上に第１絶縁膜を間にして形成された半導体層と、
前記半導体層上に第２絶縁膜を間にして設けられた第２電極と、
前記第１絶縁膜または前記第２絶縁膜を貫通する層間接続用の貫通孔と
を備え、
前記貫通孔は、前記第１電極から離間して設けられている
表示装置を備えた電子機器。

１…表示装置、１０…表示パネル、１１…画素、１２…有機ＥＬ素子、１３…画素アレイ部、２０…駆動回路、２０Ａ…映像信号、２０Ｂ…同期信号、２１…映像信号処理回路、２２…タイミング生成回路、２２Ａ…制御信号、２３…走査線駆動回路、２４…信号線駆動回路、２５…電源線駆動回路、ＷＳＬ…走査線、ＤＴＬ…信号線、ＤＳＬ…電源線、Ｔｒ１…（書き込み用）トランジスタ、Ｔｒ２…（駆動用）トランジスタ、Ｃｓ１，Ｃｓ２…保持容量素子、１１０…基板、１１１…第１電極、１１２…ゲート絶縁膜、１１３…半導体層、１１３ａ…延在部分、１１４…層間絶縁膜、１１５Ａ〜１１５Ｄ…第２電極、１１５Ａ１…張り出し部分、Ｃ１〜Ｃ４…コンタクト部、Ｈ１…貫通孔、Ｉｄ…電流、Ｖsig…映像電圧、Ｖofs…基準電圧、Ｖon…オン電圧、Ｖoff…オフ電圧、Ｖcc，Ｖini…電源線電圧。

Claims (18)

1. 第１電極と、
   前記第１電極上に第１絶縁膜を間にして形成された半導体層と、
   前記半導体層上に第２絶縁膜を間にして設けられた第２電極と、
   前記第１絶縁膜または前記第２絶縁膜を貫通する層間接続用の貫通孔と
   を備え、
   前記貫通孔は、前記第１電極から離間して設けられている
   薄膜トランジスタ。
2. 前記半導体層と前記貫通孔を介して導通する第１の配線層を更に備え、
   前記半導体層は、前記第１の配線層と重畳する位置まで延在する
   請求項１に記載の薄膜トランジスタ。
3. 前記第１電極と導通する第２の配線層を更に備え、
   前記第２電極は、前記第２の配線層と電気的に接続されている
   請求項２に記載の薄膜トランジスタ。
4. 前記第２電極は、前記半導体層の延在部分の少なくとも一部に重畳する
   請求項３に記載の薄膜トランジスタ。
5. 前記第２電極は、前記半導体層に重畳すると共に、前記第１の配線層と電気的に接続されている
   請求項２に記載の薄膜トランジスタ。
6. 前記半導体層は酸化物半導体から構成されている
   請求項１に記載の薄膜トランジスタ。
7. 薄膜トランジスタと、発光素子または表示素子とを含む画素を有し、
   前記薄膜トランジスタは、
   第１電極と、
   前記第１電極上に第１絶縁膜を間にして形成された半導体層と、
   前記半導体層上に第２絶縁膜を間にして設けられた第２電極と、
   前記第１絶縁膜または前記第２絶縁膜を貫通する層間接続用の貫通孔と
   を備え、
   前記貫通孔は、前記第１電極から離間して設けられている
   表示装置。
8. 前記半導体層と前記貫通孔を介して導通する第１の配線層を更に備え、
   前記半導体層は、前記第１の配線層と重畳する位置まで延在する
   請求項７に記載の表示装置。
9. 前記第１電極と導通する第２の配線層を更に備え、
   前記第２電極は、前記第２の配線層と電気的に接続されている
   請求項８に記載の表示装置。
10. 前記第２電極は、前記半導体層の延在部分の少なくとも一部に重畳する
    請求項９に記載の表示装置。
11. 前記第２電極は、前記半導体層に重畳すると共に、前記第１の配線層と電気的に接続されている
    請求項８に記載の表示装置。
12. 前記第１の配線層は信号線である
    請求項８に記載の表示装置。
13. 前記第２の配線層は走査線である
    請求項９に記載の表示装置。
14. 前記半導体層は酸化物半導体から構成されている
    請求項７に記載の表示装置。
15. 有機電界表示装置である
    請求項７に記載の表示装置。
16. 電気泳動表示装置である
    請求項７に記載の表示装置。
17. 液晶表示装置である
    請求項７に記載の表示装置。
18. 薄膜トランジスタと、発光素子または表示素子とを含む画素を有し、
    前記薄膜トランジスタは、
    第１電極と、
    前記第１電極上に第１絶縁膜を間にして形成された半導体層と、
    前記半導体層上に第２絶縁膜を間にして設けられた第２電極と、
    前記第１絶縁膜または前記第２絶縁膜を貫通する層間接続用の貫通孔と
    を備え、
    前記貫通孔は、前記第１電極から離間して設けられている
    表示装置を備えた電子機器。

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