JP2013211537A

JP2013211537A - 半導体装置

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Publication number: JP2013211537A
Application number: JP2013035320A
Authority: JP
Inventors: Shunpei Yamazaki; 舜平山崎; Kensuke Yoshizumi; 健輔吉住
Original assignee: Semiconductor Energy Laboratory Co Ltd
Current assignee: Semiconductor Energy Laboratory Co Ltd
Priority date: 2012-02-29
Filing date: 2013-02-26
Publication date: 2013-10-10
Also published as: KR20190133121A; US10038011B2; JP7441869B2; JP2023002775A; KR20240007103A; JP2024119879A; JP2022084703A; JP6745924B2; JP7637817B2; US20190371821A1; US11133330B2; KR102407627B1; KR102620289B1; JP2019091914A; JP2022097482A; US20210343751A1; JP2020191470A; JP7395639B2; JP7637730B2; KR20220074841A

Abstract

【課題】占有面積が削減された半導体装置を提供する。または、低電力で動作可能な半導体装置を提供する。または、電力の供給が停止してもデータを保持可能な半導体装置を提供する。
【解決手段】第１のトランジスタと、第２のトランジスタと、１つの容量を有する構成とする。第２のトランジスタを介して容量に電荷を蓄積することでデータを書き込み、当該第２のトランジスタをオフ状態とすることでデータを保持する。また、第２のトランジスタと容量との間の保持ノードがゲートに接続された第１のトランジスタにより、データを破壊することなく読み出しを行う。さらに、第２のトランジスタと容量とを、第１のトランジスタ上に重ねて設け、第２のトランジスタの一方の電極と、容量の一方の電極とを、第１のトランジスタのゲートと電気的に接続する構成とする。
【選択図】図１

Description

本発明は、半導体装置に関する。

なお、本明細書中において、半導体装置とは、半導体特性を利用することで機能しうる装置全般を指し、記憶装置、電気光学装置、半導体回路、電子部品、及び電子機器は全て半導体装置の一態様である。

半導体素子を利用した半導体装置の一つに、記憶装置がある。記憶装置は、電力の供給が停止すると記憶内容が失われる揮発性の記憶装置と、電力の供給が停止しても記憶内容が保持される不揮発性の記憶装置に大別される。

揮発性の記憶装置の代表的な例としては、ＤＲＡＭ（ＤｙｎａｍｉｃＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）やＳＲＡＭ（ＳｔａｔｉｃＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）などが挙げられる。これら揮発性の記憶装置は電力の供給が停止すると記憶内容が失われるが、不揮発性メモリのような大きな電圧を必要としないため消費電力は比較的小さい。

ＤＲＡＭは１つの記憶素子に１つのトランジスタと１つの容量を適用できるため、占有面積を低減できるが、データの保持期間が極めて短く、高い頻度でリフレッシュ動作を行う必要があり、消費電力を十分に低減できないといった問題がある。

ＳＲＡＭは高速動作が可能であるが、１つの記憶素子に少なくとも６個のトランジスタが必要なため、占有面積が大きくなってしまう。また、トランジスタの微細化に伴って当該トランジスタのオフ電流が増大するため、データの保持期間における消費電力を十分に低減できないといった問題がある。

不揮発性の記憶装置の代表例としては、フラッシュメモリがある。フラッシュメモリは、フローティングゲートに電荷を保持することにより、半永久的なデータ保持期間を有する記憶装置である（例えば、特許文献１参照）。しかしながらフラッシュメモリは、書込みや消去には高い電圧が必要であるため消費電力が高いうえに、これらの動作の高速化が容易でないという問題もある。さらに、書込みや消去には絶縁膜に高電界をかけてトンネル電流を発生させることによりフローティングゲートに電荷の注入を行うため、書き換え回数に応じて当該絶縁膜の劣化が進行してしまう問題もある。

また、近年、バンドギャップの大きな酸化物半導体を用いて作製されたトランジスタで非常に大きなオフ抵抗が発見され、これを用いて記憶装置を構成する記憶素子や信号処理回路を作製することが提案されている（特許文献２乃至特許文献４参照）。

これらの記憶素子は、トランジスタのオフ抵抗が高いため、トランジスタに直列に接続された容量素子に蓄積された電荷が消滅するまでに長時間を要し、通常のＳＲＡＭ等に含まれるフリップフロップ回路で必要であった記憶保持のための電流の消費が削減でき、より消費電力を少なくできる。あるいは、ＤＲＡＭで必要とされたような極めて大きな容量素子が不要であるため、回路を小型化でき、製造工程の簡略化や歩留まりの向上が図れる。

特開昭５７−１０５８８９号公報米国特許出願公開第２０１１／０１２１８７８号明細書米国特許出願公開第２０１１／０１３４６８３号明細書米国特許出願公開第２０１１／０１７５６４６号明細書

近年、半導体装置を構成する素子の高集積化に伴い、該素子の占有面積の縮小が求められている。半導体装置の占有面積を縮小することで基板一枚あたりの取り数を増大し、半導体装置一つにかかるコストを低減できる。記憶装置においては記憶素子の占有面積が小さいほど、高密度に記憶素子を配置することができ、単位面積あたりのデータ量を増大させることができる。

また、半導体装置が適用される機器の低消費電力化を図るため、低電力で動作可能な半導体装置が求められている。このような観点から、記憶装置においては電力を停止してもデータを保持可能であることが求められている。

本発明は、このような技術的背景のもとでなされたものである。したがって本発明の一態様は、占有面積が削減された半導体装置を提供することを課題の一とする。または、低電力で動作可能な半導体装置を提供することを課題の一とする。または、電力の供給が停止してもデータを保持可能な半導体装置を提供することを課題の一とする。

本発明の一態様は、上記課題の少なくとも一を解決するものである。

本発明の一態様の半導体装置は、第１のトランジスタと、第２のトランジスタと、１つの容量を有する構成とする。

また上記半導体装置は、第２のトランジスタを介して容量に電荷を蓄積することでデータを書き込み、当該第２のトランジスタをオフ状態とすることでデータを保持するものである。また、第２のトランジスタと容量との間のノード（保持ノードともいう）の電位が第１のトランジスタのゲート電極に与えられる。第１のトランジスタの導通状態を検知することで、データを破壊することなく読み出しを行うことができる。

さらに、第２のトランジスタと容量とを、第１のトランジスタ上に重ねて設ける。より好ましくは、第１のトランジスタを構成するゲート電極と重ねて設ける。また、第２のトランジスタの一方の電極（ソース電極又はドレイン電極の一方）と、容量の一方の電極とを、第１のトランジスタのゲート電極と電気的に接続する構成とする。

すなわち、本発明の一態様の半導体装置は、第１のトランジスタと、第２のトランジスタと、容量と、を備える。第１のトランジスタは、第１の半導体層と、第１の半導体層上に接する第１の絶縁層と、第１の絶縁層上に接し、第１の半導体層と重なる第１の電極層と、を有する。また第２のトランジスタは、第１の電極層上に重ねて設けられ、当該第１の電極層と電気的に接続する第２の半導体層と、第２の半導体層の側面に接する第２の絶縁層と、第２の絶縁層と接し、第２の半導体層の側面の少なくとも一部を覆う第２の電極層と、第２の半導体層上に設けられ、当該第２の半導体層と電気的に接続する第３の電極層と、を有する。さらに容量は、第１の電極層上に重なる第４の電極層と、第１の電極層と第４の電極層との間に誘電層と、を有する。

このような構成とすることにより、占有面積が削減された半導体装置を実現できる。

さらに、半導体装置へのデータの書き込みまたは消去を行う際、第２のトランジスタをオン状態とするだけの電圧を用いればよいため、フラッシュメモリで必要であった高い電圧を用いる必要がない。したがって、極めて低電力で動作可能な半導体装置とすることができる。

また、上記半導体装置における第１の半導体層は、単結晶シリコンで構成されることが好ましい。

このような構成とすることにより、半導体装置に保持されたデータの読み出し動作を、極めて高速に行うことができる。

また、本発明の他の一態様の半導体装置は、第１のトランジスタと、第２のトランジスタと、容量と、を備える。第１のトランジスタは、第５の電極層と、第５の電極層上に重ねて設けられ、当該第５の電極層と電気的に接続する第１の半導体層と、第１の半導体層の側面に接する第１の絶縁層と、第１の絶縁層と接し、第１の半導体層の側面の少なくとも一部を覆う第１の電極層と、第１の半導体層上に設けられ、当該第１の半導体層と電気的に接続する第６の電極層と、を有する。また第２のトランジスタは、第１の電極層上に重ねて設けられ、当該第１の電極層と電気的に接続する第２の半導体層と、第２の半導体層の側面に接する第２の絶縁層と、第２の絶縁層と接し、第２の半導体層の側面の少なくとも一部を覆う第２の電極層と、第２の半導体層上に設けられ、当該第２の半導体層と電気的に接続する第３の電極層と、を有する。さらに容量は、第１の電極層上に重なる第４の電極層と、第１の電極層と第４の電極層との間に誘電層と、を有する。

このような構成とすることにより、第１のトランジスタ自体の占有面積を低減することができるため、半導体装置自体の占有面積をより削減することができる。

また、上記いずれかの半導体装置において、第２の半導体層は、シリコンよりもバンドギャップの広い半導体を含むことが好ましい。

このように、第２のトランジスタとして、そのオフ電流が低減されたトランジスタを用いることができる。したがって、電力の供給が停止した状態であっても長い期間に渡って保持ノードに保持された電位を保持することが可能である。したがって、電力の供給が停止してもデータを保持可能な半導体装置とすることができる。

また、上記第２の半導体層の半導体は、酸化物半導体であることが好ましい。

また、上記酸化物半導体は、Ｉｎ、Ｇａ、及びＺｎを含むことが好ましい。

このように、特に、第２のトランジスタのチャネルを構成する半導体として、酸化物半導体を用いることが好ましい。シリコンよりもバンドギャップが広い酸化物半導体は、低いオフ電流を実現することができる。

特に、Ｉｎ、Ｇａ、Ｚｎを含む酸化物半導体をトランジスタに用いた場合では、比較的低温で形成されたアモルファス状態の酸化物半導体であっても、他の酸化物半導体に比べて良好な電気的特性（高い電界効果移動度や小さいＳ値など）と高い信頼性を兼ね備えているため好ましい。ここで、例えば酸化物半導体の一つである酸化亜鉛は低温で多結晶状態となりやすく、その結晶粒界により所望の電界効果移動度やＳ値などの電気特性を得ることが困難である。

また、上記シリコンよりもバンドギャップの広い半導体が適用された半導体装置において、誘電層は、第２の半導体層と同一の膜から構成されることが好ましい。

第２の半導体層に用いる半導体は、その抵抗値が極めて高いため、容量を構成する誘電層としても用いることができる。したがって上述の構成とすることにより、第１のトランジスタのゲート電極上に、共通の工程により第２のトランジスタと容量を形成することができる。したがって、半導体装置の作製工程が簡略化され、低コストで且つ高い歩留まりが実現された半導体装置とすることができる。

また、上記いずれかの半導体装置において、第１のトランジスタよりも下方に、駆動回路を備えることが好ましい。

このように、下部に駆動回路を備える半導体装置とすることにより、第１のトランジスタ、第２のトランジスタまたは容量などの構成と駆動回路とを重ねずに配置する場合に比べ、半導体装置の占有面積を削減することができる。

また、上記いずれかの半導体装置において、第１のトランジスタと、第２のトランジスタと、容量を備える半導体装置の層が、複数積層されていることが好ましい。

このように、本発明の一態様の半導体装置は複数積層して設けることができる。このような積層型の半導体装置とすることにより、半導体装置を極めて高集積化することが可能であり、半導体装置の占有面積あたりの保持可能なデータ量を極めて増大させることができる。

なお、本明細書中において、記憶装置は半導体装置の一態様である。また記憶装置は少なくともデータの記憶状態を保持する装置を言う。また、データの記憶状態を保持する記憶装置を複数備える装置も、記憶装置の一態様である。また、記憶装置に当該記憶装置を駆動する駆動回路やＩＣ（集積回路）が実装されたモジュールも記憶装置に含むものとする。

本発明によれば、占有面積が削減された半導体装置を提供できる。また、低電力で動作可能な半導体装置を提供できる。また、電力の供給が停止してもデータを保持可能な半導体装置を提供できる。

本発明の一態様の、半導体装置を説明する図。本発明の一態様の、半導体装置を説明する図。本発明の一態様の、半導体装置を説明する図。本発明の一態様の、半導体装置を説明する図。本発明の一態様の、半導体装置を説明する図。本発明の一態様の、半導体装置の作製工程例を説明する図。本発明の一態様の、半導体装置の作製工程例を説明する図。本発明の一態様の、半導体装置の作製工程例を説明する図。本発明の一態様の、半導体装置の作製工程例を説明する図。本発明の一態様の、半導体装置の作製工程例を説明する図。本発明の一態様の、半導体装置の作製工程例を説明する図。本発明の一態様の、半導体装置を説明する図。本発明の一態様の、半導体装置を説明する図。本発明の一態様の、半導体装置を説明する図。本発明の一態様の、半導体装置を説明する図。本発明の一態様の、半導体装置を説明する図。本発明の一態様の、電子機器を説明する図。本発明の一態様の、電子機器を説明する図。

実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する発明の構成において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。

なお、本明細書で説明する各図において、各構成の大きさ、層の厚さ、または領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。

トランジスタは半導体素子の一種であり、電流や電圧の増幅や、導通または非導通を制御するスイッチング動作などを実現することができる。本明細書におけるトランジスタは、ＩＧＦＥＴ（ＩｎｓｕｌａｔｅｄＧａｔｅＦｉｅｌｄＥｆｆｅｃｔＴｒａｎｓｉｓｔｏｒ）や薄膜トランジスタ（ＴＦＴ：ＴｈｉｎＦｉｌｍＴｒａｎｓｉｓｔｏｒ）を含む。

また、「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書においては、「ソース」や「ドレイン」の用語は、入れ替えて用いることができるものとする。

また、本明細書等において、トランジスタのソース、又はドレインのどちらか一方のことを「第１電極」または「第１の電極」と呼び、ソース、又はドレインの他方を「第２電極」または「第２の電極」とも呼ぶことがある。また、ゲートについては「ゲート」又は「ゲート電極」とも呼ぶ。

また、本明細書等において、「電気的に接続」には、「何らかの電気的作用を有するもの」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。例えば、「何らかの電気的作用を有するもの」には、電極や配線をはじめ、トランジスタなどのスイッチング素子、抵抗素子、コイル、容量素子、その他の各種機能を有する素子などが含まれる。

なお、本明細書等においてノードとは、回路を構成する素子の電気的な接続を可能とする素子（例えば、配線など）のことをいう。したがって、”Ａが接続されたノード”とは、Ａと電気的に接続され、且つＡと同電位と見なせる配線のことをいう。なお、配線の途中に電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオードなど）が１個以上配置されていても、Ａと同電位であればその配線はＡが接続されたノードとみなすことができる。

なお本明細書等において、二つあるいはそれ以上の構成要素が同じ材料で同時に形成されているとき、これらの構成要素は同一の層として存在すると定義する。例えば、一つの層が形成され、その後エッチングなどにより構成要素ＡとＢに加工された場合、これらは同一の層として存在する構成要素とする。

（実施の形態１）
本実施の形態では、本発明の一態様の半導体装置の一例として、記憶装置の構成例について、図面を参照して説明する。

図１（Ａ）は、本発明の一態様の記憶装置の主要部における回路図である。記憶装置は、トランジスタ１０１、トランジスタ１０２及び容量１０３を備える。

記憶装置は、トランジスタ１０１のゲート電極と、トランジスタ１０２の第１の電極と、容量１０３の一方の電極とがそれぞれ電気的に接続されるノード（保持ノードＲ）を備える。

また、トランジスタ１０１の第１の電極と電気的に接続する配線を配線Ｓ２、第２の電極と電気的に接続する配線を配線Ｄとする。また、トランジスタ１０２のゲート電極に電気的に接続する配線を配線Ｗ１、第２の電極と電気的に接続する配線を配線Ｓ１とする。また、容量１０３の他方の電極と電気的に接続する配線を配線Ｗ２とする。

記憶装置へデータを書き込む際、配線Ｗ１にトランジスタ１０２をオン状態にさせる電位を入力し、配線Ｓ１からトランジスタ１０２の第２の電極に所定の電位を入力することにより、トランジスタ１０２を介して保持ノードＲに所定の電位を書き込むことができる。その後、配線Ｗ１にトランジスタ１０２をオフ状態とする電位を入力すると、保持ノードＲに書き込まれた電位が保持される。

また、保持ノードＲに保持されている電位に応じて、保持ノードＲにゲート電極が接続されたトランジスタ１０１はオン状態またはオフ状態のいずれかの状態をとる。したがって、配線Ｓ２と配線Ｄの一方に読み出しのための電位を入力し、他方の電位を検知することにより、読み出しを行うことができる。

このように、本発明の一態様の記憶装置へのデータの書き込みまたは消去を行う際、トランジスタ１０２をオン状態とするだけの電圧を用いればよい。換言すると、保持ノードＲに書き込むのに要する電圧として、トランジスタ１０１のオン状態又はオフ状態を制御するだけの電圧を用いればよい。したがって、本発明の一態様の記憶装置の駆動において、フラッシュメモリのような高電圧を必要としないため、極めて消費電力が低減された記憶装置が実現できる。

ここでトランジスタ１０２として、チャネルが形成される半導体にシリコンを用いたトランジスタに比べて、オフ状態におけるリーク電流（オフ電流）が低減されたトランジスタを用いることが好ましい。具体的には、チャネルが形成される半導体として、シリコンよりもバンドギャップの広い半導体を用いたトランジスタを用いる。シリコンよりも広いバンドギャップを有する半導体として化合物半導体があり、例えば、酸化物半導体、窒化物半導体などがある。

具体的には、非常に高いオフ抵抗を得るためには、シリコン（バンドギャップ１．１電子ボルト）では不十分で、バンドギャップが２．５電子ボルト以上４電子ボルト以下、好ましくは３電子ボルト以上３．８電子ボルト以下のワイドバンドギャップ半導体を使用することが好ましい。例えば、酸化インジウム、酸化亜鉛等の酸化物半導体、窒化ガリウム等の窒化物半導体、硫化亜鉛等の硫化物半導体等を用いればよい。

特に、トランジスタ１０２のチャネルを構成する半導体として、酸化物半導体を用いることが好ましい。酸化物半導体は、エネルギーギャップが３．０ｅＶ以上と大きく、酸化物半導体を適切な条件で加工して得られたトランジスタにおいては、オフ状態でのソースとドレイン間の、チャネル幅１μｍあたりのリーク電流（オフ電流）は、ソースとドレイン間の電圧が３．５Ｖ、使用時の温度条件下（例えば、２５℃）において、１００ｚＡ（１×１０^−１９Ａ）以下、もしくは１０ｚＡ（１×１０^−２０Ａ）以下、さらには１ｚＡ（１×１０^−２１Ａ）以下とすることができる。このため、消費電力の小さい半導体装置を実現することができる。

このように、トランジスタ１０２にオフ電流が低減されたトランジスタを適用することにより、保持ノードＲに保持された電位を長い期間に渡って保持することができる。さらに、記憶装置に供給される電力が停止してもデータの保持が可能となる。

図１（Ｂ）は、本発明の一態様の記憶装置の概略図である。

記憶装置は、トランジスタ１０１上にトランジスタ１０２と容量１０３が積層して設けられている。

トランジスタ１０１は、チャネルが形成される半導体に単結晶半導体が適用されたトランジスタである。トランジスタ１０１は、半導体層１１５と、半導体層１１５に電気的に接続される第１の電極層１１２及び第２の電極層１１３と、半導体層１１５上に接するゲート絶縁層１１４と、ゲート絶縁層１１４上に接し、半導体層１１５のチャネル形成領域と重なるゲート電極層１１１と、を備える。トランジスタ１０１のチャネル方向は半導体層１１５の上面と平行である。

またトランジスタ１０２は、上記ゲート電極層１１１上に設けられ、当該ゲート電極層１１１と電気的に接続する半導体層１２５と、半導体層１２５上に設けられ、当該半導体層１２５と電気的に接続する電極層１２２と、半導体層１２５の側面に接して設けられるゲート絶縁層１２４と、ゲート絶縁層１２４と接し、半導体層１２５の当該側面と対向して設けられるゲート電極層１２１と、を備える。トランジスタ１０２は、いわゆる縦型のトランジスタである。従って、トランジスタ１０２のチャネル方向はトランジスタの１０１のチャネル方向、および半導体層１１５の上面に対して垂直である。

また容量１０３は、上記ゲート電極層１１１上に重ねて設けられる電極層１３２と、ゲート電極層１１１と電極層１３２の間に挟持される誘電層１３４と、を備える。従って、トランジスタ１０１のチャネルはトランジスタ１０２の半導体層１２５と容量１０３の誘電層１３４と重畳する。

ここで、電極層１２２は図１（Ａ）における配線Ｓ１に電気的に接続する。同様にして、ゲート電極層１２１は配線Ｗ１に、電極層１３２は配線Ｗ２に、第１の電極層１１２は配線Ｓ２に、第２の電極層１１３は配線Ｄにそれぞれ電気的に接続する。また、ゲート電極層１１１が保持ノードＲに相当する。

図１（Ｂ）に示すように、トランジスタ１０１のゲート電極層１１１上に、縦型のトランジスタであるトランジスタ１０２と、容量１０３とを積層して設けることにより、占有面積が削減された記憶装置を実現できる。またゲート電極層１１１が、トランジスタ１０２の一方の電極、及び容量１０３の一方の電極と兼ねる構成とすることにより、記憶装置の構成が簡略化され、より低コストでの作製が可能となる。

また特に、読み出し動作を行うトランジスタ１０１に単結晶半導体を適用することにより、読み出し動作を高速化できる。

また、半導体層１２５に用いる半導体としてバンドギャップがシリコンよりも広い材料を用いた場合、当該材料は極めて抵抗値が高いため、容量を構成する誘電層としても用いることができる。このとき、図１（Ｂ）に示すように、トランジスタ１０２の半導体層１２５と同一の材料からなる誘電層１３４を容量１０３に適用することが好ましい。すなわち、半導体層１２５と誘電層１３４とが同一の層として存在することが好ましい。このような構成とすることで共通の作製工程によりトランジスタ１０２と容量１０３を作製することが可能となるため、記憶装置の作製工程を簡略化でき、低コストで且つ高い歩留まりが実現された記憶装置とすることができる。

また、図２（Ａ）に示すように、容量１０３の誘電層１３４として絶縁材料の薄膜を用いた構成としてもよい。誘電層１３４に絶縁材料の薄膜を用いることで、誘電層１３４の厚さを薄く形成することができるため、容量１０３の容量値を高めることができる。

ここで、トランジスタ１０２のチャネル長は、半導体層１２５の厚さを変えることにより制御することができる。したがって、微細化に伴いゲート電極層１１１や電極層１２２などの線幅が極めて小さくなった場合でも、半導体層１２５の厚さによって任意のチャネル長とすることができる。

また、図１（Ｂ）や図２（Ａ）において、半導体層１２５を角柱形状として明示したが、異なる形状とすることもできる。図２（Ｂ）には、半導体層１２５の形状を円柱形状とした場合の概略図を示している。また図２（Ｃ）は図２（Ｂ）におけるゲート電極層１２１及びゲート絶縁層１２４を破線で示した図である。

半導体層１２５の形状が、例えば角柱形状であれば、その側面近傍に形成されるチャネルの実効的な幅を大きくとれるため、トランジスタ１０２のオン電流を高くすることができる。また、図２（Ｂ）及び図２（Ｃ）に示すように半導体層１２５を円柱形状とすると、その側面に突出した部分がないため、その側面全体にゲート電界が均一に印加されることになり、信頼性の高いトランジスタ１０２とすることができる。また、例えばさらにオン電流を高くしたい場合には、半導体層１２５の底面の形状を例えば星型多角形のように、少なくともひとつの内角が１８０°を超える多角形（凹多角形）とし、実効的なチャネル幅を大きくしてもよい。

また、図１（Ｂ）において、ゲート電極層１２１はゲート絶縁層１２４を介して半導体層１２５の側面の一部に対向して設ける構成としたが、少なくとも半導体層１２５の側面の一部を覆って形成されていればよい。例えばゲート電極層１２１が半導体層１２５の外周を囲う構成としてもよいし、半導体層１２５の片側の側面にのみゲート電極層１２１を設ける構成とすれば、集積度を高くすることができる。図２（Ｂ）、図２（Ｃ）に示すように半導体層１２５の側面を囲う構成とすれば、トランジスタ１０２の実効的なチャネル幅を大きくとれるためオン電流を高くすることができる。

本実施の形態で例示した記憶装置は、トランジスタ１０１上にトランジスタ１０２と容量１０３とが積層され、且つ、トランジスタ１０２として縦型のトランジスタを適用するため、極めて占有面積が低減された記憶装置である。さらに、書き込み及び消去に用いる電圧として高い電圧が不要であるため、極めて低消費電力で動作できる記憶装置である。

また、トランジスタ１０２としてオフ電流が低減されたトランジスタを適用することにより、電力の供給が停止してもデータの保持が可能であり、且つ、極めて長い期間データを保持できる記憶装置を実現できる。

本実施の形態は、本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。

（実施の形態２）
本実施の形態では、本発明の一態様の半導体装置の例として、記憶装置の他の構成例について、図面を参照して説明する。なお、上記実施の形態と重複する部分については、説明を省略するか簡略化して説明する。

＜構成例＞
図３（Ａ）は、本実施の形態で例示する記憶装置の主要部における回路図である。

ここで、２つのトランジスタと１つの容量を含む構成をまとめて、１つの記憶素子と呼ぶこととする。

図３（Ａ）に示す記憶装置は、トランジスタ１０１ａ、トランジスタ１０２ａ及び容量１０３ａを含む記憶素子１１０ａと、トランジスタ１０１ｂ、トランジスタ１０２ｂ及び容量１０３ｂを含む記憶素子１１０ｂを備える。記憶素子１１０ａ及び記憶素子１１０ｂの構成は、実施の形態１で例示した記憶装置と同様の構成とすることができる。

記憶装置には、トランジスタ１０２ａ及びトランジスタ１０２ｂの各々のゲートに電気的に接続する配線Ｗ１と、容量１０３ａ及び容量１０３ｂの各々の一方の電極に電気的に接続する配線Ｗ２と、トランジスタ１０２ａの第１の電極及びトランジスタ１０１ａの第１の電極に電気的に接続する配線Ｓ１１と、トランジスタ１０２ｂの第１の電極及びトランジスタ１０１ｂの第１の電極に電気的に接続する配線Ｓ１２と、トランジスタ１０１ａ及びトランジスタ１０１ｂの各々の第２の電極に電気的に接続する配線Ｓ２と、が接続されている。

このように、実施の形態１で例示した配線Ｓ１と配線Ｄを共通化して配線Ｓ１１（又は配線Ｓ１２）とし、且つ隣接する記憶素子間で配線Ｓ２を共通化することにより、配線数を低減することができる。

なおここでは簡単のため、図３（Ａ）には２つの記憶素子を備える構成について説明するが、実際にはこの２つの記憶素子の対が配線Ｗ１や配線Ｓ２などに沿って周期的に配置されていることが好ましい。

続いて、図３（Ａ）に示す記憶装置の動作について説明する。

書き込みを行う際には、配線Ｗ１にトランジスタ１０２ａ及びトランジスタ１０２ｂをオン状態とさせる電位が与えられる。続いて配線Ｓ１１と配線Ｓ１２の各々に、所望の電位を与えることにより、トランジスタ１０２ａ又はトランジスタ１０２ｂを介して各々の記憶素子の保持ノードにデータを書き込むことができる。

読み出しを行う際、配線Ｓ２には共通電位が与えられる。ここで、各々の記憶素子の保持ノードにトランジスタ１０１ａ又はトランジスタ１０１ｂをオン状態とさせる電位が保持されているときには、配線Ｓ１１又は配線Ｓ１２の電位が変化する。一方、保持ノードの電位が当該トランジスタをオフ状態とさせる電位のときには、配線Ｓ１１又は配線Ｓ１２の電位は変化しない。したがって、配線Ｓ１１又は配線Ｓ１２の電位の変化をセンスアンプ等で検知することにより、各々の記憶素子に書き込まれたデータを読み出すことができる。

ここで、配線Ｓ２に沿って配置された他の記憶素子の読み出しを行う場合には、トランジスタ１０１ａ及びトランジスタ１０１ｂを確実にオフ状態とする必要がある。そのときは配線Ｗ２に所望の電位を与えることにより容量１０３ａ又は容量１０３ｂを介して各々の保持ノードの電位をトランジスタ１０１ａ又はトランジスタ１０１ｂをオフ状態とする電位に変化させる。このようにして、配線Ｓ２に沿って配置された他の記憶素子の読み出しを確実に行うことができる。

以上が記憶装置の動作についての説明である。

図３（Ｂ）は、本実施の形態で例示する記憶装置の上面概略図である。

図３（Ｂ）には、配線Ｗ１として機能する配線層２０１と、配線Ｗ２として機能する配線層２０２と、配線Ｓ１１として機能する配線層２０３ａと、配線Ｓ１２として機能する配線層２０３ｂと、配線Ｓ２として機能する配線層２０４と、を図示している。

また、配線層２０１と配線層２０３ａが重なる領域に、トランジスタ１０２ａが設けられている。同様にして、配線層２０１と配線層２０３ｂが重なる領域にトランジスタ１０２ｂが、配線層２０２と配線層２０３ａが重なる領域に容量１０３ａが、配線層２０２と配線層２０３ｂが重なる領域に容量１０３ｂが、それぞれ設けられている。

図４（Ａ）〜（Ｃ）にはそれぞれ、図３（Ｂ）中の切断線Ａ−Ａ’、切断線Ｂ−Ｂ’、切断線Ｃ−Ｃ’で切断した断面概略図を示す。図４（Ａ）は、配線層２０３ａに沿ってトランジスタ１０２ａと容量１０３ａを含む領域を切断した断面概略図である。また図４（Ｂ）は、配線層２０１に沿ってトランジスタ１０２ａとトランジスタ１０２ｂを含む領域を切断した断面概略図である。また図４（Ｃ）は、配線層２０２と容量１０３ａと接続電極層２１３ｂと接続電極層２１３ｃと、を含む領域を切断した断面概略図である。

記憶素子１１０ａにおいて、トランジスタ１０１ａのゲート電極層１１１ａ上にトランジスタ１０２ａと、容量１０３ａが積層されている。また記憶素子１１０ｂにおいて、トランジスタ１０１ｂのゲート電極層１１１ｂ上にトランジスタ１０２ｂと容量１０３ｂが積層されている。

ここで、トランジスタ１０１ａ及びトランジスタ１０１ｂは、チャネルが形成される半導体として単結晶半導体を用いたトランジスタである。

トランジスタ１０１ａは、半導体層１１５と、半導体層１１５と電気的に接続する第１の電極層１１２ａ及び第２の電極層１１３と、半導体層１１５上に接するゲート絶縁層１１４と、ゲート絶縁層１１４上に接し、半導体層１１５と重なるゲート電極層１１１ａを有する。

また、トランジスタ１０１ｂも同様に、半導体層１１５と第１の電極層１１２ｂ及び第２の電極層１１３と、ゲート絶縁層１１４と、ゲート電極層１１１ｂを有する。

トランジスタ１０１ｂの第１の電極層１１２ｂは、接続電極層２１３ｃを介して配線層２０３ｂと電気的に接続されている。またトランジスタ１０１ａの第１の電極層１１２ａも同様に接続電極層２１３ｃ（図示しない）を介して配線層２０３ａと電気的に接続されている。また、トランジスタ１０１ａとトランジスタ１０１ｂに共通の第２の電極層１１３は、接続電極層２１３ｂを介して配線層２０４と電気的に接続されている。

また、図４（Ａ）〜（Ｃ）に示すように、ゲート電極層１１１ａ及びゲート電極層１１１ｂの側面にはサイドウォール絶縁層を有していてもよい。

トランジスタ１０２ａは、ゲート電極層１１１ａの上面に接する半導体層１２５と半導体層１２５の上面に接する電極層１２２と、半導体層１２５の側面に接するゲート絶縁層１２４とを有する。さらに、ゲート絶縁層１２４に接し、半導体層１２５の側面を囲って配線層２０１が設けられている。配線層２０１の一部は、トランジスタ１０２ａのゲート電極として機能する。従って、トランジスタ１０２ａのゲート電極はトランジスタ１０１ａのゲート電極層１１１ａとトランジスタ１０２ａの電極層１２２の間に位置する。

トランジスタ１０２ｂも同様に、ゲート電極層１１１ｂと接する半導体層１２５と、電極層１２２と、ゲート絶縁層１２４を有し、半導体層１２５の側面が配線層２０１に囲まれている。トランジスタ１０２ｂのゲート電極もトランジスタ１０１ｂのゲート電極層１１１ｂとトランジスタ１０２ｂの電極層１２２の間に位置する。

トランジスタ１０２ａの電極層１２２は、接続電極層２１３ａを介して配線層２０３ａと電気的に接続されている。また、トランジスタ１０２ｂの電極層１２２も同様に接続電極層２１３ａを介して配線層２０３ｂと電気的に接続されている。

容量１０３ａは、トランジスタ１０１ａのゲート電極層１１１ａ上に接する誘電層１３４を有する。また誘電層１３４の上面に接する配線層２０２が設けられている。配線層２０２の一部は、容量１０３ａの一方の電極として機能する。ここで、誘電層１３４は、半導体層１２５と同一の層から構成されている。すなわち、誘電層１３４は半導体層１２５と同一の層として存在する。

容量１０３ｂも同様に、ゲート電極層１１１ｂ上に接する誘電層１３４を有し、誘電層１３４の上面に接して配線層２０２が設けられている。

また、図４（Ａ）〜（Ｃ）に示すように、記憶装置を構成する電極層や配線層を電気的に分離するために、各々の電極層間、配線層間、または電極層と配線層の間には、絶縁層２１２ａ〜２１２ｈのいずれかが設けられている。

また、半導体層１１５を構成する基板には、半導体層１１５を備えるトランジスタ間を電気的に分離するための素子分離層２１１が設けられている。

ここで、本実施の形態で例示する記憶装置において、当該記憶装置を構成する電極層や配線層の幅や、電極層間、配線層間、または電極層と配線層との間の間隔は、用いる作製方法における最小加工寸法によって形成することができる。ここで最小加工寸法をＦとすると、Ｆの値は好ましくは１００ｎｍ以下、より好ましくは５０ｎｍ以下、より好ましくは３０ｎｍ以下とする。

ここで本構成例では、縦型のトランジスタであるトランジスタ１０２ａや容量１０３ａの占有面積を、Ｆ^２にまで縮小することができる。

このように、トランジスタ１０１ａとトランジスタ１０１ｂの一方の電極層を共通化することにより、２つの記憶素子間を可能な限り近づけて配置することができる。さらに、トランジスタ１０１ａのゲート電極層１１１ａ上に、トランジスタ１０２ａと容量１０３ａを積層して設けることにより、一つの記憶素子の占有面積を縮小化することができる。

以上が本実施の形態で例示する記憶装置の構成例についての説明である。

＜変形例＞
上記構成例では、容量を構成する誘電層として、縦型のトランジスタの半導体層と同一の層を用いたが（すなわち、前記誘電層と前記半導体層は同一の層として存在する）、以下では、誘電層として絶縁材料の薄膜を用いた場合について説明する。

図５は、図４（Ａ）に示した断面概略図のうち、容量１０３ａの構成を異ならせて示した図である。なお、容量１０３ａの構成以外は、上記構成例と同じ構成である。

容量１０３ａは、トランジスタ１０１ａのゲート電極層１１１ａ上に接する誘電層１３４と、誘電層１３４の上面に接する電極層１３２とを有する。また、電極層１３２の上面に接する配線層２０２が設けられている。

誘電層１３４は絶縁材料からなる薄膜で構成されている。このような構成とすることにより、誘電層１３４を薄く形成できるため、単位面積あたりの容量値を高めることができる。

ここで図５に示すように、誘電層１３４は、トランジスタ１０２ａのゲート絶縁層１２４と同一の層として存在することが好ましい。さらに、電極層１３２は、配線層２０１と同一のとして存在することが好ましい。このように誘電層１３４と電極層１３２を、トランジスタ１０２ａを構成する層と同一の層で構成することにより、容量１０３ａとトランジスタ１０２ａとを同一の工程により形成することが可能であるため、作製工程を簡略化できる。

以上が本変形例についての説明である。

＜作製工程例＞
以下では、上記構成例で例示した記憶装置を作製する方法の一例について図面を参照して説明する。なお、本作製工程例では一部を除いて、概略を示すにとどめる。詳細は、公知の半導体集積回路作製技術を参照すればよい。

図６〜図９には、本作製工程例での各段階における上面概略図と断面概略図を示している。例えば、図６（Ａ）にはその段階における上面概略図を示し、図６（Ｂ）には図６（Ａ）中の切断線Ａ−Ａ’及びＢ−Ｂ’で切断した断面概略図を示している。

まず、半導体材料を含む基板を準備する。半導体材料を含む基板としては、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ基板などを適用することができる。ここでは、半導体材料を含む基板として、単結晶シリコン基板を用いる場合の一例について示す。なお、一般に「ＳＯＩ基板」は、絶縁表面上にシリコン半導体層が設けられた構成の基板をいうが、本明細書等においては、絶縁表面上にシリコン以外の材料からなる半導体層が設けられた構成の基板をも含むこととする。つまり、ＳＯＩ基板には、ガラス基板などの絶縁基板上に絶縁層を介して半導体層が設けられた構成も含まれるものとする。

続いて、基板上に素子分離層２１１を形成する。素子分離層２１１は、公知のＬＯＣＯＳ（ＬｏｃａｌＯｘｉｄａｔｉｏｎｏｆＳｉｌｉｃｏｎ）プロセス等を用いて形成すればよい。また、この工程の前後において、後に形成されるトランジスタ１０１ａ及びトランジスタ１０１ｂのしきい値電圧を制御するために、ｎ型の導電性を付与する不純物元素やｐ型の導電性を付与する不純物元素を基板に添加してもよい。基板に含まれる半導体材料がシリコンの場合、ｎ型の導電性を付与する不純物としては例えばリンやヒ素などを用いることができる。一方、ｐ型の導電性を付与する不純物としては、例えばホウ素、アルミニウム、ガリウムなどを用いることができる。

また、素子分離層２１１を形成した後、基板表面を平坦化することが好ましい。例えば、ＣＭＰ（ＣｈｅｍｉｃａｌＭｅｃｈａｎｉｃａｌＰｏｌｉｓｈｉｎｇ）などの研磨処理やエッチング処理を用いればよい。

次に、基板表面に絶縁膜を形成し、当該絶縁膜上に導電膜を形成する。

上記絶縁膜は、後に形成されるトランジスタ１０１ａ及びトランジスタ１０１ｂのゲート絶縁層１１４となるものであり、ＣＶＤ法やスパッタリング法等を用いて得られる酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タンタル、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉ_ｘＯ_ｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート、窒素が添加されたハフニウムアルミネート（ＨｆＡｌ_ｘＯ_ｙ（ｘ＞０、ｙ＞０））等を含む膜の単層構造または積層構造とすると良い。他に、高密度プラズマ処理や熱処理（熱酸化処理や熱窒化処理など）によって、基板の表面を酸化、窒化することにより上記絶縁膜を形成しても良い。高密度プラズマ処理は、例えば、Ｈｅ、Ａｒ、Ｋｒ、Ｘｅなどの希ガスと、酸素、酸化窒素、アンモニア、窒素などとの混合ガスを用いて行うことができる。また、絶縁膜の厚さは特に限定されないが、例えば１ｎｍ以上１００ｎｍ以下とすることができる。

導電膜は、後に形成されるトランジスタ１０１ａ及びトランジスタ１０１ｂのゲート電極層１１１ａ、１１１ｂとなるものであり、アルミニウムや銅、チタン、タンタル、タングステン、クロム、ニッケル、モリブデン等の金属材料を用いて形成することができる。また、導電材料を含む多結晶シリコンなどの半導体材料を用いて、導電膜を形成しても良い。形成方法も特に限定されず、蒸着法、ＣＶＤ法、スパッタリング法、スピンコート法など、各種成膜方法を用いることができる。なお本実施の形態では、導電膜として金属材料を用いる場合の一例について示すものとする。

また、当該導電膜は後に形成されるトランジスタ１０２ａ及びトランジスタ１０２ｂの一方の電極としても機能するため、半導体層１２５に用いる半導体材料の電子親和力を考慮して材料を選択することが好ましい。また導電膜を２以上の膜が積層された積層膜とし、その最上層（半導体層１２５と接する層）の導電膜に、トランジスタ１０２ａ及びトランジスタ１０２ｂの電極に適した材料からなる導電膜を用いる構成としてもよい。

続いて、当該導電膜の不要な部分をエッチングし、ゲート電極層１１１ａ及びゲート電極層１１１ｂを形成する。

続いて、ゲート電極層１１１ａ及びゲート電極層１１１ｂの側面に接するサイドウォール絶縁層を形成する。サイドウォール絶縁層は、ゲート電極層１１１ａ及びゲート電極層１１１ｂを覆う絶縁膜を形成した後に、当該絶縁膜に異方性の高いエッチング処理を適用することで自己整合的に形成することができる。

またサイドウォール絶縁層を形成する際のエッチング処理により、ゲート絶縁層１１４となる絶縁膜のうち、ゲート電極層１１１ａ及びゲート電極層１１１ｂ及びサイドウォール絶縁層に重ならない部分が同時にエッチングされることにより、ゲート絶縁層１１４が形成される。

サイドウォール絶縁層を設けることにより、後述の不純物を添加する工程において、不純物元素が異なる濃度で添加された不純物領域を形成することができる。こうすることで短チャネル効果などの影響を抑制することができ、好ましい。なお、高集積化が要求される場合には、サイドウォールを有しない構成とすることにより、トランジスタサイズを縮小することができる。

次に、ゲート電極層１１１ａ、ゲート電極層１１１ｂ、及びサイドウォール絶縁層をマスクとして用い、リンや砒素などの不純物を添加して、第１の電極層１１２ａ、第１の電極層１１２ｂ、及び第２の電極層１１３を形成する。なお、ｐチャネル型のトランジスタを形成する場合にはホウ素やアルミニウムなどの不純物元素を添加すればよく、ｎチャネル型のトランジスタを形成する場合には、リンや砒素などの不純物元素を添加すればよい。添加する不純物の濃度は適宜設定することができるが、半導体素子が高度に微細化される場合には、その濃度を高くすることが望ましい。なお、不純物元素の添加後には加熱処理を行い、不純物元素の活性化や不純物元素の添加時に生じる欠陥の改善等を図るのが望ましい。

以上の工程で、トランジスタ１０１ａ及びトランジスタ１０１ｂを形成できる。

その後、後の絶縁層２１２ａとなる絶縁膜を成膜した後、ゲート電極層１１１ａ及びゲート電極層１１１ｂが露出するように平坦化処理を行い、絶縁層２１２ａを形成する。

絶縁層２１２ａとなる絶縁膜には、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化ハフニウム、酸化タンタル等の無機絶縁材料を含む膜の単膜または積層膜を用いることができる。また、後の工程にかかる熱に耐えうるのであれば、ポリイミド、アクリル樹脂等の有機絶縁材料を用いて形成することもできる。

なお、この段階における上面概略図及び断面概略図が、それぞれ図６（Ａ）、（Ｂ）に相当する。

続いて、ゲート電極層１１１ａ、ゲート電極層１１１ｂ及び絶縁層２１２ａ上に後の半導体層１２５となる半導体膜を形成する。ここで半導体膜の厚さは、後の平坦化工程で膜厚が減少してしまうことを考慮して、あらかじめ所望のチャネル長よりも厚くなるように形成することが好ましい。

半導体膜の材料として、シリコンなどの半導体材料を用いることもできるが、シリコンよりもバンドギャップの広い半導体材料を用いることが好ましい。シリコンよりも広いバンドギャップを有する半導体として化合物半導体があり、例えば、酸化物半導体、窒化物半導体などがある。

トランジスタのオフ抵抗は、チャネルが形成される半導体層における熱的に励起するキャリアの濃度に反比例する。ドナーやアクセプタによるキャリアが全く存在しない状態（真性半導体）であっても、シリコンの場合にはバンドギャップが１．１電子ボルトであるため、室温（３００Ｋ）での熱励起キャリアの濃度は１×１０^１１ｃｍ^−３程度である。

一方、例えばバンドギャップが３．２電子ボルトの半導体の場合では熱励起キャリアの濃度は１×１０^−７ｃｍ^−３程度となる。電子移動度が同じ場合、抵抗率は、キャリア濃度に反比例するので、バンドギャップ３．２電子ボルトの半導体の抵抗率は、シリコンより１８桁も大きい。

このようなバンドギャップの広い半導体が適用されたトランジスタは、極めて低いオフ電流を実現できる。このようなトランジスタをトランジスタ１０２ａ及びトランジスタ１０２ｂに適用することにより、各記憶素子の保持ノードに保持される電位を、極めて長い期間保持させることが可能となる。

本実施の形態では、半導体膜として酸化物半導体膜をスパッタリング法により形成する。具体的には、Ｉｎ−Ｇａ−Ｚｎ系酸化物半導体ターゲットを用いてスパッタリング法により形成する。

なお、酸化物半導体膜として用いることのできる材料は上記に限定されない。酸化物半導体としては、少なくともインジウム（Ｉｎ）あるいは亜鉛（Ｚｎ）を含むことが好ましい。特にＩｎとＺｎを含むことが好ましい。

また、酸化物半導体を用いたトランジスタの電気特性のばらつきを減らすためのスタビライザーとして、それらに加えてガリウム（Ｇａ）、スズ（Ｓｎ）、ハフニウム（Ｈｆ）、アルミニウム（Ａｌ）、又はランタノイドのから選ばれた一種又は複数種を有することが好ましい。

ランタノイドとして、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）がある。

例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛等を用いることができる。

また、酸化物半導体として、Ｉｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物等を用いることができる。

また、酸化物半導体として、Ｉｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物等を用いることができる。

また、酸化物半導体として、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物等を用いることができる。

なお、ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを主成分として有する酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元素を含有させてもよい。

また、上記金属酸化物にＳｉＯ_２を含ませた酸化物半導体で酸化物半導体膜を形成することもできる。

また、酸化物半導体膜を、ＩｎＭＯ_３（ＺｎＯ）_ｍ（ｍ＞０）で表記される酸化物半導体で形成することができる。ここで、Ｍは、Ｇａ、Ａｌ、Ｍｎ、及びＣｏから選ばれた一つ又は複数の金属元素を示す。

例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１あるいはＩｎ：Ｇａ：Ｚｎ＝２：２：１の原子比のＩｎ−Ｇａ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いることができる。

あるいは、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３あるいはＩｎ：Ｓｎ：Ｚｎ＝２：１：５の原子比のＩｎ−Ｓｎ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いてもよい。

しかし、これらに限られず、必要とする半導体特性（移動度、しきい値、ばらつき等）に応じて適切な組成のものを用いればよい。また、必要とする半導体特性を得るために、キャリア濃度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間距離、密度等を適切なものとすることが好ましい。

例えば、Ｉｎ−Ｓｎ−Ｚｎ系酸化物では比較的容易に高い移動度が得られる。しかしながら、Ｉｎ−Ｇａ−Ｚｎ系酸化物でも、バルク内欠陥密度を低減することにより移動度を上げることができる。

なお、例えば、Ｉｎ、Ｇａ、Ｚｎの原子数比がＩｎ：Ｇａ：Ｚｎ＝ａ：ｂ：ｃ（ａ＋ｂ＋ｃ＝１）である酸化物の組成が、原子数比がＩｎ：Ｇａ：Ｚｎ＝Ａ：Ｂ：Ｃ（Ａ＋Ｂ＋Ｃ＝１）の酸化物の組成の近傍であるとは、ａ、ｂ、ｃが、（ａ−Ａ）^２＋（ｂ−Ｂ）^２＋（ｃ−Ｃ）^２≦ｒ^２を満たすことをいい、ｒは、例えば、０．０５とすればよい。他の酸化物でも同様である。

酸化物半導体は単結晶でも、非単結晶でもよい。非単結晶の場合、非晶質でも、多結晶でもよい。また、非晶質中に結晶性を有する部分を含む構造でもよい。なお、アモルファスは欠陥が多いため、非アモルファスが好ましい。

アモルファス状態の酸化物半導体は、比較的容易に平坦な表面を得ることができるため、これを用いてトランジスタを作製した際の界面散乱を低減でき、比較的容易に、比較的高い移動度を得ることができる。

また、結晶性を有する酸化物半導体では、よりバルク内欠陥を低減することができ、表面の平坦性を高めればアモルファス状態の酸化物半導体以上の移動度を得ることができる。

ここで、酸化物半導体膜にはアルカリ金属、水素原子、水素分子、水、水酸基、又は水素化合物などの不純物ができるだけ混入しないように形成することが好ましい。例えばスパッタリングターゲットや成膜に用いるガスに上記不純物が混入しないようにする。また、成膜の際、成膜装置内を十分排気し、成膜時に基板温度を加熱しながら成膜することにより、成膜された酸化物半導体膜に含まれる不純物濃度を低減することができる。

また、酸化物半導体膜の形成後において脱水化処理（脱水素化処理）を行い、酸化物半導体膜から水素、または水分を除去して、不純物が極力含まれないように高純度化し、脱水化処理（脱水素化処理）によって増加した酸素欠損を補填するため酸素を酸化物半導体膜に加える処理を行うことが好ましい。酸素の供給は、酸素雰囲気下で加熱処理を施す方法や、酸化物半導体膜を加熱により酸素を放出する膜の近傍に配置し、加熱処理を施す方法等を用いることができる。本明細書等において、酸化物半導体膜に酸素を供給する場合を、加酸素化処理と記す場合がある、または酸化物半導体膜に含まれる酸素を化学量論的組成よりも多くする場合を過酸素化処理と記す場合がある。

このように、酸化物半導体膜は、脱水化処理（脱水素化処理）により、水素または水分が除去され、加酸素化処理により酸素欠損を補填することによって、ｉ型（真性）化またはｉ型に限りなく近い酸化物半導体膜とすることができる。このような酸化物半導体膜中には、ドナーに由来するキャリアが極めて少なく（ゼロに近く）、キャリア濃度は１×１０^１４／ｃｍ^３未満、好ましくは１×１０^１２／ｃｍ^３未満、さらに好ましくは１×１０^１１／ｃｍ^３未満、より好ましくは１．４５×１０^１０／ｃｍ^３未満となる。

またこのように、水素濃度が十分に低減されて高純度化され、十分な酸素の供給により酸素欠損に起因するエネルギーギャップ中の欠陥準位が低減された酸化物半導体膜を備えるトランジスタは、極めて優れたオフ電流特性を実現できる。例えば、室温（２５℃）でのオフ電流（ここでは、単位チャネル幅（１μｍ）あたりの値）は、１００ｚＡ（１ｚＡ（ゼプトアンペア）は１×１０^−２１Ａ）以下、望ましくは、１０ｚＡ以下となる。また、８５℃では、１００ｚＡ（１×１０^−１９Ａ）以下、望ましくは１０ｚＡ（１×１０^−２０Ａ）以下となる。このように、ｉ型（真性）化または実質的にｉ型化された酸化物半導体膜を用いることで、極めて優れたオフ電流特性のトランジスタを得ることができる。

続いて、半導体膜の不要な部分をエッチングして半導体層１２５及び誘電層１３４を形成する。

半導体膜のエッチングは、ハードマスクを用いて行うことが好ましい。まず半導体膜上に後のハードマスクとなる無機膜を形成し、当該無機膜上の半導体層１２５及び誘電層１３４を形成する領域と重なるようにレジストを形成する。ここで、形成したレジストに対してアッシングを行いレジストの幅を縮小させる、いわゆるスリミング処理を施すことが好ましい。スリミング処理を施すことにより半導体層１２５または誘電層１３４の幅を最小加工寸法Ｆよりも小さくできる。したがって半導体層１２５及び誘電層１３４は、ゲート電極層１１１ａまたはゲート電極層１１１ｂの幅を最小加工寸法Ｆで形成した場合であっても、その内側の領域に設けることができる。

ハードマスクは、上記レジストに覆われていない領域の上記無機膜をエッチングして得られる。ハードマスクの形成後にレジストを除去してもよい。

半導体膜のエッチングは、ハードマスクに覆われていない部分に対して異方性の高いエッチング方法を用いて行う。ここで、エッチングの際に半導体膜よりも下層に設けられる層をエッチングしない条件を用いる。このようにして、柱状（円柱状、多角柱状を含む）の半導体層１２５を形成することができる。

その後、ハードマスクを除去する。またハードマスク上のレジストを除去していない場合には、当該レジストを除去した後にハードマスクを除去する。

続いて、半導体層１２５の側面及び上面を覆う絶縁膜を形成する。当該絶縁膜の一部は、ゲート絶縁層１２４として機能する。したがって、半導体層１２５の側面に接する部分は均一な厚さになるように当該絶縁膜を形成することが好ましい。当該絶縁膜は、ＣＶＤ法、スパッタリング法などの成膜方法によって形成することができる。また、絶縁膜の膜中及び半導体層１２５との界面には水、水素、水素化合物などの水素原子を含む不純物が十分低減されていることが好ましい。

ここで、絶縁膜の形成には、μ波（例えば周波数２．４５ＧＨｚ）を用いた高密度プラズマＣＶＤを用いると、緻密で絶縁耐圧の高い高品質な絶縁膜を形成できるので好ましい。高純度化された酸化物半導体と高品質ゲート絶縁層とが接触することにより、界面準位を低減して界面特性を良好にすることができる。

絶縁膜としては、例えば酸化珪素、窒化酸化珪素、酸化窒化珪素、窒化珪素、酸化ハフニウム、酸化アルミニウム、酸化タンタル、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉ_ｘＯ_ｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉ_ｘＯ_ｙＮ_ｚ（ｘ＞０、ｙ＞０、ｚ＞０））、窒素が添加されたハフニウムアルミネート（ＨｆＡｌ_ｘＯ_ｙＮ_ｚ（ｘ＞０、ｙ＞０、ｚ＞０））等を含む膜を、単層で、又は積層させることで、形成することができる。

この段階における上面概略図及び断面概略図が、それぞれ図７（Ａ）、（Ｂ）に相当する。

続いて、ゲート絶縁層１２４を構成する上記絶縁膜上に、配線層２０１となる導電膜を成膜し、当該導電膜の不要な部分をエッチングする。その後、当該絶縁膜及び導電膜上に、後の絶縁層２１２ｂとなる絶縁膜を成膜する。次に、半導体層１２５及び誘電層１３４の上面が露出するように平坦化処理を行うことにより、配線層２０１と絶縁層２１２ｂが形成される。

配線層２０１となる導電膜は、上記ゲート電極層１１１ａ及びゲート電極層１１１ｂに用いる導電膜と同様の材料、方法により形成できる。なお、以下、配線層２０２、配線層２０３ａ、配線層２０３ｂ、配線層２０４に用いる導電膜も同様である。

また絶縁層２１２ｂを構成する絶縁膜は、絶縁層２１２ａに用いる絶縁膜と同様の材料、方法により形成できる。なお、以下、絶縁層２１２ｃ、絶縁層２１２ｄ、絶縁層２１２ｅ、絶縁層２１２ｆ、絶縁層２１２ｇ、絶縁層２１２ｈに用いる絶縁膜も同様である。

続いて、半導体層１２５、誘電層１３４、ゲート絶縁層１２４、配線層２０１、及び絶縁層２１２ｂ上に接して絶縁層２１２ｃとなる絶縁膜を形成する。その後、絶縁層２１２ｃとなる絶縁膜に、半導体層１２５または誘電層１３４に到達する開口部を形成することにより、絶縁層２１２ｃが形成される。

続いて、後の配線層２０２または電極層１２２となる導電膜を、半導体層１２５、誘電層１３４、及び絶縁層２１２ｃ上に形成する。その後当該導電膜の不要な部分をエッチングすることにより、配線層２０２及び電極層１２２が形成される。

以上の工程により、トランジスタ１０１ａのゲート電極層１１１ａ上にトランジスタ１０２ａと容量１０３ａを形成できる。また同時に、トランジスタ１０１ｂのゲート電極層１１１ｂ上にトランジスタ１０２ｂと容量１０３ｂが形成される。

この段階における上面概略図及び断面概略図が、それぞれ図８（Ａ）、（Ｂ）に相当する。

続いて、配線層２０２、電極層１２２、及び絶縁層２１２ｃ上に絶縁層２１２ｄとなる絶縁膜を形成する。その後、配線層２０２及び電極層１２２の上面が露出するように平坦化処理を施すことで、絶縁層２１２ｄが形成される。

続いて、絶縁層２１２ｅとなる絶縁膜を成膜し、絶縁層２１２ｅを形成する。

続いて、絶縁層２１２ｅに電極層１２２に到達する開口部を形成する。その後、絶縁層２１２ｅ及び電極層１２２上に接続電極層２１３ａとなる導電膜を形成し、絶縁層２１２ｅの上面が露出するように平坦化処理を施すことにより、電極層１２２に電気的に接続する接続電極層２１３ａを形成する。

またこのとき同時に、絶縁層２１２ｅ、絶縁層２１２ｄ、絶縁層２１２ｃ、絶縁層２１２ｂ、ゲート絶縁層１２４を構成する絶縁膜、及び絶縁層２１２ａに、第１の電極層１１２ａまたは第１の電極層１１２ｂに到達する開口部を形成することにより、第１の電極層１１２ａまたは第１の電極層１１２ｂに電気的に接続する接続電極層２１３ｃ（図４参照）を形成する。

続いて、絶縁層２１２ｅ、接続電極層２１３ａ、及び接続電極層２１３ｃ上に、配線層２０３ａ及び配線層２０３ｂとなる導電膜を形成した後、当該導電膜の不要な部分をエッチングすることにより配線層２０３ａ及び配線層２０３ｂを形成する。

その後、絶縁層２１２ｅ、配線層２０３ａ、及び配線層２０３ｂ上に絶縁層２１２ｆとなる絶縁膜を形成した後、配線層２０３ａ及び配線層２０３ｂの上面が露出するように平坦化処理を施すことにより絶縁層２１２ｆを形成する。

続いて、絶縁層２１２ｆ、配線層２０３ａ、及び配線層２０３ｂ上に絶縁層２１２ｇとなる絶縁膜を成膜し、絶縁層２１２ｇを形成する。

続いて、絶縁層２１２ｇ、絶縁層２１２ｆ、絶縁層２１２ｅ、絶縁層２１２ｄ、絶縁層２１２ｃ、絶縁層２１２ｂ、ゲート絶縁層１２４を構成する絶縁膜、及び絶縁層２１２ａに、第２の電極層１１３に到達する開口部（図示しない）を形成する。その後、絶縁層２１２ｇ及び第２の電極層１１３上に接続電極層２１３ｂとなる導電膜を形成し、絶縁層２１２ｇの上面が露出するように平坦化処理を施すことにより、第２の電極層１１３と電気的に接続する接続電極層２１３ｂ（図示しない）を形成する（図４（Ｃ）参照）。

続いて、絶縁層２１２ｇ及び接続電極層２１３ｂ（図示しない）上に、配線層２０４となる導電膜を形成した後、当該導電膜の不要な部分をエッチングすることにより、配線層２０４を形成する（図４（Ｃ）参照）。

その後、絶縁層２１２ｇ及び配線層２０４を覆う絶縁層２１２ｈを形成してもよい。また絶縁層２１２ｈとなる絶縁膜を成膜した後、当該絶縁膜の上面を平坦化処理によって平坦化して絶縁層２１２ｈを形成してもよい。

この段階における上面概略図及び断面概略図が、それぞれ図９（Ａ）、（Ｂ）に相当する。

以上の工程により、本実施の形態の構成例で例示した記憶素子１１０ａ及び記憶素子１１０ｂを備える記憶装置を作製することができる。

ここで、上記では、ハードマスクを用いて半導体層１２５及び誘電層１３４を形成する方法を説明したが、これとは異なる方法により半導体層１２５及び誘電層１３４を形成することもできる。以下では上記とは異なる作製方法について、図１０を用いて説明する。

まず、上記と同様にトランジスタ１０１ａ及び絶縁層２１２ａを形成する。

続いて、絶縁層２１２ａ及びゲート電極層１１１ａ上に、絶縁層２１２ｉと配線層２０１となる導電膜を積層して形成する。ここで、絶縁層２１２ｉは、ゲート電極層１１１ａと配線層２０１とを絶縁するために設けられる。

続いて、上記導電膜と絶縁層２１２ｉに、ゲート電極層１１１ａに到達する開口部を形成する。この段階における断面概略図が、図１０（Ａ）に相当する。

続いて、開口部の側面、及び底面に接するように、後のゲート絶縁層１２４となる絶縁膜を成膜する。または、上記導電膜の上面及び側面を酸化して、絶縁膜を形成してもよい。

その後、当該絶縁膜に対して異方性の高いエッチング処理を施すことにより、上記導電膜とゲート電極層１１１ａのそれぞれの上面が露出し、開口部の側壁にのみ絶縁膜を残すことができる。このようにして、開口部の側壁に接するゲート絶縁層１２４を形成することができる。

続いて、上記導電膜及びゲート電極層１１１ａ上に、ゲート絶縁層１２４と接するように半導体層１２５及び誘電層１３４となる半導体膜を成膜する。その後、当該導電膜の上面が露出するように平坦化処理を施すことにより、上記開口部内に半導体層１２５及び誘電層１３４を形成することができる。この段階における断面概略図が図１０（Ｂ）に相当する。

続いて、上記導電膜、ゲート絶縁層１２４、半導体層１２５、及び誘電層１３４の上面にレジストを形成し、当該導電膜の不要な部分をエッチングすることにより配線層２０１を形成する。

その後、絶縁層２１２ｂとなる絶縁膜を成膜し、配線層２０１、半導体層１２５、誘電層１３４、及びゲート絶縁層１２４の上面が露出するように平坦化処理を施すことにより、絶縁層２１２ｂを形成する。この段階における断面概略図が図１０（Ｃ）に相当する。

その後、上述の方法に従って、絶縁層２１２ｃ、電極層１２２、及び配線層２０２を形成する。この段階における断面概略図が図１０（Ｄ）に相当する。

以上の工程により、トランジスタ１０１ａ上にトランジスタ１０２ａと容量１０３ａを形成することができる。

このような方法を用いることにより、スリミング処理を用いることなく確実に、ゲート電極層１１１ａの内側の領域に半導体層１２５及び誘電層１３４を形成することができる。

以上が本作製工程例についての説明である。

＜変形例＞
以下では、図５に示した、容量の誘電層として絶縁材料の薄膜を用いた記憶装置を作製する方法の一例について図面を参照して説明する。なお、以下では、上記作製工程例と重複する部分については説明を省略する。

図１１は、本変形例の各段階における断面概略図である。

まず、上記作製工程例で説明した方法により、トランジスタ１０１ａを形成する。

続いて、ゲート電極層１１１ａ上に半導体層１２５を形成する。ここで、上記構成例では半導体層１２５と同時に同一材料からなる誘電層１３４を形成したが、本変形例では形成しないことに留意する。

続いて、ゲート絶縁層１２４を構成する絶縁膜を形成する。このとき、当該絶縁膜の一部を誘電層１３４として用いることができる。この段階における断面概略図が図１１（Ａ）に相当する。

続いて、配線層２０１を形成する工程において、容量１０３ａが形成される領域に、配線層２０１と同一の導電膜からなる島状のパターンを形成することにより、電極層１３２を形成する。このようにしてゲート電極層１１１ａと電極層１３２の間に絶縁膜からなる誘電層１３４が挟持された、容量１０３ａを形成することができる。この段階における断面概略図が図１１（Ｂ）に相当する。

続いて、絶縁層２１２ｂ及び絶縁層２１２ｃを形成する。その後、絶縁層２１２ｃに半導体層１２５に到達する開口部を形成する際に、電極層１３２に到達する開口部も同時に形成する。

続いて電極層１２２と配線層２０２を形成する。配線層２０２は、絶縁層２１２ｃに設けられた開口部を介して電極層１３２と電気的に接続する。この段階における断面概略図が図１１（Ｃ）に相当する。

これ以降は、上記作製工程例に基づいて工程を進めることにより、誘電層１３４として絶縁膜が適用された容量１０３を備える記憶装置を作製することができる。

このような方法によれば、フォトマスク数や作製工程を増やすことなく、縦型のトランジスタと同時に容量を作製することができるため、低コストで且つ高い歩留まりで記憶装置を作製できる。

以上が本変形例についての説明である。

（実施の形態３）
本実施の形態では、本発明の一態様の半導体装置の一例として、上記実施の形態とは異なる記憶装置の構成例について、図面を参照して説明する。なお、以下では上記実施の形態と重複する部分については、説明を省略するか、簡略化して説明する。

図１２（Ａ）は、本実施の形態で例示する記憶装置の主要部における回路図である。

記憶装置は、トランジスタ１０１とトランジスタ１０２と容量１０３と、を備える。

また、トランジスタ１０１及びトランジスタ１０２の各々の第１の電極と電気的に接続する配線Ｓ１と、トランジスタ１０１の第２の電極と電気的に接続する配線Ｓ２と、トランジスタ１０２のゲートに接続する配線Ｗ１と、容量１０３の一方の電極と電気的に接続する配線Ｗ２と、を有する。

図１２（Ｂ）は、本実施の形態で例示する記憶装置の上面概略図である。また、図１２（Ｃ）は、図１２（Ｂ）中の切断線Ｄ−Ｄ’で切断した断面概略図である。

図１２（Ｂ）及び図１２（Ｃ）に示す記憶装置は、実施の形態２で例示した記憶装置におけるトランジスタ１０１を、縦型のトランジスタに置き換えた構成である。

記憶装置は、絶縁表面上に設けられた配線層２０４と、配線層２０４上に設けられた縦型のトランジスタであるトランジスタ１０１と、トランジスタ１０１のゲート電極層１１１上に設けられたトランジスタ１０２及び容量１０３と、トランジスタ１０２のゲート電極として機能する配線層２０１と、容量１０３の一方の電極として機能する配線層２０２と、トランジスタ１０１及び容量１０３上に設けられ、トランジスタ１０１及びトランジスタ１０２と電気的に接続された配線層２０３と、を有する。

配線層２０１は、図１２（Ａ）に示す配線Ｗ１として機能する。同様に、配線層２０２は配線Ｗ２として機能し、配線層２０３は配線Ｓ１として機能し、配線層２０４は配線Ｓ２として機能する。またゲート電極層１１１が保持ノードに相当する。

図１２（Ｂ）及び図１２（Ｃ）に示すように、配線層２０４をトランジスタ１０１よりも下層に設けることが可能であるため、配線層２０４と配線層２０３を重ねて設けることができる。このとき、配線層２０４と配線層２０３は、トランジスタ１０１が設けられている層と、トランジスタ１０２及び容量１０３が設けられている層を介して形成されるため、これらの距離を十分に離して形成できる。そのため当該配線層間の容量は無視できる程度にまで低減することができる。このように、２つの配線層を重ねて形成することにより、記憶装置の占有面積を極めて小さいものとすることができる。

また、図１２（Ｃ）では、ゲート電極層１１１と配線層２０４とはゲート絶縁層１１４を構成する絶縁膜によって電気的に絶縁される構成を示したが、ゲート電極層１１１と配線層２０４との間に絶縁層を別途形成し、これらの間の容量を低減してもよい。その場合には、当該絶縁層を貫通する接続電極層により配線層２０４と第２の電極層１１３とを接続する構成とすればよい。

トランジスタ１０１は、配線層２０４上に設けられ、当該配線層２０４と電気的に接続する第２の電極層１１３と、第２の電極層１１３上に設けられ、当該第２の電極層１１３と電気的に接続する半導体層１１５と、半導体層１１５上に設けられ、当該半導体層１１５と電気的に接続する第１の電極層１１２と、半導体層１１５、第１の電極層１１２、及び第２の電極層１１３の側面に接して設けられるゲート絶縁層１１４と、少なくとも半導体層１１５の当該側面と対向して設けられるゲート電極層１１１と、を備える。チャネル方向は絶縁表面に対して垂直である。

半導体層１１５には、アモルファス半導体や、多結晶半導体、単結晶半導体などを用いることができる。

アモルファス半導体としては、代表的には水素化アモルファスシリコンがあげられる。また、多結晶半導体としては、代表的にはポリシリコン（多結晶シリコン）があげられる。ポリシリコンには、８００℃以上のプロセス温度を経て形成されるポリシリコンを主材料として用いた所謂高温ポリシリコンや、６００℃以下のプロセス温度で形成されるポリシリコンを主材料として用いた所謂低温ポリシリコン、また結晶化を促進する元素などを用いて、非晶質シリコンを結晶化させたポリシリコンなどを含んでいる。もちろん、微結晶半導体又は半導体層の一部に結晶相を含む半導体を用いることもできる。

また、半導体層１１５に用いる半導体として、上述の酸化物半導体を用いてもよい。その場合は、第１の電極層１１２及び第２の電極層１１３を設けなくてもよい。

トランジスタ１０１を形成する場合、上述のトランジスタ１０２の作製方法を援用することができる。このとき、半導体層１２５を構成する半導体の単層膜に換えて、第２の電極層１１３を構成する不純物が添加された半導体膜と、半導体層１１５を構成する半導体膜と、第１の電極層１１２を構成する不純物が添加された半導体膜との積層膜を用いることにより、トランジスタ１０１を形成することができる。

トランジスタ１０２及び容量１０３は、上記実施の形態で例示した構成を用いることができる。

このように、トランジスタ１０１を縦型のトランジスタとすることにより、トランジスタ１０１をＦ^２の面積の範囲内に納めることができる。同様に、トランジスタ１０２や容量１０３もそれぞれＦ^２の面積の範囲内に納めることができる。そのため高度に集積化した場合であっても、極めて占有面積が低減された記憶装置を実現できる。

（実施の形態４）
本実施の形態では、本発明の一態様の半導体装置の一例として、上記実施の形態とは異なる記憶装置の構成例について、図面を参照して説明する。なお以下では、上記実施の形態と重複する部分については、説明を省略するか、簡略化して説明する。

本発明の一態様の記憶装置は、第１のトランジスタ１０１と第２のトランジスタ１０２と容量１０３を有する記憶装置の層（半導体装置の層ともいえる。以下では、メモリ層とも呼ぶ）を、複数積層して設けることにより、高度に集積化することが可能となる。また、当該メモリ層の下層に、駆動回路を設けることもできる。以下では、当該メモリ層を積層する構成、及びメモリ層の下層に駆動回路を設ける構成の例について説明する。

＜構成例１＞
本構成例で例示する記憶装置の上面図は図３（Ｂ）が援用され、図３（Ｂ）の切断線Ａ−Ａ’、切断線Ｂ−Ｂ’で切断した断面概略図が図１３に相当する。

記憶装置は、絶縁表面上に形成されている点、及びトランジスタ１０１ａやトランジスタ１０１ｂの構成が異なる点で、実施の形態２（例えば図４（Ａ）、（Ｂ））で例示した記憶装置と相違している。

トランジスタ１０１ａは、絶縁表面上に形成された半導体層１１５と、半導体層１１５の側面に接して設けられ、半導体層１１５とそれぞれ電気的に接続する第１の電極層１１２ａ及び第２の電極層１１３と、半導体層１１５の上面に接して設けられるゲート絶縁層１１４と、ゲート絶縁層１１４の上面に接して設けられるゲート電極層１１１ａと、を備える。

また、トランジスタ１０１ｂも同様に、半導体層１１５と第１の電極層１１２ｂと第２の電極層１１３と、ゲート絶縁層１１４と、ゲート電極層１１１ｂと、を備える。

また、素子分離層２１１が、半導体層１１５、第１の電極層１１２ａ、第１の電極層１１２ｂ、及び第２の電極層１１３の側面に接して設けられている。

半導体層１１５に用いる半導体としては、実施の形態３で例示した半導体を用いることができる。

また好適には、半導体層１１５に用いる半導体としてＳＯＩ基板の作製方法が適用された、単結晶半導体を用いる。

ＳＯＩ基板の作製方法としては、鏡面研磨ウェハーに酸素イオンを注入した後、高温加熱することにより、表面から一定の深さに酸化層を形成させるとともに、表面層に生じた欠陥を消滅させて作る方法、水素イオン照射により形成された微小ボイドの熱処理による成長を利用して半導体基板を劈開する方法や、絶縁表面上に結晶成長により単結晶半導体層を形成する方法等を用いることができる。

ゲート電極層１１１ａ上には、トランジスタ１０２ａと容量１０３ａが設けられている。またゲート電極層１１１ｂ上にはトランジスタ１０２ｂと容量１０３ｂ（図示しない）が設けられている。

ここで、少なくともトランジスタ１０１ａ、トランジスタ１０２ａ、及び容量１０３ａを構成する複数の層をまとめてメモリ層２５０とする。好適には、メモリ層２５０は被形成面に平行な方向に並列して設けられた複数の記憶装置を有する。また、メモリ層２５０は、トランジスタや容量を電気的に接続する配線層を含む。

このように、トランジスタ１０１ａ及びトランジスタ１０１ｂを、絶縁表面上に形成可能な構成とすることにより、メモリ層２５０を複数積層する、またはメモリ層２５０の下層に駆動回路を設けることが可能となる。

図１４には、従来のＣＭＯＳプロセスを用いて形成された駆動回路部２６０上に、メモリ層２５０ａとメモリ層２５０ｂとが積層して設けられた記憶装置の構成を示している。

メモリ層２５０ａは、層間絶縁層２５１ａを介して駆動回路部２６０上に設けられている。また、メモリ層２５０ｂは、層間絶縁層２５１ｂを介してメモリ層２５０ａ上に設けられている。

層間絶縁層２５１ａ及び層間絶縁層２５１ｂは、その表面が平坦化処理されていることが好ましい。また、駆動回路部２６０とメモリ層２５０ａ、またはメモリ層２５０ａとメモリ層２５０ｂとの間の寄生容量を低減するため、層間絶縁層２５１ａ及び層間絶縁層２５１ｂに低誘電率の絶縁材料を用いることや、または十分に厚く形成することが好ましい。

メモリ層２５０ａやメモリ層２５０ｂに含まれる各配線層は、図示しない領域において駆動回路部２６０と接続電極層を介して電気的に接続されており、駆動回路部２６０によってデータの書き込みや消去、読み出し等の動作が制御される。

このように、複数のメモリ層が積層された構成とすることにより、記憶装置の占有面積あたりのデータ量を増大させることができる。また駆動回路をメモリ層の下層に配置することにより占有面積の増大を抑制することができる。

以上が本構成例についての説明である。

＜変形例＞
また、実施の形態３で例示した、トランジスタ１０１に縦型のトランジスタを適用した場合においても、上記構成例と同様に複数のメモリ層を積層することや下層に駆動回路を設けることが可能である。

図１５に、トランジスタ１０１として縦型のトランジスタを適用した場合の、記憶装置の構成例を示す。

上記構成例と同様に、メモリ層２５０ａは、層間絶縁層２５１ａを介して駆動回路部２６０上に設けられている。また、メモリ層２５０ｂは、層間絶縁層２５１ｂを介してメモリ層２５０ａ上に設けられている。

ここで、メモリ層２５０ａ及びメモリ層２５０ｂには、実施の形態３で例示したように極めて占有面積が低減された記憶装置が適用される。したがってこのようなメモリ層を複数積層して設けることにより、単位面積あたりのデータ量を極めて大きいものとすることができる。

以上が本変形例についての説明である。

（実施の形態５）
上記実施の形態で例示した半導体層１２５に適用可能な酸化物半導体として、結晶性を有する半導体膜を用いると、トランジスタの電気特性を向上できる。好ましくは、半導体膜としてＣＡＡＣ−ＯＳ（ＣＡｘｉｓＡｌｉｇｎｅｄＣｒｙｓｔａｌｌｉｎｅＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒ）膜を用いることが好ましい。以下では、ＣＡＡＣ−ＯＳ膜が適用された半導体装置について説明する。

ＣＡＡＣ−ＯＳ膜は、完全な単結晶ではなく、完全な非晶質でもない。ＣＡＡＣ−ＯＳ膜は、非晶質相に結晶部及び非晶質部を有する結晶−非晶質混相構造の酸化物半導体膜である。なお、当該結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさであることが多い。また、透過型電子顕微鏡（ＴＥＭ：ＴｒａｎｓｍｉｓｓｉｏｎＥｌｅｃｔｒｏｎＭｉｃｒｏｓｃｏｐｅ）による観察像では、ＣＡＡＣ−ＯＳ膜に含まれる非晶質部と結晶部との境界は明確ではない。また、ＴＥＭによってＣＡＡＣ−ＯＳ膜には粒界（グレインバウンダリーともいう。）は確認できない。そのため、ＣＡＡＣ−ＯＳ膜は、粒界に起因する電子移動度の低下が抑制される。

ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、ｃ軸がＣＡＡＣ−ＯＳ膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃い、かつａｂ面に垂直な方向から見て三角形状または六角形状の原子配列を有し、ｃ軸に垂直な方向から見て金属原子が層状または金属原子と酸素原子とが層状に配列している。なお、異なる結晶部間で、それぞれａ軸およびｂ軸の向きが異なっていてもよい。本明細書において、単に垂直と記載する場合、８５°以上９５°以下の範囲も含まれることとする。また、単に平行と記載する場合、−５°以上５°以下の範囲も含まれることとする。

なお、ＣＡＡＣ−ＯＳ膜において、結晶部の分布が一様でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の形成過程において、酸化物半導体膜の表面側から結晶成長させる場合、被形成面の近傍に対し表面の近傍では結晶部の占める割合が高くなることがある。また、ＣＡＡＣ−ＯＳ膜へ不純物を添加することにより、当該不純物添加領域において結晶部が非晶質化することもある。

ＣＡＡＣ−ＯＳ膜に含まれる結晶部のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃うため、ＣＡＡＣ−ＯＳ膜の形状（被形成面の断面形状または表面の断面形状）によっては互いに異なる方向を向くことがある。なお、結晶部のｃ軸の方向は、ＣＡＡＣ−ＯＳ膜が形成されたときの被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向となる。結晶部は、成膜することにより、または成膜後に熱処理などの結晶化処理を行うことにより形成される。

ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。よって、当該トランジスタは、信頼性が高い。

なお、酸化物半導体膜を構成する酸素の一部は窒素で置換されてもよい。

また、ＣＡＡＣ−ＯＳのように結晶部を有する酸化物半導体では、よりバルク内欠陥を低減することができ、表面の平坦性を高めればアモルファス状態の酸化物半導体以上の移動度を得ることができる。表面の平坦性を高めるためには、平坦な表面上に酸化物半導体を形成することが好ましく、具体的には、平均面粗さ（Ｒａ）が１ｎｍ以下、好ましくは０．３ｎｍ以下、より好ましくは０．１ｎｍ以下の表面上に形成するとよい。

なお、Ｒａとは、ＪＩＳＢ０６０１：２００１（ＩＳＯ４２８７：１９９７）で定義されている算術平均粗さを曲面に対して適用できるよう三次元に拡張したものであり、「基準面から指定面までの偏差の絶対値を平均した値」で表現でき、以下の式（１）にて定義される。

ここで、指定面とは、粗さ計測の対象となる面であり、座標（ｘ１，ｙ１，ｆ（ｘ１，ｙ１）），（ｘ１，ｙ２，ｆ（ｘ１，ｙ２）），（ｘ２，ｙ１，ｆ（ｘ２，ｙ１）），（ｘ２，ｙ２，ｆ（ｘ２，ｙ２））の４点で表される四角形の領域とし、指定面をｘｙ平面に投影した長方形の面積をＳ_０、基準面の高さ（指定面の平均の高さ）をＺ_０とする。Ｒａは原子間力顕微鏡（ＡＦＭ：ＡｔｏｍｉｃＦｏｒｃｅＭｉｃｒｏｓｃｏｐｅ）にて測定可能である。

上記のようなＣＡＡＣ−ＯＳ膜を得る方法としては、例えば、基板を加熱して（例えば、基板温度を１７０℃として）酸化物半導体膜の成膜を行い、表面に概略垂直にｃ軸配向させる方法がある。

なお、酸化物半導体膜は、複数の酸化物半導体膜が積層された構造でもよく、第１の酸化物半導体膜と第２の酸化物半導体膜のいずれか一方に、ＣＡＡＣ−ＯＳとは異なる結晶性の酸化物半導体を適用してもよい。すなわち、ＣＡＡＣ−ＯＳと、単結晶酸化物半導体、多結晶酸化物半導体、または非晶質酸化物半導体を適宜組み合わせた構成としてもよい。また、第１の酸化物半導体膜と第２の酸化物半導体膜の少なくともどちらか一方に非晶質酸化物半導体を適用すると、積層された酸化物半導体膜の内部応力や外部からの応力を緩和し、トランジスタの特性ばらつきが低減され、また、トランジスタの信頼性をさらに高めることが可能となる。一方で、非晶質酸化物半導体は水素などのドナーとなる不純物を吸収しやすく、また、酸素欠損が生じやすいためｎ型化されやすい。このため、チャネル側の酸化物半導体膜は、ＣＡＡＣ−ＯＳなどの結晶性を有する酸化物半導体を適用することが好ましい。

また、酸化物半導体膜を３層以上の積層構造とし、複数層の結晶性を有する酸化物半導体膜で非晶質酸化物半導体膜を挟む構造としてもよい。また、結晶性を有する酸化物半導体膜と非晶質酸化物半導体膜を交互に積層する構造としてもよい。また、酸化物半導体膜を複数の膜の積層構造とする場合の上記構成は、それぞれを適宜組み合わせて用いることができる。

以上のように、酸化物半導体膜としてＣＡＡＣ−ＯＳ膜を用いることにより、熱処理（脱水素化処理）において、ＣＡＡＣ−ＯＳ膜の上面から容易に水素を離脱させることができる。また、当該熱処理において、酸素の離脱を低減して選択的に水素を多く離脱させることができる。

（実施の形態６）
本実施の形態では、半導体装置の一例として、上記実施の形態に開示した記憶装置を少なくとも一部に用いたＣＰＵ（ＣｅｎｔｒａｌＰｒｏｃｅｓｓｉｎｇＵｎｉｔ）について説明する。

図１６（Ａ）は、ＣＰＵの具体的な構成を示すブロック図である。図１６（Ａ）に示すＣＰＵは、基板１１９０上に、ＡＬＵ１１９１（ＡＬＵ：Ａｒｉｔｈｍｅｔｉｃｌｏｇｉｃｕｎｉｔ、演算回路）、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、タイミングコントローラ１１９５、レジスタ１１９６、レジスタコントローラ１１９７、バスインターフェース１１９８（ＢｕｓＩ／Ｆ）、書き換え可能なＲＯＭ１１９９、及びＲＯＭインターフェース１１８９（ＲＯＭＩ／Ｆ）を有している。基板１１９０は、半導体基板、ＳＯＩ基板、ガラス基板などを用いる。ＲＯＭ１１９９及びＲＯＭインターフェース１１８９は、別チップに設けてもよい。もちろん、図１６（Ａ）に示すＣＰＵは、その構成を簡略化して示した一例にすぎず、実際のＣＰＵはその用途によって多種多様な構成を有している。

バスインターフェース１１９８を介してＣＰＵに入力された命令は、インストラクションデコーダ１１９３に入力され、デコードされた後、ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５に入力される。

ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５は、デコードされた命令に基づき、各種制御を行なう。具体的にＡＬＵコントローラ１１９２は、ＡＬＵ１１９１の動作を制御するための信号を生成する。また、インタラプトコントローラ１１９４は、ＣＰＵのプログラム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク状態から判断し、処理する。レジスタコントローラ１１９７は、レジスタ１１９６のアドレスを生成し、ＣＰＵの状態に応じてレジスタ１１９６の読み出しや書き込みを行なう。

また、タイミングコントローラ１１９５は、ＡＬＵ１１９１、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、及びレジスタコントローラ１１９７の動作のタイミングを制御する信号を生成する。例えばタイミングコントローラ１１９５は、基準クロック信号ＣＬＫ１を元に、内部クロック信号ＣＬＫ２を生成する内部クロック生成部を備えており、内部クロック信号ＣＬＫ２を上記各種回路に供給する。

図１６（Ａ）に示すＣＰＵでは、レジスタ１１９６などに、メモリセルが設けられている。メモリセルとして、上記実施の形態１から４で示した記憶装置を適用することができる。レジスタ１１９６のメモリセルには、論理値を反転させる論理素子と上記実施の形態に開示した記憶装置の両方を備える。

図１６（Ａ）に示すＣＰＵにおいて、レジスタコントローラ１１９７は、ＡＬＵ１１９１からの指示に従い、レジスタ１１９６における保持動作の選択を行う。すなわち、レジスタ１１９６が有するメモリセルにおいて、論理値を反転させる論理素子によるデータの保持を行うか、記憶装置によるデータの保持を行うかを、選択する。論理値を反転させる論理素子によるデータの保持が選択されている場合、レジスタ１１９６内のメモリセルへの、電源電圧の供給が行われる。記憶装置におけるデータの保持が選択されている場合、記憶装置へのデータの書き換えが行われ、レジスタ１１９６内のメモリセルへの電源電圧の供給を停止することができる。

電源停止に関しては、図１６（Ｂ）または図１６（Ｃ）に示すように、メモリセル群と、電源電位ＶＤＤまたは電源電位ＶＳＳの与えられているノード間に、スイッチング素子を設けることにより行うことができる。以下に図１６（Ｂ）及び図１６（Ｃ）の回路の説明を行う。

図１６（Ｂ）及び図１６（Ｃ）では、レジスタ１１９６は、メモリセルへの電源電位の供給を制御するスイッチング素子を備える。

図１６（Ｂ）に示すレジスタ１１９６は、スイッチング素子１１４１と、メモリセル１１４２を複数有するメモリセル群１１４３とを有している。具体的に、各メモリセル１１４２には、論理値を反転させる論理素子と上記記憶装置の両方を備えている。メモリセル群１１４３が有する各メモリセル１１４２には、スイッチング素子１１４１を介して、ハイレベルの電源電位ＶＤＤが供給されている。さらに、メモリセル群１１４３が有する各メモリセル１１４２には、信号ＩＮの電位と、ローレベルの電源電位ＶＳＳの電位が与えられている。

図１６（Ｂ）では、スイッチング素子１１４１として、トランジスタを用いており、該トランジスタは、そのゲート電極に与えられる信号ＳｉｇＡによりスイッチングが制御される。

なお、図１６（Ｂ）では、スイッチング素子１１４１がトランジスタを一つだけ有する構成を示しているが、特に限定されず、トランジスタを複数有していてもよい。スイッチング素子１１４１が、スイッチング素子として機能するトランジスタを複数有している場合、上記複数のトランジスタは並列に接続されていてもよいし、直列に接続されていてもよいし、直列と並列が組み合わされて接続されていてもよい。

また、図１６（Ｃ）には、メモリセル群１１４３が有する各メモリセル１１４２に、スイッチング素子１１４１を介して、ローレベルの電源電位ＶＳＳが供給されている、レジスタ１１９６の一例を示す。スイッチング素子１１４１により、メモリセル群１１４３が有する各メモリセル１１４２への、ローレベルの電源電位ＶＳＳの供給を制御することができる。

メモリセル群と、電源電位ＶＤＤまたは電源電位ＶＳＳの与えられているノード間に、スイッチング素子を設け、一時的にＣＰＵの動作を停止し、電源電圧の供給を停止した場合においてもデータを保持することが可能であり、消費電力の低減を行うことができる。具体的には、例えば、パーソナルコンピュータのユーザーが、キーボードなどの入力装置への情報の入力を停止している間でも、メモリセル群中のデータを失うことなくＣＰＵの動作を停止することができ、それにより消費電力を低減することができる。

また、このようなＣＰＵが適用された電子機器は、消費電力が低減されているため、例えば太陽電池や非接触給電（ワイヤレス給電ともいう）によって得られる比較的小さな電力でも十分に動作させることができる。例えば、電子機器に太陽電池モジュール又は非接触給電モジュールと、このようなモジュールによって得られた電力を蓄電する２次電池（リチウムイオン電池など）を備える構成とする。

ここでは、ＣＰＵを例に挙げて説明したが、ＤＳＰ（ＤｉｇｉｔａｌＳｉｇｎａｌＰｒｏｃｅｓｓｏｒ）、カスタムＬＳＩ、ＦＰＧＡ（ＦｉｅｌｄＰｒｏｇｒａｍｍａｂｌｅＧａｔｅＡｒｒａｙ）等のＬＳＩにも応用可能である。

（実施の形態７）
本明細書に開示する記憶装置や半導体装置は、さまざまな電子機器（遊技機も含む）に適用することができる。電子機器としては、テレビ、モニタ等の表示装置、照明装置、デスクトップ型或いはノート型のパーソナルコンピュータ、ワードプロセッサ、ＤＶＤ（ＤｉｇｉｔａｌＶｅｒｓａｔｉｌｅＤｉｓｃ）などの記録媒体に記憶された静止画又は動画を再生する画像再生装置、ポータブルＣＤプレーヤ、ラジオ、テープレコーダ、ヘッドホンステレオ、ステレオ、コードレス電話子機、トランシーバ、携帯無線機、携帯電話、自動車電話、携帯型ゲーム機、電卓、携帯情報端末、電子手帳、電子書籍、電子翻訳機、音声入力機器、ビデオカメラ、デジタルスチルカメラ、電気シェーバ、電子レンジ等の高周波加熱装置、電気炊飯器、電気洗濯機、電気掃除機、エアコンディショナーなどの空調設備、食器洗い器、食器乾燥器、衣類乾燥器、布団乾燥器、電気冷蔵庫、電気冷凍庫、電気冷凍冷蔵庫、ＤＮＡ保存用冷凍庫、煙感知器、放射線測定器、透析装置等の医療機器、などが挙げられる。さらに、誘導灯、信号機、ベルトコンベア、エレベータ、エスカレータ、産業用ロボット、電力貯蔵システム等の産業機器も挙げられる。また、石油を用いたエンジンや、非水系二次電池からの電力を用いて電動機により推進する移動体なども、電子機器の範疇に含まれるものとする。上記移動体として、例えば、電気自動車（ＥＶ）、内燃機関と電動機を併せ持ったハイブリッド車（ＨＥＶ）、プラグインハイブリッド車（ＰＨＥＶ）、これらのタイヤ車輪を無限軌道に変えた装軌車両、電動アシスト自転車を含む原動機付自転車、自動二輪車、電動車椅子、ゴルフ用カート、小型又は大型船舶、潜水艦、ヘリコプター、航空機、ロケット、人工衛星、宇宙探査機や惑星探査機、宇宙船が挙げられる。これらの電子機器の具体例を図１７及び図１８に示す。

図１７（Ａ）は、携帯音楽プレーヤであり、本体３０２１には表示部３０２３と、耳に装着するための固定部３０２２と、操作ボタン３０２４、外部接続ポート３０２５等が設けられている。また、スピーカを有していても良い。上記実施の形態で例示した記憶装置や半導体装置を、本体３０２１に内蔵されているメモリやＣＰＵなどに適用することにより、より省電力化された携帯音楽プレイヤー（ＰＤＡ）とすることができる。

さらに、図１７（Ａ）に示す携帯音楽プレーヤにアンテナやマイク機能や無線機能を持たせ、携帯電話と連携させれば、乗用車などを運転しながらワイヤレスによるハンズフリーでの会話も可能である。

図１７（Ｂ）はコンピュータであり、ＣＰＵを含む本体９２０１、筐体９２０２、表示部９２０３、キーボード９２０４、外部接続ポート９２０５、ポインティングデバイス９２０６等を含む。上記実施の形態に示した記憶装置やＣＰＵ等の半導体装置を利用すれば、省電力化されたコンピュータとすることが可能となる。

図１８（Ａ）において、テレビジョン装置８０００は、筐体８００１に表示部８００２が組み込まれており、表示部８００２により映像を表示し、スピーカ部８００３から音声を出力することが可能である。上記実施の形態で例示した記憶装置または半導体装置を筐体８００１に組み込まれた表示部８００２を動作するための駆動回路に用いることが可能である。

表示部８００２は、液晶表示装置、有機ＥＬ素子などの発光素子を各画素に備えた発光装置、電気泳動表示装置、ＤＭＤ（ＤｉｇｉｔａｌＭｉｃｒｏｍｉｒｒｏｒＤｅｖｉｃｅ）、ＰＤＰ（ＰｌａｓｍａＤｉｓｐｌａｙＰａｎｅｌ）などの、半導体表示装置を用いることができる。

テレビジョン装置８０００は、受信機やモデムなどを備えていてもよい。テレビジョン装置８０００は、受信機により一般のテレビ放送の受信を行うことができ、さらにモデムを介して有線又は無線による通信ネットワークに接続することにより、一方向（送信者から受信者）又は双方向（送信者と受信者間、あるいは受信者間同士など）の情報通信を行うことも可能である。

また、テレビジョン装置８０００は、情報通信を行うためのＣＰＵや、メモリを備えていてもよい。テレビジョン装置８０００は、上記実施の形態で例示した記憶装置や、ＣＰＵなどの半導体装置を用いることが可能である。

図１８（Ａ）において、室内機８２００及び室外機８２０４を有するエアコンディショナーは、上記実施の形態で例示したＣＰＵなどの半導体装置を用いた電子機器の一例である。具体的に、室内機８２００は、筐体８２０１、送風口８２０２、ＣＰＵ８２０３等を有する。図１８（Ａ）において、ＣＰＵ８２０３が、室内機８２００に設けられている場合を例示しているが、ＣＰＵ８２０３は室外機８２０４に設けられていてもよい。或いは、室内機８２００と室外機８２０４の両方に、ＣＰＵ８２０３が設けられていてもよい。上記実施の形態で例示したＣＰＵを用いることにより、省電力に優れたエアコンディショナーを実現できる。

図１８（Ａ）において、電気冷凍冷蔵庫８３００は、上記実施の形態で例示したＣＰＵなどの半導体装置を備える電子機器の一例である。具体的に、電気冷凍冷蔵庫８３００は、筐体８３０１、冷蔵室用扉８３０２、冷凍室用扉８３０３、ＣＰＵ８３０４等を有する。図１８（Ａ）では、ＣＰＵ８３０４が、筐体８３０１の内部に設けられている。上記実施の形態で例示したＣＰＵなどの半導体装置を電気冷凍冷蔵庫８３００のＣＰＵ８３０４に用いることによって省電力化が図れる。

図１８（Ｂ）、及び図１８（Ｃ）において、電子機器の一例である電気自動車の例を示す。電気自動車９７００には、二次電池９７０１が搭載されている。二次電池９７０１の電力は、制御回路９７０２により出力が調整されて、駆動装置９７０３に供給される。制御回路９７０２は、図示しないＲＯＭ、ＲＡＭ、ＣＰＵ等を有する処理装置９７０４によって制御される。上記実施の形態で例示した記憶装置やＣＰＵなどの半導体装置を電気自動車９７００の処理装置９７０４に用いることによって省電力化が図れる。

駆動装置９７０３は、直流電動機若しくは交流電動機単体、又は電動機と内燃機関と、を組み合わせて構成される。処理装置９７０４は、電気自動車９７００の運転者の操作情報（加速、減速、停止など）や走行時の情報（上り坂や下り坂等の情報、駆動輪にかかる負荷情報など）の入力情報に基づき、制御回路９７０２に制御信号を出力する。制御回路９７０２は、処理装置９７０４の制御信号により、二次電池９７０１から供給される電気エネルギーを調整して駆動装置９７０３の出力を制御する。交流電動機を搭載している場合は、図示していないが、直流を交流に変換するインバータも内蔵される。

１０１トランジスタ
１０１ａトランジスタ
１０１ｂトランジスタ
１０２トランジスタ
１０２ａトランジスタ
１０２ｂトランジスタ
１０３容量
１０３ａ容量
１０３ｂ容量
１１０ａ記憶素子
１１０ｂ記憶素子
１１１ゲート電極層
１１１ａゲート電極層
１１１ｂゲート電極層
１１２第１の電極層
１１２ａ第１の電極層
１１２ｂ第１の電極層
１１３第２の電極層
１１４ゲート絶縁層
１１５半導体層
１２１ゲート電極層
１２２電極層
１２４ゲート絶縁層
１２５半導体層
１３２電極層
１３４誘電層
２０１配線層
２０２配線層
２０３配線層
２０３ａ配線層
２０３ｂ配線層
２０４配線層
２１１素子分離層
２１２ａ絶縁層
２１２ｂ絶縁層
２１２ｃ絶縁層
２１２ｄ絶縁層
２１２ｅ絶縁層
２１２ｆ絶縁層
２１２ｇ絶縁層
２１２ｈ絶縁層
２１２ｉ絶縁層
２１３ａ接続電極層
２１３ｂ接続電極層
２１３ｃ接続電極層
２５０メモリ層
２５０ａメモリ層
２５０ｂメモリ層
２５１ａ層間絶縁層
２５１ｂ層間絶縁層
２６０駆動回路部
１１４１スイッチング素子
１１４２メモリセル
１１４３メモリセル群
１１８９ＲＯＭインターフェース
１１９０基板
１１９１ＡＬＵ
１１９２ＡＬＵコントローラ
１１９３インストラクションデコーダ
１１９４インタラプトコントローラ
１１９５タイミングコントローラ
１１９６レジスタ
１１９７レジスタコントローラ
１１９８バスインターフェース
１１９９ＲＯＭ
３０２１本体
３０２２固定部
３０２３表示部
３０２４操作ボタン
３０２５外部接続ポート
８０００テレビジョン装置
８００１筐体
８００２表示部
８００３スピーカ部
８２００室内機
８２０１筐体
８２０２送風口
８２０３ＣＰＵ
８２０４室外機
８３００電気冷凍冷蔵庫
８３０１筐体
８３０２冷蔵室用扉
８３０３冷凍室用扉
８３０４ＣＰＵ
９２０１本体
９２０２筐体
９２０３表示部
９２０４キーボード
９２０５外部接続ポート
９２０６ポインティングデバイス
９７００電気自動車
９７０１二次電池
９７０２制御回路
９７０３駆動装置
９７０４処理装置

Claims

第１のトランジスタと、
前記第１のトランジスタにそれぞれ重ねて設けられた第２のトランジスタと、容量と、を備え、
前記第１のトランジスタは、
第１の半導体層と、
前記第１の半導体層上に接する第１の絶縁層と、
前記第１の絶縁層上に接し、前記第１の半導体層と重なる第１の電極層と、を有し、
前記第２のトランジスタは、
前記第１の電極層上に重ねて設けられ、当該第１の電極層と電気的に接続する第２の半導体層と、
前記第２の半導体層の側面に接する第２の絶縁層と、
前記第２の絶縁層と接し、前記第２の半導体層の前記側面の少なくとも一部を覆う第２の電極層と、
前記第２の半導体層上に設けられ、当該第２の半導体層と電気的に接続する第３の電極層と、を有し、
前記容量は、
前記第１の電極層上に重なる第４の電極層と、
前記第１の電極層と前記第４の電極層との間に誘電層と、を有する、
半導体装置。
請求項１に記載の半導体装置において、
前記第１の半導体層は、単結晶シリコンで構成される、半導体装置。
第１のトランジスタと、
前記第１のトランジスタにそれぞれ重ねて設けられた第２のトランジスタと、容量と、を備え、
前記第１のトランジスタは、
第５の電極層と、
前記第５の電極層上に重ねて設けられ、当該第５の電極層と電気的に接続する第１の半導体層と、
前記第１の半導体層の側面に接する第１の絶縁層と、
前記第１の絶縁層と接し、前記第１の半導体層の前記側面の少なくとも一部を覆う第１の電極層と、
前記第１の半導体層上に設けられ、当該第１の半導体層と電気的に接続する第６の電極層と、を有し、
前記第２のトランジスタは、
前記第１の電極層上に重ねて設けられ、当該第１の電極層と電気的に接続する第２の半導体層と、
前記第２の半導体層の側面に接する第２の絶縁層と、
前記第２の絶縁層と接し、前記第２の半導体層の前記側面の少なくとも一部を覆う第２の電極層と、
前記第２の半導体層上に設けられ、当該第２の半導体層と電気的に接続する第３の電極層と、を有し、
前記容量は、
前記第１の電極層上に重なる第４の電極層と、
前記第１の電極層と前記第４の電極層との間に誘電層と、を有する、
半導体装置。
請求項１乃至請求項３のいずれか一に記載の半導体装置において、
前記第２の半導体層は、シリコンよりもバンドギャップの広い半導体を含む、
半導体装置。
請求項４に記載の半導体装置において、
前記半導体は、酸化物半導体である、半導体装置。
請求項５に記載の半導体装置において、
前記酸化物半導体は、Ｉｎ、Ｇａ、及びＺｎを含む、半導体装置。
請求項４乃至請求項６のいずれか一に記載の半導体装置において、
前記誘電層は、前記第２の半導体層と同一の膜から構成される、半導体装置。
請求項１乃至請求項７のいずれか一に記載の半導体装置において、
前記第１のトランジスタよりも下方に、駆動回路を備える、半導体装置。
請求項１乃至請求項８のいずれか一に記載の半導体装置において、
前記第１のトランジスタと、前記第２のトランジスタと、前記容量を備える半導体装置の層が、複数積層された、半導体装置。