JP2012169667A - Semiconductor light-emitting device and method of manufacturing the same - Google Patents
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Abstract
Description
本発明は、半導体発光素子及びその製造方法に関する。 The present invention relates to a semiconductor light emitting device and a method for manufacturing the same.
近年、LED(Light Emitting Diode)等の半導体発光素子では、サファイア等の成長
用基板の上に、発光部を含む積層体を形成して製造する技術が用いられている。この製造
方法は、以下の手順で行われる。例えば、サファイア等の基板の上に、発光部を含む積層
体を成長させる。次いで、この成長用基板とは反対側の積層体の主面に導電性基板を接合
させた後、積層体から成長用基板を除去する。そして、成長用基板を除去した積層体の表
面と、導電性基板と、にそれぞれ電極を形成する。
2. Description of the Related Art In recent years, in a semiconductor light emitting element such as an LED (Light Emitting Diode), a technique for manufacturing a laminated body including a light emitting portion on a growth substrate such as sapphire has been used. This manufacturing method is performed according to the following procedure. For example, a stacked body including a light emitting portion is grown on a substrate such as sapphire. Next, after a conductive substrate is bonded to the main surface of the laminate opposite to the growth substrate, the growth substrate is removed from the laminate. Then, electrodes are respectively formed on the surface of the stacked body from which the growth substrate is removed and the conductive substrate.
上述したプロセスに関し、積層体から成長用基板を除去する手段として、レーザリフト
オフ法(Laser Lift Off)が開示されている(例えば、特許文献1参照。)。しかしなが
ら、成長用基板を除去した後、積層体を分離するエッチング工程において、導電性基板と
積層体とを接合する接合金属がむき出しになる。この接合金属の一部が剥がれたり、オー
バーエッチングによって飛散すると、リーク電流を発生させる原因になる。
Regarding the process described above, a laser lift-off method is disclosed as a means for removing the growth substrate from the stacked body (see, for example, Patent Document 1). However, after the growth substrate is removed, the bonding metal for bonding the conductive substrate and the stacked body is exposed in an etching process for separating the stacked body. If a part of the bonding metal is peeled off or scattered by over-etching, a leakage current is generated.
本発明は、リーク電流を十分に抑制した半導体発光素子及びその製造方法を提供する。 The present invention provides a semiconductor light emitting device in which leakage current is sufficiently suppressed and a method for manufacturing the same.
本発明の一態様によれば、第1導電型の第1半導体層と、第2導電型の第2半導体層と
、前記第1半導体層と前記第2半導体層との間に設けられた発光部とを含み、素子端部側
の面であってエッチングによって形成される側面を有する積層体と、前記積層体の第1の
面の側に設けられた第1電極と、前記第1の面とは反対側の第2の面に選択的に設けられ
た複数の第2電極と、前記第2の面の側に、接合金属を介して設けられた支持基板と、前
記積層体における、前記第2の面を除く少なくとも前記側面に設けられた保護膜と、前記
第2の面と前記接合金属との間、及び、前記保護膜における前記第2の面の側の面と前記
接合金属との間に設けられ、前記複数の第2電極と交互に配置され、前記第2電極よりも
前記接合金属の側に膜厚を有する複数の誘電体膜と、前記誘電体膜における前記接合金属
の側の面に接して設けられた複数の反射膜と、を有することを特徴とする半導体発光素子
が提供される。
According to one embodiment of the present invention, a first conductivity type first semiconductor layer, a second conductivity type second semiconductor layer, and light emission provided between the first semiconductor layer and the second semiconductor layer. A stacked body having a side surface formed by etching, the first electrode provided on the first surface side of the stacked body, and the first surface A plurality of second electrodes selectively provided on the second surface opposite to the first substrate; a support substrate provided on the second surface side through a bonding metal; and A protective film provided on at least the side surface excluding a second surface; a space between the second surface and the bonding metal; and a surface on the second surface side of the protective film and the bonding metal; Between the plurality of second electrodes and having a film thickness on the side of the bonding metal relative to the second electrodes. A plurality of dielectric films, the semiconductor light emitting device characterized by having a plurality of reflective films provided in contact with the surface of the side of the bonding metal in the dielectric layer is provided.
また、本発明の他の一態様によれば、第1基板に、第1導電型の第1半導体と、発光部
と、第2導電型の第2半導体層とを含む積層体を形成する工程と、前記積層体における前
記第1基板とは反対側の第2の面に、誘電体膜を形成する工程と、前記誘電体膜を選択的
に除去して前記第2の面のうち前記誘電体膜の除去された面に第2電極を形成する工程と
、除去されずに残った前記誘電体膜の上面に反射膜を形成する工程と、前記第2電極の側
に金属層を形成し、前記金属層を介して第2基板を接合する工程と、前記第1基板を前記
積層体から剥離する工程と、前記積層体を、前記第1主面の側から前記誘電体膜をエッチ
ングストップ層として選択的に除去する工程と、前記第1の面に第1電極を形成する工程
と、を備えたことを特徴とする半導体発光素子の製造方法が提供される。
According to another aspect of the present invention, a step of forming a stacked body including a first conductive type first semiconductor, a light emitting unit, and a second conductive type second semiconductor layer on a first substrate. And forming a dielectric film on the second surface of the laminate opposite to the first substrate, and selectively removing the dielectric film to form the dielectric of the second surface. Forming a second electrode on the surface from which the body film has been removed, forming a reflective film on the upper surface of the dielectric film remaining without being removed, and forming a metal layer on the second electrode side. A step of bonding a second substrate through the metal layer, a step of peeling the first substrate from the laminate, and an etching stop of the laminate from the first main surface side. A step of selectively removing as a layer; and a step of forming a first electrode on the first surface. Method for producing a conductive light emitting device is provided.
本発明によれば、リーク電流を十分に抑制した半導体発光素子及びその製造方法が提供
される。
ADVANTAGE OF THE INVENTION According to this invention, the semiconductor light-emitting device which suppressed leakage current fully and its manufacturing method are provided.
以下、本発明の実施の形態を図に基づき説明する。
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の
大きさの比係数などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す
場合であっても、図面により互いの寸法や比係数が異なって表される場合もある。また、
本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号
を付して詳細な説明は適宜省略する。
Hereinafter, embodiments of the present invention will be described with reference to the drawings.
Note that the drawings are schematic or conceptual, and the relationship between the thickness and width of each part, the ratio coefficient of the size between the parts, and the like are not necessarily the same as actual ones. Further, even when the same part is represented, the dimensions and ratio coefficient may be represented differently depending on the drawing. Also,
In the present specification and drawings, the same elements as those described above with reference to the previous drawings are denoted by the same reference numerals, and detailed description thereof is omitted as appropriate.
(第1の実施の形態)
図1は、第1の実施の形態に係る半導体発光素子110を例示する模式的断面図である
。
図1に表したように、第1の実施の形態に係る半導体発光素子110は、積層体20と
、積層体20の第1主面20aに選択的に設けられた第1電極30と、積層体20の第1
主面20aとは反対側の第2主面20bに選択的に設けられた第2電極40と、第2電極
40の側に設けられ、接合金属61を介して接合された支持基板60と、積層体20にお
いて、第2主面20bを除く少なくとも側面20cに設けられた保護膜80と、第2主面
20bにおける第2電極40が設けられていない領域と、接合金属61と、の間、及び保
護膜80における第2主面20bの側の面(保護主面80a)と、接合金属61と、の間
に設けられた誘電体膜50と、を備える。半導体発光素子110は、例えば、LED(Li
ght Emitting Diode)である。
(First embodiment)
FIG. 1 is a schematic cross-sectional view illustrating a semiconductor
As illustrated in FIG. 1, the semiconductor
A
ght Emitting Diode).
積層体20は、第1導電型の第1半導体層21と、第2導電型の第2半導体層22と、
第1半導体層21と第2半導体層22との間に設けられた発光部23と、を含む。なお、
本実施の形態においては、第1導電型をn形、第2導電型をp形として説明する。
The stacked
A
In the present embodiment, the first conductivity type is n-type and the second conductivity type is p-type.
誘電体膜50には、例えば酸化シリコン、窒化シリコン及び酸化チタンが用いられる。
誘電体膜50は、これらの材料のうち選択された一つによる単層膜であったり、屈折率の
異なる複数の膜を積層した多層膜であったりする。
For the
The
誘電体膜50は、後述する半導体発光素子110の製造工程において、積層体20をエ
ッチングする際のストッパ膜として利用される。
The
誘電体膜50がストッパ膜として利用されると、積層体20をエッチングする際、誘電
体膜50の下にある接合金属61は、誘電体膜50によって被覆される状態になる。すな
わち、誘電体膜50は、製造工程中、接合金属61を被覆して、接合金属61の一部が剥
がれることを防止する。また、積層体20をエッチングする際のオーバーエッチングが発
生しても、誘電体膜50は、接合金属61がエッチングされることを防止する。これによ
り、オーバーエッチングによって接合金属61がダストとして飛散することがなくなる。
よって、半導体発光素子110では、接合金属61に起因するリーク電流の発生が抑制さ
れる。
When the
Therefore, in the semiconductor
また、誘電体膜50は、積層体20の発光部23から出射される光を反射する反射膜とし
て利用される。すなわち、発光部23から出射される光(発光光)の波長において、誘電
体膜50の反射率は、接合金属61の反射率よりも高い。
The
なお、半導体発光素子110における第2電極40は、図2に表したような態様であっ
てもよい。
図2は、他の第2電極を有する半導体発光素子を例示する模式的断面図である。
図2に表した半導体発光素子110では、第2電極40が全面に形成されている。すな
わち、図1に表した半導体発光素子110の第2電極40では、パターニングされている
のに対し、図2に表した半導体発光素子110の第2電極40では、パターニングされて
いない。このため、図2に表した第2電極40は、積層体20の第2主面20bの側にお
いて、第2主面20bの一部から誘電体膜50にかかるまで形成されている。
このような第2電極40を用いることで、第2電極40のパターニング工程が不要にな
る。よって、製造工程が簡素化される。また、第2電極40の平坦性が向上し、接合金属
61の密着性を向上できるようになる。
Note that the
FIG. 2 is a schematic cross-sectional view illustrating a semiconductor light emitting element having another second electrode.
In the semiconductor
By using such a
次に、半導体発光素子110の具体例について説明する。
積層体20の第1半導体層21及び第2半導体層22は、例えば窒化物半導体を含む。
発光部23は、例えば多重量子井戸(MQW:Multiple Quantum Well)構造を有する
。すなわち、発光部23は、複数の障壁層及び複数の井戸層が、交互に繰り返し積層され
た構造を含んでいる。なお、発光部23は、単一量子井戸(SQW:Single Quantum Wel
l)構造であってもよい。
また、積層体20は、第1半導体層21と発光部23との間に、例えば超格子構造を含
んでいてもよい。このような構造により、発光部23は、例えば、青色光、紫色光等を放
射する。
Next, a specific example of the semiconductor
The
The
l) It may be a structure.
In addition, the
積層体20を支持する支持基板60には、例えばシリコン基板が用いられる。支持基板
60と積層体20の第2電極40側とを接合する接合金属61は、第2電極40側に設け
られた第1金属611と、支持基板60側に設けられた第2金属612と、を有する。
For example, a silicon substrate is used as the
第1金属611には、例えばTi/Pt/Auの多層金属膜が用いられる。第1金属6
11において、多層金属膜は、第2電極40側から、Ti/Pt/Auの順に積層される
。Tiは、例えば第2電極40との間の密着性を向上させる。Ptは、例えばバリア層と
して機能する。Auは、第2金属612との接着用として機能する。
As the
11, the multilayer metal film is laminated in the order of Ti / Pt / Au from the
第2金属612には、例えばTi/Pt/Au/AuSuの多層金属膜が用いられる。
第2金属612において、多層金属膜は、支持基板60側から、Ti/Pt/Au/Au
Suの順に積層される。Tiは、例えば支持基板60との間の密着性を向上させる。Pt
は、例えばバリア層として機能する。Auは、例えば厚さ調整用として用いられる。Au
Suは、例えば第1金属611との接合性を向上させる。
For the
In the
The layers are stacked in the order of Su. Ti improves the adhesion between the
Functions as a barrier layer, for example. Au is used for thickness adjustment, for example. Au
For example, Su improves the bondability with the
第2電極40は、p側電極である。また、第2電極40は、反射電極として機能する。
第2電極40には、例えばNi/Agの多層金属膜が用いられる。第2電極40において
、多層金属膜は、積層体20の第2主面20b上に、Ni/Agの順に積層される。Ni
は、例えば積層体20の第2半導体層22との間の密着性を向上させる。Agは、例えば
発光部23から出射された光を反射する膜として機能する。
The
For example, a Ni / Ag multilayer metal film is used for the
For example, the adhesion between the
第1電極30は、n側電極である。第1電極30には、例えばTi/Pt/Auの多層
金属膜が用いられる。第1電極30において、多層金属膜は、積層体20の第1主面20
a上に、Ti/Pt/Auの順に積層される。Tiは、例えば積層体20の第1半導体層
21との間の密着性を向上させる。Ptは、例えばバリア層として機能する。Auは、例
えばボンディングワイヤといった外部配線との密着性を向上させる。
The
A layer of Ti / Pt / Au is laminated on a. For example, Ti improves the adhesion between the
積層体20の第1主面20aの一部から側壁20cにかけて、保護膜80が設けられて
いる。保護膜80は、例えばリーク低減及び半導体発光素子110を保護する役目を果た
す。
A
誘電体膜50は、単層膜または多層膜である。図3は、積層体20の第2半導体層22
、第2電極40及びこれらの間に配置された誘電体膜50の一部を例示する拡大模式図で
ある。ここで、誘電体膜50が単層膜の場合、膜厚dは、例えば以下の式1を満たすよう
に設定される。
nd=mλ/4(m=1、3、5…) …(式1)
なお、上記の式1で、nは誘電体膜50の屈折率、λは発光光の波長である。この式1
を満たす膜厚dを有する誘電体膜50では、発光光が効率良く反射される。これにより、
半導体発光素子110では、光取り出し効率が向上する。
The
FIG. 4 is an enlarged schematic view illustrating a part of a
nd = mλ / 4 (m = 1, 3, 5...) (Formula 1)
In the above formula 1, n is the refractive index of the
In the
In the semiconductor
例えば、酸化シリコンの単層膜が用いられた場合、誘電体膜50の膜厚dは、一例とし
て次のようになる。ここで、条件として、酸化シリコンの屈折率nを1.4とする。また
、第2半導体層22としてGaNが用いられ、GaNの屈折率を2.4とする。また、第
2電極40には、Ag系金属が用いられているとする。さらに、発光光の波長を、450
nmとする。この条件において、式1より、誘電体膜50の膜厚dは、m=1で、約80
nmになる。
For example, when a single-layer film of silicon oxide is used, the film thickness d of the
nm. Under this condition, from Equation 1, the film thickness d of the
nm.
(比較例)
図4は、比較例に係る半導体発光素子190を例示する模式的断面図である。
比較例に係る半導体発光素子190は、積層体20と、積層体20の第1主面20aの
側に選択的に設けられた第1電極30と、積層体20の第1主面20aとは反対側の第2
主面20bの側に選択的に設けられた第2電極40と、第2電極40の側に設けられ、接
合金属61を介して積層体20を支持する支持基板60と、を備える。
(Comparative example)
FIG. 4 is a schematic cross-sectional view illustrating a semiconductor
The semiconductor
A
積層体20は、第1導電型の第1半導体層21と、第2導電型の第2半導体層22と、
第1半導体層21と第2半導体層22との間に設けられた発光部23と、を含む。また、
積層体20の第1主面20aの一部から側壁20cにかけて、保護膜80が設けられてい
る。
The
A
A
比較例に係る半導体発光素子190では、誘電体膜50が設けられてない。すなわち、
積層体20の第2主面20bには、選択的に第2電極40が設けられている。この第2主
面20bにおいて、第2電極40が設けられていない領域には、接合金属61の第1金属
611が設けられている。このため、保護膜80を形成する前の段階では、積層体20を
選択的に除去した部分において、第1金属611が露出することになる。
In the semiconductor
A
このように、第1金属611が露出すると、製造工程中に第1金属611の一部が剥が
れ、金属ダストになる可能性がある。また、積層体20を選択的にエッチングする際、オ
ーバーエッチングが発生すると、第1金属611の表面の一部がエッチングされる。これ
により、エッチングされた第1金属611が金属ダストになる可能性がある。金属ダスト
は、半導体発光素子190のリーク電流を発生させる原因になる。
Thus, when the
これに対し、第1の実施の形態に係る半導体発光素子110では、第2主面20bにお
ける第2電極40が設けられていない領域と、第1金属611と、の間、及び保護主面8
0aと、第1金属611と、の間に誘電体膜50が設けられている。この誘電体膜50に
よって第1金属611が被覆され、保護膜80を形成する前の段階であっても、第1金属
611は露出しないことになる。また、積層体20を選択的にエッチングする際、オーバ
ーエッチングが発生しても、誘電体膜50がストッパ膜の役目を果たす。これにより、第
1金属611に達するオーバーエッチングが防止され、第1金属611に起因する金属ダ
ストの発生が抑制される。
On the other hand, in the semiconductor
A
また、比較例に係る半導体発光素子190では、積層体20の第2主面20bにおける
第2電極40が設けられていない領域に、接合金属61の第1金属611が設けられてい
る。上記のように、第1金属611には、例えばTi/Pt/Auの多層金属膜が用いら
れる。この多層金属膜は、第2電極40に比べて発光光の反射率が低い。したがって、第
2主面20bにおいて、第1金属611が設けられた領域では、発光光を十分に反射する
ことができない。
In the semiconductor
これに対し、第1の実施の形態に係る半導体発光素子110では、第2主面20bにお
いて、第2電極40が設けられていない領域に、誘電体膜50が設けられている。誘電体
膜50における発光光の反射率は、接合金属61における発光光の反射率よりも高い。し
たがって、第2主面20bでは、第2電極40及び誘電体膜50によって、発光光を十分
に反射できることになる。
On the other hand, in the semiconductor
(第2の実施の形態)
次に、第2の実施の形態に係る半導体発光素子110の製造方法の一例を説明する。
図5〜図7は、第2の実施の形態に係る半導体発光素子の製造方法の一例を説明する模式
的断面図である。
(Second Embodiment)
Next, an example of a method for manufacturing the semiconductor
5 to 7 are schematic cross-sectional views illustrating an example of a method for manufacturing a semiconductor light emitting element according to the second embodiment.
まず、図5(a)に表したように、例えばサファイアからなる成長用基板(第1基板)
70の主面70a上に、バッファ層71を形成した後、第1半導体層21、発光部23及
び第2半導体層22を含む積層体20を順に結晶成長させる。積層体20の結晶成長には
、例えば有機金属気相成長法(MOCVD:Metal Organic Chemical Vapor Deposition
)が用いられる。この他、分子線エピタキシー法(MBE:Molecular Beam Epitaxy)に
より結晶成長を行っても良い。なお、成長用基板70には、サファイア以外に、GaN、
SiC、Si及びGaAsなどの各種の材料を用いることができる。
First, as shown in FIG. 5A, a growth substrate (first substrate) made of, for example, sapphire.
After the
) Is used. In addition, crystal growth may be performed by molecular beam epitaxy (MBE). In addition to the sapphire, the
Various materials such as SiC, Si, and GaAs can be used.
第1半導体層21及び第2半導体層22は、例えば窒化物半導体を含む。第1半導体層
21には、例えばn形GaNコンタクト層が含まれる。また、第2半導体層22には、例
えばp形AlGaN層、p形MgドープGaN層及びp形GaNコンタクト層が含まれる
。
The
発光部23は、例えば多重量子井戸(MQW:Multiple Quantum Well)構造を有する
。すなわち、発光部23は、複数の障壁層及び複数の井戸層を、交互に繰り返し積層して
形成される。
The
次に、図5(b)に表したように、積層体20の所定位置にドライエッチングを施し、
メサ構造を形成する。このメサ構造により、積層体20の応力が低減する。その後、積層
体20の上に誘電体膜50を形成する。誘電体膜50は、後述の積層体20をエッチング
する際のストッパ膜として利用される。したがって、誘電体膜50には、積層体20との
間で十分なエッチング選択比を得られる材料が用いられる。
Next, as shown in FIG. 5B, dry etching is performed on a predetermined position of the stacked
A mesa structure is formed. With this mesa structure, the stress of the stacked
また、誘電体膜50は、発光光の反射膜としても利用される。したがって、誘電体膜5
0は、後述の接合金属61よりも発光光の反射率の高い材料が用いられる。誘電体膜50
には、例えば酸化シリコン、窒化シリコン及び酸化チタンが用いられる。誘電体膜50は
、これらの材料から選択された屈折率の異なる複数の膜を積層した多層膜が用いられる。
なお、誘電体膜50は、上記の材料のうち選択された一つによる単層膜であってもよい。
誘電体膜50は、例えばスパッタ法や蒸着法により形成される。
なお、誘電体膜50として単層膜が適用される場合、膜厚dは、上記(式1)を満たす
ように設定される。
The
For 0, a material having a higher reflectance of emitted light than the bonding
For example, silicon oxide, silicon nitride, and titanium oxide are used. The
The
The
When a single layer film is applied as the
次に、図5(c)に表したように、例えばフォトリソグラフィによって、誘電体膜50
を選択的にエッチングし、積層体20の第2主面20bの一部を露出させる。積層体20
の第2主面20bが露出した部分は、第2電極40をコンタクトさせる部分である。
Next, as shown in FIG. 5C, the
Is selectively etched to expose a part of the second
The portion where the second
次に、図6(a)に表したように、積層体20の第2主面20bの露出部分及び誘電体
膜50の上に、第2電極40を形成する。第2電極40には、例えばNi/Agの多層金
属膜が用いられる。Niの膜厚は、例えば1nmである。Agの膜厚は、例えば200n
mである。なお、これらの膜厚は一例であり、反射率及び密着性を確保できる厚さであれ
ば、適宜設定可能である。第2電極40は、例えば蒸着法やスパッタ法により形成される
。ここで、第2電極40について、全面に形成した後、必要に応じてパターニングを施し
てもよい。本例の製造方法では、第2電極40をパターニングしない例を説明する。
Next, as illustrated in FIG. 6A, the
m. In addition, these film thicknesses are examples, and can be set as appropriate as long as the reflectance and adhesion can be secured. The
第2電極40を形成した後は、第2電極40の上に、接合金属61のうち第1金属61
1を形成する。第1金属611は、例えば蒸着法やスパッタ法により形成される。第1金
属611には、例えばTi/Pt/Auの多層金属膜が用いられる。Tiの膜厚は、例え
ば100nmである。Ptの膜厚は、例えば100nmである。Auの膜厚は、例えば4
00nmである。なお、接合金属61においては、Auの上に、さらにAuSnを形成し
て、Ti/Pt/Au/AuSnの多層金属膜にしてもよい。
After forming the
1 is formed. The
00 nm. In the
次に、図6(b)に表したように、第2金属612を形成した支持基板(第2基板)6
0を用意する。支持基板60には、例えば面方位(100)のシリコン基板が用いられる
。なお、面方位は(111)等、他の方位であってもよい。支持基板60の厚さは、例え
ば200μm以上、1ミリメートル(mm)以下である。
Next, as shown in FIG. 6B, the support substrate (second substrate) 6 on which the
Prepare 0. As the
第2金属612には、例えばTi/Pt/Au/AuSuの多層金属膜が用いられる。
Tiの膜厚は、例えば100nmである。Ptの膜厚は、例えば150nmである。Au
の膜厚は、例えば400nmである。AuSuの膜厚は、例えば1.9μmである。第2
金属612は、例えば蒸着法やスパッタ法により、支持基板60上に形成される。
For the
The film thickness of Ti is, for example, 100 nm. The film thickness of Pt is, for example, 150 nm. Au
The film thickness of is, for example, 400 nm. The film thickness of AuSu is, for example, 1.9 μm. Second
The
次に、支持基板60の上に形成した第2金属612と、先に製造した成長用基板70の
側の第1金属611と、を向かい合わせにして、貼り合わせる。
第1金属611と第2金属612とは、例えば荷重及び加熱によって接合される。すな
わち、第1金属611と第2金属612とを対向させた状態で、例えば5kgf/cm2
以上、500kgf/cm2以下の荷重をかけ、例えば、200℃以上、400℃以下に
加熱する。これにより、第1金属611と第2金属612とが相互拡散され、これらを接
合する。
Next, the
The
As described above, a load of 500 kgf / cm 2 or less is applied, and for example, heating is performed at 200 ° C. or more and 400 ° C. or less. Thereby, the
次に、成長用基板70の側から積層体20に対してレーザ光75を照射し、レーザリフ
トオフを行う。レーザ光75としては、例えば、エキシマレーザ(KrF:248nm)
や、YAGレーザが用いられる。レーザ光75の1スポットの照射径は、例えば図5(b
)に表したメサ構造の大きさに合わせるとよい。
Next, the laminate 20 is irradiated with laser light 75 from the
Alternatively, a YAG laser is used. The irradiation diameter of one spot of the
The size of the mesa structure shown in
レーザ光75は、成長用基板70を透過し、積層体20にまで到達する。この際、成長
用基板70と積層体20との間にあるバッファ層71がレーザ光のエネルギーを吸収し、
熱分解する。その結果、図6(c)に表したように、成長用基板70は、積層体20から
剥離される。
The
Thermally decomposes. As a result, as illustrated in FIG. 6C, the
次に、図7(a)に表したように、積層体20をチップの境界線の位置でエッチングす
る処理を行う。ここで、エッチングとしては、例えば塩素系ガスを用いたRIE(Reacti
ve Ion Etching)が用いられる。なお、図7(a)には、2つのチップに分割する際のエ
ッチング状態が例示されている。積層体20のエッチングは、第1主面20aから徐々に
進行していく。そして、誘電体膜50まで到達すると、誘電体膜50がエッチングのスト
ッパ膜としての役目を果たす。誘電体膜50は、積層体20との間で十分なエッチング選
択比を有している。例えば、積層体20としてGaNが用いられ、誘電体膜50として酸
化シリコンが用いられている場合、酸化シリコンに対するGaNのエッチング選択比は、
10である。これにより、誘電体膜50は、積層体20をエッチングする際のストッパ膜
として機能する。
Next, as shown in FIG. 7A, a process of etching the
ve Ion Etching) is used. FIG. 7A illustrates an etching state when dividing into two chips. Etching of the stacked
10. Thereby, the
次に、図7(b)に表したように、保護膜80を形成する。保護膜80は、リークの低
減及び素子の保護の役目を果たす。保護膜80は、例えばスパッタ法により形成される。
保護膜80の膜厚は、例えば100nm以上、400nm以下である。
Next, as shown in FIG. 7B, a
The film thickness of the
次に、図7(c)に表したように、保護膜80を選択的に除去する。すなわち、積層体
20の第1主面20aにおける保護膜80を選択的にエッチングし、除去する。そして、
保護膜80が除去され、露出した積層体20の第1主面20aに、第1電極30を形成す
る。第1電極30には、例えばTi/Pt/Auの多層金属膜が用いられる。Tiの膜厚
は、例えば20nmである。Ptの膜厚は、例えば50nmである。Auの膜厚は、例え
ば700nmである。第1電極30は、例えば蒸着法により形成される。
Next, as shown in FIG. 7C, the
The
また、支持基板60に、電極膜41を形成する。電極膜41には、例えばTi/Pt/
Auの多層金属膜が用いられる。Tiの膜厚は、例えば20nmである。Ptの膜厚は、
例えば50nmである。Auの膜厚は、例えば700nmである。電極膜41は、例えば
蒸着法により形成される。
In addition, the
An Au multilayer metal film is used. The film thickness of Ti is, for example, 20 nm. The film thickness of Pt is
For example, 50 nm. The film thickness of Au is 700 nm, for example. The
その後、積層体20及び支持基板60を、チップの境界線の位置で切断(ダイシング)
する。これにより、図1に示す半導体発光素子110が形成される。このような製造方法
によれば、誘電体膜50によって接合金属61の剥がれやエッチングを防止できる。した
がって、接合金属61が金属ダストとして飛散することを抑制できる。
Thereafter, the
To do. Thereby, the semiconductor
(比較例に係る製造方法)
図8〜図10は、比較例に係る半導体発光素子の製造方法の一例を説明する模式図であ
る。
まず、図8(a)に表したように、例えばサファイアからなる成長用基板70の主面7
0a上に、バッファ層71を形成した後、第1半導体層21、発光部23及び第2半導体
層22を含む積層体20を結晶成長させる。
(Manufacturing method according to comparative example)
8 to 10 are schematic views illustrating an example of a method for manufacturing a semiconductor light emitting element according to a comparative example.
First, as shown in FIG. 8A, the main surface 7 of the
After the
次に、図8(b)に表したように、積層体20の第2主面20bに第2電極40を選択
的に形成する。続いて、図8(c)に表したように、積層体20の所定位置にドライエッ
チングを施し、メサ構造を形成する。
Next, as illustrated in FIG. 8B, the
次に、図9(a)に表したように、積層体20の第2主面20b及び第2電極40を覆
うように、第1金属611を形成する。続いて、図9(b)に表したように、第2金属6
12を形成した支持基板60を用意する。そして、支持基板60の上に形成した第2金属
612と、先に製造した成長用基板70の側の第1金属611と、を向かい合わせにして
、貼り合わせる。
Next, as illustrated in FIG. 9A, the
A
次に、図9(c)に表したように、成長用基板70の側から積層体20に対してレーザ
光75を照射し、レーザリフトオフを行う。これにより、成長用基板70を、積層体20
の第1主面20aから剥離する。
Next, as shown in FIG. 9C,
The first
次に、図10(a)に表したように、積層体20をチップの境界線の位置でエッチング
する処理を行う。ここで、エッチングとしては、例えばドライエッチングが用いられる。
なお、図10(a)には、2つのチップに分割する際のエッチング状態が例示されている
。積層体20は、第1主面20aからエッチングされる。
Next, as shown in FIG. 10A, a process of etching the
FIG. 10A illustrates an etching state when dividing into two chips. The
次に、図10(b)に表したように、保護膜80を形成する。続いて、図10(c)に
表したように、保護膜80を選択的に除去し、露出した積層体20の第1主面20aに、
第1電極30を形成する。
Next, as shown in FIG. 10B, a
The
その後、積層体20及び支持基板60を、チップの境界線の位置で切断(ダイシング)
する。これにより、図4に示す比較例に係る半導体発光素子190が形成される。
Thereafter, the
To do. Thereby, the semiconductor
比較例に係る半導体発光素子190の製造方法では、図10(a)に表した積層体20
の選択的なエッチングにおいて、エッチング部分に第1金属611が露出する。このため
、保護膜80によって被覆されるまでの間に、第1金属611の一部が剥がれる可能性が
ある。また、積層体20をエッチングする際、オーバーエッチングが発生すると、第1金
属611もエッチングされてしまう。これにより、エッチングされた第1金属611が金
属ダストとして飛散する可能性がある。剥がれた第1金属611や飛散した第1金属61
1は、金属ダストとして、半導体発光素子190についてリーク電流を発生させる原因に
なる。
In the method for manufacturing the semiconductor
In this selective etching, the
1 becomes a cause of generating a leak current in the semiconductor
これに対し、本実施の形態に係る半導体発光素子110の製造方法では、第1金属61
1と積層体20との間に誘電体膜50を設けている。この誘電体膜50によって第1金属
611が被覆され、保護膜80を形成する前の段階であっても、第1金属611は露出し
ない。また、積層体20を選択的にエッチングする際、オーバーエッチングが発生しても
、誘電体膜50がストッパ膜として機能し、第1金属611がエッチングされることを防
止する。これにより、第1金属611の飛散を抑制できることになる。
On the other hand, in the method for manufacturing the semiconductor
A
(第3の実施の形態)
図11は、第3の実施の形態に係る半導体発光素子120を例示する模式的断面図であ
る。
図12は、第2電極及び誘電体膜の構成を例示する模式的断面図である。
図11に表したように、第3の実施の形態に係る半導体発光素子120は、積層体20
、第1電極30、第2電極40、支持基板60、保護膜80及び誘電体膜50を備えてい
る。
第2電極40及び誘電体膜50は、積層体20の第2主面20bにそれぞれ複数設けら
れている。また、複数の第2電極40と、複数の誘電体膜50と、は交互に配置されてい
る。さらに、複数の誘電体膜50のそれぞれには、第2主面20bとは反対側に、複数の
反射膜40aがそれぞれ設けられている。
半導体発光素子120は、例えば、LED(Light Emitting Diode)である。
(Third embodiment)
FIG. 11 is a schematic cross-sectional view illustrating a semiconductor
FIG. 12 is a schematic cross-sectional view illustrating the configuration of the second electrode and the dielectric film.
As shown in FIG. 11, the semiconductor
The
A plurality of
The semiconductor
誘電体膜50には、例えば酸化シリコン、窒化シリコン及び酸化チタンが用いられる。
誘電体膜50は、これらの材料のうち選択された一つによる単層膜であったり、屈折率の
異なる材料を組み合わせた多層膜であったりする。
For the
The
誘電体膜50は、第2主面20bにおける第2電極40が設けられていない領域と、第
1金属611と、の間、及び保護主面80aと、第1金属611と、の間に誘電体膜50
が設けられている。これにより、後述する半導体発光素子120の製造工程において、積
層体20をエッチングする際のストッパ膜として利用される。また、誘電体膜50は、必
要に応じて、発光部23から出射される光を反射する反射膜として利用される。
The
Is provided. Thereby, it is used as a stopper film when the
図12に表したように、第3の実施の形態に係る半導体発光素子120は、積層体20
の第2主面20bを基準にした、複数の第2電極40と、複数の反射膜40aと、の凹凸
構造BPを有する。すなわち、複数の第2電極40は、第2主面20bに接して設けられ
、複数の反射膜40aは、第2主面20bに誘電体膜50を介して設けられている。した
がって、複数の第2電極40と、複数の反射膜40aと、の間には、第2主面20bに対
して誘電体膜50の膜厚に応じた段差が生じる。
As shown in FIG. 12, the semiconductor
The concavo-convex structure BP is composed of a plurality of
凹凸構造BPは、第2主面20bに対して誘電体膜50の膜厚に応じた段差の繰り返し
を有する。複数の第2電極40及び複数の反射膜40aは、第2主面20bに沿って、そ
れぞれ例えばストライプ状に設けられている。なお、複数の第2電極40及び複数の反射
膜40aは、第2主面20bに沿って、それぞれ島状に設けられていてもよい。
The concavo-convex structure BP has repeated steps corresponding to the film thickness of the
ここで、第2電極40には、例えばNi/Agの多層金属膜が用いられる。第2電極4
0において、多層金属膜は、積層体20の第2主面20b上に、Ni/Agの順に積層さ
れる。第2電極40の膜厚は、例えば200nmである。
Here, for the
In 0, the multilayer metal film is laminated on the second
また、誘電体膜50の膜厚は、例えば2μm未満である。また、反射膜40aには、例
えばNi/Agの多層金属膜が用いられる。反射膜40aにおいて、多層金属膜は、誘電
体膜50の第2主面20bとは反対側に、Ni/Agの順に積層される。反射膜40aの
膜厚は、例えば200nmである。
The film thickness of the
反射膜40aは、発光光に対して十分な反射率を有している。また、第2電極40も、
発光光に対して十分な反射率を有している。したがって、凹凸構造BPは、発光光を十分
に反射できる光反射構造になる。反射膜40aの材質は、第2電極40の材質と同じであ
っても、異なっていてもよい。なお、反射膜40aの材質と、第2電極40の材質と、を
同じにすると、両者を同一工程で製造しやすくなる。
The
It has a sufficient reflectivity for the emitted light. Therefore, the concavo-convex structure BP becomes a light reflecting structure that can sufficiently reflect the emitted light. The material of the
第3の実施の形態に係る半導体発光素子120では、積層体20の第2主面20b側に
設けられた凹凸構造BPによって、発光部23から出射した発光光のうち、凹凸構造BP
側に出射した発光光を乱反射させる。これにより、発光部23へ戻る光の角度を分散し、
発光効率を高める。
In the semiconductor
The emitted light emitted to the side is irregularly reflected. Thereby, the angle of the light returning to the
Increase luminous efficiency.
なお、発光光の反射の観点から、誘電体膜50は、第2主面20bに対する傾斜面50
aを有していてもよい。誘電体膜50の傾斜面50aは、第2電極40の側面と接する。
したがって、第2電極40の側面は、傾斜面50aの第2主面20bに対する角度θの補
角(180°−θ)になる。角度θの設定により、凹凸構造BPでの光の反射特性が変わ
ることになる。
Note that, from the viewpoint of reflection of the emitted light, the
You may have a. The inclined surface 50 a of the
Therefore, the side surface of the
(第4の実施の形態)
次に、第4の実施の形態に係る半導体発光素子120の製造方法の一例を説明する。
図13〜図15は、第4の実施の形態に係る半導体発光素子120の製造方法の一例を
説明する模式的断面図である。
(Fourth embodiment)
Next, an example of a method for manufacturing the semiconductor
13 to 15 are schematic cross-sectional views illustrating an example of a method for manufacturing the semiconductor
まず、図13(a)に表したように、例えばサファイアからなる成長用基板70の主面
70a上に、バッファ層71を形成した後、第1半導体層21、発光部23及び第2半導
体層22を含む積層体20を結晶成長させる。結晶成長には、例えばMOCVDが用いら
れる。この他、MBEにより結晶成長を行っても良い。なお、成長用基板70としては、
サファイア以外に、GaN、SiC、Si及びGaAsなどの各種の材料を用いることが
できる。
First, as shown in FIG. 13A, after the
In addition to sapphire, various materials such as GaN, SiC, Si, and GaAs can be used.
第1半導体層21及び第2半導体層22は、例えば窒化物半導体を含む。第1半導体層
21には、例えばn形GaNコンタクト層が含まれる。また、第2半導体層22には、例
えばp形AlGaN層、p形MgドープGaN層及びp形GaNコンタクト層が含まれる
。発光部23は、例えばMQW構造を有する。すなわち、発光部23は、複数の障壁層及
び複数の井戸層を、交互に繰り返し積層して形成される。
The
次に、図13(b)に表したように、積層体20の所定位置にドライエッチングを施し
、メサ構造を形成する。このメサ構造により、積層体20の応力が低減する。その後、積
層体20の上に誘電体膜50を形成する。誘電体膜50は、後述の積層体20をエッチン
グする際のストッパ膜として利用される。したがって、誘電体膜50としては、積層体2
0との間で十分なエッチング選択比を得られる材料が用いられる。
Next, as illustrated in FIG. 13B, dry etching is performed on a predetermined position of the stacked
A material that can obtain a sufficient etching selectivity with respect to 0 is used.
誘電体膜50には、例えば酸化シリコン、窒化シリコン及び酸化チタンが用いられる。
誘電体膜50は、これらの材料のうち選択された異種の材料を組み合わせた多層膜が用い
られる。なお、誘電体膜50は、上記の材料のうち選択された一つによる単層膜であって
もよい。誘電体膜50は、例えばスパッタ法や蒸着法により形成される。
For the
The
次に、図13(c)に表したように、例えばフォトリソグラフィによって、誘電体膜5
0を選択的にエッチングし、積層体20の第2主面20bにおける一部を露出させる。積
層体20の第2主面20bが露出した部分は、第2電極40をコンタクトさせる部分であ
る。ここでは、凹凸構造BPの複数の第2電極40の位置に合わせて誘電体膜50をエッ
チングする。
Next, as shown in FIG. 13C, the dielectric film 5 is formed by, for example, photolithography.
0 is selectively etched, and a part of the second
次に、図14(a)に表したように、積層体20の第2主面20bの露出部分及び誘電
体膜50の上に、反射金属膜40mを形成する。反射金属膜40mには、例えばNi/A
gの多層金属膜が用いられる。Niの膜厚は、例えば1nmである。Agの膜厚は、例え
ば200nmである。なお、これらの膜厚は一例であり、反射率及び密着性を確保できる
厚さであれば、適宜設定可能である。反射金属膜40mは、例えば蒸着法やスパッタ法に
より形成される。
ここで、積層体20の第2主面20bが露出部分に形成された反射金属膜40mは、第
2電極40になる。また、誘電体膜50の上に形成された反射金属膜40mは、反射膜4
0aになる。つまり、第2電極40及び反射膜40aは、反射金属膜40mの形成によっ
て同一工程で形成される。
Next, as illustrated in FIG. 14A, the
g multilayer metal film is used. The film thickness of Ni is, for example, 1 nm. The film thickness of Ag is, for example, 200 nm. In addition, these film thicknesses are examples, and can be set as appropriate as long as the reflectance and adhesion can be secured. The
Here, the
0a. That is, the
第2電極40及び反射膜40aを形成した後は、これらの上に、接合金属61のうち第
1金属611を形成する。第1金属611は、例えば蒸着法やスパッタ法により形成され
る。第1金属611には、例えばTi/Pt/Auの多層金属膜が用いられる。Tiの膜
厚は、例えば100nmである。Ptの膜厚は、例えば100nmである。Auの膜厚は
、例えば400nmである。なお、接合金属61においては、Auの上に、さらにAuS
nを形成して、Ti/Pt/Au/AuSnの多層金属膜にしてもよい。
第1金属611には、凹凸構造BPの凹凸形状が反映される。
After the
n may be formed into a multilayer metal film of Ti / Pt / Au / AuSn.
The
次に、図14(b)に表したように、第2金属612を形成した支持基板60を用意す
る。支持基板60には、例えば面方位(100)のシリコン基板が用いられる。なお、面
方位は(111)等、他の方位であってもよい。支持基板60の厚さは、例えば200μ
m以上、1ミリメートル(mm)以下である。
Next, as shown in FIG. 14B, a
m or more and 1 millimeter (mm) or less.
第2金属612には、例えばTi/Pt/Au/AuSuの多層金属膜が用いられる。
Tiの膜厚は、例えば100nmである。Ptの膜厚は、例えば150nmである。Au
の膜厚は、例えば400nmである。AuSuの膜厚は、例えば1.9μmである。第2
金属612は、例えば蒸着法やスパッタ法により、支持基板60上に形成される。
For the
The film thickness of Ti is, for example, 100 nm. The film thickness of Pt is, for example, 150 nm. Au
The film thickness of is, for example, 400 nm. The film thickness of AuSu is, for example, 1.9 μm. Second
The
次に、支持基板60の上に形成した第2金属612と、先に製造した成長用基板70の
側の第1金属611と、を向かい合わせにして、貼り合わせる。
第1金属611と第2金属612とは、例えば荷重及び加熱によって接合される。すな
わち、第1金属611と第2金属612とを対向させた状態で、例えば5kgf/cm2
以上、500kgf/cm2以下の荷重をかけ、例えば、200℃以上、400℃以下に
加熱する。これにより、第1金属611と第2金属612とが相互拡散され、これらを接
合する。
第1金属611には凹凸構造BPの凹凸形状が反映されているため、平坦形状の場合に
比べて第1金属611と第2金属612との接合強度が高まる。
Next, the
The
As described above, a load of 500 kgf / cm 2 or less is applied, and for example, heating is performed at 200 ° C. or more and 400 ° C. or less. Thereby, the
Since the
次に、成長用基板70の側から積層体20に対してレーザ光75を照射し、レーザリフ
トオフを行う。レーザ光75としては、例えば、エキシマレーザ(KrF:248nm)
や、YAGレーザが用いられる。レーザ光75の1スポットの照射径は、例えば図13(
b)に表したメサ構造の大きさに合わせるとよい。
Next, the laminate 20 is irradiated with laser light 75 from the
Alternatively, a YAG laser is used. The irradiation diameter of one spot of the
It may be adjusted to the size of the mesa structure shown in b).
レーザ光75は、成長用基板70を透過し、積層体20にまで到達する。この際、成長
用基板70と積層体20との間にあるバッファ層71がレーザ光のエネルギーを吸収し、
熱分解する。その結果、図14(c)に表したように、成長用基板70は、積層体20か
ら剥離される。
The
Thermally decomposes. As a result, as shown in FIG. 14C, the
次に、図15(a)に表したように、積層体20をチップの境界線の位置でエッチング
する処理を行う。ここで、エッチングとしては、例えば塩素系ガスを用いたRIEが用い
られる。なお、図15(a)には、2つのチップに分割する際のエッチング状態が例示さ
れている。積層体20のエッチングは、第1主面20aから徐々に進行していく。そして
、誘電体膜50まで到達すると、誘電体膜50がエッチングのストッパとしての役目を果
たす。誘電体膜50は、積層体20との間で十分なエッチング選択比を有している。例え
ば、積層体20としてGaNが用いられ、誘電体膜50として酸化シリコンが用いられて
いる場合、酸化シリコンに対するGaNのエッチング選択比は、10である。これにより
、誘電体膜50は、積層体20をエッチングする際のストッパ膜として機能する。
Next, as shown in FIG. 15A, a process of etching the
次に、図15(b)に表したように、保護膜80を形成する。保護膜80は、リークの
低減及び素子の保護の役目を果たす。保護膜80は、例えばスパッタ法により形成される
。保護膜80の膜厚は、例えば100nm以上、400nm以下である。
Next, as shown in FIG. 15B, a
次に、図15(c)に表したように、保護膜80を選択的に除去する。すなわち、積層
体20の第1主面20aにおける保護膜80を選択的にエッチングし、除去する。そして
、保護膜80が除去され、露出した積層体20の第1主面20aに、第1電極30を形成
する。第1電極30には、例えばTi/Pt/Auの多層金属膜が用いられる。Tiの膜
厚は、例えば20nmである。Ptの膜厚は、例えば50nmである。Auの膜厚は、例
えば700nmである。第1電極30は、例えば蒸着法により形成される。
Next, as shown in FIG. 15C, the
また、支持基板60に、電極膜41を形成する。電極膜41には、例えばTi/Pt/
Auの多層金属膜が用いられる。Tiの膜厚は、例えば20nmである。Ptの膜厚は、
例えば50nmである。Auの膜厚は、例えば700nmである。電極膜41は、例えば
蒸着法により形成される。
In addition, the
An Au multilayer metal film is used. The film thickness of Ti is, for example, 20 nm. The film thickness of Pt is
For example, 50 nm. The film thickness of Au is 700 nm, for example. The
その後、積層体20及び支持基板60を、チップの境界線の位置で切断(ダイシング)
する。これにより、図11に示す半導体発光素子120が形成される。このような製造方
法によれば、誘電体膜50によって接合金属61の剥がれやエッチングを防止できる。し
たがって、接合金属61がダストとして飛散することを抑制できる。
Thereafter, the
To do. As a result, the semiconductor
以上、本発明の実施の形態およびその変形例を説明したが、本発明はこれらの例に限定
されるものではない。例えば、前述の各実施の形態および各変形例においては、第1の導
電型をn形、第2の導電型をp形として説明したが、本発明は第1の導電型をp形、第2
の導電型をn形としても実施可能である。
As mentioned above, although embodiment of this invention and its modification were demonstrated, this invention is not limited to these examples. For example, in each of the above-described embodiments and modifications, the first conductivity type is described as n-type and the second conductivity type is defined as p-type. However, the present invention describes the first conductivity type as p-type, 2
It is possible to implement the n conductivity type.
また、例えば、半導体発光素子110から放出される光信号を処理できる電子回路を同
じ支持基板60の上に集積された光電子集積回路(Opto Electronic Integrated Circuit
)も本実施の形態に含まれる。
Further, for example, an optoelectronic integrated circuit (Opto Electronic Integrated Circuit) in which an electronic circuit capable of processing an optical signal emitted from the semiconductor
) Is also included in this embodiment.
また、前述した各実施の形態が備える各要素は、技術的に可能な限りにおいて複合させ
ることができ、これらを組み合わせたものも本発明の特徴を含む限り本発明の範囲に包含
される。
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想
到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了
解される。
In addition, each element included in each of the above-described embodiments can be combined as long as technically possible, and combinations thereof are also included in the scope of the present invention as long as they include the features of the present invention.
In addition, in the category of the idea of the present invention, those skilled in the art can conceive of various changes and modifications, and it is understood that these changes and modifications also belong to the scope of the present invention. .
20…積層体、20a…第1主面、20b…第2主面、20c…側面、21…第1半導
体層、22…第2半導体層、23…発光部、30…第1電極、40…第2電極、40a…
反射膜、40m…反射金属膜、41…電極膜、50…誘電体膜、50a…傾斜面、60…
支持基板、61…接合金属、70…成長用基板、70a…主面、71…バッファ層、75
…レーザ光、80…保護膜、80a…保護主面、θ…角度、110,120,190…半
導体発光素子、611…第1金属、612…第2金属、d…膜厚
DESCRIPTION OF
Reflective film, 40 m ... reflective metal film, 41 ... electrode film, 50 ... dielectric film, 50a ... inclined surface, 60 ...
... Laser beam, 80 ... Protective film, 80a ... Protective main surface, θ ... Angle, 110, 120, 190 ... Semiconductor light emitting element, 611 ... First metal, 612 ... Second metal, d ... Film thickness
Claims (9)
2半導体層との間に設けられた発光部とを含み、素子端部側の面であってエッチングによ
って形成される側面を有する積層体と、
前記積層体の第1の面の側に設けられた第1電極と、
前記第1の面とは反対側の第2の面に選択的に設けられた複数の第2電極と、
前記第2の面の側に、接合金属を介して設けられた支持基板と、
前記積層体における、前記第2の面を除く少なくとも前記側面に設けられた保護膜と、
前記第2の面と前記接合金属との間、及び、前記保護膜における前記第2の面の側の面と
前記接合金属との間に設けられ、前記複数の第2電極と交互に配置され、前記第2電極よ
りも前記接合金属の側に膜厚を有する複数の誘電体膜と、
前記誘電体膜における前記接合金属の側の面に接して設けられた複数の反射膜と、
を有することを特徴とする半導体発光素子。 An element end side including a first conductivity type first semiconductor layer, a second conductivity type second semiconductor layer, and a light emitting portion provided between the first semiconductor layer and the second semiconductor layer; A laminate having a side surface formed by etching, and
A first electrode provided on the first surface side of the laminate;
A plurality of second electrodes selectively provided on a second surface opposite to the first surface;
A support substrate provided on the second surface side via a bonding metal;
A protective film provided on at least the side surface excluding the second surface in the laminate;
Provided between the second surface and the bonding metal, and between the surface on the second surface side of the protective film and the bonding metal, and alternately disposed with the plurality of second electrodes. A plurality of dielectric films having a film thickness closer to the bonding metal than the second electrode;
A plurality of reflective films provided in contact with the surface on the side of the bonding metal in the dielectric film;
A semiconductor light emitting element comprising:
の反射率よりも高く、
前記誘電体膜は、屈折率の異なる複数の膜を積層した多層膜を含むことを特徴とする請求
項1記載の半導体発光素子。 In the wavelength of light emitted from the light emitting unit, the reflectance of the dielectric film is higher than the reflectance of the bonding metal,
2. The semiconductor light emitting element according to claim 1, wherein the dielectric film includes a multilayer film in which a plurality of films having different refractive indexes are stacked.
2のいずれかに記載の半導体発光素子。 The semiconductor light emitting element according to claim 1, wherein the reflective film is a multilayer metal film containing at least Ag.
た多層金属膜であることを特徴とする請求項1ないし3のいずれかに記載の半導体発光素
子。 4. The semiconductor light emitting element according to claim 1, wherein the reflection film is a multilayer metal film in which Ni and Ag are stacked in this order from the second surface toward the bonding metal. 5. .
項1ないし4のいずれかに記載の半導体発光素子。 5. The semiconductor light emitting element according to claim 1, wherein the dielectric film has an inclined surface inclined with respect to the second surface.
された多層金属膜を含み、
前記接合金属は、前記第2電極側から前記支持基板に向かう方向にTi、Pt、Auの
順に積層された多層金属膜を含む請求項1ないし5のいずれかに記載の半導体発光素子。 The second electrode includes a multilayer metal film laminated in the order of Ni and Ag in a direction from the second surface toward the bonding metal,
6. The semiconductor light emitting element according to claim 1, wherein the bonding metal includes a multilayer metal film in which Ti, Pt, and Au are laminated in this order from the second electrode side toward the support substrate.
む積層体を形成する工程と、
前記積層体における前記第1基板とは反対側の第2の面に、誘電体膜を形成する工程と
、
前記誘電体膜を選択的に除去して前記第2の面のうち前記誘電体膜の除去された面に第2
電極を形成する工程と、
除去されずに残った前記誘電体膜の上面に反射膜を形成する工程と、
前記第2電極の側に金属層を形成し、前記金属層を介して第2基板を接合する工程と、
前記第1基板を前記積層体から剥離する工程と、
前記積層体を、前記第1主面の側から前記誘電体膜をエッチングストップ層として選択
的に除去する工程と、
前記第1の面に第1電極を形成する工程と、
を備えたことを特徴とする半導体発光素子の製造方法。 Forming a stack including a first conductivity type first semiconductor, a light emitting portion, and a second conductivity type second semiconductor layer on a first substrate;
Forming a dielectric film on the second surface of the laminate opposite to the first substrate;
The dielectric film is selectively removed and a second surface of the second surface is removed from the second surface.
Forming an electrode;
Forming a reflective film on the upper surface of the dielectric film remaining without being removed;
Forming a metal layer on the second electrode side and bonding the second substrate through the metal layer;
Peeling the first substrate from the laminate;
Selectively removing the laminate from the first main surface side as the dielectric film as an etching stop layer;
Forming a first electrode on the first surface;
A method of manufacturing a semiconductor light emitting device, comprising:
金属膜を形成することを含み、
前記第2基板を接合する工程は、前記第2電極から上にTi、Pt、Auの順に積層し
た多層金属膜を形成することを含む請求項7記載の半導体発光素子の製造方法。 The step of forming the second electrode includes forming a multilayer metal film in which Ni and Ag are laminated in this order from the second surface,
8. The method of manufacturing a semiconductor light emitting element according to claim 7, wherein the step of bonding the second substrate includes forming a multilayer metal film in which Ti, Pt, and Au are stacked in this order from the second electrode.
の複数の露出箇所と、前記誘電体膜の複数の箇所とが交互に配置されるよう除去すること
を含む請求項7または8のいずれかに記載の半導体発光素子の製造方法。 In the step of forming the second electrode, the selective removal of the dielectric film is performed such that a plurality of exposed portions of the second surface and a plurality of portions of the dielectric film are alternately arranged. The manufacturing method of the semiconductor light-emitting device in any one of Claim 7 or 8 including doing.
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Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2014086574A (en) * | 2012-10-24 | 2014-05-12 | Stanley Electric Co Ltd | Light-emitting element |
JP2017112203A (en) * | 2015-12-16 | 2017-06-22 | シャープ株式会社 | Semiconductor light emitting element |
Citations (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002246649A (en) * | 2001-02-21 | 2002-08-30 | Sony Corp | Semiconductor light emitting device, method of manufacturing semiconductor light emitting device, and connection structure of electrode layer |
WO2003065464A1 (en) * | 2002-01-28 | 2003-08-07 | Nichia Corporation | Nitride semiconductor device having support substrate and its manufacturing method |
JP2004511080A (en) * | 1999-12-03 | 2004-04-08 | クリー インコーポレイテッド | Light-emitting diodes with improved light extraction by internal and external optical elements |
JP2008192690A (en) * | 2007-02-01 | 2008-08-21 | Nichia Chem Ind Ltd | Semiconductor light-emitting element |
JP2009088299A (en) * | 2007-09-29 | 2009-04-23 | Nichia Corp | Light-emitting element and light-emitting device provided with the element |
WO2009117845A1 (en) * | 2008-03-25 | 2009-10-01 | Lattice Power (Jiangxi) Corporation | Semiconductor light-emitting device with double-sided passivation |
JP2010027643A (en) * | 2008-07-15 | 2010-02-04 | Sharp Corp | Nitride semiconductor light emitting element and fabrication process therefor |
JP2010040761A (en) * | 2008-08-05 | 2010-02-18 | Sharp Corp | Nitride semiconductor light-emitting element and method of manufacturing the same |
-
2012
- 2012-05-11 JP JP2012110108A patent/JP2012169667A/en active Pending
Patent Citations (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2004511080A (en) * | 1999-12-03 | 2004-04-08 | クリー インコーポレイテッド | Light-emitting diodes with improved light extraction by internal and external optical elements |
JP2002246649A (en) * | 2001-02-21 | 2002-08-30 | Sony Corp | Semiconductor light emitting device, method of manufacturing semiconductor light emitting device, and connection structure of electrode layer |
WO2003065464A1 (en) * | 2002-01-28 | 2003-08-07 | Nichia Corporation | Nitride semiconductor device having support substrate and its manufacturing method |
JP2008192690A (en) * | 2007-02-01 | 2008-08-21 | Nichia Chem Ind Ltd | Semiconductor light-emitting element |
JP2009088299A (en) * | 2007-09-29 | 2009-04-23 | Nichia Corp | Light-emitting element and light-emitting device provided with the element |
WO2009117845A1 (en) * | 2008-03-25 | 2009-10-01 | Lattice Power (Jiangxi) Corporation | Semiconductor light-emitting device with double-sided passivation |
JP2011517851A (en) * | 2008-03-25 | 2011-06-16 | ラティス パワー (チアンシ) コーポレイション | Semiconductor light-emitting device with double-sided passivation |
JP2010027643A (en) * | 2008-07-15 | 2010-02-04 | Sharp Corp | Nitride semiconductor light emitting element and fabrication process therefor |
JP2010040761A (en) * | 2008-08-05 | 2010-02-18 | Sharp Corp | Nitride semiconductor light-emitting element and method of manufacturing the same |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2014086574A (en) * | 2012-10-24 | 2014-05-12 | Stanley Electric Co Ltd | Light-emitting element |
JP2017112203A (en) * | 2015-12-16 | 2017-06-22 | シャープ株式会社 | Semiconductor light emitting element |
CN106887489A (en) * | 2015-12-16 | 2017-06-23 | 夏普株式会社 | Semiconductor light-emitting elements |
US9911902B2 (en) | 2015-12-16 | 2018-03-06 | Sharp Kabushiki Kaisha | Semiconductor light-emitting device |
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