JP2008124215A - 薄膜半導体装置及びその製造方法 - Google Patents

Abstract

【課題】良好な電気的特性を備える薄膜半導体装置及びその製造方法を提供する。
【解決手段】薄膜半導体装置１０は、基板１１と、第１絶縁層（アンダーコート層）１２と、第１導電層１３と、第２絶縁層１４と、半導体層１５と、チャネル領域１６と、ソース領域１７と、ドレイン領域１８と、ゲート絶縁膜１９と、層間絶縁膜２０と、ゲート電極２１と、ソース電極２２と、ドレイン電極２３と、バイアス電極２４と、を備える。バイアス電極２４と第１導電層１３によって半導体層１５の基板側の界面にバイアス電圧を印加することによりオフ電流の低減や閾値電圧などの不安定性を抑止することができ、薄膜半導体装置１０は良好な電気的特性を備える。
【選択図】図１

Description

本発明は薄膜半導体装置及びその製造方法に関し、本発明は特に液晶表示装置に用いられる薄膜半導体装置及びその製造方法に関する。

パーソナルコンピュータやテレビなどをはじめ、現在の主要エレクトロニクス装置においては液晶表示装置が重要な位置を占めている。この液晶表示装置では高精細化、信号処理の高速化そして大画面化が技術開発の重要な課題とされている。これらの課題を実現するために、各画素を駆動するために用いられている薄膜半導体装置（ＴＦＴ: Thin Film Transistor）の性能向上が進められている。その性能向上として（１）キャリアの移動度の向上、（２）トランジスタ非駆動時の電流（オフ電流あるいはサブスレショルド電流と呼ばれる：Ｉoff）の低減が主要課題とされている。

このような要求を満たすため、従来用いられてきた非晶質のシリコン半導体薄膜をレーザにて瞬間的に過熱して多結晶膜とすることによりキャリアの移動度を向上させる技術が開発され、すでに実用化されている。また半導体層内の電子／正孔の移動度を向上するために半導体薄膜としてシリコンとゲルマニウムの合金あるいはゲルマニウムを用いるための技術開発も進められている。

また、液晶の各画素を駆動するために必要な薄膜半導体装置には種々の構造が提案され、実用化されている。薄膜半導体装置の構造としては、ボトムゲート型とトップゲート型に大別できる。

ところで、このような薄膜半導体装置では、通常のシリコンウエハ単結晶基板に形成したＭＯＳトランジスタよりオフ電流レベルが高く、また閾値電圧のばらつきや不安定性が大きいという問題がある。特に、薄膜半導体装置では半導体層は一般に１００ｎｍ前後の厚さに形成されるため基板内でオフ電流などのリーク電流を低減するのが難しい。なぜなら半導体層が薄いためソース・ドレイン端が下地のガラス基板や絶縁層界面に接触あるいは近接しており、またＭＯＳトランジスタのチャネル領域が該界面近傍まで広がるあるいは到達するためである。下地界面近傍では上記のように膜上面域より結晶粒が微細である可能性が高い上に界面が存在する。この界面は結晶粒界以上にリーク電流が流れやすい。

また、特許文献１では基板に電圧を印加し、基板全体を共通電位とする半導体装置が開示されている。
特開平８−１８００９号公報

ところで、特許文献１に開示された半導体装置では、基板自体を共通電位としており、個々の半導体装置にバイアス電圧を印加することはできないという問題がある。

そこで、個々の半導体装置にバイアス電圧を印加することが出来、この界面のリーク電流が生じやすい経路を遮断あるいは抑止することにより、オフ電流の低減や閾値電圧などの不安定性を抑止し、良好な電気的特性を備える薄膜半導体装置が求められている。

本発明は上述した実情に鑑みてなされたものであり、良好な電気的特性を備える薄膜半導体装置及びその製造方法を提供することを目的とする。

上述した目的を達成するため、本発明の第１の観点に係る薄膜半導体装置は、
樹脂又はガラスからなる基板と、
基板上に形成された半導体層と、
前記半導体層の表面領域に形成された第１の半導体領域と、
前記半導体層の表面領域に形成された第２の半導体領域と、
前記第１の半導体領域上に形成された第１の電極と、
前記第２の半導体領域上に形成された第２の電極と、
前記半導体層の表面領域の前記第１の半導体領域と前記第２の半導体領域との間にゲート絶縁膜を介して設置されたゲート電極と、を備え、
前記基板と、前記半導体層との間に前記半導体層に対向するように導電材料から形成された導電層を、更に備えることを特徴とする。

前記基板と、前記半導体層との間に絶縁層が形成されてもよい。

前記第１の半導体領域及び前記第２の半導体領域は、前記半導体層の表面領域から前記半導体層の前記基板側の界面まで至るように形成されてもよい。

前記半導体層は、前記基板上に形成されており、前記第１の半導体領域及び前記第２の半導体領域の下面に前記第１の半導体領域及び前記第２の半導体領域よりも高抵抗に形成された半導体領域を備えてもよい。

前記薄膜半導体装置は、液晶表示装置に搭載され、
前記導電層は、前記液晶表示装置の表示部の共通電極と同一の材料から形成されてもよい。

前記半導体層は、シリコン、ゲルマニウム、これらの混合物、これらの材料の炭化物のうちの一種類からなる単層、もしくはこれらの材料のいずれかからなる薄膜の積層膜からなってもよい。

前記半導体層は、半導体特性を有する酸化物、炭化物そして硫化物、セレン化合物、テルル化合物などのいわゆるカルコゲナイド膜の単層もしくはこれらの材料のいずれかからなる薄膜の積層膜からなってもよい。

前記半導体層は、亜鉛を主成分とする化合物であってもよい。

前記導電層は、導電性酸化物から構成されてもよい。

前記導電性酸化物は、透光性を備えてもよい。

前記導電性酸化物は、亜鉛を主成分としてもよい。

前記導電性酸化物は、インジウムとスズを含有する酸化物であってもよい。

上述した目的を達成するため、本発明の第２の観点に係る薄膜半導体装置の製造方法は、
樹脂又はガラスからなる基板上に半導体層を形成する半導体層形成工程と、
前記半導体層の表面領域に第１の半導体領域を形成する第１の半導体領域形成工程と、
前記半導体層の表面領域に第２の半導体領域を形成する第２の半導体領域形成工程と、
前記第１の半導体領域上に第１の電極を形成する第１の電極形成工程と、
前記第２の半導体領域上に第２の電極を形成する第２の電極形成工程と、
前記半導体層の表面領域の前記第１の半導体領域と前記第２の半導体領域との間にゲート絶縁膜を介して設置されたゲート電極を形成するゲート電極形成工程と、を備え
前記基板と前記半導体層との間に前記半導体層に対向するように導電材料から形成された導電層を形成する導電層形成工程を、更に備えることを特徴とする。

前記基板と前記半導体層との間に絶縁層を形成する絶縁膜形成工程を更に備えてもよい。

前記第１の半導体領域形成工程及び前記第２の半導体領域形成工程では、前記半導体層の表面領域から前記半導体層の前記基板側の界面まで至るように前記第１の半導体領域及び前記第２の半導体領域を形成してもよい。

前記半導体層は、前記基板上に形成されており、
前記第１の半導体領域形成工程及び前記第２の半導体領域形成工程では、前記第１の半導体領域及び前記第２の半導体領域の下面に前記第１の半導体領域及び前記第２の半導体領域よりも高抵抗に形成された半導体領域を形成してもよい。

前記薄膜半導体装置は、液晶表示装置に搭載され、
前記導電層形成工程は、前記液晶表示装置の表示部の共通電極を形成する工程と同一の工程で行われてもよい。

本発明によれば、基板と半導体層との間に導電層を設け、半導体層の電位を制御することにより、良好な動作性を備える薄膜半導体装置を提供することができる。

本発明の実施形態に係る薄膜半導体装置及びその製造方法について図面を参照して説明する。

（実施形態１）
本発明の実施形態１に係る薄膜半導体装置１０を図に示す。図１は薄膜半導体装置１０の構成例を示す断面図である。

本実施形態の薄膜半導体装置１０は、図２に示すように液晶表示装置４０の各画素部４１を駆動するためのスイッチング用素子として用いられる。液晶表示装置４０は、図２に示すように基板１１上に形成されたコラムドライバ（column driver）４２と、ロードライバ（row driver）４３等の駆動回路を備える。また、液晶表示装置４０には複数の薄膜半導体装置１０が設置される。

薄膜半導体装置１０は、図１に示すように、基板１１と、第１絶縁層（アンダーコート層）１２と、第１導電層１３と、第２絶縁層１４と、半導体層１５と、チャネル領域１６と、ソース領域１７と、ドレイン領域１８と、ゲート絶縁膜１９と、層間絶縁膜２０と、ゲート電極２１と、ソース電極２２と、ドレイン電極２３と、バイアス電極２４と、を備える。更に、薄膜半導体装置１０には、液晶表示装置４０のの画素部４１に電圧を印加するためのインジウム−錫酸化物からなる透明電極３１が接続されている。

基板１１は、例えばガラス基板等から構成される。基板１１の上面には、第１絶縁層（アンダーコート層）１２が形成される。

第１絶縁層１２は、シリコン窒化膜１２ａとシリコン酸化膜１２ｂとから構成される。シリコン窒化膜１２ａは、基板１１の主面上に例えば１００ｎｍの厚みに形成される。シリコン酸化膜１２ｂは、シリコン窒化膜１２ａ上に例えば１００ｎｍの厚みに形成される。第１絶縁層１２によって、基板１１等に含まれる不純物が、半導体層１５に拡散することを防ぐことができる。

第１導電層１３は、導電材料、例えばインジウム−錫酸化膜から構成され、第１絶縁層１２上に形成される。第１導電層１３は、薄膜半導体装置１０全体の電位を基板１１側から固定、あるいは制御するために用いられる。従って、第１導電層１３に要求される導電性は、数ミリΩ・cm程度の抵抗率で十分である。また、第１導電層１３は、例えば１００ｎｍの厚みに形成される。なお、本実施形態で第１導電層１３は、画素部４１の共通電極（図示せず）と共に形成される。第１導電層１３は、ＧａやＡｌなどを含有させた亜鉛酸化物透明導電膜を用いることも可能である。また、第１導電層１３としては、透光性を備える導電性膜に限らず、薄膜半導体装置１０の利用方法によって不透明の金属膜を用いることも可能である。また、本実施形態では薄膜半導体装置１０は基板１１上に複数形成されているが、第１導電層１３は、それぞれの薄膜半導体装置１０ごとに独立して設けられているため、それぞれの薄膜半導体装置１０に同じ電圧を印加することも、それぞれの薄膜半導体装置１０に応じて異なるバイアス電圧を印加することも可能である。具体的に、薄膜半導体装置１０がｎチャネルトランジスタの場合−１Ｖ、ｐチャネルトランジスタの場合＋１Ｖ、というように各薄膜半導体装置１０ごとに印加電圧を調節することができる。

第２絶縁層１４は、絶縁材料、例えばシリコン酸化膜から構成され、第１導電層１３上に形成される。第２絶縁層１４は、例えば２０ｎｍの厚みに形成される。上述したように、第１導電層１３は、薄膜半導体装置１０の電位を固定、あるいは制御するためにバイアス電圧が印加される。バイアス電圧は、第２絶縁層１４を介して半導体層１５に印加される。

半導体層１５は、例えばＳｉ_ｘＧｅ_１−ｘ等から構成され、第１導電層１３上に、例えば１００ｎｍの厚みに形成される。なお、ｘは０．９ないし０．４の範囲が好ましく、ここでは０．５を用いた。また、半導体層１５の表面領域には、チャネル領域１６と、ソース領域１７と、ドレイン領域１８と、が形成される。半導体層１５には、第１導電層１３からバイアス電圧が印加される。

チャネル領域１６は、半導体層１５の表面領域に形成される。チャネル領域１６は所定の閾値電圧となるため、リンやボロンなどの不純物がイオン打ち込み法などを用いて、例えば１０¹³atoms/cm²〜１０¹⁴atoms/cm²オーダーで拡散されている。

ソース領域１７は、半導体層１５の表面領域に形成される。ソース領域１７には、リン、砒素、アンチモン、ボロンあるいはインヂウム等の不純物が例えば、１０¹⁵atoms/cm²〜１０¹⁶atoms/cm²オーダーで拡散されている。また、ソース領域１７の上面には、ソース電極２２が形成される。

ドレイン領域１８は、半導体層１５の表面領域に形成される。ドレイン領域１８には、リン、砒素、アンチモン、ボロンあるいはインヂウム等の不純物が、例えば１０¹⁵atoms/cm²〜１０¹⁶atoms/cm²オーダー程度の不純物濃度で拡散されている。また、ドレイン領域の上面には、ドレイン電極２３が形成される。

ゲート絶縁膜１９は、絶縁材料、例えば１００ｎｍ厚のシリコン酸化膜あるいは２００ｎｍ厚のシリコン窒化膜から形成される。また、ゲート絶縁膜１９は、半導体層１５の表面領域に形成されたチャネル領域１６上に形成される。

層間絶縁膜２０は、絶縁材料、例えばシリコン窒化膜から構成され、第１絶縁層１２と半導体層１５とゲート電極２１とを覆うように形成される。更に、層間絶縁膜２０には、ソース電極２２に対応する領域にコンタクト孔２０ｓと、ドレイン電極２３に対応する領域にコンタクト孔２０ｄと、バイアス電極に対応する領域にコンタクト孔２０ｂと、が形成される。また、コンタクト孔２０ｓ、２０ｄ、２０ｂの側壁には、シリコン窒化膜（図示せず）が形成されている。

ゲート電極２１は、導電材料、例えばクロムやタングステンから構成され、ゲート絶縁膜１９上に形成される。

ソース電極２２は、導電材料、例えばアルミニウム等から構成され、ソース領域１７上に層間絶縁膜２０に設けられたコンタクト孔２０ｓを充填するように形成される。なお、コンタクト孔２０ｓの側壁には電極材料のアルミなどの金属とＳｉやＳｉ_ｘＧｅ_１−ｘなどの間での反応を抑止するためのバリア層として、窒化チタン膜が形成されている。

ドレイン電極２３は、導電材料、例えばアルミニウム等から構成され、ドレイン領域１８上に層間絶縁膜２０に設けられたコンタクト孔２０ｄを充填するように形成される。なお、コンタクト孔２０ｓの側壁には該バリア層として、窒化チタン膜が形成されている。

バイアス電極２４は、導電材料、例えばアルミニウム等から構成され、コンタクト孔２０ｂを充填するように形成される。なお、コンタクト孔２０ｂの側壁には該バリア層として、窒化チタン膜が形成されている。バイアス電極２４を介して第１導電層１３にバイアス電圧を印加することにより、半導体層１５の基板１１の界面側近傍での電荷の発生などによるトランジスタ特性のドリフトが生じることを抑制し、特性の不安定性、特性のばらつきを解消させることができる。

本実施形態の薄膜半導体装置１０は、第１絶縁層１２上に第１導電層１３が形成され、バイアス電極２４によってバイアス電圧を印加することによって、半導体層１５の基板１１の界面側近傍での電荷の発生などによるトランジスタ特性のドリフトが生じることを抑制し、特性の不安定性、特性のばらつきを解消させることができる。

また、本実施形態では特に、薄膜半導体装置１０は基板１１上に複数形成されているが、第１導電層１３は、それぞれの薄膜半導体装置１０ごとに独立して設けられているため、それぞれの薄膜半導体装置１０に応じて異なるバイアス電圧を印加することが可能である。

次に、本発明の実施形態に係る薄膜半導体装置１０の製造方法を図を用いて説明する。

まず、例えばガラス基板からなる基板１１を用意する。
基板１１上にＣＶＤ（Chemical Vapor Deposition）法等によって、例えば１００ｎｍの厚みにシリコン窒化膜１２ａを形成する。続いて、ＣＶＤ法等によってシリコン窒化膜１２ａ上に、例えば１００ｎｍの厚みにシリコン酸化膜１２ｂを形成する。これにより、図３（ａ）に示すように基板１１上に第１絶縁層（アンダーコート層）１２が形成される。

次に、第１絶縁層１２上に、スパッタ、真空蒸着法等によって、例えばインジウム−錫酸化膜からなる金属膜を形成する。続いて、第１導電層のパターンにパターニングする。これにより図３（ｂ）に示すように第１導電層１３を形成する。なお、第１導電層１３を形成する際に、薄膜半導体装置１０が搭載される液晶表示装置４０の画素部４１の共通電極（図示せず）も同時に形成する。

続いて、ＣＶＤ等によって第１導電層１３上に、例えばシリコン酸化膜を例えば２０ｎｍの厚みで形成し、図３（ｃ）に示すように第２絶縁層１４を形成する。

次に、スパッタ等によってＳｉ_ｘＧｅ_１−ｘ層８１を図４（ｄ）に示すように形成する。Ｓｉ_ｘＧｅ_１−ｘ層８１は、例えば１００ｎｍの厚みに形成する。

続いて、図４（ｅ）に示すようにＳｉ_ｘＧｅ_１−ｘ層８１上に、例えば１００ｎｍの厚みにシリコン酸化膜８２を形成する。なお、シリコン酸化膜に代えて、例えば２００ｎｍ厚のシリコン窒化膜を形成してもよい。

次に、半導体層１５が形成される領域に対応する開口が形成されたマスク９１をシリコン酸化膜８２上に形成する。続いて、図４（ｆ）に示すようにＳｉ_ｘＧｅ_１−ｘ層８１の表面領域に所定の値の閾値電圧を有する薄膜トランジスタを実現するためにリン、ボロンなどの不純物をイオン打ち込み法などを用いて１０¹³atoms/cm²〜１０¹⁴atoms/cm²のオーダーでドーピングし、不純物領域８３を形成する。

次にマスク９１を除去し、シリコン酸化膜８２上に、例えばクロム、タングステンからなる導電膜８４を、図５（ｇ）に示すようにスパッタ、真空蒸着法等によって例えば１５０ｎｍの厚みで形成する。

続いて、導電膜８４上にゲート電極パターンに加工する際のマスク材として機能するシリコン窒化膜（図示せず）を例えば１００ｎｍの厚みに形成する。フォトリソグラフィ技術とドライエッチング技術によりシリコン窒化膜をゲート電極に対応するパターンに加工後、シリコン窒化膜をドライエッチングのマスクとして導電膜８４をエッチングし、図５（ｈ）に示すようにゲート電極２１を形成する。

次に、ゲート電極２１下に形成されたシリコン酸化膜８２に、トランジスタとして機能する領域が残存するようにエッチングを施し、ゲート絶縁膜１９を形成する。更に、ゲート絶縁膜１９の形状に対応するように、Ｓｉ_ｘＧｅ_１−ｘ層８１にエッチングを施し半導体層１５を形成する。これにより、図５（ｉ）に示すようにゲート絶縁膜１９と半導体層１５とを形成する。

次に、このようなプロセスにて形成されたゲート電極２１をマスクとし半導体層１５の表面領域にリンやボロンなどの不純物をイオン打ち込み法を用いてドーピングする。このドーピング域は薄膜半導体装置１０のソース領域１７およびドレイン領域１８となる。従って、ドーピング量は先に述べた閾値電圧設定のためのイオン打ち込み量より多く、１０¹⁵atoms/cm²〜１０¹⁶atoms/cm²オーダーである。また、本実施形態では、図６（ｊ）に示すようにソース領域１７及びドレイン領域が第２絶縁層１４まで至るように不純物を拡散させる。なお、このイオン打ち込みではゲート絶縁膜１９となるシリコン酸化膜８２を貫通させて行うが、ゲート電極２１周辺のシリコン酸化膜８２をあらかじめ除去し、半導体層１５を露出させた上で直接イオン打ち込みすることも可能である。

なお、本実施形態では薄膜半導体装置１０として機能する領域以外のＳｉ_ｘＧｅ_１−ｘ膜８１を除去することにより素子間分離が図られる。この素子間分離のための除去工程は上記のＳｉ_ｘＧｅ_１−ｘ膜８１の形成後、あるいはシリコン酸化膜８２形成後、さらにはゲート電極２１、ソース領域１７及びドレイン領域１８の形成後のいずれかの段階で行われる。

次に、半導体層１５とゲート絶縁膜１９と第１絶縁層１２とを覆うように、図６（ｋ）に示すように、例えば５００ｎｍの厚みを備えるシリコン酸化膜２０を形成する。続いて、シリコン酸化膜２０の、ソース電極２２とドレイン電極２３とバイアス電極２４とにそれぞれ対応する領域にコンタクト孔２０ｓ、２０ｄ、２０ｂを設ける。なお、シリコン酸化膜２０に代えて、シリコン窒化膜を形成することも可能である。

それぞれのコンタクト孔２０ｓ、２０ｄ、２０ｂに該バリア層としての１０ｎｍ厚の窒化チタン膜を形成後５００ｎｍ厚のアルミニウム膜を形成し、通常のリソグラフィ技術とドライエッチングを用いてこれらの金属膜の重ね層をソース電極２２、ドレイン電極２３及びバイアス電極２４に加工する。

その後にこれらの電極・配線から液晶表示部への信号を印加するための１００ｎｍ厚のインジウムスズ酸化膜（ＩＴＯ:Indium Tin Oxide）からなる透明電極３１を形成する。
以上の工程から、図６（ｌ）に示すように薄膜半導体装置１０が製造される。

上述した薄膜半導体装置１０の製造方法では、アンダーコート層１２上に第１導電層１３を形成する工程と、第１導電層１３上に第１絶縁層１４を形成する工程を備えることにより、半導体層１５に対向する領域に第１導電層１３を設けることができる。従って、バイアス電極２４及び第１導電層１３を介して半導体層１５にバイアス電圧を印加することができ、半導体層１５の基板１１の界面側近傍での電荷の発生などによるトランジスタ特性のドリフトが生じることを抑制し、特性の不安定性、特性のばらつきを解消させることが可能な薄膜半導体装置を製造することができる。

また、本実施形態の薄膜半導体装置の製造方法では、第１導電層１３を各半導体装置１０の半導体層１５に対応するように形成するため、各半導体装置１０ごとに異なるバイアス電圧を印加することが可能となる。更に、本実施形態では基板１１上に形成された液晶表示装置４０の画素部４１の共通電極と、同一の工程で、同一の材料を用いて第１導電層１３を形成することができる。

（実施形態２）
本発明の実施形態２に係る薄膜半導体装置を図を用いて説明する。本実施形態の薄膜半導体装置が実施形態１の薄膜半導体装置１０と異なるのは、実施形態１では、半導体層は第２絶縁層を介して第１導電層上に形成されていたが、本実施形態では半導体層は、第１導電層上に直接形成されている点にある。実施形態１と共通する部分に関しては同一の引用番号を付し、詳細な説明は省略する。

本実施形態に係る薄膜半導体装置５０を図７に示す。図７は、薄膜半導体装置５０の構成例を示す断面図である。図示するように薄膜半導体装置５０は、基板１１と、第１絶縁層（アンダーコート層）１２と、第１導電層１３と、半導体層５５と、チャネル領域１６と、ソース領域５７と、ドレイン領域５８と、ゲート絶縁膜１９と、層間絶縁膜２０と、ゲート電極２１と、ソース電極２２と、ドレイン電極２３と、を備える。更に、本実施形態でも図示しない液晶表示装置に信号を供給するための透明電極３１が形成される。

半導体層５５は、例えばＳｉ_ｘＧｅ_１−ｘから形成され、実施形態１と異なり第１導電層１３上に直接形成される。本実施形態で半導体層５５は、実施形態１と比較して厚く形成され、例えば２５０ｎｍの厚みに形成される。これは、半導体層５５を薄く形成するとソース領域５７、ドレイン領域５８を形成するためのイオン注入の際に、半導体層５５を突き抜けてドーピング不純物が第１導電層１３まで到達する可能性があり、このような状況になると第１導電層１３によりソースとドレイン間が短絡するためトランジスタを実現することは困難となるためである。

なお、半導体層５５は、表面領域にのみ高濃度の不純物を含有させたソース領域５７及びドレイン域５８を形成し、これらの領域下には不純物の含有量の少ない領域又は含有させていない高抵抗の半導体領域を形成しても良い。

このように本実施形態の薄膜半導体装置５０では、半導体層５５を厚くすることにより不純物をドーピングしたソース領域５７及びドレイン領域５８の下に不純物がドーピングされていない高抵抗の半導体層を設ける。これにより、絶縁層を省略し且つ第１導電層１３によるソース領域５７・ドレイン領域５８間の短絡を回避するとともに基板１１側からバイアス電位を制御することが可能となる。

また本実施形態の薄膜半導体装置５０は、実施形態１のように第１導電層１３と半導体層１５の間に介在する第２の絶縁層１４が無いため、第１導電層１３と半導体層１５の界面に捕獲電荷の蓄積が生じにくいという長所がある。すなわち長期稼動における薄膜半導体特性の変動を減少させることができる。

また、本実施形態の薄膜半導体装置５０は、実施形態１の薄膜半導体装置１０の製造方法とほぼ同じ方法で製造することができる。例えば、薄膜半導体装置５０を製造する場合、第２の絶縁層１４を形成する工程を除く。更に半導体層５５を形成する工程で、実施形態１と比較して厚く、例えば２５０ｎｍの厚みに形成する。また、半導体層５５のソース領域５７及びドレイン領域５８下に不純物を拡散させない又は非常に低濃度に拡散させた領域を形成する。

本実施形態の薄膜半導体装置５０の製造方法では、第２の絶縁層１４を形成する工程を省略することができる。更に、本実施形態の製造方法では、半導体膜厚を実施例１の構造より少々厚くする必要があるが次のような長所がある。第１導電層１３をインジウム‐錫酸化物から形成する場合、インジウム−錫酸化物は特別な工夫を施さなくても２００ｎｍ〜５００ｎｍの非常に粗大な結晶粒径からなる膜を形成できる。そしてこの上に形成したＳｉＧｅ膜（半導体層５５）は先に述べた固相成長のための熱処理を行わなくても膜を形成し状態ですでに１００ｎｍ〜２００ｎｍの大きな粒径を有する。この現象は半導体層として酸化亜鉛膜を形成した場合は、第一導電層であるインジウム‐錫酸化物の結晶粒径をそのまま延長したような構造を有する多結晶膜が得られる。粒径が大きいほど、電子・正孔の移動度を高くすることができ、良好な電気的特性を得ることができる。

ただし本実施形態の構造では薄膜半導体装置製造過程で400℃ないし500℃の比較的高温の熱処理を経る場合は、第１導電層の材料からの好ましくない不純物が半導体層内に拡散してトランジスタのリーク電流特性を劣化させる可能性があるので製造工程における配慮が必要である。特に導電層がＺｎＯのような亜鉛を含有する場合は特に注意すべきである。これは亜鉛がシリコン系半導体層に拡散すると深い不純物準位を形成し、極微量でもソース・ドレインのリーク電流を増大させるためである。

（実施例１）
本実施例では基板１１として無アルカリガラスを用い、前述のようにアンダーコート層１２を４００℃の基板温度でプラズマＣＶＤ装置を用いて形成した。次にマグネトロンスパッタ装置を用いて１００ｎｍ厚さのインジウム-錫酸化膜を形成した。次に再度プラズマＣＶＤ装置を用いて２０ｎｍ厚さのシリコン酸化膜を形成した。

この層状構造の上にＥＣＲ(Electron Cychrotron Resonance)スパッタ装置を用いて１００ｎｍの厚さのＳｉ_ｘＧｅ_１−ｘ膜を形成した。この膜形成ではＳｉ板とＧｅ板をモザイク状に貼り合わせたスパッタターゲットを用いた。このとき形成される膜のＳｉとＧｅの組成はターゲット面内で各板が占める面積で制御した。本実施例では同じ面積比のターゲットを適用した。このとき得られた１００ｎｍ厚のＳｉ_ｘＧｅ_１−ｘ膜の元素組成を通常の質量分析装置を用いて求めた結果、ＳｉとＧｅの原子組成がそれぞれほぼ５０％であった。すなわちｘは０．５であった。このスパッタ装置では基板温度を室温から５００℃までの範囲で制御しながら形成できるが、ここでは基板温度を４５０℃に設定して行ったＥＣＲスパッタ装置はスパッタ室を複数有しており、試料を大気にさらすこと無く各室間を真空中で移動して連続して異なる種類の膜を形成することができる。本実施例ではこの機能を利用して、Ｓｉ_ｘＧｅ_１−ｘ膜形成後に真空中で他のスパッタ室に試料を移動させ、ＥＣＲスパッタ法で１００ｎｍ厚さのＳｉＯ_２膜を形成した。

次にリソグラフィ技術を用いてｎチャンネルトランジスタとなる領域以外を高耐熱レジストで覆い、基板温度３００℃の状態でイオン打ち込み装置でシリコン酸化膜を通してレジストが被覆されていない領域のＳｉ_ｘＧｅ_１−ｘに４０keVでイオン打ち込みした。このときのドーズ量は５×１０¹³atoms/cm²とした。次にレジストを除去後、同様にレジストをマスクとして、ｐチャンネルトランジスタとなる領域にりんイオンを１２０keVで２×１０¹³atoms/cm²打ち込んだ。これらのレジストを酸素プラズマを用いたいわゆるアッシャ装置で除去後、シリコン酸化膜膜６の表面を紫外線照射やオゾン＋硫酸による清浄化を行った後に２００ｎｍ厚のタングステン(Ｗ)膜を通常のマグネトロンスパッタ装置を用いて形成した。その後にプラズマＣＶＤ(Chemical Vapor Deposition)装置を用いて１５０ｎｍ厚のシリコン窒化膜を形成した。このシリコン窒化膜をリソグラフィ技術とドライエッチング技術を用いてゲート電極・配線パターンに加工した。続いてこのシリコン窒化膜からなるパターンをマスクにしてタングステン膜を加工してゲート電極を形成した。

次に、ゲート電極下に形成された絶縁膜を、トランジスタとして機能する領域の形状が残存するようにエッチングを施し、ゲート絶縁膜を形成する。更に、ゲート絶縁膜の形状に対応するように、Ｓｉ_ｘＧｅ_１−ｘ層にエッチングを施し、半導体層を形成する。

次に先のイオン打ち込みと同様な手順でゲート電極をマスクとしてｎチャンネルトランジスタを形成する領域には基板温度３００℃でりんイオンを１２５keVで５×１０¹⁵atoms/cm²のドーズ量打ち込み、ｐチャンネルトランジスタ領域にはボロンを５０keVで５×１０¹⁵atoms/cm²程度打ち込むことによりソース領域・ドレイン領域を形成するためのホトレジストマスクを用いることなくゲート電極に対して自己整合的に形成することができた。

次にプラズマＣＶＤ装置を用いて４００℃で５００ｎｍ厚のシリコン酸化膜からなる層間絶縁膜を形成した。この絶縁膜の所定箇所にリソグラフィ技術とドライエッチング技術を用いてコンタクト孔を開口した。なおこの際、開口部形成工程は所望コンタクト孔の大きさにより分類して２回に分けて行った。すなわち第１導電層に電圧を印加するための導通用コンタクト孔の大きさが薄膜トランジスタなどの回路構成素子群へのコンタクト孔と比較して非常に大きいためにこれらを同時並行して加工することが難しいことによる。次にスパッタ装置を用いてチタン窒化物を１０ｎｍ堆積した後に同じスパッタ装置で連続して５００ｎｍ厚さのアルミニウム膜を形成した。そしてチタン窒化膜とアルミニウム膜の重ね構造を通常のホトリソグラフィ技術とドライエッチング技術を用いて加工することにより電極・配線とした。このようにして形成した薄膜半導体装置をアクティブマトリックス液晶のスイッチング素子として用いる場合は、この後に透明導電膜であるＩＴＯ膜や酸化亜鉛膜を形成して液晶駆動用電極とする。本実施例ではこの工程以後は省略する。

このようにして得られた半導体装置の特性を評価した。本実施例ではＳｉ_ｘＧｅ_１−ｘ膜形成温度を４５０℃と比較的高温で行った。これは膜形成過程ですでに粗大結晶粒を有する膜を得ることを目的としたためである。さらにＳｉ_ｘＧｅ_１−ｘ成膜後に窒素雰囲気中、５００℃で８時間の熱処理を加えた。これは固相成長により結晶粒の粗大化を目的として行った。なおこの固相成長による結晶粒の粗大化について成膜時の基板温度との関係を検討した。基板温度を４５０℃に設定して成膜したＳｉ_ｘＧｅ_１−ｘ多結晶膜の面内方向平均結晶粒サイズはＸ線回折測定によると１００ｎｍないし１５０ｎｍであった。一方室温で形成した膜はほぼ非晶質であった。これらの膜を固相成長のための熱処理を行ったところ、４５０℃熱処理では粒径は３００ｎｍ程度まで粗大化した。すなわち非晶質状態から結晶核を生成させながら粒を成長させたほうがあらかじめ結晶粒が存在する状態から成長させるより粗大化するという現象を確認できた。これは固相成長処理前に結晶粒界などが存在すると、その不連続域が成長の障害になるためである。なお基板温度４５０℃で形成したＳｉ_ｘＧｅ_１−ｘ膜を用いた素子の透過電子顕微鏡(ＴＥＭ: Transmission Electron Microscope) で断面を観察した。素子断面の観察域における該膜は５０ｎｍ〜２００ｎｍの結晶粒径からなることがわかった。またＴＥＭ断面観察では素子断面をエネルギー分散型Ｘ線分析装置で分析し、膜内の元素組成を評価した。

そしてＳｉ_ｘＧｅ_１−ｘ膜はスパッタターゲットから予想される元素組成ｘ＝１に近い、すなわち５５原子％のＳｉと４５原子%のＧｅからなることがわかった。

また、薄膜半導体装置のソース・ドレイン間電流とソース・ゲート電極間印加電圧の関係から求めたｎチャンネル薄膜ＭＯＳトランジスタの電子移動度は９０ cm²/V・s〜１７０cm²/V・sであり、またｐチャンネル薄膜ＭＯＳトランジスタから求めたホール移動度は５０ cm²/V・s〜９０cm²/V・sであった。なお測定にあたっては基板側へのバイアス電圧をｎチャンネルトランジスタでは−１Ｖ、ｐチャンネルトランジスタにおいては＋１Ｖを印加した。上記のｎチャンネルトランジスタにおける移動度はエキシマレーザーを用いたアニールにより結晶粒径の粗大化を図った多結晶シリコン膜（一般的に低温ポリシリコンと呼ばれている）に近い高い値を示した。

また、トランジスタを駆動していないときのソース・ドレイン間電流（オフ電流と呼ばれることがある）はチャンネル長が１０ミクロンメータでチャンネル幅が５０ミクロンメータのＭＯＳトランジスタにおいて、ｎチャンネルトランジスタでは０．２pA/mmないし１．７pA/mmであり、ｐチャンネルトランジスタでは０．４pA/mmないし１．０pA/mmといずれのトランジスタにおいても単結晶基板に形成したトランジスタと遜色の無い特性を示した。

本実施例において、低温ポリシリコンのように半導体膜形成後に結晶粒粗大化のためのレーザアニール処理を施さなくても高移動度を有する薄膜半導体装置が得られたのは膜形成時に基板を４５０℃と一般的に用いられる基板温度より高くしたこと、そしてＥＣＲスパッタでは飛翔粒子のエネルギーが高いため被着時に比較的容易に基板面を移動できたこと、そして膜形成後の固相成長のための熱処理などの効果により結晶粒を成長させた効果も考えられるが、本発明における半導体層に対して基板側からバイアス電圧を印加することにより、チャンネル領域を流れる電流の経路を該層の表面近傍に押しやることによりさらに粗大な結晶粒領域をキャリアが流れるように制限した効果が大である。

すなわち基板側にバイアス電圧を印加しないで従来のＭＯＳ型薄膜半導体装置と同様に電位が浮遊した状態で測定した値より移動度は５％〜１３％の向上がみられ、オフ電流はより効果がみられ１２％〜２０％の低減が確認された。このように低いオフ電流を示す薄膜半導体装置が得られたのは、本発明の実施形態である半導体薄膜層の基板側から電位固定のためにバックバイアス電圧を印加したためである。

一方、液晶表示装置のスイッチング用薄膜半導体素子アレイや薄膜半導体集積回路装置のような多数の薄膜半導体素子群からなる半導体システムにおいては長期駆動時に生じる薄膜トランジスタと基板界面に生成される固定電荷がトランジスタの閾値電圧などの特性を変動させ、その変動量とともに素子群内での変動量ばらつきがシステム全体の動作マージンを縮小させる要因になっていた。これらの変動は先に述べたような第１導電層１３に１Ｖ程度の電圧を印加することにより該変動量とともに該量のシステム内でのばらつきも低減させることができる。

基板バイアスは零電位でもトランジスタ特性の変動を抑制する効果がみられたが、上述のように数ボルトの電圧印加によってより顕著な効果が観察された。これは先に述べたようにバイアスを印加することにより基板側界面近傍を流れようとする電流をトランジスタのチャンネル近傍に押しやる効果が生まれるためである。この結果、高キャリア移動度のトランジスタを実現することができるとともに基板界面近傍に生じやすい電荷捕獲サイト域へのキャリアのしみだしを抑制できたためである。これらは薄膜では成膜初期の基板界面近傍における結晶粒は微細であり、基板界面から離れるほど結晶粒が粗大になる現象と対応している。すなわち前にも述べたが多結晶薄膜内の移動度は主に結晶粒界におけるキャリアの散乱により低下する。また粒界には多数のキャリア捕獲準位があり、かつそれぞれの準位は高密度で存在する。したがって基板界面近傍では微細結晶粒の粒界に起因したキャリア移動方向での粒界散乱頻度が高くなるため移動度の低下が顕著になる。また界面での散乱が加わるため極界面域ではさらに低下する。同様にキャリア捕獲準位密度も界面近傍で高くなるためキャリアがトラップされやすく長期稼働中に特性の変動をきたす。したがって基板側に外部からバイアス電位を加えることによりこの領域を流れるキャリア量を低減できる。

従来の薄膜トランジスタはガラス基板などの絶縁物上に積載されており、基板側から電位を調整するような機能がない。このため薄膜トランジスタを駆動している間に界面近傍の各種電荷性トラップなどに捕獲され、結果的にＭＯＳトランジスタの閾値電圧やリーク電流などの特性ドリフトが発生して動作が不安定になる。大規模の薄膜半導体装置、特に液晶表示装置のスイッチングトランジスタアレイあるいは複数の薄膜トランジスタで構成されている集積回路などにおいては各素子間の特性ばらつきとともにドリフト特性の素子間ばらつきにより装置の駆動マージンが大幅に縮小する。これに対して、本実施形態のように基板電位固定用の電極を設けることにより、これらの変動量を抑制し、かつトランジスタアレイなどの集積回路全体のドリフト特性を一定化、あるいは低減することができるため、薄膜半導体装置の動作マージンが小さくなるのを抑制できる。

また、８万画素の液晶表示装置に本発明を適用した装置と適用していない装置を試作してドリフトによる面内の閾値電圧変動量を比較した。なおこの長時間テストは８０℃で５００時間連続駆動を基本とした。基板バイアス用の第１層導電膜を形成しないアレーでは面内の閾値電圧の長時間駆動によるドリフト電圧量は２Ｖないし６Ｖであり、そのばらつきも大きかった。これに対して、本発明を適用したアレーでは基板バイアス電圧を０Ｖとした場合においても電位を固定した効果によりドリフト量は１.５Ｖないし３Ｖと改善された。さらに基板バイアス電圧を−１Ｖとした場合は電流が流れる領域が基板界面近傍から離れて半導体薄膜表面近傍に限定される効果により本発明の第１導電層１３を設けない従来構造と比較して２０％程度向上した。

（実施例２）
実施例１では、バイアス電圧印加用の第１導電層１３の上に第２絶縁膜１４を形成した後に半導体層１５を成膜した。したがって基板１１側からのバイアス電圧は第２絶縁膜１４を介して半導体層１５に印加されることになる。本実施例では第２絶縁膜１４を省略し、第１導電層１３の上に直接半導体層１５を形成した。

ただし、この構造では半導体層１５が薄いと、実施例１で述べたソース領域１７及びドレイン領域１８を形成するためのイオン注入によりドーピングする際に、半導体層１５を突き抜けてドーピング不純物が第１導電層１３まで到達する可能性がある。このような状況になると第１導電層１３によりソースとドレイン間が短絡するためトランジスタを実現することはそもそも困難である。このため本実施例では半導体層５５の膜厚を実施例１より厚い２５０ｎｍとした。そしてその他のプロセス条件は実施例１と同じとした。このように半導体層５５を厚くすることにより不純物をドーピングしたソース領域５７・ドレイン領域５８の下に不純物がドーピングされていない高抵抗の半導体層５５を設けた。このような構造にすることにより第１導電層１３によるソース・ドレイン間の短絡を回避するとともに基板１１側からバイアス電位を制御できるようにした。

本実施例の構造では半導体膜厚を実施例１の構造より少々厚くする必要があるが次のような長所がみられた。すなわち、インジウム‐錫酸化物は特別な工夫を施さなくても２００ｎｍないし５００ｎｍの非常に粗大な結晶粒径からなる膜を形成できる。そしてこの上に形成したＳｉ_ｘＧｅ_１−ｘ膜は先に述べた固相成長のための熱処理を行わなくても膜を形成し状態ですでに１００ｎｍ〜２００ｎｍの大きな粒径を有することがわかった。この現象は半導体層として酸化亜鉛膜を形成した場合は、第一導電層であるインジウム‐錫酸化物の結晶粒径をそのまま延長したような構造を有する多結晶膜が得られることがわかった。したがって本実施例はこのような物質からなる薄膜半導体装置を形成する場合に有益である。

また本実施例では実施例１のように第１導電層１３と半導体層１５の間に介在する第２絶縁層１４が無いため、第１導電層１３と半導体層５５の界面に捕獲電荷の蓄積が生じにくいという長所がある。すなわち長期稼動における半導体特性の変動が極めて少なくなることがわかった。例えば実施例１と同様に、８万画素の液晶表示装置に本発明を適用した装置と適用していない装置を試作してドリフトによる面内の閾値電圧変動量を比較した。なおこの長時間テストは８０℃で５００時間連続駆動を基本とした。長時間駆動させた場合、ドリフト量は０．５Ｖから１．０Ｖに抑制でき、ドリフト抑制という点では本実施例の方が実施例１と比較して良好な結果を得ることができるといえる。

ただしこの構造では薄膜半導体装置製造過程で４００℃〜５００℃の比較的高温の熱処理を経る場合は、第一導電層からの好ましくない不純物が半導体層内に拡散してトランジスタのリーク電流特性を劣化させる可能性があるので取り扱いに配慮が必要である。特に該導電層がＺｎＯのような亜鉛を含有する場合は特に注意すべきである。これは周知のように亜鉛がシリコン系半導体層に拡散すると深い不純物準位を形成し、極微量でもソース・ドレインのリーク電流を増大させるためである。

本発明は上述した実施形態に限られず、様々は変形及び応用が可能である。
例えば、上述した実施形態では平坦な下地層の上に薄膜トランジスタなどの半導体装置を形成したトップゲート型の薄膜トランジスタを例に挙げて説明したが、ボトムゲート型薄膜トランジスタにも適用することが可能である。この場合、半導体装置の最上部に本実施形態で示したような基板バイアス用の電極層を設ける。このようなボトムゲート型構造ではキャリアが流れるチャンネル領域は半導体薄膜の基板側界面近傍を流れるようになる。この領域は先に述べたように微細な結晶粒で構成されているため、高移動度は望めない。そこで本発明をボトムゲート型の半導体装置に応用する場合は、表面に設けたバイアス用の電極にｎチャンネルトランジスタの場合は正電圧、ｐチャンネルトランジスタの場合は負の電圧を印加するとよい。これによりキャリアの移動領域を半導体膜表面近傍にすることが可能となるため、移動度の向上が図ることができる。

上述した実施形態において、要素の数等（組成、化合物の化学式、個数、数値、量、範囲などを含む）に言及する場合、特に明示したときおよび原理的に明らかに特定の数に限定されるときを除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。例えばＳｉＧｅあるいはＳｉ_ｘＧｅ_１−ｘ膜と記述した場合はＳｉあるいはＧｅなどの単体からなる膜以外の該複数元素の全組成域を包含する膜組成表示とする。

さらに、酸化シリコン膜というときは、特にそうでない旨特定する場合を除き、一般に各種の添加剤、補助成分を含む各種のシリコン酸化物系膜、すなわち、ＰＳＧ(Phospho Silicate Glass)膜、ＢＰＳＧ(Boro-Phospho Silicate Glass)膜、ＴＥＯＳ(Tetra-Ethoxy Silane)酸化膜、シリコンオキシナイトライド膜等、その他の単一膜または複合膜を含むものとする。

さらに、シリコンナイトライド、窒化ケイ素または窒化シリコンというときは、Ｓｉ₃Ｎ₄のみではなく、シリコンの窒化物で類似組成の絶縁膜を含むものとする。

ゲート絶縁膜については、シリコン熱酸化膜、シリコンオキシナイトライド膜のほか、その他の熱酸化膜、堆積膜、塗布系膜を含み、材料的にはシリコン酸化膜以外の非シリコン系金属酸化物、シリコンナイトライド等の絶縁性の窒化物、あるいはそれらの複合膜を含む。

また、堆積膜等で堆積当初はアモルファスであるが、後の熱処理ですぐに多結晶となるものがあるが、これらは特に必要があると認めるとき以外、表現上の矛盾を避けるため、当初から後の形態で表示する場合がある。例えば、多結晶シリコン（ポリシリコン）は、堆積当初はアモルファス状態の場合があり、後の熱処理により多結晶シリコンに変わる。ただし、当初から多結晶シリコンを使用することも出来ることは言うまでもない。堆積当初はアモルファス状態であると、イオン注入におけるチャネリングの防止、ドライエッチング等の際の粒塊形状に依存した加工性の困難さの回避、熱処理後の低シート抵抗等のメリットがある。

本発明の実施形態１に係る薄膜半導体装置の構成例を示す断面図である。 本発明の実施形態１に係る薄膜半導体装置が搭載された液晶表示装置の構成例を示す図である。 本発明の実施形態１に係る薄膜半導体装置の製造方法を示す図である。 本発明の実施形態１に係る薄膜半導体装置の製造方法を示す図である。 本発明の実施形態１に係る薄膜半導体装置の製造方法を示す図である。 本発明の実施形態１に係る薄膜半導体装置の製造方法を示す図である。 本発明の実施形態２に係る薄膜半導体装置の構成例を示す断面図である。

符号の説明

１０…薄膜半導体装置、１１…基板、１２…第１絶縁層（アンダーコート層）、１３…第１導電層、１４…第２絶縁層、１５…半導体層、１６…チャネル領域、１７…ソース領域、１８…ドレイン領域、１９…ゲート絶縁膜、２０…層間絶縁膜、２１…ゲート電極、２２…ソース電極、２３…ドレイン電極、２４…バイアス電極、３１…透明電極、４０…液晶表示装置、４１…画素部、４２…コラムドライバ、４３…ロードライバ

Claims (17)

1. 樹脂又はガラスからなる基板と、
   基板上に形成された半導体層と、
   前記半導体層の表面領域に形成された第１の半導体領域と、
   前記半導体層の表面領域に形成された第２の半導体領域と、
   前記第１の半導体領域上に形成された第１の電極と、
   前記第２の半導体領域上に形成された第２の電極と、
   前記半導体層の表面領域の前記第１の半導体領域と前記第２の半導体領域との間にゲート絶縁膜を介して設置されたゲート電極と、を備え、
   前記基板と、前記半導体層との間に前記半導体層に対向するように導電材料から形成された導電層を、更に備えることを特徴とする薄膜半導体装置。
2. 前記基板と、前記半導体層との間に絶縁層が形成されることを特徴とする請求項１に記載の薄膜半導体装置。
3. 前記第１の半導体領域及び前記第２の半導体領域は、前記半導体層の表面領域から前記半導体層の前記基板側の界面まで至るように形成されることを特徴とする請求項２に記載の薄膜半導体装置。
4. 前記半導体層は、前記基板上に形成されており、
   前記第１の半導体領域及び前記第２の半導体領域の下面に前記第１の半導体領域及び前記第２の半導体領域よりも高抵抗に形成された半導体領域を備えることを特徴とする請求項１に記載の薄膜半導体装置。
5. 前記薄膜半導体装置は、液晶表示装置に搭載され、
   前記導電層は、前記液晶表示装置の表示部の共通電極と同一の材料から形成されることを特徴とする請求項１乃至４のいずれか１項に記載の薄膜半導体装置。
6. 前記半導体層は、シリコン、ゲルマニウム、これらの混合物、これらの材料の炭化物のうちの一種類からなる単層、もしくはこれらの材料のいずれかからなる薄膜の積層膜からなることを特徴とする請求項１乃至５のいずれか１項に記載の薄膜半導体装置。
7. 前記半導体層は、半導体特性を有する酸化物、炭化物そして硫化物、セレン化合物、テルル化合物などのいわゆるカルコゲナイド膜の単層もしくはこれらの材料のいずれかからなる薄膜の積層膜からなることを特徴とする請求項１乃至５のいずれか１項に記載の薄膜半導体装置。
8. 前記半導体層は、亜鉛を主成分とする化合物であることを特徴とする請求項１乃至５のいずれか１項に記載の薄膜半導体装置。
9. 前記導電層は、導電性酸化物から構成されることを特徴とする請求項１乃至５のいずれか１項に記載の薄膜半導体装置。
10. 前記導電性酸化物は、透光性を備えることを特徴とする請求項９に記載の薄膜半導体装置。
11. 前記導電性酸化物は、亜鉛を主成分とする酸化物であることを特徴とする請求項９に記載の薄膜半導体装置。
12. 前記導電性酸化物は、インジウムとスズを含有する酸化物であることを特徴とする請求項９に記載の薄膜半導体装置。
13. 樹脂又はガラスからなる基板上に半導体層を形成する半導体層形成工程と、
    前記半導体層の表面領域に第１の半導体領域を形成する第１の半導体領域形成工程と、
    前記半導体層の表面領域に第２の半導体領域を形成する第２の半導体領域形成工程と、
    前記第１の半導体領域上に第１の電極を形成する第１の電極形成工程と、
    前記第２の半導体領域上に第２の電極を形成する第２の電極形成工程と、
    前記半導体層の表面領域の前記第１の半導体領域と前記第２の半導体領域との間にゲート絶縁膜を介して設置されたゲート電極を形成するゲート電極形成工程と、を備え
    前記基板と前記半導体層との間に前記半導体層に対向するように導電材料から形成された導電層を形成する導電層形成工程を、更に備えることを特徴とする薄膜半導体装置の製造方法。
14. 前記基板と前記半導体層との間に絶縁層を形成する絶縁膜形成工程を更に備えることを特徴とする請求項１３に記載の薄膜半導体装置の製造方法。
15. 前記第１の半導体領域形成工程及び前記第２の半導体領域形成工程では、
    前記半導体層の表面領域から前記半導体層の前記基板側の界面まで至るように前記第１の半導体領域及び前記第２の半導体領域を形成することを特徴とする請求項１４に記載の薄膜半導体装置の製造方法。
16. 前記半導体層は、前記基板上に形成されており、
    前記第１の半導体領域形成工程及び前記第２の半導体領域形成工程では、前記第１の半導体領域及び前記第２の半導体領域の下面に、前記第１の半導体領域及び前記第２の半導体領域よりも高抵抗に形成された半導体領域を形成することを特徴とする請求項１３に記載の薄膜半導体装置の製造方法。
17. 前記薄膜半導体装置は、液晶表示装置に搭載され、
    前記導電層形成工程は、前記液晶表示装置の表示部の共通電極を形成する工程と同一の工程で行われることを特徴とする請求項１３乃至１６のいずれか１項に記載の薄膜半導体装置の製造方法。

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