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JP2007266355A - Organic transistor and method for manufacturing organic transistor - Google Patents

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JP2007266355A JP2006090133A JP2006090133A JP2007266355A JP 2007266355 A JP2007266355 A JP 2007266355A JP 2006090133 A JP2006090133 A JP 2006090133A JP 2006090133 A JP2006090133 A JP 2006090133A JP 2007266355 A JP2007266355 A JP 2007266355A
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雅章 栗田
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Abstract

【課題】ソース電極及びドレイン電極の形状に関係なく、電荷の移動度を十分に向上できる有機トランジスタ及び有機トランジスタの製造方法を提供する。
【解決手段】ボトムコンタクト型の薄膜有機トランジスタ１では、ソース電極３とドレイン電極４との間の溝に平坦化層７が埋められている。これにより、ソース電極３の表面とドレイン電極４の表面との間が平坦化されるので、ソース電極３及びドレイン電極４のチャネル側側面と各上面とが交わる角部を無くすことができる。よって、ソース電極３及びドレイン電極４の表面では、有機半導体層８を構成する有機半導体結晶の分子配列の配向性を良好にできる。さらに、ソース電極３と有機半導体層８との界面と、ドレイン電極４と有機半導体層８との界面とにおけるコンタクト抵抗を低下できるので、薄膜有機トランジスタ１の電荷の移動度を向上できる。
【選択図】図１
An organic transistor and an organic transistor manufacturing method capable of sufficiently improving charge mobility regardless of the shape of a source electrode and a drain electrode are provided.
In a bottom contact type thin film organic transistor, a flattening layer is buried in a groove between a source electrode and a drain electrode. Thereby, since the surface between the surface of the source electrode 3 and the surface of the drain electrode 4 is flattened, the corners where the channel-side side surfaces and the upper surfaces of the source electrode 3 and the drain electrode 4 intersect can be eliminated. Therefore, on the surfaces of the source electrode 3 and the drain electrode 4, the orientation of the molecular arrangement of the organic semiconductor crystal constituting the organic semiconductor layer 8 can be improved. Furthermore, since the contact resistance at the interface between the source electrode 3 and the organic semiconductor layer 8 and the interface between the drain electrode 4 and the organic semiconductor layer 8 can be lowered, the charge mobility of the thin film organic transistor 1 can be improved.
[Selection] Figure 1

Description

本発明は、有機トランジスタ及び有機トランジスタの製造方法に関し、詳細には、ボトムコンタクト型の有機トランジスタ及び有機トランジスタの製造方法に関する。   The present invention relates to an organic transistor and a method for manufacturing the organic transistor, and more particularly to a bottom contact type organic transistor and a method for manufacturing the organic transistor.

従来、有機ＥＬやフィルム液晶、電子ペーパ等の明るくて見やすいフレキシブルディスプレイを実現するために、このフレキシブルディスプレイの各画素には、ＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ：薄膜トランジスタ）を備えたアクティブ駆動回路が埋め込まれている。その中でも有機半導体を用いた有機ＴＦＴは、常温で作製することができ、かつフレキシブルなプラスチック基板上にも低コストで形成できるものとして期待されている。   Conventionally, in order to realize a bright and easy-to-see flexible display such as organic EL, film liquid crystal, and electronic paper, an active driving circuit having a TFT (Thin Film Transistor) is embedded in each pixel of the flexible display. Yes. Among these, organic TFTs using organic semiconductors are expected to be able to be produced at room temperature and to be formed on a flexible plastic substrate at low cost.

このような有機ＴＦＴに用いられる有機半導体材料は、一般的に耐薬品性、耐熱性が無機半導体に比べて劣ることが知られているが、ソース・ドレイン電極や絶縁膜は、高温プロセス及びウエットエッチング、又は塗布プロセス等によって形成されることが多い。このため、有機半導体と、電極用の金属や絶縁膜等の別の有機材料とが混在する有機ＴＦＴでは、各層を形成するプロセス時において、有機半導体膜が劣化する恐れがあった。こうした観点から、図１４に示すように、絶縁性の基板１０２上にゲート電極１０６、ゲート絶縁層１０５、ソース電極１０３及びドレイン電極１０４が形成された後に、有機半導体層１０９が形成される所謂「ボトムコンタクト構造」の薄膜有機トランジスタ１０１が好適であると言われている。   Organic semiconductor materials used for such organic TFTs are generally known to be inferior in chemical resistance and heat resistance compared to inorganic semiconductors. However, source / drain electrodes and insulating films can be used in high-temperature processes and wet processes. It is often formed by etching or a coating process. For this reason, in an organic TFT in which an organic semiconductor and another organic material such as an electrode metal or an insulating film are mixed, the organic semiconductor film may be deteriorated during the process of forming each layer. From such a viewpoint, as shown in FIG. 14, after the gate electrode 106, the gate insulating layer 105, the source electrode 103, and the drain electrode 104 are formed on the insulating substrate 102, the organic semiconductor layer 109 is formed. The “bottom contact structure” thin film organic transistor 101 is said to be suitable.

しかしながら、このような薄膜有機トランジスタ１０１では、有機半導体層１０９をペンタセン等の多結晶成長する有機材料で形成した場合、ソース電極１０３及びドレイン電極１０４の表面上ではゲート絶縁層１０５の表面上に比べて半導体結晶のサイズが１桁以上小さくなる。その結果、図１５に示すように、ソース電極１０３及びドレイン電極１０４と有機半導体層１０９との境界近傍のチャネル領域に多数の結晶粒界が介在してしまい、ソース・ドレイン電極／半導体界面のコンタクト抵抗が増加するという問題点があった。   However, in such a thin film organic transistor 101, when the organic semiconductor layer 109 is formed of an organic material that grows in a polycrystalline manner such as pentacene, the surface of the source electrode 103 and the drain electrode 104 is larger than that of the surface of the gate insulating layer 105. As a result, the size of the semiconductor crystal is reduced by one digit or more. As a result, as shown in FIG. 15, a large number of crystal grain boundaries are present in the channel region in the vicinity of the boundary between the source electrode 103 and drain electrode 104 and the organic semiconductor layer 109, and contact at the source / drain electrode / semiconductor interface. There was a problem that resistance increased.

そこで、ソース電極及びドレイン電極のチャネル長方向におけるテーパー幅を、ソース電極及びドレイン電極の表面上に成長する半導体結晶の平均粒径よりも短くした半導体装置およびその作製方法が知られている（例えば、特許文献１参照）。ここで、図１４における「チャネル長」とは、ソース電極１０３の端面の厚み方向中段位置からドレイン電極１０４の端面の厚み方向の中段位置までの距離と定義され、「テーパー幅」とは、ソース電極１０３及びドレイン電極１０４の上面のチャネル側の端部から基板１０２に対して垂線を引き、ソース電極１０３及びドレイン電極１０４の下面との交点からソース電極１０３及びドレイン電極１０４の下面のチャネル側の端部までの距離として定義される。   Therefore, a semiconductor device in which the taper width in the channel length direction of the source electrode and the drain electrode is shorter than the average grain size of the semiconductor crystal grown on the surface of the source electrode and the drain electrode and a manufacturing method thereof are known (for example, , See Patent Document 1). Here, “channel length” in FIG. 14 is defined as the distance from the middle position in the thickness direction of the end face of the source electrode 103 to the middle position in the thickness direction of the end face of the drain electrode 104, and “taper width” A perpendicular line is drawn with respect to the substrate 102 from the end of the upper surface of the electrode 103 and the drain electrode 104 on the channel side, and from the intersection with the lower surface of the source electrode 103 and the drain electrode 104 on the channel side Defined as the distance to the edge.

例えば、テーパー幅が長いと、ソース電極１０３及びドレイン電極１０４のチャネル側の側面のうち、チャネルを形成するゲート絶縁層１０５からの高さが１０ｎｍ以下の領域に接する半導体結晶の一部が電極上の核から成長してしまう。つまり、ソース電極１０３及びドレイン電極１０４近傍では、キャリアをトラップする結晶粒界の数が多くなるため、テーパー幅が短いＴＦＴに比べてソース・ドレイン電極／半導体界面のコンタクト抵抗が高くなる。そこで、この特許文献１の半導体装置では、チャネル長方向のテーパー幅が、ソース電極及びドレイン電極上の半導体結晶の平均粒径よりも短いので、チャネルを形成するゲート絶縁膜（層）からの高さが１０ｎｍ以下の領域に接する半導体結晶をゲート絶縁膜（層）上の核から成長させることができる。これにより、ソース・ドレイン電極／半導体界面のコンタクト抵抗を低くすることができるので、有機半導体層における電荷の移動度を向上させることができる。
特開２００５−９３５４２号公報 For example, when the taper width is long, a part of the semiconductor crystal that is in contact with a region having a height of 10 nm or less from the gate insulating layer 105 that forms the channel on the side surface of the source electrode 103 and the drain electrode 104 on the channel side It will grow from the core of. That is, in the vicinity of the source electrode 103 and the drain electrode 104, the number of crystal grain boundaries that trap carriers increases, so that the contact resistance at the source / drain electrode / semiconductor interface becomes higher than that of a TFT having a short taper width. Therefore, in the semiconductor device of Patent Document 1, since the taper width in the channel length direction is shorter than the average grain size of the semiconductor crystal on the source electrode and the drain electrode, the height from the gate insulating film (layer) forming the channel is high. A semiconductor crystal in contact with a region having a thickness of 10 nm or less can be grown from the nucleus on the gate insulating film (layer). Thereby, since the contact resistance of the source / drain electrode / semiconductor interface can be lowered, the mobility of charges in the organic semiconductor layer can be improved.
JP-A-2005-93542

しかしながら、特許文献１に記載の半導体装置およびその作製方法では、ソース電極及びドレイン電極のチャネル側の側面の形状を調整しなければならないため、加工に手間がかかり、生産性が悪いという問題点があった。また、ドレイン電極のチャネル側の側面と上面とが交わる角部付近では有機半導体層の半導体結晶が秩序立てて配列されないため、つまり、半導体結晶の配向性が良くないのでソース・ドレイン電極／半導体界面のコンタクト抵抗を十分に低くすることができず、電荷の移動度を向上させる手段としては不十分であるという問題点があった。   However, in the semiconductor device and the manufacturing method thereof described in Patent Document 1, since the shape of the side surface on the channel side of the source electrode and the drain electrode has to be adjusted, there is a problem in that the processing is troublesome and the productivity is poor. there were. In addition, the semiconductor crystal of the organic semiconductor layer is not ordered in the vicinity of the corner where the channel side surface and the upper surface of the drain electrode intersect, that is, the orientation of the semiconductor crystal is not good, so the source / drain electrode / semiconductor interface In this case, the contact resistance cannot be sufficiently lowered, which is insufficient as a means for improving the mobility of charges.

本発明は、上述の課題を解決するためになされたものであり、ソース電極及びドレイン電極の形状に関係なく、電荷の移動度を十分に向上できる有機トランジスタ及び有機トランジスタの製造方法を提供することを目的とする。   The present invention has been made to solve the above-described problems, and provides an organic transistor and a method for manufacturing the organic transistor that can sufficiently improve the mobility of charges regardless of the shape of the source electrode and the drain electrode. With the goal.

上記目的を達成するために、請求項１に係る発明の有機トランジスタは、基板と、当該基板上に形成されたゲート電極と、当該ゲート電極を覆うように前記基板上に形成されたゲート絶縁層と、当該ゲート絶縁層上に形成され、互いに離間して配置されたソース電極及びドレイン電極と、前記ソース電極と前記ドレイン電極との間に形成され、前記ソース電極と前記ドレイン電極との間を埋めて平坦化する平坦化部材と、当該平坦化部材を覆うように、前記ソース電極の表面及び前記ドレイン電極の表面に形成された有機半導体層とから構成されている。   To achieve the above object, an organic transistor according to a first aspect of the present invention includes a substrate, a gate electrode formed on the substrate, and a gate insulating layer formed on the substrate so as to cover the gate electrode. And a source electrode and a drain electrode formed on the gate insulating layer and spaced apart from each other, and formed between the source electrode and the drain electrode, and between the source electrode and the drain electrode. The planarizing member is buried and planarized, and the organic semiconductor layer is formed on the surface of the source electrode and the surface of the drain electrode so as to cover the planarizing member.

また、請求項２に係る発明の有機トランジスタは、請求項１に記載の発明の構成に加え、前記平坦化部材は、有機物からなる樹脂であることを特徴とする。   The organic transistor of the invention according to claim 2 is characterized in that, in addition to the configuration of the invention of claim 1, the planarizing member is a resin made of an organic substance.

また、請求項３に係る発明の有機トランジスタは、請求項１に記載の発明の構成に加え、前記平坦化部材は、無機物であって、前記平坦化部材の表面には、自己組織化膜が形成されていることを特徴とする。   Further, in the organic transistor of the invention according to claim 3, in addition to the configuration of the invention of claim 1, the planarizing member is an inorganic substance, and a self-organized film is formed on the surface of the planarizing member. It is formed.

また、請求項４に係る発明の有機トランジスタは、請求項１乃至３の何れかに記載の発明の構成に加え、前記ゲート絶縁層を形成する材料の比誘電率が４以上であることを特徴とする。   The organic transistor of the invention according to claim 4 is characterized in that, in addition to the configuration of the invention according to any one of claims 1 to 3, the material forming the gate insulating layer has a relative dielectric constant of 4 or more. And

また、請求項５に係る発明の有機トランジスタの製造方法は、基板上にゲート電極を形成するゲート電極形成工程と、当該ゲート電極形成工程で形成された前記ゲート電極を覆うように、前記基板上にゲート絶縁層を形成する絶縁層形成工程と、当該絶縁層形成工程で形成された前記ゲート絶縁層上に、ソース電極及びドレイン電極を互いに離間して形成するソース・ドレイン電極形成工程と、当該ソース・ドレイン電極形成工程で形成された前記ソース電極と前記ドレイン電極との間に、前記ソース電極と前記ドレイン電極との間を埋めて平坦化する平坦化部材を形成する平坦化部材形成工程と、当該平坦化部材形成工程で形成された前記平坦化部材を覆うように、前記ソース電極の表面及び前記ドレイン電極の表面に有機半導体層を形成する有機半導体層形成工程とから構成されている。   According to a fifth aspect of the present invention, there is provided a method for producing an organic transistor comprising: a gate electrode forming step of forming a gate electrode on the substrate; and the gate electrode formed in the gate electrode forming step so as to cover the gate electrode. An insulating layer forming step of forming a gate insulating layer on the source insulating layer; a source / drain electrode forming step of forming a source electrode and a drain electrode spaced apart from each other on the gate insulating layer formed in the insulating layer forming step; A flattening member forming step of forming a flattening member between the source electrode and the drain electrode formed in the source / drain electrode forming step so as to fill and flatten between the source electrode and the drain electrode; Forming an organic semiconductor layer on the surface of the source electrode and the surface of the drain electrode so as to cover the planarizing member formed in the planarizing member forming step And an organic semiconductor layer formation step that.

また、請求項６に係る発明の有機トランジスタの製造方法は、請求項５に記載の発明の構成に加え、前記平坦化部材は、有機物からなる樹脂であって、前記平坦化部材形成工程で形成された前記平坦化部材の表面を、酸素プラズマによるアッシング法で平坦化する平坦化工程を備えている。   According to a sixth aspect of the present invention, there is provided a method of manufacturing an organic transistor according to the fifth aspect of the invention, wherein the planarizing member is a resin made of an organic substance and is formed in the planarizing member forming step. A flattening step of flattening the surface of the flattened member by an ashing method using oxygen plasma.

また、請求項７に係る発明の有機トランジスタの製造方法は、請求項５に記載の発明の構成に加え、前記平坦化部材は、有機物からなる樹脂であって、前記平坦化部材形成工程で形成された前記平坦化部材の表面を、ポリッシング法で平坦化する平坦化工程を備えている。   According to a seventh aspect of the present invention, there is provided a method of manufacturing an organic transistor according to the fifth aspect of the invention, wherein the planarizing member is a resin made of an organic material and is formed in the planarizing member forming step. A flattening step of flattening the surface of the flattened member by a polishing method.

また、請求項８に係る発明の有機トランジスタの製造方法は、請求項５乃至７の何れかに記載の発明の構成に加え、前記平坦化部材形成工程において、前記平坦化部材は、インクジェット法によって、前記ソース電極と前記ドレイン電極との間に形成されることを特徴とする。   According to an eighth aspect of the present invention, there is provided a method of manufacturing an organic transistor according to any one of the fifth to seventh aspects, wherein, in the planarizing member forming step, the planarizing member is formed by an inkjet method. , Formed between the source electrode and the drain electrode.

また、請求項９に係る発明の有機トランジスタの製造方法は、請求項５乃至７の何れかに記載の発明の構成に加え、前記平坦化部材形成工程において、前記平坦化部材は、スピンコート法によって、前記ソース電極と前記ドレイン電極との間に形成されることを特徴とする。   According to a ninth aspect of the present invention, there is provided a method of manufacturing an organic transistor according to any one of the fifth to seventh aspects, wherein, in the planarizing member forming step, the planarizing member is formed by a spin coating method. Thus, the drain electrode is formed between the source electrode and the drain electrode.

また、請求項１０に係る発明の有機トランジスタの製造方法は、請求項５乃至７の何れかに記載の発明の構成に加え、前記平坦化部材形成工程において、前記平坦化部材は、ディップコーティング法によって、前記ソース電極と前記ドレイン電極との間に形成されることを特徴とする。   According to a tenth aspect of the present invention, there is provided a method for manufacturing an organic transistor according to any one of the fifth to seventh aspects, wherein, in the planarizing member forming step, the planarizing member is formed by a dip coating method. Thus, the drain electrode is formed between the source electrode and the drain electrode.

請求項１に係る発明の有機トランジスタでは、ソース電極とドレイン電極との間を平坦化部材で埋めることで、ソース電極のチャネル側の側面と、ドレイン電極のチャネル側の側面とを覆い隠すことができる。これにより、ソース電極及びドレイン電極に角部がなくなるので、ソース電極及びドレイン電極間を平坦化部材を介してフラットにできる。これにより、ソース電極及びドレイン電極表面に有機半導体結晶が分子配列の配向性が良好な状態で接触するので、ソース電極と有機半導体層との界面におけるコンタクト抵抗と、ドレイン電極と有機半導体層との界面におけるコンタクト抵抗とが共に低くなり、電荷の移動度を向上できる。したがって、ソース電極及びドレイン電極の形状に関わらず、電荷の移動度を向上できる。   In the organic transistor according to the first aspect of the present invention, the side surface on the channel side of the source electrode and the side surface on the channel side of the drain electrode can be covered by filling the gap between the source electrode and the drain electrode with a planarizing member. it can. Thereby, since a corner | angular part is lose | eliminated in a source electrode and a drain electrode, between a source electrode and a drain electrode can be made flat via a planarization member. As a result, the organic semiconductor crystal comes into contact with the surface of the source electrode and the drain electrode in a state in which the orientation of the molecular arrangement is good, so that the contact resistance at the interface between the source electrode and the organic semiconductor layer and the drain electrode and the organic semiconductor layer Both the contact resistance at the interface are lowered, and the charge mobility can be improved. Therefore, charge mobility can be improved regardless of the shape of the source electrode and the drain electrode.

また、請求項２に係る発明の有機トランジスタでは、請求項１に記載の発明の効果に加え、平坦化部材は有機物からなる樹脂であるので、有機半導体結晶の配向性を向上させることができる（有機半導体の結晶成長を良好にすることができる）。   In addition, in the organic transistor of the invention according to claim 2, in addition to the effect of the invention of claim 1, the planarizing member is a resin made of an organic substance, so that the orientation of the organic semiconductor crystal can be improved ( The crystal growth of the organic semiconductor can be improved).

また、請求項３に係る発明の有機トランジスタでは、請求項１に記載の発明の効果に加え、無機物からなる平坦化部材の表面には、両親媒性分子である自己組織化膜が形成されているので、有機半導体結晶の配向性を向上させることができる（有機半導体の結晶成長を良好にすることができる）。また、自己組織化膜が有する有機官能基に有機半導体が結合するので、平坦化部材の表面で有機半導体の分子配列の配向性が良くなる。また、自己組織化膜は、平坦化部材の表面に安定して保持されているので、この自己組織化膜を介して形成される有機半導体層を平坦化部材の表面に安定して形成できる。   Further, in the organic transistor of the invention according to claim 3, in addition to the effect of the invention of claim 1, a self-assembled film that is an amphiphilic molecule is formed on the surface of the planarizing member made of an inorganic substance. Therefore, the orientation of the organic semiconductor crystal can be improved (the crystal growth of the organic semiconductor can be improved). In addition, since the organic semiconductor is bonded to the organic functional group of the self-assembled film, the orientation of the molecular arrangement of the organic semiconductor is improved on the surface of the planarizing member. In addition, since the self-assembled film is stably held on the surface of the planarizing member, the organic semiconductor layer formed via the self-assembled film can be stably formed on the surface of the planarized member.

また、請求項４に係る発明の有機トランジスタでは、請求項１乃至３の何れかに記載の発明の効果に加え、ゲート絶縁層と有機半導体層との間に平坦化部材を介在させ、ゲート電極と有機半導体層との距離が離れていても、ゲート絶縁層の比誘電率が４以上であるので、ゲート電極に電圧を印加すれば、ゲート絶縁層を通して、ソース電極からドレイン電極に向かうチャネルを良好に形成できる。   Further, in the organic transistor of the invention according to claim 4, in addition to the effect of the invention of claim 1, a planarizing member is interposed between the gate insulating layer and the organic semiconductor layer, and the gate electrode Even if the distance between the organic semiconductor layer and the organic semiconductor layer is large, the relative dielectric constant of the gate insulating layer is 4 or more. Therefore, if a voltage is applied to the gate electrode, a channel from the source electrode to the drain electrode is formed through the gate insulating layer. It can be formed well.

また、請求項５に係る発明の有機トランジスタの製造方法では、ゲート電極形成工程にて、基板上にゲート電極を形成し、絶縁層形成工程にて、ゲート電極を覆うように、基板上にゲート絶縁層を形成する。次いで、ソース・ドレイン電極形成工程にて、ゲート絶縁層上にソース電極及びドレイン電極を形成する。さらに、平坦化部材形成工程にて、ソース電極とドレイン電極との間に平坦化部材を埋めて平坦化する。これにより、ソース電極のチャネル側の側面と、ドレイン電極のチャネル側の側面とを覆い隠し、ソース電極とドレイン電極との間を平坦化できるので、ソース電極及びドレイン電極の角部を無くすことができる。さらに、有機半導体層形成工程では、その平坦化部材を覆うように、ソース電極の表面及びドレイン電極の表面に有機半導体層を形成することによって、有機半導体の分子配列の配向性が良くなる。これにより、ソース電極と有機半導体層との界面におけるコンタクト抵抗と、ドレイン電極と有機半導体層との界面におけるコンタクト抵抗とを共に低くできるので電荷の移動度を向上できる。   In the organic transistor manufacturing method of the invention according to claim 5, the gate electrode is formed on the substrate in the gate electrode forming step, and the gate is formed on the substrate so as to cover the gate electrode in the insulating layer forming step. An insulating layer is formed. Next, in the source / drain electrode formation step, a source electrode and a drain electrode are formed on the gate insulating layer. Further, in the planarization member forming step, the planarization member is buried between the source electrode and the drain electrode and planarized. As a result, the side surface of the source electrode on the channel side and the side surface of the drain electrode on the channel side can be covered and flattened between the source electrode and the drain electrode, so that the corners of the source electrode and the drain electrode can be eliminated. it can. Further, in the organic semiconductor layer forming step, the orientation of the molecular arrangement of the organic semiconductor is improved by forming the organic semiconductor layer on the surface of the source electrode and the surface of the drain electrode so as to cover the planarizing member. Thereby, both the contact resistance at the interface between the source electrode and the organic semiconductor layer and the contact resistance at the interface between the drain electrode and the organic semiconductor layer can be lowered, so that the charge mobility can be improved.

また、請求項６に係る発明の有機トランジスタの製造方法では、請求項５に記載の発明の効果に加え、平坦化部材は有機物からなる樹脂であるので、有機物からなる有機半導体の分子配列は平坦化部材の表面での配向性が良いものとなる。さらに、平坦化部材は有機物からなる樹脂であるので、酸素プラズマによるアッシング法によって余分な部分を分解除去することができる。これにより、平坦化部材形成工程にて、ソース電極、ドレイン電極及びゲート絶縁層の表面全体に平坦化部材を形成した後で、平坦化工程にて、ソース電極、ドレイン電極の表面上の平坦化部材をアッシング法で取り除くことによって、ソース電極とドレイン電極との間を平坦化部材を介して平坦化させることができる。   Further, in the method of manufacturing an organic transistor according to the sixth aspect of the invention, in addition to the effect of the invention according to the fifth aspect, since the planarizing member is a resin made of an organic substance, the molecular arrangement of the organic semiconductor made of the organic substance is flat. The orientation on the surface of the chemical member is good. Furthermore, since the planarizing member is a resin made of an organic material, an excess portion can be decomposed and removed by an ashing method using oxygen plasma. Thus, after the planarization member is formed on the entire surface of the source electrode, the drain electrode and the gate insulating layer in the planarization member formation step, the planarization on the surface of the source electrode and the drain electrode is performed in the planarization step. By removing the member by the ashing method, the space between the source electrode and the drain electrode can be planarized through the planarizing member.

また、請求項７に係る発明の有機トランジスタの製造方法では、請求項５に記載の発明の効果に加え、平坦化部材は有機物からなる樹脂であるので、有機物からなる有機半導体結晶の分子配列は平坦化部材の表面での配向性が良いものとなる。さらに、平坦化部材は有機物からなる樹脂であるので、ポリッシング法によって余分な部分を削り取ることができる。これにより、平坦化部材形成工程にて、ソース電極、ドレイン電極及びゲート絶縁層の表面全体に平坦化部材を形成した後で、平坦化工程にて、ソース電極、ドレイン電極の表面上の平坦化部材をポリッシング法で削り取ることによって、ソース電極とドレイン電極との間を平坦化部材を介して平坦化させることができる。   Moreover, in the manufacturing method of the organic transistor of the invention according to claim 7, in addition to the effect of the invention of claim 5, the planarizing member is a resin made of an organic substance, so that the molecular arrangement of the organic semiconductor crystal made of an organic substance is The orientation on the surface of the planarizing member is good. Further, since the planarizing member is a resin made of an organic material, an excess portion can be removed by a polishing method. Thus, after the planarization member is formed on the entire surface of the source electrode, the drain electrode and the gate insulating layer in the planarization member formation step, the planarization on the surface of the source electrode and the drain electrode is performed in the planarization step. By scraping the member by a polishing method, the space between the source electrode and the drain electrode can be flattened via the flattening member.

また、請求項８に係る発明の有機トランジスタの製造方法では、請求項５乃至７の何れかに記載の発明の効果に加え、平坦化部材形成工程にて、平坦化部材をインクジェット法によって、ソース電極とドレイン電極との間に直接滴下して形成できるので、余分な平坦化部材を使わない。これにより、平坦化部材にかかる材料コストを節約でき、平坦化部材を迅速に形成することができる。   Further, in the organic transistor manufacturing method according to the eighth aspect of the invention, in addition to the effect of the invention according to any one of the fifth to seventh aspects, in the flattening member forming step, the flattening member is formed by an ink jet method. Since it can be formed by dropping directly between the electrode and the drain electrode, no extra planarizing member is used. Thereby, the material cost concerning a planarization member can be saved and a planarization member can be formed rapidly.

また、請求項９に係る発明の有機トランジスタの製造方法では、請求項５乃至７の何れかに記載の発明の効果に加え、平坦化部材形成工程では、スピンコート法によって、ソース電極とドレイン電極との間に平坦化部材を形成できるとともに、該平坦化部材の厚みを精度良く形成することができる。   Further, in the organic transistor manufacturing method according to the ninth aspect, in addition to the effect of the invention according to any one of the fifth to seventh aspects, in the planarizing member forming step, the source electrode and the drain electrode are formed by a spin coating method. A planarizing member can be formed between the two and the thickness of the planarizing member can be accurately formed.

また、請求項１０に係る発明の有機トランジスタの製造方法では、請求項５乃至７の何れかに記載の発明の効果に加え、平坦化部材形成工程では、ディップコーティング法によって、ソース電極とドレイン電極との間を平坦化部材で容易に埋めることができる。   In addition, in the organic transistor manufacturing method according to the tenth aspect, in addition to the effect of the invention according to any one of the fifth to seventh aspects, in the planarizing member forming step, a source electrode and a drain electrode are formed by a dip coating method. Can be easily filled with a flattening member.

以下、本発明の第１の実施形態である薄膜有機トランジスタ１について、図面に基づいて説明する。図１は、第１の実施形態である薄膜有機トランジスタ１の断面図であり、図２は、薄膜有機トランジスタ１の製造フローであり、図３は、基板２の断面図であり、図４は、図３に示す基板２の上面にゲート電極６が形成された状態の断面図であり、図５は、図４に示す基板２の上面にゲート絶縁層５が形成された状態の断面図であり、図６は、図５に示すゲート絶縁層５の上面にソース電極３及びドレイン電極４が形成された状態の断面図であり、図７は、図６に示すゲート絶縁層５、ソース電極３及びドレイン電極４の上面に平坦化層７が形成された状態の断面図であり、図８は、図７に示す平坦化層７を後退させてソース電極３及びドレイン電極４の間を平坦化した状態の断面図であり、図９は、ドレイン電極４のチャネル側の側面近傍の有機半導体層８の結晶配列を示した説明図であり、図１０は、実施例１における測定試験結果を示すグラフであり、図１１は、実施例２における測定試験結果を示すグラフである。   Hereinafter, the thin film organic transistor 1 which is the 1st Embodiment of this invention is demonstrated based on drawing. 1 is a sectional view of a thin film organic transistor 1 according to the first embodiment, FIG. 2 is a manufacturing flow of the thin film organic transistor 1, FIG. 3 is a sectional view of a substrate 2, and FIG. 3 is a cross-sectional view showing a state in which the gate electrode 6 is formed on the upper surface of the substrate 2 shown in FIG. 3, and FIG. 5 is a cross-sectional view showing a state in which the gate insulating layer 5 is formed on the upper surface of the substrate 2 shown in FIG. 6 is a cross-sectional view of a state in which the source electrode 3 and the drain electrode 4 are formed on the upper surface of the gate insulating layer 5 shown in FIG. 5, and FIG. 7 shows the gate insulating layer 5 and the source electrode shown in FIG. 3 is a cross-sectional view of a state in which a planarizing layer 7 is formed on the upper surfaces of the drain electrode 4 and FIG. 8, and FIG. 8 is a plan view between the source electrode 3 and the drain electrode 4 by retreating the planarizing layer 7 shown in FIG. FIG. 9 is a cross-sectional view of the drain electrode 4 in the vicinity of the side surface on the channel side Is an explanatory view showing a crystal arrangement of the organic semiconductor layer 8, Figure 10 is a graph showing the measurement test results in Example 1, FIG. 11 is a graph showing the measurement test results in Example 2.

はじめに、薄膜有機トランジスタ１の断面構造について説明する。図１に示す薄膜有機トランジスタ１は、ボトムコンタクト型の有機ＴＦＴである。薄膜有機トランジスタ１は、ガラス、プラスチック等の絶縁性材料からなる基板２を備えている。この基板２をプラスチックで形成する場合の材質としては、例えば、ＰＥＳ（ポリエーテルスルホン），ＰＥＴ（ポリエチレンテレフタレート），ＰＩ（ポリイミド），ＰＥＮ（ポリエチレンナフタレート）等が挙げられる。そして、その基板２の上面にはゲート電極６が設けられている。このゲート電極６の材質には、Ａｌ，Ｍｏ，Ａｕ，Ｃｒ等の金属の他、ＰＥＤＯＴ（ポリ−３，４−エチレンジオキシチオフェン）等の導電性ポリマーが適用可能である。なお、ＰＥＤＯＴは、３，４−ｅｔｈｙｌｅｎｅｄｉｏｘｙｔｈｉｏｐｈｅｎｅ（３，４−エチレンジオキシチオフェン）を高分子量ポリスチレンスルホン酸中で重合してなる導電性ポリマーである。   First, the cross-sectional structure of the thin film organic transistor 1 will be described. A thin film organic transistor 1 shown in FIG. 1 is a bottom contact type organic TFT. The thin film organic transistor 1 includes a substrate 2 made of an insulating material such as glass or plastic. Examples of the material when the substrate 2 is formed of plastic include PES (polyether sulfone), PET (polyethylene terephthalate), PI (polyimide), PEN (polyethylene naphthalate), and the like. A gate electrode 6 is provided on the upper surface of the substrate 2. As the material of the gate electrode 6, a conductive polymer such as PEDOT (poly-3,4-ethylenedioxythiophene) can be used in addition to a metal such as Al, Mo, Au, and Cr. PEDOT is a conductive polymer obtained by polymerizing 3,4-ethylenedioxythiophene (3,4-ethylenedioxythiophene) in high molecular weight polystyrene sulfonic acid.

そして、基板２の上面には、ゲート電極６を覆うようにして、ゲート絶縁層５が設けられている。このゲート絶縁層５には、無機絶縁膜を採用する場合は、Ａｌ２Ｏ３，ＳｉＯ２，ＳｉＮ等が適用され、有機絶縁膜を採用する場合は、ＰＩ（ポリイミド），ＰＭＭＡ（ポリメチルメタクリレート），ＰＶＰ（ポリパラビニルフェノール）等が適用可能である。そして、このゲート絶縁層５は、比誘電率が４以上となるように調整されている。なお、比誘電率とは、真空の誘電率に対する比のことをいう。 A gate insulating layer 5 is provided on the upper surface of the substrate 2 so as to cover the gate electrode 6. The gate insulating layer 5 is made of Al 2 O 3 , SiO 2 , SiN or the like when an inorganic insulating film is used, and PI (polyimide) or PMMA (polymethyl methacrylate) when an organic insulating film is used. ), PVP (polyparavinylphenol) and the like are applicable. The gate insulating layer 5 is adjusted to have a relative dielectric constant of 4 or more. The relative dielectric constant refers to the ratio to the dielectric constant in vacuum.

さらに、ゲート絶縁層５の上面には、ソース電極３及びドレイン電極４が、所定のチャネル長の離間幅をもって各々設けられている。このソース電極３及びドレイン電極４の材質には、Ａｌ，Ｍｏ，Ａｕ，Ｃｒ等の金属の他、ＰＩ（ポリイミド），ＰＭＭＡ（ポリメチルメタクリレート），ＰＶＰ（ポリパラビニルフェノール）、ＰＥＤＯＴ等の導電性ポリマーが適用可能である。そして、ソース電極３及びドレイン電極４との間は、所定のチャネル長が形成されている。なお、チャネル長は、ソース電極３の端面の厚み方向中段位置からドレイン電極４の端面の厚み方向の中段位置までの距離と定義されている。   Further, the source electrode 3 and the drain electrode 4 are provided on the upper surface of the gate insulating layer 5 with a predetermined channel length separation width. The material of the source electrode 3 and the drain electrode 4 is a conductive material such as PI (polyimide), PMMA (polymethyl methacrylate), PVP (polyparavinylphenol), and PEDOT in addition to metals such as Al, Mo, Au, and Cr. An applicable polymer is applicable. A predetermined channel length is formed between the source electrode 3 and the drain electrode 4. The channel length is defined as the distance from the middle position in the thickness direction of the end face of the source electrode 3 to the middle position in the thickness direction of the end face of the drain electrode 4.

そして、ソース電極３とドレイン電極４との間には、互いに離間して形成された溝を埋めるようにして平坦化層７が設けられている。この平坦化層７の材質は、有機物からなる樹脂として、ＰＩ（ポリイミド），ＰＭＭＡ（ポリメチルメタクリレート），ＰＶＰ（ポリパラビニルフェノール）等が適用可能である。そして、この平坦化層７によって、ソース電極３のチャネル側の側面と、ドレイン電極４のチャネル側の側面とが共に隠れ、ソース電極３とドレイン電極４との間が平坦化層７によって平坦化されている。これにより、ソース電極３及びドレイン電極４のチャネル側側面と、各上面とが交わるそれぞれの角部を無くすことができる。なお、この平坦化層７の材質には、無機物（例えば、ＳｉＯ２，ＳｉＮ等）を採用することもできる。この場合、平坦化層７の表面には、自己組織化膜であるＳＡＭ膜１５を形成するのが好ましい。この無機物を平坦化層７に採用した第２の実施形態については後述する。 A planarization layer 7 is provided between the source electrode 3 and the drain electrode 4 so as to fill in grooves formed apart from each other. As the material of the planarizing layer 7, PI (polyimide), PMMA (polymethyl methacrylate), PVP (polyparavinylphenol), or the like can be used as a resin made of an organic substance. The planarization layer 7 hides the side surface of the source electrode 3 on the channel side and the side surface of the drain electrode 4 on the channel side, and planarizes the space between the source electrode 3 and the drain electrode 4 by the planarization layer 7. Has been. Thereby, each corner | angular part where the channel side surface of the source electrode 3 and the drain electrode 4 and each upper surface cross | intersect can be eliminated. Note that an inorganic material (for example, SiO 2 , SiN, etc.) can be adopted as the material of the planarizing layer 7. In this case, it is preferable to form a SAM film 15 which is a self-assembled film on the surface of the planarizing layer 7. A second embodiment in which this inorganic material is used for the planarizing layer 7 will be described later.

さらに、ソース電極３及びドレイン電極４の表面には、平坦化層７の表面を覆うようにして、有機半導体層８が設けられている。そして、この有機半導体層８は、ゲート絶縁層５を介して、ゲート電極６に対向するようにして配置されている。また、有機半導体層８には、低分子半導体材料及び高分子半導体材料が使用できる。低分子半導体材料は、例えば、テトラセン、クリセン、ペンタセン、ピレン、ぺリレン、コロネン等の縮合芳香族炭化水素及びこれらの誘導体、銅フタロシアニン、ルテチウムビスフタロシアニン等のポルフィリンとフタロシアニン化合物の金属錯体などが挙げられる。一方、高分子半導体材料は、Ｐ３ＨＴ（ポリ（３−ヘキシルチオフェン））やＰＰＶ（ポリパラフェニレンビニレン）等が挙げられる。   Further, an organic semiconductor layer 8 is provided on the surfaces of the source electrode 3 and the drain electrode 4 so as to cover the surface of the planarization layer 7. The organic semiconductor layer 8 is disposed so as to face the gate electrode 6 with the gate insulating layer 5 interposed therebetween. In addition, a low molecular semiconductor material and a high molecular semiconductor material can be used for the organic semiconductor layer 8. Low molecular semiconductor materials include, for example, condensed aromatic hydrocarbons such as tetracene, chrysene, pentacene, pyrene, perylene, coronene, and derivatives thereof, and metal complexes of porphyrins and phthalocyanine compounds such as copper phthalocyanine and lutetium bisphthalocyanine. It is done. On the other hand, examples of the polymer semiconductor material include P3HT (poly (3-hexylthiophene)) and PPV (polyparaphenylene vinylene).

このように以上の積層構造からなる薄膜有機トランジスタ１では、ソース電極３とドレイン電極４との間の溝が平坦化層７によって埋められているので、ソース電極３の表面とドレイン電極４の表面との間が平坦化層７によって平坦化されている。つまり、有機半導体層８がソース電極３に接触する部分と、有機半導体層８がドレイン電極４に接触する部分とをともに平面とすることができる。さらに、この平坦化層７は、有機物からなる樹脂で形成されているので、図９に示すように、平坦化層７の表面における半導体結晶の配向性を向上させることができる（有機半導体の結晶成長を良好にすることができる）。特に、平坦化層７の表面では、半導体結晶をより大きく成長させることができる。これにより、有機半導体層８を構成する有機半導体結晶の分子配列の配向性が良好になるので、ソース電極３と有機半導体層８との界面と、ドレイン電極４と有機半導体層８との界面とにおけるコンタクト抵抗を低下させることができる。即ち、電荷の移動度を向上させることができる。   Thus, in the thin film organic transistor 1 having the above laminated structure, since the groove between the source electrode 3 and the drain electrode 4 is filled with the planarization layer 7, the surface of the source electrode 3 and the surface of the drain electrode 4. Is flattened by the flattening layer 7. That is, both the portion where the organic semiconductor layer 8 is in contact with the source electrode 3 and the portion where the organic semiconductor layer 8 is in contact with the drain electrode 4 can be planar. Furthermore, since the planarization layer 7 is formed of a resin made of an organic material, the orientation of the semiconductor crystal on the surface of the planarization layer 7 can be improved as shown in FIG. Can improve growth). In particular, the semiconductor crystal can be grown larger on the surface of the planarization layer 7. As a result, the orientation of the molecular arrangement of the organic semiconductor crystals constituting the organic semiconductor layer 8 is improved, so that the interface between the source electrode 3 and the organic semiconductor layer 8, the interface between the drain electrode 4 and the organic semiconductor layer 8, and The contact resistance can be reduced. That is, charge mobility can be improved.

なお、薄膜有機トランジスタ１では、ゲート絶縁層５の比誘電率が４以上になるように調整されている。この理由は、薄膜有機トランジスタ１では、ゲート絶縁層５と有機半導体層８との間に平坦化層７が介在し、ゲート電極６と有機半導体層８との距離が離れているからである。よって、ゲート絶縁層の比誘電率を４以上とすることによって、ゲート電極６に電圧を印加すれば、ゲート絶縁層５を通して、ソース電極３からドレイン電極４に向かうチャネルを確保することができる。   In the thin film organic transistor 1, the relative dielectric constant of the gate insulating layer 5 is adjusted to 4 or more. This is because in the thin film organic transistor 1, the planarization layer 7 is interposed between the gate insulating layer 5 and the organic semiconductor layer 8, and the distance between the gate electrode 6 and the organic semiconductor layer 8 is increased. Therefore, by setting the relative dielectric constant of the gate insulating layer to 4 or more, if a voltage is applied to the gate electrode 6, a channel from the source electrode 3 to the drain electrode 4 can be secured through the gate insulating layer 5.

次に、以上構造からなる薄膜有機トランジスタ１の製造方法について説明する。薄膜有機トランジスタ１の製造方法は、図２に示すように、基板２の上面に、ゲート電極６を形成するゲート電極形成工程（Ｓ１）と、基板２の上面に、ゲート電極６を覆うようにしてゲート絶縁層５を形成するゲート絶縁層形成工程（Ｓ２）と、ゲート絶縁層５の表面に、ソース電極３及びドレイン電極４を各々形成するソース・ドレイン電極形成工程（Ｓ３）と、ソース電極３とドレイン電極４との間の溝に平坦化用樹脂を埋めて平坦化層７を形成する平坦化層形成工程（Ｓ４）と、平坦化層７を覆うように、ソース電極３及びドレイン電極４の表面に有機半導体層８を形成する有機半導体層形成工程（Ｓ５）とから構成されている。以下の説明では、まず実施例１として、ＰＭＭＡを用いた平坦化層７を有する薄膜有機トランジスタ１の製造方法について具体的に説明する。   Next, a manufacturing method of the thin film organic transistor 1 having the above structure will be described. As shown in FIG. 2, the method of manufacturing the thin film organic transistor 1 includes a gate electrode forming step (S1) for forming the gate electrode 6 on the upper surface of the substrate 2, and the gate electrode 6 covered on the upper surface of the substrate 2. A gate insulating layer forming step (S2) for forming the gate insulating layer 5; a source / drain electrode forming step (S3) for forming the source electrode 3 and the drain electrode 4 on the surface of the gate insulating layer 5; A flattening layer forming step (S4) in which a flattening resin is filled in a groove between the drain electrode 4 and the drain electrode 4 to form a flattening layer 7, and a source electrode 3 and a drain electrode so as to cover the flattening layer 7 4 includes an organic semiconductor layer forming step (S5) for forming the organic semiconductor layer 8 on the surface of the substrate 4. In the following description, as a first embodiment, a method for manufacturing the thin film organic transistor 1 having the planarizing layer 7 using PMMA will be specifically described.

はじめに、Ｓ１のゲート電極形成工程を行う。ゲート電極形成工程では、まず、図３に示す基板２を十分に洗浄する。次に、基板２を脱ガスし、図４に示すように、マスク蒸着によってＡｌからなるゲート電極６を基板２上に作製する。なお、この時のマスク蒸着の条件は、真空度は３×１０−４Ｐａであり、基板２の加熱は不要である。こうして、基板２の上面に厚さ６０ｎｍのゲート電極６を作製することができる。 First, the gate electrode forming step of S1 is performed. In the gate electrode formation step, first, the substrate 2 shown in FIG. 3 is sufficiently cleaned. Next, the substrate 2 is degassed, and a gate electrode 6 made of Al is formed on the substrate 2 by mask vapor deposition as shown in FIG. In addition, as for the conditions of mask vapor deposition at this time, the degree of vacuum is 3 × 10 −4 Pa, and heating of the substrate 2 is unnecessary. Thus, the gate electrode 6 having a thickness of 60 nm can be formed on the upper surface of the substrate 2.

次に、Ｓ２のゲート絶縁層形成工程を行う。ゲート絶縁層形成工程では、図５に示すように、ゲート電極形成工程（Ｓ１）にて、ゲート電極６が形成された基板２の上面に対し、スピンコート法によって、ポリイミド（ＰＩ）からなるゲート絶縁層５を形成する。このスピンコート法では、基板２の上面に、高耐熱性ポリイミド樹脂（京セラケミカル株式会社製：商品名「ＣＴ４１１２」）の５ｗｔ％ポリイミド溶液を塗布した後に、基板２を水平に回転させる。その後１８０℃で一時間乾燥することによって、膜厚３５０ｎｍのゲート絶縁層５を形成することができる。なお、スピンコート法のメリットとしては、ゲート絶縁層５の膜厚を精密に制御し易い点にある。   Next, a gate insulating layer forming step of S2 is performed. In the gate insulating layer forming step, as shown in FIG. 5, a gate made of polyimide (PI) is formed on the upper surface of the substrate 2 on which the gate electrode 6 is formed in the gate electrode forming step (S1) by spin coating. The insulating layer 5 is formed. In this spin coating method, a 5 wt% polyimide solution of a highly heat-resistant polyimide resin (manufactured by Kyocera Chemical Co., Ltd .: trade name “CT4112”) is applied to the upper surface of the substrate 2 and then the substrate 2 is rotated horizontally. Thereafter, the gate insulating layer 5 having a thickness of 350 nm can be formed by drying at 180 ° C. for one hour. The merit of the spin coat method is that the film thickness of the gate insulating layer 5 can be easily controlled precisely.

次に、Ｓ３のソース・ドレイン電極形成工程を行う。ソース・ドレイン電極形成工程では、図６に示すように、マスク蒸着によってＡｕからなるソース電極３と、ドレイン電極４をゲート絶縁層５の表面に各々作製する。なお、この時のマスク蒸着の条件は、真空度は３×１０−４Ｐａであり、基板２の加熱は不要である。こうして、ゲート絶縁層５の表面に厚さ１００ｎｍのソース電極３及びドレイン電極４を各々作製することができる。 Next, the source / drain electrode formation step of S3 is performed. In the source / drain electrode formation step, as shown in FIG. 6, the source electrode 3 made of Au and the drain electrode 4 are respectively formed on the surface of the gate insulating layer 5 by mask vapor deposition. In addition, as for the conditions of mask vapor deposition at this time, the degree of vacuum is 3 × 10 −4 Pa, and heating of the substrate 2 is unnecessary. Thus, the source electrode 3 and the drain electrode 4 having a thickness of 100 nm can be formed on the surface of the gate insulating layer 5.

次に、Ｓ４の平坦化層形成工程を行う。平坦化層形成工程では、図７に示すように、ソース・ドレイン電極形成工程（Ｓ３）にて、ソース電極３及びドレイン電極４が形成されたゲート絶縁層５の表面に対し、スピンコート法によって、ＰＭＭＡからなる平坦化層７を形成する。このスピンコート法では、基板２に設けられたゲート絶縁層５、ソース電極３及びドレイン電極４の表面に対し、ＰＭＭＡ（三菱化学株式会社製：商品名「アクリペット」）の５ｗｔ％キシレン溶液を塗布した後に、基板２を水平に回転させる。その後、１１０℃で一時間乾燥することによって、膜厚２００ｎｍの平坦化層７を形成することができる。なお、スピンコート法のメリットとしては、平坦化層７の膜厚を精密に制御し易い点にある。   Next, the flattening layer forming step of S4 is performed. In the planarization layer forming step, as shown in FIG. 7, the surface of the gate insulating layer 5 on which the source electrode 3 and the drain electrode 4 are formed in the source / drain electrode forming step (S3) is spin coated. Then, a planarizing layer 7 made of PMMA is formed. In this spin coating method, a 5 wt% xylene solution of PMMA (Mitsubishi Chemical Corporation: trade name “Acrypet”) is applied to the surfaces of the gate insulating layer 5, the source electrode 3 and the drain electrode 4 provided on the substrate 2. After the application, the substrate 2 is rotated horizontally. Thereafter, the planarization layer 7 having a thickness of 200 nm can be formed by drying at 110 ° C. for one hour. The merit of the spin coating method is that the film thickness of the flattening layer 7 can be easily controlled precisely.

次いで、図８に示すように、平坦化層７の表面を、周知のアッシング装置を用いて酸素プラズマで分解することによって、平坦化層７の膜厚を基板２側に１００ｎｍ後退させる。これにより、ソース電極３及びドレイン電極４の表面に形成された平坦化層７を除くことができる。よって、ソース電極３及びドレイン電極４の表面と、平坦化層７の表面とを同一平面上にすることができ、ソース電極３とドレイン電極４との間を、平坦化層７で平坦化することができる。さらに、ソース電極３及びドレイン電極４のチャネル側の側面と、各上面とが交わるそれぞれの角部を無くすことができる。この酸素プラズマによるアッシング法のメリットは、平坦化層７の表面を短時間で加工することができる点にある。なお、平坦化層７の加工は、アッシング法に限定されるものではなく、ポリッシング法によって加工することも可能である。ポリッシング法では、平坦化層７の膜厚が制御し易い点にメリットがあり、周知のポリッシャー（ポリッシング装置）によって行われる。   Next, as shown in FIG. 8, the surface of the planarization layer 7 is decomposed with oxygen plasma using a known ashing device, so that the film thickness of the planarization layer 7 is retracted by 100 nm toward the substrate 2 side. Thereby, the planarization layer 7 formed on the surfaces of the source electrode 3 and the drain electrode 4 can be removed. Therefore, the surface of the source electrode 3 and the drain electrode 4 and the surface of the planarization layer 7 can be on the same plane, and the planarization layer 7 planarizes between the source electrode 3 and the drain electrode 4. be able to. Further, the corners where the channel-side side surfaces of the source electrode 3 and the drain electrode 4 intersect with the respective upper surfaces can be eliminated. The merit of the ashing method using oxygen plasma is that the surface of the planarization layer 7 can be processed in a short time. In addition, the process of the planarization layer 7 is not limited to the ashing method, It can also be processed by the polishing method. The polishing method has an advantage in that the film thickness of the planarizing layer 7 can be easily controlled, and is performed by a known polisher (polishing apparatus).

次に、Ｓ５の有機半導体層形成工程を行う。有機半導体層形成工程では、図１に示すように、例えば、低分子半導体であるペンタセン（アルドリッチ社製）を、真空蒸着によって平坦化層７を覆うようにしてソース電極３及びドレイン電極４の表面に作製する。この真空蒸着は、周知の真空蒸着装置によって行われ、真空空間で有機半導体を昇華し、平坦化層７、ソース電極３及びドレイン電極４の表面に有機半導体を製膜させるものである。なお、この時の真空蒸着の条件として、真空度は８×１０−５Ｐａであり、基板２の温度が６０℃になるように加熱する。こうして、平坦化層７、ソース電極３及びドレイン電極４の表面に厚さ６０ｎｍの有機半導体層８を形成することができる。 Next, the organic semiconductor layer forming step of S5 is performed. In the organic semiconductor layer forming step, as shown in FIG. 1, for example, pentacene (manufactured by Aldrich), which is a low molecular semiconductor, covers the planarization layer 7 by vacuum deposition so that the surfaces of the source electrode 3 and the drain electrode 4 To make. This vacuum vapor deposition is performed by a known vacuum vapor deposition apparatus, in which an organic semiconductor is sublimated in a vacuum space, and an organic semiconductor is formed on the surfaces of the planarization layer 7, the source electrode 3 and the drain electrode 4. In addition, as conditions for vacuum deposition at this time, the degree of vacuum is 8 × 10 −5 Pa, and the temperature of the substrate 2 is heated to 60 ° C. Thus, the organic semiconductor layer 8 having a thickness of 60 nm can be formed on the surfaces of the planarization layer 7, the source electrode 3, and the drain electrode 4.

以上のＳ１〜Ｓ５からなる各形成工程によって、図１に示す薄膜有機トランジスタ１を作製することができる。さらに、上記したように、この薄膜有機トランジスタ１は、ソース電極３とドレイン電極４との間の溝に平坦化層７を設け、ソース電極３とドレイン電極４との間を平坦化することによって、図９に示すように、平坦化層７の表面と、ソース電極３及びドレイン電極４の表面との間で段差がなくなり、有機半導体層８の分子配列の配向性を良好なものにできるので、電荷の移動度を向上させることができる。   The thin film organic transistor 1 shown in FIG. 1 can be manufactured by each formation process which consists of the above S1-S5. Further, as described above, the thin-film organic transistor 1 includes the planarization layer 7 in the groove between the source electrode 3 and the drain electrode 4, and planarizes the space between the source electrode 3 and the drain electrode 4. As shown in FIG. 9, there is no step between the surface of the planarization layer 7 and the surfaces of the source electrode 3 and the drain electrode 4, and the orientation of the molecular arrangement of the organic semiconductor layer 8 can be improved. , The mobility of charges can be improved.

次に、実施例１の製造方法によって形成された薄膜有機トランジスタ１の効果を確認するため、移動度及び閾電圧の測定試験を行った。以下、この測定試験について説明する。なお、実施例１の製造方法で形成された薄膜有機トランジスタ１は、ＰＭＭＡ製の平坦化層７を備えるものである。この測定試験では、１．平坦化層７を有さない薄膜有機トランジスタと、２．平坦化層７を有する薄膜有機トランジスタとの２つのサンプルをそれぞれ用意し、各薄膜有機トランジスタの移動度と、閾電圧（Ｔｈｒｅｓｈｏｌｄ Ｖｏｌｔａｇｅ）とをそれぞれ測定して比較検討をおこなった。   Next, in order to confirm the effect of the thin film organic transistor 1 formed by the manufacturing method of Example 1, measurement tests of mobility and threshold voltage were performed. Hereinafter, this measurement test will be described. The thin film organic transistor 1 formed by the manufacturing method of Example 1 includes a planarizing layer 7 made of PMMA. In this measurement test, 1. a thin film organic transistor without the planarization layer 7; Two samples of the thin film organic transistor having the flattening layer 7 were prepared, and the mobility and threshold voltage of each thin film organic transistor were measured for comparison.

図１０に示すように、まず移動度について比較検討すると、平坦化層７を有さない薄膜有機トランジスタでは、移動度が０．１５ｃｍ２／Ｖｓであったのに対して、平坦化層７を有する薄膜有機トランジスタでは、移動度が０．４５ｃｍ２／Ｖｓであった。一方、閾電圧について比較検討すると、平坦化層７を有さない薄膜有機トランジスタでは、閾電圧が１５Ｖであったのに対して、平坦化層７を有する薄膜有機トランジスタでは、閾電圧が５Ｖであった。 As shown in FIG. 10, when the mobility is first compared, the thin film organic transistor without the planarization layer 7 has a mobility of 0.15 cm 2 / Vs. In the thin film organic transistor having mobility, the mobility was 0.45 cm 2 / Vs. On the other hand, when the threshold voltage is comparatively examined, the threshold voltage is 15 V in the thin film organic transistor not having the planarization layer 7, whereas the threshold voltage is 5 V in the thin film organic transistor having the planarization layer 7. there were.

以上の結果より、ＰＭＭＡ製の平坦化層７を有する薄膜有機トランジスタでは、平坦化層７を有さない薄膜有機トランジスタに比較して、移動度が３倍に向上したことが確認された。この理由は、ソース電極３とドレイン電極４との間の溝に平坦化層７を設け、ソース電極３とドレイン電極４との間を平坦化することによって、有機半導体層８の有機半導体結晶の分子配列の配向性を良好にすることができるので、ソース電極３と有機半導体層８との界面と、ドレイン電極４と有機半導体層８との界面とにおけるコンタクト抵抗が低下し、電荷の移動度が向上したと推測される。一方、平坦化層７を有する薄膜有機トランジスタの閾電圧は、平坦化層７を有さない薄膜有機トランジスタの閾電圧に比較して大きく低下した。   From the above results, it was confirmed that the mobility of the thin film organic transistor having the planarizing layer 7 made of PMMA was improved three times as compared with the thin film organic transistor having no planarizing layer 7. This is because the planarization layer 7 is provided in the groove between the source electrode 3 and the drain electrode 4 and the space between the source electrode 3 and the drain electrode 4 is planarized, so that the organic semiconductor crystal of the organic semiconductor layer 8 is formed. Since the orientation of the molecular arrangement can be improved, the contact resistance at the interface between the source electrode 3 and the organic semiconductor layer 8 and the interface between the drain electrode 4 and the organic semiconductor layer 8 is reduced, and the charge mobility is reduced. Is estimated to have improved. On the other hand, the threshold voltage of the thin film organic transistor having the planarizing layer 7 was greatly reduced as compared with the threshold voltage of the thin film organic transistor not having the planarizing layer 7.

次に、実施例２として、ＰＶＰを用いた平坦化層７を有する薄膜有機トランジスタ１の製造方法について具体的に説明する。なお、図２に示すＳ１〜Ｓ５の各形成工程のうち、Ｓ１のゲート電極形成工程から、Ｓ２のゲート絶縁層形成工程、Ｓ３のソース・ドレイン電極形成工程までは実施例１と同じであるので、Ｓ１〜Ｓ３までの各形成工程については説明を省略し、Ｓ４以降の各形成工程についてのみ説明する。また、ＰＶＰは、パラビニルフェノールのホモポリマーであり、類似構造を持つ縮合型のフェノール樹脂と比較すると分子量が高く、また反応性や安定性に優れた物質である。   Next, as Example 2, a method for manufacturing the thin film organic transistor 1 having the planarizing layer 7 using PVP will be specifically described. Of the forming steps S1 to S5 shown in FIG. 2, the steps from the gate electrode forming step S1 to the gate insulating layer forming step S2 and the source / drain electrode forming step S3 are the same as in the first embodiment. , Description is omitted about each formation process to S1-S3, and only each formation process after S4 is demonstrated. PVP is a homopolymer of paravinylphenol, and has a higher molecular weight than that of a condensed phenol resin having a similar structure, and is excellent in reactivity and stability.

Ｓ４の平坦化層形成工程では、図７に示すように、ソース・ドレイン電極形成工程（Ｓ３）にて、ソース電極３及びドレイン電極４が形成されたゲート絶縁層５の表面に対し、スピンコート法によって、ＰＶＰからなる平坦化層７を形成する。このスピンコート法では、基板２に設けられたゲート絶縁層５、ソース電極３及びドレイン電極４の表面に対し、ＰＶＰ（丸善石油化学株式会社製：商品名「マルカリンカー」）の５ｗｔ％ＩＰＡ（イソプロピルアルコール）溶液を塗布した後に、基板２を水平に回転させる。その後、１１０℃で一時間乾燥することによって、膜厚２００ｎｍの平坦化層７を形成することができる。   In the planarization layer forming step of S4, as shown in FIG. 7, spin coating is applied to the surface of the gate insulating layer 5 on which the source electrode 3 and the drain electrode 4 are formed in the source / drain electrode forming step (S3). The planarizing layer 7 made of PVP is formed by the method. In this spin coating method, 5 wt% IPA of PVP (manufactured by Maruzen Petrochemical Co., Ltd .: trade name “Marcalinker”) is applied to the surfaces of the gate insulating layer 5, the source electrode 3 and the drain electrode 4 provided on the substrate 2. After applying the (isopropyl alcohol) solution, the substrate 2 is rotated horizontally. Thereafter, the planarization layer 7 having a thickness of 200 nm can be formed by drying at 110 ° C. for one hour.

次いで、図７に示すように、平坦化層７の表面を、酸素プラズマによるアッシング装置で分解することによって、基板２側に１００ｎｍ後退させる。これにより、ソース電極３及びドレイン電極４の表面に形成された平坦化層７を除くことができるので、ソース電極３及びドレイン電極４の表面と、平坦化層７の表面とを同一平面上にすることができる。   Next, as shown in FIG. 7, the surface of the planarization layer 7 is receded by 100 nm toward the substrate 2 side by being decomposed by an ashing apparatus using oxygen plasma. Thereby, since the planarization layer 7 formed on the surfaces of the source electrode 3 and the drain electrode 4 can be removed, the surfaces of the source electrode 3 and the drain electrode 4 and the surface of the planarization layer 7 are on the same plane. can do.

次に、Ｓ５の有機半導体層形成工程を行う。実施例２の有機半導体層形成工程では、図１に示すように、高分子半導体であるＰ３ＨＴ（アルドリッチ社製）を、スピンコート法によって、平坦化層７を覆うようにしてソース電極３及びドレイン電極４の表面に作製する。そして、真空熱処理を行う真空オーブンにて１１０℃、一時間乾燥することによって、平坦化層７、ソース電極３及びドレイン電極４の表面に有機半導体層８を形成することができる。   Next, the organic semiconductor layer forming step of S5 is performed. In the organic semiconductor layer forming step of Example 2, as shown in FIG. 1, the source electrode 3 and the drain of P3HT (manufactured by Aldrich), which is a polymer semiconductor, are covered by the spin coat method so as to cover the planarization layer 7. Prepared on the surface of the electrode 4. And the organic-semiconductor layer 8 can be formed in the surface of the planarization layer 7, the source electrode 3, and the drain electrode 4 by drying at 110 degreeC for 1 hour in the vacuum oven which performs vacuum heat processing.

次に、実施例２の製造方法によって形成された薄膜有機トランジスタ１の効果を確認するため、移動度及び閾電圧の測定試験を行った。この測定試験について説明する。なお、実施例２の製造方法で形成された薄膜有機トランジスタ１は、ＰＶＰ製の平坦化層７を備えるものである。この測定試験では、実施例１の測定試験と同様に、１．平坦化層７を有さない薄膜有機トランジスタと、２．平坦化層７を有する薄膜有機トランジスタとの２つのサンプルをそれぞれ用意し、各薄膜有機トランジスタの移動度と、閾電圧とをそれぞれ測定して比較検討をおこなった。   Next, in order to confirm the effect of the thin film organic transistor 1 formed by the manufacturing method of Example 2, measurement tests of mobility and threshold voltage were performed. This measurement test will be described. In addition, the thin film organic transistor 1 formed by the manufacturing method of Example 2 includes a planarization layer 7 made of PVP. In this measurement test, as in the measurement test of Example 1, 1. a thin film organic transistor without the planarization layer 7; Two samples of the thin film organic transistor having the flattening layer 7 were prepared, and the mobility and the threshold voltage of each thin film organic transistor were measured for comparative study.

図１１に示すように、まず移動度について比較検討すると、平坦化層７を有さない薄膜有機トランジスタでは、移動度が０．００１２ｃｍ２／Ｖｓであったのに対して、平坦化層７を有する薄膜有機トランジスタでは、移動度が０．００４１ｃｍ２／Ｖｓであった。一方、閾電圧について比較検討すると、平坦化層７を有さない薄膜有機トランジスタでは、閾電圧が１５Ｖであったのに対して、平坦化層７を有する薄膜有機トランジスタでは、閾電圧が１４Ｖであった。 As shown in FIG. 11, when the mobility is first compared, the thin film organic transistor without the planarization layer 7 has a mobility of 0.0012 cm 2 / Vs. In the thin film organic transistor having mobility, the mobility was 0.0041 cm 2 / Vs. On the other hand, when the threshold voltage is comparatively examined, the threshold voltage is 15 V in the thin film organic transistor not having the planarization layer 7, whereas the threshold voltage is 14 V in the thin film organic transistor having the planarization layer 7. there were.

以上の結果より、ＰＶＰ製の平坦化層７を有する薄膜有機トランジスタでは、平坦化層７を有さない薄膜有機トランジスタに比較して、移動度が約３倍に向上したことが確認された。つまり、実施例１と同じように、ソース電極３とドレイン電極４との間の溝に平坦化層７を設け、ソース電極３とドレイン電極４との間を平坦化することによって、有機半導体層８の有機半導体結晶の分子配列の配向性を良好にしているので、ソース電極３と有機半導体層８との界面と、ドレイン電極４と有機半導体層８との界面とにおけるコンタクト抵抗が低下し、電荷の移動度が向上したと推測される。一方、平坦化層７を有する薄膜有機トランジスタの閾電圧は、平坦化層７を有さない薄膜有機トランジスタの閾電圧に比較してほとんど変化がみられなかった。このように、平坦化層７をＰＶＰで形成した場合でも、実施例１の薄膜有機トランジスタ１と同様の効果が得られることがわかった。さらに、有機半導体層８を高分子半導体であるＰ３ＨＴで形成しても、この効果に何ら影響を与えるものではないことがわかった。   From the above results, it was confirmed that the mobility of the thin film organic transistor having the planarization layer 7 made of PVP was improved about three times as compared with the thin film organic transistor having no planarization layer 7. That is, as in the first embodiment, the planarization layer 7 is provided in the groove between the source electrode 3 and the drain electrode 4 and the space between the source electrode 3 and the drain electrode 4 is planarized, whereby the organic semiconductor layer Since the orientation of the molecular arrangement of the organic semiconductor crystal 8 is improved, the contact resistance at the interface between the source electrode 3 and the organic semiconductor layer 8 and the interface between the drain electrode 4 and the organic semiconductor layer 8 is reduced. It is estimated that the charge mobility has been improved. On the other hand, the threshold voltage of the thin film organic transistor having the planarizing layer 7 hardly changed compared to the threshold voltage of the thin film organic transistor not having the planarizing layer 7. Thus, it was found that even when the planarizing layer 7 is formed of PVP, the same effect as the thin film organic transistor 1 of Example 1 can be obtained. Furthermore, it has been found that even if the organic semiconductor layer 8 is formed of P3HT which is a polymer semiconductor, this effect is not affected at all.

以上説明したように、第１の実施形態である薄膜有機トランジスタ１は、「ボトムコンタクト型」の有機ＴＦＴであり、ソース電極３とドレイン電極４との間の溝を平坦化層７で埋めることで、ソース電極３の表面とドレイン電極４の表面との間を平坦化層７で平坦化することができる。つまり、有機半導体層８がソース電極３に接触する部分と、有機半導体層８がドレイン電極４に接触する部分とを角部のない平面とすることができる。さらに、この平坦化層７を有機物からなる樹脂で形成した場合、有機半導体結晶の配向性を向上させることができる（有機半導体の結晶成長を良好にすることができる）。これにより、平坦化層７、ソース電極３及びドレイン電極４の表面では、有機半導体層８を構成する有機半導体結晶の分子配列の配向性を良好にできるので、ソース電極３と有機半導体層８との界面と、ドレイン電極４と有機半導体層８との界面とにおけるコンタクト抵抗を低下させることができる。即ち、薄膜有機トランジスタ１の電荷の移動度を向上させることができる。   As described above, the thin film organic transistor 1 according to the first embodiment is a “bottom contact type” organic TFT, and the groove between the source electrode 3 and the drain electrode 4 is filled with the planarizing layer 7. Thus, the planarization layer 7 can planarize between the surface of the source electrode 3 and the surface of the drain electrode 4. In other words, the portion where the organic semiconductor layer 8 is in contact with the source electrode 3 and the portion where the organic semiconductor layer 8 is in contact with the drain electrode 4 can be flat without corners. Further, when the planarizing layer 7 is formed of a resin made of an organic material, the orientation of the organic semiconductor crystal can be improved (the crystal growth of the organic semiconductor can be improved). Thereby, on the surfaces of the planarization layer 7, the source electrode 3 and the drain electrode 4, the orientation of the molecular arrangement of the organic semiconductor crystal constituting the organic semiconductor layer 8 can be improved, so that the source electrode 3, the organic semiconductor layer 8, And the contact resistance at the interface between the drain electrode 4 and the organic semiconductor layer 8 can be reduced. That is, the charge mobility of the thin film organic transistor 1 can be improved.

次に、第２の実施形態である薄膜有機トランジスタ１０について説明する。図１２は、第２の実施形態である薄膜有機トランジスタ１０の断面図であり、図１３は、ＳＡＭ膜１５の形成過程を示した説明図である。この薄膜有機トランジスタ１０は、第１の実施形態である薄膜有機トランジスタ１の変形例であり、無機物を材質とする平坦化層７を備えるものである。この薄膜有機トランジスタ１０は、図１２に示すように、薄膜有機トランジスタ１の構造を基本に備えるとともに、平坦化層７と有機半導体層８との境界部分にＳＡＭ膜１５を備えている。よって、本実施形態では、このＳＡＭ膜１５とその働きを中心に説明し、それ以外の共通する薄膜有機トランジスタ１の膜構造については、第１の実施形態の説明を援用する。   Next, the thin film organic transistor 10 which is 2nd Embodiment is demonstrated. FIG. 12 is a cross-sectional view of the thin film organic transistor 10 according to the second embodiment, and FIG. 13 is an explanatory view showing a process of forming the SAM film 15. The thin film organic transistor 10 is a modification of the thin film organic transistor 1 according to the first embodiment, and includes a planarization layer 7 made of an inorganic material. As shown in FIG. 12, the thin-film organic transistor 10 basically includes the structure of the thin-film organic transistor 1 and includes a SAM film 15 at the boundary between the planarization layer 7 and the organic semiconductor layer 8. Therefore, in this embodiment, it demonstrates centering on this SAM film | membrane 15 and its function, and the description of 1st Embodiment is used about the film | membrane structure of the thin film organic transistor 1 in common other than that.

図１２に示すように、薄膜有機トランジスタ１０の平坦化層７は、例えば、ＳｉＯ２、ＳｉＮ等の無機物を材質とする。この場合、無機物である平坦化層７は反応基を持たないので、有機半導体層８の有機半導体結晶は平坦化層７の表面に良好に結合することができない。そこで、図２に示す薄膜有機トランジスタ１の平坦化層形成工程（Ｓ４）において、アッシング法によって後退された平坦化層７の表面に、自己組織化膜（ｓｅｌｆ−ａｓｓｅｍｂｌｅｄ ｍｏｎｏｌａｙｅｒ）であるＳＡＭ膜１５を形成する。   As shown in FIG. 12, the planarization layer 7 of the thin film organic transistor 10 is made of an inorganic material such as SiO 2 or SiN. In this case, since the planarizing layer 7 which is an inorganic substance does not have a reactive group, the organic semiconductor crystal of the organic semiconductor layer 8 cannot be well bonded to the surface of the planarizing layer 7. Therefore, in the flattening layer forming step (S4) of the thin film organic transistor 1 shown in FIG. Form.

ここで、自己組織化膜について説明する。この自己組織化膜とは、シランやチオールなどの反応性官能基を加水分解基として持つ化合物が、それらの有機溶液から基板の表面に化学吸着することによって形成される膜をいう。なお、本実施形態のＳＡＭ膜１５は、有機シランであるＨＭＤＳ（ヘキサメチルジシラザン）から生成されるものである。このＨＭＤＳは、無機物と結合しやすい加水分解基と、有機物と結合しやすい有機官能基とを備え、これら加水分解基及び有機官能基が共にシリコン原子（Ｓｉ）に結合した状態の物質である。よって、図１３に示すように、このＨＭＤＳが加水分解されるとシラノール基が生成され、このシラノール基が自己縮合によって高分子化するとともに、平坦化層７（例えば、ＳｉＯ２，ＳｉＮ等）の表面に結合してＳＡＭ膜１５が形成される。これにより、平坦化層７の表面に形成されたＳＡＭ膜１５の有機官能基に、有機半導体層８の有機半導体結晶を結合させることができる。ＳＡＭ膜には本実施例のＨＭＤＳの他に、ＯＴＳ（オクタデシルトリクロロシラン）やＯＤＳ（オクタデシルシラン）などがある。 Here, the self-assembled film will be described. The self-assembled film is a film formed by chemical adsorption of a compound having a reactive functional group such as silane or thiol as a hydrolyzable group from the organic solution onto the surface of the substrate. Note that the SAM film 15 of this embodiment is formed from HMDS (hexamethyldisilazane), which is an organic silane. This HMDS is a substance having a hydrolyzable group that is easily bonded to an inorganic substance and an organic functional group that is easily bonded to an organic substance, and both the hydrolyzed group and the organic functional group are bonded to a silicon atom (Si). Therefore, as shown in FIG. 13, when this HMDS is hydrolyzed, a silanol group is generated, and this silanol group is polymerized by self-condensation, and the planarizing layer 7 (for example, SiO 2 , SiN, etc.) A SAM film 15 is formed by bonding to the surface. Thereby, the organic semiconductor crystal of the organic semiconductor layer 8 can be bonded to the organic functional group of the SAM film 15 formed on the surface of the planarizing layer 7. Examples of the SAM film include OTS (octadecyltrichlorosilane) and ODS (octadecylsilane) in addition to the HMDS of this embodiment.

したがって、平坦化層７を無機物で形成した場合でも、平坦化層７の表面にＳＡＭ１５を形成することによって、有機半導体結晶の配向性を向上させることができる（有機半導体の結晶成長を良好にすることができる）。つまり、ソース電極３の表面から、有機半導体層８の表面を介して、ドレイン電極４の表面まで、有機半導体結晶の分子配列の配向性を良好にできるので、ソース電極３と有機半導体層８との界面と、ドレイン電極４と有機半導体層８との界面とにおけるコンタクト抵抗を低下させることができる。即ち、薄膜有機トランジスタ１の電荷の移動度を向上させることができる。   Therefore, even when the planarizing layer 7 is formed of an inorganic material, the orientation of the organic semiconductor crystal can be improved by forming the SAM 15 on the surface of the planarizing layer 7 (to improve the crystal growth of the organic semiconductor). be able to). That is, since the orientation of the molecular arrangement of the organic semiconductor crystal from the surface of the source electrode 3 through the surface of the organic semiconductor layer 8 to the surface of the drain electrode 4 can be improved, the source electrode 3 and the organic semiconductor layer 8 And the contact resistance at the interface between the drain electrode 4 and the organic semiconductor layer 8 can be reduced. That is, the charge mobility of the thin film organic transistor 1 can be improved.

以上説明したように、第２の実施形態である薄膜有機トランジスタ１０は、無機物からなる平坦化層７を備えている。この場合、平坦化層７の表面に自己組織化膜であるＳＡＭ膜１５を形成する。このＳＡＭ膜１５は、ＨＭＤＳ（ヘキサメチルジシラザン）から生成され、有機物と結合しやすい有機官能基を備えている。これにより、平坦化層７の表面における有機半導体結晶の配向性を向上させることができる（有機半導体の結晶成長を良好にすることができる）。   As described above, the thin film organic transistor 10 according to the second embodiment includes the planarization layer 7 made of an inorganic material. In this case, a SAM film 15 that is a self-assembled film is formed on the surface of the planarizing layer 7. The SAM film 15 is made of HMDS (hexamethyldisilazane) and has an organic functional group that easily binds to an organic substance. Thereby, the orientation of the organic semiconductor crystal on the surface of the planarization layer 7 can be improved (the crystal growth of the organic semiconductor can be improved).

なお、本発明の有機トランジスタ及び有機トランジスタの製造方法は、上記実施形態に限らず、各種変形が可能なことはいうまでもない。例えば、第１の実施形態の薄膜有機トランジスタ１の製造方法の平坦化層形成工程（Ｓ４）において、ゲート絶縁層５の表面、ソース電極３及びドレイン電極４の表面に、スピンコート法で平坦化層７を形成し、その後アッシング法又はポリッシング法によって膜厚を加工したが、ソース電極３とドレイン電極４との間の溝に、インクジェット法によって平坦化用樹脂を直接滴下して作製してもよい。この場合、スピンコート法に比較して、平坦化層７を後から削って所定の膜厚に制御する等の加工がほとんど必要でないので、平坦化層形成工程にかかる工数を削減できるとともに経済的である。また、余分な平坦化用樹脂を使用しないので、材料コストを節約できる。   In addition, it cannot be overemphasized that the organic transistor of this invention and the manufacturing method of an organic transistor are not restricted to the said embodiment, Various deformation | transformation are possible. For example, in the planarization layer forming step (S4) of the manufacturing method of the thin film organic transistor 1 of the first embodiment, the surface of the gate insulating layer 5, the surface of the source electrode 3 and the drain electrode 4 is planarized by spin coating. The layer 7 was formed, and then the film thickness was processed by an ashing method or a polishing method. However, a planarizing resin may be directly dropped into the groove between the source electrode 3 and the drain electrode 4 by an inkjet method. Good. In this case, as compared with the spin coating method, it is unnecessary to perform processing such as cutting the planarizing layer 7 later to control it to a predetermined film thickness, so that the number of steps required for the planarizing layer forming step can be reduced and economical. It is. Further, since no extra flattening resin is used, material costs can be saved.

また、ディップコーティング法によって、ゲート絶縁層５の表面、ソース電極３及びドレイン電極４の表面に平坦化層７を形成し、その後、アッシング法又はポリッシング法によって基板２側に後退させて所定の膜厚に加工してもよい。このディップコーティング法は、スピンコート法及びインクジェット法に比較して簡単であり、特別な装置等を用意する必要もなく手軽に行うことができる。   Further, a planarizing layer 7 is formed on the surface of the gate insulating layer 5 and the surfaces of the source electrode 3 and the drain electrode 4 by a dip coating method, and then receded to the substrate 2 side by an ashing method or a polishing method. You may process into thickness. This dip coating method is simpler than the spin coating method and the ink jet method, and can be easily performed without preparing a special apparatus or the like.

本発明の有機トランジスタ及び有機トランジスタの製造方法は、所謂ボトムコンタクト型の薄膜有機トランジスタ及びその製造方法に適用可能である。   The organic transistor and the organic transistor manufacturing method of the present invention can be applied to a so-called bottom contact type thin film organic transistor and a manufacturing method thereof.

第１の実施形態である薄膜有機トランジスタ１の断面図である。It is sectional drawing of the thin film organic transistor 1 which is 1st Embodiment. 薄膜有機トランジスタ１の製造フローである。2 is a manufacturing flow of the thin film organic transistor 1. 基板２の断面図である。2 is a cross-sectional view of a substrate 2. FIG. 図３に示す基板２の上面にゲート電極６が形成された状態の断面図である。FIG. 4 is a cross-sectional view of a state in which a gate electrode 6 is formed on the upper surface of the substrate 2 shown in FIG. 3. 図４に示す基板２の上面にゲート絶縁層５が形成された状態の断面図である。FIG. 5 is a cross-sectional view of a state in which a gate insulating layer 5 is formed on the upper surface of the substrate 2 shown in FIG. 4. 図５に示すゲート絶縁層５の上面にソース電極３及びドレイン電極４が形成された状態の断面図である。FIG. 6 is a cross-sectional view showing a state in which a source electrode 3 and a drain electrode 4 are formed on the upper surface of the gate insulating layer 5 shown in FIG. 5. 図６に示すゲート絶縁層５、ソース電極３及びドレイン電極４の上面に平坦化層７が形成された状態の断面図である。7 is a cross-sectional view showing a state in which a planarizing layer 7 is formed on the top surfaces of the gate insulating layer 5, the source electrode 3, and the drain electrode 4 shown in FIG. 図７に示す平坦化層７を後退させてソース電極３及びドレイン電極４の間を平坦化した状態の断面図である。FIG. 8 is a cross-sectional view of a state in which the planarization layer 7 illustrated in FIG. 7 is retreated to planarize between the source electrode 3 and the drain electrode 4. ドレイン電極４のチャネル側の側面近傍の有機半導体層８の結晶配列を示した説明図である。3 is an explanatory diagram showing a crystal arrangement of an organic semiconductor layer 8 in the vicinity of a side surface on the channel side of the drain electrode 4. FIG. 実施例１における測定試験結果を示すグラフである。3 is a graph showing measurement test results in Example 1. 実施例２における測定試験結果を示すグラフである。6 is a graph showing measurement test results in Example 2. 第２の実施形態である薄膜有機トランジスタ１０の断面図である。It is sectional drawing of the thin film organic transistor 10 which is 2nd Embodiment. ＳＡＭ膜１５の形成過程を示した説明図である。FIG. 6 is an explanatory diagram showing a process for forming a SAM film 15. 従来の薄膜有機トランジスタ１０１の断面図である。It is sectional drawing of the conventional thin film organic transistor 101. FIG. 図１４に示すドレイン電極１０４のチャネル側の側面近傍の有機半導体層１０９の結晶配列を示した説明図である。FIG. 15 is an explanatory diagram showing a crystal arrangement of the organic semiconductor layer 109 in the vicinity of the side surface on the channel side of the drain electrode 104 shown in FIG. 14.

符号の説明Explanation of symbols

１ 薄膜有機トランジスタ
２ 基板
３ ソース電極
４ ドレイン電極
５ ゲート絶縁層
６ ゲート電極
７ 平坦化層
８ 有機半導体層
１０ 薄膜有機トランジスタ
１５ ＳＡＭ膜 DESCRIPTION OF SYMBOLS 1 Thin film organic transistor 2 Substrate 3 Source electrode 4 Drain electrode 5 Gate insulating layer 6 Gate electrode 7 Planarization layer 8 Organic semiconductor layer 10 Thin film organic transistor 15 SAM film

Claims (10)

基板と、
当該基板上に形成されたゲート電極と、
当該ゲート電極を覆うように前記基板上に形成されたゲート絶縁層と、
当該ゲート絶縁層上に形成され、互いに離間して配置されたソース電極及びドレイン電極と、
前記ソース電極と前記ドレイン電極との間に形成され、前記ソース電極と前記ドレイン電極との間を埋めて平坦化する平坦化部材と、
当該平坦化部材を覆うように、前記ソース電極の表面及び前記ドレイン電極の表面に形成された有機半導体層と
から構成されていることを特徴とする有機トランジスタ。 A substrate,
A gate electrode formed on the substrate;
A gate insulating layer formed on the substrate so as to cover the gate electrode;
A source electrode and a drain electrode which are formed on the gate insulating layer and are spaced apart from each other;
A planarizing member formed between the source electrode and the drain electrode and planarizing between the source electrode and the drain electrode;
An organic transistor comprising an organic semiconductor layer formed on the surface of the source electrode and the surface of the drain electrode so as to cover the planarizing member. 前記平坦化部材は、有機物からなる樹脂であることを特徴とする請求項１に記載の有機トランジスタ。   The organic transistor according to claim 1, wherein the planarizing member is a resin made of an organic material. 前記平坦化部材は、無機物であって、
前記平坦化部材の表面には、自己組織化膜が形成されていることを特徴とする請求項１に記載の有機トランジスタ。 The planarizing member is an inorganic material,
The organic transistor according to claim 1, wherein a self-organized film is formed on a surface of the planarizing member. 前記ゲート絶縁層を形成する材料の比誘電率が４以上であることを特徴とする請求項１乃至３の何れかに記載の有機トランジスタ。   4. The organic transistor according to claim 1, wherein the material forming the gate insulating layer has a relative dielectric constant of 4 or more. 基板上にゲート電極を形成するゲート電極形成工程と、
当該ゲート電極形成工程で形成された前記ゲート電極を覆うように、前記基板上にゲート絶縁層を形成する絶縁層形成工程と、
当該絶縁層形成工程で形成された前記ゲート絶縁層上に、ソース電極及びドレイン電極を互いに離間して形成するソース・ドレイン電極形成工程と、
当該ソース・ドレイン電極形成工程で形成された前記ソース電極と前記ドレイン電極との間に、前記ソース電極と前記ドレイン電極との間を埋めて平坦化する平坦化部材を形成する平坦化部材形成工程と、
当該平坦化部材形成工程で形成された前記平坦化部材を覆うように、前記ソース電極の表面及び前記ドレイン電極の表面に有機半導体層を形成する有機半導体層形成工程と
から構成されていることを特徴とする有機トランジスタの製造方法。 A gate electrode forming step of forming a gate electrode on the substrate;
An insulating layer forming step of forming a gate insulating layer on the substrate so as to cover the gate electrode formed in the gate electrode forming step;
A source / drain electrode forming step of forming a source electrode and a drain electrode apart from each other on the gate insulating layer formed in the insulating layer forming step;
A flattening member forming step of forming a flattening member between the source electrode and the drain electrode formed in the source / drain electrode forming step so as to fill and flatten the space between the source electrode and the drain electrode. When,
An organic semiconductor layer forming step of forming an organic semiconductor layer on the surface of the source electrode and the surface of the drain electrode so as to cover the planarizing member formed in the planarizing member forming step. A method for producing an organic transistor. 前記平坦化部材は、有機物からなる樹脂であって、
前記平坦化部材形成工程で形成された前記平坦化部材の表面を、酸素プラズマによるアッシング法で平坦化する平坦化工程を備えていることを特徴とする請求項５に記載の有機トランジスタの製造方法。 The planarizing member is an organic resin,
6. The method of manufacturing an organic transistor according to claim 5, further comprising a flattening step of flattening the surface of the flattening member formed in the flattening member forming step by an ashing method using oxygen plasma. . 前記平坦化部材は、有機物からなる樹脂であって、
前記平坦化部材形成工程で形成された前記平坦化部材の表面を、ポリッシング法で平坦化する平坦化工程を備えていることを特徴とする請求項５に記載の有機トランジスタの製造方法。 The planarizing member is an organic resin,
6. The method of manufacturing an organic transistor according to claim 5, further comprising a flattening step of flattening a surface of the flattening member formed in the flattening member forming step by a polishing method. 前記平坦化部材形成工程において、
前記平坦化部材は、インクジェット法によって、前記ソース電極と前記ドレイン電極との間に形成されることを特徴とする請求項５乃至７の何れかに記載の有機トランジスタの製造方法。 In the planarizing member forming step,
The method of manufacturing an organic transistor according to claim 5, wherein the planarizing member is formed between the source electrode and the drain electrode by an ink jet method. 前記平坦化部材形成工程において、
前記平坦化部材は、スピンコート法によって、前記ソース電極と前記ドレイン電極との間に形成されることを特徴とする請求項５乃至７の何れかに記載の有機トランジスタの製造方法。 In the planarizing member forming step,
The method of manufacturing an organic transistor according to claim 5, wherein the planarizing member is formed between the source electrode and the drain electrode by a spin coating method. 前記平坦化部材形成工程において、
前記平坦化部材は、ディップコーティング法によって、前記ソース電極と前記ドレイン電極との間に形成されることを特徴とする請求項５乃至７の何れかに記載の有機トランジスタの製造方法。 In the planarizing member forming step,
8. The method of manufacturing an organic transistor according to claim 5, wherein the planarizing member is formed between the source electrode and the drain electrode by a dip coating method.
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