JP2006202823A - Semiconductor memory device and its manufacturing method - Google Patents
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Abstract
Description
本発明は、カルコゲナイドなどの相変化材料を用いて形成される相変化メモリセルを有する半導体集積回路装置に適用して有効な技術に関するものである。 The present invention relates to a technique effective when applied to a semiconductor integrated circuit device having phase change memory cells formed using a phase change material such as chalcogenide.
携帯電話に代表されるモバイル機器には、ＤＲＡＭ、ＳＲＡＭ、ＦＬＡＳＨメモリなどの半導体メモリが使われている。ＤＲＡＭは大容量であるが、アクセス速度は低速である。一方、ＳＲＡＭは高速であるが、１セル当たり４〜６個と多くのトランジスタが必要なことから高集積化が困難であるため、大容量メモリとしては不向きである。 A semiconductor device such as a DRAM, SRAM, or FLASH memory is used in a mobile device typified by a cellular phone. DRAM has a large capacity, but its access speed is low. On the other hand, although SRAM is high speed, it requires 4 to 6 transistors per cell and it is difficult to achieve high integration, so it is not suitable as a large capacity memory.
また、ＤＲＡＭとＳＲＡＭはデータを保持するために常に通電している必要がある。つまり、揮発性である。一方、ＦＬＡＳＨメモリは不揮発性であるため電気的な記憶保持のための通電が不要であるが、書き換え/消去回数が１０５回程度と有限であることと、書き換えが他のメモリと比較して数桁遅いことが欠点である。このように、それぞれのメモリは利点と欠点を有しており、現状では、その特徴に応じて使い分けられている。 Also, the DRAM and SRAM need to be energized at all times in order to retain data. That is, it is volatile. Meanwhile, FLASH memory is energized for a for electrical storage retention nonvolatile is unnecessary, and it rewrites / erase count is 10 5 times about the finite, rewriting as compared with other memories The disadvantage is that it is several orders of magnitude slower. As described above, each memory has advantages and disadvantages. At present, the memories are selectively used according to the characteristics.
ＤＲＡＭ、ＳＲＡＭ、ＦＬＡＳＨメモリのそれぞれの利点を併せ持つユニバーサルメモリが実現できれば、複数のメモリを1チップに統合することが可能となり、携帯電話や各種モバイル機器の小型高機能化を図ることができる。 If a universal memory having the advantages of DRAM, SRAM, and FLASH memory can be realized, a plurality of memories can be integrated into one chip, and the mobile phone and various mobile devices can be made smaller and more functional.
さらに、全ての半導体メモリを置き換えることが可能になればインパクトは極めて大きい。ユニバーサルメモリに要求されるものとしては次のものが挙げられる。（１）ＤＲＡＭ並みの高集積化(大容量化)、（２）ＳＲＡＭ並みの高速アクセス(書き込み/読み出し)、（３）ＦＬＡＳＨメモリと同様の不揮発性、（４）小型の電池駆動に耐えうる低消費電力、である。 Furthermore, if all the semiconductor memories can be replaced, the impact is extremely large. The following are required for the universal memory. (1) High integration (capacity increase) similar to DRAM, (2) High speed access (write / read) similar to SRAM, (3) Non-volatility similar to FLASH memory, (4) Small battery drive endurance Low power consumption.
ユニバーサルメモリと呼ばれる次世代の不揮発性メモリの中で、現在最も注目されているのは相変化メモリである。相変化メモリは、ＣＤ−ＲＷやＤＶＤ等の光ディスクに使用されているカルコゲナイド材料を使用し、同じように結晶状態と非晶質状態の違いでデータを記憶する。違いは書き込み/読み出し方法にあり、ＣＤ−ＲＷやＤＶＤがレーザーに代表される光の透過や反射を利用するのに対し、相変化メモリでは電流によって発生するジュール熱で書き込み、相変化による抵抗値の違いから値を読み出す。 Among the next generation non-volatile memories called universal memories, the phase change memory is currently attracting the most attention. The phase change memory uses a chalcogenide material used for optical discs such as CD-RW and DVD, and similarly stores data in the difference between the crystalline state and the amorphous state. The difference is in the writing / reading method, while CD-RW and DVD use transmission and reflection of light typified by laser, while phase change memory writes by Joule heat generated by current, and resistance value by phase change Read the value from the difference.
相変化メモリ（半導体記憶装置の略称、以下同様）の動作原理を図３で説明する。カルコゲナイド材料を非晶質化させる場合、カルコゲナイド材料の温度を融点（ガラス転移点Tg）以上に熱してから急冷するようなリセットパルスを印加する。融点は、例えば６００℃である。急冷する時間(ｔ１)は、例えば２ｎｓｅｃである。カルコゲナイド材料を結晶化させる場合、カルコゲナイド材料の温度を結晶化温度以上融点以下に保持するようなセットパルスを印加する。結晶化温度は、例えば４００℃である。結晶化に要する時間(ｔ２)は、例えば５０ｎｓｅｃである。 The operation principle of a phase change memory (abbreviation for semiconductor memory device, the same applies hereinafter) will be described with reference to FIG. When the chalcogenide material is amorphized, a reset pulse is applied so that the temperature of the chalcogenide material is heated to the melting point (glass transition point Tg) or more and then rapidly cooled. The melting point is, for example, 600 ° C. The rapid cooling time (t1) is, for example, 2 nsec. When the chalcogenide material is crystallized, a set pulse is applied so that the temperature of the chalcogenide material is maintained at the crystallization temperature or higher and below the melting point. The crystallization temperature is 400 ° C., for example. The time (t2) required for crystallization is, for example, 50 nsec.
相変化メモリの特長は、カルコゲナイド材料の抵抗値が結晶状態に応じて２〜３桁も変化し、この抵抗値を信号として用いるため、読み出し信号が大きく、センス動作が容易になるため、読み出しが高速であることである。それに加えて、１０１２回の書き換えが可能であるなど、フラッシュメモリーの欠点を補う性能を持っている。また、低電圧・低電力での動作が可能、ロジック回路との混載が容易であるなどの特長が、モバイル機器用として適している。 The feature of the phase change memory is that the resistance value of the chalcogenide material changes by 2 to 3 digits depending on the crystal state, and since this resistance value is used as a signal, the readout signal is large and the sensing operation is facilitated. It is fast. In addition, it has the ability to compensate for the shortcomings of flash memory, such as being able to be rewritten 10 12 times. In addition, features such as operation at low voltage and low power, and easy integration with logic circuits are suitable for mobile devices.
相変化メモリセルの製造工程の一例を、図４から図６の要部断面工程図を用いて簡単に説明する。
まず、図４により説明すると、周知の製造方法により不図示の半導体基板上に選択トランジスタを形成する。選択トランジスタは、例えばＭＯＳトランジスタやバイポーラトランジスタからなる。次いで、周知の製造方法を用いて、例えばシリコン酸化膜からなる層間絶縁膜１１を堆積し、例えばタングステンからなるプラグ１２を層間絶縁膜１１内に形成する。このプラグは、下部の選択トランジスタと上部の相変化材料層を電気的に接続する役割を果たす。次いで、例えばＧｅＳｂＴｅからなるカルコゲナイド材料層１３、例えばタングステンからなる上部電極１４、例えばシリコン酸化膜からなるハードマスク１５を順に堆積すると、図４のようになる。カルコゲナイド材料層１３の膜厚は、信号として読み出す抵抗値の仕様によるが、例えば１００ｎｍ形成すればよい。
An example of the manufacturing process of the phase change memory cell will be briefly described with reference to the cross-sectional process diagrams of the relevant part in FIGS.
First, referring to FIG. 4, a selection transistor is formed on a semiconductor substrate (not shown) by a known manufacturing method. The selection transistor is composed of, for example, a MOS transistor or a bipolar transistor. Next, using a known manufacturing method, an
次いで、図５に示すように、周知のリソグラフィ法及びドライエッチング法により、ハードマスク１５、上部電極１４、カルコゲナイド材料層１３を加工する。
Next, as shown in FIG. 5, the
次いで、層間絶縁膜１６を堆積すると、図６のようになる。次いで、層間絶縁膜１６の上部に上部電極１４と電気的に接続する配線層と、さらにその上部に複数の配線層を形成して相変化メモリが完成する（図示せず）。以上の工程により、相変化メモリセルが略完成する。なお、この種の相変化メモリセルに関連するものとして非特許文献１が、また、カルコゲナイド材料の相変化に関しては非特許文献２が挙げられる。
Next, when an
相変化メモリは、ＣＤ−ＲＷやＤＶＤ等の光ディスクに使用されているカルコゲナイド材料を使用し、同じように結晶状態と非晶質状態の違いでデータを記憶する。しかし、光ディスクと半導体メモリとでは製造方法が異なるため、これまでは顕在化していなかった製造工程中の温度制御が課題となっている。 The phase change memory uses a chalcogenide material used for optical discs such as CD-RW and DVD, and similarly stores data in the difference between the crystalline state and the amorphous state. However, since the manufacturing method is different between the optical disc and the semiconductor memory, temperature control during the manufacturing process, which has not been made obvious until now, has become a problem.
現在光ディスクに用いられている代表的なカルコゲナイド材料としては、ＧｅＳｂＴｅが挙げられる。非晶質のＧｅＳｂＴｅ膜を熱処理すると、１５０℃程度で面心立方構造（Ｆａｃｅ Ｃｅｎｔｅｒｅｄ Ｃｕｂｉｃ：以下、ｆｃｃと略称）に結晶化し、さらに３５０℃以上の高温で最密六方構造（Ｈｅｘａｇｏｎａｌ Ｃｌｏｓｅｄ Ｐａｃｋｉｎｇ：以下、ｈｃｐと略称）に相転移することが知られている。これは、例えば、非特許文献２（Ｊｏｕｒｎａｌ ｏｆ Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ、８７巻、９号、４１３０頁、２０００年５月）に記載されている。つまり、ｆｃｃ結晶は低温安定相であり、ｈｃｐは高温安定相である。 A typical chalcogenide material currently used for optical disks is GeSbTe. When an amorphous GeSbTe film is heat-treated, it crystallizes in a face-centered cubic structure (Face Centered Cubic: hereinafter abbreviated as fcc) at about 150 ° C., and further close-packed hexagonal structure (Hexagonal Closed Packing: below) at a high temperature of 350 ° C. or higher. , Abbreviated as hcp). This is described, for example, in Non-Patent Document 2 (Journal of Applied Physics, Vol. 87, No. 9, page 4130, May 2000). That is, the fcc crystal is a low temperature stable phase, and hcp is a high temperature stable phase.
光ディスクの場合は、耐熱性の低いポリカーボネート基板を用いているため、製造プロセス温度は約１２０℃以下に制限される。このため、ＧｅＳｂＴｅ膜は非晶質で形成される。レーザーによってセットパルスを照射するとｆｃｃで結晶化し、リセットパルスを照射すると非晶質になる。 In the case of an optical disc, since a polycarbonate substrate having low heat resistance is used, the manufacturing process temperature is limited to about 120 ° C. or less. For this reason, the GeSbTe film is formed in an amorphous state. When it is irradiated with a set pulse by a laser, it is crystallized at fcc, and when it is irradiated with a reset pulse, it becomes amorphous.
一方、相変化メモリの場合は、金属配線を形成しなければならないため、必然的に４００℃以上の熱処理工程を経ることになる。この結果、ＧｅＳｂＴｅ膜はｈｃｐ結晶で形成されることになる。リセットパルスを印加すると非晶質になり、セットパルスを印加するとｆｃｃで結晶化する。つまり、ＧｅＳｂＴｅ膜のｈｃｐ結晶は、相変化メモリの製造工程に特有な構造である。 On the other hand, in the case of a phase change memory, since a metal wiring must be formed, a heat treatment step of 400 ° C. or higher is inevitably performed. As a result, the GeSbTe film is formed of hcp crystal. When a reset pulse is applied, it becomes amorphous, and when a set pulse is applied, it is crystallized at fcc. That is, the hcp crystal of the GeSbTe film has a structure peculiar to the manufacturing process of the phase change memory.
本発明者等が相変化メモリを試作した結果、ＧｅＳｂＴｅ膜を４００℃で熱処理すると、ｈｃｐ結晶粒が斜め方向に成長する傾向があることがわかった。ここでは、斜め方向に成長した結晶粒を斜方結晶粒と記述する。斜方結晶粒の断面模式図を図７に示す。 As a result of the trial production of the phase change memory by the present inventors, it has been found that when the GeSbTe film is heat-treated at 400 ° C., the hcp crystal grains tend to grow obliquely. Here, crystal grains grown in an oblique direction are described as rhombic crystal grains. FIG. 7 shows a schematic cross-sectional view of orthorhombic crystal grains.
基板１上に形成したＧｅＳｂＴｅ膜のｈｃｐ結晶粒３が斜め方向に成長すると、特に基板１との界面にボイド４が発生することがわかる。ボイド４は、ＧｅＳｂＴｅ膜の密着性の低下による剥離や、プラグとの接触不良による抵抗のばらつきなどの原因となる。このため、ボイドの発生を抑制する手段が求められていた。
It can be seen that when the
なお、ＧｅＳｂＴｅ膜のｆｃｃ結晶の場合は、このような現象は観察されない。つまり、斜方結晶粒の成長を抑制する必要があるのは、相変化メモリに特有の課題である。 In the case of the fcc crystal of the GeSbTe film, such a phenomenon is not observed. That is, it is a problem specific to the phase change memory that it is necessary to suppress the growth of orthorhombic crystal grains.
したがって、本発明の目的は、上記相変化メモリ特有の課題を解決することを目的とするものであり、信頼性の高い相変化メモリセルを備えた半導体記憶装置及びその製造方法と製造装置とを提供することにある。 Accordingly, an object of the present invention is to solve the above-mentioned problems peculiar to the phase change memory, and a semiconductor memory device including a highly reliable phase change memory cell, and a manufacturing method and a manufacturing apparatus thereof. It is to provide.
上記の課題を解決するための本発明の代表的な手段を以下に説明する。
（１）本発明の半導体記憶装置において相変化メモリセルを形成する第１の手段の特徴は、カルコゲナイド材料層を半導体基板に形成する成膜工程は、カルコゲナイド材料層が非晶質となる条件で行うことである。この成膜工程は、一般にスパッタリング法で行われるが、必ずしもスパッタリング法に限らず非晶質のカルコゲナイド材料層が形成できる成膜方法であれば他の周知の成膜方法、例えばCVD、ゾル・ゲル法などいずれでもよい。
Representative means of the present invention for solving the above problems will be described below.
(1) The first means for forming the phase change memory cell in the semiconductor memory device of the present invention is characterized in that the film forming step for forming the chalcogenide material layer on the semiconductor substrate is performed under the condition that the chalcogenide material layer is amorphous. Is to do. This film forming process is generally performed by a sputtering method. However, the film forming method is not necessarily limited to the sputtering method, and any other known film forming method such as CVD, sol-gel may be used as long as it can form an amorphous chalcogenide material layer. Any method is acceptable.
在来の相変化メモリの製造では、光ディスクの製造とは異なり、カルコゲナイド材料層は結晶状態で形成されていた。まず、その理由について説明する。 In the manufacture of the conventional phase change memory, the chalcogenide material layer is formed in a crystalline state, unlike the manufacture of the optical disk. First, the reason will be described.
先に説明したように、代表的なカルコゲナイド材料であるＧｅＳｂＴｅは、１５０℃程度で熱処理するとｆｃｃに結晶化することが知られている。 As described above, GeSbTe, which is a typical chalcogenide material, is known to crystallize to fcc when heat-treated at about 150 ° C.
スパッタリング法による膜形成の場合、スパッタリングされた粒子は、高いエネルギーを有しているため、エネルギー的に安定な位置を求めて膜表面をある程度動くことができる。このため、スパッタリング法による膜形成中では、後熱処理での結晶化温度である１５０℃より低い基板温度であっても、ＧｅＳｂＴｅ膜は結晶化する。なお、膜形成中に結晶化することを、その場結晶化と呼ぶ。スパッタリング条件にも依存するが、ＧｅＳｂＴｅ膜のその場結晶化温度は１００℃程度と考えてよい。 In the case of film formation by the sputtering method, the sputtered particles have high energy, so that the surface of the film can be moved to some extent in search of an energetically stable position. For this reason, during film formation by sputtering, the GeSbTe film is crystallized even at a substrate temperature lower than 150 ° C., which is the crystallization temperature in the post heat treatment. Note that crystallization during film formation is called in-situ crystallization. Although depending on the sputtering conditions, the in-situ crystallization temperature of the GeSbTe film may be considered to be about 100 ° C.
一般的に、半導体集積回路の製造では、スパッタリング法で薄膜を形成する工程の前に、半導体基板を真空中で加熱することによって基板表面に吸着した水分を除去する工程（プレヒートと呼んでいる）が必要である。一般的なスパッタリング装置では、プレヒート室とスパッタリング室は分かれており、プレヒートを行った後、基板をプレヒート室からスパッタリング室に真空中で搬送する。プレヒートの具体的な条件として、温度は２００〜３００℃程度、時間は３０秒間、を例示できる。相変化メモリにおいては、プラグとカルコゲナイド材料層の間に水分が残留するのを防ぐために行われる。 In general, in the manufacture of a semiconductor integrated circuit, a step of removing moisture adsorbed on the surface of a semiconductor substrate by heating the semiconductor substrate in a vacuum before the step of forming a thin film by sputtering (referred to as preheating). is required. In a general sputtering apparatus, the preheating chamber and the sputtering chamber are separated, and after preheating, the substrate is transferred from the preheating chamber to the sputtering chamber in a vacuum. Specific conditions for preheating include a temperature of about 200 to 300 ° C. and a time of 30 seconds. In the phase change memory, this is performed to prevent moisture from remaining between the plug and the chalcogenide material layer.
プレヒートを行った直後にＧｅＳｂＴｅ膜を形成すると、基板温度は１００℃以上になっているため、ＧｅＳｂＴｅ膜はその場結晶化する。仮に、プレヒートを省略したり、プレヒート後に基板を十分に冷却してからＧｅＳｂＴｅ膜を形成したりしたとしても、スパッタされた粒子の高いエネルギーが基板表面で熱に変換されて基板温度が上昇するため、やはりＧｅＳｂＴｅ膜はその場結晶化する。 If a GeSbTe film is formed immediately after preheating, the substrate temperature is 100 ° C. or higher, and the GeSbTe film is crystallized in situ. Even if preheating is omitted or the GeSbTe film is formed after the substrate is sufficiently cooled after preheating, the high energy of the sputtered particles is converted into heat on the substrate surface and the substrate temperature rises. Again, the GeSbTe film crystallizes in situ.
光ディスクの場合は、基板表面の水分の影響を受けないため、プレヒートを行う必要はない。また、ＧｅＳｂＴｅの膜厚は１０ｎｍ程度であり、相変化メモリで必要な膜厚の１／１０程度と薄いため、スパッタリング中の温度上昇はほとんど問題とならない。つまり、ＧｅＳｂＴｅ膜をスパッタリング法で形成するときにその場結晶化するのは、相変化メモリに特有の現象である。一般に相変化メモリにおけるＧｅＳｂＴｅの膜厚は５０〜２００ｎｍ程度である。 In the case of an optical disc, it is not necessary to perform preheating because it is not affected by moisture on the substrate surface. Further, since the film thickness of GeSbTe is about 10 nm, which is as thin as about 1/10 of the film thickness required for the phase change memory, the temperature rise during sputtering hardly poses a problem. That is, in-situ crystallization when forming the GeSbTe film by sputtering is a phenomenon peculiar to phase change memory. Generally, the film thickness of GeSbTe in the phase change memory is about 50 to 200 nm.
次に、カルコゲナイド材料層がその場結晶化することによる問題点について説明する。
ＧｅＳｂＴｅ膜がスパッタリング法による膜形成中に、その場結晶化した時の断面模式図を図９に示す。基板１上のカルコゲナイド材料層５は、粒子状のｆｃｃ結晶となる。また、Ｘ線回折図形を図１０に示す。ｆｃｃ結晶は特定の配向を示さない無配向であることがわかる。
Next, problems caused by in-situ crystallization of the chalcogenide material layer will be described.
FIG. 9 shows a schematic cross-sectional view when the GeSbTe film is crystallized in situ during film formation by sputtering. The
その場結晶化したＧｅＳｂＴｅ膜を相変化メモリの製造工程に必要な４００℃で熱処理した後の断面模式図を図７に示す。基板１上のカルコゲナイド材料層３は、ｈｃｐ結晶粒が斜め方向に成長し、ボイド４が形成される。また、Ｘ線回折図形を図８に示す。（００５）、（００９）、（００１０）結晶面に起因する回折線が観察されることから、ｈｃｐ結晶は（００ｌ(エル)）面に優先配向していることがわかる。今回測定した範囲内では、このｌ（エル）には５、９、１０が入ることになるが、測定の範囲を広げれば、他の数字で表される結晶面からの回折線が観察されることは言うまでもない。これらの等価な結晶面をまとめて（００１）で代表することにする。
FIG. 7 shows a schematic cross-sectional view of the GeSbTe film crystallized in situ after the heat treatment at 400 ° C. necessary for the manufacturing process of the phase change memory. In the
以上の問題点をまとめる。ＧｅＳｂＴｅが、その場結晶化すると、無配向の粒子状ｆｃｃ結晶粒が形成され、それを４００℃で熱処理すると（００１）配向の斜方ｈｃｐ結晶粒が成長する。斜方結晶粒が成長すると、基板との界面にボイド４が発生し、ＧｅＳｂＴｅ膜の密着性の低下による剥離や、プラグとの接触不良による電気抵抗のばらつきなどの原因となる。
The above problems are summarized. When GeSbTe is crystallized in situ, non-oriented particulate fcc grains are formed, and when it is heat-treated at 400 ° C., (001) -oriented oblique hcp grains grow. When orthorhombic crystal grains grow,
そこで本発明者等は、斜方結晶粒の成長を抑制する手段として、ＧｅＳｂＴｅが非晶質となる条件下で形成すればよいことを見出した。すなわち、基板にＧｅＳｂＴｅを成膜する際に、その場結晶化するのを抑制し、非晶質となる条件下で成膜すればよいことを見出した。 Therefore, the present inventors have found that the GeSbTe may be formed under the condition that it is amorphous as a means for suppressing the growth of orthorhombic crystal grains. That is, it has been found that when GeSbTe is formed on a substrate, in-situ crystallization is suppressed, and the film is formed under conditions that make it amorphous.
基板１に非晶質のＧｅＳｂＴｅ膜２を形成し、相変化メモリの製造工程に必要な４００℃で熱処理した後の断面模式図を図１に示す。基板１上のカルコゲナイド材料層２は、ｈｃｐ結晶粒が基板面と垂直方向に成長し、かつ膜厚方向に連続な柱状構造になる。また、この柱状構造のカルコゲナイド材料層２のＸ線回折図形を図２に示す。先に図８で示した（００１）配向ｈｃｐ結晶と異なり、ｈｃｐ結晶は特定の配向を示さない無配向であることがわかる。
FIG. 1 shows a schematic cross-sectional view after the amorphous GeSbTe film 2 is formed on the
つまり、ＧｅＳｂＴｅ膜２をスパッタリング法で形成する時に、ＧｅＳｂＴｅ膜２が非晶質となる条件で形成すれば、相変化メモリの製造工程に必要な熱処理中（少なくとも４００℃の熱処理を経る）に斜方結晶粒が成長するのを抑制することができる。 In other words, when the GeSbTe film 2 is formed by sputtering, if the GeSbTe film 2 is formed under the condition that the GeSbTe film 2 is amorphous, it is inclined during the heat treatment necessary for the manufacturing process of the phase change memory (at least through a heat treatment at 400 ° C.). It is possible to prevent the crystal grains from growing.
以下、この理由を説明する。
図２と図８のＸ線回折図形の違いは、図２で観察される（０１２）、（０１３）、（０１６）、（１１０）、（０２３）結晶面に起因する回折線が、図８では観察されないことである。つまり、図８のその場結晶化したＧｅＳｂＴｅ膜の場合は、４００℃での熱処理によって結晶粒同士がくっつき合って成長するのと同時に、基板面と水平方向に（００１）結晶面が優先配向する。なお、（００１）結晶面はｈｃｐの最密面であるため、基板面と水平方向に成長しやすいのは理に適う。（００１）結晶面が優先配向すると、他の結晶面、すなわち、（０１２）、（０１３）、（０１６）、（１１０）、（０２３）結晶面などは、基板面に対してある角度をもって成長することになる。例えば、優先配向面である（００１）結晶面と、図２において最も大きいピークを示す（０１３）結晶面とでは、計算上、約５７度の傾きを持つ。このため、（００１）結晶面が優先配向すると、斜方結晶粒が成長すると考えられる。
Hereinafter, the reason will be described.
The difference between the X-ray diffraction patterns of FIG. 2 and FIG. 8 is that the diffraction lines caused by the (012), (013), (016), (110), and (023) crystal planes observed in FIG. Then it is not observed. That is, in the case of the in-situ crystallized GeSbTe film of FIG. 8, the crystal grains adhere to each other and grow by heat treatment at 400 ° C., and at the same time, the (001) crystal plane is preferentially oriented in the horizontal direction with respect to the substrate surface. . Since the (001) crystal plane is an hcp close-packed plane, it is reasonable to grow easily in the horizontal direction with respect to the substrate plane. When the (001) crystal plane is preferentially oriented, other crystal planes, that is, the (012), (013), (016), (110), (023) crystal planes, etc., grow at an angle with respect to the substrate plane. Will do. For example, the (001) crystal plane which is the preferential orientation plane and the (013) crystal plane which shows the largest peak in FIG. For this reason, it is considered that when the (001) crystal plane is preferentially oriented, orthorhombic crystal grains grow.
一方、ＧｅＳｂＴｅを非晶質で形成した後であれば、４００℃の熱処理を施してもｈｃｐ結晶は（００１）結晶面が優先配向せず、無配向となる。つまり、図２に示したように、（００１）結晶面だけではなく、（０１２）、（０１３）、（０１６）、（１１０）、（０２３）などの結晶面も、基板面と水平方向に成長することができる。このため、斜方結晶粒の成長が抑制されて柱状構造が形成されると考えられる。 On the other hand, after the GeSbTe is formed in an amorphous state, even if a heat treatment at 400 ° C. is performed, the (001) crystal plane is not preferentially oriented in the hcp crystal and becomes non-oriented. That is, as shown in FIG. 2, not only the (001) crystal plane but also crystal planes such as (012), (013), (016), (110), and (023) Can grow. For this reason, it is considered that the growth of orthorhombic crystal grains is suppressed and a columnar structure is formed.
ＧｅＳｂＴｅが非晶質となる条件下で形成する具体的な手段としては、プレヒートを行った後に、基板をカルコゲナイド材料層の結晶化温度以下に冷却する工程を追加することが挙げられる。基板の冷却は、プレヒート室で連続して行ってもよいし、スパッタリング装置に備えたクーリング室で行ってもよいし、スパッタリング室に搬送してから行ってもよい。 As a specific means for forming the GeSbTe to be amorphous, a step of cooling the substrate below the crystallization temperature of the chalcogenide material layer after preheating is added. The cooling of the substrate may be performed continuously in the preheating chamber, may be performed in the cooling chamber provided in the sputtering apparatus, or may be performed after being transferred to the sputtering chamber.
また、別の手段として、カルコゲナイド材料層の形成中に、基板をカルコゲナイド材料層の結晶化温度（ガラス転移点Tg）以下に制御することが挙げられる。制御する温度は結晶化温度以下であればよいが、装置構成の簡便さとスループットを考えると、５０℃以上１００℃以下の温度範囲が望ましい。 Another means is to control the substrate below the crystallization temperature (glass transition point Tg) of the chalcogenide material layer during the formation of the chalcogenide material layer. The temperature to be controlled may be equal to or lower than the crystallization temperature, but a temperature range of 50 ° C. or higher and 100 ° C. or lower is desirable in view of simplicity of the apparatus configuration and throughput.
これらの手段を用いることにより、カルコゲナイド材料層は非晶質で形成されるため、相変化メモリの製造に必要な４００℃の熱処理を行っても、ｈｃｐ結晶粒が斜方成長するのを抑制することができる。
（２）本発明の半導体記憶装置において相変化メモリセルを形成する第２の手段の特徴は、非晶質のカルコゲナイド材料層をスパッタリング法によって形成する成膜工程の後に、カルコゲナイド材料層を熱処理して柱状構造のｆｃｃ結晶を形成する熱処理工程を行うことである。
By using these means, the chalcogenide material layer is formed in an amorphous state, so that even if a heat treatment at 400 ° C. necessary for manufacturing the phase change memory is performed, the hcp crystal grains are prevented from growing obliquely. be able to.
(2) A feature of the second means for forming the phase change memory cell in the semiconductor memory device of the present invention is that the chalcogenide material layer is heat-treated after the film forming step for forming the amorphous chalcogenide material layer by sputtering. The heat treatment step for forming the fcc crystal having a columnar structure is performed.
非晶質のＧｅＳｂＴｅ膜を形成した後で、２００℃で３分間の熱処理した後の断面模式図を図１１に示す。基板１上のカルコゲナイド材料層６は、ｆｃｃ結晶粒が基板面と垂直方向に成長し、かつ膜厚方向に連続な柱状構造になる。また、その時のＸ線回折図形を図１２に示す。図１０で示した無配向のｆｃｃ結晶と比較すると、（１１１）結晶面の配向が顕著であることがわかる。（１１１）結晶面はｆｃｃの最密面であるため、基板面と水平方向に成長し易いのは理に適う。
FIG. 11 shows a schematic cross-sectional view after the amorphous GeSbTe film is formed and then heat-treated at 200 ° C. for 3 minutes. The chalcogenide material layer 6 on the
２００℃の熱処理工程によって得られた柱状構造のｆｃｃ結晶を、相変化メモリの製造工程に必要な４００℃で熱処理すると、図１に示した断面模式図と同様になる。つまり、基板１上のカルコゲナイド材料層２は、ｈｃｐ結晶粒が基板面と垂直方向に成長し、かつ膜厚方向に連続な柱状構造である。また、Ｘ線回折図形は図２と同様になる。つまり、ｈｃｐ結晶は特定の配向を示さない無配向である。つまり、ＧｅＳｂＴｅを２００℃程度で熱処理して柱状構造のｆｃｃ結晶を形成すれば、相変化メモリの製造工程に必要な４００℃程度の熱処理中に斜方結晶粒が成長するのを抑制することができる。これは、ｆｃｃ結晶の段階で柱状構造の結晶粒を形成すれば、その柱状構造を維持したままｆｃｃからｈｃｐに相転移するためである。
When the fcc crystal having a columnar structure obtained by the heat treatment process at 200 ° C. is heat-treated at 400 ° C. necessary for the manufacturing process of the phase change memory, the cross-sectional schematic diagram shown in FIG. 1 is obtained. That is, the chalcogenide material layer 2 on the
上記熱処理工程の条件としては、温度は１００℃以上４００℃以下、時間は１０秒間以上１０分間以下、雰囲気はArなどの不活性ガス、もしくは窒素や水素などの非酸化性ガスを例示できる。 Examples of the conditions for the heat treatment step include a temperature of 100 ° C. to 400 ° C., a time of 10 seconds to 10 minutes, and an atmosphere such as an inert gas such as Ar or a non-oxidizing gas such as nitrogen or hydrogen.
以上説明したように、第１の手段または第２の手段を用いることにより、相変化メモリの製造に必要な４００℃の熱処理を行っても、ｈｃｐ結晶粒が斜方成長するのを抑制することができる。具体的には、基板面に対して垂直方向に成長する結晶粒（柱状結晶粒）の割合は、基板面に対して斜め方向に成長する結晶粒（斜方結晶粒）の割合よりも格段に多くなる。 As described above, by using the first means or the second means, the hcp crystal grains are prevented from growing obliquely even when the heat treatment at 400 ° C. necessary for the manufacture of the phase change memory is performed. Can do. Specifically, the ratio of crystal grains (columnar crystal grains) that grow in a direction perpendicular to the substrate surface is much higher than the ratio of crystal grains (rhombic crystal grains) that grow in an oblique direction to the substrate surface. Become more.
以上、第１の手段及び第２の手段の特徴について説明したが、本発明においては、さらに、これらの組み合わせが有効であることは説明するまでもない。 Although the features of the first means and the second means have been described above, it is needless to say that these combinations are effective in the present invention.
すなわち、第１の手段と第２の手段を組み合わせれば、斜方結晶粒の成長をさらに抑制することができる。まず、カルコゲナイド材料層が非晶質となるように形成し、後熱処理によって柱状構造のｆｃｃで結晶化させればよい。この手段を用いれば、柱状結晶粒の割合を、全結晶粒（柱状結晶粒＋斜方結晶粒）に対して少なくとも８０％以上にすることができる。 That is, if the first means and the second means are combined, the growth of orthorhombic crystal grains can be further suppressed. First, the chalcogenide material layer may be formed so as to be amorphous and then crystallized by fcc having a columnar structure by post-heat treatment. If this means is used, the ratio of the columnar crystal grains can be at least 80% or more based on the total crystal grains (columnar crystal grains + rhombic crystal grains).
これに加えて、第１の手段と第２の手段を組み合わせれば、電気的特性の基板面内のばらつきも改善することができる。第１の手段では、非晶質から高温安定相であるｈｃｐまで結晶化が急激に進むため、例えば、基板の中心部と周辺部で柱状結晶粒と斜方結晶粒の比率が異なってしまう場合がある。一方、第１の手段と第２の手段を組み合わせることによって、非晶質から低温安定層であるｆｃｃを介して高温安定相であるｈｃｐを形成すれば、結晶化の進行を基板面内で揃えることができる。この結果、電気抵抗などの基板面内のばらつきを抑制することができる。 In addition to this, if the first means and the second means are combined, it is possible to improve the in-plane variation in electrical characteristics. In the first means, since crystallization rapidly progresses from amorphous to hcp, which is a high-temperature stable phase, for example, the ratio of columnar crystal grains to orthorhombic crystal grains differs between the central portion and the peripheral portion of the substrate. There is. On the other hand, if hcp which is a high temperature stable phase is formed from amorphous through fcc which is a low temperature stable layer by combining the first means and the second means, the progress of crystallization is aligned in the substrate plane. be able to. As a result, variations in the substrate surface such as electrical resistance can be suppressed.
本発明によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下の通りである。
半導体記憶装置の製造工程において、カルコゲナイド膜の結晶粒が斜め方向に成長してボイドが発生するのを抑制できる。その結果、相変化メモリの製造工程に起因した、電気特性の不均一性や信頼性の劣化を抑えることが可能となる。
The effects obtained by typical ones of the inventions disclosed by the present invention will be briefly described as follows.
In the manufacturing process of the semiconductor memory device, it is possible to suppress the generation of voids due to the crystal grains of the chalcogenide film growing in an oblique direction. As a result, it is possible to suppress non-uniformity of electrical characteristics and deterioration of reliability due to the manufacturing process of the phase change memory.
本発明の目的を達成することのできる本発明の代表的な実施の形態を以下に示す。
（１）本発明の半導体記憶装置の製造方法における第１の特徴は、半導体基板上に、結晶相と非晶質相との間で可逆的な相変化を起こすことにより情報を記憶する記憶層としてカルコゲナイド材料層を形成する成膜工程を備える半導体記憶装置の製造方法において、前記カルコゲナイド材料層の成膜工程が、スパッタリング法により前記カルコゲナイド材料層が非晶質となる条件下で形成する成膜工程を含む点にある。
（２）本発明の半導体記憶装置の製造方法における第２の特徴は、半導体基板上に、結晶相と非晶質相との間で可逆的な相変化を起こすことにより情報を記憶する記憶層としてカルコゲナイド材料層を形成する成膜工程を備えるメモリ素子の製造方法において、前記カルコゲナイド材料層を形成する成膜工程は、前記カルコゲナイド材料層が非晶質となる条件下で形成する成膜工程と、前記成膜工程の後に、前記成膜工程により形成されたカルコゲナイド材料層を面心立方晶で結晶化させる熱処理工程とを含む点にある。
（３）本発明の半導体記憶装置の製造方法における第３の特徴は、半導体基板上に、結晶相と非晶質相との間で可逆的な相変化を起こすことにより情報を記憶する記憶層としてカルコゲナイド材料層を形成する成膜工程を備えるメモリ素子の製造方法において、前記カルコゲナイド材料層を形成する成膜工程は、前記カルコゲナイド材料層をスパッタリング法によって非晶質となる条件下で形成する成膜工程と、前記スパッタリング法による成膜工程の後に、前記成膜工程により形成された非晶質のカルコゲナイド材料層を面心立方晶で結晶化させる熱処理工程とを含む点にある。
（４）本発明の半導体製造装置の特徴は、半導体基板上に、結晶相と非晶質相との間で可逆的な相変化を起こすことにより情報を記憶する記憶層としてカルコゲナイド材料層を備えた半導体記憶装置を製造する製造装置であって、半導体基板を真空中で加熱するプレヒート室と、半導体基板を冷却するクーリング室と、カルコゲナイド材料層を形成するスパッタリング室とを具備している点にある。
（５）本発明の半導体記憶装置の特徴は、半導体基板と、前記半導体基板の主面に形成された選択トランジスタと、前記選択トランジスタと電気的に接続され、かつ、結晶相と非晶質相との間で可逆的な相変化を起こすことにより情報を記憶する記憶層を備え、前記記憶層は六方晶かつ柱状構造の結晶粒からなるカルコゲナイド材料層を含む点にある。
A typical embodiment of the present invention capable of achieving the object of the present invention will be described below.
(1) A first feature of the method for manufacturing a semiconductor memory device according to the present invention is that the memory layer stores information on the semiconductor substrate by causing a reversible phase change between the crystalline phase and the amorphous phase. In the manufacturing method of a semiconductor memory device including a film forming process for forming a chalcogenide material layer as the film forming process, the film forming process of the chalcogenide material layer is performed under a condition in which the chalcogenide material layer becomes amorphous by a sputtering method. It is in the point including a process.
(2) A second feature of the method for manufacturing a semiconductor memory device according to the present invention is that the memory layer stores information by causing a reversible phase change between the crystalline phase and the amorphous phase on the semiconductor substrate. In the method of manufacturing a memory element including a film forming process for forming a chalcogenide material layer as the film forming process, the film forming process for forming the chalcogenide material layer includes a film forming process for forming the chalcogenide material layer under a condition where the chalcogenide material layer is amorphous. And a heat treatment step of crystallizing the chalcogenide material layer formed by the film formation step with face-centered cubic crystals after the film formation step.
(3) A third feature of the method for manufacturing a semiconductor memory device according to the present invention is that the memory layer stores information by causing a reversible phase change between the crystalline phase and the amorphous phase on the semiconductor substrate. In the method of manufacturing a memory element including a film forming process for forming a chalcogenide material layer, the film forming process for forming the chalcogenide material layer includes forming the chalcogenide material layer under a condition in which the chalcogenide material layer is made amorphous by a sputtering method. And a heat treatment step of crystallizing the amorphous chalcogenide material layer formed by the film formation step with face-centered cubic crystals after the film formation step by the sputtering method.
(4) A feature of the semiconductor manufacturing apparatus of the present invention is that a chalcogenide material layer is provided on a semiconductor substrate as a storage layer for storing information by causing a reversible phase change between a crystalline phase and an amorphous phase. A manufacturing apparatus for manufacturing a semiconductor memory device, comprising: a preheating chamber for heating a semiconductor substrate in a vacuum; a cooling chamber for cooling the semiconductor substrate; and a sputtering chamber for forming a chalcogenide material layer. is there.
(5) The semiconductor memory device according to the present invention is characterized in that a semiconductor substrate, a selection transistor formed on a main surface of the semiconductor substrate, an electrical connection with the selection transistor, and a crystalline phase and an amorphous phase And a storage layer for storing information by causing a reversible phase change between the storage layer and the storage layer, the storage layer including a chalcogenide material layer made of crystal grains of hexagonal and columnar structures.
以下、本発明の実施例を図面に基づいて詳細に説明する。
＜実施例１＞
本発明の実施例１を図１３と図１４で説明する。この実施例は、カルコゲナイド材料層を非晶質となる条件で形成することによって、斜方結晶粒の成長を抑制するもので、上記本発明の半導体記憶装置において、相変化メモリセルを形成する第１の手段を具体的に示した例である。
Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.
<Example 1>
A first embodiment of the present invention will be described with reference to FIGS. This embodiment suppresses the growth of orthorhombic crystal grains by forming the chalcogenide material layer under the condition that the layer is amorphous. In the semiconductor memory device of the present invention, the phase change memory cell is formed. This is an example specifically showing the first means.
図１３に示すように、始めに、半導体基板１０１を用意して、選択トランジスタとして用いられるＭＯＳトランジスタを作る。そのために、まず半導体基板１０１の表面に、ＭＯＳトランジスタを分離するための素子間分離酸化膜１０２を、周知の選択酸化法や浅溝分離法を用いて形成する。本実施例では、表面を平坦化できる浅溝分離法を用いた。
As shown in FIG. 13, first, a
まず、周知のドライエッチング法を用いて基板に分離溝を形成し、溝側壁や底面のドライエッチング起因損傷を取り除いた後に、周知のＣＶＤ法を用いて酸化膜を堆積し、溝ではない部分にある酸化膜を、これも周知のＣＭＰ法で選択的に研磨し、溝に埋まっている素子間分離酸化膜１０２だけを残した。
First, a separation groove is formed in the substrate using a well-known dry etching method, and after removing damage caused by dry etching on the groove side wall and bottom surface, an oxide film is deposited using a well-known CVD method, and a portion other than the groove is deposited. A certain oxide film was selectively polished by a well-known CMP method to leave only the inter-element
次に、図には描いていないが、高エネルギー不純物打ち込みにより、相異なる２種類の導電型のウェルを形成した。 Next, although not shown in the drawing, wells of two different conductivity types were formed by high energy impurity implantation.
次に、半導体基板の表面を洗浄した後に、ＭＯＳトランジスタのゲート酸化膜１０３を周知の熱酸化法で成長させた。このゲート酸化膜１０３の表面に、多結晶シリコンからなるゲート電極１０４とシリコン窒化膜１０５を堆積した。
Next, after cleaning the surface of the semiconductor substrate, the
続いて、リソグラフィ工程及びドライエッチング工程によりゲートを加工した後、ゲート電極及びレジストをマスクにして不純物を打ち込み、拡散層１０６を形成した。
Subsequently, after the gate was processed by a lithography process and a dry etching process, impurities were implanted using the gate electrode and the resist as a mask to form a
本実施例では、ゲート電極１０４として多結晶ポリシリコンゲートを用いたが、低抵抗ゲートとして、金属／バリアメタル／多結晶シリコンの積層構造であるポリメタルゲートを用いることも可能である。
In this embodiment, a polycrystalline polysilicon gate is used as the
次に、自己整合コンタクト適用のために、シリコン窒化膜１０７をＣＶＤ法により堆積した。
Next, a
次に、表面全体にシリコン酸化膜からなる層間絶縁膜１０８を堆積し、これを周知のＣＭＰ法（ケミカル・メカニカル・ポリッシング法）を用いて、ゲート電極１０４に起因する表面凹凸を平坦化した。
Next, an
続いて、リソグラフィ工程及びドライエッチング工程により、プラグコンタクト孔を開口した。この時、ゲート電極の露出をさけるために、いわゆる自己整合の条件、即ち、シリコン窒化膜に対してシリコン酸化膜が高選択となる条件で層間絶縁膜１０８を加工した。
Subsequently, plug contact holes were opened by a lithography process and a dry etching process. At this time, in order to avoid exposure of the gate electrode, the
なお、プラグコンタクト孔の拡散層１０６に対する目外れ対策として、まず、シリコン窒化膜に対してシリコン酸化膜が高選択となる条件で層間絶縁膜１０８をドライエッチングすることによって拡散層１０６の上面のシリコン窒化膜が残るようにし、続いて、シリコン酸化膜に対してシリコン窒化膜が高選択となる条件でドライエッチングすることによって拡散層１０６の上面のシリコン窒化膜を除去する工程を用いることもできる。
In order to prevent the plug contact hole from diffusing with respect to the
続いて、プラグコンタクト孔内にタングステンを埋め込み、周知のＣＭＰ法によりタングステンプラグ１０９を形成した。
Subsequently, tungsten was embedded in the plug contact hole, and a
次に、膜厚が１００ｎｍのタングステンをスパッタリング法で堆積し、リソグラフィ工程及びドライエッチング工程によりタングステンを加工して第１の配線層１１０を形成した。続いて、表面全体にシリコン酸化膜からなる層間絶縁膜１１１を堆積し、これを周知のＣＭＰ法を用いて、第１の配線層に起因する表面凹凸を平坦化した。
Next, tungsten having a thickness of 100 nm was deposited by a sputtering method, and tungsten was processed by a lithography process and a dry etching process to form the
続いて、リソグラフィ工程及びドライエッチング工程により、プラグコンタクト孔を開口した。続いて，プラグコンタクト孔内にタングステンを埋め込み、周知のＣＭＰ法によりタングステンプラグ１１２を形成した。
Subsequently, plug contact holes were opened by a lithography process and a dry etching process. Subsequently, tungsten was buried in the plug contact hole, and a
次に、膜厚が１００ｎｍのＧｅＳｂＴｅからなるカルコゲナイド材料層１１３をスパッタリング法による成膜工程によって堆積した。この工程については、スパッタリング装置内での具体的な条件について説明しておく。
Next, a
まず、半導体基板表面に吸着した水分を除去するために、真空中２００℃で３０秒間のプレヒートを行った。続いて、半導体基板をスパッタリング装置に備えたクーリング室に搬送し、１００℃以下に冷却した。続いて、半導体基板をスパッタリング室に搬送し、基板温度を１００℃以下に制御しながらＧｅＳｂＴｅ膜をスパッタリング法で形成した。これらの工程により、カルコゲナイド材料層１１３を非晶質で形成することができる。
First, in order to remove moisture adsorbed on the surface of the semiconductor substrate, preheating was performed in vacuum at 200 ° C. for 30 seconds. Subsequently, the semiconductor substrate was transferred to a cooling chamber provided in the sputtering apparatus and cooled to 100 ° C. or lower. Subsequently, the semiconductor substrate was transferred to a sputtering chamber, and a GeSbTe film was formed by a sputtering method while controlling the substrate temperature to 100 ° C. or lower. Through these steps, the
次に図１４に示すように、膜厚が５０ｎｍのタングステンからなる上部電極１１４を周知のスパッタリング法によって堆積した。続いて、周知のＣＶＤ法によってシリコン酸化膜１１５を堆積した。続いて、周知のリソグラフィ工程及びドライエッチング工程により、シリコン酸化膜１１５、上部電極１１４、カルコゲナイド材料層１１３を順に加工した。
Next, as shown in FIG. 14, an
次に、表面全体にシリコン酸化膜からなる層間絶縁膜１１６を堆積し、これを周知のＣＭＰ法を用いて表面凹凸を平坦化した。続いて、リソグラフィ工程及びドライエッチング工程により、プラグコンタクト孔を開口した。続いて、プラグコンタクト孔内にタングステンを埋め込み、周知のＣＭＰ法によりタングステンプラグ１１７を形成した。続いて、膜厚２００ｎｍのアルミニウムを堆積し、配線層として加工して第二の配線層１１８を形成した。勿論、アルミニウムの代わりに抵抗の低い銅を用いることも可能である。
Next, an
以上の工程により、図１４に示した本実施例の相変化メモリセルが略完成する。なお、プラグや配線を形成する工程（例えば上部電極１１４〜第２の配線層１１８）では４００℃以上の熱処理が必要であるため、非晶質で形成したカルコゲナイド材料層１１３は、相変化メモリの製造工程によってｈｃｐに結晶化する。
Through the above steps, the phase change memory cell of this embodiment shown in FIG. 14 is substantially completed. Note that in the step of forming plugs and wirings (for example, the
本実施例１によれば、カルコゲナイド材料層１１３は非晶質で形成される。その結果、相変化メモリの製造に必要な４００℃の熱処理を行っても、ｈｃｐ結晶は図１に示すような柱状構造となるため、斜方結晶粒が成長するのを抑制することができる。
According to the first embodiment, the
上述した例では、カルコゲナイド材料層としてＧｅＳｂＴｅを用いたが、これに限らず、Ｇｅ、Ｓｂ、Ｔｅから選ばれた少なくとも２元素以上を含むカルコゲナイド材料を用いてもよい。また、Ｇｅ、Ｓｂ、Ｔｅから選ばれた少なくとも２元素以上と、例えばZnの如き周期律表の２ｂ族、例えばAgの如き１ｂ族、３ａから例えばTiの如き７ａ族、および例えばCoの如き８族元素から選ばれた少なくとも１元素を含むカルコゲナイド材料を用いてもよい。 In the example described above, GeSbTe is used as the chalcogenide material layer. However, the present invention is not limited to this, and a chalcogenide material containing at least two elements selected from Ge, Sb, and Te may be used. In addition, at least two elements selected from Ge, Sb, and Te, a group 2b of a periodic table such as Zn, a group 1b such as Ag, a group 3a to a group 7a such as Ti, and 8 such as Co, for example. A chalcogenide material containing at least one element selected from group elements may be used.
なお、ＧｅＳｂＴｅ膜の、その場結晶化温度は１００℃程度であるため、非晶質膜を形成するために、スパッタリング法による膜形成中の基板温度を１００℃以下に制御したが、カルコゲナイド材料層を構成する元素の組み合わせが変われば、その場結晶化温度も変わるため、それに応じて適切な基板温度を選択する必要がある。いずれにしても、非晶質のカルコゲナイド材料層を形成するためには基板の温度をガラス転移温度Tgよりも低い温度に保持する必要がある。 Since the in-situ crystallization temperature of the GeSbTe film is about 100 ° C., the substrate temperature during film formation by sputtering is controlled to 100 ° C. or lower in order to form an amorphous film, but the chalcogenide material layer If the combination of the elements constituting s changes, the in-situ crystallization temperature also changes, and it is necessary to select an appropriate substrate temperature accordingly. In any case, in order to form an amorphous chalcogenide material layer, it is necessary to maintain the temperature of the substrate at a temperature lower than the glass transition temperature Tg.
＜実施例２＞
本発明の実施例２を図１３と図１４で説明する。この実施例は、カルコゲナイド材料層を後熱処理して柱状構造のｆｃｃ結晶を形成することによって、斜方結晶粒の成長を抑制した例であり、上記本発明の半導体記憶装置において、相変化メモリセルを形成する第２の手段を具体的に示したものである。
<Example 2>
A second embodiment of the present invention will be described with reference to FIGS. In this embodiment, the chalcogenide material layer is post-heat-treated to form columnar fcc crystals to suppress the growth of orthorhombic crystal grains. In the semiconductor memory device of the present invention, the phase change memory cell The 2nd means to form is concretely shown.
図１３において、タングステンプラグ１１２を形成する工程までは本実施例１と同様であるため、説明は省略する。次に、膜厚が１００ｎｍのＧｅＳｂＴｅからなる非晶質のカルコゲナイド材料層１１３をスパッタリング法によって堆積した。
In FIG. 13, the process up to the step of forming the
続いて、熱処理工程として、Ａｒ中２００℃で３分間の条件で熱処理を行った。この熱処理工程により、ＧｅＳｂＴｅは図１１に示すような柱状構造のｆｃｃ結晶となる。熱処理工程の条件としては、温度は１００℃以上４００℃以下を例示できる。また、雰囲気はＡｒガス中としたが、他の不活性ガス、もしくは窒素や水素などの非酸化性ガスでもよい。 Subsequently, as a heat treatment step, heat treatment was performed in Ar at 200 ° C. for 3 minutes. By this heat treatment step, GeSbTe becomes a fcc crystal having a columnar structure as shown in FIG. As conditions for the heat treatment step, the temperature may be 100 ° C. or higher and 400 ° C. or lower. Further, although the atmosphere is Ar gas, other inert gas or non-oxidizing gas such as nitrogen or hydrogen may be used.
次に膜厚が５０ｎｍのタングステンからなる上部電極１１４を周知のスパッタリング法によって堆積した。続いて、周知のＣＶＤ法によってシリコン酸化膜１１５を堆積した。
Next, an
ここでは、カルコゲナイド材料層を柱状構造のｆｃｃ結晶にするための後熱処理を上部電極の堆積前に行ったが、上部電極の堆積後に後熱処理を行っても同様の効果が得られる。または、上部電極１１４をスパッタリング法で堆積する時の基板温度を、後熱処理に必要な温度に制御するだけでも同様の効果が得られる。
この後の工程は、実施例１と同様であるため、説明は省略する。
Here, the post-heat treatment for forming the chalcogenide material layer into the fcc crystal having the columnar structure is performed before the deposition of the upper electrode. However, the same effect can be obtained by performing the post-heat treatment after the deposition of the upper electrode. Alternatively, the same effect can be obtained only by controlling the substrate temperature when the
Since the subsequent steps are the same as those in the first embodiment, description thereof is omitted.
以上の工程により、図１４に示した本実施例の相変化メモリセルが略完成する。 Through the above steps, the phase change memory cell of this embodiment shown in FIG. 14 is substantially completed.
なお、プラグ１１７や配線１１８を形成する工程では４００℃以上の熱処理が必要であるため、柱状構造のｆｃｃ結晶に形成したカルコゲナイド材料層１１３は、相変化メモリの製造工程によってｈｃｐ結晶に相転移する。
Note that in the process of forming the
本実施例２によれば、後熱処理工程によって、カルコゲナイド材料層１１３は柱状構造のｆｃｃ結晶となる。その結果、相変化メモリの製造に必要な４００℃の熱処理を行っても、ｈｃｐ結晶は図１に示すような柱状構造となるため、斜方結晶粒が成長するのを抑制することができる。
According to the second embodiment, the
上述した例では、カルコゲナイド材料層１１３としてＧｅＳｂＴｅを用いたが、これに限らず、実施例１に記載したように、Ｇｅ、Ｓｂ、Ｔｅから選ばれた少なくとも２元素以上を含むカルコゲナイド材料を用いてもよい。また、Ｇｅ、Ｓｂ、Ｔｅから選ばれた少なくとも２元素以上と、周期律表の２ｂ族、１ｂ族、３ａから７ａ族、および８族元素から選ばれた少なくとも１元素を含むカルコゲナイド材料を用いてもよい。
In the above-described example, GeSbTe is used as the
なお、ＧｅＳｂＴｅ膜の熱処理による結晶化温度は約１５０℃であり、ｆｃｃからｈｃｐへの相転移温度は３５０℃程度であるため、後熱処理工程は２００℃で行ったが、カルコゲナイド材料層を構成する元素の組み合わせが変われば結晶化温度や相転移温度も変わるため、それに応じて適切な後熱処理工程の温度を選択する必要がある。 Since the crystallization temperature of the GeSbTe film by heat treatment is about 150 ° C. and the phase transition temperature from fcc to hcp is about 350 ° C., the post heat treatment step was performed at 200 ° C., but the chalcogenide material layer is formed. If the combination of elements changes, the crystallization temperature and the phase transition temperature also change. Therefore, it is necessary to select an appropriate post-heat treatment step temperature accordingly.
以上、本発明者によってなされた発明を、その実施例に基づき具体的に説明したが、本発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。 As mentioned above, the invention made by the present inventor has been specifically described based on the embodiments thereof. However, the present invention is not limited to the embodiments, and various modifications can be made without departing from the scope of the invention. Needless to say.
また、本実施例１においてカルコゲナイド材料層を非晶質で形成する例と、実施例２においてカルコゲナイド材料層を後熱処理するによって柱状構造のｆｃｃ結晶を形成する例を個別に説明したが、それぞれの実施例は適宜組み合わせることができるものである。具体的には、カルコゲナイド材料層が非晶質となるように形成し、後熱処理によって柱状構造のｆｃｃとなるように結晶化させればよい。 In addition, the example in which the chalcogenide material layer is formed amorphous in Example 1 and the example in which the chalcogenide material layer is post-heat treated in Example 2 to form the fcc crystal having the columnar structure are individually described. The embodiments can be appropriately combined. Specifically, the chalcogenide material layer may be formed to be amorphous and crystallized so as to have a columnar structure fcc by post-heat treatment.
本発明は、カルコゲナイドなどの相変化材料を用いて形成される相変化メモリセルを有する半導体集積回路装置に利用できる。 The present invention is applicable to a semiconductor integrated circuit device having a phase change memory cell formed using a phase change material such as chalcogenide.
１…基板、
２…カルコゲナイド材料層（柱状ｈｃｐ結晶）、
３…カルコゲナイド材料層（斜方ｈｃｐ結晶）、
４…ボイド、
５…カルコゲナイド材料層（粒子状ｆｃｃ結晶）、
６…カルコゲナイド材料層（柱状ｆｃｃ結晶）、
１１…層間絶縁膜、
１２…プラグ、
１３…カルコゲナイド材料層、
１４…上部電極、
１５…ハードマスク、
１６…層間絶縁膜、
１０１…半導体基板、
１０２…素子間分離酸化膜、
１０３…ゲート酸化膜、
１０４…ゲート電極、
１０５…シリコン窒化膜、
１０６…拡散層、
１０７…シリコン窒化膜、
１０８…層間絶縁膜、
１０９…タングステンプラグ、
１１０…第１の配線層、
１１１…層間絶縁膜、
１１２…タングステンプラグ、
１１３…カルコゲナイド材料層、
１１４…上部電極、
１１５…シリコン酸化膜、
１１６…層間絶縁膜、
１１７…タングステンプラグ、
１１８…第２の配線層。
1 ... substrate,
2 ... chalcogenide material layer (columnar hcp crystal),
3 ... chalcogenide material layer (oblique hcp crystal),
4 ... Void,
5 ... chalcogenide material layer (particulate fcc crystal),
6 ... chalcogenide material layer (columnar fcc crystal),
11 ... Interlayer insulating film,
12 ... Plug,
13 ... chalcogenide material layer,
14 ... Upper electrode,
15 ... Hard mask,
16 ... interlayer insulating film,
101 ... Semiconductor substrate,
102: Inter-element isolation oxide film,
103. Gate oxide film,
104: gate electrode,
105 ... silicon nitride film,
106 ... diffusion layer,
107: silicon nitride film,
108 ... interlayer insulating film,
109 ... Tungsten plug,
110 ... first wiring layer,
111 ... interlayer insulating film,
112 ... Tungsten plug,
113 ... chalcogenide material layer,
114 ... upper electrode,
115 ... silicon oxide film,
116 ... interlayer insulating film,
117 ... Tungsten plug,
118: Second wiring layer.
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Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2007119733A1 (en) * | 2006-04-13 | 2007-10-25 | Ulvac, Inc. | Method for fabricating variable resistance element |
| JP2007300091A (en) * | 2006-04-19 | 2007-11-15 | Qimonda Ag | Transition of state of phase change material by annealing |
| WO2009044769A1 (en) * | 2007-10-02 | 2009-04-09 | Ulvac, Inc. | Chalcogenide film and method for producing the same |
| JP2009177115A (en) * | 2008-01-23 | 2009-08-06 | Korea Electronics Telecommun | Phase change memory device and manufacturing method thereof |
| JP2013008948A (en) * | 2011-06-23 | 2013-01-10 | Macronix International Co Ltd | Ge-RICH GST-212 PHASE CHANGE MATERIALS |
| US8709834B2 (en) | 2011-03-03 | 2014-04-29 | Samsung Electronics Co., Ltd. | Methods of fabricating semiconductor device |
| JP2023547355A (en) * | 2020-11-02 | 2023-11-10 | インターナショナル・ビジネス・マシーンズ・コーポレーション | Improved filled confinement cell PCM device |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004296076A (en) * | 2003-03-27 | 2004-10-21 | Samsung Electronics Co Ltd | Phase change memory device selectively operable with nonvolatile memory and volatile memory, and method of operating phase change memory device |
| JP2004363541A (en) * | 2003-05-09 | 2004-12-24 | Mitsubishi Materials Corp | Phase change recording film high in electric resistance, and sputtering target for forming the film |
-
2005
- 2005-01-18 JP JP2005010199A patent/JP2006202823A/en active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004296076A (en) * | 2003-03-27 | 2004-10-21 | Samsung Electronics Co Ltd | Phase change memory device selectively operable with nonvolatile memory and volatile memory, and method of operating phase change memory device |
| JP2004363541A (en) * | 2003-05-09 | 2004-12-24 | Mitsubishi Materials Corp | Phase change recording film high in electric resistance, and sputtering target for forming the film |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2007119733A1 (en) * | 2006-04-13 | 2007-10-25 | Ulvac, Inc. | Method for fabricating variable resistance element |
| JP2007300091A (en) * | 2006-04-19 | 2007-11-15 | Qimonda Ag | Transition of state of phase change material by annealing |
| WO2009044769A1 (en) * | 2007-10-02 | 2009-04-09 | Ulvac, Inc. | Chalcogenide film and method for producing the same |
| JP2009177115A (en) * | 2008-01-23 | 2009-08-06 | Korea Electronics Telecommun | Phase change memory device and manufacturing method thereof |
| US8709834B2 (en) | 2011-03-03 | 2014-04-29 | Samsung Electronics Co., Ltd. | Methods of fabricating semiconductor device |
| JP2013008948A (en) * | 2011-06-23 | 2013-01-10 | Macronix International Co Ltd | Ge-RICH GST-212 PHASE CHANGE MATERIALS |
| JP2023547355A (en) * | 2020-11-02 | 2023-11-10 | インターナショナル・ビジネス・マシーンズ・コーポレーション | Improved filled confinement cell PCM device |
| JP7663303B2 (en) | 2020-11-02 | 2025-04-16 | インターナショナル・ビジネス・マシーンズ・コーポレーション | Improved filled confined cell PCM device |
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