JP2006012159A - 半導体装置およびｉｃカード - Google Patents

Abstract

【課題】 半導体装置に記憶された情報のセキュリティ性を向上させる。
【解決手段】 半導体チップ３の集積回路に駆動電圧を供給する電源電圧供給用の配線５Ａ，５Ｂを、半導体チップ３の主面を覆うように配置し、半導体チップ３に記憶された情報を解析するために配線５Ａ，５Ｂを除去してしまうと集積回路が動作せず、情報解析ができないような構成とした。また、配線５Ａ，５Ｂの加工を検出する加工検出回路を設ける。加工検出回路が配線５Ａ，５Ｂの加工を検出すると、集積回路にリセットをかけるように構成する。これにより、半導体装置に記憶された情報のセキュリティ性を向上させることができる。
【選択図】 図４

Description

本発明は、半導体装置およびＩＣ（Integrated Circuit）カード技術に関し、特に、半導体装置に記憶された情報のセキュリティ技術に適用して有効な技術に関するものである。

本発明者らが検討したＩＣカードは、内蔵したＣＰＵ（Central Processing Unit）の機能によりメモリのリード／ライトが管理され、暗号処理をカード自身に持たせた高いセキュリティ機能を持ち、記憶容量が磁気カードに比べて３０〜１００倍大きいという特徴があることから、例えば金融、流通、医療、交通、運輸または教育等における情報記憶媒体として期待されている。一般的なＩＣカードの構造は、名刺サイズほどのプラスチックの薄板の一部に凹部を形成し、その凹部内に、パッケージングされた半導体チップを埋め込むことで構成されている。その半導体チップの最上層には、半導体チップの主面を全体的に覆うように絶縁材料からなる表面保護膜が形成されている。また、半導体チップの主面上に配置されたバスラインやコントロールライン等のような配線は、その上層に配置された多層配線によって覆われている。

なお、半導体装置の情報のセキュリティ性を向上させる技術としては、例えば特開平１１−１４５４０１号公報（特許文献１）に記載があり、シリコン基板に形成された素子の上層に、その素子を覆うように導体層を設ける構造が開示されている。
特開平１１−１４５４０１号公報

ところが、上記ＩＣカードのセキュリティ技術においては、以下の課題があることを本発明者らは見出した。

すなわち、上記シールド層を薬品によって全部除去した後、半導体装置を動作させた状態で、バスラインや信号ラインに解析用の針を直接当てることにより、半導体装置の情報を解析できる場合があるという問題がある。また、バスラインや信号ラインを多層配線技術を用いて覆っているものの、モジュール等の入力口部では電源配線のレイアウトの都合上覆いきれない隙間が生じてしまう。その隙間を通じて解析用の針を当てることにより、半導体装置の情報を解析できる場合があるという問題がある。

そこで、本発明の目的は、半導体装置に記憶された情報のセキュリティ性を向上させることのできる技術を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。

すなわち、本発明は、半導体チップの上層に配置された所定の配線を除去または切断すると、前記半導体チップに記憶された情報を解析することが不可能となるようにしたものである。

また、本発明は、半導体チップの上層に配置された所定の配線の加工を検出する加工検出回路を設けるものである。

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。

すなわち、半導体装置に記憶された情報のセキュリティ性を向上させることが可能となる。

以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。

また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。

さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。

同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。

また、本実施の形態を説明するための全図において同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する。

また、本実施の形態で用いる図面においては、平面図であっても図面を見易くするためにハッチングを付す場合もある。

また、本実施の形態においては、電界効果トランジスタを代表するＭＩＳ・ＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）をＭＩＳと略し、ｐチャネル型のＭＩＳ・ＦＥＴをｐＭＩＳと略し、ｎチャネル型のＭＩＳ・ＦＥＴをｎＭＩＳと略す。

以下、本発明の実施の形態を図面に基づいて詳細に説明する。

（実施の形態１）
図１は、本実施の形態１のＩＣカード（半導体装置）の全体平面図を示している。また、図２は、図１のＸ１−Ｘ１線の断面図を示している。

このＩＣカード１は、例えば電子マネー、クレジットカード、携帯電話、有料衛星放送受信機、身分証明書、免許書、保険証、電子カルテ、電子乗車券等、金融、流通、医療、交通、運輸または教育等における各種の情報記憶媒体として使用されている。ＩＣカード１のカード本体１Ｓは、例えば平面長方形状のプラスチックの薄板からなる。カード本体１Ｓの縦横寸法は、例えば８５．４７〜８５．７２×５３．９２×５４．０３ｃｍ程度、厚さは、例えば０．６８〜１．８４ｍｍ程度である。

このカード本体１Ｓの主面側の一部には、平面略矩形状の情報格納領域ＩＭＡが設けられている。この情報格納領域ＩＭＡにおいてカード本体１Ｓには溝２が掘られており、その溝２内に、半導体チップ（以下、単にチップという）３を内包するパッケージ４が埋め込まれるようにして収容されている。情報格納領域ＩＭＡの縦横寸法は、例えば１１．４×１２．６ｃｍ程度である。

チップ３は、その主面（デバイス形成面）を溝２の底に向け、かつ、その裏面をパッケージ基板４ａに接合させた状態でパッケージ基板４ａ上に実装されている。図１８に示すように、チップ３の主面には、例えばメモリ回路３ａおよびその動作を制御するＣＰＵ（Central Processing Unit）等のような論理回路群３ｂで構成される集積回路が形成されている。メモリ回路３ａは、例えばＥＥＰＲＯＭ（Electric Erasable Programmable Read Only Memory）、フラッシュメモリ、マスクＲＯＭ等のような不揮発性記憶素子及び／又はRAM(Random Access Memory)のようなメモリ素子（第１の素子）群で構成されている。このチップ３に形成された集積回路の電極は、チップ３の主面に設けられたボンディングパッド等のような外部端子ＢＰによって引き出されている。このボンディングパッドは、例えば金（Ａｕ）等からなるボンディングワイヤ４ｂを通じてパッケージ基板４ａの主面のランドと電気的に接続されている。このようなチップ３およびボンディングワイヤ４ｂは、例えばエポキシ系樹脂等からなる封止樹脂４ｃによって封止されている。上記パッケージ基板４ａの裏面、すなわち、チップ３の実装面とは反対側の面は、ＩＣカード１の表面側に面している。パッケージ基板４ａの裏面には、パッケージ基板４ａの主面の電極と電気的に接続された複数の電極が設けられており、これを通じて外部からチップ３に対してデータの授受が行えるようになっている。

ただし、チップ３の実装方式は、図２に示したものに限定されるものではなく、例えば図３に示すようなフェイスダウンボンディング方式を採用しても良い。すなわち、外部端子ＢＰ上にバンプ電極４ｄが形成され、かつ、チップ３の主面（デバイス形成面）をパッケージ基板４ａに向けた状態で、チップ３の主面に形成されたバンプ電極４ｄを介してチップ３をパッケージ基板４ａ上に実装する方式を採用しても良い。チップ３の集積回路は、外部端子ＢＰおよびバンプ電極４ｄを通じてパッケージ基板４ａの配線と電気的に接続されている。

次に、図４は、図２または図３のチップ３の主面側の最上の配線層の平面図を示している。チップ３を構成する半導体基板（以下、単に基板という）３Ｓは、例えば平面四角形状のｐ型のシリコン（Ｓｉ）単結晶の小片からなる。本実施の形態１においては、図４に示すように、チップ３の外周近傍には、上記ボンディングパッドＢＰＡ〜ＢＰＦが配置されている。このうち、ボンディングパッドＢＰＡ，ＢＰＢは、それぞれ上記電源電圧用の配線５Ａ，５Ｂと一体的にパターニングされて電気的に接続されている。また、ボンディングパッドＢＰＣは、例えばクロック信号を入力するための端子である。また、ボンディングパッドＢＰＤは、例えば所定の制御信号を入力するための端子である。さらに、ボンディングパッドＢＰＥ，ＢＰＦは、例えば入出力信号を授受するための端子である。

電源電圧用の配線５Ａ，５Ｂは、チップ３の主面を覆うように配置されている。すなわち、電源電圧用の配線５Ａ，５Ｂは、集積回路（メモリ回路３ａおよび論理回路群３ｂ）を覆うように配置されている。電源電圧用の配線５Ａは、チップ３に形成された集積回路に対して低電位側の電源電圧（ＧＮＤ、例えば０Ｖ）を供給するための配線である。また、電源電圧用の配線５Ｂは、チップ３に形成された集積回路に対して高電位側の電源電圧（ＶCC、例えば１．８Ｖ、３．０Ｖ、５．０Ｖ）を供給するための配線である。電源電圧用の配線５Ａ，５Ｂは、同一の配線層において各々の歯が噛み合うように平面的に櫛歯状に形成されている。この互いに隣接する電源電圧用の配線５Ａ，５Ｂの隣接間隔は、可能な限り狭くなるように配置されている。すなわち、チップ３の主面の素子は、電源電圧用の配線５Ａ、５Ｂによって隙間無く覆われている。このため、チップ３の情報を解析すべく、電源電圧用の配線５Ａ，５Ｂの下層の信号配線等に針当てを試みても、電源電圧用の配線５Ａ，５Ｂに邪魔されて針当てができない。また、電源電圧用の配線５Ａ，５Ｂの下層の信号配線や素子を外部から観察することは、電源電圧用の配線５Ａ，５Ｂに遮られて極めて難しくなっている。すなわち、電源電圧用の配線５Ａ，５Ｂは、情報を保護するためのシールドとしての機能を有している。このため、本実施の形態１のような構造において、チップ３の情報を解析する場合は、電源電圧用の配線５Ａ，５Ｂを除去しなければならないが、電源電圧用の配線５Ａ，５Ｂは、チップ３の集積回路に対して動作電圧を供給する配線なので、これを除去してしまうと集積回路に対して電源電圧が供給されなくなる結果、集積回路が動作せず、チップ３に記憶された情報を解析することが不可能になっている。したがって、ＩＣカード１の情報のセキュリティ性を向上させることが可能となっている。

図５は、図４のチップ３の主面における素子領域の要部平面図を例示している。図６は、図５のＸ２−Ｘ２線の断面図を示している。基板３Ｓの主面において、分離領域にはフィールド絶縁膜６が形成されている。フィールド絶縁膜６は、例えば選択酸化（ＬＯＣＯＳ：Local Oxidization of Silicon）法で形成された酸化シリコン（ＳｉＯ_２等）からなる。フィールド絶縁膜６に代えて、溝型の分離部（ＳＧＩ；Shallow Groove Isolation）を形成しても良い。この溝型の分離部は、基板３Ｓの主面に形成された溝内に酸化シリコン膜等のような絶縁膜を埋め込むことで形成されている。このようなフィールド絶縁膜６や溝型の分離部に取り囲まれた領域に活性領域が形成されている。

また、基板３Ｓの主面から所定の深さにわたってｎウエルおよびｐウエルＰＷＬが形成されている。このｎウエルには、例えばリン（Ｐ）またはヒ素（Ａｓ）が含有され、ｐウエルＰＷＬには、例えばホウ素（Ｂ）または二フッ化ホウ素（ＢＦ_２）が含有されている。ｎウエルの領域内においてフィールド絶縁膜６に囲まれた活性領域には、ｐＭＩＳ（第２の素子）Ｑｐおよびウエル給電領域ＮＷＰが配置されている。ｐＭＩＳＱｐとウエル給電領域ＮＷＰとはフィールド絶縁膜６を介して分離されている。

ｐＭＩＳＱｐは、ソース用のｐ型の半導体領域７ａと、ドレイン用のｐ型の半導体領域７ｂと、ゲート絶縁膜８と、ゲート電極９とを有している。ｐ型の半導体領域７ａ，７ｂには、例えばホウ素（Ｂ）が含有されている。ゲート絶縁膜８は、例えば酸化シリコンからなる。ただし、ゲート絶縁膜８の材料は、これに限定されるものではなく種々変更可能であり、例えばゲート絶縁膜８を酸窒化シリコン膜（ＳｉＯＮ）としても良い。すなわち、ゲート絶縁膜８と基板３Ｓとの界面に窒素を偏析させる構造としても良い。酸窒化シリコン膜は、酸化シリコン膜に比べて膜中における界面準位の発生を抑制したり、電子トラップを低減したりする効果が高いので、ゲート絶縁膜８のホットキャリア耐性を向上でき、絶縁耐性を向上させることができる。また、酸窒化シリコン膜は、酸化シリコン膜に比べて不純物が貫通し難いので、酸窒化シリコン膜を用いることにより、ゲート電極材料中の不純物が基板３Ｓ側に拡散することに起因するしきい値電圧の変動を抑制することができる。酸窒化シリコン膜を形成するには、例えば基板３ＳをＮＯ、ＮＯ_２またはＮＨ_３といった含窒素ガス雰囲気中で熱処理すれば良い。また、基板３Ｓの表面に酸化シリコンからなるゲート絶縁膜８を形成した後、基板３Ｓを上記した含窒素ガス雰囲気中で熱処理し、ゲート絶縁膜８と基板３Ｓとの界面に窒素を偏析させることによっても、上記と同様の効果を得ることができる。上記ゲート電極９は、例えば低抵抗多結晶シリコンからなる。ただし、これに限定されるものではなく種々変更可能であり、例えば低抵抗多結晶シリコン膜上にコバルトシリサイド（ＣｏＳｉｘ）等のようなシリサイド層を設けた、いわゆるポリサイドゲート電極構造や低抵抗多結晶シリコン膜上に窒化タングステン（ＷＮ）等のようなバリアメタル層を介してタングステン等のようなメタル膜を設けた、いわゆるポリメタルゲート電極構造としても良い。なお、上記ウエル給電領域ＮＷＰは、ｎウエルに対してバックバイアス電圧を印加するための給電領域であり、ｎウエルの上部に、例えばリンまたはヒ素がｎウエルよりも高濃度に含有されることで形成されている。

また、ｐウエルＰＷＬの領域内においてフィールド絶縁膜６に囲まれた活性領域には、ｎＭＩＳ（第２の素子）Ｑｎおよびウエル給電領域ＰＷＰが配置されている。ｎＭＩＳＱｎとウエル給電領域ＰＷＰとはフィールド絶縁膜６を介して分離されている。

ｎＭＩＳＱｎは、ソース用のｎ型の半導体領域１０ａと、ドレイン用のｎ型の半導体領域１０ｂと、ゲート絶縁膜８と、ゲート電極９とを有している。ｎ型の半導体領域１０ａ，１０ｂには、例えばリンまたはヒ素が含有されている。ｎＭＩＳＱｎのゲート絶縁膜８およびゲート電極９の構造は、ｐＭＩＳＱｐで説明したのと同じなので説明を省略する。上記ｐＭＩＳＱｐのゲート電極９とｎＭＩＳＱｎのゲート電極９とは一体的にパターニングされて電気的に接続されている。このゲート電極９は、ｐＭＩＳＱｐおよびｎＭＩＳＱｎで構成されるＣＭＩＳインバータ回路の入力となっている。なお、上記ウエル給電領域ＰＷＰは、ｐウエルＰＷＬに対してバックバイアス電圧を印加するための給電領域であり、ｐウエルＰＷＬの上部に、例えばホウ素または二フッ化ホウ素がｐウエルＰＷＬよりも高濃度に含有されることで形成されている。

ｐＭＩＳＱｐおよび/又はｎＭＩＳＱｎにより集積回路（メモリ回路３ａおよび論理回路群３ｂ）が構成される。

このような基板３Ｓの主面上には、例えば酸化シリコン膜からなる層間絶縁膜１１ａが堆積されている。この層間絶縁膜１１ａ上には、例えばアルミニウム（Ａｌ）またはアルミニウム合金等のような金属膜からなる第１層配線１２ａ〜１２ｆが形成されている。第１層配線１２ａは、コンタクトホールＣＮＴ内のプラグを通じてゲート電極９と電気的に接続されている。第１層配線１２ｂは、コンタクトホールＣＮＴ内のプラグＰＬ１を通じてｐＭＩＳＱｐおよびｎＭＩＳＱｎのドレイン用のｐ型の半導体領域７ｂおよびｎ型の半導体領域１０ｂと電気的に接続されている。すなわち、第１層配線１２ｂは、ＣＭＩＳインバータ回路の出力となっている。第１層配線１２ｃは、コンタクトホールＣＮＴ内のプラグを通じてｐＭＩＳＱｐのｐ型の半導体領域７ａと電気的に接続されている。第１層配線１２ｄは、コンタクトホールＣＮＴ内のプラグを通じてウエル給電領域ＮＷＰと電気的に接続されている。第１層配線１２ｅは、コンタクトホールＣＮＴ内のプラグＰＬ１を通じてｎＭＩＳＱｎのｎ型の半導体領域１０ａと電気的に接続されている。第１層配線１２ｆは、コンタクトホールＣＮＴ内のプラグＰＬ１を通じてウエル給電領域ＰＷＰと電気的に接続されている。なお、プラグＰＬ１は、例えばアルミニウム、アルミニウム合金またはタングステン等のような金属膜からなる。

また、層間絶縁膜１１ａ上には、例えば酸化シリコン膜からなる層間絶縁膜１１ｂが堆積されており、これによって第１層配線１２ａ〜１２ｆが被覆されている。層間絶縁膜１１ｂ上には、例えばアルミニウムまたはアルミニウム合金等のような金属膜からなる第２層配線１３ａ〜１３ｄが形成されている。第２層配線１３ａは、層間絶縁膜１１ｂに穿孔されたスルーホールＴＨ１内のプラグＰＬ２を通じて第１層配線１２ｅと電気的に接続されている。第２層配線１３ｂは、層間絶縁膜１１ｂに穿孔されたスルーホールＴＨ１内のプラグＰＬ２を通じて第１層配線１２ｂと電気的に接続されている。第２層配線１３ｃは、層間絶縁膜１１ｂに穿孔されたスルーホールＴＨ１内のプラグＰＬ２を通じて第１層配線１２ｆと電気的に接続されている。

また、層間絶縁膜１１ｂ上には、例えば酸化シリコン膜からなる層間絶縁膜１１ｃが堆積されており、これによって第２層配線１３ａ〜１３ｄが被覆されている。層間絶縁膜１１ｃ上には、例えばアルミニウムまたはアルミニウム合金等のような金属膜からなる第３層配線１４が形成されている。この第３層配線１４によって上記した電源電圧用の配線５Ａ，５Ｂが形成されている。図６では、低電位側の電源電圧用の配線５Ｂが例示されている。この第３層配線１４は、スルーホールＴＨ２内のプラグＰＬ３を通じて第２層配線１３ａ，１３ｃと電気的に接続されている。すなわち、低電位側の電源電圧用の配線５Ａは、ｎＭＩＳＱｎのソース用のｎ型の半導体領域１０ａおよび給電領域ＰＷＰと電気的に接続されている。また、高電位側の電源電圧用の配線５Ｂは、ｐＭＩＳＱｐのソース用のｐ型の半導体領域７ａおよび給電領域ＮＷＰと電気的に接続されている。さらに、層間絶縁膜１１ｃ上には、表面保護膜１５が堆積されている。ここでは、表面保護膜１５が、例えばプラズマＣＶＤ（Chemical Vapor Deposition）法で形成された窒化シリコン膜からなる絶縁膜１５ａ上に、例えばポリイミド系樹脂からなる絶縁膜１５ｂを堆積することで構成されている。なお、電源電圧用の配線５Ａ，５Ｂは、その下部近傍のＭＩＳ・ＦＥＴ、ウエル領域に電源電圧を供給するように構成しても良い。この場合、電源電圧用の配線５Ａ，５Ｂの一部が切断または除去されると、除去された部分およびボンディングパッドＢＰＡ，ＢＰＢと電気的に接続されなくなった配線５Ａ，５Ｂの部分の下部近傍の集積回路３ａ，３ｂに電源電圧が供給されず、集積回路が動作しなくなり、チップ３に記憶された情報を解析することが不可能となる。

（実施の形態２）
図７は、本発明の他の実施の形態であるＩＣカードを構成するチップ３の変形例の平面図を示している。

本実施の形態２においては、図７に示すように、電源電圧用の配線５Ａ，５Ｂの平面形状が略梯子形状となっている。すなわち、電源電圧用の配線５Ａ，５Ｂは、それぞれ図７の上下方向に互いに平行に延びる２本の配線部と、これに対して交差する方向に延び、図７の上下方向に沿って所定の間隔を隔てて配置された複数本の配線部とが、それらの交点で接続されることで構成されている。

ただし、本実施の形態２においては、電源電圧用の配線５Ａ，５Ｂが、層間絶縁膜を介して、互いに異なる配線層に形成されている。ここでは、低電位側の電源電圧用の配線５Ａの上層に、高電位側の電源電圧用の配線５Ｂが配置されている場合が例示されている。また、電源電圧用の配線５Ａの隙間に、電源電圧用の配線５Ｂの一部が配置されるように、配線５Ａ，５Ｂの平面的な位置がずれて配置されている。すなわち、本実施の形態２においても、チップ３の主面の素子が、電源電圧用の配線５Ａ、５Ｂによって隙間無く覆われている。このため、チップ３の情報を解析すべく、電源電圧用の配線５Ａ，５Ｂの下層の信号配線等に針当てを試みても、電源電圧用の配線５Ａ，５Ｂに邪魔されて針当てができない。また、電源電圧用の配線５Ａ，５Ｂの下層の信号配線や素子を外部から観察することは、電源電圧用の配線５Ａ，５Ｂに遮られて極めて難しくなっている。このため、本実施の形態２においても、チップ３の情報を解析する場合は、電源電圧用の配線５Ａ，５Ｂを除去しなければならないが、そのようにすれば前記実施の形態１で説明したのと同様の理由により、集積回路が動作せず、チップ３に記憶された情報を解析することができないようになっている。したがって、ＩＣカード１の情報のセキュリティ性を向上させることが可能となっている。

（実施の形態３）
図８は、本発明の他の実施の形態であるＩＣカードを構成するチップ３の変形例の平面図を示している。

本実施の形態３においては、図８に示すように、電源電圧用の配線５Ａ，５Ｂの平面形状が格子形状となっている。すなわち、電源電圧用の配線５Ａ，５Ｂは、それぞれ図８の上下方向に互いに平行に延びる複数本の配線部と、これに対して交差する方向に延びる複数本の配線部とが、それらの交点で接続されることで構成されている。

本実施の形態３においても、電源電圧用の配線５Ａ，５Ｂが、互いに異なる配線層に形成されている。ここでも、低電位側の電源電圧用の配線５Ａの上層に、高電位側の電源電圧用の配線５Ｂが配置されている場合が例示されている。また、本実施の形態３においても、電源電圧用の配線５Ａの隙間に、電源電圧用の配線５Ｂの一部が配置されるように、配線５Ａ，５Ｂの平面的な位置がずれて配置されている。これにより、本実施の形態３においても、前記実施の形態１，２で得られた効果と同様の効果を得ることが可能となる。

（実施の形態４）
図９は、本発明の他の実施の形態であるＩＣカードを構成するチップ３の変形例の平面図を示している。また、図１０は、図９のＸ３−Ｘ３線の断面図を示している。

本実施の形態４においては、図９に示すように、低電位側の電源電圧用の配線５Ａがベタ配線となっている。すなわち、電源電圧用の配線５Ａは、チップ３の主面の大半を覆うように平面四角形状に形成されている。もちろん高電位側の電源電圧用の配線５Ｂをベタ配線としても良い。ここでは、高電位側の電源電圧用の配線５Ｂは、低電位側の電源電圧用の配線５Ａの下層の配線層に設けられている。高電位側の電源電圧用の配線５Ｂは、低電位側の電源電圧用の配線５Ａを下層に引き落とすスルーホールＴＨ３を配置する関係上、ベタ配線とはされず、通常の帯状の配線または幅広の配線とされている。

このような本実施の形態４においても、前記実施の形態１，２と同様の効果を得ることが可能となる。

（実施の形態５）
図１１は、本発明の他の実施の形態であるＩＣカードを構成するチップ３の一例の平面図を示している。チップ３の主面には、複数の回路ブロック１６Ａ〜１６Ｄが配置されている。回路ブロック１６Ａには、例えばＤＲＡＭ（Dynamic Random Access Memory）、ＳＲＡＭ（Static Random Access Memory）またはＦＲＡＭ（Ferroelectric Random Access Memory）等のようなＲＡＭ（Random Access Memory）が形成されている。回路ブロック１６Ｂには、例えばＥＥＰＲＯＭ（Electric Erasable Programmable Read Only Memory）が形成されている。この回路ブロック１６Ｂには、上記金融、流通、医療、交通、運輸または教育等における各種の情報が記憶されている。回路ブロック１６Ｃには、例えばＣＰＵ（Central Processing Unit）が形成されている。この回路ブロック１６Ｃによってチップ３内の集積回路の動作が制御されている。回路ブロック１６Ｄには、例えばＲＯＭ（Read Only Memory）が形成されている。この回路ブロック１６Ｄには集積回路の動作に必要なプログラム等のような情報が記憶されている。このような各回路ブロック１６Ａ〜１６Ｄの隣接間には、配線領域１７が配置されている。この配線領域１７には、バス配線１８ａ、１８ｂや制御信号配線１８ｃ〜１８ｅのような信号配線が配置されている。バス配線１８ａ、１８ｂは、ほぼ等間隔に並んで隣接配置された複数本の信号配線の一群で構成される配線である。

本実施の形態５においては、この配線領域１７の破線で示す領域ＬＡを部分的に覆うように前記した電源電圧用の配線５Ａ，５Ｂが配置されている。すなわち、バス配線１８ａ，１８ｂや制御信号配線１８ｃ〜１８ｅのような情報の解析に使用される信号配線を覆うように部分的に電源電圧用の配線５Ａ，５Ｂが配置されている。

このような本実施の形態５においても、前記実施の形態１〜４と同様に、情報解析に際しては、電源電圧用の配線５Ａ，５Ｂを除去しなければならないが、そのようにすると上記した理由により、集積回路が動作せず、チップ３に記憶された情報を解析することができない。したがって、ＩＣカード１の情報のセキュリティ性を向上させることが可能となっている。

また、本実施の形態５においては、シールドとして機能する電源電圧用の配線５Ａ，５Ｂを部分的に配置すれば良く、それ以外の領域を、他の回路ブロック１６Ａ〜１６Ｄ用の電源電圧用の配線領域または信号配線領域として使用することができる。したがって、シールドとして機能する電源電圧用の配線５Ａ，５Ｂを配置しても、チップ３の全体的な配線の引き回しの自由度を確保できる。

（実施の形態６）
図１２は、本発明の他の実施の形態であるＩＣカードを構成するチップ３の一例の平面図を示している。チップ３の主面には、複数の回路セル１９が図１２の上下左右方向に規則的に隙間無く並んで配置されている。この回路セル１９には、複数の素子が配置されている。

ところで、前記実施の形態１〜５においては、シールドとして機能する電源電圧用の配線５Ａ，５Ｂの全体が除去されることを想定してチップ３の情報を保護する技術について説明したが、この他の方法として、例えばＦＩＢ（Focused Ion Beam）等のようなエネルギービームを用いて電源電圧用の配線５Ａ，５Ｂを部分的に除去し、情報解析を行うことも考えられる。そこで、本実施の形態６においては、そのような部分的な加工による情報解析防止のための対策として、例えばチップ３の主面に複数の加工検出回路２０が配置されている。

この加工検出回路２０は、前記実施の形態１〜５に記載の電源電圧用の配線５Ａ，５Ｂまたはチップ３に形成された特定の配線を加工（完全に切断または一部を切断）すると、それを検知してチップ３の集積回路にリセットをかけて集積回路が動作できないようにすることで、情報解析を阻止する機能を有している。このような加工検出回路２０を配置することにより、ＩＣカード１の情報解析を阻止することができるので、セキュリティ性を向上させることが可能となる。

また、本実施の形態６においては、この加工検出回路２０をチップ３の主面内に不規則に複数分散して配置している。これにより、チップ３内における加工検出回路２０の配置位置の特定を難しくさせることができる。すなわち、このようなチップ３に対して情報解析を行う場合、上記加工検出回路２０を破壊した後、上記シールドとして機能する配線等を除去し、チップ３内の情報を解析することが考えられるので、加工検出回路２０を不規則に複数分散して配置すれば、加工検出回路２０を破壊することが難しくなり、情報の解析を難しくすることができる。これにより、チップ３の情報のセキュリティ性をさらに向上させることが可能となる。なお、後述するように、加工検出回路２０は、電源電圧用の配線５Ａ、５Ｂが加工（完全に切断または一部を切断）されると、電源電圧用の配線５Ａ，５Ｂの電位（または抵抗）の変化を検出する。すなわち、加工検出回路２０は、配線５Ａ，５Ｂの加工を検出する検出回路である。

次に、図１３は、上記加工検出回路２０の回路図の一例を示している。ここでは、低電位側の電源電圧（ＧＮＤ）用の配線５Ａおよび高電位側の電源電圧（ＶＣＣ）用の配線５Ｂのいずれか一方が加工されたとしても、それを１つの加工検出回路２０によって検出することが可能な回路構成を例示している。

加工検出回路２０は、高抵抗Ｒ１，Ｒ２、ｎＭＩＳＱｎ１、ｐＭＩＳＱｐ１、インバータ回路ＩＮＶ１，ＮＯＲ回路ＮＲ１およびインバータ回路ＩＮＶ２を有している。加工検出回路２０は、上記回路セル１９内の素子で構成されており、上記電源電圧用の配線５Ａ，５Ｂの配線層よりも下層の配線で素子間が結線され回路が形成されている。上記電源電圧用の配線５Ａ，５Ｂは、加工検出回路２０の入力となっている。また、加工検出回路２０の駆動電圧である電源電圧ＶＣＣ１，ＧＮＤ１は、上記電源電圧用の配線５Ａ，５Ｂとは別の経路で供給されている。このようにしないと、電源電圧５Ａ，５Ｂのいずれかが切断されると加工検出回路２０自体が動作しなくなり、検出回路としての機能を果たさなくなってしまうからである。ここでは、電源電圧ＧＮＤ１は、上記低電位側の電源電圧用の配線５Ａに印加する電圧と同じ（例えば０Ｖ程度）であり、また、電源電圧ＶＣＣ１は、上記高電位側の電源電圧用の配線５Ｂに印加する電圧と同じ（例えば１．８Ｖ、３．０Ｖ、５．０Ｖ程度）である。

なお、スリープ端子ＳＬＰは、ｎＭＩＳＱｎ１のゲート電極およびインバータ回路ＩＮＶ３を介してｐＭＩＳＱｐ１のゲート電極と電気的に接続されている。スリープ端子ＳＬＰに“ハイ（Ｈｉｇｈ；以下、単にＨと記す）”の電圧が印加されると、ｎＭＩＳＱｎ１およびｐＭＩＳＱｐ１がオンし、加工検出回路２０は通常動作する。一方、スリープ端子ＳＬＰに“ロウ（Ｌｏｗ；以下、単にＬと記す）”の電圧が印加されると、ｎＭＩＳＱｎ１およびｐＭＩＳＱｐ１がオフし、加工検出回路２０はスリープ状態となる。また、符号のＮ１〜Ｎ４は、ノードを示し、符号のＯＵＴは加工検出回路２０の出力を示している。

図１４は、図１３の加工検出回路２０の各動作時のノードＮ１〜Ｎ４および出力ＯＵＴの電位を示している。モードＭ１は、加工検出回路２０の通常動作時を示している。すなわち、配線５Ａ，５Ｂが加工されていない状態時を示している。この場合、ノードＮ１は“Ｌ”、ノードＮ２は“Ｈ”、ノードＮ３は“Ｌ”となるので、ＮＯＲ回路ＮＲ１の出力のノードＮ４が“Ｈ”となり、インバータ回路ＩＮＶ２で反転されて加工検出回路２０の出力ＯＵＴには、“Ｌ”が出力される。この場合、チップ３の集積回路にはリセットがかからない。

モードＭ２は、低電位側の配線５Ａは切断されないが、高電位側の配線５Ｂが切断された場合を示している。この場合、ノードＮ２は“Ｌ”、ノードＮ３は“Ｈ”となるので、ＮＯＲ回路ＮＲ１の出力のノードＮ４が“Ｌ”となり、インバータ回路ＩＮＶ２で反転されて加工検出回路２０の出力ＯＵＴには、“Ｈ”が出力される。この結果、チップ３の集積回路にはリセットがかかり、集積回路が動作せず、情報解析できないようにすることができる。

さらに、モードＭ３は、高電位側の配線５Ｂは切断されないが、低電位側の配線５Ａが切断された場合を示している。この場合、ノードＮ１は“Ｈ”となり、ＮＯＲ回路ＮＲ１の出力のノードＮ４が“Ｌ”となるので、インバータ回路ＩＮＶ２で反転されて加工検出回路２０の出力ＯＵＴには、“Ｈ”が出力される。この結果、上記と同様に、チップ３の集積回路にはリセットがかかり、集積回路が動作せず、情報解析できないようにすることができる。

次に、図１５は、上記シールドとして機能する電源電圧用の配線５Ａ，５Ｂのレイアウトの一例を示している。また、図１６は、図１５のＸ４−Ｘ４線の断面図を示している。なお、ここでは、配線５Ａ，５Ｂのいずれか一方を入力とする加工検出回路２０を例示しているが、上記のように配線５Ａ，５Ｂの両方を入力とする加工検出回路２０を用いても良い。

本実施の形態６において、配線５Ａ，５Ｂの各々は、１本の配線が下層の配線１８を覆うように蛇行することで構成されている。すなわち、配線５Ａ，５Ｂの各々は、切断されると切断された配線同士が完全に絶縁されるように一筆書きで構成されている。そして、特に限定されないが、その終端に加工検出回路２０が電気的に接続されている。配線５Ａ，５Ｂが枠状または格子状にレイアウトされていると、その一部を切断しても他から電源電圧の供給が可能となり、加工検出回路５０の入力の電位は一定となってしまう結果、配線５Ａ，５Ｂに加工が行われても加工検出できなくなってしまう。これに対して、本実施の形態６においては、配線５Ａ，５Ｂを一筆書きとすることにより、情報解析に際してＦＩＢ等のようなエネルギービームで配線５Ａ，５Ｂの一部を切断すると、加工検出回路２０の入力への電源電圧の印加ができなくなり、加工検出回路２０の入力の電位が変わるようになっている。その結果、上記のような加工検出回路２０による加工検出が可能となり、チップ３に記憶された情報を解析することができないようにすることができる。

ここでは、特に限定されないが、配線５Ａ，５Ｂを層間絶縁膜を介して異なる配線層に設けた場合を例示している。すなわち、配線５Ｂの上層に配線５Ａが配置されるようにしている。そして、配線５Ａ，５Ｂは互いに交差するような平面レイアウトとされている。すなわち、下層の配線１８が電源電圧用の配線５Ａ、５Ｂによって隙間無く覆われているため、チップ３の情報を解析すべく、電源電圧用の配線５Ａ，５Ｂの下層の配線１８に針当てを試みても、電源電圧用の配線５Ａ，５Ｂに邪魔されて針当てができない。また、電源電圧用の配線５Ａ，５Ｂの下層の信号配線や素子を外部から観察することは、電源電圧用の配線５Ａ，５Ｂに遮られて極めて難しくなっている。このため、本実施の形態６においても、チップ３の情報を解析する場合は、電源電圧用の配線５Ａ，５Ｂを加工しなければならないが、そのようにすれば加工検出回路２０によって検出される結果、集積回路が動作せず、チップ３に記憶された情報を解析することができないようになっている。したがって、ＩＣカード１の情報のセキュリティ性を向上させることが可能となっている。なお、配線１８は、バス配線（制御バス、データバスまたはアドレスバス等を含む）または制御配線等のような所望の信号配線を例示できる。

また、このような蛇行形状の配線５Ａ，５Ｂによって、その下層の加工検出回路２０を覆うようにしても良い。チップ３に記憶された情報の解析に際して、加工検出回路２０を破壊してから、配線５Ａ，５Ｂを除去し、情報解析を行うことが考えられるが、上記のように加工検出回路２０を配線５Ａ，５Ｂで覆うようにしておけば、加工検出回路２０を破壊するには配線５Ａ，５Ｂを切断しなければならないので、加工検出回路２０の破壊の前に配線５Ａ，５Ｂの加工を検出することができ、情報解析を阻止することができる。

また、このような配線５Ａ，５Ｂの一筆書き構成は、加工検出回路２０を設けない場合にも適用できる。すなわち、チップ３の主面の大半または配線領域のみを上記図１６で例示される一筆書き形状の配線５Ａ，５Ｂで覆い、その配線５Ａ，５Ｂの一部でも切断されると、チップ３の集積回路への電源電圧の供給がなされなくなり、集積回路が動作しないようにすることで、情報解析を阻止することができる。

また、配線５Ａの平面パターンと、配線５Ｂの平面パターンとが異なる平面パターンを有するように構成しても良い。これにより、情報解析をより困難にすることができる。

なお、本実施の形態において、配線５Ａ，５Ｂを異なる配線層に設けた場合を例示しているが、図４０に示すように、配線５Ａ，５Ｂを同層の配線層に設けるようしにても良い。これにより、本実施の形態と同様の効果が得られる。

また、図４０に示すように、配線５Ａの平面パターンと、配線５Ｂの平面パターンとが異なる平面パターンを有するように構成することにより、情報解析をより困難にすることができる。

また、図４０に示す配線５Ａ，５Ｂを同層に設けた配線層を複数層積層して構成してもよい。すなわち、複数の配線層の夫々に図４０に示す配線５Ａ，５Ｂを設けるように構成する。この場合、各配線層の配線５Ａ，５Ｂの平面パターンを、配線層間で異なるように構成することにより、情報解析をより困難にすることができる。

また、図１５の平面パターンを有する配線層と図４０の平面パターンを有する配線層を積層して構成することにより、情報解析をより困難にすることができる。
また、図１５に示す配線５Ｂの配線層と配線５Ａの配線層との間の配線層に、図４０に示す配線５Ａ，５Ｂの配線パターンを設けようにしても良い。この場合、図１５に示す配線５Ｂの平面パターンと、図１５に示す配線５Ａの平面パターンと、図４０に示す配線５Ａ，５Ｂの配線パターンとを異なる平面パターンで構成することにより、情報解析をより困難にすることができる。

（実施の形態７）
前記実施の形態６では、加工検出配線として機能する電源電圧用の配線と、加工検出回路の駆動電圧を供給する電源電圧用の配線との経路を別々とした場合について説明したが、本実施の形態７では、図１７に示すように、一方の加工検出回路２０（２０ａ〜２０ｄ）の加工検出配線として機能する配線５Ａ，５Ｂの電源電圧ＧＮＤ，ＶＣＣと、他の加工検出回路２０（２０ａ〜２０ｄ）の駆動電圧を供給する電源電圧ＧＮＤ１，ＶＣＣ１との供給経路を一体としている。すなわち、一方の加工検出回路２０の加工検出入力用の配線５Ａ，５Ｂは、他の加工検出回路２０の駆動電圧供給用の配線５Ａ，５Ｂとされている。また、ここでは、加工検出回路２０ａ〜２０ｄがループを描くように配置されている場合が例示されている。

ＩＣカード１の情報解析に際して、電源電圧ＧＮＤ１，ＶＣＣ１を切断（または電源電圧ＧＮＤ１，ＶＣＣ１が供給されないように）し、加工検出回路２０が動作しないようにしてから配線５Ａ，５Ｂを切断して情報を解析することが考えられる。そこで、本実施の形態７においては、一方の加工検出回路２０の電源電圧ＧＮＤ１，ＶＣＣ１を供給する配線を切断（または電源電圧ＧＮＤ１，ＶＣＣ１が供給されないように）すると、それを他方の加工検出回路２０が検出するような構成とされている。例えば加工検出回路２０ｂを動作させないようにそれを駆動させる電源電圧ＧＮＤ１，ＶＣＣ１を供給するための配線を切断すると、加工検出回路２０ａがそれを検出し、チップ３の集積回路が動作できないようにする。このため、上記のような情報解析を阻止することができ、ＩＣカード１のセキュリティ性をさらに向上させることができる。

また、本実施の形態７においても、配線５Ａ，５Ｂの形状を図１６に示したような蛇行形状として下層の加工検出回路２０を覆うようにしても良い。これにより、加工検出回路２０を破壊しようとすると、加工検出回路２０がそれを検出し、チップ３の集積回路が動作できないようにして情報解析を阻止することができる。

（実施の形態８）
本実施の形態８では、シールド機能を有する電源電圧用の配線と、アクティブシールド用の配線とを平面的には異なる位置に配置した場合の一例を説明する。なお、後述するようにアクティブシールドは、前記実施の形態６，７で説明したようなシールドである。

図１９は、本実施の形態８の半導体装置を構成するチップ３の平面図を示している。図１９の配線５Ａ，５Ｂは、前記実施の形態１〜５で説明したシールド機能を有する電源電圧用の配線である。図１９では、配線５Ａ，５Ｂが前記実施の形態１と同様に同層（最上の配線層）に形成されている。ただし、配線５Ａ，５Ｂを前記実施の形態２と同様に異層に形成しても良い。また、配線５Ａ，５Ｂの平面形状を前記実施の形態３，４で説明した形状にしても良い。

また、図１９には、配線５Ａ，５Ｂが、主としてチップ３の主面の一部（図１９のチップ３の上部側）を覆うように配置され、領域ＬＡには配置されていない場合が例示されている。領域（第２の領域）ＬＡは、前記したようにバス配線１８ａ，１８ｂや制御信号配線１８ｃ〜１８ｅ等のような情報解析に使用される信号配線が配置された領域を例示している。本実施の形態８では、この領域ＬＡに配線５Ａ，５Ｂと同層の配線層で構成されたアクティブシールド用の配線が配置されている。すなわち、領域ＬＡ以外の領域に形成されたシールド機能を有する電源電圧用の配線５Ａ，５Ｂと、領域ＬＡに形成されたアクティブシールド用の配線とにより、集積回路（メモリ回路３ａおよび論理回路群３ｂ）が覆われるように構成されている。

なお、シールド機能を有する電源電圧用の配線５Ａ，５Ｂを前記実施の形態１〜５に示す配線５Ａ，５Ｂの平面パターン及び複数の配線層で構成してもよいし、アクティブシールド用の配線を前記実施の形態６に示したアクティブシールド用の配線５Ａ，５Ｂの平面パターン及び複数の配線層で構成しても良い。すなわち、シールド機能を有する電源電圧用の配線を単層の配線層又は複数の配線層で構成してもよく、アクティブシールド用の配線を単層の配線層又は複数の配線層で構成してもよい。また、シールド機能を有する電源電圧用の配線と、アクティブシールド用の配線とは少なくとも同層の配線層を一層有しており、これにより、同層の配線層で集積回路（メモリ回路３ａおよび論理回路群３ｂ）を覆うように配置することができ、情報解析をより困難にすることができる。

アクティブシールドは、前記実施の形態６，７で説明したようなシールドである。すなわち、アクティブシールドは、前記実施の形態６で説明したように、アクティブシールドを構成する特定の配線（アクティブシールド用の配線）を加工（完全に切断または一部を切断）すると、それを検知してチップ３の集積回路にリセットをかけて集積回路が動作できないようにすることで、情報解析を阻止する機能を有するようなシールドである。領域ＬＡのバス配線１８ａ，１８ｂや制御信号配線１８ｃ〜１８ｅ等のような情報解析に使用される信号配線は、このアクティブシールドシステムによって保護されている。すなわち、アクティブシールド用の配線をＦＩＢ（Focused Ion Beam）等で加工（完全にまたは一部を切断）するとそのアクティブシールド用の配線における電位変動を検出し、例えばその検出信号をチップ３の集積回路全体を制御するコントロール回路に検出信号を入力することによりチップ３の集積回路のリセット信号を活性化させて、チップ３の集積回路をリセット状態等にする。これにより、チップ３の集積回路が動作しなくなり、情報解析ができないようになっている。リセット状態とは、チップが動作しない状態、すなわち、ロック状態のことである。ただし、ここで大切なのは、アクティブシールド用の配線が加工された場合にチップ３の集積回路が動作しないようにすることであり、ＩＣカードのいわゆるリセット状態になるようにすることに限定されるものではない。例えば上記アクティブシールド用の配線が加工されるとチップ３の集積回路が二度と動作しないデットモードになるようにしても良い。その具体例としては、チップ３内にアクティブシールドシステムとしてヒューズ回路を設けておき、上記アクティブシールド用の配線が加工されると、そのヒューズ回路のヒューズが自動的に切断され、チップ３内の集積回路が２度と動作できないように破壊されるようにしても良い（以下、他の実施の形態においてもリセットについて同じ）。

アクティブシールド用の配線は、バス配線１８ａ，１８ｂや制御信号配線１８ｃ〜１８ｅ等のような信号配線よりも上層に層間絶縁膜を介して配置されている。すなわち、アクティブシールド用の配線は、信号配線を通じての情報解析時に加工（完全または一部を切断）しなければならないような位置に配置されている。これにより、上記信号配線を通じて情報解析を行うためにはアクティブシールド用の配線を加工しなければならなくなるので、上記信号配線を通じてのＩＣカードの情報解析をより困難にすることが可能となっている。本実施の形態８では、アクティブシールド用の配線が図１９の配線５Ａ，５Ｂと同じ最上の配線層に形成されている。すなわち、本実施の形態８では、種類（または手法）の異なるシールド（電源電圧用の配線５Ａ，５Ｂを用いたシールドとアクティブシールド用の配線）を同一配線層の平面内に配置することにより、シールドシステムの解読を難しくすることができ、シールドシステムの解除または動作回避をより困難にできるので、ＩＣカードの情報解析をより困難することが可能となっている。また、配線５Ａ，５Ｂのパターニング時にアクティブシールド用の配線をパターニングすることにより、いろいろな種類（または手法）のシールドシステムを形成したからといって半導体装置の製造時間が大幅に増大することもない。このアクティブシールド用の配線には、例えば図１９の配線５Ａ，５Ｂと同じ電位が供給されている。すなわち、上記アクティブシールド用の配線には、低電位側の電源電圧（ＧＮＤ、例えば０Ｖ）、高電位側の電源電圧（ＶCC、例えば１．８Ｖ、３．０Ｖ、５．０Ｖ）またはそれらの電源電圧以外の電位が供給されている。あるいは上記アクティブシールド用の配線の一部のものには、低電位側の電源電圧を供給し、上記アクティブシールド用の配線の他の一部のものには高電位側の電源電圧を供給するようにしても良い。さらに上記アクティブシールド用の配線の一部のものに上記電源電圧以外の電位を供給しても良い。このように同一チップ３内に、供給電位の異なる複数種類の上記アクティブシールド用の配線を配置することにより、アクティブシールドシステムの解読を難しくすることができ、アクティブシールドシステムの解除または動作回避をより困難にできるので、ＩＣカードの情報解析をより困難することが可能となっている。

図２０は、上記図１９の領域ＬＡに配置されたアクティブシールドを構成するアクティブシールド用の配線５Ｃ，５Ｄ（上記特定の配線、第１の配線）の一例の説明図である。図２１は、図２０の要部拡大平面図である。

図２０および図２１には、平面櫛歯状の配線５Ｃ，５Ｄを有するアクティブシールドが例示されている。配線５Ｃ，５Ｄは、バス配線１８ａ，１８ｂや制御信号配線１８ｃ〜１８ｅ等のような信号配線の信号配線の上層に層間絶縁膜を介して設けられている。そして、配線５Ｃ，５Ｄは、上記信号配線を覆うように、配線５Ｃ，５Ｄの各々の歯が噛み合うような状態で配置されている。さらに、配線５Ｃ，５Ｄの隣接間隔は、バス配線１８ａ，１８ｂや制御信号配線１８ｃ〜１８ｅ等のような下層の信号配線が観察できないように可能な限り狭くされている（図２１参照）。すなわち、配線５Ｃ，５Ｄは、バス配線１８ａ，１８ｂや制御信号配線１８ｃ〜１８ｅ等のような下層の信号配線上に形成されるとともに、配線５Ｃ，５Ｄの主な延在方向が下層の信号配線の主な延在方向と一致しするようにそれらを覆うように配置される。このため、チップ３の情報を解析すべく、配線５Ｃ，５Ｄの下層の信号配線等に針当てを試みても、配線５Ｃ，５Ｄに邪魔されて針当てができない。そこで、本実施の形態８のような構造においては、配線５Ｃ，５Ｄを除去しなければならないが、配線５Ｃ，５Ｄの一部でも除去すると、アクティブシールドシステムが働いて集積回路が動作しなくなり、情報解析が不可能となっている。したがって、ＩＣカードの情報のセキュリティ性を向上させることが可能となっている。また、本実施の形態８においては、配線５Ｃ，５Ｄは、上記下層の信号配線が見えなくなるように配置されているとともに、配線５Ｃ，５Ｄの配線幅および配線間隔が、上記下層の信号配線の配線幅および配線間隔と同じ寸法（最小加工寸法）とされている。このように、アクティブシールド用の配線５Ｃ，５Ｄと上記下層の信号配線とを似せることにより、どれが本当の信号配線かを分かり難くすることができるので、ＩＣカードの情報解析をより困難にさせることが可能となっている。配線５Ｃには、例えば低電位側の電源電圧（ＧＮＤ、例えば０Ｖ）が印加され、配線５Ｄには、例えば高電位側の電源電圧（ＶCC、例えば１．８Ｖ、３．０Ｖ、５．０Ｖ）が印加されている。

また、図２０に示すように、加工検出回路２０は、１つのアクティブシールド用の配線５Ｃ，５Ｄに対して複数個電気的に接続しても良い。また、加工検出回路２０は、アクティブシールド用の配線５ｃ，５ｄのどこの位置（端部、中間位置、櫛歯の歯の位置等）に接続しても良い。さらに、１つの加工検出回路２０が２つの配線５Ｃ，５Ｄの両方に電気的に接続されていても良い。この加工検出回路２０の配置位置、加工検出回路２０のアクティブシールド用の配線５Ｃ，５Ｄへの接続位置あるいは個々の配線５Ｃ，５Ｄに接続される加工検出回路２０の個数は、不規則であることが好ましい。また、各加工検出回路２０とアクティブシールド用の配線５Ｃ，５Ｄとの距離も同じものや違うものが入り交じっていた方が好ましい。これにより、加工検出回路２０の情報（配置位置や個数等）の取得を困難にさせることができるので、アクティブシールドシステムの解読を難しくすることができる。このため、アクティブシールドシステムの解除や動作回避を困難にすることができるので、ＩＣカードの情報解析をより困難にさせることができる。したがって、ＩＣカードのセキュリティ性をさらに向上させることが可能となる。

（実施の形態９）
本実施の形態９では、シールド機能を有する電源電圧用の配線と、アクティブシールド用の配線とを平面的には同じ位置であるが、断面的には異なる配線層に配置した場合の例を説明する。

図２２は本実施の形態９の半導体装置のレイアウト層構造の説明図、図２３は図２２の要部平面図、図２４は図２３からシールドを外して示した平面図をそれぞれ示している。図２２に示すように、最下のレイアウト層Ｌ０には、例えばセル、モジュール、前記メモリ回路３ａ、前記論理回路群３ｂおよび前記加工検出回路等を構成する所望の素子を有する複数の集積回路領域が配置されている。レイアウト層Ｌ０の上層の配線層Ｌ１には、前記バス配線１８ａ，１８ｂや制御信号配線１８ｃ〜１８ｅ等のような信号用の配線１８が配置されている。さらに、配線層Ｌ１の上層の配線層Ｌ２には、前記実施の形態６〜８で説明したアクティブシールド用の配線（特定の配線、第１の配線）５Ｅが配置されている。ここではアクティブシールド用の配線５Ｅとして１本の蛇行配線（一筆書き配線）が例示されている。アクティブシールド用の配線５Ｅには、例えば低電位側の電源電圧（ＧＮＤ、例えば０Ｖ）、高電位側の電源電圧（ＶCC、例えば１．８Ｖ、３．０Ｖ、５．０Ｖ）またはそれ以外の電圧が印加されている。また、配線５Ｅには、複数の加工検出回路２０が電気的に接続されている（図２３参照）。配線５Ｅに接続された加工検出回路２０に関することは前記実施の形態６〜８と同じなので説明を省略する。さらに配線層Ｌ２の上層の最上の配線層Ｌ３には、前記実施の形態１〜５等で説明したシールド機能を有する電源用の配線５Ａ，５Ｂが配置されている。すなわち、本実施の形態９では、シールド機能を有する電源電圧用の配線５Ａ，５Ｂと、アクティブシールド用の配線５Ｅとが、平面位置を同一にして異なる配線層に形成されている。このようにシールド機能を有する配線を平面位置を同一にして異なる配線層に層間絶縁膜を介して多層に積み重ねる多層配線構造とすることにより、または、シールド機能としては同じだが手法の異なるものを配置することにより、シールドシステムの解読を難しくすることができ、シールドシステムの解除や動作回避をさらに困難とさせることができるので、ＩＣカードの情報解析をより困難にさせることが可能となる。したがって、ＩＣカードのセキュリティ性をさらに向上させることが可能となる。ただし、電源電圧用の配線５Ａ，５Ｂと、アクティブシールド用の配線５Ｅとの配線層の上下関係は逆でも良い。また、この電源電圧用の配線５Ａ，５Ｂが形成された配線層Ｌ３と、アクティブシールド用の配線５Ｅが形成された配線層Ｌ２との間に、シールド機能を有する電源電圧用の配線またはアクティブシールド用の配線をレイアウトした別の配線層をさらに介在させても良い。なお、レイアウト層Ｌ０と配線層Ｌ１との間、配線層Ｌ１，Ｌ２の間および配線層Ｌ２，Ｌ３の間には、例えば酸化シリコン膜等からなる層間絶縁膜が設けられている。すなわち、各配線層Ｌ０，Ｌ１，Ｌ２、Ｌ３に形成される配線と、その上下の配線層に形成される配線とは層間絶縁膜により電気的に分離され、それらの配線間は層間絶縁膜に形成された接続孔を介して電気的に接続される。

また、本実施の形態９では、図２３に示すように、シールド機能を有する電源電圧用の配線５Ａ，５Ｂと、アクティブシールド用の配線５Ｅとが平面的に同じ位置（同じ配線層の配線）に配置されている。そして、シールド機能を有する電源電圧用の配線５Ａ，５Ｂの隣接間に、下層のアクティブシールド用の配線５Ｅが配置されている。すなわち、シールド機能を有する電源電圧用の配線５Ａ，５Ｂの隣接間の隙間を、その下層のアクティブシールド用の配線５Ｅで埋めるようにすることで、図２３および図２４に示すように、アクティブシールド用の配線５Ｅよりも下層の前記バス配線や制御信号配線等のような信号用の配線１８をさらに見え難くすることができ、その配線１８に対する針当てやＦＩＢ等による情報解析をよりいっそう困難にさせることができる。したがって、ＩＣカードのセキュリティ性をさらに向上させることが可能となる。また、配線５Ａ，５Ｂ，５Ｅは、前記実施の形態８と同様に、配線５Ａ，５Ｂ，５Ｅの配線幅および配線間隔が、上記信号用の配線１８の配線幅および配線間隔と同じ寸法（最小加工寸法）とされている。これにより、前記実施の形態８と同様にＩＣカードの情報解析をより困難にさせることが可能となっている。

（実施の形態１０）
本実施の形態１０においては、シールドを配置する領域を複数の領域に細分化し、その細分化された各領域毎に形状または手法の異なるシールドを配置する場合を説明する。

図２５はシールドを配置するシールドエリアＳＡを示し、図２６〜図２９は形状が異なるアクティブシールド用の配線の平面図の一例を示している。

本実施の形態１０においては、図２５に示すように、シールドエリア（第１の領域）ＳＡを、例えば９個のサブシールドエリア（第２の領域）ＳＳＡ１〜ＳＳＡ９に等分割してている。ここでは各サブシールドエリアＬＡ１〜ＬＡ９の形状および面積が等しい場合が例示されている。シールドエリアＳＡは、例えばチップ３の主面全体の場合もあるし、チップ３主面の配線領域（前記領域ＬＡに相当する）または回路領域のみの場合もある。図２６は、図２５のサブシールドエリアＳＳＡ１に配置されたアクティブシールド用の配線５Ｃ，５Ｄを例示している。図２６のアクティブシールド用の配線５Ｃ，５Ｄは、前記図２０で説明したのと同じ櫛歯形状のものである。図２７は、図２５のサブシールドエリアＳＳＡ２に配置されたアクティブシールド用の配線５Ｅを例示している。図２７のアクティブシールド用の配線５Ｅは、前記図２２および図２３で説明したのと同じ蛇行形状のものである。図２８は、図２５のサブシールドエリアＳＳＡ３に配置されたアクティブシールド用の配線（特定の配線、第１の配線）５Ｆを例示している。図２８のアクティブシールド用の配線５Ｆは、蛇行形状の配線が下層の信号配線や素子等を覆い隠すように複雑に入り組んだような形状とされている。配線５Ｆには、例えば低電位側の電源電圧（ＧＮＤ、例えば０Ｖ）または高電位側の電源電圧（ＶCC、例えば１．８Ｖ、３．０Ｖ、５．０Ｖ）が印加されている。図２９は、図２５のサブシールドエリアＳＳＡ４に配置されたアクティブシールド用の配線５Ｃ，５Ｅを例示している。図２９のアクティブシールド用の配線５Ｃは、前記図２０で説明したのと同じ櫛歯形状のものであり、図２９のアクティブシールド用の配線５Ｅは前記図２２、図２３および図２７で説明したのと同じ蛇行形状のものである。配線５Ｃ，５Ｅは、下層の信号配線や素子等を覆い隠すように、配線５Ｃの歯の部分が、配線５Ｅの凹状の隙間領域に入り込むような状態で配置されている。このようにシールドエリアＳＡに種々の形状のアクティブシールド用の配線５Ｃ，５Ｄ，５Ｅ，５Ｆを配置することにより、シールドシステムの解読を難しくすることができ、シールドシステムの解除や動作回避を困難にできるので、ＩＣカードの情報解析をより困難にさせることができ、ＩＣカードのセキュリティ性をさらに向上させることが可能となる。アクティブシールド用の配線５Ｃ，５Ｄ，５Ｅ，５Ｆは、同一配線層に配置しても良いし、互いに異なる配線層に配置しても良い。また、配線５Ｃ〜５Ｆは、前記実施の形態８，９と同様に、配線５Ｃ〜５Ｆの配線幅および配線間隔が、上記信号用の配線１８の配線幅および配線間隔と同じ寸法（最小加工寸法）とされている。これにより、前記実施の形態８，９と同様にＩＣカードの情報解析をより困難にさせることが可能となっている。加工検出回路２０の構成や各配線５Ｃ〜５Ｆに対する配置状態は前記実施の形態６〜９と同じなので説明を省略する。

また、このようなアクティブシールド用の配線の形状は、下層の前記信号配線や素子等を覆い隠せるような形状であれば良く、上記の形状に限定されるものではなく種々変更可能である。また、各サブシールドエリアＳＳＡ１〜ＳＳＡ９に配置されるアクティブシールド用の配線の形状は全て異なるようにしなければならない訳ではなく、異なるサブシールドエリアＳＳＡ１〜ＳＳＡ９に互いに同じ形状のアクティブシールド用の配線が配置されていても良い。また、ここではアクティブシールドのみについて述べたが前記実施の形態１〜５等で説明したシールド機能を有する電源電圧用の配線５Ａ，５ＢをサブシールドエリアＳＳＡ１〜ＳＳＡ９毎に形状を変えて配置しても良い。また、サブシールドエリアＳＳＡ１〜ＳＳＡ９のいずれかにシールド機能を有する電源電圧用の配線５Ａ，５Ｂを配置し、それ以外のサブシールドエリアＳＳＡ１〜ＳＳＡ９にアクティブシールド用の配線を配置しても良い。これにより、シールドシステムの解読を難しくすることができ、シールドシステムの解除や動作回避を困難にできるので、ＩＣカードの情報解析をより困難にさせることができ、ＩＣカードのセキュリティ性をさらに向上させることが可能となる。

図３０および図３１は、上記サブシールドエリアＳＳＡ１〜ＳＳＡ９に配置されるアクティブシールド用の配線の配置例を示している。図３０は、サブシールドエリアＳＳＡ１にアクティブシールド用の配線５Ｃ，５Ｄの一対を１つ配置した場合を示している。図３１は、サブシールドエリアＳＳＡ１にアクティブシールド用の配線５Ｃ，５Ｄの一対を複数配置した場合を示している。アクティブシールド用の配線５Ｃ，５Ｄの一対は、図３１の上下に隣接する対同士が上下非対称に配置されているものと、上下対称に配置されているものとを混在させている。これにより、シールドシステムの解読を難しくすることができ、シールドシステムの解除や動作回避を困難にできるので、ＩＣカードの情報解析をより困難にさせることができ、ＩＣカードのセキュリティ性をさらに向上させることができる。

なお、前記実施の形態１〜９に開示したシールド夫々において、本実施の形態のように細分化された各領域毎に形状または手法の異なるシールドを配置することにより、ＩＣカードの情報解析をさらに困難にさせることができ、ＩＣカードのセキュリティ性をさらに向上させることができる。

（実施の形態１１）
本実施の形態１１では、アクティブシールド用の配線と、それに電気的に接続される検出回路との平面位置関係を不規則にする場合を説明する。

アクティブシールドシステムを構成する加工検出回路は、アクティブシールド用の配線に対してどこから接続しても構わないが、加工検出回路とそれが接続されるアクティブシールド用の配線との接続関係が解読され加工検出回路の位置が判明してしまうと、シールド機能が発揮されないように加工検出回路が破壊されてしまう可能性がある。そこで、本実施の形態１１においては、アクティブシールド用の配線と、それに電気的に接続される加工検出回路とが、各々の平面位置関係が不規則になるように配置されている。図３２は、それを例示している。図３２には、３つのサブシールドエリアＳＳＡ１，ＳＳＡ３，ＳＳＡｎと、その各々に対応する３つの加工検出回路２０ａ１，２０ａ２，２０ａ３（２０）とを例示し、対応するサブシールドエリアと加工検出回路とに同じハッチングを付した。最上の配線層Ｌ３のサブシールドエリアＳＳＡ１に配置された所定のアクティブシールド用の配線に接続される加工検出回路２０ａ１は、レイアウト層Ｌ０においてサブシールドエリアＳＳＡ１の直下ではなく、それとは別の不規則な平面位置に配置されている。配線層Ｌ３の他のサブシールドエリアＳＳＡ３，ＳＳＡｎ等についても同様に、その各々のアクティブシールド用の配線に接続される加工検出回路２０ａ２，２０ａｎは、サブシールドエリアＳＳＡ３，ＳＳＡｎの配置位置に対して規則性を持たずにレイアウト層Ｌ０に配置されている。これにより、サブシールドエリアＳＳＡ１，ＳＳＡ３，ＳＳＡｎの各々のアクティブシールド用の配線と、その各々のアクティブシールド用の配線に電気的に接続された加工検出回路２０（２０ａ１，２０ａ３，２０ａｎ）との位置関係や接続関係の解読を困難にすることができ、シールドシステムの解除や動作回避を困難にできるので、ＩＣカードの情報解析をより困難にさせることができ、ＩＣカードのセキュリティ性をさらに向上させることが可能となる。

なお、前記実施の形態６〜１０の夫々において、本実施の形態のようにアクティブシールド用の配線と、それに電気的に接続される検出回路との平面位置関係を不規則にする配置を適用することにより、ＩＣカードの情報解析をさらに困難にさせることができ、ＩＣカードのセキュリティ性をさらに向上させることができる。

（実施の形態１２）
本実施の形態１２においては、所定のアクティブシールド用の配線に対して複数の加工検出回路を電気的に接続する例を説明する。図３３は、そのアクティブシールドシステムの例を示している。ここには複数のサブシールドエリアＳＳＡが配置されている。サブシールドエリアＳＳＡは、上記サブシールドエリアＳＳＡ１〜ＳＳＡ９に相当する領域である。各サブシールドエリアＳＳＡには、アクティブシールド用の配線が配置されている。各サブシールドエリアＳＳＡのアクティブシールド配線の形状は同じでも異なっていても良い。各サブシールドエリアＳＳＡのアクティブシールド用の配線には複数の加工検出回路２０が電気的に接続されている。アクティブシールド用の配線および加工検出回路２０は、レイアウト層Ｌ０および主要な前記信号配線が配置された配線層と、アクティブシールド用の配線が配置された配線層との中間の配線層でランダムに接続されている。このアクティブシールド用の配線と加工検出回路２０との接続関係は解読困難なように複雑になっている。ここでは出来る限りサブシールドエリアＳＳＡの面積を小さくし、各アクティブシールド用の配線を複数の加工検出回路２０で監視させる。複数の加工検出回路２０で監視させることにより、１つの加工検出回路２０が破壊され無効にされたとしても別の加工検出回路２０が動作するので、ＩＣカードの情報を保護することができる。また、サブシールドエリアＳＳＡの面積を小さくして細分化することにより、シールドエリアＳＡ内における全体的なシールド用の配線レイアウトや加工検出回路２０との接続関係をより複雑にできるので、シールドシステムの解読を困難にでき、ＩＣカードのセキュリティ性を向上させることができる。

なお、前記実施の形態６〜１１の夫々において、本実施の形態のように所定のアクティブシールド用の配線に対して複数の加工検出回路を電気的に接続する配置を適用することにより、ＩＣカードの情報解析をさらに困難にさせることができ、ＩＣカードのセキュリティ性をさらに向上させることができる。

（実施の形態１３）
本実施の形態１３においては、アクティブシールド用の配線の電位を一定にしない場合の例について説明する。すなわち、アクティブシールド用の配線の電位を時間経過に従って変化させる例を説明する。

図３４は、本実施の形態１３のアクティブシールドシステムの一例の説明図を示している。このシステムでは、チップ３に形成された電位供給回路２５からアクティブシールド用の配線（図３４では配線５Ｅを例示）に所定の電位が供給されるようになっている。電位供給回路２５は、チップ３内に形成された独立した発振器２６からの同期信号に同期して一定時間毎に、アクティブシールド用の配線５Ｅに供給される電位を変えるようになっている。また、発振器２６の同期信号は、同期信号配線２７を通じて加工検出回路２０にも伝送されるようになっていて、加工検出回路２０側でも発振器２６から送られてきた同期信号に合わせて正否基準電位を変えるようになっている。正否基準電位は、加工検出回路２０で検出されたアクティブシールド用の配線５Ｅの検出電位が正しいか否かを判断するときに比較対象となる基準の電位である。この正否基準電位と、上記検出電位とが等しい（許容誤差を含む）場合に上記検出電位は正しいと判断される。すなわち、加工検出回路２０では、所定時間に検出されたアクティブシールド用の配線５Ｅの検出電位と、その所定時間に検出されるべき正否基準電位とを比較し、各々の電位が異なることを検出すると、チップ３の集積回路にリセットをかけて集積回路が動作できないようにすることで、ＩＣカードの情報解析を阻止するようになっている。このようにアクティブシールド用の配線５Ｅの電位を変化させることにより、アクティブシールドシステムの解除や動作回避を困難にできるので、ＩＣカードの情報解析をより困難にさせることができ、ＩＣカードのセキュリティ性をさらに向上させることが可能となる。なお、発振器２６は、電源投入時に動作するようになっている。

なお、前記実施の形態６〜１２の夫々において、本実施の形態のようにアクティブシールド用の配線の電位を一定にしない構成を適用することにより、ＩＣカードの情報解析をさらに困難にさせることができ、ＩＣカードのセキュリティ性をさらに向上させることができる。

（実施の形態１４）
本実施の形態１４は、アクティブシールド用の配線の電位を一定にせず、時間経過に従って変化させる場合の他の例を説明する。

本実施の形態１４においては、アクティブシールド用の配線の電位の切り換え時間を不規則にする。図３５は、本実施の形態１４のアクティブシールドシステムの一例の説明図を示している。このシステムでは、乱数発生回路２８から分周回路２９に伝送された信号により分周回路２９をオン（ＯＮ）またはオフ（ＯＦＦ）させることにより、発振器２６から出力された同期信号の周波数を変えるようになっている。すなわち、本実施の形態１４では、発振器２６から出力された同期信号の周波数は、分周回路２６を介することで、不規則的に変化するようになっている。電位供給回路２５は、分周回路２９からの同期信号に同期して、アクティブシールド用の配線（図３５では配線５Ｅを例示）に供給される電位を変えるようになっている。したがって、本実施の形態１４では、アクティブシールド用の配線５Ｅの電位が一定時間毎に変化するのではなく不規則な時間毎に変化するようになっている。また、分周回路２９からの同期信号は、同期信号配線２７を通じて加工検出回路２０にも伝送されるようになっている。加工検出回路２０側では分周回路２９から送られてきた同期信号に合わせて前記実施の形態１３で説明した正否基準電位を変えるようになっている。したがって、本実施の形態１４では、アクティブシールド用の配線５Ｅの電位が不規則に変化しても、それに応じて加工検出回路２０の正否基準電位を変えることができる。そして、加工検出回路２０では、所定時間に検出されたアクティブシールド用の配線５Ｅの検出電位と、その所定時間に検出されるべき正否基準電位とを比較し、各々の電位が異なることを検出すると、前記実施の形態１３と同様に、チップ３の集積回路にリセットをかけて集積回路が動作できないようにすることで、ＩＣカードの情報解析を阻止するようになっている。このように、アクティブシールド用の配線５Ｅの電位変化のタイミングを不規則にすることにより、アクティブシールド用の配線５Ｅの電位変化のタイミングを読み取り難くすることができ、アクティブシールドシステムの解除や動作回避をより困難にできるので、ＩＣカードの情報解析をより困難にさせることができ、ＩＣカードのセキュリティ性をさらに向上させることが可能となる。また、本実施の形態１４のアクティブシールドシステムと、前記実施の形態１３のアクティブシールドシステムとを同一のチップ３に混在させて配置しても良い。これにより、チップ３内のアクティブシールドシステムの解読がさらに難しくなるので、ＩＣカードのセキュリティ性をさらに向上させることが可能となる。

なお、前記実施の形態６〜１３の夫々において、本実施の形態のようにアクティブシールド用の配線の電位を一定にせず、時間経過に従って変化させる構成を適用することにより、ＩＣカードの情報解析をさらに困難にさせることができ、ＩＣカードのセキュリティ性をさらに向上させることができる。

（実施の形態１５）
本実施の形態１５は、アクティブシールド用の配線の電位を一定にせず、時間経過に従って変化させる場合のさらに他の例を説明する。

本実施の形態１５においては、アクティブシールド用の配線に所定の周波数の信号を流しておいて、その周波数の信号を検知できなかった時に、チップ３の集積回路が動作できないようにするようになっている。図３６は、本実施の形態１５の半導体装置のアクティブシールドシステムの一例を示している。発振器２６で生成された所定の周波数の信号は、アクティブシールド用の配線（図３６では配線５Ｅを例示）に伝送されている。加工検出器２０は、アクティブシールド用の配線５Ｅに所定の周波数の信号が流れている間は何ら動作することなく、アクティブシールド用の配線５Ｅの電位が直流（ＤＣ）的にハイ（ｈｉｇｈ）またはロウ（Ｌｏｗ）に固定されるとそれを検出して、チップ３の集積回路にリセットをかけて集積回路が動作できないようにすることで、ＩＣカードの情報解析を阻止するようになっている。本実施の形態１５の場合は、前記実施の形態１３，１４で得られた効果の他に、以下の効果を得ることができる。すなわち、シールドシステムの構成が簡素で破壊され難い構成とされているので、アクティブシールドシステムの解除や動作回避をより困難にできるので、ＩＣカードの情報解析をより困難にさせることができ、ＩＣカードのセキュリティ性をさらに向上させることが可能となる。また、シールドシステムの構成が簡素なので、半導体装置の製造プロセスが複雑になることもない。さらに、前記実施の形態１３，１４に比べてアクティブシールドシステム用の素子や配線の配置面積を低減できる。また、本実施の形態１５のアクティブシールドシステムと、前記実施の形態１３，１４のアクティブシールドシステムとを同一のチップ３に混在させて配置しても良い。これにより、チップ３内のアクティブシールドシステムの解読がさらに難しくなるので、ＩＣカードのセキュリティ性をさらに向上させることが可能となる。

なお、前記実施の形態６〜１４の夫々において、本実施の形態のようにアクティブシールド用の配線の電位を一定にせず、時間経過に従って変化させる構成を適用することにより、ＩＣカードの情報解析をさらに困難にさせることができ、ＩＣカードのセキュリティ性をさらに向上させることができる。

（実施の形態１６）
本実施の形態１６では、同一の配線層に異なるアクティブシールド用の配線を配置した場合を説明する。図３７は、本実施の形態１６のアクティブシールド用の配線５Ｃ，５Ｄ，５Ｅの配置の一例を示している。本実施の形態１６では、チップ３の同一配線層に形状の異なるアクティブシールド用の配線５Ｃ，５Ｄ，５Ｅが配置されている。配線５Ｃ，５Ｄ，５Ｅの形状は、前記実施の形態８〜１０等で説明したのと同じである。また、配線５Ｃ，５Ｄの配置は前記実施の形態８，１０等で説明したのと同じである。配線５Ｅは、配線５Ｃ，５Ｄの隣接間の隙間に配置され、下層の信号用の配線１８や素子を覆い隠すように配置されている。配線５Ｃ，５Ｄ，５Ｅの各々には前記実施の形態８〜１０と同様に複数の加工検出回路２０が電気的に接続されている。本実施の形態１６においてもＩＣカードのセキュリティ性を向上させることが可能となる。

なお、前記実施の形態６〜１５の夫々において、本実施の形態のように同一の配線層に異なるアクティブシールド用の配線を配置した構成を適用することにより、ＩＣカードの情報解析をさらに困難にさせることができ、ＩＣカードのセキュリティ性をさらに向上させることができる。

（実施の形態１７）
本実施の形態１７では、シールドエリアが複数のサブシールドエリアに細分化されている場合の他の例について説明する。図３８は、シールド領域ＳＡの一例の平面図を示している。なお、Ｘａ１，Ｘａ２，・・・Ｘａ６はＸ座標を示し、Ｙａ１，Ｙａ２，・・・Ｙａ６はＹ座標を示している。

本実施の形態１７においても、シールドエリアＳＡが複数のサブシールドエリアＳＳＡに細分化されている。ただし、各サブシールド領域ＳＳＡは、互いに面積が異なっており、形状も種々のものが不規則に配置されている。このため、シールドエリアＳＡのサブシールドエリアＳＳＡの配置構成は、上下および左右が非対称となっている。各サブシールドエリアＳＳＡには、前記実施の形態１０と同様に互いに形状の異なるアクティブシールド用の配線が配置されている。これにより、アクティブシールドシステムの解読を難しくすることができるので、ＩＣカードのセキュリティ性を向上させることが可能となる。

なお、前記実施の形態６〜１６の夫々において、本実施の形態のようにシールドエリアが複数のサブシールドエリアに細分化されている構成を適用することにより、ＩＣカードの情報解析をさらに困難にさせることができ、ＩＣカードのセキュリティ性をさらに向上させることができる。

（実施の形態１８）
本実施の形態１８では、シールドエリアが複数のサブシールドエリアに細分化されている場合の他の例について説明する。

本実施の形態１８では、ＩＣカードを構成するチップ毎にあるいは半導体装置の製造毎にシールドエリアの細分化構成を変える。図３９は、シールドエリアＳＡの一例の平面図を示している。図３９でも前記図３８と同様にシールドエリアＳＡが複数のサブシールドエリアＳＳＡに細分化されているが、各サブシールドエリアＳＳＡの形状や配置が前記図３８と異なっている。本実施の形態１８では、同じウエハの中でも、あるチップに対しては図３８のシールドエリアＳＡを用い、他のチップに対しては図３９のシールドエリアＳＡを用いる。あるいは、あるウエハ内の全てのチップに対しては、図３８のシールドエリアＳＡを用い、他のウエハ内の全てのチップに対しては、図３９のシールドエリアＳＡを用いる。このようにすることで、１つのチップのシールドシステムを解読したからといって他のチップのシールドシステムがそのまま解読できる訳でもなくなる。したがって、アクティブシールドシステムの解読を難しくすることができるので、ＩＣカードのセキュリティ性を向上させることが可能となる。

なお、前記実施の形態６〜１７の夫々において、本実施の形態のようにシールドエリアが複数のサブシールドエリアに細分化されている構成を適用することにより、ＩＣカードの情報解析をさらに困難にさせることができ、ＩＣカードのセキュリティ性をさらに向上させることができる。

（実施の形態１９）
本実施の形態１９では、異なるシールドエリアを多層に重ねる場合の他の例について説明する。すなわち、図３８および図３９の各々のシールドエリアＳＡのアクティブシールド用の配線をチップ３の同一平面位置の異なる配線層に配置する。これにより、平面で見たときにアクティブシールド配線の重なり方をさらに複雑にすることができるので、アクティブシールドシステムの解読を難しくすることができる。このため、ＩＣカードのセキュリティ性を向上させることが可能となる。

また、異なる配線層のアクティブシールド用の配線同士を、スルーホール等を通じて電気的に接続しても良い。スルーホールは、異なる配線層間に介在される層間絶縁膜に開口された微細な孔であり、その内部には接続導体が埋め込まれている。この場合に、そのスルーホールの配置位置をチップ毎に種々変えることにより、設計上およびプロセス上、比較的簡単な方法でアクティブシールドシステムの配線経路を変更することができる。すなわち、一見するとアクティブシールド用の配線の平面レイアウトは同じでも、スルーホールの配置の仕方の違いによりアクティブシールドシステムの配線経路は全く別のものになっている。しかも、スルーホールは微細なため平面で見ただけでは配線経路の探索が難しいので、アクティブシールドシステムの解読を難しくすることができる。したがって、ＩＣカードのセキュリティ性を向上させることが可能となる。

なお、前記実施の形態６〜１８の夫々において、本実施の形態のように異なるシールドエリアを多層に重ねる構成を適用することにより、ＩＣカードの情報解析をさらに困難にさせることができ、ＩＣカードのセキュリティ性をさらに向上させることができる。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

例えば前記実施の形態６，７においては、加工検出回路の加工検出用の配線が切断された場合に加工検出が行われる場合について説明したが、これに限定されるものではなく、例えばその加工検出用の配線が完全に切断されず一部が切断され部分的に接続されている場合であっても、その加工によって加工検出用の配線の電位が変動すること利用して、その電位変動を検出することで、集積回路をリセット動作をさせるようにしても良い。

また、前記実施の形態１〜７においては、チップ内の情報の授受をパッケージ基板の裏面の電極を通じて行う、いわゆる接触型のＩＣカードに本発明を適用した場合について説明したが、これに限定されるものではなく種々適用可能であり、例えばカード本体内にコイル（アンテナ）を備え、電波を利用してリーダライタと非接触でデータの読み書きを行う、いわゆる非接触型のＩＣカードに本発明を適用することもできる。

また、前記実施の形態１〜１９の夫々を、他の前記実施の形態１〜１９の一つ又は複数と組合わせることにより、ＩＣカードの情報解析をさらに困難にさせることができ、ＩＣカードのセキュリティ性をさらに向上させることができる。

また、前記実施の形態１〜１９は、図に示す配線構造に限定されず、５層〜１０層の金属多層配線構造で構成してもよいのは無論である。

以上の説明では主として本発明者によってなされた発明をその背景となった利用分野であるＩＣカードに適用した場合について説明したが、それに限定されるものではなく、例えば情報を記憶する半導体装置を有するもの全般に適用できる。

このような本実施の形態をまとめると、半導体チップ３の集積回路に駆動電圧を供給する電源電圧供給用の配線５Ａ，５Ｂを、半導体チップ３の主面を覆うように配置し、半導体チップ３に記憶された情報を解析するために配線５Ａ，５Ｂを除去してしまうと集積回路が動作せず、情報解析ができないような構成としたものである。このように、半導体チップの上層に配置された所定の配線を除去または切断すると、前記半導体チップに記憶された情報を解析することが不可能となるようにしたことにより、半導体装置に記憶された情報のセキュリティ性を向上させることが可能となる。

また、配線５Ａ，５Ｂの加工を検出する加工検出回路２０を設ける。加工検出回路２０が配線５Ａ，５Ｂの加工を検出すると、集積回路にリセットをかけるように構成する。このような加工検出回路を設けたことにより、前記半導体チップに記憶された情報を解析することが不可能となるので、半導体装置に記憶された情報のセキュリティ性を向上させることが可能となる。

本発明は、例えば電子マネー、クレジットカード、携帯電話、有料衛星放送受信機、身分証明書、免許書、保険証、電子カルテ、電子乗車券、金融、流通、医療、交通、運輸または教育等における各種の情報を記憶する媒体として用いる半導体装置として有用であり、特にＩＣカードに用いるのに適している。

本発明の一実施の形態であるＩＣカード（半導体装置）の平面図である。 図１のＸ１−Ｘ１線の断面図である。 図２の変形例のＩＣカードにおける図１のＸ１−Ｘ１線の断面図である。 図１のＩＣカードを構成する半導体チップの平面図である。 図４の半導体チップの主面における素子領域の要部平面図である。 図５の半導体チップの要部断面図である。 本発明の他の実施の形態であるＩＣカード（半導体装置）を構成する半導体チップの平面図である。 本発明の他の実施の形態であるＩＣカードを構成する半導体チップの変形例の平面図である。 本発明の他の実施の形態であるＩＣカードを構成する半導体チップの変形例の平面図である。 図９のＸ３−Ｘ３線の断面図である。 本発明の他の実施の形態であるＩＣカードを構成する半導体チップの一例の平面図である。 本発明の他の実施の形態であるＩＣカードを構成する半導体チップの一例の平面図である。 図１２の加工検出回路の一例の回路図である。 図１３の加工検出回路図の動作の説明図である。 図１２の半導体チップの要部拡大平面図である。 図１５のＸ４−Ｘ４線の断面図である。 本発明の他の実施の形態であるＩＣカードの加工検出回路の接続構成の説明図である。 図４の半導体チップの主面における平面図である。 本発明の他の実施の形態である半導体装置を構成する半導体チップの平面図である。 図１９の半導体チップに配置されたシールドの説明図である。 図２０の要部拡大平面図である。 本実施の形態９の半導体装置のレイアウト層構造の説明図である。 図２２の要部平面図である。 図２３からシールド機能を有する配線を外して示した平面図である。 シールドを配置する領域の細分化の例を示す平面図である。 アクティブシールド用の配線の一例の平面図である。 アクティブシールド用の配線の一例の平面図である。 アクティブシールド用の配線の一例の平面図である。 アクティブシールド用の配線の一例の平面図である。 シールドを配置する領域を細分化した各領域毎のアクティブシールド用の配線の配置例の平面図である。 シールドを配置する領域を細分化した各領域毎のアクティブシールド用の配線の配置例の平面図である。 本発明の他の実施の形態である半導体装置のシールドシステムを構成する配線と検出素子との配置の説明図である。 本発明の他の実施の形態である半導体装置のシールドシステム例の説明図である。 本発明のさらに他の実施の形態である半導体装置のシールドシステムを構成例の説明図である。 本発明の他の実施の形態である半導体装置のシールドシステム例の説明図である。 本発明の他の実施の形態である半導体装置のシールドシステム例の説明図である。 本発明の他の実施の形態である半導体装置のシールド用配線の一例の平面図である。 シールドを配置する領域の細分化の例を示す平面図である。 シールドを配置する領域の細分化の例を示す平面図である。 本発明の他の実施の形態であるＩＣカードを構成する半導体チップの要部拡大平面図である。

符号の説明

１ ＩＣカード（半導体装置）
２ 溝
３ 半導体チップ
３Ｓ 半導体基板
４ パッケージ
４ａ パッケージ基板
４ｂ ボンディングワイヤ
４ｃ 封止樹脂
４ｄ バンプ電極
５Ａ，５Ｂ 電源電圧用の配線
６ フィールド絶縁膜
７ａ，７ｂ ｐ型の半導体領域
８ ゲート絶縁膜
９ ゲート電極
１０ａ，１０ｂ ｎ型の半導体領域
１１ａ 層間絶縁膜
１２ａ〜１２ｆ 第１層配線
１３ａ〜１３ｄ 第２層配線
１４ 第３層配線
１５ 表面保護膜
１５ａ，１５ｂ 絶縁膜
１６Ａ〜１６Ｄ 回路ブロック
１７ 配線領域
１８ 配線
１８ａ、１８ｂ バス配線
１８ｃ〜１８ｅ 制御信号配線
１９ 回路セル
２０，２０ａ〜２０ｄ 加工検出回路
ＩＭＡ 情報格納領域
ＢＰＡ，ＢＰＢ，ＢＰＣ，ＢＰＤ，ＢＰＥ，ＢＰＦ ボンディングパッド
ＰＷＬ ｐウエル
ＮＷＰ，ＰＷＰ ウエル給電領域
ＰＬ１，ＰＬ２ プラグ
ＣＮＴ コンタクトホール
ＴＨ１〜ＴＨ３ スルーホール
Ｑｐ，Ｑｐ１ ｐチャネル型のＭＩＳ・ＦＥＴ
Ｑｎ，Ｑｎ１ ｎチャネル型のＭＩＳ・ＦＥＴ
Ｎ１〜Ｎ４ ノード
ＯＵＴ 出力

Claims (61)

1. 以下の構成を有することを特徴とする半導体装置；
   （ａ）半導体チップの主面に形成され、情報の記憶に寄与する第１の素子、
   （ｂ）前記半導体チップの主面上に配置され、複数の第２の領域にそれぞれ分けられた第１の領域、
   （ｃ）前記第１の領域に形成された所望の信号配線、
   （ｄ）前記所望の信号配線の上層の前記複数の第２の領域にそれぞれ配置され、かつ、それぞれの形状が異なるように形成された第１の配線が切断されると、それを検出して第１の素子の情報解析を不可能とする検出回路。
2. 請求項１記載の半導体装置において、前記第１の配線は、電源電圧用の配線であることを特徴とする半導体装置。
3. 請求項２記載の半導体装置において、前記電源電圧用の配線は、相対的に高い電源電圧を供給する高電位側の電源電圧用の配線と、相対的に低い電源電圧を供給する低電位側の電源電圧用の配線とを有していることを特徴とする半導体装置。
4. 請求項２または３記載の半導体装置において、前記電源電圧用の配線は、１本の配線が前記所望の信号配線を覆うように所定の形状に配置されることで構成されていることを特徴とする半導体装置。
5. 請求項２または３記載の半導体装置において、前記電源電圧用の配線は、切断されると切断された配線同士が完全に絶縁されるように１本の配線で構成されていることを特徴とする半導体装置。
6. 請求項１〜５のいずれか１項に記載の半導体装置において、前記検出回路は、前記半導体チップの主面内に分散配置されていることを特徴とする半導体装置。
7. 請求項６記載の半導体装置において、前記検出回路は、前記半導体チップの主面の回路ブロック領域に配置されていることを特徴とする半導体装置。
8. 請求項６または７記載の半導体装置において、前記検出回路は、前記半導体チップの主面の配線領域に配置されていることを特徴とする半導体装置。
9. 請求項３〜５のいずれか１項に記載の半導体装置において、前記電源電圧用の配線は、前記検出回路を駆動するための電源電圧を供給する電源電圧用の配線とは異なることを特徴とする半導体装置。
10. 請求項１〜９のいずれか１項に記載の半導体装置において、前記検出回路のうち、所定の検出回路の入力配線は、他の検出回路の電源電圧用の配線とされていることを特徴とする半導体装置。
11. 以下の構成を有することを特徴とするＩＣカード；
    （ａ）半導体チップの主面に形成され、情報の記憶に寄与する第１の素子、
    （ｂ）前記半導体チップの主面に形成された第２の素子、
    （ｃ）前記半導体チップの主面上に配置され、複数の第２の領域にそれぞれ分けられた第１の領域、
    （ｄ）前記第１の領域に形成された所望の信号配線、
    （ｅ）前記所望の信号配線の上層の前記複数の第２の領域にそれぞれ配置され、かつ、それぞれの形状が異なるように形成された第１の配線が切断されると、それを検出して第１の素子の情報解析を不可能とする検出回路、
    （ｆ）前記半導体チップを封止するパッケージ、
    （ｇ）前記パッケージを溝内に収容する板状のカード本体。
12. （ａ）半導体チップの主面上に配置され、複数の第２の領域にそれぞれ分けられた第１の領域、
    （ｂ）前記第１の領域に形成された第１の配線、
    （ｃ）前記第１の配線の変化を検出する検出回路、
    （ｄ）前記半導体チップを封止するパッケージ、
    （ｅ）前記パッケージを溝内に収容する板状のカード本体、
    を有し、
    前記第１の領域は複数の第２の領域に分けられており、その各々の第２の領域に配置された前記第１の配線の形状が互いに異なることを特徴とするＩＣカード。
13. 請求項１１または１２記載のＩＣカードにおいて、前記第１の配線は、電源電圧用の配線であることを特徴とするＩＣカード。
14. 請求項１３記載のＩＣカードにおいて、前記電源電圧用の配線は、相対的に高い電源電圧を供給する高電位側の電源電圧用の配線と、相対的に低い電源電圧を供給する低電位側の電源電圧用の配線とを有していることを特徴とするＩＣカード。
15. 請求項１３または１４記載のＩＣカードにおいて、前記電源電圧用の配線は、一本の配線が前記所望の信号配線を覆うように所定の形状に配置されることで構成されていることを特徴とするＩＣカード。
16. 請求項１３または１４記載のＩＣカードにおいて、前記電源電圧用の配線は、切断されると切断された配線同士が完全に絶縁されるように一本の配線で構成されていることを特徴とするＩＣカード。
17. 請求項１１〜１６のいずれか１項に記載のＩＣカードにおいて、前記検出回路は、前記半導体チップの主面内に分散配置されていることを特徴とするＩＣカード。
18. 請求項１７記載のＩＣカードにおいて、前記検出回路は、前記半導体チップの主面の回路ブロック領域に配置されていることを特徴とするＩＣカード。
19. 請求項１７記載のＩＣカードにおいて、前記検出回路は、前記半導体チップの主面の配線領域に配置されていることを特徴とするＩＣカード。
20. 請求項１３〜１６のいずれか１項に記載のＩＣカードにおいて、前記電源電圧用の配線は、前記検出回路を駆動するための電源電圧を供給する電源電圧用の配線とは異なることを特徴とするＩＣカード。
21. 請求項１１〜２０のいずれか１項に記載のＩＣカードにおいて、前記検出回路のうち、所定の検出回路の入力配線は、他の検出回路の電源電圧用の配線とされていることを特徴とするＩＣカード。
22. 以下の構成を有することを特徴とする半導体装置；
    （ａ）半導体チップの主面上に配置された第１の領域、
    （ｂ）前記第１の領域を分けることで形成される複数の第２の領域、
    （ｃ）前記複数の第２の領域の各々に配置された第１の配線、
    （ｄ）前記第１の配線のうち、前記複数の第２の領域のうちの所定の第２の領域に配置された第１の配線の加工を検出する検出回路。
23. 請求項２２記載の半導体装置において、前記第１の配線が配置された配線層とは異なる配線層に、前記第１の配線に対して平面的に重なるように前記第１の領域に前記半導体チップの集積回路の駆動に寄与する電源電圧用の配線を配置したことを特徴とする半導体装置。
24. 請求項２３記載の半導体装置において、前記電源電圧用の配線のパターンの隣接間の隙間に該当する平面位置に、前記第１の配線のパターンを配置したことを特徴とする半導体装置。
25. 請求項２２、２３または２４記載の半導体装置において、前記第１の領域に形状の異なる前記第１の配線を配置し、その各々の第１の配線を同一の配線層に配置したことを特徴とする半導体装置。
26. 請求項２５記載の半導体装置において、前記第１の配線のパターンの隣接間の隙間に、他の第１の配線のパターンが介在されるように、前記形状の異なる前記第１の配線を配置したことを特徴とする半導体装置。
27. 請求項２２，２３，２４または２５記載の半導体装置において、各々の第２の領域に配置された前記第１の配線の形状が互いに異なることを特徴とする半導体装置。
28. 請求項２２，２３，２４または２５記載の半導体装置において、前記所定の第２の領域とは別の他の第２の領域に配置された第１の配線と、前記所定の第２の領域に配置された前記第１の配線とは形状が異なることを特徴とする半導体装置。
29. 請求項２２，２３，２４、２５または２６記載の半導体装置において、前記所定の第２の領域とは別の他の第２の領域に前記他の第２の領域を覆うように前記半導体チップの集積回路の駆動に寄与する電源電圧用の配線を配置したことを特徴とする半導体装置。
30. 請求項２９記載の半導体装置において、前記第１の配線と、前記電源電圧用の配線とを同一の配線層に配置したことを特徴とする半導体装置。
31. 請求項２２〜３０のいずれか１項に記載の半導体装置において、前記第１の配線に対して複数の前記検出回路を電気的に接続したことを特徴とする半導体装置。
32. 請求項２２〜３１のいずれか１項に記載の半導体装置において、前記検出回路を、その検出回路が接続される第１の配線の位置に対して不規則な位置に配置したことを特徴とする半導体装置。
33. 請求項２２〜３２のいずれか１項に記載の半導体装置において、前記第１の配線の幅および配線ピッチを、前記半導体チップの集積回路を構成する配線の幅およびピッチと同様としたことを特徴とする半導体装置。
34. 請求項２２〜３３のいずれか１項に記載の半導体装置において、前記第１の配線の電位を変化させたことを特徴とする半導体装置。
35. 請求項２２〜３４のいずれか１項に記載の半導体装置において、前記第１の配線の電位を不規則的に変化させたことを特徴とする半導体装置。
36. 請求項２２〜３５のいずれか１項に記載の半導体装置において、前記第１の配線に所定の周波数の信号を流し、その所定の周波数の信号を前記検出回路で検知させるようにしたことを特徴とする半導体装置。
37. 請求項２２〜３６のいずれか１項に記載の半導体装置において、前記第１の配線は、前記半導体チップの集積回路を構成する所望の信号配線よりも上層の配線層に配置されていることを特徴とする半導体装置。
38. 以下の構成を有することを特徴とする半導体装置；
    （ａ）半導体チップの主面上に配置された第１の領域、
    （ｂ）前記第１の領域を分けることで形成される複数の第２の領域、
    （ｃ）前記複数の第２の領域のうちの所定の第２の領域に配置された第１の配線、
    （ｄ）前記半導体チップの集積回路の駆動に寄与する電源電圧用の配線であって、前記複数の第２の領域のうちの他の第２の領域を覆うように、前記他の第２の領域に配置され、かつ、前記第１の配線と形状の異なるように形成された電源電圧用の配線、
    （ｅ）前記第１の配線の加工を検出する検出回路。
39. 以下の構成を有することを特徴とする半導体装置；
    （ａ）半導体チップの主面上に配置された第１の領域、
    （ｂ）前記第１の領域に配置された第１の配線、
    （ｃ）前記半導体チップの集積回路の駆動に寄与する電源電圧用の配線であって、前記第１の配線が配置された配線層とは異なる配線層に、前記第１の配線と平面的に重なるように前記第１の領域に配置され、かつ、前記第１の配線と形状の異なるように形成された電源電圧用の配線、
    （ｄ）前記第１の配線の加工を検出する検出回路。
40. 半導体装置において、
    （ａ）半導体チップの主面上に配置された第１の領域、
    （ｂ）前記第１の領域に配置された第１の配線、
    （ｃ）前記第１の配線の加工を検出する検出回路を有し、
    前記第１の領域には、形状の異なる第１の配線が配置されており、
    前記形状の異なる第１の配線は、前記第１の領域の異なる領域に配置されていることを特徴とする半導体装置。
41. 半導体装置において、
    （ａ）半導体チップの主面上に配置された第１の領域、
    （ｂ）前記第１の領域を分けることで形成される複数の第２の領域、
    （ｃ）前記複数の第２の領域毎に配置された第１の配線、
    （ｄ）前記第１の配線の加工を検出する検出回路を有し、
    前記検出回路は、その検出回路が接続された第１の配線を有する第２の領域との位置関係が不規則となるように配置されていることを特徴とする半導体装置。
42. 請求項４０記載の半導体装置において、
    前記第１の配線の幅および配線ピッチを、前記半導体チップの集積回路を構成する配線の幅および配線ピッチと同様にしたことを特徴とする半導体装置。
43. 請求項４０記載の半導体装置において、
    前記第１の配線の電位を変化させたことを特徴とする半導体装置。
44. 請求項４０記載の半導体装置において、
    前記第１の配線の電位を不規則的に変化させたことを特徴とする半導体装置。
45. 請求項４０記載の半導体装置において、
    前記第１の配線に所定の周波数の信号を流し、その所定の周波数の信号を前記検出回路で検知させるようにしたことを特徴とする半導体装置。
46. （ａ）半導体チップの主面上に配置された第１の領域、
    （ｂ）前記第１の領域に配置された第１の配線、
    （ｃ）前記第１の配線の変化を検出する検出回路、
    を有し、
    前記第１の領域は複数の第２の領域に分けられており、その各々の第２の領域に配置された前記第１の配線の形状が互いに異なることを特徴とする半導体装置。
47. 請求項４６に記載の半導体装置において、
    前記検出回路は、その検出回路が接続された第１の配線を有する第２の領域との位置関係が不規則となるように配置されていることを特徴とする半導体装置。
48. （ａ）半導体チップの主面上に配置された第１の領域、
    （ｂ）前記第１の領域を分けることで形成される複数の第２の領域、
    （ｃ）前記複数の第２の領域毎に配置された第１の配線、
    （ｄ）前記各第２の領域の第１の配線のうち所定の第１の配線に、前記所定の第１の配線の変化を検出する検出回路、
    を有し、
    前記検出回路は、その検出回路が接続された第１の配線を有する第２の領域との位置関係が不規則となるように配置されていることを特徴とする半導体装置。
49. （ａ）半導体チップの主面上に配置された第１の領域、
    （ｂ）前記第１の領域を分けることで形成される複数の第２の領域、
    （ｃ）前記複数の第２の領域毎に配置された第１の配線、
    （ｄ）前記各第２の領域の第１の配線のうち所定の第１の配線に、前記所定の第１の配線の変化を検出する検出回路、
    を有し、
    前記第２の領域に配置された前記第１の配線の形状は互いに異なり、
    前記検出回路は、その検出回路が接続された前記所定の第１の配線を有する第２の領域との位置関係が不規則となるように配置されていることを特徴とする半導体装置。
50. 請求項４５〜４９のいずれか１項に記載の半導体装置において、前記第１の配線に対して前記検出回路を複数設けたことを特徴とする半導体装置。
51. 請求項４５〜５０のいずれか１項に記載の半導体装置において、前記第１の配線の幅および配線ピッチを、前記半導体チップの集積回路を構成する配線の幅および配線ピッチと同様にしたことを特徴とする半導体装置。
52. 請求項４５〜５１のいずれか１項に記載の半導体装置において、前記第１の配線の電位を変化させたことを特徴とする半導体装置。
53. 請求項４５〜５２のいずれか１項に記載の半導体装置において、前記第１の配線の電位を不規則的に変化させたことを特徴とする半導体装置。
54. 請求項４５〜５３のいずれか１項に記載の半導体装置において、前記第１の配線に所定の周波数の信号を流し、その所定の周波数の信号を前記検出回路で検知させるようにしたことを特徴とする半導体装置。
55. （ａ）半導体チップの主面上に配置された第１の領域、
    （ｂ）前記第１の領域を分けることで形成される複数の第２の領域、
    （ｃ）前記複数の第２の領域毎に配置された第１の配線、
    （ｄ）前記第１の配線とは異なる層に形成され、かつ、前記複数の第２の領域毎に配置された第２の配線、
    （ｅ）前記各第２の領域の第１の配線のうち所定の第１の配線に、前記所定の第１の配線の変化を検出する第１検出回路、
    を有し、
    前記第１検出回路は、前記第１検出回路が接続された前記所定の第１の配線を有する第２の領域との位置関係が不規則となるように配置されていることを特徴とする半導体装置。
56. （ａ）半導体チップの主面上に配置された第１の領域、
    （ｂ）前記第１の領域を分けることで形成される複数の第２の領域、
    （ｃ）前記複数の第２の領域毎に配置された第１の配線、
    （ｄ）前記第１の配線とは異なる層に形成され、かつ、前記複数の第２の領域毎に配置された第２の配線、
    （ｅ）前記各第２の領域の第１の配線のうち所定の第１の配線に、前記所定の第１の配線の変化を検出する第１検出回路、
    を有し、
    前記第２の領域に配置された前記第１の配線および前記第２の配線の形状がそれぞれに異なり、前記第１検出回路は、前記第１検出回路が接続された前記所定の第１の配線を有する第２の領域との位置関係が不規則となるように配置されていることを特徴とする半導体装置。
57. 請求項５６に記載の半導体装置において、前記各第２の領域の第２の配線のうち所定の第２の配線に、前記所定の第２の配線の変化を検出する第２検出回路が形成されていることを特徴とする半導体装置。
58. 請求項５６または５７に記載の半導体装置において、前記第１検出回路は、その検出回路が接続された第１の配線を有する第２の領域との位置関係が不規則となるように配置されていることを特徴とする半導体装置。
59. 請求項５６〜５８のいずれか１項に記載の半導体装置において、前記第１の配線に対して複数の前記第１検出回路を電気的に接続したことを特徴とする半導体装置。
60. 請求項５６〜５９のいずれか１項に記載の半導体装置において、
    前記第１の配線および前記第２の配線のうち、少なくともどちらか一方は、前記半導体チップの集積回路に電圧を供給する電源電圧用の配線であることを特徴とした半導体装置。
61. 半導体装置において、
    （ａ）半導体チップの主面上に配置された第１の領域、
    （ｂ）前記第１の領域に配置された第１の配線、
    （ｃ）前記第１の配線の加工を検出する検出回路を有し、
    前記第１の領域には、形状の異なる第１の配線が配置され、その形状の異なる第１の配線は、前記第１領域の同一領域内に混在して配置され
    前記検出回路は、その検出回路が接続された第１の配線との位置関係が不規則となるように配置されていることを特徴とする半導体装置。

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