JP2004022736A - 不揮発性ラッチ回路および半導体装置 - Google Patents
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Abstract
【課題】アンチヒューズ素子と、アンチヒューズ素子への書き込みおよびデータ検出の機能を実現する回路を従来例よりも少ない素子数で実現する。
【解決手段】不揮発性ラッチ回路に論理値１を書き込む場合には、制御信号ＣＴＬ１をローレベルにし、ＣＴＬ２をハイレベルにした状態でプログラミング制御信号ＰＧＭＡをハイレベルにしＰＧＭＢをローレベルにする。節点Ｎｖｓには第２の電源ＶＤＤ２からプログラミング電圧Ｖｐｐが出力され、出力端子ＲＣＢがＶｐｐのレベルになり、薄いゲート絶縁膜を有するトランジスタ５が絶縁破壊される。通常動作モードではＰＧＭＡをローレベル、ＰＧＭＢをハイレベル、ＣＴＬ１およびＣＴＬ２をローレベルにする。節点Ｎｖｓには第２の電源ＶＤＤ１から通常動作電圧Ｖｏｐが出力され、トランジスタ５が絶縁破壊されているので出力端子ＲＣがハイレベルになり、不揮発的に論理値１が記憶される。
【選択図】 図１
【解決手段】不揮発性ラッチ回路に論理値１を書き込む場合には、制御信号ＣＴＬ１をローレベルにし、ＣＴＬ２をハイレベルにした状態でプログラミング制御信号ＰＧＭＡをハイレベルにしＰＧＭＢをローレベルにする。節点Ｎｖｓには第２の電源ＶＤＤ２からプログラミング電圧Ｖｐｐが出力され、出力端子ＲＣＢがＶｐｐのレベルになり、薄いゲート絶縁膜を有するトランジスタ５が絶縁破壊される。通常動作モードではＰＧＭＡをローレベル、ＰＧＭＢをハイレベル、ＣＴＬ１およびＣＴＬ２をローレベルにする。節点Ｎｖｓには第２の電源ＶＤＤ１から通常動作電圧Ｖｏｐが出力され、トランジスタ５が絶縁破壊されているので出力端子ＲＣがハイレベルになり、不揮発的に論理値１が記憶される。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明はラッチ回路およびこれを備えた半導体装置に関し、特に、アンチヒューズ素子への書込によりデータを記憶する不揮発性のラッチ回路に関する。
【０００２】
【従来の技術】
メモリ容量の増大により集積回路の製造時にメモリセルの一部に不良が混入することが避けられなくなったため、冗長メモリセルを設けて不良メモリセルを置換して救済する技術が一般的に使用されている。不良メモリセルと置換される冗長メモリセルとの対応等の救済情報を記憶する手段として、電気的に書込可能なＥＰＲＯＭ素子、大電流により溶断してオープンとなるヒューズ素子、臨界値以上の電圧の印加によりショートするアンチヒューズ素子等を用いた不揮発性の記憶手段が知られている。
【０００３】
大容量のスタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）、ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）等のメモリマクロをロジックマクロと混載する大規模集積回路では、アンチヒューズ素子が記憶手段として好ましい。ＥＰＲＯＭ素子は製造工程数が増加してコストの上昇が伴うのでアンチヒューズ素子に劣り、また、ヒューズ素子は溶断時に高熱を発生するため金属配線がヒューズ素子の上層に配置されることを禁止しなければならず、このためチップ面積が増大する点でアンチヒューズ素子に劣る。アンチヒューズ素子、特に容量素子の絶縁破壊を用いたアンチヒューズ素子は、絶縁破壊に要する電流がヒューズ素子の溶断に要する電流に比較して小さいため絶縁破壊に伴う発熱には注意する必要がないからである。
【０００４】
しかしながら、アンチヒューズ素子は絶縁破壊が生じても実際には抵抗値が０になるわけではなく平均的に数百Ω程度の抵抗値を持ち、希ではあるが数十ＫΩの抵抗値となる場合もある。このような場合にアンチヒューズ素子が導通状態であるか非道通状態であるかの判定が困難となるため、検出感度のよい回路が必要となる。
【０００５】
アンチヒューズ素子に記憶されたデータの検出感度が改良された検出回路として特表２０００−５０３７９４号公報に記載の従来例がある。図１１はこの従来例の回路図である。図１１において、７１，７２，７３，７４，８１，８２はＰチャネルＭＯＳトランジスタであり、７５，７６，７９，８０，８３，８４はＮチャネルトランジスタであり、７７，７８はアンチヒューズ素子として用いられる容量素子である。
【０００６】
この従来例のアンチヒューズ検出回路は、電源端子ＶＤＤから電源電圧が供給され、端子ＶＰＲＧからプログラミング電圧が供給され、端子ＰＢから第１のバイアス電圧が供給され、端子ＰＢからは第２のバイアス電圧が供給される。
【０００７】
例えばアンチヒューズに論理値１を書き込む場合には、ＮチャネルＭＯＳトランジスタ７５，７６、７９，８０をオフ状態にし、ＰチャネルＭＯＳトランジスタ８１をオン状態にし、ＰチャネルＭＯＳトランジスタ８２をオフ状態にし、ＮチャネルＭＯＳトランジスタ８３をオン状態にし、ＮチャネルＭＯＳトランジスタ８４をオフ状態にする。容量素子７７の両端のプレートの間にはプログラミング電圧分の電位差が生じるので、プログラミング電圧を容量素子７７の絶縁破壊耐電圧よりも大きく設定しておくことにより容量素子７７の絶縁破壊が発生し、容量素子７７の抵抗値は減少する。これに対して容量素子７８の両端のプレートの間には電位差がなく、容量素子７８は高い絶縁性を維持する。
【０００８】
アンチヒューズ検出回路がアンチヒューズに記憶したデータを読み出す場合には、ＮチャネルＭＯＳトランジスタ７９，８０をオン状態にし、ＮチャネルＭＯＳトランジスタ７５，７６にもバイアス電圧を印加し、ＰチャネルＭＯＳトランジスタ８１，８２およびＮチャネルＭＯＳトランジスタ８３，８４をオフ状態にする。ＰチャネルＭＯＳトランジスタ７１とＰチャネルＭＯＳトランジスタ７２とは実質的に互いのドレインが相手のゲートに接続されているため、アンチヒューズを構成する容量素子７７および容量素子７８電流値の間に差異があればアンチヒューズ検出回路は高感度に増幅して出力することができる。すなわち、アンチヒューズに論理値１が書き込まれた場合には、絶縁破壊された容量素子７７を通って流れる電流値が容量素子７８を通って流れる電流値よりも大きいので、出力端子ＲＣＢはローレベルとなり、出力端子ＲＣはハイレベルとなって論理値１を出力する。
【０００９】
【発明が解決しようとする課題】
以上のように、図１１の従来例は書込による絶縁破壊後に容量素子が数十ＫΩの抵抗値を持つ場合においても書き込まれたデータを検出することが出来る。しかしながら、図１１の従来例に関して、特表２０００−５０３７９４号公報にはアンチヒューズ素子として用いられる容量素子７７，７８の構造について具体的な記載がなく、容量素子が第１導電性プレートと第２導電性プレートとを有すること、および、端子ＶＤＤから供給される電源電圧が直接的に容量素子７７，７８のプレートに印加されないようにＮチャネルＭＯＳ７５，７６により電圧降下させることが記載されているのみである。これらの記載から容量素子の構造として、例えば電源電圧が直接に印加されると絶縁破壊する程度のきわめて薄い厚さの絶縁膜を上下２層のポリシリコンのプレートで挟んだものが考えられるが明瞭ではない。また、プログラミング電圧が電源電圧よりも大きいか否かについても記載がないため、例えばプログラミング電圧が印加されるトランジスタ（ＰチャネルＭＯＳトランジスタ８１，８２など）が電源電圧が印加されるトランジスタ（ＰチャネルＭＯＳトランジスタ７１，７２など）よりも高い破壊耐電圧を必要とするのかまたは同一のトランジスタでよいのか不明である。
【００１０】
このように、特表２０００−５０３７９４号公報には検出回路としての記載はなされているものの、アンチヒューズ素子および書き込み回路を構成する素子の構造に関する記載が欠如しており、検出回路に加えてアンチヒューズおよび書き込み回路を備えた不揮発性ラッチ回路の全体を構成するに十分な程度の具体的な記載がない。
【００１１】
また、図１１の従来例は１２個のトランジスタと２個の容量素子を必要とし、もしもプログラミング電圧として高い電圧を必要とするならばＰチャネルＭＯＳトランジスタ８１，８２とＮチャネルＭＯＳトランジスタ７５，７６，７９，８０，８３，８４との計８個に高耐圧の構造が必要となるため、占有面積が増大する。
【００１２】
本発明の目的は、アンチヒューズ素子の構造、アンチヒューズ素子への書き込みおよびデータ検出の機能を実現する回路を図１１の従来例よりも少ない素子数で実現できる不揮発性ラッチ回路を具体的な構成を提示して提供することにあり、また、この不揮発性ラッチ回路を冗長付きメモリマクロの不良救済情報を記憶する回路に用いた半導体装置を提供することにある。
【００１３】
【課題を解決するための手段】
本発明の第１の発明の不揮発性ラッチ回路は、アンチヒューズ素子への書込によりデータを記憶する不揮発性のラッチ回路において、通常動作電圧を供給する第１の電源とプログラミング時にプログラミング電圧を供給する第２の電源とに接続され前記通常動作電圧または前記プログラミング電圧をプログラミング制御信号に基づいて選択し選択電圧として選択電圧出力節点に出力する電圧選択部と、ソースおよびバックゲートが前記選択電圧出力節点に接続されゲートが第１の出力端子に接続されドレインが第２の出力端子に接続された第１のＰチャネルＭＯＳトランジスタと、ソースおよびバックゲートが前記選択電圧出力節点に接続されゲートが前記第２の出力端子に接続されドレインが前記第１の出力端子に接続された第２のＰチャネルＭＯＳトランジスタと、一方の電極が前記第１の出力端子に接続され他方の電極が接地電圧を供給する接地端子に接続された第１のアンチヒューズ素子と、一方の電極が前記第２の出力端子に接続され他方の電極が前記接地端子に接続された第２のアンチヒューズ素子と、ドレインが前記第２の出力端子に接続されゲートに第１の制御信号が入力されソースおよびバックゲートが前記接地端子に接続された第１のＮチャネルＭＯＳトランジスタと、ドレインが前記第１の出力端子に接続されゲートに第２の制御信号が入力されソースおよびバックゲートが前記接地端子に接続された第２のＮチャネルＭＯＳトランジスタとを備え、前記第１，第２のアンチヒューズ素子は前記プログラミング電圧よりも小さい破壊耐電圧を有し、前記第１、第２のＰチャネルＭＯＳトランジスタおよび前記第１、第２のＮチャネルＭＯＳトランジスタは前記プログラミング電圧よりも大きいゲート絶縁破壊耐電圧を有することを特徴としている。第１のアンチヒューズ素子としてゲートが第１の出力端子に接続されソース、ドレインおよびバックゲートが接地端子に接続されたアンチヒューズ用ＭＯＳトランジスタを用い、前記第２のアンチヒューズ素子としてゲートが第２の出力端子に接続されソース、ドレインおよびバックゲートが接地端子に接続されたアンチヒューズ用ＭＯＳトランジスタを用いてもよい。または、第１のアンチヒューズ素子としてソース、ドレインおよびバックゲートが第１の出力端子に接続されゲートが接地端子に接続されたアンチヒューズ用ＭＯＳトランジスタを用い、第２のアンチヒューズ素子としてソース、ドレインおよびバックゲートが第２の出力端子に接続されゲートが接地端子に接続されたアンチヒューズ用ＭＯＳトランジスタをもちいて構成してもよい。
【００１４】
本発明の第２の発明の半導体装置は、第１の電源から第１の電圧が供給されゲート絶縁膜が第１の厚さの複数のＮチャネルＭＯＳトランジスタおよびＰチャネルＭＯＳトランジスタを有して構成された内部論理回路と、第２の電源から前記第１の電圧よりも高い電圧が供給されゲート絶縁膜が前記第１の厚さよりも厚い第２の厚さのＮチャネルＭＯＳトランジスタおよびＰチャネルＭＯＳトランジスタにより入力初段または出力終段の少なくとも何れかが構成された入出力回路と、それぞれがメモリセルアレイとカラム選択回路と書込／読出回路とを含む複数のメモリマットと前記メモリマットに不良がある場合に不良メモリマットの代わりに使用される冗長メモリマットとを備えたメモリ部と、複数の不揮発性ラッチ回路を含み前記不揮発性ラッチ回路に記憶された情報に基づいて前記不良メモリマットの書込読出を禁止し前記冗長メモリマットの書込読出を有効にする救済回路とを有するメモリマクロとを備え、前記不揮発性ラッチ回路は、前記第１の電源と前記第２の電源とに接続され前記第１の電源の電圧または前記第２の電源の電圧をプログラミング制御信号に基づいて選択し選択電圧として選択電圧出力節点に出力する電圧選択部と、ゲートが前記第１の出力端子に接続されソース、ドレインおよびバックゲートが接地電圧を供給する接地端子に接続された前記第１の厚さのゲート絶縁膜の第１のアンチヒューズ用ＭＯＳトランジスタと、ゲートが第２の出力端子に接続されソース、ドレインおよびバックゲートが前記接地端子に接続された前記第１の厚さのゲート絶縁膜の第２のアンチヒューズ用ＭＯＳトランジスタと、ソースおよびバックゲートが前記選択電圧出力節点に接続されゲートが第１の出力端子に接続されドレインが第２の出力端子に接続された前記第２の厚さのゲート絶縁膜の第１のＰチャネルＭＯＳトランジスタと、ソースおよびバックゲートが前記選択電圧出力節点に接続されゲートが前記第２の出力端子に接続されドレインが前記第１の出力端子に接続された前記第２の厚さのゲート絶縁膜の第２のＰチャネルＭＯＳトランジスタと、ドレインが前記第２の出力端子に接続されゲートに第１の制御信号が入力されソースおよびバックゲートが前記接地端子に接続された前記第２の厚さのゲート絶縁膜の第１のＮチャネルＭＯＳトランジスタと、ドレインが前記第１の出力端子に接続されゲートに第２の制御信号が入力されソースおよびバックゲートが前記接地端子に接続された前記第２の厚さのゲート絶縁膜の第２のＮチャネルＭＯＳトランジスタとを有することを特徴としている。または、前記第１のアンチヒューズ用ＭＯＳトランジスタをソース、ドレインおよびバックゲートが前記第１の出力端子に接続されゲートが接地電圧を供給する接地端子に接続されたアンチヒューズ用ＭＯＳトランジスタに置き換え、前記第２のアンチヒューズ用ＭＯＳトランジスタをソース、ドレインおよびバックゲートが前記第２の出力端子に接続されゲートが前記接地端子に接続されたアンチヒューズ用ＭＯＳトランジスタに置き換えて構成してもよい。
【００１５】
【発明の実施の形態】
以下、本発明の好ましい実施の形態について添付図面を参照しながら詳細に説明する。なお、以下の説明は、本発明の実施の形態を示すものであり、本発明が以下の説明に限定されて解釈されるものではない。
【００１６】
図１は、本発明の第１の実施の形態の不揮発性ラッチ回路の一実施例を示す回路図である。図１において、不揮発性ラッチ回路は、電圧選択部１と、ラッチを構成するＰチャネルＭＯＳトランジスタ２および３と、書き込みデータの設定に使用されるＮチャネルＭＯＳトランジスタ６および７と、アンチヒューズ素子として使用されるＮチャネルＭＯＳトランジスタ４および５とにより構成され、アンチヒューズ素子へ書き込んだデータをラッチして第１の出力端子である出力端子ＲＣから出力し、第２の出力端子である出力端子ＲＣＢから反転出力する。ＮチャネルＭＯＳトランジスタ４および５は第１の厚さのゲート絶縁膜を有するトランジスタであり、ＰチャネルＭＯＳトランジスタ２および３とＮチャネルＭＯＳトランジスタ６および７とは第１の厚さのゲート絶縁膜よりも厚い第２の厚さのゲート絶縁膜を有し大きいゲート絶縁膜破壊耐電圧を有する高耐圧トランジスタである。
【００１７】
電圧選択部１は、通常動作電圧Ｖｏｐを供給する第１の電源ＶＤＤ１とプログラミング時にプログラミング電圧Ｖｐｐを供給する第２の電源ＶＤＤ２とに接続される。電圧選択部１は、通常動作電圧Ｖｏｐまたはプログラミング電圧Ｖｐｐをプログラミング制御信号（プログラミング制御信号ＰＧＭＡおよびプログラミング制御信号ＰＧＭＢ）に基づいて選択し、選択電圧ＶＳとして選択電圧出力節点Ｎｖｓに出力する。
【００１８】
ＰチャネルＭＯＳトランジスタ２は、ソースおよびバックゲートが選択電圧出力節点Ｎｖｓに接続され、ゲートが出力端子ＲＣに接続され、ドレインが出力端子ＲＣＢに接続される。ＰチャネルＭＯＳトランジスタ３は、ソースおよびバックゲートが選択電圧出力節点Ｖｎｓに接続され、ゲートが出力端子ＲＣＢに接続されドレインが出力端子ＲＣに接続される。
【００１９】
アンチヒューズ素子として使用されるＮチャネルＭＯＳトランジスタ４は、ゲートが出力端子ＲＣに接続され、ソース、ドレインおよびバックゲートが接地電圧を供給する接地端子に接続される。ＮチャネルＭＯＳトランジスタ５は、ゲートが出力端子ＲＣＢに接続され、ソース、ドレインおよびバックゲートが接地端子にされる。
【００２０】
ＮチャネルＭＯＳトランジスタ６は、ドレインが出力端子ＲＣＢに接続され、ゲートに制御信号ＣＴＬ１が入力され、ソースおよびバックゲートが接地端子に接続される。ＮチャネルＭＯＳトランジスタ７は、ドレインが出力端子ＲＣに接続され、ゲートに第２の制御信号ＣＴＬ２が入力され、ソースおよびバックゲートが接地端子に接続される。
【００２１】
第１実施例である図１において、電圧選択部１は、第２の厚さのゲート絶縁膜を有する高耐圧のＰチャネルＭＯＳトランジスタ１１，１２および１３を備えて構成される。ＰチャネルＭＯＳトランジスタ１１は、ソースおよびバックゲートが第１の電源ＶＤＤ１に接続され、ゲートにプログラミング制御信号ＰＧＭＡが入力される。ＰチャネルＭＯＳトランジスタ１２は、ソースがＰチャネルＭＯＳトランジスタ１１のドレインに接続され、ゲートにプログラミング制御信号ＰＧＭＡが入力され、ドレインが選択電圧出力節点Ｎｖｓに接続され、バックゲートが第２の電源ＶＤＤ２に接続される。ＰチャネルＭＯＳトランジスタ１３は、ソースおよびバックゲートが第２の電源ＶＤＤ２に接続され、ゲートにプログラミング制御信号ＰＧＭＢが入力され、ドレインが選択電圧出力節点Ｎｖｓに接続される。
【００２２】
図２は、図１のＰチャネルＭＯＳトランジスタ２、ＮチャネルＭＯＳトランジスタ５およびＮチャネルＭＯＳトランジスタ６の断面構造を模式的に示した図である。２ａはＰチャネルＭＯＳトランジスタ２の断面に対応し、５ａはＮチャネルＭＯＳトランジスタ５の断面に対応し、６ａはＮチャネルＭＯＳトランジスタ６の断面に対応する。５ａにおいて第１のゲート絶縁膜１０９は第１の厚さを有し、２ａおよび６ａにおける第２のゲート絶縁膜１１０は第２の厚さのゲート絶縁膜であって第１のゲート絶縁膜１０９よりも厚い。図２において、１０１はＰ型半導体基板であり、１０２はＰ型ウェルであり、１０３はＮ型ウェルであり、１０４は高濃度のＮ型拡散層であり、１０５は高濃度のＰ型拡散層であり、１０６はＮ型ＬＤＤ（ｌｉｇｈｔｌｙ−ｄｏｐｅｄ ｄｒａｉｎ） 層であり、１０７はＰ型ＬＤＤ層であり、１０８は例えばポリシリコン等のゲート電極膜であり、１１１はＭＯＳトランジスタ間を絶縁分離する素子間分離絶縁膜であり、１１２は例えばアルミニウム等の配線金属膜である。なお、図２ではＮチャネルＭＯＳトランジスタ５の断面５ａとＮチャネルＭＯＳトランジスタ６の断面６ａにおいてそれぞれのバックゲートＢＧが共通のＰ型ウェル１０２を通じて短絡している。
【００２３】
図２のように異なる厚さのゲート絶縁膜を有するＭＯＳトランジスタは、例えば特開平８−１３０２５０号公報または特開平４−２９７０６３号公報に開示されている方法により容易に実現することができる。なお、図２では、ＰチャネルＭＯＳトランジスタ２およびＮチャネルＭＯＳトランジスタ６のそれぞれはドレインの耐圧を高めるためにＬＤＤ構造としているが、ドレイン耐圧を高めるために特開平４−２９７０６３号公報に記載されているようにドレインをオフセット構造としてもよく、特開平８−１３０２５０号公報に記載されているようにドレインを低濃度と高濃度の２重拡散により形成してもよく、または特開平５−１９８７５７号公報に記載されているようにドレインを実質的に低濃度の拡散層で構成してもよい。
【００２４】
次に図１の不揮発性ラッチ回路の動作について説明する。不揮発性ラッチ回路は、テスト、プログラミング、通常動作の３モードを有する。図３（ａ）はテストモードのタイミング図であり、図３（ｂ）は論理値１を書き込んだ場合のプログラミングモードから通常動作モードに移るまでの動作タイミング図であり、図３（ｃ）は論理値０を書き込んだ場合のプログラミングモードから通常動作モードに移るまでの動作タイミング図である。図３（ａ）〜（ｃ）に示すように、第１の電源ＶＤＤ１からは通常動作電圧Ｖｏｐが供給され、第２の電源ＶＤＤ２からはプログラミング電圧Ｖｐｐが供給されている。プログラミング電圧Ｖｐｐは、第１の厚さのゲート絶縁膜を有するアンチヒューズ用ＮチャネルＭＯＳトランジスタ４，５のゲート絶縁破壊耐電圧よりも大きく、且つ、第２の厚さのゲート絶縁膜を有するＰチャネルＭＯＳトランジスタ２，３，１１，１２，１３およびＮチャネルＭＯＳトランジスタ６，７のゲート絶縁破壊耐電圧よりも小さい電圧に設定される。これに対して通常動作電圧Ｖｏｐは、第１の厚さのゲート絶縁膜を有するアンチヒューズ用ＭＯＳトランジスタ４，５のゲート絶縁破壊耐電圧よりも小さい電圧に設定される。
【００２５】
まず図３（ａ）を参照してテストモードについて説明する。テストモードでは不揮発性ラッチ回路のアンチヒューズ用ＮチャネルＭＯＳトランジスタ４，５が書込可能な状態にあるか否かをテストする。テストモードにおいては、プログラミング制御信号ＰＧＭＡがローレベルでプログラミング制御信号ＰＧＭＢがハイレベルであるため、電圧選択部１のＰチャネルＭＯＳトランジスタ１１および１２がオン状態にありＰチャネルＭＯＳトランジスタ１３がオフ状態にあるので、選択電圧出力節点Ｎｖｓには選択電圧ＶＳとして通常動作電圧Ｖｏｐが出力される。時刻Ｔ１より前には制御信号ＣＴＬ１およびＣＴＬ２が何れもハイレベルであり、ＰチャネルＭＯＳトランジスタ２，３のオン状態での抵抗値をＮチャネルＭＯＳトランジスタ６，７のオン状態での抵抗値に比較して十分に大きな抵抗値に設定しておくことにより、出力端子ＲＣＢ，ＲＣはいずれもローレベルになって不揮発性ラッチ回路は出力停止状態になっている。
【００２６】
時刻Ｔ１でテストモードに入り、時刻Ｔ１と時刻Ｔ２との間ではアンチヒューズ用ＮチャネルＭＯＳトランジスタ４を検査する。時刻Ｔ１に制御信号ＣＴＬ２がローレベルに下がると、ＮチャネルＭＯＳトランジスタ４が書き込み可能な状態にある場合には図３（ａ）に示すように出力端子ＲＣがハイレベルに変化する。これに対してＮチャネルＭＯＳトランジスタ４が製造時に何らかの要因でゲート絶縁膜にショートが生じた場合には、ＮチャネルＭＯＳトランジスタ４のゲートとバックゲート間の抵抗値がＰチャネルＭＯＳトランジスタ３のオン抵抗値より小さくなるので、出力端子ＲＣおよび出力端子ＲＣＢは共にローレベルになる。
【００２７】
同様に時刻Ｔ２と時刻Ｔ３との間ではアンチヒューズ用ＮチャネルＭＯＳトランジスタ５を検査する。時刻Ｔ２に制御信号ＣＴＬ１がローレベルになり制御信号ＣＴＬ２がハイレベルになると、ＮチャネルＭＯＳトランジスタ５が書き込み可能な状態にある場合には図３（ａ）に示すように出力端子ＲＣＢがハイレベルに変化する。これに対してＮチャネルＭＯＳトランジスタ５が製造時に何らかの要因でゲート絶縁膜にショートが生じた場合には、ＮチャネルＭＯＳトランジスタ５のゲートとバックゲート間の抵抗値がＰチャネルＭＯＳトランジスタ２のオン抵抗値より小さくなるので、出力端子ＲＣおよび出力端子ＲＣＢは共にローレベルになる。
【００２８】
図１の不揮発性ラッチ回路では、以上のようにしてアンチヒューズ用ＮチャネルＭＯＳトランジスタ４，５が書き込み可能な状態にあるか否かをテストすることができる。
【００２９】
次に、図３（ｂ）を参照してプログラミングモードで論理値１を書き込む場合の不揮発性ラッチ回路の動作を説明する。時刻Ｔ４より前の各信号のレベルは図３（ａ）の時刻Ｔ３以降と同じである。
【００３０】
先ず時刻Ｔ４で制御信号ＣＴＬ１をローレベルに変化させ、出力端子ＲＣＢをハイレベルにする。すなわち、出力端子ＲＣの出力レベルが書き込む論理値とは逆のレベルになるように制御信号を設定する。この時点では、出力端子ＲＣＢの出力電圧は第１の電源ＶＤＤ１から供給される通常動作電圧Ｖｏｐである。
【００３１】
次に時刻Ｔ５でプログラミング制御信号ＰＧＭＡがハイレベルになりプログラミング制御信号ＰＧＭＢがローレベルになるとプログラミングモードにはいる。電圧選択部１においてＰチャネルＭＯＳトランジスタ１１および１２がオフしＰチャネルＭＯＳトランジスタ１３がオンするので、選択電圧出力節点Ｎｖｓには選択電圧ＶＳとして第２の電源ＶＤＤ２から供給されるプログラミング電圧Ｖｐｐが出力される。出力端子ＲＣがローレベルにあるのでＰチャネルＭＯＳトランジスタ２がオンとなっているため、ＮチャネルＭＯＳトランジスタ５のゲートにプログラミング電圧Ｖｐｐが印加されゲート絶縁膜が破壊されて書き込みがなされる。
【００３２】
発明者らの実験によれば、ゲート絶縁膜がシリコン酸化膜の場合には２．２ＧＶ／ｍ程度以上の電界を加えることにより確実に絶縁破壊を生じさせることが可能であり、これに対して長期に渡って印加してもシリコン酸化膜の絶縁特性の劣化が生じない電界は０．７ＧＶ／ｍ程度以下である。したがって、これらを満足するように、通常動作電圧Ｖｏｐ、プログラミング電圧ＶｐｐとそれぞれのＭＯＳトランジスタのゲート絶縁膜の厚さとが定められる。ゲート絶縁破壊耐電圧以上の電圧を印加した場合には、アンチヒューズ用ＮチャネルＭＯＳトランジスタのゲート絶縁膜の抵抗値は、絶縁破壊前には１００ＭΩ以上であったものが絶縁破壊により平均的には数百Ω程度に減少する。
【００３３】
時刻Ｔ６でプログラミング制御信号ＰＧＭＡがローレベルになりプログラミング制御信号ＰＧＭＢがハイレベルになると電圧選択部１においてＰチャネルＭＯＳトランジスタ１１および１２がオンしＰチャネルＭＯＳトランジスタ１３がオフする。選択電圧出力節点Ｎｖｓには選択電圧ＶＳとして第１の電源ＶＤＤ１から供給される通常動作電圧Ｖｏｐが出力され、プログラミングモードが解除される。制御信号ＣＴＬ１，ＣＴＬ２がともにハイレベルに変化すると出力端子ＲＣ，ＲＣＢの電圧は何れもローレベルになり不揮発性ラッチ回路は出力停止状態になる。
【００３４】
時刻Ｔ７で制御信号ＣＴＬ１，ＣＴＬ２がともにローレベルに変化すると不揮発性ラッチ回路は通常動作モードになる。通常動作モードではプログラミング制御信号ＰＧＭＡがハイレベルでプログラミング制御信号ＰＧＭＢがローレベルであるので選択電圧ＶＳとして第１の電源ＶＤＤ１から供給される通常動作電圧Ｖｏｐが選択される。不揮発性ラッチ回路の出力端子ＲＣＢは、ＮチャネルＭＯＳトランジスタ５のゲート絶縁膜が破壊されているのでゲート電極からソース、ドレインまたはバックゲートへの電流路があるため出力電圧が低下する。これによりＰチャネルＭＯＳトランジスタ３のゲート電位が低下するため、出力端子ＲＣの出力電圧は増大する。その結果、図３（ｂ）に示すように、論理値１が書き込まれた不揮発性ラッチ回路は、通常動作モードでは出力端子ＲＣがハイレベルとなって論理値１を出力し出力端子ＲＣＢがローレベルとなる。
【００３５】
図１の不揮発性ラッチ回路は通常動作時においては図１１の従来例と同様に絶縁破壊されたアンチヒューズ素子と絶縁破壊されていないアンチヒューズ素子との電流差によりラッチ動作を行うので検出感度が高く、書き込みがなされたアンチヒューズ用ＮチャネルＭＯＳトランジスタのゲート絶縁膜が１００ＫΩ程度の抵抗値を有していたとしても書き込みデータの検出が可能である。
【００３６】
図３（ｃ）は論理値０を書き込んだ後に読み出す場合の不揮発性ラッチ回路の動作タイミング図である。時刻Ｔ４より前の各信号のレベルは図３（ａ）の時刻Ｔ３以降と同じである。
【００３７】
時刻Ｔ４で制御信号ＣＴＬ２をローレベルに変化させ、出力端子ＲＣを書き込む論理値とは逆のレベルであるハイレベルにする。
【００３８】
次に時刻Ｔ５でプログラミング制御信号ＰＧＭＡがハイレベルになりプログラミング制御信号ＰＧＭＢがローレベルになるとプログラミングモードにはいる。選択電圧ＶＳとして第２の電源ＶＤＤ２から供給されるプログラミング電圧Ｖｐｐが出力される。出力端子ＲＣＢがローレベルにあるのでＰチャネルＭＯＳトランジスタ３がオン状態となっているため、ＮチャネルＭＯＳトランジスタ４のゲートにプログラミング電圧Ｖｐｐが印加されゲート絶縁膜が破壊されて書き込みがなされる。
【００３９】
時刻Ｔ６でプログラミング制御信号ＰＧＭＡがローレベルになりプログラミング制御信号ＰＧＭＢがハイレベルになると選択電圧ＶＳとして第１の電源ＶＤＤ１から供給される通常動作電圧Ｖｏｐが出力され、プログラミングモードが解除される。
【００４０】
時刻Ｔ７で制御信号ＣＴＬ１，ＣＴＬ２がともにローレベルに変化すると不揮発性ラッチ回路は通常動作モードになる。不揮発性ラッチ回路の出力端子ＲＣは、ＮチャネルＭＯＳトランジスタ４のゲート絶縁膜が破壊されているのでゲート電極からソース、ドレインまたはバックゲートへの電流路があるため出力電圧が低下する。これによりＰチャネルＭＯＳトランジスタ２のゲート電位が低下するため、出力端子ＲＣＢの出力電圧は増大する。その結果、図３（ｃ）に示すように、不揮発性ラッチ回路は、通常動作モードでは出力端子ＲＣがローレベルとなって論理値０を出力し出力端子ＲＣＢがハイレベルとなる。
【００４１】
なお、図３（ｂ）、および図３（ｃ）では、プログラミング制御信号ＰＧＭＡがハイレベルになりプログラミング制御信号ＰＧＭＢがローレベルになるとプログラミングモードにはいり、プログラミング制御信号ＰＧＭＡがローレベルになりプログラミング制御信号ＰＧＭＢがハイレベルになるとプログラミングモードが解除されるとして説明したが、別にプログラミングモード切換信号を設けてプログラミングモードの切換を制御し、プログラミング制御信号ＰＧＭＡのハイレベルの期間によって書込の時間の長さを制御するようにしてもよい。
【００４２】
以上に第１の実施例として説明したように、本発明の不揮発性ラッチ回路ではトランジスタをアンチヒューズ素子として利用するのでアンチヒューズ素子の製造のための工程の増加がないという利点がある。また、図１１の従来例では１２個のトランジスタと２個の容量素子を必要としていたのに対して図１の実施例では９個のトランジスタに削減でき、高耐圧トランジスタの個数も７個に削減できるので、不揮発性ラッチ回路の占有面積を低減することができる。
【００４３】
次に、第２の電源ＶＤＤ２が通常動作モードとプログラミングモードでは異なる電圧を供給する第２の実施例について説明する。図４は、本実施例のプログラミングモードおよび通常動作モードでの動作タイミング図である。本実施例ではプログラミングモードにはいると第２の電源ＶＤＤ２を通常動作モードにおいて入出力回路に供給する入出力回路用電圧Ｖｉｏからプログラミング電圧Ｖｐｐへ上昇させ、プログラミングモードから抜けると第２の電源ＶＤＤ２をプログラミング電圧Ｖｐｐから入出力回路用電圧Ｖｉｏへ低下させる。このように第２の電源ＶＤＤ２をプログラミングモードとその他のモードで変化させることにより、プログラミング電圧Ｖｐｐとして入出力回路用電圧Ｖｉｏよりも高い電圧が必要な場合において、アンチヒューズ用ＭＯＳトランジスタの書き込みに最適な電圧をプログラム電圧として選択することが可能となる。なお、入出力回路用電圧Ｖｉｏについては、後に図８に関連して説明する。
【００４４】
図４において時刻ＴＡより前では第２の電源ＶＤＤ２は入出力回路用電圧Ｖｉｏであるが、時刻ＴＡでプログラミングモードにはいると第２の電源ＶＤＤ２はプログラミング電圧Ｖｐｐに上昇する。第２の電源ＶＤＤ２が供給する電圧の上昇に伴いプログラミング制御信号ＰＧＭＢのハイレベル、第１の制御信号ＣＴＬ１のハイレベル、第２の制御信号ＣＴＬ２のハイレベルはプログラミング電圧Ｖｐｐまで上昇する。
【００４５】
図３（ｂ）の場合と同様に不揮発性ラッチ回路に論理値１を書き込むために、時刻Ｔ４で制御信号ＣＴＬ１をローレベルに変化させ、出力端子ＲＣを書き込む論理値とは逆のレベルであるハイレベルにする。
【００４６】
図３（ｂ）と同様に、時刻Ｔ５でプログラミング制御信号ＰＧＭＡがハイレベルになりプログラミング制御信号ＰＧＭＢがローレベルになると、選択電圧ＶＳとして第２の電源ＶＤＤ２から供給されるプログラミング電圧Ｖｐｐが出力される。出力端子ＲＣがローレベルにあるのでＰチャネルＭＯＳトランジスタ２がオン状態となっているため、ＮチャネルＭＯＳトランジスタ５のゲートにプログラミング電圧Ｖｐｐが印加されゲート絶縁膜が破壊されて書き込みがなされる。
【００４７】
時刻Ｔ６でプログラミング制御信号ＰＧＭＡがローレベルになりプログラミング制御信号ＰＧＭＢがハイレベルになると選択電圧ＶＳとして第１の電源ＶＤＤ１から供給される通常動作電圧Ｖｏｐが出力され、さらに時刻ＴＢで第２の電源ＶＤＤ２の電圧が入出力回路用電圧Ｖｉｏに低下してプログラミングモードから抜ける。
【００４８】
図３（ｂ）と同様に、時刻Ｔ７で制御信号ＣＴＬ１，ＣＴＬ２がともにローレベルに変化すると不揮発性ラッチ回路は通常動作モードになる。不揮発性ラッチ回路の出力端子ＲＣＢは、ＮチャネルＭＯＳトランジスタ５のゲート絶縁膜が破壊されているのでゲート電極からソース、ドレインまたはバックゲートへの電流路があるため出力電圧が低下する。これによりＰチャネルＭＯＳトランジスタ３のゲート電位が低下するため、出力端子ＲＣの出力電圧は上昇する。その結果、図４に示すように、論理値１が書き込まれた不揮発性ラッチ回路は、通常動作モードでは出力端子ＲＣがハイレベルとなって論理値１を出力し出力端子ＲＣＢがローレベルとなる。
【００４９】
なお、図１の不揮発性ラッチ回路では、図３および図４のタイミング図における制御信号ＣＴＬ１および制御信号ＣＴＬ２が共にハイレベルとなっている期間にプログラミング制御信号ＰＧＭＡとプログラミング制御信号ＰＧＭＢを共にハイレベルにするように変更してもよい。すなわち、図３（ａ）における時刻Ｔ１以前および時刻Ｔ３以降と、図３（ｂ）および図３（ｃ）における時刻Ｔ４以前および時刻Ｔ６〜Ｔ７までの期間と、図４における時刻Ｔ４以前および時刻Ｔ６〜Ｔ７までの期間とにおいて、プログラミング制御信号ＰＧＭＡとプログラミング制御信号ＰＧＭＢを共にハイレベルにするように変更してもよい。このように変更することにより、電圧選択部１は第１の電源ＶＤＤ１と第２の電源ＶＤＤ２の何れをも選択しなくなって電流路が遮断されるので、制御信号ＣＴＬ１および制御信号ＣＴＬ２が共にハイレベルとなっている期間の不揮発性ラッチ回路の消費電力を低減することができる。
【００５０】
次に、図１の電圧選択部１の回路を同様の動作を行う別の電圧選択部１ａに置き換えた第３の実施例について説明する。図５は本発明の不揮発性ラッチ回路の第３の実施例の回路図である。図５において電圧選択部１ａ以外は図１と同じである。
【００５１】
図５において、電圧選択部１ａは、ＰチャネルＭＯＳトランジスタ１２と、ＰチャネルＭＯＳトランジスタ１３とを備えて構成される。ＰチャネルＭＯＳトランジスタ１２は、第２の厚さのゲート絶縁膜を有しソースが第１の電源ＶＤＤ１に接続され、ゲートにプログラミング制御信号ＰＧＭＡが入力され、ドレインが選択電圧出力接点Ｎｖｓに接続され、バックゲートが第２の電源ＶＤＤ２端子に接続されている。ＰチャネルＭＯＳトランジスタ１３は、第２の厚さのゲート絶縁膜を有し、ソースおよびバックゲートが第２の電源ＶＤＤ２に接続され、ゲートにプログラミング制御信号の反転信号ＰＧＭＢが入力され、ドレインが選択電圧出力節点Ｎｖｓに接続されている。
【００５２】
図５の電圧選択部１ａでは、第２の電源ＶＤＤ２の電圧が大きなノイズなどの不測の要因により第１の電源ＶＤＤ１の電圧よりも低下してＰチャネルＭＯＳトランジスタ１２のソース・Ｎウェル間が順方向にバイアスされた場合には、第１の電源ＶＤＤ１からＰチャネルＭＯＳトランジスタ１２のＮ型ウェルを通る電流路が形成されるため、図１の電圧選択部１では、ＰチャネルＭＯＳトランジスタ１１を設けることにより電流路が形成されることを防止していた。しかしながら、第２の電源ＶＤＤ２の電圧を第１の電源ＶＤＤ１の電圧と同等以上の電圧に安定して管理できる場合には、図５の電圧選択部１ａのように電圧選択部１からＰチャネルＭＯＳトランジスタ１１を省くことにより、高耐圧トランジスタ数を低減することが可能となる。
【００５３】
図５の電圧選択部１ａにおいて、プログラミング制御信号ＰＧＭＡがローレベルでプログラミング制御信号ＰＧＭＢがハイレベルのときに選択電圧出力節点Ｎｖｓに第１の電源ＶＤＤ１から供給される電圧を出力し、プログラミング制御信号ＰＧＭＡがハイレベルでプログラミング制御信号ＰＧＭＢがローレベルのときに選択電圧出力節点Ｎｖｓに第２の電源ＶＤＤ２から供給される電圧を出力することは図１の電圧選択部１と同様である。
【００５４】
図５の第３の実施例のテストモード、プログラミングモード、通常動作モードにおける動作は図１の第１実施例について図３（ａ）〜（ｃ）で説明した動作と同様であるので説明を省略する。なお、図５の第３の実施例においても第２の実施例と同様に、第２の電源ＶＤＤ２の電圧を通常動作モードでは入出力回路用電圧Ｖｉｏとし、プログラミングモードではプログラミング電圧Ｖｐｐに変化させるようにしてもよい。
【００５５】
また、図１の不揮発性ラッチ回路１と同様に、図３および図４のタイミング図における制御信号ＣＴＬ１および制御信号ＣＴＬ２が共にハイレベルとなっている期間にプログラミング制御信号ＰＧＭＡとプログラミング制御信号ＰＧＭＢを共にハイレベルにしてもよい。このように変更することにより、制御信号ＣＴＬ１および制御信号ＣＴＬ２が共にハイレベルとなっている期間に電流路を遮断して不揮発性ラッチ回路の消費電力を低減することができることは、図１の不揮発性ラッチ回路１と同様である。
【００５６】
次に、図１の電圧選択部１の回路を同様の動作を行う別の電圧選択部１ｂに置き換えた第４の実施例について説明する。図６は本発明の不揮発性ラッチ回路の第４の実施例の回路図である。図６において電圧選択部１ｂ以外は図１と同じである。
【００５７】
図６において、電圧選択部１ｂは、ＮチャネルＭＯＳトランジスタ２１と、ＰチャネルＭＯＳトランジスタ１３とを備えて構成される。ＰチャネルＭＯＳトランジスタ１３は、第２の厚さのゲート絶縁膜を有し、ソースおよびバックゲートが第２の電源ＶＤＤ２に接続され、ゲートに図１におけるプログラミング制御信号ＰＧＭＢと同一のプログラミング制御信号ＰＧＭＢが入力され、ドレインが選択電圧出力節点Ｎｖｓに接続されている。ＮチャネルＭＯＳトランジスタ２１は、第２の厚さのゲート絶縁膜を有しドレインが第１の電源ＶＤＤ１に接続され、ゲートにプログラミングモードおよび通常動作モードではプログラミング制御信号ＰＧＭＢプログラミング制御信号と同一の信号レベルをとるプログラミング制御信号ＰＧＭＣが入力され、ソースが選択電圧出力接点Ｎｖｓに接続され、バックゲートが接地端子に接続されている。
【００５８】
第２の電源ＶＤＤ２から供給される電圧が第１の電源ＶＤＤ１の電圧にＮチャネルＭＯＳトランジスタ２１のしきい値電圧を加えた値よりも大きい範囲では、図６の電圧選択部１ｂは、プログラミング制御信号ＰＧＭＢおよびプログラミング制御信号ＰＧＭＣがハイレベルのときにはＮチャネルＭＯＳトランジスタ２１がオンして選択電圧出力節点Ｎｖｓに第１の電源ＶＤＤ１から供給される電圧を出力する。プログラミング制御信号ＰＧＭＢおよびプログラミング制御信号ＰＧＭＣがローレベルのときにはＰチャネルＭＯＳトランジスタ１３がオンして選択電圧出力節点Ｎｖｓに第２の電源ＶＤＤ２から供給される電圧を出力する。
【００５９】
図６の第３の実施例のテストモード、プログラミングモード、通常動作モードにおける動作は図１の第１実施例について図３（ａ）〜（ｃ）で説明した動作と同様であるので説明を省略する。本実施例の電圧選択部１ｂでは、第３の実施例と同様に、高耐圧トランジスタ数を低減することが可能である。なお、図６の第４の実施例においても第２の実施例と同様に、第２の電源ＶＤＤ２の電圧を通常動作モードでは入出力回路用電圧Ｖｉｏとし、プログラミングモードではプログラミング電圧Ｖｐｐに変化させるようにしてもよい。
【００６０】
また、制御信号ＣＴＬ１および制御信号ＣＴＬ２が共にハイレベルとなっている期間にプログラミング制御信号ＰＧＭＢをハイレベルにしプログラミング制御信号ＰＧＭＣをローレベルにすることにより、制御信号ＣＴＬ１および制御信号ＣＴＬ２が共にハイレベルとなっている期間に電流路を遮断して不揮発性ラッチ回路の消費電力を低減することができることは、図１の不揮発性ラッチ回路１と同様である。
【００６１】
次に、図１のアンチヒューズ用ＮチャネルＭＯＳトランジスタ４，５をＰチャネルＭＯＳトランジスタに置き換えた第５の実施例について説明する。図７は本発明の不揮発性ラッチ回路の第５の実施例の回路図である。
【００６２】
図７の本実施例では、図１の第１の実施例における第１の厚さのゲート絶縁膜を有してゲートが出力端子ＲＣに接続されソース、ドレインおよびバックゲートが接地端子に接続されたＮチャネルＭＯＳトランジスタ４に替えて、第１の厚さのゲート絶縁膜を有してソース、ドレインおよびバックゲートが出力端子ＲＣに接続されゲートが接地端子に接続されたＰチャネルＭＯＳトランジスタ３１を使用する。同様に、本実施例では、第１の実施例における第１の厚さのゲート絶縁膜を有してゲートが出力端子ＲＣＢに接続されソース、ドレインおよびバックゲートが接地端子に接続されたＮチャネルＭＯＳトランジスタ５に替えて、第１の厚さのゲート絶縁膜を有してソース、ドレインおよびバックゲートが出力端子ＲＣＢに接続されゲートが接地端子に接続されたＰチャネルＭＯＳトランジスタ３２を使用する。本実施例はアンチヒューズ用ＭＯＳトランジスタがＰチャネルＭＯＳトランジスタに置換されたこと以外は図１の第１の実施例と同じである。図７の第５の実施例のテストモード、プログラミングモード、通常動作モードにおける動作は図１の第１実施例について図３（ａ）〜（ｃ）で説明した動作と同様であるので説明を省略する。
【００６３】
図７において、アンチヒューズ用のＰチャネルＭＯＳトランジスタ３１のゲートおよびＰチャネルＭＯＳトランジスタ３２のゲートはいずれも接地端子に接続されているが、接地端子に替えて負電圧を供給する電源に接続してもよく、このようにすることによってゲートに供給する負電圧の分だけプログラム電圧Ｖｐｐを低下できる。
【００６４】
したがって、図７の第５の実施例では図４の第２の実施例と同様に、第２の電源ＶＤＤ２の電圧を通常動作モードでは入出力回路用電圧Ｖｉｏとし、プログラミングモードではプログラミング電圧Ｖｐｐに変化させるようにしてもよいが、本実施例では、プログラム時に第２の電源ＶＤＤの電圧値を出力回路用電圧Ｖｉｏに保ったままＰチャネルＭＯＳトランジスタ３１，３２のゲートの電圧を（Ｖｉｏ−Ｖｐｐ）の負電圧にしてもよい。なお、電圧選択部１を図５の第３の実施例の電圧選択部１ａまたは図６の第４の実施例の電圧選択部１ｂに置き換えてもよい。
【００６５】
次に、本発明の第２の実施の形態について図面を参照して説明する。図８（ａ）は、本発明の第２の実施の形態の半導体装置であるところの集積回路チップのレイアウトを模式的に示した図である。第２の実施の形態の半導体装置は、内部論理回路の動作電圧よりも高い電圧が入出力回路に供給されて動作する半導体集積回路で、特に冗長構成を採ったメモリ部を含む半導体集積回路において、不良メモリセルと冗長メモリセルとを置き換えるための救済情報を第１の実施の形態として説明した不揮発性ラッチ回路に不揮発的に記憶するものである。
【００６６】
集積回路チップ４１は、メモリマクロ４２，内部論理回路４３，入出力回路４４，第１の電源（ＶＤＤ１）用パッド４５，第２の電源（ＶＤＤ２）用パッド４６および入出力用パッド４７を備えている。入出力回路４４には第１の電源（ＶＤＤ１）用パッド４５から第１の電源ＶＤＤ１の電圧が供給され、また第２の電源（ＶＤＤ２）用パッド４６から第２の電源ＶＤＤ２の電圧が供給される。内部回路４３には第１の電源（ＶＤＤ１）用パッド４５から第１の電源ＶＤＤ１の電圧が供給される。入出力用パッド４７から入力した入力信号は、入出力回路４４において、図８（ｂ）の入力回路４４ｂに示すように、第１の電源の電圧Ｖｏｐに信号レベル変換されてから内部回路４３に入力される。また、内部回路４３からの出力信号は、入出力回路４４において、図８（ｂ）の出力回路４４ａに示すように、第２の電源の電圧Ｖｉｏに信号レベル変換されてから入出力用パッド４７へ出力される。
【００６７】
内部論理回路４３は、図８（ｂ）に示すように、アンチヒューズ用のＭＯＳトランジスタと同一の第１の厚さのゲート絶縁膜を有するＮチャネルＭＯＳトランジスタ９１および第１の厚さのゲート絶縁膜を有するＰチャネルＭＯＳトランジスタ９２で構成される。
【００６８】
出力回路４４ａの少なくとも出力終段、入力回路４４ｂの少なくとも入力初段、または、入出力回路４４の少なくとも入力初段と出力終段が第１の厚さよりも厚い第２の厚さのゲート絶縁膜を有する高耐圧のＮチャネルＭＯＳトランジスタ９３および第２の厚さのゲート絶縁膜を有する高耐圧のＰチャネルＭＯＳトランジスタ９４で構成されている。ＮチャネルＭＯＳトランジスタ９３およびＰチャネルＭＯＳトランジスタ９４には、図１，図５，図６，図７における不揮発性ラッチ回路の高耐圧のＮチャネルＭＯＳトランジスタ６，７，２１およびＰチャネルＭＯＳトランジスタ２，３，１１，１２，１３と同一の厚さのゲート絶縁膜が使用される。
【００６９】
メモリマクロ４２は、メモリセルアレイ、アドレスデコーダ、書込／読出回路等を含むメモリ部４８と、メモリセルに不良がある場合に冗長メモリセルと置き換えて救済するための救済回路部４９とを有している。
【００７０】
不良メモリの救済の技術としては、冗長メモリ行を設けて行単位で不良メモリセルを置換する技術、冗長メモリ列を設けて列単位で不良メモリセルを置換する技術、行単位と列単位とを組み合わせて不良メモリセルを置換するなど、種々の技術が公知となっているが、ここでは、本発明を特開２００１−２３３９０号公報に開示されたシフト救済方式のスタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）に適用した実施例について説明する。シフト救済方式のＳＲＡＭは、正規の入出力ビットのセルアレイに加えて冗長ビットのセルアレイを予め備え、正規のセルアレイのひとつに不良が発生したときに不良ビット以降の入出力を冗長ビットの方向にシフトさせる。不揮発性ラッチ回路には救済情報すなわち入出力ビットのシフト情報が記憶される。
【００７１】
図９は、メモリマクロ４２の構成の一例を示す回路図である。メモリ部４８は、４ビットのメモリマット５２−０，５２−１，５２−２，５２−３と冗長メモリマット５２−４と、ＸアドレスデコーダおよびＹアドレスデコーダとを備えている。各メモリマットはＳＲＡＭメモリセルアレイとカラム選択回路と書込／読出回路とを有し、アドレスＡＸ０−ＡＸｎとアドレスＡＹ０−ＡＹｎによりメモリマット毎に１個のメモリセルが選択される。
【００７２】
救済回路部４９は、救済情報を記憶する不揮発性ラッチ回路５１−１〜５１−４と、救済情報に基づいてメモリ部４８の各メモリマットとビット入出力端子ＢＩＯ０〜ＢＩＯ３との接続を設定するトランスファゲートＧ１〜Ｇ８と、不揮発性ラッチ回路５１−１〜５１−４への救済情報の書き込み動作を制御する制御回路５３とを備えている。
【００７３】
トランスファゲートＧ１はメモリマット５２−０とビット入出力端子ＢＩＯ０との間に設けられ、不揮発性ラッチ回路５１−１の出力端子ＲＣ−１がハイレベルのときにオンし、ローレベルのときにオフする。トランスファゲートＧ２はメモリマット５２−１とビット入出力端子ＢＩＯ０との間に設けられ、不揮発性ラッチ回路５１−１の出力端子ＲＣＢ−１がハイレベルのときにオンし、ローレベルのときにオフする。トランスファゲートＧ３はメモリマット５２−１とビット入出力端子ＢＩＯ１との間に設けられ、不揮発性ラッチ回路５１−２の出力端子ＲＣ−２がハイレベルのときにオンし、ローレベルのときにオフする。トランスファゲートＧ４はメモリマット５２−２とビット入出力端子ＢＩＯ１との間に設けられ、不揮発性ラッチ回路５１−２の出力端子ＲＣＢ−２がハイレベルのときにオンし、ローレベルのときにオフする。トランスファゲートＧ５はメモリマット５２−２とビット入出力端子ＢＩＯ２との間に設けられ、不揮発性ラッチ回路５１−３の出力端子ＲＣ−３がハイレベルのときにオンし、ローレベルのときにオフする。トランスファゲートＧ６はメモリマット５２−３とビット入出力端子ＢＩＯ２との間に設けられ、不揮発性ラッチ回路５１−３の出力端子ＲＣＢ−３がハイレベルのときにオンし、ローレベルのときにオフする。トランスファゲートＧ７はメモリマット５２−３とビット入出力端子ＢＩＯ３との間に設けられ、不揮発性ラッチ回路５１−４の出力端子ＲＣ−４がハイレベルのときにオンし、ローレベルのときにオフする。トランスファゲートＧ８は冗長メモリマット５２−４とビット入出力端子ＢＩＯ３との間に設けられ、不揮発性ラッチ回路５１−４の出力端子ＲＣＢ−４がハイレベルのときにオンし、ローレベルのときにオフする。
【００７４】
メモリマット５２−０〜５２−３のＳＲＡＭセルアレイがすべて良品であるときには、不揮発性ラッチ回路５１−１〜５１−４のすべてに論理値１が書き込まれ不揮発的に記憶される。その結果、定常動作モードでは出力端子ＲＣ−１、ＲＣ−２，ＲＣ−３，ＲＣ−４がハイレベルとなり、トランスファゲートＧ１，Ｇ３，Ｇ５，Ｇ７がオンとなり、ビット入出力端子ＢＩＯ０はメモリマット５２−０と接続され、ビット入出力端子ＢＩＯ１はメモリマット５２−１と接続され、ビット入出力端子ＢＩＯ２はメモリマット５２−２と接続され、ビット入出力端子ＢＩＯ３はメモリマット５２−３と接続される。
【００７５】
これに対して、例えば、メモリマット５２−１のＳＲＡＭセルアレイに不良のメモリセルがあったときには、救済情報として不揮発性ラッチ回路５１−１，５１−２，５１−３，５１−４に論理値１、論理値０、論理値０、論理値０がそれぞれ書き込まれ不揮発的に記憶される。その結果、定常動作モードでは出力端子ＲＣ−１、ＲＣＢ−２，ＲＣＢ−３，ＲＣＢ−４がハイレベルとなり、トランスファゲートＧ１，Ｇ４，Ｇ６，Ｇ８がオンとなり、ビット入出力端子ＢＩＯ０はメモリマット５２−０と接続され、ビット入出力端子ＢＩＯ１はシフトしてメモリマット５２−２と接続され、ビット入出力端子ＢＩＯ２はシフトしてメモリマット５２−３と接続され、ビット入出力端子ＢＩＯ３はシフトして冗長メモリマット５２−４と接続される。
【００７６】
図１０は、メモリマクロ４２のメモリ部４８をテストし、ＳＲＡＭセルに不良があれば冗長メモリマットに置き換える動作を示すフロー図である。図１０について図１、図８（ａ）および図９を参照して説明する。
【００７７】
メモリ部４８のテストに先立って、不揮発性ラッチ回路５１−１〜５１−４に対して図３（ａ）のテストを行い、各不揮発性ラッチ回路のアンチヒューズ用ＭＯＳトランジスタのゲート絶縁膜の絶縁性が良好で書込可能な状態にあることを確認しておく。
【００７８】
メモリ部４８のテストを開始すると、ステップ６１で、メモリマット５２−０〜５２−３をテストする。トランスファゲートＧ１，Ｇ３，Ｇ５，Ｇ７をオンにして、ビット入出力端子ＢＩＯ０がメモリマット５２−０と接続され、ビット入出力端子ＢＩＯ１がメモリマット５２−１と接続され、ビット入出力端子ＢＩＯ２がメモリマット５２−２と接続され、ビット入出力端子ＢＩＯ３がメモリマット５２−３と接続された状態で各メモリマットの動作テストを行う。不揮発性ラッチ回路５１−１〜５１−４の出力端子ＲＣ−１，ＲＣ−２，ＲＣ−３，ＲＣ−４をハイレベルにするためには、不揮発性ラッチ回路５１−１〜５１−４のそれぞれに対して図１の制御信号ＣＴＬ１をハイレベルとし制御信号ＣＴＬ２をローレベルとすればよい。
【００７９】
次に、ステップ６２に進み、ステップ６２のテストにおいて不良のメモリマットが検出されたか否かを判断する。図９でメモリマット５２−０〜５２−３までの４つのメモリマットの何れも不良でなかった場合にはステップ６６へ進む。４つのメモリマットのうちに不良のメモリマットがあった場合にはステップ６３に進む。
【００８０】
ステップ６３では、不良のメモリマットの個数が１個のみであったか否かを判断する。図９でメモリマット５２−０〜５２−３までの４つのメモリマットのうちの２個以上のメモリマットが不良である場合には救済不能であるのでステップ６８に進む。メモリマット５２−０〜５２−３までの４つのメモリマットのうちの１個のメモリマットだけが不良である場合にはステップ６４に進む。
【００８１】
ステップ６４では、各不揮発性ラッチ回路の制御信号ＣＴＬ１，ＣＴＬ２を不良のメモリマットを避けるように設定してメモリ部４８の動作テストを行う。例えば、図９でメモリマット５２−１が不良であった場合には、不揮発性ラッチ回路５１−１では、図１において制御信号ＣＴＬ１をハイレベルとし制御信号ＣＴＬ２をローレベルととすることにより出力端子ＲＣ−１をハイレベルにし、不揮発性ラッチ回路５１−２では、制御信号ＣＴＬ１をローレベルとし制御信号ＣＴＬ２をハイレベルととすることにより出力端子ＲＣＢ−２をハイレベルにし、不揮発性ラッチ回路５１−３では、制御信号ＣＴＬ１をローレベルとし制御信号ＣＴＬ２をハイレベルととすることにより出力端子ＲＣＢ−３をハイレベルにし、不揮発性ラッチ回路５１−４では、制御信号ＣＴＬ１をローレベルとし制御信号ＣＴＬ２をハイレベルととすることにより出力端子ＲＣＢ−４をハイレベルにする。これにより、トランスファゲートＧ１，Ｇ４，Ｇ６，Ｇ８がオンとなり、メモリマット５２−０がビット入出力端子ＢＩＯ０と接続され、メモリマット５２−１はどのビット入出力端子へも接続されず、メモリマット５２−２がビット入出力端子ＢＩＯ１と接続され、メモリマット５２−３がビット入出力端子ＢＩＯ２と接続され、冗長メモリマット５２−４がビット入出力端子ＢＩＯ３と接続される。この接続状態でメモリ部４８のテストを行うことにより、メモリマット５２−０，５２−２，５２−３と冗長メモリマット５２−４の動作がテストされる。
【００８２】
次に、ステップ６５に進み、ステップ６４のテストにおいて不良のメモリマットが検出されたか否かを判断する。不良のメモリマットがなかった場合にはステップ６６へ進む。冗長メモリマット５２−４が不良の場合にはこのステップ６５で不良が発生するが、救済不能なのでステップ６８に進む。
【００８３】
ステップ６６では、各不揮発性ラッチ回路の制御信号ＣＴＬ１，ＣＴＬ２をそれぞれ反転させてからプログラミングモードにし、各不揮発性ラッチ回路の書込を行う。例えば、ステップ６２でメモリマット５２−０〜５２−３に不良がないと判断されてステップ６６に移行した場合では、不揮発性ラッチ回路５１−１〜５１−４のそれぞれにおいてハイレベルであった制御信号ＣＴＬ１をローレベルとし、ローレベルであった制御信号ＣＴＬ２をハイレベルに反転して設定した後に、プログラミングモードに移行して書込を行う。これにより、不揮発性ラッチ回路５１−１〜５１−４には、論理値１が不揮発的に記憶される。したがって通常動作モードに戻した後には図９のトランスファゲートＧ１，Ｇ３，Ｇ５，Ｇ７が常にオン状態となる。
【００８４】
また、例えば、メモリマット５２−１のみが不良であり、ステップ６５で不良メモリマットがないと判断されてステップ６６に移行した場合では、不揮発性ラッチ回路５１−１では、ハイレベルであった制御信号ＣＴＬ１をローレベルとし、ローレベルであった制御信号ＣＴＬ２をハイレベルとする。また、不揮発性ラッチ回路５１−２では、ローレベルであった制御信号ＣＴＬ１をハイレベルとし、ハイレベルであった制御信号ＣＴＬ２をローレベルとする。また、不揮発性ラッチ回路５１−３では、ローレベルであった制御信号ＣＴＬ１をハイレベルとし、ハイレベルであった制御信号ＣＴＬ２をローレベルとする。また、不揮発性ラッチ回路５１−４では、ローレベルであった制御信号ＣＴＬ１をハイレベルとし、ハイレベルであった制御信号ＣＴＬ２をローレベルとする。このように制御信号をメモリ部のテスト時のレベルから反転させた後にプログラミングモードに移行して書込を行う。これにより、不揮発性ラッチ回路５１−１には論理値１、不揮発性ラッチ回路５１−２には論理値０、不揮発性ラッチ回路５１−３には論理値０、不揮発性ラッチ回路５１−４には論理値０が不揮発的に記憶される。したがって通常動作モードに戻した後には図９のトランスファゲートＧ１，Ｇ４，Ｇ６，Ｇ８が常にオン状態となり、不良のメモリマット５２−２を避けてビット入出力端子ＢＩＯ０，ＢＩＯ１，ＢＩＯ２，ＢＩＯ３とメモリマット５２−０，５２−２，５２−３，５２−４とがそれぞれ接続され、メモリ部４８は救済される。
【００８５】
ステップ６６の次にはステップ６７に進み、メモリ部４８を良品判定して終了する。また、ステップ６３において不良メモリマットが１個のみでなかった場合、またはステップ６５で不良メモリマットがあった場合には、メモリ部４８に２個以上の不良のメモリマットを含んでいることになるので、救済することが不可能であるため、ステップ６８で不良判定して終了する。
【００８６】
なお、図８（ａ）において、メモリマットのテスト時には第２の電源ＶＤＤ２の電圧を入出力回路用電圧Ｖｉｏとし、プログラミングモードにはいると、図４に示したように、第２の電源ＶＤＤ２をプログラミング電圧Ｖｐｐへ上昇させ、プログラミングモードから抜けて通常動作モードに戻ると第２の電源ＶＤＤ２を入出力回路用電圧Ｖｉｏへ低下するように構成してもよい。
【００８７】
または、図８（ａ）において通常動作モードで第２の電源ＶＤＤ２から供給される入出力回路用電圧Ｖｉｏが不揮発性ラッチ回路のアンチヒューズ用ＭＯＳトランジスタを書き込むに十分な電圧である場合には、図３（ｂ），（ｃ）に示したように、プログラミングモードにおいて第２の電源ＶＤＤ２から供給されるプログラミング電圧Ｖｐｐと通常動作モードにおける入出力回路用電圧Ｖｉｏとを等しい電圧にしてもよい。
【００８８】
なお、以上ではシフト救済方式のＳＲＡＭメモリマクロを有する半導体装置を本発明の実施例として説明したが、本発明はシフト救済方式のメモリマクロを有する半導体装置に限定されるものではなく、シフト救済方式以外の例えば不良メモリマットと冗長メモリマットとを直接的に交換する方式のメモリ、冗長メモリ行を設けて行単位で不良メモリセルを置換するメモリ、冗長メモリ列を設けて列単位で不良メモリセルを置換するメモリ、またはこれらを組み合わせた救済方式のメモリのマクロを含む半導体装置に対しても容易に適用可能であり、また、ＳＲＡＭ、ＤＲＡＭを問わず揮発性のメモリマクロを有する半導体装置に適用して効果があることは明らかである。
【００８９】
【発明の効果】
以上に説明したように、本発明の不揮発性ラッチ回路ではトランジスタをアンチヒューズ素子として利用するのでアンチヒューズ素子の製造のための特別な工程を必要としないという利点がある。また、従来例と比較して不揮発性ラッチ回路を構成するに必要な素子数を削減できできるので占有面積を低減することができる。また、本発明の不揮発性ラッチ回路を備える半導体装置は、内部論理回路を構成するＭＯＳトランジスタとアンチヒューズ素子として利用するＭＯＳトランジスタとに同一の第１の厚さの絶縁膜を有するトランジスタを使用し、入出力回路の少なくとも出力終段および入力初段に使用されるＭＯＳトランジスタと不揮発性ラッチ回路の高耐圧ＭＯＳトランジスタとに同一の第２の厚さの絶縁膜を有するトランジスタを使用するので、不揮発性ラッチ回路に必要な高耐圧トランジスタを作成するための製造工程の増加が無く、冗長構成のメモリを含む半導体装置を安価に製造することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態の不揮発性ラッチ回路の一実施例を示す回路図である。
【図２】図１のＭＯＳトランジスタの断面構造を模式的に示した図である。
【図３】（ａ）はテストモードのタイミング図であり、（ｂ）は論理値１の書込でのプログラミングモードから通常動作モードに移るまでの動作タイミング図であり、（ｃ）は論理値０の書込でのプログラミングモードから通常動作モードに移るまでの動作タイミング図である。
【図４】本発明の不揮発性ラッチ回路の第２の実施例のプログラミングモードおよび通常動作モードでの動作タイミング図である。
【図５】本発明の不揮発性ラッチ回路の第３の実施例の回路図である。
【図６】本発明の不揮発性ラッチ回路の第４の実施例の回路図である。
【図７】本発明の不揮発性ラッチ回路の第５の実施例の回路図である。
【図８】（ａ）は本発明の第２の実施の形態の半導体装置のレイアウトを模式的に示した図であり、（ｂ）は内部論理回路と入出力回路とのインタフェースの一例を示す図である。
【図９】メモリマクロの構成の一例を示す回路図である。
【図１０】メモリ部のテストおよび不良メモリマットを冗長メモリマットに置き換える動作のフロー図である。
【図１１】従来のアンチヒューズ素子を用いた不揮発性ラッチ回路の回路図である。
【符号の説明】
１，１ａ，１ｂ 電圧選択部
２，３，１１，１２，１３，９４ ＰチャネルＭＯＳトランジスタ（厚いゲート絶縁膜）
４，５，９１ ＮチャネルＭＯＳトランジスタ（薄いゲート絶縁膜）
６，７，２１，９３ ＮチャネルＭＯＳトランジスタ（厚いゲート絶縁膜）
３１，３２，９２ ＰチャネルＭＯＳトランジスタ（薄いゲート絶縁膜）
４１ 集積回路チップ
４２ メモリマクロ
４３ 内部論理回路
４４ 入出力回路
４８ メモリ部
４９ 救済回路部
５１−１，５１−２，５１−３，５１−４ 不揮発性ラッチ回路
５２−０，５２−１，５２−２，５２−３，５２−４ メモリマット
ＣＴＬ１，ＣＴＬ２ 制御信号
ＲＣ，ＲＣＢ 出力端子
ＰＧＭＡ，ＰＧＭＢ，ＰＧＭＣ プログラミング制御信号
ＶＤＤ１ 第１の電源
ＶＤＤ２ 第２の電源
【発明の属する技術分野】
本発明はラッチ回路およびこれを備えた半導体装置に関し、特に、アンチヒューズ素子への書込によりデータを記憶する不揮発性のラッチ回路に関する。
【０００２】
【従来の技術】
メモリ容量の増大により集積回路の製造時にメモリセルの一部に不良が混入することが避けられなくなったため、冗長メモリセルを設けて不良メモリセルを置換して救済する技術が一般的に使用されている。不良メモリセルと置換される冗長メモリセルとの対応等の救済情報を記憶する手段として、電気的に書込可能なＥＰＲＯＭ素子、大電流により溶断してオープンとなるヒューズ素子、臨界値以上の電圧の印加によりショートするアンチヒューズ素子等を用いた不揮発性の記憶手段が知られている。
【０００３】
大容量のスタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）、ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）等のメモリマクロをロジックマクロと混載する大規模集積回路では、アンチヒューズ素子が記憶手段として好ましい。ＥＰＲＯＭ素子は製造工程数が増加してコストの上昇が伴うのでアンチヒューズ素子に劣り、また、ヒューズ素子は溶断時に高熱を発生するため金属配線がヒューズ素子の上層に配置されることを禁止しなければならず、このためチップ面積が増大する点でアンチヒューズ素子に劣る。アンチヒューズ素子、特に容量素子の絶縁破壊を用いたアンチヒューズ素子は、絶縁破壊に要する電流がヒューズ素子の溶断に要する電流に比較して小さいため絶縁破壊に伴う発熱には注意する必要がないからである。
【０００４】
しかしながら、アンチヒューズ素子は絶縁破壊が生じても実際には抵抗値が０になるわけではなく平均的に数百Ω程度の抵抗値を持ち、希ではあるが数十ＫΩの抵抗値となる場合もある。このような場合にアンチヒューズ素子が導通状態であるか非道通状態であるかの判定が困難となるため、検出感度のよい回路が必要となる。
【０００５】
アンチヒューズ素子に記憶されたデータの検出感度が改良された検出回路として特表２０００−５０３７９４号公報に記載の従来例がある。図１１はこの従来例の回路図である。図１１において、７１，７２，７３，７４，８１，８２はＰチャネルＭＯＳトランジスタであり、７５，７６，７９，８０，８３，８４はＮチャネルトランジスタであり、７７，７８はアンチヒューズ素子として用いられる容量素子である。
【０００６】
この従来例のアンチヒューズ検出回路は、電源端子ＶＤＤから電源電圧が供給され、端子ＶＰＲＧからプログラミング電圧が供給され、端子ＰＢから第１のバイアス電圧が供給され、端子ＰＢからは第２のバイアス電圧が供給される。
【０００７】
例えばアンチヒューズに論理値１を書き込む場合には、ＮチャネルＭＯＳトランジスタ７５，７６、７９，８０をオフ状態にし、ＰチャネルＭＯＳトランジスタ８１をオン状態にし、ＰチャネルＭＯＳトランジスタ８２をオフ状態にし、ＮチャネルＭＯＳトランジスタ８３をオン状態にし、ＮチャネルＭＯＳトランジスタ８４をオフ状態にする。容量素子７７の両端のプレートの間にはプログラミング電圧分の電位差が生じるので、プログラミング電圧を容量素子７７の絶縁破壊耐電圧よりも大きく設定しておくことにより容量素子７７の絶縁破壊が発生し、容量素子７７の抵抗値は減少する。これに対して容量素子７８の両端のプレートの間には電位差がなく、容量素子７８は高い絶縁性を維持する。
【０００８】
アンチヒューズ検出回路がアンチヒューズに記憶したデータを読み出す場合には、ＮチャネルＭＯＳトランジスタ７９，８０をオン状態にし、ＮチャネルＭＯＳトランジスタ７５，７６にもバイアス電圧を印加し、ＰチャネルＭＯＳトランジスタ８１，８２およびＮチャネルＭＯＳトランジスタ８３，８４をオフ状態にする。ＰチャネルＭＯＳトランジスタ７１とＰチャネルＭＯＳトランジスタ７２とは実質的に互いのドレインが相手のゲートに接続されているため、アンチヒューズを構成する容量素子７７および容量素子７８電流値の間に差異があればアンチヒューズ検出回路は高感度に増幅して出力することができる。すなわち、アンチヒューズに論理値１が書き込まれた場合には、絶縁破壊された容量素子７７を通って流れる電流値が容量素子７８を通って流れる電流値よりも大きいので、出力端子ＲＣＢはローレベルとなり、出力端子ＲＣはハイレベルとなって論理値１を出力する。
【０００９】
【発明が解決しようとする課題】
以上のように、図１１の従来例は書込による絶縁破壊後に容量素子が数十ＫΩの抵抗値を持つ場合においても書き込まれたデータを検出することが出来る。しかしながら、図１１の従来例に関して、特表２０００−５０３７９４号公報にはアンチヒューズ素子として用いられる容量素子７７，７８の構造について具体的な記載がなく、容量素子が第１導電性プレートと第２導電性プレートとを有すること、および、端子ＶＤＤから供給される電源電圧が直接的に容量素子７７，７８のプレートに印加されないようにＮチャネルＭＯＳ７５，７６により電圧降下させることが記載されているのみである。これらの記載から容量素子の構造として、例えば電源電圧が直接に印加されると絶縁破壊する程度のきわめて薄い厚さの絶縁膜を上下２層のポリシリコンのプレートで挟んだものが考えられるが明瞭ではない。また、プログラミング電圧が電源電圧よりも大きいか否かについても記載がないため、例えばプログラミング電圧が印加されるトランジスタ（ＰチャネルＭＯＳトランジスタ８１，８２など）が電源電圧が印加されるトランジスタ（ＰチャネルＭＯＳトランジスタ７１，７２など）よりも高い破壊耐電圧を必要とするのかまたは同一のトランジスタでよいのか不明である。
【００１０】
このように、特表２０００−５０３７９４号公報には検出回路としての記載はなされているものの、アンチヒューズ素子および書き込み回路を構成する素子の構造に関する記載が欠如しており、検出回路に加えてアンチヒューズおよび書き込み回路を備えた不揮発性ラッチ回路の全体を構成するに十分な程度の具体的な記載がない。
【００１１】
また、図１１の従来例は１２個のトランジスタと２個の容量素子を必要とし、もしもプログラミング電圧として高い電圧を必要とするならばＰチャネルＭＯＳトランジスタ８１，８２とＮチャネルＭＯＳトランジスタ７５，７６，７９，８０，８３，８４との計８個に高耐圧の構造が必要となるため、占有面積が増大する。
【００１２】
本発明の目的は、アンチヒューズ素子の構造、アンチヒューズ素子への書き込みおよびデータ検出の機能を実現する回路を図１１の従来例よりも少ない素子数で実現できる不揮発性ラッチ回路を具体的な構成を提示して提供することにあり、また、この不揮発性ラッチ回路を冗長付きメモリマクロの不良救済情報を記憶する回路に用いた半導体装置を提供することにある。
【００１３】
【課題を解決するための手段】
本発明の第１の発明の不揮発性ラッチ回路は、アンチヒューズ素子への書込によりデータを記憶する不揮発性のラッチ回路において、通常動作電圧を供給する第１の電源とプログラミング時にプログラミング電圧を供給する第２の電源とに接続され前記通常動作電圧または前記プログラミング電圧をプログラミング制御信号に基づいて選択し選択電圧として選択電圧出力節点に出力する電圧選択部と、ソースおよびバックゲートが前記選択電圧出力節点に接続されゲートが第１の出力端子に接続されドレインが第２の出力端子に接続された第１のＰチャネルＭＯＳトランジスタと、ソースおよびバックゲートが前記選択電圧出力節点に接続されゲートが前記第２の出力端子に接続されドレインが前記第１の出力端子に接続された第２のＰチャネルＭＯＳトランジスタと、一方の電極が前記第１の出力端子に接続され他方の電極が接地電圧を供給する接地端子に接続された第１のアンチヒューズ素子と、一方の電極が前記第２の出力端子に接続され他方の電極が前記接地端子に接続された第２のアンチヒューズ素子と、ドレインが前記第２の出力端子に接続されゲートに第１の制御信号が入力されソースおよびバックゲートが前記接地端子に接続された第１のＮチャネルＭＯＳトランジスタと、ドレインが前記第１の出力端子に接続されゲートに第２の制御信号が入力されソースおよびバックゲートが前記接地端子に接続された第２のＮチャネルＭＯＳトランジスタとを備え、前記第１，第２のアンチヒューズ素子は前記プログラミング電圧よりも小さい破壊耐電圧を有し、前記第１、第２のＰチャネルＭＯＳトランジスタおよび前記第１、第２のＮチャネルＭＯＳトランジスタは前記プログラミング電圧よりも大きいゲート絶縁破壊耐電圧を有することを特徴としている。第１のアンチヒューズ素子としてゲートが第１の出力端子に接続されソース、ドレインおよびバックゲートが接地端子に接続されたアンチヒューズ用ＭＯＳトランジスタを用い、前記第２のアンチヒューズ素子としてゲートが第２の出力端子に接続されソース、ドレインおよびバックゲートが接地端子に接続されたアンチヒューズ用ＭＯＳトランジスタを用いてもよい。または、第１のアンチヒューズ素子としてソース、ドレインおよびバックゲートが第１の出力端子に接続されゲートが接地端子に接続されたアンチヒューズ用ＭＯＳトランジスタを用い、第２のアンチヒューズ素子としてソース、ドレインおよびバックゲートが第２の出力端子に接続されゲートが接地端子に接続されたアンチヒューズ用ＭＯＳトランジスタをもちいて構成してもよい。
【００１４】
本発明の第２の発明の半導体装置は、第１の電源から第１の電圧が供給されゲート絶縁膜が第１の厚さの複数のＮチャネルＭＯＳトランジスタおよびＰチャネルＭＯＳトランジスタを有して構成された内部論理回路と、第２の電源から前記第１の電圧よりも高い電圧が供給されゲート絶縁膜が前記第１の厚さよりも厚い第２の厚さのＮチャネルＭＯＳトランジスタおよびＰチャネルＭＯＳトランジスタにより入力初段または出力終段の少なくとも何れかが構成された入出力回路と、それぞれがメモリセルアレイとカラム選択回路と書込／読出回路とを含む複数のメモリマットと前記メモリマットに不良がある場合に不良メモリマットの代わりに使用される冗長メモリマットとを備えたメモリ部と、複数の不揮発性ラッチ回路を含み前記不揮発性ラッチ回路に記憶された情報に基づいて前記不良メモリマットの書込読出を禁止し前記冗長メモリマットの書込読出を有効にする救済回路とを有するメモリマクロとを備え、前記不揮発性ラッチ回路は、前記第１の電源と前記第２の電源とに接続され前記第１の電源の電圧または前記第２の電源の電圧をプログラミング制御信号に基づいて選択し選択電圧として選択電圧出力節点に出力する電圧選択部と、ゲートが前記第１の出力端子に接続されソース、ドレインおよびバックゲートが接地電圧を供給する接地端子に接続された前記第１の厚さのゲート絶縁膜の第１のアンチヒューズ用ＭＯＳトランジスタと、ゲートが第２の出力端子に接続されソース、ドレインおよびバックゲートが前記接地端子に接続された前記第１の厚さのゲート絶縁膜の第２のアンチヒューズ用ＭＯＳトランジスタと、ソースおよびバックゲートが前記選択電圧出力節点に接続されゲートが第１の出力端子に接続されドレインが第２の出力端子に接続された前記第２の厚さのゲート絶縁膜の第１のＰチャネルＭＯＳトランジスタと、ソースおよびバックゲートが前記選択電圧出力節点に接続されゲートが前記第２の出力端子に接続されドレインが前記第１の出力端子に接続された前記第２の厚さのゲート絶縁膜の第２のＰチャネルＭＯＳトランジスタと、ドレインが前記第２の出力端子に接続されゲートに第１の制御信号が入力されソースおよびバックゲートが前記接地端子に接続された前記第２の厚さのゲート絶縁膜の第１のＮチャネルＭＯＳトランジスタと、ドレインが前記第１の出力端子に接続されゲートに第２の制御信号が入力されソースおよびバックゲートが前記接地端子に接続された前記第２の厚さのゲート絶縁膜の第２のＮチャネルＭＯＳトランジスタとを有することを特徴としている。または、前記第１のアンチヒューズ用ＭＯＳトランジスタをソース、ドレインおよびバックゲートが前記第１の出力端子に接続されゲートが接地電圧を供給する接地端子に接続されたアンチヒューズ用ＭＯＳトランジスタに置き換え、前記第２のアンチヒューズ用ＭＯＳトランジスタをソース、ドレインおよびバックゲートが前記第２の出力端子に接続されゲートが前記接地端子に接続されたアンチヒューズ用ＭＯＳトランジスタに置き換えて構成してもよい。
【００１５】
【発明の実施の形態】
以下、本発明の好ましい実施の形態について添付図面を参照しながら詳細に説明する。なお、以下の説明は、本発明の実施の形態を示すものであり、本発明が以下の説明に限定されて解釈されるものではない。
【００１６】
図１は、本発明の第１の実施の形態の不揮発性ラッチ回路の一実施例を示す回路図である。図１において、不揮発性ラッチ回路は、電圧選択部１と、ラッチを構成するＰチャネルＭＯＳトランジスタ２および３と、書き込みデータの設定に使用されるＮチャネルＭＯＳトランジスタ６および７と、アンチヒューズ素子として使用されるＮチャネルＭＯＳトランジスタ４および５とにより構成され、アンチヒューズ素子へ書き込んだデータをラッチして第１の出力端子である出力端子ＲＣから出力し、第２の出力端子である出力端子ＲＣＢから反転出力する。ＮチャネルＭＯＳトランジスタ４および５は第１の厚さのゲート絶縁膜を有するトランジスタであり、ＰチャネルＭＯＳトランジスタ２および３とＮチャネルＭＯＳトランジスタ６および７とは第１の厚さのゲート絶縁膜よりも厚い第２の厚さのゲート絶縁膜を有し大きいゲート絶縁膜破壊耐電圧を有する高耐圧トランジスタである。
【００１７】
電圧選択部１は、通常動作電圧Ｖｏｐを供給する第１の電源ＶＤＤ１とプログラミング時にプログラミング電圧Ｖｐｐを供給する第２の電源ＶＤＤ２とに接続される。電圧選択部１は、通常動作電圧Ｖｏｐまたはプログラミング電圧Ｖｐｐをプログラミング制御信号（プログラミング制御信号ＰＧＭＡおよびプログラミング制御信号ＰＧＭＢ）に基づいて選択し、選択電圧ＶＳとして選択電圧出力節点Ｎｖｓに出力する。
【００１８】
ＰチャネルＭＯＳトランジスタ２は、ソースおよびバックゲートが選択電圧出力節点Ｎｖｓに接続され、ゲートが出力端子ＲＣに接続され、ドレインが出力端子ＲＣＢに接続される。ＰチャネルＭＯＳトランジスタ３は、ソースおよびバックゲートが選択電圧出力節点Ｖｎｓに接続され、ゲートが出力端子ＲＣＢに接続されドレインが出力端子ＲＣに接続される。
【００１９】
アンチヒューズ素子として使用されるＮチャネルＭＯＳトランジスタ４は、ゲートが出力端子ＲＣに接続され、ソース、ドレインおよびバックゲートが接地電圧を供給する接地端子に接続される。ＮチャネルＭＯＳトランジスタ５は、ゲートが出力端子ＲＣＢに接続され、ソース、ドレインおよびバックゲートが接地端子にされる。
【００２０】
ＮチャネルＭＯＳトランジスタ６は、ドレインが出力端子ＲＣＢに接続され、ゲートに制御信号ＣＴＬ１が入力され、ソースおよびバックゲートが接地端子に接続される。ＮチャネルＭＯＳトランジスタ７は、ドレインが出力端子ＲＣに接続され、ゲートに第２の制御信号ＣＴＬ２が入力され、ソースおよびバックゲートが接地端子に接続される。
【００２１】
第１実施例である図１において、電圧選択部１は、第２の厚さのゲート絶縁膜を有する高耐圧のＰチャネルＭＯＳトランジスタ１１，１２および１３を備えて構成される。ＰチャネルＭＯＳトランジスタ１１は、ソースおよびバックゲートが第１の電源ＶＤＤ１に接続され、ゲートにプログラミング制御信号ＰＧＭＡが入力される。ＰチャネルＭＯＳトランジスタ１２は、ソースがＰチャネルＭＯＳトランジスタ１１のドレインに接続され、ゲートにプログラミング制御信号ＰＧＭＡが入力され、ドレインが選択電圧出力節点Ｎｖｓに接続され、バックゲートが第２の電源ＶＤＤ２に接続される。ＰチャネルＭＯＳトランジスタ１３は、ソースおよびバックゲートが第２の電源ＶＤＤ２に接続され、ゲートにプログラミング制御信号ＰＧＭＢが入力され、ドレインが選択電圧出力節点Ｎｖｓに接続される。
【００２２】
図２は、図１のＰチャネルＭＯＳトランジスタ２、ＮチャネルＭＯＳトランジスタ５およびＮチャネルＭＯＳトランジスタ６の断面構造を模式的に示した図である。２ａはＰチャネルＭＯＳトランジスタ２の断面に対応し、５ａはＮチャネルＭＯＳトランジスタ５の断面に対応し、６ａはＮチャネルＭＯＳトランジスタ６の断面に対応する。５ａにおいて第１のゲート絶縁膜１０９は第１の厚さを有し、２ａおよび６ａにおける第２のゲート絶縁膜１１０は第２の厚さのゲート絶縁膜であって第１のゲート絶縁膜１０９よりも厚い。図２において、１０１はＰ型半導体基板であり、１０２はＰ型ウェルであり、１０３はＮ型ウェルであり、１０４は高濃度のＮ型拡散層であり、１０５は高濃度のＰ型拡散層であり、１０６はＮ型ＬＤＤ（ｌｉｇｈｔｌｙ−ｄｏｐｅｄ ｄｒａｉｎ） 層であり、１０７はＰ型ＬＤＤ層であり、１０８は例えばポリシリコン等のゲート電極膜であり、１１１はＭＯＳトランジスタ間を絶縁分離する素子間分離絶縁膜であり、１１２は例えばアルミニウム等の配線金属膜である。なお、図２ではＮチャネルＭＯＳトランジスタ５の断面５ａとＮチャネルＭＯＳトランジスタ６の断面６ａにおいてそれぞれのバックゲートＢＧが共通のＰ型ウェル１０２を通じて短絡している。
【００２３】
図２のように異なる厚さのゲート絶縁膜を有するＭＯＳトランジスタは、例えば特開平８−１３０２５０号公報または特開平４−２９７０６３号公報に開示されている方法により容易に実現することができる。なお、図２では、ＰチャネルＭＯＳトランジスタ２およびＮチャネルＭＯＳトランジスタ６のそれぞれはドレインの耐圧を高めるためにＬＤＤ構造としているが、ドレイン耐圧を高めるために特開平４−２９７０６３号公報に記載されているようにドレインをオフセット構造としてもよく、特開平８−１３０２５０号公報に記載されているようにドレインを低濃度と高濃度の２重拡散により形成してもよく、または特開平５−１９８７５７号公報に記載されているようにドレインを実質的に低濃度の拡散層で構成してもよい。
【００２４】
次に図１の不揮発性ラッチ回路の動作について説明する。不揮発性ラッチ回路は、テスト、プログラミング、通常動作の３モードを有する。図３（ａ）はテストモードのタイミング図であり、図３（ｂ）は論理値１を書き込んだ場合のプログラミングモードから通常動作モードに移るまでの動作タイミング図であり、図３（ｃ）は論理値０を書き込んだ場合のプログラミングモードから通常動作モードに移るまでの動作タイミング図である。図３（ａ）〜（ｃ）に示すように、第１の電源ＶＤＤ１からは通常動作電圧Ｖｏｐが供給され、第２の電源ＶＤＤ２からはプログラミング電圧Ｖｐｐが供給されている。プログラミング電圧Ｖｐｐは、第１の厚さのゲート絶縁膜を有するアンチヒューズ用ＮチャネルＭＯＳトランジスタ４，５のゲート絶縁破壊耐電圧よりも大きく、且つ、第２の厚さのゲート絶縁膜を有するＰチャネルＭＯＳトランジスタ２，３，１１，１２，１３およびＮチャネルＭＯＳトランジスタ６，７のゲート絶縁破壊耐電圧よりも小さい電圧に設定される。これに対して通常動作電圧Ｖｏｐは、第１の厚さのゲート絶縁膜を有するアンチヒューズ用ＭＯＳトランジスタ４，５のゲート絶縁破壊耐電圧よりも小さい電圧に設定される。
【００２５】
まず図３（ａ）を参照してテストモードについて説明する。テストモードでは不揮発性ラッチ回路のアンチヒューズ用ＮチャネルＭＯＳトランジスタ４，５が書込可能な状態にあるか否かをテストする。テストモードにおいては、プログラミング制御信号ＰＧＭＡがローレベルでプログラミング制御信号ＰＧＭＢがハイレベルであるため、電圧選択部１のＰチャネルＭＯＳトランジスタ１１および１２がオン状態にありＰチャネルＭＯＳトランジスタ１３がオフ状態にあるので、選択電圧出力節点Ｎｖｓには選択電圧ＶＳとして通常動作電圧Ｖｏｐが出力される。時刻Ｔ１より前には制御信号ＣＴＬ１およびＣＴＬ２が何れもハイレベルであり、ＰチャネルＭＯＳトランジスタ２，３のオン状態での抵抗値をＮチャネルＭＯＳトランジスタ６，７のオン状態での抵抗値に比較して十分に大きな抵抗値に設定しておくことにより、出力端子ＲＣＢ，ＲＣはいずれもローレベルになって不揮発性ラッチ回路は出力停止状態になっている。
【００２６】
時刻Ｔ１でテストモードに入り、時刻Ｔ１と時刻Ｔ２との間ではアンチヒューズ用ＮチャネルＭＯＳトランジスタ４を検査する。時刻Ｔ１に制御信号ＣＴＬ２がローレベルに下がると、ＮチャネルＭＯＳトランジスタ４が書き込み可能な状態にある場合には図３（ａ）に示すように出力端子ＲＣがハイレベルに変化する。これに対してＮチャネルＭＯＳトランジスタ４が製造時に何らかの要因でゲート絶縁膜にショートが生じた場合には、ＮチャネルＭＯＳトランジスタ４のゲートとバックゲート間の抵抗値がＰチャネルＭＯＳトランジスタ３のオン抵抗値より小さくなるので、出力端子ＲＣおよび出力端子ＲＣＢは共にローレベルになる。
【００２７】
同様に時刻Ｔ２と時刻Ｔ３との間ではアンチヒューズ用ＮチャネルＭＯＳトランジスタ５を検査する。時刻Ｔ２に制御信号ＣＴＬ１がローレベルになり制御信号ＣＴＬ２がハイレベルになると、ＮチャネルＭＯＳトランジスタ５が書き込み可能な状態にある場合には図３（ａ）に示すように出力端子ＲＣＢがハイレベルに変化する。これに対してＮチャネルＭＯＳトランジスタ５が製造時に何らかの要因でゲート絶縁膜にショートが生じた場合には、ＮチャネルＭＯＳトランジスタ５のゲートとバックゲート間の抵抗値がＰチャネルＭＯＳトランジスタ２のオン抵抗値より小さくなるので、出力端子ＲＣおよび出力端子ＲＣＢは共にローレベルになる。
【００２８】
図１の不揮発性ラッチ回路では、以上のようにしてアンチヒューズ用ＮチャネルＭＯＳトランジスタ４，５が書き込み可能な状態にあるか否かをテストすることができる。
【００２９】
次に、図３（ｂ）を参照してプログラミングモードで論理値１を書き込む場合の不揮発性ラッチ回路の動作を説明する。時刻Ｔ４より前の各信号のレベルは図３（ａ）の時刻Ｔ３以降と同じである。
【００３０】
先ず時刻Ｔ４で制御信号ＣＴＬ１をローレベルに変化させ、出力端子ＲＣＢをハイレベルにする。すなわち、出力端子ＲＣの出力レベルが書き込む論理値とは逆のレベルになるように制御信号を設定する。この時点では、出力端子ＲＣＢの出力電圧は第１の電源ＶＤＤ１から供給される通常動作電圧Ｖｏｐである。
【００３１】
次に時刻Ｔ５でプログラミング制御信号ＰＧＭＡがハイレベルになりプログラミング制御信号ＰＧＭＢがローレベルになるとプログラミングモードにはいる。電圧選択部１においてＰチャネルＭＯＳトランジスタ１１および１２がオフしＰチャネルＭＯＳトランジスタ１３がオンするので、選択電圧出力節点Ｎｖｓには選択電圧ＶＳとして第２の電源ＶＤＤ２から供給されるプログラミング電圧Ｖｐｐが出力される。出力端子ＲＣがローレベルにあるのでＰチャネルＭＯＳトランジスタ２がオンとなっているため、ＮチャネルＭＯＳトランジスタ５のゲートにプログラミング電圧Ｖｐｐが印加されゲート絶縁膜が破壊されて書き込みがなされる。
【００３２】
発明者らの実験によれば、ゲート絶縁膜がシリコン酸化膜の場合には２．２ＧＶ／ｍ程度以上の電界を加えることにより確実に絶縁破壊を生じさせることが可能であり、これに対して長期に渡って印加してもシリコン酸化膜の絶縁特性の劣化が生じない電界は０．７ＧＶ／ｍ程度以下である。したがって、これらを満足するように、通常動作電圧Ｖｏｐ、プログラミング電圧ＶｐｐとそれぞれのＭＯＳトランジスタのゲート絶縁膜の厚さとが定められる。ゲート絶縁破壊耐電圧以上の電圧を印加した場合には、アンチヒューズ用ＮチャネルＭＯＳトランジスタのゲート絶縁膜の抵抗値は、絶縁破壊前には１００ＭΩ以上であったものが絶縁破壊により平均的には数百Ω程度に減少する。
【００３３】
時刻Ｔ６でプログラミング制御信号ＰＧＭＡがローレベルになりプログラミング制御信号ＰＧＭＢがハイレベルになると電圧選択部１においてＰチャネルＭＯＳトランジスタ１１および１２がオンしＰチャネルＭＯＳトランジスタ１３がオフする。選択電圧出力節点Ｎｖｓには選択電圧ＶＳとして第１の電源ＶＤＤ１から供給される通常動作電圧Ｖｏｐが出力され、プログラミングモードが解除される。制御信号ＣＴＬ１，ＣＴＬ２がともにハイレベルに変化すると出力端子ＲＣ，ＲＣＢの電圧は何れもローレベルになり不揮発性ラッチ回路は出力停止状態になる。
【００３４】
時刻Ｔ７で制御信号ＣＴＬ１，ＣＴＬ２がともにローレベルに変化すると不揮発性ラッチ回路は通常動作モードになる。通常動作モードではプログラミング制御信号ＰＧＭＡがハイレベルでプログラミング制御信号ＰＧＭＢがローレベルであるので選択電圧ＶＳとして第１の電源ＶＤＤ１から供給される通常動作電圧Ｖｏｐが選択される。不揮発性ラッチ回路の出力端子ＲＣＢは、ＮチャネルＭＯＳトランジスタ５のゲート絶縁膜が破壊されているのでゲート電極からソース、ドレインまたはバックゲートへの電流路があるため出力電圧が低下する。これによりＰチャネルＭＯＳトランジスタ３のゲート電位が低下するため、出力端子ＲＣの出力電圧は増大する。その結果、図３（ｂ）に示すように、論理値１が書き込まれた不揮発性ラッチ回路は、通常動作モードでは出力端子ＲＣがハイレベルとなって論理値１を出力し出力端子ＲＣＢがローレベルとなる。
【００３５】
図１の不揮発性ラッチ回路は通常動作時においては図１１の従来例と同様に絶縁破壊されたアンチヒューズ素子と絶縁破壊されていないアンチヒューズ素子との電流差によりラッチ動作を行うので検出感度が高く、書き込みがなされたアンチヒューズ用ＮチャネルＭＯＳトランジスタのゲート絶縁膜が１００ＫΩ程度の抵抗値を有していたとしても書き込みデータの検出が可能である。
【００３６】
図３（ｃ）は論理値０を書き込んだ後に読み出す場合の不揮発性ラッチ回路の動作タイミング図である。時刻Ｔ４より前の各信号のレベルは図３（ａ）の時刻Ｔ３以降と同じである。
【００３７】
時刻Ｔ４で制御信号ＣＴＬ２をローレベルに変化させ、出力端子ＲＣを書き込む論理値とは逆のレベルであるハイレベルにする。
【００３８】
次に時刻Ｔ５でプログラミング制御信号ＰＧＭＡがハイレベルになりプログラミング制御信号ＰＧＭＢがローレベルになるとプログラミングモードにはいる。選択電圧ＶＳとして第２の電源ＶＤＤ２から供給されるプログラミング電圧Ｖｐｐが出力される。出力端子ＲＣＢがローレベルにあるのでＰチャネルＭＯＳトランジスタ３がオン状態となっているため、ＮチャネルＭＯＳトランジスタ４のゲートにプログラミング電圧Ｖｐｐが印加されゲート絶縁膜が破壊されて書き込みがなされる。
【００３９】
時刻Ｔ６でプログラミング制御信号ＰＧＭＡがローレベルになりプログラミング制御信号ＰＧＭＢがハイレベルになると選択電圧ＶＳとして第１の電源ＶＤＤ１から供給される通常動作電圧Ｖｏｐが出力され、プログラミングモードが解除される。
【００４０】
時刻Ｔ７で制御信号ＣＴＬ１，ＣＴＬ２がともにローレベルに変化すると不揮発性ラッチ回路は通常動作モードになる。不揮発性ラッチ回路の出力端子ＲＣは、ＮチャネルＭＯＳトランジスタ４のゲート絶縁膜が破壊されているのでゲート電極からソース、ドレインまたはバックゲートへの電流路があるため出力電圧が低下する。これによりＰチャネルＭＯＳトランジスタ２のゲート電位が低下するため、出力端子ＲＣＢの出力電圧は増大する。その結果、図３（ｃ）に示すように、不揮発性ラッチ回路は、通常動作モードでは出力端子ＲＣがローレベルとなって論理値０を出力し出力端子ＲＣＢがハイレベルとなる。
【００４１】
なお、図３（ｂ）、および図３（ｃ）では、プログラミング制御信号ＰＧＭＡがハイレベルになりプログラミング制御信号ＰＧＭＢがローレベルになるとプログラミングモードにはいり、プログラミング制御信号ＰＧＭＡがローレベルになりプログラミング制御信号ＰＧＭＢがハイレベルになるとプログラミングモードが解除されるとして説明したが、別にプログラミングモード切換信号を設けてプログラミングモードの切換を制御し、プログラミング制御信号ＰＧＭＡのハイレベルの期間によって書込の時間の長さを制御するようにしてもよい。
【００４２】
以上に第１の実施例として説明したように、本発明の不揮発性ラッチ回路ではトランジスタをアンチヒューズ素子として利用するのでアンチヒューズ素子の製造のための工程の増加がないという利点がある。また、図１１の従来例では１２個のトランジスタと２個の容量素子を必要としていたのに対して図１の実施例では９個のトランジスタに削減でき、高耐圧トランジスタの個数も７個に削減できるので、不揮発性ラッチ回路の占有面積を低減することができる。
【００４３】
次に、第２の電源ＶＤＤ２が通常動作モードとプログラミングモードでは異なる電圧を供給する第２の実施例について説明する。図４は、本実施例のプログラミングモードおよび通常動作モードでの動作タイミング図である。本実施例ではプログラミングモードにはいると第２の電源ＶＤＤ２を通常動作モードにおいて入出力回路に供給する入出力回路用電圧Ｖｉｏからプログラミング電圧Ｖｐｐへ上昇させ、プログラミングモードから抜けると第２の電源ＶＤＤ２をプログラミング電圧Ｖｐｐから入出力回路用電圧Ｖｉｏへ低下させる。このように第２の電源ＶＤＤ２をプログラミングモードとその他のモードで変化させることにより、プログラミング電圧Ｖｐｐとして入出力回路用電圧Ｖｉｏよりも高い電圧が必要な場合において、アンチヒューズ用ＭＯＳトランジスタの書き込みに最適な電圧をプログラム電圧として選択することが可能となる。なお、入出力回路用電圧Ｖｉｏについては、後に図８に関連して説明する。
【００４４】
図４において時刻ＴＡより前では第２の電源ＶＤＤ２は入出力回路用電圧Ｖｉｏであるが、時刻ＴＡでプログラミングモードにはいると第２の電源ＶＤＤ２はプログラミング電圧Ｖｐｐに上昇する。第２の電源ＶＤＤ２が供給する電圧の上昇に伴いプログラミング制御信号ＰＧＭＢのハイレベル、第１の制御信号ＣＴＬ１のハイレベル、第２の制御信号ＣＴＬ２のハイレベルはプログラミング電圧Ｖｐｐまで上昇する。
【００４５】
図３（ｂ）の場合と同様に不揮発性ラッチ回路に論理値１を書き込むために、時刻Ｔ４で制御信号ＣＴＬ１をローレベルに変化させ、出力端子ＲＣを書き込む論理値とは逆のレベルであるハイレベルにする。
【００４６】
図３（ｂ）と同様に、時刻Ｔ５でプログラミング制御信号ＰＧＭＡがハイレベルになりプログラミング制御信号ＰＧＭＢがローレベルになると、選択電圧ＶＳとして第２の電源ＶＤＤ２から供給されるプログラミング電圧Ｖｐｐが出力される。出力端子ＲＣがローレベルにあるのでＰチャネルＭＯＳトランジスタ２がオン状態となっているため、ＮチャネルＭＯＳトランジスタ５のゲートにプログラミング電圧Ｖｐｐが印加されゲート絶縁膜が破壊されて書き込みがなされる。
【００４７】
時刻Ｔ６でプログラミング制御信号ＰＧＭＡがローレベルになりプログラミング制御信号ＰＧＭＢがハイレベルになると選択電圧ＶＳとして第１の電源ＶＤＤ１から供給される通常動作電圧Ｖｏｐが出力され、さらに時刻ＴＢで第２の電源ＶＤＤ２の電圧が入出力回路用電圧Ｖｉｏに低下してプログラミングモードから抜ける。
【００４８】
図３（ｂ）と同様に、時刻Ｔ７で制御信号ＣＴＬ１，ＣＴＬ２がともにローレベルに変化すると不揮発性ラッチ回路は通常動作モードになる。不揮発性ラッチ回路の出力端子ＲＣＢは、ＮチャネルＭＯＳトランジスタ５のゲート絶縁膜が破壊されているのでゲート電極からソース、ドレインまたはバックゲートへの電流路があるため出力電圧が低下する。これによりＰチャネルＭＯＳトランジスタ３のゲート電位が低下するため、出力端子ＲＣの出力電圧は上昇する。その結果、図４に示すように、論理値１が書き込まれた不揮発性ラッチ回路は、通常動作モードでは出力端子ＲＣがハイレベルとなって論理値１を出力し出力端子ＲＣＢがローレベルとなる。
【００４９】
なお、図１の不揮発性ラッチ回路では、図３および図４のタイミング図における制御信号ＣＴＬ１および制御信号ＣＴＬ２が共にハイレベルとなっている期間にプログラミング制御信号ＰＧＭＡとプログラミング制御信号ＰＧＭＢを共にハイレベルにするように変更してもよい。すなわち、図３（ａ）における時刻Ｔ１以前および時刻Ｔ３以降と、図３（ｂ）および図３（ｃ）における時刻Ｔ４以前および時刻Ｔ６〜Ｔ７までの期間と、図４における時刻Ｔ４以前および時刻Ｔ６〜Ｔ７までの期間とにおいて、プログラミング制御信号ＰＧＭＡとプログラミング制御信号ＰＧＭＢを共にハイレベルにするように変更してもよい。このように変更することにより、電圧選択部１は第１の電源ＶＤＤ１と第２の電源ＶＤＤ２の何れをも選択しなくなって電流路が遮断されるので、制御信号ＣＴＬ１および制御信号ＣＴＬ２が共にハイレベルとなっている期間の不揮発性ラッチ回路の消費電力を低減することができる。
【００５０】
次に、図１の電圧選択部１の回路を同様の動作を行う別の電圧選択部１ａに置き換えた第３の実施例について説明する。図５は本発明の不揮発性ラッチ回路の第３の実施例の回路図である。図５において電圧選択部１ａ以外は図１と同じである。
【００５１】
図５において、電圧選択部１ａは、ＰチャネルＭＯＳトランジスタ１２と、ＰチャネルＭＯＳトランジスタ１３とを備えて構成される。ＰチャネルＭＯＳトランジスタ１２は、第２の厚さのゲート絶縁膜を有しソースが第１の電源ＶＤＤ１に接続され、ゲートにプログラミング制御信号ＰＧＭＡが入力され、ドレインが選択電圧出力接点Ｎｖｓに接続され、バックゲートが第２の電源ＶＤＤ２端子に接続されている。ＰチャネルＭＯＳトランジスタ１３は、第２の厚さのゲート絶縁膜を有し、ソースおよびバックゲートが第２の電源ＶＤＤ２に接続され、ゲートにプログラミング制御信号の反転信号ＰＧＭＢが入力され、ドレインが選択電圧出力節点Ｎｖｓに接続されている。
【００５２】
図５の電圧選択部１ａでは、第２の電源ＶＤＤ２の電圧が大きなノイズなどの不測の要因により第１の電源ＶＤＤ１の電圧よりも低下してＰチャネルＭＯＳトランジスタ１２のソース・Ｎウェル間が順方向にバイアスされた場合には、第１の電源ＶＤＤ１からＰチャネルＭＯＳトランジスタ１２のＮ型ウェルを通る電流路が形成されるため、図１の電圧選択部１では、ＰチャネルＭＯＳトランジスタ１１を設けることにより電流路が形成されることを防止していた。しかしながら、第２の電源ＶＤＤ２の電圧を第１の電源ＶＤＤ１の電圧と同等以上の電圧に安定して管理できる場合には、図５の電圧選択部１ａのように電圧選択部１からＰチャネルＭＯＳトランジスタ１１を省くことにより、高耐圧トランジスタ数を低減することが可能となる。
【００５３】
図５の電圧選択部１ａにおいて、プログラミング制御信号ＰＧＭＡがローレベルでプログラミング制御信号ＰＧＭＢがハイレベルのときに選択電圧出力節点Ｎｖｓに第１の電源ＶＤＤ１から供給される電圧を出力し、プログラミング制御信号ＰＧＭＡがハイレベルでプログラミング制御信号ＰＧＭＢがローレベルのときに選択電圧出力節点Ｎｖｓに第２の電源ＶＤＤ２から供給される電圧を出力することは図１の電圧選択部１と同様である。
【００５４】
図５の第３の実施例のテストモード、プログラミングモード、通常動作モードにおける動作は図１の第１実施例について図３（ａ）〜（ｃ）で説明した動作と同様であるので説明を省略する。なお、図５の第３の実施例においても第２の実施例と同様に、第２の電源ＶＤＤ２の電圧を通常動作モードでは入出力回路用電圧Ｖｉｏとし、プログラミングモードではプログラミング電圧Ｖｐｐに変化させるようにしてもよい。
【００５５】
また、図１の不揮発性ラッチ回路１と同様に、図３および図４のタイミング図における制御信号ＣＴＬ１および制御信号ＣＴＬ２が共にハイレベルとなっている期間にプログラミング制御信号ＰＧＭＡとプログラミング制御信号ＰＧＭＢを共にハイレベルにしてもよい。このように変更することにより、制御信号ＣＴＬ１および制御信号ＣＴＬ２が共にハイレベルとなっている期間に電流路を遮断して不揮発性ラッチ回路の消費電力を低減することができることは、図１の不揮発性ラッチ回路１と同様である。
【００５６】
次に、図１の電圧選択部１の回路を同様の動作を行う別の電圧選択部１ｂに置き換えた第４の実施例について説明する。図６は本発明の不揮発性ラッチ回路の第４の実施例の回路図である。図６において電圧選択部１ｂ以外は図１と同じである。
【００５７】
図６において、電圧選択部１ｂは、ＮチャネルＭＯＳトランジスタ２１と、ＰチャネルＭＯＳトランジスタ１３とを備えて構成される。ＰチャネルＭＯＳトランジスタ１３は、第２の厚さのゲート絶縁膜を有し、ソースおよびバックゲートが第２の電源ＶＤＤ２に接続され、ゲートに図１におけるプログラミング制御信号ＰＧＭＢと同一のプログラミング制御信号ＰＧＭＢが入力され、ドレインが選択電圧出力節点Ｎｖｓに接続されている。ＮチャネルＭＯＳトランジスタ２１は、第２の厚さのゲート絶縁膜を有しドレインが第１の電源ＶＤＤ１に接続され、ゲートにプログラミングモードおよび通常動作モードではプログラミング制御信号ＰＧＭＢプログラミング制御信号と同一の信号レベルをとるプログラミング制御信号ＰＧＭＣが入力され、ソースが選択電圧出力接点Ｎｖｓに接続され、バックゲートが接地端子に接続されている。
【００５８】
第２の電源ＶＤＤ２から供給される電圧が第１の電源ＶＤＤ１の電圧にＮチャネルＭＯＳトランジスタ２１のしきい値電圧を加えた値よりも大きい範囲では、図６の電圧選択部１ｂは、プログラミング制御信号ＰＧＭＢおよびプログラミング制御信号ＰＧＭＣがハイレベルのときにはＮチャネルＭＯＳトランジスタ２１がオンして選択電圧出力節点Ｎｖｓに第１の電源ＶＤＤ１から供給される電圧を出力する。プログラミング制御信号ＰＧＭＢおよびプログラミング制御信号ＰＧＭＣがローレベルのときにはＰチャネルＭＯＳトランジスタ１３がオンして選択電圧出力節点Ｎｖｓに第２の電源ＶＤＤ２から供給される電圧を出力する。
【００５９】
図６の第３の実施例のテストモード、プログラミングモード、通常動作モードにおける動作は図１の第１実施例について図３（ａ）〜（ｃ）で説明した動作と同様であるので説明を省略する。本実施例の電圧選択部１ｂでは、第３の実施例と同様に、高耐圧トランジスタ数を低減することが可能である。なお、図６の第４の実施例においても第２の実施例と同様に、第２の電源ＶＤＤ２の電圧を通常動作モードでは入出力回路用電圧Ｖｉｏとし、プログラミングモードではプログラミング電圧Ｖｐｐに変化させるようにしてもよい。
【００６０】
また、制御信号ＣＴＬ１および制御信号ＣＴＬ２が共にハイレベルとなっている期間にプログラミング制御信号ＰＧＭＢをハイレベルにしプログラミング制御信号ＰＧＭＣをローレベルにすることにより、制御信号ＣＴＬ１および制御信号ＣＴＬ２が共にハイレベルとなっている期間に電流路を遮断して不揮発性ラッチ回路の消費電力を低減することができることは、図１の不揮発性ラッチ回路１と同様である。
【００６１】
次に、図１のアンチヒューズ用ＮチャネルＭＯＳトランジスタ４，５をＰチャネルＭＯＳトランジスタに置き換えた第５の実施例について説明する。図７は本発明の不揮発性ラッチ回路の第５の実施例の回路図である。
【００６２】
図７の本実施例では、図１の第１の実施例における第１の厚さのゲート絶縁膜を有してゲートが出力端子ＲＣに接続されソース、ドレインおよびバックゲートが接地端子に接続されたＮチャネルＭＯＳトランジスタ４に替えて、第１の厚さのゲート絶縁膜を有してソース、ドレインおよびバックゲートが出力端子ＲＣに接続されゲートが接地端子に接続されたＰチャネルＭＯＳトランジスタ３１を使用する。同様に、本実施例では、第１の実施例における第１の厚さのゲート絶縁膜を有してゲートが出力端子ＲＣＢに接続されソース、ドレインおよびバックゲートが接地端子に接続されたＮチャネルＭＯＳトランジスタ５に替えて、第１の厚さのゲート絶縁膜を有してソース、ドレインおよびバックゲートが出力端子ＲＣＢに接続されゲートが接地端子に接続されたＰチャネルＭＯＳトランジスタ３２を使用する。本実施例はアンチヒューズ用ＭＯＳトランジスタがＰチャネルＭＯＳトランジスタに置換されたこと以外は図１の第１の実施例と同じである。図７の第５の実施例のテストモード、プログラミングモード、通常動作モードにおける動作は図１の第１実施例について図３（ａ）〜（ｃ）で説明した動作と同様であるので説明を省略する。
【００６３】
図７において、アンチヒューズ用のＰチャネルＭＯＳトランジスタ３１のゲートおよびＰチャネルＭＯＳトランジスタ３２のゲートはいずれも接地端子に接続されているが、接地端子に替えて負電圧を供給する電源に接続してもよく、このようにすることによってゲートに供給する負電圧の分だけプログラム電圧Ｖｐｐを低下できる。
【００６４】
したがって、図７の第５の実施例では図４の第２の実施例と同様に、第２の電源ＶＤＤ２の電圧を通常動作モードでは入出力回路用電圧Ｖｉｏとし、プログラミングモードではプログラミング電圧Ｖｐｐに変化させるようにしてもよいが、本実施例では、プログラム時に第２の電源ＶＤＤの電圧値を出力回路用電圧Ｖｉｏに保ったままＰチャネルＭＯＳトランジスタ３１，３２のゲートの電圧を（Ｖｉｏ−Ｖｐｐ）の負電圧にしてもよい。なお、電圧選択部１を図５の第３の実施例の電圧選択部１ａまたは図６の第４の実施例の電圧選択部１ｂに置き換えてもよい。
【００６５】
次に、本発明の第２の実施の形態について図面を参照して説明する。図８（ａ）は、本発明の第２の実施の形態の半導体装置であるところの集積回路チップのレイアウトを模式的に示した図である。第２の実施の形態の半導体装置は、内部論理回路の動作電圧よりも高い電圧が入出力回路に供給されて動作する半導体集積回路で、特に冗長構成を採ったメモリ部を含む半導体集積回路において、不良メモリセルと冗長メモリセルとを置き換えるための救済情報を第１の実施の形態として説明した不揮発性ラッチ回路に不揮発的に記憶するものである。
【００６６】
集積回路チップ４１は、メモリマクロ４２，内部論理回路４３，入出力回路４４，第１の電源（ＶＤＤ１）用パッド４５，第２の電源（ＶＤＤ２）用パッド４６および入出力用パッド４７を備えている。入出力回路４４には第１の電源（ＶＤＤ１）用パッド４５から第１の電源ＶＤＤ１の電圧が供給され、また第２の電源（ＶＤＤ２）用パッド４６から第２の電源ＶＤＤ２の電圧が供給される。内部回路４３には第１の電源（ＶＤＤ１）用パッド４５から第１の電源ＶＤＤ１の電圧が供給される。入出力用パッド４７から入力した入力信号は、入出力回路４４において、図８（ｂ）の入力回路４４ｂに示すように、第１の電源の電圧Ｖｏｐに信号レベル変換されてから内部回路４３に入力される。また、内部回路４３からの出力信号は、入出力回路４４において、図８（ｂ）の出力回路４４ａに示すように、第２の電源の電圧Ｖｉｏに信号レベル変換されてから入出力用パッド４７へ出力される。
【００６７】
内部論理回路４３は、図８（ｂ）に示すように、アンチヒューズ用のＭＯＳトランジスタと同一の第１の厚さのゲート絶縁膜を有するＮチャネルＭＯＳトランジスタ９１および第１の厚さのゲート絶縁膜を有するＰチャネルＭＯＳトランジスタ９２で構成される。
【００６８】
出力回路４４ａの少なくとも出力終段、入力回路４４ｂの少なくとも入力初段、または、入出力回路４４の少なくとも入力初段と出力終段が第１の厚さよりも厚い第２の厚さのゲート絶縁膜を有する高耐圧のＮチャネルＭＯＳトランジスタ９３および第２の厚さのゲート絶縁膜を有する高耐圧のＰチャネルＭＯＳトランジスタ９４で構成されている。ＮチャネルＭＯＳトランジスタ９３およびＰチャネルＭＯＳトランジスタ９４には、図１，図５，図６，図７における不揮発性ラッチ回路の高耐圧のＮチャネルＭＯＳトランジスタ６，７，２１およびＰチャネルＭＯＳトランジスタ２，３，１１，１２，１３と同一の厚さのゲート絶縁膜が使用される。
【００６９】
メモリマクロ４２は、メモリセルアレイ、アドレスデコーダ、書込／読出回路等を含むメモリ部４８と、メモリセルに不良がある場合に冗長メモリセルと置き換えて救済するための救済回路部４９とを有している。
【００７０】
不良メモリの救済の技術としては、冗長メモリ行を設けて行単位で不良メモリセルを置換する技術、冗長メモリ列を設けて列単位で不良メモリセルを置換する技術、行単位と列単位とを組み合わせて不良メモリセルを置換するなど、種々の技術が公知となっているが、ここでは、本発明を特開２００１−２３３９０号公報に開示されたシフト救済方式のスタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）に適用した実施例について説明する。シフト救済方式のＳＲＡＭは、正規の入出力ビットのセルアレイに加えて冗長ビットのセルアレイを予め備え、正規のセルアレイのひとつに不良が発生したときに不良ビット以降の入出力を冗長ビットの方向にシフトさせる。不揮発性ラッチ回路には救済情報すなわち入出力ビットのシフト情報が記憶される。
【００７１】
図９は、メモリマクロ４２の構成の一例を示す回路図である。メモリ部４８は、４ビットのメモリマット５２−０，５２−１，５２−２，５２−３と冗長メモリマット５２−４と、ＸアドレスデコーダおよびＹアドレスデコーダとを備えている。各メモリマットはＳＲＡＭメモリセルアレイとカラム選択回路と書込／読出回路とを有し、アドレスＡＸ０−ＡＸｎとアドレスＡＹ０−ＡＹｎによりメモリマット毎に１個のメモリセルが選択される。
【００７２】
救済回路部４９は、救済情報を記憶する不揮発性ラッチ回路５１−１〜５１−４と、救済情報に基づいてメモリ部４８の各メモリマットとビット入出力端子ＢＩＯ０〜ＢＩＯ３との接続を設定するトランスファゲートＧ１〜Ｇ８と、不揮発性ラッチ回路５１−１〜５１−４への救済情報の書き込み動作を制御する制御回路５３とを備えている。
【００７３】
トランスファゲートＧ１はメモリマット５２−０とビット入出力端子ＢＩＯ０との間に設けられ、不揮発性ラッチ回路５１−１の出力端子ＲＣ−１がハイレベルのときにオンし、ローレベルのときにオフする。トランスファゲートＧ２はメモリマット５２−１とビット入出力端子ＢＩＯ０との間に設けられ、不揮発性ラッチ回路５１−１の出力端子ＲＣＢ−１がハイレベルのときにオンし、ローレベルのときにオフする。トランスファゲートＧ３はメモリマット５２−１とビット入出力端子ＢＩＯ１との間に設けられ、不揮発性ラッチ回路５１−２の出力端子ＲＣ−２がハイレベルのときにオンし、ローレベルのときにオフする。トランスファゲートＧ４はメモリマット５２−２とビット入出力端子ＢＩＯ１との間に設けられ、不揮発性ラッチ回路５１−２の出力端子ＲＣＢ−２がハイレベルのときにオンし、ローレベルのときにオフする。トランスファゲートＧ５はメモリマット５２−２とビット入出力端子ＢＩＯ２との間に設けられ、不揮発性ラッチ回路５１−３の出力端子ＲＣ−３がハイレベルのときにオンし、ローレベルのときにオフする。トランスファゲートＧ６はメモリマット５２−３とビット入出力端子ＢＩＯ２との間に設けられ、不揮発性ラッチ回路５１−３の出力端子ＲＣＢ−３がハイレベルのときにオンし、ローレベルのときにオフする。トランスファゲートＧ７はメモリマット５２−３とビット入出力端子ＢＩＯ３との間に設けられ、不揮発性ラッチ回路５１−４の出力端子ＲＣ−４がハイレベルのときにオンし、ローレベルのときにオフする。トランスファゲートＧ８は冗長メモリマット５２−４とビット入出力端子ＢＩＯ３との間に設けられ、不揮発性ラッチ回路５１−４の出力端子ＲＣＢ−４がハイレベルのときにオンし、ローレベルのときにオフする。
【００７４】
メモリマット５２−０〜５２−３のＳＲＡＭセルアレイがすべて良品であるときには、不揮発性ラッチ回路５１−１〜５１−４のすべてに論理値１が書き込まれ不揮発的に記憶される。その結果、定常動作モードでは出力端子ＲＣ−１、ＲＣ−２，ＲＣ−３，ＲＣ−４がハイレベルとなり、トランスファゲートＧ１，Ｇ３，Ｇ５，Ｇ７がオンとなり、ビット入出力端子ＢＩＯ０はメモリマット５２−０と接続され、ビット入出力端子ＢＩＯ１はメモリマット５２−１と接続され、ビット入出力端子ＢＩＯ２はメモリマット５２−２と接続され、ビット入出力端子ＢＩＯ３はメモリマット５２−３と接続される。
【００７５】
これに対して、例えば、メモリマット５２−１のＳＲＡＭセルアレイに不良のメモリセルがあったときには、救済情報として不揮発性ラッチ回路５１−１，５１−２，５１−３，５１−４に論理値１、論理値０、論理値０、論理値０がそれぞれ書き込まれ不揮発的に記憶される。その結果、定常動作モードでは出力端子ＲＣ−１、ＲＣＢ−２，ＲＣＢ−３，ＲＣＢ−４がハイレベルとなり、トランスファゲートＧ１，Ｇ４，Ｇ６，Ｇ８がオンとなり、ビット入出力端子ＢＩＯ０はメモリマット５２−０と接続され、ビット入出力端子ＢＩＯ１はシフトしてメモリマット５２−２と接続され、ビット入出力端子ＢＩＯ２はシフトしてメモリマット５２−３と接続され、ビット入出力端子ＢＩＯ３はシフトして冗長メモリマット５２−４と接続される。
【００７６】
図１０は、メモリマクロ４２のメモリ部４８をテストし、ＳＲＡＭセルに不良があれば冗長メモリマットに置き換える動作を示すフロー図である。図１０について図１、図８（ａ）および図９を参照して説明する。
【００７７】
メモリ部４８のテストに先立って、不揮発性ラッチ回路５１−１〜５１−４に対して図３（ａ）のテストを行い、各不揮発性ラッチ回路のアンチヒューズ用ＭＯＳトランジスタのゲート絶縁膜の絶縁性が良好で書込可能な状態にあることを確認しておく。
【００７８】
メモリ部４８のテストを開始すると、ステップ６１で、メモリマット５２−０〜５２−３をテストする。トランスファゲートＧ１，Ｇ３，Ｇ５，Ｇ７をオンにして、ビット入出力端子ＢＩＯ０がメモリマット５２−０と接続され、ビット入出力端子ＢＩＯ１がメモリマット５２−１と接続され、ビット入出力端子ＢＩＯ２がメモリマット５２−２と接続され、ビット入出力端子ＢＩＯ３がメモリマット５２−３と接続された状態で各メモリマットの動作テストを行う。不揮発性ラッチ回路５１−１〜５１−４の出力端子ＲＣ−１，ＲＣ−２，ＲＣ−３，ＲＣ−４をハイレベルにするためには、不揮発性ラッチ回路５１−１〜５１−４のそれぞれに対して図１の制御信号ＣＴＬ１をハイレベルとし制御信号ＣＴＬ２をローレベルとすればよい。
【００７９】
次に、ステップ６２に進み、ステップ６２のテストにおいて不良のメモリマットが検出されたか否かを判断する。図９でメモリマット５２−０〜５２−３までの４つのメモリマットの何れも不良でなかった場合にはステップ６６へ進む。４つのメモリマットのうちに不良のメモリマットがあった場合にはステップ６３に進む。
【００８０】
ステップ６３では、不良のメモリマットの個数が１個のみであったか否かを判断する。図９でメモリマット５２−０〜５２−３までの４つのメモリマットのうちの２個以上のメモリマットが不良である場合には救済不能であるのでステップ６８に進む。メモリマット５２−０〜５２−３までの４つのメモリマットのうちの１個のメモリマットだけが不良である場合にはステップ６４に進む。
【００８１】
ステップ６４では、各不揮発性ラッチ回路の制御信号ＣＴＬ１，ＣＴＬ２を不良のメモリマットを避けるように設定してメモリ部４８の動作テストを行う。例えば、図９でメモリマット５２−１が不良であった場合には、不揮発性ラッチ回路５１−１では、図１において制御信号ＣＴＬ１をハイレベルとし制御信号ＣＴＬ２をローレベルととすることにより出力端子ＲＣ−１をハイレベルにし、不揮発性ラッチ回路５１−２では、制御信号ＣＴＬ１をローレベルとし制御信号ＣＴＬ２をハイレベルととすることにより出力端子ＲＣＢ−２をハイレベルにし、不揮発性ラッチ回路５１−３では、制御信号ＣＴＬ１をローレベルとし制御信号ＣＴＬ２をハイレベルととすることにより出力端子ＲＣＢ−３をハイレベルにし、不揮発性ラッチ回路５１−４では、制御信号ＣＴＬ１をローレベルとし制御信号ＣＴＬ２をハイレベルととすることにより出力端子ＲＣＢ−４をハイレベルにする。これにより、トランスファゲートＧ１，Ｇ４，Ｇ６，Ｇ８がオンとなり、メモリマット５２−０がビット入出力端子ＢＩＯ０と接続され、メモリマット５２−１はどのビット入出力端子へも接続されず、メモリマット５２−２がビット入出力端子ＢＩＯ１と接続され、メモリマット５２−３がビット入出力端子ＢＩＯ２と接続され、冗長メモリマット５２−４がビット入出力端子ＢＩＯ３と接続される。この接続状態でメモリ部４８のテストを行うことにより、メモリマット５２−０，５２−２，５２−３と冗長メモリマット５２−４の動作がテストされる。
【００８２】
次に、ステップ６５に進み、ステップ６４のテストにおいて不良のメモリマットが検出されたか否かを判断する。不良のメモリマットがなかった場合にはステップ６６へ進む。冗長メモリマット５２−４が不良の場合にはこのステップ６５で不良が発生するが、救済不能なのでステップ６８に進む。
【００８３】
ステップ６６では、各不揮発性ラッチ回路の制御信号ＣＴＬ１，ＣＴＬ２をそれぞれ反転させてからプログラミングモードにし、各不揮発性ラッチ回路の書込を行う。例えば、ステップ６２でメモリマット５２−０〜５２−３に不良がないと判断されてステップ６６に移行した場合では、不揮発性ラッチ回路５１−１〜５１−４のそれぞれにおいてハイレベルであった制御信号ＣＴＬ１をローレベルとし、ローレベルであった制御信号ＣＴＬ２をハイレベルに反転して設定した後に、プログラミングモードに移行して書込を行う。これにより、不揮発性ラッチ回路５１−１〜５１−４には、論理値１が不揮発的に記憶される。したがって通常動作モードに戻した後には図９のトランスファゲートＧ１，Ｇ３，Ｇ５，Ｇ７が常にオン状態となる。
【００８４】
また、例えば、メモリマット５２−１のみが不良であり、ステップ６５で不良メモリマットがないと判断されてステップ６６に移行した場合では、不揮発性ラッチ回路５１−１では、ハイレベルであった制御信号ＣＴＬ１をローレベルとし、ローレベルであった制御信号ＣＴＬ２をハイレベルとする。また、不揮発性ラッチ回路５１−２では、ローレベルであった制御信号ＣＴＬ１をハイレベルとし、ハイレベルであった制御信号ＣＴＬ２をローレベルとする。また、不揮発性ラッチ回路５１−３では、ローレベルであった制御信号ＣＴＬ１をハイレベルとし、ハイレベルであった制御信号ＣＴＬ２をローレベルとする。また、不揮発性ラッチ回路５１−４では、ローレベルであった制御信号ＣＴＬ１をハイレベルとし、ハイレベルであった制御信号ＣＴＬ２をローレベルとする。このように制御信号をメモリ部のテスト時のレベルから反転させた後にプログラミングモードに移行して書込を行う。これにより、不揮発性ラッチ回路５１−１には論理値１、不揮発性ラッチ回路５１−２には論理値０、不揮発性ラッチ回路５１−３には論理値０、不揮発性ラッチ回路５１−４には論理値０が不揮発的に記憶される。したがって通常動作モードに戻した後には図９のトランスファゲートＧ１，Ｇ４，Ｇ６，Ｇ８が常にオン状態となり、不良のメモリマット５２−２を避けてビット入出力端子ＢＩＯ０，ＢＩＯ１，ＢＩＯ２，ＢＩＯ３とメモリマット５２−０，５２−２，５２−３，５２−４とがそれぞれ接続され、メモリ部４８は救済される。
【００８５】
ステップ６６の次にはステップ６７に進み、メモリ部４８を良品判定して終了する。また、ステップ６３において不良メモリマットが１個のみでなかった場合、またはステップ６５で不良メモリマットがあった場合には、メモリ部４８に２個以上の不良のメモリマットを含んでいることになるので、救済することが不可能であるため、ステップ６８で不良判定して終了する。
【００８６】
なお、図８（ａ）において、メモリマットのテスト時には第２の電源ＶＤＤ２の電圧を入出力回路用電圧Ｖｉｏとし、プログラミングモードにはいると、図４に示したように、第２の電源ＶＤＤ２をプログラミング電圧Ｖｐｐへ上昇させ、プログラミングモードから抜けて通常動作モードに戻ると第２の電源ＶＤＤ２を入出力回路用電圧Ｖｉｏへ低下するように構成してもよい。
【００８７】
または、図８（ａ）において通常動作モードで第２の電源ＶＤＤ２から供給される入出力回路用電圧Ｖｉｏが不揮発性ラッチ回路のアンチヒューズ用ＭＯＳトランジスタを書き込むに十分な電圧である場合には、図３（ｂ），（ｃ）に示したように、プログラミングモードにおいて第２の電源ＶＤＤ２から供給されるプログラミング電圧Ｖｐｐと通常動作モードにおける入出力回路用電圧Ｖｉｏとを等しい電圧にしてもよい。
【００８８】
なお、以上ではシフト救済方式のＳＲＡＭメモリマクロを有する半導体装置を本発明の実施例として説明したが、本発明はシフト救済方式のメモリマクロを有する半導体装置に限定されるものではなく、シフト救済方式以外の例えば不良メモリマットと冗長メモリマットとを直接的に交換する方式のメモリ、冗長メモリ行を設けて行単位で不良メモリセルを置換するメモリ、冗長メモリ列を設けて列単位で不良メモリセルを置換するメモリ、またはこれらを組み合わせた救済方式のメモリのマクロを含む半導体装置に対しても容易に適用可能であり、また、ＳＲＡＭ、ＤＲＡＭを問わず揮発性のメモリマクロを有する半導体装置に適用して効果があることは明らかである。
【００８９】
【発明の効果】
以上に説明したように、本発明の不揮発性ラッチ回路ではトランジスタをアンチヒューズ素子として利用するのでアンチヒューズ素子の製造のための特別な工程を必要としないという利点がある。また、従来例と比較して不揮発性ラッチ回路を構成するに必要な素子数を削減できできるので占有面積を低減することができる。また、本発明の不揮発性ラッチ回路を備える半導体装置は、内部論理回路を構成するＭＯＳトランジスタとアンチヒューズ素子として利用するＭＯＳトランジスタとに同一の第１の厚さの絶縁膜を有するトランジスタを使用し、入出力回路の少なくとも出力終段および入力初段に使用されるＭＯＳトランジスタと不揮発性ラッチ回路の高耐圧ＭＯＳトランジスタとに同一の第２の厚さの絶縁膜を有するトランジスタを使用するので、不揮発性ラッチ回路に必要な高耐圧トランジスタを作成するための製造工程の増加が無く、冗長構成のメモリを含む半導体装置を安価に製造することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態の不揮発性ラッチ回路の一実施例を示す回路図である。
【図２】図１のＭＯＳトランジスタの断面構造を模式的に示した図である。
【図３】（ａ）はテストモードのタイミング図であり、（ｂ）は論理値１の書込でのプログラミングモードから通常動作モードに移るまでの動作タイミング図であり、（ｃ）は論理値０の書込でのプログラミングモードから通常動作モードに移るまでの動作タイミング図である。
【図４】本発明の不揮発性ラッチ回路の第２の実施例のプログラミングモードおよび通常動作モードでの動作タイミング図である。
【図５】本発明の不揮発性ラッチ回路の第３の実施例の回路図である。
【図６】本発明の不揮発性ラッチ回路の第４の実施例の回路図である。
【図７】本発明の不揮発性ラッチ回路の第５の実施例の回路図である。
【図８】（ａ）は本発明の第２の実施の形態の半導体装置のレイアウトを模式的に示した図であり、（ｂ）は内部論理回路と入出力回路とのインタフェースの一例を示す図である。
【図９】メモリマクロの構成の一例を示す回路図である。
【図１０】メモリ部のテストおよび不良メモリマットを冗長メモリマットに置き換える動作のフロー図である。
【図１１】従来のアンチヒューズ素子を用いた不揮発性ラッチ回路の回路図である。
【符号の説明】
１，１ａ，１ｂ 電圧選択部
２，３，１１，１２，１３，９４ ＰチャネルＭＯＳトランジスタ（厚いゲート絶縁膜）
４，５，９１ ＮチャネルＭＯＳトランジスタ（薄いゲート絶縁膜）
６，７，２１，９３ ＮチャネルＭＯＳトランジスタ（厚いゲート絶縁膜）
３１，３２，９２ ＰチャネルＭＯＳトランジスタ（薄いゲート絶縁膜）
４１ 集積回路チップ
４２ メモリマクロ
４３ 内部論理回路
４４ 入出力回路
４８ メモリ部
４９ 救済回路部
５１−１，５１−２，５１−３，５１−４ 不揮発性ラッチ回路
５２−０，５２−１，５２−２，５２−３，５２−４ メモリマット
ＣＴＬ１，ＣＴＬ２ 制御信号
ＲＣ，ＲＣＢ 出力端子
ＰＧＭＡ，ＰＧＭＢ，ＰＧＭＣ プログラミング制御信号
ＶＤＤ１ 第１の電源
ＶＤＤ２ 第２の電源
Claims (28)
- アンチヒューズ素子への書込によりデータを記憶する不揮発性のラッチ回路において、
通常動作電圧を供給する第１の電源とプログラミング時にプログラミング電圧を供給する第２の電源とに接続され前記通常動作電圧または前記プログラミング電圧をプログラミング制御信号に基づいて選択し選択電圧として選択電圧出力節点に出力する電圧選択部と、
ソースおよびバックゲートが前記選択電圧出力節点に接続されゲートが第１の出力端子に接続されドレインが第２の出力端子に接続された第１のＰチャネルＭＯＳトランジスタと、
ソースおよびバックゲートが前記選択電圧出力節点に接続されゲートが前記第２の出力端子に接続されドレインが前記第１の出力端子に接続された第２のＰチャネルＭＯＳトランジスタと、
一方の電極が前記第１の出力端子に接続され他方の電極が接地電圧を供給する接地端子に接続された第１のアンチヒューズ素子と、
一方の電極が前記第２の出力端子に接続され他方の電極が前記接地端子に接続された第２のアンチヒューズ素子と、
ドレインが前記第２の出力端子に接続されゲートに第１の制御信号が入力されソースおよびバックゲートが前記接地端子に接続された第１のＮチャネルＭＯＳトランジスタと、
ドレインが前記第１の出力端子に接続されゲートに第２の制御信号が入力されソースおよびバックゲートが前記接地端子に接続された第２のＮチャネルＭＯＳトランジスタとを備え、
前記第１，第２のアンチヒューズ素子は前記プログラミング電圧よりも小さい破壊耐電圧を有し、
前記第１、第２のＰチャネルＭＯＳトランジスタおよび前記第１、第２のＮチャネルＭＯＳトランジスタは前記プログラミング電圧よりも大きいゲート絶縁破壊耐電圧を有することを特徴とする不揮発性ラッチ回路。 - 前記電源選択部は、
前記第２のゲート絶縁破壊耐電圧を有しソースおよびバックゲートが前記第１の電源に接続されゲートにプログラミング時にハイレベルとなる第１のプログラミング制御信号が入力された第１の選択用ＰチャネルＭＯＳトランジスタと、
前記第２のゲート絶縁破壊耐電圧を有しソースが前記第１の選択用ＰチャネルＭＯＳトランジスタのドレインに接続されゲートに前記第１のプログラミング制御信号が入力されドレインが前記選択電圧出力節点に接続されバックゲートが前記第２の電源に接続された第２の選択用ＰチャネルＭＯＳトランジスタと、
前記第２のゲート絶縁破壊耐電圧を有しソースおよびバックゲートが前記第２の電源に接続されゲートにプログラミング時にローレベルとなる第２のプログラミング制御信号が入力されドレインが前記選択電圧出力節点に接続された第３の選択用ＰチャネルＭＯＳトランジスタとを備えることを特徴とする請求項１に記載の不揮発性ラッチ回路。 - 前記電源選択部は、
前記第２のゲート絶縁破壊耐電圧を有しソースが前記第１の電源に接続されゲートにプログラミング時にハイレベルとなる第１のプログラミング制御信号が入力されドレインが前記選択電圧出力節点に接続されバックゲートが前記第２の電源に接続された第１の選択用ＰチャネルＭＯＳトランジスタと、
前記第２のゲート絶縁破壊耐電圧を有しソースおよびバックゲートが前記第２の電源に接続されゲートにプログラミング時にローレベルとなる第２のプログラミング制御信号が入力されドレインが前記選択電圧出力節点に接続された第２の選択用ＰチャネルＭＯＳトランジスタとを備えることを特徴とする請求項１に記載の不揮発性ラッチ回路。 - 前記電源選択部は、
前記第２のゲート絶縁破壊耐電圧を有しドレインが前記第１の電源に接続されゲートにプログラミング時にはローレベルとなる第１のプログラミング制御信号が入力されソースが前記選択電圧出力節点に接続されバックゲートが前記接地端子に接続された選択用ＮチャネルＭＯＳトランジスタと、
前記第２のゲート絶縁破壊耐電圧を有しソースおよびバックゲートが前記第２の電源に接続されゲートにプログラミング時には前記第１のプログラミング制御信号と同じくローレベルとなる第２のプログラミング制御信号が入力されドレインが前記選択電圧出力節点に接続された選択用ＰチャネルＭＯＳトランジスタとを有することを特徴とする請求項１に記載の不揮発性ラッチ回路。 - アンチヒューズ素子への書込によりデータを記憶する不揮発性のラッチ回路において、
通常動作電圧を供給する第１の電源とプログラミング時にプログラミング電圧を供給する第２の電源とに接続され前記通常動作電圧または前記プログラミング電圧をプログラミング制御信号に基づいて選択し選択電圧として選択電圧出力節点に出力する電圧選択部と、
ソースおよびバックゲートが前記選択電圧出力節点に接続されゲートが第１の出力端子に接続されドレインが第２の出力端子に接続された第１のＰチャネルＭＯＳトランジスタと、
ソースおよびバックゲートが前記選択電圧出力節点に接続されゲートが前記第２の出力端子に接続されドレインが前記第１の出力端子に接続された第２のＰチャネルＭＯＳトランジスタと、
ゲートが前記第１の出力端子に接続されソース、ドレインおよびバックゲートが接地電圧を供給する接地端子に接続された第１のアンチヒューズ用ＭＯＳトランジスタと、
ゲートが前記第２の出力端子に接続されソース、ドレインおよびバックゲートが前記接地端子に接続された第２のアンチヒューズ用ＭＯＳトランジスタと、
ドレインが前記第２の出力端子に接続されゲートに第１の制御信号が入力されソースおよびバックゲートが前記接地端子に接続された第１のＮチャネルＭＯＳトランジスタと、
ドレインが前記第１の出力端子に接続されゲートに第２の制御信号が入力されソースおよびバックゲートが前記接地端子に接続された第２のＮチャネルＭＯＳトランジスタとを備え、
前記第１，第２のアンチヒューズ用ＭＯＳトランジスタは前記プログラミング電圧よりも小さい第１のゲート絶縁破壊耐電圧を有し、
前記第１、第２のＰチャネルＭＯＳトランジスタおよび前記第１、第２のＮチャネルＭＯＳトランジスタは前記プログラミング電圧よりも大きい第２のゲート絶縁破壊耐電圧を有することを特徴とする不揮発性ラッチ回路。 - 前記第１、第２のＰチャネルＭＯＳトランジスタおよび前記第１、第２のＮチャネルＭＯＳトランジスタは、前記第１，第２のアンチヒューズ用ＭＯＳトランジスタが備える第１の厚さのゲート絶縁膜よりも厚い第２の厚さのゲート絶縁膜を備えることを特徴とする請求項５に記載の不揮発性ラッチ回路。
- 前記第１、第２のＰチャネルＭＯＳトランジスタおよび前記第１、第２のＮチャネルＭＯＳトランジスタは、前記第１，第２のアンチヒューズ用ＭＯＳトランジスタが備えるゲート絶縁膜と同一の誘電体であって且つ前記第１，第２のアンチヒューズ用ＭＯＳトランジスタが備える第１の厚さのゲート絶縁膜よりも厚い第２の厚さのゲート絶縁膜を備えることを特徴とする請求項５に記載の不揮発性ラッチ回路。
- 前記第１，第２のアンチヒューズ用ＭＯＳトランジスタはＮチャネルＭＯＳトランジスタであることを特徴とする請求項５，６または７に記載の不揮発性ラッチ回路。
- 前記電源選択部は、
前記第２のゲート絶縁破壊耐電圧を有しソースおよびバックゲートが前記第１の電源に接続されゲートにプログラミング時にハイレベルとなる第１のプログラミング制御信号が入力された第１の選択用ＰチャネルＭＯＳトランジスタと、
前記第２のゲート絶縁破壊耐電圧を有しソースが前記第１の選択用ＰチャネルＭＯＳトランジスタのドレインに接続されゲートに前記第１のプログラミング制御信号が入力されドレインが前記選択電圧出力節点に接続されバックゲートが前記第２の電源に接続された第２の選択用ＰチャネルＭＯＳトランジスタと、
前記第２のゲート絶縁破壊耐電圧を有しソースおよびバックゲートが前記第２の電源に接続されゲートにプログラミング時にローレベルとなる第２のプログラミング制御信号が入力されドレインが前記選択電圧出力節点に接続された第３の選択用ＰチャネルＭＯＳトランジスタとを備えることを特徴とする請求項５，６または７に記載の不揮発性ラッチ回路。 - 前記電源選択部は、
前記第２のゲート絶縁破壊耐電圧を有しソースが前記第１の電源に接続されゲートにプログラミング時にハイレベルとなる第１のプログラミング制御信号が入力されドレインが前記選択電圧出力節点に接続されバックゲートが前記第２の電源に接続された第１の選択用ＰチャネルＭＯＳトランジスタと、
前記第２のゲート絶縁破壊耐電圧を有しソースおよびバックゲートが前記第２の電源に接続されゲートにプログラミング時にローレベルとなる第２のプログラミング制御信号が入力されドレインが前記選択電圧出力節点に接続された第２の選択用ＰチャネルＭＯＳトランジスタとを備えることを特徴とする請求項５，６または７に記載の不揮発性ラッチ回路。 - 前記電源選択部は、
前記第２のゲート絶縁破壊耐電圧を有しドレインが前記第１の電源に接続されゲートにプログラミング時にはローレベルとなる第１のプログラミング制御信号が入力されソースが前記選択電圧出力節点に接続されバックゲートが前記接地端子に接続された選択用ＮチャネルＭＯＳトランジスタと、
前記第２のゲート絶縁破壊耐電圧を有しソースおよびバックゲートが前記第２の電源に接続されゲートにプログラミング時には前記第１のプログラミング制御信号と同じくローレベルとなる第２のプログラミング制御信号が入力されドレインが前記選択電圧出力節点に接続された選択用ＰチャネルＭＯＳトランジスタとを有することを特徴とする請求項５，６または７に記載の不揮発性ラッチ回路。 - 通常動作時に前記第２の電源から供給される電圧は、前記第１の電源から供給される電圧よりも大きく且つ前記プログラミング電圧よりも小さいことを特徴とする請求項５，９，１０または１１に記載の不揮発性ラッチ回路。
- アンチヒューズ素子への書込によりデータを記憶する不揮発性のラッチ回路において、
通常動作電圧を供給する第１の電源とプログラミング時にプログラミング電圧を供給する第２の電源とに接続され前記通常動作電圧または前記プログラミング電圧をプログラミング制御信号に基づいて選択し選択電圧として選択電圧出力節点に出力する電圧選択部と、
ソースおよびバックゲートが前記選択電圧出力節点に接続されゲートが第１の出力端子に接続されドレインが第２の出力端子に接続された第１のＰチャネルＭＯＳトランジスタと、
ソースおよびバックゲートが前記選択電圧出力節点に接続されゲートが前記第２の出力端子に接続されドレインが前記第１の出力端子に接続された第２のＰチャネルＭＯＳトランジスタと、
ソース、ドレインおよびバックゲートが前記第１の出力端子に接続されゲートが接地電圧を供給する接地端子に接続された第１のアンチヒューズ用ＭＯＳトランジスタと、
ソース、ドレインおよびバックゲートが前記第２の出力端子に接続されゲートが前記接地端子に接続された第２のアンチヒューズ用ＭＯＳトランジスタと、
ドレインが前記第２の出力端子に接続されゲートに第１の制御信号が入力されソースおよびバックゲートが前記接地端子に接続された第１のＮチャネルＭＯＳトランジスタと、
ドレインが前記第１の出力端子に接続されゲートに第２の制御信号が入力されソースおよびバックゲートが前記接地端子に接続された第２のＮチャネルＭＯＳトランジスタとを備え、
前記第１，第２のアンチヒューズ用ＭＯＳトランジスタは前記プログラミング電圧よりも小さい第１のゲート絶縁破壊耐電圧を有し、
前記第１、第２のＰチャネルＭＯＳトランジスタおよび前記第１、第２のＮチャネルＭＯＳトランジスタは前記プログラミング電圧よりも大きい第２のゲート絶縁破壊耐電圧を有することを特徴とする不揮発性ラッチ回路。 - 前記第１、第２のＰチャネルＭＯＳトランジスタおよび前記第１、第２のＮチャネルＭＯＳトランジスタは、前記第１，第２のアンチヒューズ用ＭＯＳトランジスタが備える第１の厚さのゲート絶縁膜よりも厚い第２の厚さのゲート絶縁膜を備えることを特徴とする請求項１３に記載の不揮発性ラッチ回路。
- 前記第１、第２のＰチャネルＭＯＳトランジスタおよび前記第１、第２のＮチャネルＭＯＳトランジスタは、前記第１，第２のアンチヒューズ用ＭＯＳトランジスタが備えるゲート絶縁膜と同一の誘電体であって且つ前記第１，第２のアンチヒューズ用ＭＯＳトランジスタが備える第１の厚さのゲート絶縁膜よりも厚い第２の厚さのゲート絶縁膜を備えることを特徴とする請求項１３に記載の不揮発性ラッチ回路。
- 前記第１，第２のアンチヒューズ用ＭＯＳトランジスタはＰチャネルＭＯＳトランジスタであることを特徴とする請求項１３，１４または１５に記載の不揮発性ラッチ回路。
- 前記電源選択部は、
前記第２のゲート絶縁破壊耐電圧を有しソースおよびバックゲートが前記第１の電源に接続されゲートにプログラミング時にハイレベルとなる第１のプログラミング制御信号が入力された第１の選択用ＰチャネルＭＯＳトランジスタと、
前記第２のゲート絶縁破壊耐電圧を有しソースが前記第１の選択用ＰチャネルＭＯＳトランジスタのドレインに接続されゲートに前記第１のプログラミング制御信号が入力されドレインが前記選択電圧出力節点に接続されバックゲートが前記第２の電源に接続された第２の選択用ＰチャネルＭＯＳトランジスタと、
前記第２のゲート絶縁破壊耐電圧を有しソースおよびバックゲートが前記第２の電源に接続されゲートにプログラミング時にローレベルとなる第２のプログラミング制御信号が入力されドレインが前記選択電圧出力節点に接続された第３の選択用ＰチャネルＭＯＳトランジスタとを備えることを特徴とする請求項１３，１４または１５に記載の不揮発性ラッチ回路。 - 前記電源選択部は、
前記第２のゲート絶縁破壊耐電圧を有しソースが前記第１の電源に接続されゲートにプログラミング時にハイレベルとなる第１のプログラミング制御信号が入力されドレインが前記選択電圧出力節点に接続されバックゲートが前記第２の電源に接続された第１の選択用ＰチャネルＭＯＳトランジスタと、
前記第２のゲート絶縁破壊耐電圧を有しソースおよびバックゲートが前記第２の電源に接続されゲートにプログラミング時にローレベルとなる第２のプログラミング制御信号が入力されドレインが前記選択電圧出力節点に接続された第２の選択用ＰチャネルＭＯＳトランジスタとを備えることを特徴とする請求項１３，１４または１５に記載の不揮発性ラッチ回路。 - 前記電源選択部は、
前記第２のゲート絶縁破壊耐電圧を有しドレインが前記第１の電源に接続されゲートにプログラミング時にはローレベルとなる第１のプログラミング制御信号が入力されソースが前記選択電圧出力節点に接続されバックゲートが前記接地端子に接続された選択用ＮチャネルＭＯＳトランジスタと、
前記第２のゲート絶縁破壊耐電圧を有しソースおよびバックゲートが前記第２の電源に接続されゲートにプログラミング時には前記第１のプログラミング制御信号と同じくローレベルとなる第２のプログラミング制御信号が入力されドレインが前記選択電圧出力節点に接続された選択用ＰチャネルＭＯＳトランジスタとを有することを特徴とする請求項１３，１４または１５に記載の不揮発性ラッチ回路。 - 通常動作時に前記第２の電源から供給される電圧は、前記第１の電源から供給される電圧よりも大きく且つ前記プログラミング電圧よりも小さいことを特徴とする請求項１３，１７，１８または１９に記載の不揮発性ラッチ回路。
- 第１の電源から第１の電圧が供給されゲート絶縁膜が第１の厚さの複数のＮチャネルＭＯＳトランジスタおよびＰチャネルＭＯＳトランジスタを有して構成された内部論理回路と、
第２の電源から前記第１の電圧よりも高い電圧が供給されゲート絶縁膜が前記第１の厚さよりも厚い第２の厚さのＮチャネルＭＯＳトランジスタおよびＰチャネルＭＯＳトランジスタにより入力初段または出力終段の少なくとも何れかが構成された入出力回路と、
それぞれがメモリセルアレイとカラム選択回路と書込／読出回路とを含む複数のメモリマットと前記メモリマットに不良がある場合に不良メモリマットの代わりに使用される冗長メモリマットとを備えたメモリ部と、複数の不揮発性ラッチ回路を含み前記不揮発性ラッチ回路に記憶された情報に基づいて前記不良メモリマットの書込読出を禁止し前記冗長メモリマットの書込読出を有効にする救済回路とを有するメモリマクロとを備え、
前記不揮発性ラッチ回路は、前記第１の電源と前記第２の電源とに接続され前記第１の電源の電圧または前記第２の電源の電圧をプログラミング制御信号に基づいて選択し選択電圧として選択電圧出力節点に出力する電圧選択部と、ゲートが前記第１の出力端子に接続されソース、ドレインおよびバックゲートが接地電圧を供給する接地端子に接続された前記第１の厚さのゲート絶縁膜の第１のアンチヒューズ用ＭＯＳトランジスタと、ゲートが第２の出力端子に接続されソース、ドレインおよびバックゲートが前記接地端子に接続された前記第１の厚さのゲート絶縁膜の第２のアンチヒューズ用ＭＯＳトランジスタと、ソースおよびバックゲートが前記選択電圧出力節点に接続されゲートが第１の出力端子に接続されドレインが第２の出力端子に接続された前記第２の厚さのゲート絶縁膜の第１のＰチャネルＭＯＳトランジスタと、ソースおよびバックゲートが前記選択電圧出力節点に接続されゲートが前記第２の出力端子に接続されドレインが前記第１の出力端子に接続された前記第２の厚さのゲート絶縁膜の第２のＰチャネルＭＯＳトランジスタと、ドレインが前記第２の出力端子に接続されゲートに第１の制御信号が入力されソースおよびバックゲートが前記接地端子に接続された前記第２の厚さのゲート絶縁膜の第１のＮチャネルＭＯＳトランジスタと、ドレインが前記第１の出力端子に接続されゲートに第２の制御信号が入力されソースおよびバックゲートが前記接地端子に接続された前記第２の厚さのゲート絶縁膜の第２のＮチャネルＭＯＳトランジスタとを有することを特徴とする半導体装置。 - 前記第１の厚さのゲート絶縁膜および前記第２の厚さのゲート絶縁膜は同一の誘電体であることを特徴とする請求項２１に記載の半導体装置。
- 前記第１，第２のアンチヒューズ用ＭＯＳトランジスタはＮチャネルＭＯＳトランジスタであることを特徴とする請求項２１または２２に記載の半導体装置。
- 前記不揮発性ラッチ回路のプログラミング時には前記第２の電源から前記第１の厚さのゲート絶縁膜を有するＭＯＳトランジスタのゲート絶縁破壊耐電圧よりも大きい電圧が供給されることを特徴とする請求項２１，２２または２３に記載の半導体装置。
- 第１の電源から第１の電圧が供給されゲート絶縁膜が第１の厚さの複数のＮチャネルＭＯＳトランジスタおよびＰチャネルＭＯＳトランジスタを有して構成された内部論理回路と、
第２の電源から前記第１の電圧よりも高い電圧が供給されゲート絶縁膜が前記第１の厚さよりも厚い第２の厚さのＮチャネルＭＯＳトランジスタおよびＰチャネルＭＯＳトランジスタにより入力初段または出力終段の少なくとも何れかが構成された入出力回路と、
それぞれがメモリセルアレイとカラム選択回路と書込／読出回路とを含む複数のメモリマットと前記メモリマットに不良がある場合に不良メモリマットの代わりに使用される冗長メモリマットとを備えたメモリ部と、複数の不揮発性ラッチ回路を含み前記不揮発性ラッチ回路に記憶された情報に基づいて前記不良メモリマットの書込読出を禁止し前記冗長メモリマットの書込読出を有効にする救済回路とを有するメモリマクロとを備え、
前記不揮発性ラッチ回路は、前記第１の電源と前記第２の電源とに接続され前記第１の電源の電圧または前記第２の電源の電圧をプログラミング制御信号に基づいて選択し選択電圧として選択電圧出力節点に出力する電圧選択部と、ソース、ドレインおよびバックゲートが前記第１の出力端子に接続されゲートが接地電圧を供給する接地端子に接続された前記第１の厚さのゲート絶縁膜の第１のアンチヒューズ用ＭＯＳトランジスタと、ソース、ドレインおよびバックゲートが前記第２の出力端子に接続されゲートが前記接地端子に接続された前記第１の厚さのゲート絶縁膜の第２のアンチヒューズ用ＭＯＳトランジスタと、ソースおよびバックゲートが前記選択電圧出力節点に接続されゲートが第１の出力端子に接続されドレインが第２の出力端子に接続された前記第２の厚さのゲート絶縁膜の第１のＰチャネルＭＯＳトランジスタと、ソースおよびバックゲートが前記選択電圧出力節点に接続されゲートが前記第２の出力端子に接続されドレインが前記第１の出力端子に接続された前記第２の厚さのゲート絶縁膜の第２のＰチャネルＭＯＳトランジスタと、ドレインが前記第２の出力端子に接続されゲートに第１の制御信号が入力されソースおよびバックゲートが前記接地端子に接続された前記第２の厚さのゲート絶縁膜の第１のＮチャネルＭＯＳトランジスタと、ドレインが前記第１の出力端子に接続されゲートに第２の制御信号が入力されソースおよびバックゲートが前記接地端子に接続された前記第２の厚さのゲート絶縁膜の第２のＮチャネルＭＯＳトランジスタとを有することを特徴とする半導体装置。 - 前記第１の厚さのゲート絶縁膜および前記第２の厚さのゲート絶縁膜は同一の誘電体であることを特徴とする請求項２５に記載の半導体装置。
- 前記第１，第２のアンチヒューズ用ＭＯＳトランジスタはＰチャネルＭＯＳトランジスタであることを特徴とする請求項２５または２６に記載の半導体装置。
- 前記不揮発性ラッチ回路のプログラミング時には前記第２の電源から前記第１の厚さのゲート絶縁膜を有するＭＯＳトランジスタのゲート絶縁破壊耐電圧よりも大きい電圧が供給されることを特徴とする請求項２５，２６または２７に記載の半導体装置。
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Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7349281B2 (en) | 2005-09-09 | 2008-03-25 | Kabushiki Kaisha Toshiba | Anti-fuse memory circuit |
| JP2008204600A (ja) * | 2007-02-16 | 2008-09-04 | Magnachip Semiconductor Ltd | Ｏｔｐセル及びこれを備えるメモリ装置 |
| US7706166B2 (en) | 2006-04-26 | 2010-04-27 | Elpida Memory, Inc. | Semiconductor memory device comprising memory element programming circuits having different programming threshold power supply voltages |
| JP2011081857A (ja) * | 2009-10-05 | 2011-04-21 | Renesas Electronics Corp | ワンタイム・プログラマブルセル回路及びこれを備える半導体集積回路及びそのデータ判定方法 |
| KR101339288B1 (ko) | 2007-12-14 | 2013-12-09 | 삼성전자 주식회사 | 저항체를 이용한 비휘발성 메모리 장치 |
| US10211344B2 (en) | 2009-10-16 | 2019-02-19 | Semiconductor Energy Laboratory Co., Ltd. | Logic circuit and semiconductor device |
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Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7437632B2 (en) * | 2003-06-24 | 2008-10-14 | Micron Technology, Inc. | Circuits and methods for repairing defects in memory devices |
| US7342836B2 (en) * | 2004-09-24 | 2008-03-11 | Cypress Semiconductor Corporation | One time programmable latch and method |
| US7426142B1 (en) * | 2005-05-05 | 2008-09-16 | Cypress Semiconductor Corporation | Device and method for sensing programming status of non-volatile memory elements |
| US8072834B2 (en) | 2005-08-25 | 2011-12-06 | Cypress Semiconductor Corporation | Line driver circuit and method with standby mode of operation |
| US7339848B1 (en) | 2005-11-03 | 2008-03-04 | Cypress Semiconductor Corporation | Anti-fuse latch circuit and method including self-test |
| US7859925B1 (en) | 2006-03-31 | 2010-12-28 | Cypress Semiconductor Corporation | Anti-fuse latch self-test circuit and method |
| JP5119626B2 (ja) * | 2006-08-18 | 2013-01-16 | 富士通セミコンダクター株式会社 | 電気ヒューズ回路 |
| US7821859B1 (en) | 2006-10-24 | 2010-10-26 | Cypress Semiconductor Corporation | Adaptive current sense amplifier with direct array access capability |
| US7859906B1 (en) | 2007-03-30 | 2010-12-28 | Cypress Semiconductor Corporation | Circuit and method to increase read margin in non-volatile memories using a differential sensing circuit |
| US8050129B2 (en) * | 2009-06-25 | 2011-11-01 | Mediatek Inc. | E-fuse apparatus for controlling reference voltage required for programming/reading e-fuse macro in an integrated circuit via switch device in the same integrated circuit |
| JP6184057B2 (ja) * | 2012-04-18 | 2017-08-23 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| JP2015026709A (ja) * | 2013-07-26 | 2015-02-05 | マイクロン テクノロジー， インク． | 半導体装置 |
| CN104425448B (zh) * | 2013-09-10 | 2019-04-09 | 中芯国际集成电路制造(上海)有限公司 | 一种反熔丝结构 |
| TWI817726B (zh) * | 2022-09-20 | 2023-10-01 | 世界先進積體電路股份有限公司 | 測試電路 |
| JP2024128732A (ja) * | 2023-03-10 | 2024-09-24 | キオクシア株式会社 | データラッチ回路及び半導体装置 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3107582B2 (ja) | 1991-03-26 | 2000-11-13 | 沖電気工業株式会社 | 半導体装置の製造方法 |
| JPH05198757A (ja) | 1992-01-21 | 1993-08-06 | Nec Corp | 集積回路 |
| JPH08130250A (ja) | 1994-09-05 | 1996-05-21 | Fuji Electric Co Ltd | Ｍｏｓ型集積回路装置の製造方法 |
| US5812477A (en) | 1996-10-03 | 1998-09-22 | Micron Technology, Inc. | Antifuse detection circuit |
| KR100359856B1 (ko) * | 1998-06-30 | 2003-01-08 | 주식회사 하이닉스반도체 | 앤티퓨즈를갖는내부전압발생기 |
| FR2787911B1 (fr) * | 1998-12-23 | 2001-11-02 | St Microelectronics Sa | Structure differentielle de cellules memoire a programmation unique en technologie cmos |
| JP2001023390A (ja) | 1999-07-02 | 2001-01-26 | Hitachi Ltd | 半導体記憶装置 |
-
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2003
- 2003-06-16 US US10/461,418 patent/US6759895B2/en not_active Expired - Fee Related
Cited By (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7349281B2 (en) | 2005-09-09 | 2008-03-25 | Kabushiki Kaisha Toshiba | Anti-fuse memory circuit |
| US7706166B2 (en) | 2006-04-26 | 2010-04-27 | Elpida Memory, Inc. | Semiconductor memory device comprising memory element programming circuits having different programming threshold power supply voltages |
| JP2008204600A (ja) * | 2007-02-16 | 2008-09-04 | Magnachip Semiconductor Ltd | Ｏｔｐセル及びこれを備えるメモリ装置 |
| KR101339288B1 (ko) | 2007-12-14 | 2013-12-09 | 삼성전자 주식회사 | 저항체를 이용한 비휘발성 메모리 장치 |
| US8830719B2 (en) | 2009-10-05 | 2014-09-09 | Renesas Electronics Corporation | One-time programmable cell circuit, semiconductor integrated circuit including the same, and data judging method thereof |
| US8432717B2 (en) | 2009-10-05 | 2013-04-30 | Renesas Electronics Corporation | One-time programmable cell circuit, semiconductor integrated circuit including the same, and data judging method thereof |
| JP2011081857A (ja) * | 2009-10-05 | 2011-04-21 | Renesas Electronics Corp | ワンタイム・プログラマブルセル回路及びこれを備える半導体集積回路及びそのデータ判定方法 |
| US10211344B2 (en) | 2009-10-16 | 2019-02-19 | Semiconductor Energy Laboratory Co., Ltd. | Logic circuit and semiconductor device |
| US10490671B2 (en) | 2009-10-16 | 2019-11-26 | Semiconductor Energy Laboratory Co., Ltd. | Logic circuit and semiconductor device |
| US10593810B2 (en) | 2009-10-16 | 2020-03-17 | Semiconductor Energy Laboratory Co., Ltd. | Logic circuit and semiconductor device |
| US10770597B2 (en) | 2009-10-16 | 2020-09-08 | Semiconductor Energy Laboratory Co., Ltd. | Logic circuit and semiconductor device |
| US11302824B2 (en) | 2009-10-16 | 2022-04-12 | Semiconductor Energy Laboratory Co., Ltd. | Logic circuit and semiconductor device |
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