JP2003347399A - 半導体基板の製造方法 - Google Patents
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Abstract
(57)【要約】
【課題】 ＳｉＧｅ層２とシリコン基板１との界面から
貫通転位６が発生したとしても、それを緩和させて、接
合リーク電流を最小限に止めることができる半導体装置
の製造方法を提供することを目的とする。 【解決手段】 （ａ）表面がシリコンからなる基板上に
ＳｉＧｅ層を形成し、（ｂ）さらにその上に半導体層を
形成し、（ｃ）素子分離形成領域となる基板上の領域に
おけるＳｉＧｅ層内にイオン注入し、熱処理を行う半導
体基板の製造方法。
貫通転位６が発生したとしても、それを緩和させて、接
合リーク電流を最小限に止めることができる半導体装置
の製造方法を提供することを目的とする。 【解決手段】 （ａ）表面がシリコンからなる基板上に
ＳｉＧｅ層を形成し、（ｂ）さらにその上に半導体層を
形成し、（ｃ）素子分離形成領域となる基板上の領域に
おけるＳｉＧｅ層内にイオン注入し、熱処理を行う半導
体基板の製造方法。
Description
【０００１】
【発明の属する技術分野】本発明は半導体基板の製造方
法に関し、より詳細には、シリコン基板を用いた歪みシ
リコンにおいて高品質な基板を得るために有効な半導体
基板の製造方法に関する。
法に関し、より詳細には、シリコン基板を用いた歪みシ
リコンにおいて高品質な基板を得るために有効な半導体
基板の製造方法に関する。
【０００２】
【従来技術】近年、ＭＯＳＦＥＴ(Metal Oxide Semicon
ductor Field Effect Transistor)の高速化を図るた
め、これまでのＳｉ-ＳｉＯ2からなるＭＯＳ界面をチャ
ネルとする従来型の技術に代えて、Ｓｉと格子定数の異
なる材料を用いてヘテロ構造を作製し、つまり、シリコ
ン基板上に、シリコン基板と格子定数の異なる材料膜を
エピタキシャル成長させることにより、その膜に水平方
向の圧縮又は引っ張り歪みを与え、その歪みを利用して
高移動度トランジスタを作製する研究が盛んに行われて
いる。歪みを利用したＭＯＳＦＥＴの製造技術の一例と
して、図３に示す技術が挙げられる。
ductor Field Effect Transistor)の高速化を図るた
め、これまでのＳｉ-ＳｉＯ2からなるＭＯＳ界面をチャ
ネルとする従来型の技術に代えて、Ｓｉと格子定数の異
なる材料を用いてヘテロ構造を作製し、つまり、シリコ
ン基板上に、シリコン基板と格子定数の異なる材料膜を
エピタキシャル成長させることにより、その膜に水平方
向の圧縮又は引っ張り歪みを与え、その歪みを利用して
高移動度トランジスタを作製する研究が盛んに行われて
いる。歪みを利用したＭＯＳＦＥＴの製造技術の一例と
して、図３に示す技術が挙げられる。
【０００３】まず、図３（ａ）に示すように、シリコン
基板１上に、厚さ３００ｎｍ程度、Ｇｅ濃度２０％のＳ
ｉＧｅ層２をエピタキシャル成長させ、その上に、厚さ
２０ｎｍ程度のＳｉ層３を連続してエピタキシャル成長
させる。
基板１上に、厚さ３００ｎｍ程度、Ｇｅ濃度２０％のＳ
ｉＧｅ層２をエピタキシャル成長させ、その上に、厚さ
２０ｎｍ程度のＳｉ層３を連続してエピタキシャル成長
させる。
【０００４】次に、図３（ｂ）に示すように、得られた
シリコン基板１上全面に水素イオンを注入し、その後、
８００℃程度の熱処理を行う。この熱処理により、水素
の注入ピーク近傍に発生した水素のマイクロボイド４か
ら伸びた積層欠陥５が、ＳｉＧｅ層２とシリコン基板１
との界面に到達し、さらに、界面方向に貫通転位６を発
生させる。この界面方向に貫通転位６を発生させること
により、ＳｉＧｅ層２の歪みが緩和される。このとき、
歪み緩和されたＳｉＧｅ層２上のＳｉ層３には、引っ張
り歪みが発生し、移動度が高くなる。
シリコン基板１上全面に水素イオンを注入し、その後、
８００℃程度の熱処理を行う。この熱処理により、水素
の注入ピーク近傍に発生した水素のマイクロボイド４か
ら伸びた積層欠陥５が、ＳｉＧｅ層２とシリコン基板１
との界面に到達し、さらに、界面方向に貫通転位６を発
生させる。この界面方向に貫通転位６を発生させること
により、ＳｉＧｅ層２の歪みが緩和される。このとき、
歪み緩和されたＳｉＧｅ層２上のＳｉ層３には、引っ張
り歪みが発生し、移動度が高くなる。
【０００５】その後、図３（ｃ）及び（ｄ）に示すよう
に、通常のＳＴＩ（Shallow TrenchIsolation）工程を
経て、素子分離領域１１を形成し、さらに、図３（ｅ）
に示すように、ゲート絶縁膜１２、ゲート電極１３及び
ソース／ドレイン領域１４を、一般的な製造工程により
形成し、ＭＯＳＦＥＴを完成させる。
に、通常のＳＴＩ（Shallow TrenchIsolation）工程を
経て、素子分離領域１１を形成し、さらに、図３（ｅ）
に示すように、ゲート絶縁膜１２、ゲート電極１３及び
ソース／ドレイン領域１４を、一般的な製造工程により
形成し、ＭＯＳＦＥＴを完成させる。
【０００６】
【発明が解決しようとする課題】しかし、上記の製造方
法では、図３（ｂ）に示すような水素イオンを注入する
工程において、水素イオンの注入量を、完全にＳｉＧｅ
層２の緩和が完了するまで行なうと、その後の熱処理に
より、水素のマイクロボイド４が過剰に形成され、過剰
な積層欠陥が形成される。この過剰な積層欠陥は、Ｓｉ
Ｇｅ層２とシリコン基板１との界面で止まらずにＳｉ層
３表面まで達する貫通転位６を発生させる。この水素の
マイクロボイド４から発生した貫通転位６は、水素のマ
イクロボイド４で固定化されているため、その後の工程
で除去することが困難となる。
法では、図３（ｂ）に示すような水素イオンを注入する
工程において、水素イオンの注入量を、完全にＳｉＧｅ
層２の緩和が完了するまで行なうと、その後の熱処理に
より、水素のマイクロボイド４が過剰に形成され、過剰
な積層欠陥が形成される。この過剰な積層欠陥は、Ｓｉ
Ｇｅ層２とシリコン基板１との界面で止まらずにＳｉ層
３表面まで達する貫通転位６を発生させる。この水素の
マイクロボイド４から発生した貫通転位６は、水素のマ
イクロボイド４で固定化されているため、その後の工程
で除去することが困難となる。
【０００７】そこで、水素イオンの注入量を、完全にＳ
ｉＧｅ層２が緩和される量よりも少ない注入量に設定す
ることにより、その後の熱処理によって、水素のマイク
ロボイド４から発生する貫通転位６の発生を防止するこ
とが試みられている。
ｉＧｅ層２が緩和される量よりも少ない注入量に設定す
ることにより、その後の熱処理によって、水素のマイク
ロボイド４から発生する貫通転位６の発生を防止するこ
とが試みられている。
【０００８】しかし、水素イオンの注入量を、完全にＳ
ｉＧｅ層２が緩和される注入量よりも少ない注入量に設
定したとしても、その後の熱処理で、図３（ｂ）に示す
ように、新たにＳｉＧｅ層２とシリコン基板１との界面
から貫通転位６が発生することは免れない。したがっ
て、この状態で、図３（ｃ）及び（ｄ）に示すように、
通常のＳＴＩ工程を経て、ＭＯＳＦＥＴを作製すると、
図３（ｅ）に示すように、ソース／ドレイン領域１４の
下部に貫通転位６が多く存在することとなり、その接合
での逆方向電圧印加時のリーク電流が大きくなり、高品
質なＭＯＳＦＥＴ製造技術が確立できないという課題が
ある。
ｉＧｅ層２が緩和される注入量よりも少ない注入量に設
定したとしても、その後の熱処理で、図３（ｂ）に示す
ように、新たにＳｉＧｅ層２とシリコン基板１との界面
から貫通転位６が発生することは免れない。したがっ
て、この状態で、図３（ｃ）及び（ｄ）に示すように、
通常のＳＴＩ工程を経て、ＭＯＳＦＥＴを作製すると、
図３（ｅ）に示すように、ソース／ドレイン領域１４の
下部に貫通転位６が多く存在することとなり、その接合
での逆方向電圧印加時のリーク電流が大きくなり、高品
質なＭＯＳＦＥＴ製造技術が確立できないという課題が
ある。
【０００９】本発明は、上記課題に鑑みなされたもので
あり、ＳｉＧｅ層２とシリコン基板１との界面から貫通
転位６が発生したとしても、それを緩和させて、接合リ
ーク電流を最小限に止めることができる半導体装置の製
造方法を提供することを目的とする。
あり、ＳｉＧｅ層２とシリコン基板１との界面から貫通
転位６が発生したとしても、それを緩和させて、接合リ
ーク電流を最小限に止めることができる半導体装置の製
造方法を提供することを目的とする。
【００１０】
【課題を解決するための手段】本発明によれば、（ａ）
表面がシリコンからなる基板上にＳｉＧｅ層を形成し、
（ｂ）さらにその上に半導体層を形成し、（ｃ）素子分
離形成領域となる基板上の領域におけるＳｉＧｅ層内に
イオン注入し、熱処理を行う半導体基板の製造方法が提
供される。
表面がシリコンからなる基板上にＳｉＧｅ層を形成し、
（ｂ）さらにその上に半導体層を形成し、（ｃ）素子分
離形成領域となる基板上の領域におけるＳｉＧｅ層内に
イオン注入し、熱処理を行う半導体基板の製造方法が提
供される。
【００１１】
【発明の実施の形態】本発明の半導体基板の製造方法で
は、まず、工程（ａ）において、表面がシリコンからな
る基板上にＳｉＧｅ層を形成する。
は、まず、工程（ａ）において、表面がシリコンからな
る基板上にＳｉＧｅ層を形成する。
【００１２】表面がシリコンからなる基板とは、アモル
ファス、マイクロクリスタル、単結晶、多結晶、これら
の結晶状態の２以上が混在するシリコン基板又はこれら
のシリコン層を表面に有する、いわゆるＳＯＩ基板が含
まれる。なかでも、単結晶シリコン基板が好ましい。
ファス、マイクロクリスタル、単結晶、多結晶、これら
の結晶状態の２以上が混在するシリコン基板又はこれら
のシリコン層を表面に有する、いわゆるＳＯＩ基板が含
まれる。なかでも、単結晶シリコン基板が好ましい。
【００１３】ＳｉＧｅ層は、公知の方法、例えば、ＣＶ
Ｄ法、スパッタ法、真空蒸着法、ＭＥＢ法等の種々の方
法により形成することができる。なかでも、ＣＶＤ法に
よるエピタキシャル成長法により形成することが好まし
い。この場合の成膜条件は、当該分野で公知の条件を選
択することができ、特に、成膜温度は、例えば、４００
〜９００℃、好ましくは４００〜６５０℃程度が適当で
ある。具体的には、以下の範囲のＧｅ濃度を有するＳｉ
Ｇｅ層を形成する場合、例えば、３０ａｔｏｍ％のＧｅ
濃度のＳｉＧｅ層を成長させる場合、成膜温度は５００
℃以下が好ましい。このＳｉＧｅ層においては、Ｇｅの
濃度は特に限定されるものではないが、例えば、１０〜
５０ａｔｏｍ％程度、好ましくは１０〜４０ａｔｏｍ
％、より好ましくは２０〜３０ａｔｏｍ％が挙げられ
る。ＳｉＧｅ層の膜厚は、後の歪み緩和アニール工程で
発生するＳｉＧｅ層とシリコン基板との界面のすべり転
位が、その上に形成するであろう半導体装置、例えばＭ
ＯＳＦＥＴに悪影響を及ぼさないようにするために、厚
膜であることが好ましい。厚膜とする手法としては、一
般的に成長温度を下げることが有効である。一方、基板
上にＳｉＧｅ層を堆積した時、ＳｉＧｅ層の格子歪み緩
和が生じるような膜厚、すなわち臨界膜厚よりも薄いこ
とが好ましい。具体的には、５０〜５００ｎｍ程度が挙
げられ、さらに１００〜５００ｎｍ程度が適当である。
特に、後工程においてＰＮ接合を形成することを考慮す
ると、ＳｉＧｅ層の膜厚は３００ｎｍ以上が好ましい。
Ｄ法、スパッタ法、真空蒸着法、ＭＥＢ法等の種々の方
法により形成することができる。なかでも、ＣＶＤ法に
よるエピタキシャル成長法により形成することが好まし
い。この場合の成膜条件は、当該分野で公知の条件を選
択することができ、特に、成膜温度は、例えば、４００
〜９００℃、好ましくは４００〜６５０℃程度が適当で
ある。具体的には、以下の範囲のＧｅ濃度を有するＳｉ
Ｇｅ層を形成する場合、例えば、３０ａｔｏｍ％のＧｅ
濃度のＳｉＧｅ層を成長させる場合、成膜温度は５００
℃以下が好ましい。このＳｉＧｅ層においては、Ｇｅの
濃度は特に限定されるものではないが、例えば、１０〜
５０ａｔｏｍ％程度、好ましくは１０〜４０ａｔｏｍ
％、より好ましくは２０〜３０ａｔｏｍ％が挙げられ
る。ＳｉＧｅ層の膜厚は、後の歪み緩和アニール工程で
発生するＳｉＧｅ層とシリコン基板との界面のすべり転
位が、その上に形成するであろう半導体装置、例えばＭ
ＯＳＦＥＴに悪影響を及ぼさないようにするために、厚
膜であることが好ましい。厚膜とする手法としては、一
般的に成長温度を下げることが有効である。一方、基板
上にＳｉＧｅ層を堆積した時、ＳｉＧｅ層の格子歪み緩
和が生じるような膜厚、すなわち臨界膜厚よりも薄いこ
とが好ましい。具体的には、５０〜５００ｎｍ程度が挙
げられ、さらに１００〜５００ｎｍ程度が適当である。
特に、後工程においてＰＮ接合を形成することを考慮す
ると、ＳｉＧｅ層の膜厚は３００ｎｍ以上が好ましい。
【００１４】次いで、工程（ｂ）において、得られた基
板上に半導体層を形成する。半導体層は、シリコンと同
様のダイヤモンド構造を有するものであれば特に限定さ
れるものではなく、例えば、Ｓｉ、Ｃ添加Ｓｉ又は上記
ＳｉＧｅ層よりもＧｅ濃度が低いＳｉＧｅ層等が挙げら
れる。なかでも、シリコン層が好ましい。ＳｉＣにおけ
るＣ濃度は、特に限定されるものではなく、例えば、
０．１〜２ａｔｏｍ％程度が挙げられる。また、ＳｉＧ
ｅにおけるＧｅ濃度は、１０ａｔｏｍ％程度以下が適当
である。半導体層は、ＳｉＧｅ層と同様の方法で形成す
ることができ、例えば、成長ガスを切り替えて、ＳｉＧ
ｅ層に引き続いて、同一装置内で形成することが好まし
い。これにより、ＳｉＧｅ層の表面の酸素等の汚染を低
減することができる。この場合の基板温度は、４００〜
６５０℃程度が好ましい。半導体層の膜厚は、後の半導
体装置の製造工程での膜減り及びＳｉＧｅ層からのＧｅ
の拡散等を考慮して、厚膜であることが好ましいが、一
方、ＳｉＧｅ層の歪み緩和工程後に発生するＳｉ層の引
っ張り歪みによる欠陥発生を抑制するため、臨界膜厚以
下の膜厚で形成することが好ましい。なお、ＳｉＧｅ層
のゲルマニウム濃度が高いほど薄く、後に行うであろう
半導体装置の製造プロセスにおける熱処理温度が高いほ
ど薄くすることが好ましい。膜厚は、具体的には、１〜
１００ｎｍ程度、より好ましくは５〜３０ｎｍ程度であ
るが、特に、３０atom％のＧｅ濃度のＳｉＧｅ層の上に
形成する場合には、その膜厚は２０nm程度以下、２０at
om％のＧｅ濃度の場合には５０nm程度以下が適当であ
る。
板上に半導体層を形成する。半導体層は、シリコンと同
様のダイヤモンド構造を有するものであれば特に限定さ
れるものではなく、例えば、Ｓｉ、Ｃ添加Ｓｉ又は上記
ＳｉＧｅ層よりもＧｅ濃度が低いＳｉＧｅ層等が挙げら
れる。なかでも、シリコン層が好ましい。ＳｉＣにおけ
るＣ濃度は、特に限定されるものではなく、例えば、
０．１〜２ａｔｏｍ％程度が挙げられる。また、ＳｉＧ
ｅにおけるＧｅ濃度は、１０ａｔｏｍ％程度以下が適当
である。半導体層は、ＳｉＧｅ層と同様の方法で形成す
ることができ、例えば、成長ガスを切り替えて、ＳｉＧ
ｅ層に引き続いて、同一装置内で形成することが好まし
い。これにより、ＳｉＧｅ層の表面の酸素等の汚染を低
減することができる。この場合の基板温度は、４００〜
６５０℃程度が好ましい。半導体層の膜厚は、後の半導
体装置の製造工程での膜減り及びＳｉＧｅ層からのＧｅ
の拡散等を考慮して、厚膜であることが好ましいが、一
方、ＳｉＧｅ層の歪み緩和工程後に発生するＳｉ層の引
っ張り歪みによる欠陥発生を抑制するため、臨界膜厚以
下の膜厚で形成することが好ましい。なお、ＳｉＧｅ層
のゲルマニウム濃度が高いほど薄く、後に行うであろう
半導体装置の製造プロセスにおける熱処理温度が高いほ
ど薄くすることが好ましい。膜厚は、具体的には、１〜
１００ｎｍ程度、より好ましくは５〜３０ｎｍ程度であ
るが、特に、３０atom％のＧｅ濃度のＳｉＧｅ層の上に
形成する場合には、その膜厚は２０nm程度以下、２０at
om％のＧｅ濃度の場合には５０nm程度以下が適当であ
る。
【００１５】なお、ＳｉＧｅ層の形成後又は半導体層の
形成後に、得られた基板に、イオンを注入し、熱処理を
行うことが好ましい。イオン注入は、基板として用いる
シリコンの表面に結晶欠陥を導入し得る元素、イオン注
入後のアニールにおいて、シリコン基板中にマイクロキ
ャビティーを形成し得る元素等を用いて行うことが適当
であり、例えば、水素、不活性ガス及び４族元素からな
る群から選択することができる。具体的には、水素、ヘ
リウム、ネオン、シリコン、炭素、ゲルマニウム等が挙
げられ、なかでも、水素が好ましい。イオン注入の加速
エネルギーは、用いるイオン種、ＳｉＧｅ層の膜厚、半
導体層の材料及び膜厚等によって適宜調整することがで
きる。例えば、ＳｉＧｅ層／基板界面のシリコン基板側
に注入ピークがくるように、さらに具体的には、界面か
ら、基板側に２０ｎｍ程度以上深い位置（好ましくは３
０〜７０ｎｍ程度の位置）にピークがくるように設定す
ることが、ＳｉＧｅ層中の欠陥抑制及びＳｉＧｅ層の薄
膜化防止のために望ましい。例えば、２０〜１５０ｋｅ
Ｖ程度、好ましくは３０〜３５ｋｅＶ程度の注入エネル
ギーが挙げられ、より具体的には、ＳｉＧｅ層の膜厚が
２００ｎｍ程度の場合で、水素を用いる場合には、１８
〜２５ｋｅＶ程度が挙げられる。ドーズは、例えば、２
×１０16ｃｍ-2程度以下のドーズが挙げられる。
形成後に、得られた基板に、イオンを注入し、熱処理を
行うことが好ましい。イオン注入は、基板として用いる
シリコンの表面に結晶欠陥を導入し得る元素、イオン注
入後のアニールにおいて、シリコン基板中にマイクロキ
ャビティーを形成し得る元素等を用いて行うことが適当
であり、例えば、水素、不活性ガス及び４族元素からな
る群から選択することができる。具体的には、水素、ヘ
リウム、ネオン、シリコン、炭素、ゲルマニウム等が挙
げられ、なかでも、水素が好ましい。イオン注入の加速
エネルギーは、用いるイオン種、ＳｉＧｅ層の膜厚、半
導体層の材料及び膜厚等によって適宜調整することがで
きる。例えば、ＳｉＧｅ層／基板界面のシリコン基板側
に注入ピークがくるように、さらに具体的には、界面か
ら、基板側に２０ｎｍ程度以上深い位置（好ましくは３
０〜７０ｎｍ程度の位置）にピークがくるように設定す
ることが、ＳｉＧｅ層中の欠陥抑制及びＳｉＧｅ層の薄
膜化防止のために望ましい。例えば、２０〜１５０ｋｅ
Ｖ程度、好ましくは３０〜３５ｋｅＶ程度の注入エネル
ギーが挙げられ、より具体的には、ＳｉＧｅ層の膜厚が
２００ｎｍ程度の場合で、水素を用いる場合には、１８
〜２５ｋｅＶ程度が挙げられる。ドーズは、例えば、２
×１０16ｃｍ-2程度以下のドーズが挙げられる。
【００１６】アニールは、例えば、炉アニール、ランプ
アニール、ＲＴＡ等が挙げられ、不活性ガス雰囲気（ア
ルゴン等）、大気雰囲気、窒素ガス雰囲気、酸素ガス雰
囲気、水素ガス雰囲気等下で、６００〜９００℃の温度
範囲で、１０〜３０分間程度行うことができる。
アニール、ＲＴＡ等が挙げられ、不活性ガス雰囲気（ア
ルゴン等）、大気雰囲気、窒素ガス雰囲気、酸素ガス雰
囲気、水素ガス雰囲気等下で、６００〜９００℃の温度
範囲で、１０〜３０分間程度行うことができる。
【００１７】さらに、工程（ｃ）において、素子分離形
成領域となる基板上の領域におけるＳｉＧｅ層内にイオ
ン注入し、熱処理を行う。ここでのイオン注入は、例え
ば、水素、不活性ガス及び２族〜５族元素からなる群か
ら選択することができる。具体的には、水素、ヘリウ
ム、ネオン、シリコン、炭素、ゲルマニウム、砒素、リ
ン、ボロン等が挙げられ、なかでも、シリコンイオン、
ゲルマニウムイオン、砒素イオン等が好ましく、シリコ
ンイオンがより好ましい。イオン注入の加速エネルギー
は、用いるイオン種、ＳｉＧｅ層の膜厚、半導体層の材
料及び膜厚等によって適宜調整することができる。例え
ば、ＳｉＧｅ層の上方に注入ピークがくるように、さら
に具体的には、ＳｉＧｅ層の、界面から２０ｎｍ程度高
い位置にピークがくるように設定することが好ましい。
例えば、２０〜１５０ｋｅＶ程度の注入エネルギーが挙
げられる。ドーズは、例えば、１×１０15ｃｍ-2程度が
挙げられる。
成領域となる基板上の領域におけるＳｉＧｅ層内にイオ
ン注入し、熱処理を行う。ここでのイオン注入は、例え
ば、水素、不活性ガス及び２族〜５族元素からなる群か
ら選択することができる。具体的には、水素、ヘリウ
ム、ネオン、シリコン、炭素、ゲルマニウム、砒素、リ
ン、ボロン等が挙げられ、なかでも、シリコンイオン、
ゲルマニウムイオン、砒素イオン等が好ましく、シリコ
ンイオンがより好ましい。イオン注入の加速エネルギー
は、用いるイオン種、ＳｉＧｅ層の膜厚、半導体層の材
料及び膜厚等によって適宜調整することができる。例え
ば、ＳｉＧｅ層の上方に注入ピークがくるように、さら
に具体的には、ＳｉＧｅ層の、界面から２０ｎｍ程度高
い位置にピークがくるように設定することが好ましい。
例えば、２０〜１５０ｋｅＶ程度の注入エネルギーが挙
げられる。ドーズは、例えば、１×１０15ｃｍ-2程度が
挙げられる。
【００１８】なお、この工程でのイオン注入の前に、素
子分離形成領域となる領域に、底部がＳｉＧｅ層に位置
する溝を形成しておき、その溝底部にイオン注入を行う
ことが好ましい。溝は、公知のフォトリソグラフィー及
びエッチング工程により形成することができる。なおエ
ッチングは、異方性又は等方性エッチング等のドライエ
ッチング、ウェットエッチング等のいずれでもよいが、
異方性エッチングが好ましい。溝の大きさ及び形状は特
に限定されるものではなく、得ようとする半導体装置の
設計に応じて適宜調整することができる。溝の深さは、
ＳｉＧｅ層の膜厚等により適宜調整することができ、例
えば、２００〜４５０ｎｍ程度が挙げられる。なお、溝
が形成される場合には、イオン注入によって、溝の底部
近傍に注入ピークがくるようにイオン注入することが好
ましいため、例えば、イオン注入の加速エネルギーを２
０〜６０ｋｅＶ程度に設定することが必要である。
子分離形成領域となる領域に、底部がＳｉＧｅ層に位置
する溝を形成しておき、その溝底部にイオン注入を行う
ことが好ましい。溝は、公知のフォトリソグラフィー及
びエッチング工程により形成することができる。なおエ
ッチングは、異方性又は等方性エッチング等のドライエ
ッチング、ウェットエッチング等のいずれでもよいが、
異方性エッチングが好ましい。溝の大きさ及び形状は特
に限定されるものではなく、得ようとする半導体装置の
設計に応じて適宜調整することができる。溝の深さは、
ＳｉＧｅ層の膜厚等により適宜調整することができ、例
えば、２００〜４５０ｎｍ程度が挙げられる。なお、溝
が形成される場合には、イオン注入によって、溝の底部
近傍に注入ピークがくるようにイオン注入することが好
ましいため、例えば、イオン注入の加速エネルギーを２
０〜６０ｋｅＶ程度に設定することが必要である。
【００１９】熱処理は、上記と同様の方法により行うこ
とができる。なかでも、温度は、５５０〜６５０℃程度
が好ましい。以下に本発明の半導体装置の製造方法を、
図面に基づいて詳細に説明する。
とができる。なかでも、温度は、５５０〜６５０℃程度
が好ましい。以下に本発明の半導体装置の製造方法を、
図面に基づいて詳細に説明する。
【００２０】本発明の半導体装置の製造方法では、ま
ず、図１（ａ）に示すように、通常のＳｉ製造工程で用
いられている約１×１０15ｃｍ-3のホウ素がドーピング
された面方位（１００）のｐ型Ｓｉ単結晶基板（以下、
シリコン基板１）の表面に、厚さ３００ｎｍ程度、Ｇｅ
濃度３０ａｔｏｍ％のＳｉＧｅ層２を、公知のＣＶＤ
（Chemical Vapor Deposition）法を用いて、温度４０
０〜９００℃、水素ガスで希釈したＳｉＨ4とＧｅＨ4と
の混合ガス雰囲気中でエピタキシャル成長させる。続い
て、同一装置内で、ＳｉＧｅ層２の上に、厚さ２０ｎｍ
程度のＳｉ層３をＣＶＤ法を用いて、温度４００〜９０
０℃、成長ガスを、水素ガスで希釈したＳｉＨ4ガスに
切り代えて、エピタキシャル成長させる。
ず、図１（ａ）に示すように、通常のＳｉ製造工程で用
いられている約１×１０15ｃｍ-3のホウ素がドーピング
された面方位（１００）のｐ型Ｓｉ単結晶基板（以下、
シリコン基板１）の表面に、厚さ３００ｎｍ程度、Ｇｅ
濃度３０ａｔｏｍ％のＳｉＧｅ層２を、公知のＣＶＤ
（Chemical Vapor Deposition）法を用いて、温度４０
０〜９００℃、水素ガスで希釈したＳｉＨ4とＧｅＨ4と
の混合ガス雰囲気中でエピタキシャル成長させる。続い
て、同一装置内で、ＳｉＧｅ層２の上に、厚さ２０ｎｍ
程度のＳｉ層３をＣＶＤ法を用いて、温度４００〜９０
０℃、成長ガスを、水素ガスで希釈したＳｉＨ4ガスに
切り代えて、エピタキシャル成長させる。
【００２１】次に、図１（ｂ）に示すように、水素イオ
ンを、注入エネルギー３０〜３５ＫｅＶ、ドーズ２×１
０16ｃｍ-2以下でイオン注入し、その後、６００℃以上
の温度で熱処理を行う。この熱処理により、注入された
水素イオンはマイクロボイド４に成長し、それを核に成
長した積層欠陥（転位）５がＳｉＧｅ層２とシリコン基
板１との界面ですべりを発生させ、ＳｉＧｅ層２の歪が
緩和される。なお、水素イオンのマイクロボイド４の形
成位置は、注入ピーク位置と対応しており、この時に水
素起因以外で発生した積層欠陥の内表面に達した貫通転
位６は熱力学的に安定で消滅サイトがない場合最終工程
まで残存し、ＰＮ接合リークの原因となるので、その低
減化が必要である。
ンを、注入エネルギー３０〜３５ＫｅＶ、ドーズ２×１
０16ｃｍ-2以下でイオン注入し、その後、６００℃以上
の温度で熱処理を行う。この熱処理により、注入された
水素イオンはマイクロボイド４に成長し、それを核に成
長した積層欠陥（転位）５がＳｉＧｅ層２とシリコン基
板１との界面ですべりを発生させ、ＳｉＧｅ層２の歪が
緩和される。なお、水素イオンのマイクロボイド４の形
成位置は、注入ピーク位置と対応しており、この時に水
素起因以外で発生した積層欠陥の内表面に達した貫通転
位６は熱力学的に安定で消滅サイトがない場合最終工程
まで残存し、ＰＮ接合リークの原因となるので、その低
減化が必要である。
【００２２】続いて、図１（ｃ）に示すように、公知の
フォトリソグラフィー技術を用い、素子分離領域を形成
するためのレジストパターン７を形成し、このレジスト
パターン７を用いて、公知のＲＩＥ（Reactive Ion Etc
hing）法により、ＳＦ6ガスで、ＳｉＧｅ層２及びＳｉ
層３を、深さ３５０ｎｍのまでエッチングして、素子分
離用溝８を形成する。その後、公知のイオン注入法で、
Ｓｉイオンを、注入エネルギー４０ＫｅＶ、ドーズ１×
１０15ｃｍ-2で、素子分離用溝８底部に注入する。その
後、６００℃程度の比較的低温で熱処理することによ
り、素子分離用溝８底部に積層欠陥９を形成する。
フォトリソグラフィー技術を用い、素子分離領域を形成
するためのレジストパターン７を形成し、このレジスト
パターン７を用いて、公知のＲＩＥ（Reactive Ion Etc
hing）法により、ＳＦ6ガスで、ＳｉＧｅ層２及びＳｉ
層３を、深さ３５０ｎｍのまでエッチングして、素子分
離用溝８を形成する。その後、公知のイオン注入法で、
Ｓｉイオンを、注入エネルギー４０ＫｅＶ、ドーズ１×
１０15ｃｍ-2で、素子分離用溝８底部に注入する。その
後、６００℃程度の比較的低温で熱処理することによ
り、素子分離用溝８底部に積層欠陥９を形成する。
【００２３】ここで、Ｓｉイオンの注入量は、ＳｉＧｅ
層２をアモルファス化するために１×１０15ｃｍ-2以上
にする必要があり、また注入エネルギーは、積層欠陥の
核形成のために注入ピークを２０ｎｍ以上にする条件を
選択する。アニール温度はＳｉＧｅの場合、核形成のた
めにダメージ回復が進行できる６００℃にする。
層２をアモルファス化するために１×１０15ｃｍ-2以上
にする必要があり、また注入エネルギーは、積層欠陥の
核形成のために注入ピークを２０ｎｍ以上にする条件を
選択する。アニール温度はＳｉＧｅの場合、核形成のた
めにダメージ回復が進行できる６００℃にする。
【００２４】その後、図１（ｄ）に示すように、公知の
ＣＶＤ法でＳｉＨ4ガスとＯ2ガスとにより、素子分離用
溝８をＳｉＯ2で埋め込み、公知のＣＭＰ（Chemical Me
chanical Polish）法で素子分離領域以外のＳｉＯ2膜を
除去し、平坦化を行い、素子分離領域１１を形成する。
ＣＶＤ法でＳｉＨ4ガスとＯ2ガスとにより、素子分離用
溝８をＳｉＯ2で埋め込み、公知のＣＭＰ（Chemical Me
chanical Polish）法で素子分離領域以外のＳｉＯ2膜を
除去し、平坦化を行い、素子分離領域１１を形成する。
【００２５】このＣＭＰ法でのＳｉＯ2エッチングのプ
ロセスマージンを大きくするために、図１（ｂ）の工程
後に、公知のＣＶＤ法でＳｉＯ2膜、次に公知のＣＶＤ
法でＳｉＨ4とＮＨ３中でＳｉＮ膜とを形成してもよ
い。ＳｉＮ膜はＣＭＰの時のエッチング停止させるため
に用いる。
ロセスマージンを大きくするために、図１（ｂ）の工程
後に、公知のＣＶＤ法でＳｉＯ2膜、次に公知のＣＶＤ
法でＳｉＨ4とＮＨ３中でＳｉＮ膜とを形成してもよ
い。ＳｉＮ膜はＣＭＰの時のエッチング停止させるため
に用いる。
【００２６】次に、８００〜１０００℃の温度で熱処理
を行う。これにより、図１（ｃ）で活性領域中にあった
貫通転位６を、図１（ｄ）で形成した積層欠陥９まで移
動させ、積層欠陥９にトラップさせることができる。こ
のトラップされた転位１０は熱的に安定であり、その後
のＳｉ製造技術で用いられる１０００℃以下の熱処理で
は、再放出されることはない。
を行う。これにより、図１（ｃ）で活性領域中にあった
貫通転位６を、図１（ｄ）で形成した積層欠陥９まで移
動させ、積層欠陥９にトラップさせることができる。こ
のトラップされた転位１０は熱的に安定であり、その後
のＳｉ製造技術で用いられる１０００℃以下の熱処理で
は、再放出されることはない。
【００２７】次いで、公知のＭＯＳＦＥＴ製造技術に従
い、ゲート絶縁膜１２、Ｎ型多結晶Ｓｉ膜からなるゲー
ト電極及びＮ型のソース／ドレイン領域１４を形成し、
ＭＯＳＦＥＴを完成する。
い、ゲート絶縁膜１２、Ｎ型多結晶Ｓｉ膜からなるゲー
ト電極及びＮ型のソース／ドレイン領域１４を形成し、
ＭＯＳＦＥＴを完成する。
【００２８】このように作製された半導体装置は、図２
に示すように、１×１０15ｃｍ-2程度ｐ型不純物がドー
ピングされたシリコン基板１上に、厚さ３００ｎｍのＳ
ｉＧｅ層２及び厚さ２０ｎｍのシリコン層３が形成され
ており、その上に、ゲート絶縁膜１２を介してゲート電
極１３が形成されている。ゲート電極１３の両側にはソ
ース／ドレイン領域１４が形成されており、ソース／ド
レイン領域１４間であって、ゲート電極１３直下のＳｉ
Ｇｅ層２にはチャネル領域が形成されている。この半導
体装置は、トレンチ型の素子分離領域１１によって他の
素子から分離されている。
に示すように、１×１０15ｃｍ-2程度ｐ型不純物がドー
ピングされたシリコン基板１上に、厚さ３００ｎｍのＳ
ｉＧｅ層２及び厚さ２０ｎｍのシリコン層３が形成され
ており、その上に、ゲート絶縁膜１２を介してゲート電
極１３が形成されている。ゲート電極１３の両側にはソ
ース／ドレイン領域１４が形成されており、ソース／ド
レイン領域１４間であって、ゲート電極１３直下のＳｉ
Ｇｅ層２にはチャネル領域が形成されている。この半導
体装置は、トレンチ型の素子分離領域１１によって他の
素子から分離されている。
【００２９】また、ＳｉＧｅ層２とシリコン基板１との
界面より深さ５０ｎｍ程度の位置にマイクロボイド４が
形成されており、このマイクロボイド４から発生した積
層欠陥（転位）５は、ＳｉＧｅ層２とシリコン基板１と
の界面まで伸びて、これがＳｉＧｅ層２の歪み緩和の大
部分を実現している。
界面より深さ５０ｎｍ程度の位置にマイクロボイド４が
形成されており、このマイクロボイド４から発生した積
層欠陥（転位）５は、ＳｉＧｅ層２とシリコン基板１と
の界面まで伸びて、これがＳｉＧｅ層２の歪み緩和の大
部分を実現している。
【００３０】さらに、素子分離領域１１の下方に、積層
欠陥９が形成されており、その積層欠陥９にＳｉＧｅ層
２の歪み緩和により発生した転位１０が捕そくされてい
る。
欠陥９が形成されており、その積層欠陥９にＳｉＧｅ層
２の歪み緩和により発生した転位１０が捕そくされてい
る。
【００３１】これにより、ＭＯＳトランジスタが形成さ
れている領域におけるＳｉＧｅ層２中に発生した貫通転
位６が積層欠陥９にまで移動し、積層欠陥９に捕そくさ
れることとなり、ＭＯＳトランジスタの形成領域には、
欠陥がほとんど見られない。つまり、素子分離領域１１
下方のＳｉＧｅ層２中にイオン注入で形成した積層欠陥
を利用することにより、活性領域のＳｉＧｅ層２中の欠
陥を低減することができる。
れている領域におけるＳｉＧｅ層２中に発生した貫通転
位６が積層欠陥９にまで移動し、積層欠陥９に捕そくさ
れることとなり、ＭＯＳトランジスタの形成領域には、
欠陥がほとんど見られない。つまり、素子分離領域１１
下方のＳｉＧｅ層２中にイオン注入で形成した積層欠陥
を利用することにより、活性領域のＳｉＧｅ層２中の欠
陥を低減することができる。
【００３２】このように、本発明においては、水素イオ
ン注入で歪み緩和をした後、熱処理により、微小欠陥か
ら発生する積層欠陥を利用して、シリコン基板とＳｉＧ
ｅ層との界面での歪み緩和を促進させるとともに、Ｓｉ
Ｇｅ／Ｓｉ界面でのすべりにより発生する積層欠陥を抑
制することができる。
ン注入で歪み緩和をした後、熱処理により、微小欠陥か
ら発生する積層欠陥を利用して、シリコン基板とＳｉＧ
ｅ層との界面での歪み緩和を促進させるとともに、Ｓｉ
Ｇｅ／Ｓｉ界面でのすべりにより発生する積層欠陥を抑
制することができる。
【００３３】しかし、水素イオン注入で形成される微小
欠陥より発生する積層欠陥が過剰になった場合、それが
ＳｉＧｅ中の欠陥を発生させる原因となる。ＳｉＧｅの
歪み緩和を完全に行うためには、イオン注入で形成され
る微小欠陥を過剰に形成する必要があるために、それに
よりＳｉＧｅ中に転位が発生してしまうことになる。
欠陥より発生する積層欠陥が過剰になった場合、それが
ＳｉＧｅ中の欠陥を発生させる原因となる。ＳｉＧｅの
歪み緩和を完全に行うためには、イオン注入で形成され
る微小欠陥を過剰に形成する必要があるために、それに
よりＳｉＧｅ中に転位が発生してしまうことになる。
【００３４】そこで、イオン注入をＳｉＧｅが完全に緩
和するよりも少なめの量で行い、熱処理し、緩和の一部
を、ＳｉＧｅとシリコンとの界面から発生する積層欠陥
でも起こさせる。この場合、ＳｉＧｅとシリコンとの界
面から発生し表面に達した積層欠陥は、温度を上げると
基板表面に対して、垂直に熱的にランダムに移動する。
したがって、本発明においては、通常の活性領域の周辺
を覆っている素子分離領域に、積層欠陥を移動させて、
そこで転位を消去する。
和するよりも少なめの量で行い、熱処理し、緩和の一部
を、ＳｉＧｅとシリコンとの界面から発生する積層欠陥
でも起こさせる。この場合、ＳｉＧｅとシリコンとの界
面から発生し表面に達した積層欠陥は、温度を上げると
基板表面に対して、垂直に熱的にランダムに移動する。
したがって、本発明においては、通常の活性領域の周辺
を覆っている素子分離領域に、積層欠陥を移動させて、
そこで転位を消去する。
【００３５】そのために、イオン注入法でシリコンイオ
ンをシリコン中に過剰に導入し、比較的低温で形成した
時に発生する積層欠陥を利用する。一旦この積層欠陥に
捕捉された転位は、エネルギー的に安定な状態になるの
で、通常のトランジスタの製造工程の熱処理では、ほと
んど活性領域に移動せず、問題となることはない。した
がって、ＭＯＳトランジスタの電気的動作において、接
合リーク等をもたらす欠陥がなく、良好な特性を実現す
ることができる。
ンをシリコン中に過剰に導入し、比較的低温で形成した
時に発生する積層欠陥を利用する。一旦この積層欠陥に
捕捉された転位は、エネルギー的に安定な状態になるの
で、通常のトランジスタの製造工程の熱処理では、ほと
んど活性領域に移動せず、問題となることはない。した
がって、ＭＯＳトランジスタの電気的動作において、接
合リーク等をもたらす欠陥がなく、良好な特性を実現す
ることができる。
【００３６】
【発明の効果】本発明によれば、ＳｉＧｅを用いた仮想
基板を用いて高速ＭＯＳＦＥＴを形成する場合に問題と
なる、活性領域の転位を素子分離領域下方にトラップさ
せ、活性領域に影響が出ないようにすることにより、従
来問題となっていた接合リークを大幅に低減することが
できる半導体基板を製造することができる。この半導体
基板を用いることにより、歪みＳｉを用いて従来製造で
きなかった、高速でかつ低消費電力のＬＳＩを実現する
ことが可能となる。
基板を用いて高速ＭＯＳＦＥＴを形成する場合に問題と
なる、活性領域の転位を素子分離領域下方にトラップさ
せ、活性領域に影響が出ないようにすることにより、従
来問題となっていた接合リークを大幅に低減することが
できる半導体基板を製造することができる。この半導体
基板を用いることにより、歪みＳｉを用いて従来製造で
きなかった、高速でかつ低消費電力のＬＳＩを実現する
ことが可能となる。
【図１】本発明の半導体基板の製造方法の実施の形態を
説明するための要部の概略断面工程図である。
説明するための要部の概略断面工程図である。
【図２】図１の方法によって得られた半導体基板を用い
た半導体装置の要部の概略断面図である。
た半導体装置の要部の概略断面図である。
【図３】従来の半導体装置の製造方法を説明するための
要部の概略断面工程図である。
要部の概略断面工程図である。
１ シリコン基板（表面にシリコン層を有する基板）
２ ＳｉＧｅ層
３ Ｓｉ層（半導体層）
４ マイクロボイド
５ 積層欠陥（転位）
６ 貫通転位
７ エッチングマスク用レジスト
８ 素子分離用溝
９ 積層欠陥
１０ 転位
１１ 素子分離領域
１２ ゲート絶縁膜
１３ ゲート電極
１４ ソース／ドレイン領域
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｈ０１Ｌ 29/78 ３０１Ｂ
21/265 Ｑ
Ｆターム(参考） 5F032 AA01 AA34 AA44 AA77 CA05
CA11 CA17 DA02 DA07 DA12
DA23 DA25 DA26 DA33 DA60
DA63 DA74
5F045 AA03 AB01 AB02 AC01 AD08
AD09 AD10 AD11 AD12 AD13
AF03 BB12 DA52 DA67 HA15
5F052 DA03 DB01 GC03 HA06
5F140 AA01 AA02 AA24 AC28 AC36
BA01 BA02 BA05 BA16 BA17
BB16 BC06 BC12 BC17 BF01
BF04 CB04 CB10
Claims (6)
- 【請求項１】 （ａ）表面がシリコンからなる基板上に
ＳｉＧｅ層を形成し、（ｂ）さらにその上に半導体層を
形成し、（ｃ）素子分離形成領域となる基板上の領域に
おけるＳｉＧｅ層内にイオン注入し、熱処理を行うこと
を特徴とする半導体基板の製造方法。 - 【請求項２】 ＳｉＧｅ層又は半導体層を形成した後、
工程（ｃ）の前に、得られた基板にイオン注入し、熱処
理を行う請求項１に記載の方法。 - 【請求項３】 ＳｉＧｅ層を、１０〜５０atom％のＧｅ
濃度、５０ｎｍ〜５００ｎｍの膜厚で形成する請求項１
又は２に記載の方法。 - 【請求項４】 さらに、工程（ｃ）の前に行うイオン注
入を、水素、不活性ガス及び４族元素からなる群から選
択されるイオンを２×１０16ｃｍ-2以下のドーズで行う
請求項２又は３に記載の方法。 - 【請求項５】 工程（ｃ）のイオン注入を、水素、不活
性ガス及び４族元素からなる群から選択されるイオンを
１×１０15ｃｍ-2以上のドーズで行う請求項１〜４のい
ずれか１つに記載の方法。 - 【請求項６】 工程（ｃ）のイオン注入の前に、素子分
離形成領域となる領域に、底部がＳｉＧｅ層に位置する
溝を形成し、該溝底部にイオン注入を行う請求項１〜５
のいずれか１つに記載の方法。
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| JP2006140447A (ja) * | 2004-10-14 | 2006-06-01 | Renesas Technology Corp | 半導体装置およびその製造方法 |
| DE102004054564B4 (de) | 2004-11-11 | 2008-11-27 | Siltronic Ag | Halbleitersubstrat und Verfahren zu dessen Herstellung |
| FR2888665B1 (fr) * | 2005-07-18 | 2007-10-19 | St Microelectronics Crolles 2 | Procede de realisation d'un transistor mos et circuit integre correspondant |
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-
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- 2003-04-30 US US10/425,619 patent/US6852604B2/en not_active Expired - Lifetime
- 2003-05-02 TW TW092112145A patent/TWI236707B/zh not_active IP Right Cessation
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