JP2003162426A

JP2003162426A - 複数ｃｐｕの協調デバッグ回路を備えるコンピュータシステム及びデバッグ方法

Info

Publication number: JP2003162426A
Application number: JP2001362636A
Authority: JP
Inventors: Teppei Hirotsu; 鉄平広津; Kotaro Shimamura; 光太郎島村; Nobutaka Takahashi; 宜孝高橋; Masahiko Saito; 雅彦齊藤; Yasuhiro Nakatsuka; 康弘中塚
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 2001-11-28
Filing date: 2001-11-28
Publication date: 2003-06-06

Abstract

(57)【要約】【課題】複数のＣＰＵを搭載したコンピュータシステム
のデバッグにおいて、複数のＣＰＵのブレーク、ステッ
プ実行の協調動作における厳密な同期性を確保し、複数
のＣＰＵトレースデータの出力時間関係を観測できるよ
うにする。【解決手段】複数のＣＰＵブレーク間の協調を、ハード
ウエア（協調デバッグ回路３）で実現し、ブレークおよ
び、ステップ実行の厳密な同期を行う。協調デバッグ回
路３は、ブレーク協調組み合わせ回路２０１、協調ブレ
ークコントロールレジスタ２０２、協調ブレークステー
タスレジスタ２０３、トレースデータ格納部２０４、外
部デバイスインターフェイス部２０５を備えている。ブ
レーク協調組み合わせ回路２０１は、ＣＰＵからのブレ
ーク出力信号を組み合わせて当該ＣＰＵへのブレーク入
力信号を生成する。トレースデータ格納部２０４は、複
数のＣＰＵのトレースデータを出力時間情報と組み合わ
せて記憶する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は複数のＣＰＵを搭載
したコンピュータシステム及びデバッグ方法に係り、特
に、複数のＣＰＵを搭載したコンピュータシステムのデ
バッグに関する。

【０００２】

【従来の技術】ＣＰＵを搭載したシステムのデバッグで
は、以下のような手順で処理するのが一般的である。（１）ダウンロード：デバッグ用ホストコンピュータよ
り、ユーザーが開発するプログラムをＣＰＵにダウンロ
ードし、実行する。（２）ブレーク：ユーザーが設定する条件（ブレーク条
件）でＣＰＵを停止させ、ＣＰＵ内部状態を観測する。（３）ステップ実行：ユーザーが開発するプログラムを
ソースコード一行毎に止めながら実行し、ＣＰＵ内部状
態を観測する。（４）トレース：ユーザーが設定する条件（トレース条
件）で、プログラム実行中のＣＰＵ内部状態（トレース
データ）をデバッグ用ホストコンピュータに出力する。

【０００３】これらの各処理は、デバッグ用ホストコン
ピュータで動くデバッグソフトウエア上で操作およびデ
ータの表示を行う。なお、上記デバッグの各処理に関し
て、特開２０００−１０９６４３号公報、特開２０００
−２４２５２３号公報及び特開２０００−３３９１９０
号公報に、１個のＣＰＵを搭載したシステムを対象にし
たものが記載されている。また、特開平７−９８６９２
号公報及び特開２０００−３１１９３１号公報には、複
数ＣＰＵを搭載したシステムを対象にしたデバッグ処理
に関する技術が記載されている。

【０００４】ところで、複数のＣＰＵを搭載したシステ
ムのデバッグでは、以上説明したダウンロード、ブレー
ク、ステップ実行、トレースを各ＣＰＵ毎に実施する。
さらに複数ＣＰＵが協調動作するシステムにおいては、
各ＣＰＵのブレーク、ステップ実行を協調動作させるこ
と、および各ＣＰＵトレースデータの時間関係を知るこ
とが効率の良いデバッグに必要となる。

【０００５】複数のＣＰＵを搭載したシステムのデバッ
グに関する従来の技術では、ブレークの協調動作とし
て、各ＣＰＵのブレーク条件のＯＲを用いて、すべての
ＣＰＵの停止を行っており、（ａ）あるＣＰＵのブレーク条件が成立し、停止する。（ｂ）デバッグ用ホストコンピュータ上で動作するデバ
ッグソフトウエアが１を検出し、残りすべてのＣＰＵに
ブレークを出す。（ｃ）残りのすべてのＣＰＵが停止する。という手法で実施している。

【０００６】またデバッグソフトウエアについては、各
ＣＰＵ毎にデバッグ操作やデータの表示を行うためのプ
ログラムがあり、デバッグ用ホストコンピュータ、ある
いはデバッグ用ホストコンピュータが繋がるネットワー
ク上のコンピュータで動作し、各ＣＰＵのデバッグ操作
およびデータの解析を行う。

【０００７】

【発明が解決しようとする課題】複数のＣＰＵを搭載し
たシステムのデバッグに関する上記従来技術では、ホス
トコンピュータ上で動作するデバッグソフトウエアを用
いて、ブレークの協調動作を行うことから、ブレーク条
件が成立したＣＰＵが停止する時刻と、残りのＣＰＵが
停止する時刻とにずれが発生し、複数のＣＰＵがお互い
に強く関連して協調動作するシステムのデバッグにおけ
る、ＣＰＵ停止時刻の厳密性を十分確保できないという
問題点があった。

【０００８】このように、上記従来技術では、ステップ
実行の協調動作、すなわち、あるＣＰＵをステップ実行
しているとき、それに合わせて残りのＣＰＵも逐一実行
していく、といったことを行うことはできない。

【０００９】また、上記従来技術では、トレースデータ
を、各ＣＰＵ毎別々に格納し、各トレースデータの時間
関係の対応を取ることができない。

【００１０】さらに、上記従来技術では、各ＣＰＵ毎の
デバッグソフトウエアのデータ表示部が関連していない
ため、各ＣＰＵのブレーク、ステップ実行におけるブレ
ーク条件成立個所および停止位置の対応、トレースデー
タの時間関連を理解することが困難である。

【００１１】本発明は、複数ＣＰＵのブレーク、ステッ
プ実行の協調動作における厳密な同期性を確保し、複数
のＣＰＵがお互いに強く関連して協調動作する、協調デ
バッグ回路を備えるコンピュータシステム及びデバッグ
方法を提供することを目的とする。

【００１２】本発明の他の目的は、各ＣＰＵのブレー
ク、ステップ実行におけるブレーク条件成立個所および
停止位置の対応、トレースデータの時間関係を分かりや
すく表示する協調デバッグ回路を備えるコンピュータシ
ステム及びデバッグ方法を提供することにある。

【００１３】本発明の他の目的は、複数ＣＰＵのデバッ
グを行う場合に，各ＣＰＵのブレーク、ステップ実行に
おけるブレーク条件成立個所および停止位置の対応、ト
レースデータの時間関係を分かりやすく表示する表示部
を備えた外部デバイスを提供することにある。

【００１４】本発明の他の目的は、複数ＣＰＵのデバッ
グを行う場合に，他のＣＰＵとの間で、各ＣＰＵのブレ
ーク、ステップ実行の協調動作における厳密な同期性を
確保でき、デバッグを行うのに適したＣＰＵを提供する
ことにある。

【００１５】

【課題を解決するための手段】上記目的を達成するため
に、本発明は、複数のＣＰＵを搭載したコンピュータシ
ステムにおいて、前記複数のＣＰＵとそれぞれデバッグ
用の信号ラインを介して接続され、当該システムのデバ
ッグを行う際に使用する外部デバイスと接続するための
外部デバッグ信号端子を有する協調デバッグ回路を備
え、前記協調デバッグ回路は、ブレーク入力組み合わせ
回路を有しており、該ブレーク入力組み合わせ回路は、
前記複数のＣＰＵとそれぞれ、当該ＣＰＵのブレーク条
件が成立したことを示すブレーク出力信号ラインと、デ
バッグ用に当該ＣＰＵを停止するためのブレーク入力信
号ラインとを介して接続され、当該ＣＰＵからのブレー
ク出力信号を組み合わせて当該ＣＰＵへのブレーク入力
信号を生成して、当該ＣＰＵブレーク間の協調を行う、
ことを特徴とする。

【００１６】本発明によれば、各ＣＰＵブレーク間の協
調を、ハードウエアで実現し、ブレークおよび、ステッ
プ実行の厳密な同期が可能となる。

【００１７】本発明の他の特徴は、複数のＣＰＵを搭載
したコンピュータシステムにおいて、前記複数のＣＰＵ
とそれぞれデバッグ用の信号ラインを介して接続され、
当該システムのデバッグを行う際に使用する外部デバイ
スと接続するための外部デバッグ信号端子を有する協調
デバッグ回路を備え、前記協調デバッグ回路は、ブレー
ク復帰入力組み合わせ回路を有しており、前記ブレーク
復帰入力組み合わせ回路は、前記複数のＣＰＵとそれぞ
れ、当該ＣＰＵのブレーク復帰命令実行を示すブレーク
復帰出力信号ラインと、当該ＣＰＵのブレークを解除す
るためのブレーク復帰入力信号ラインとを介して接続さ
れ、当該ＣＰＵからのブレーク復帰出力信号を組み合わ
せて当該ＣＰＵへのブレーク復帰入力信号を生成し、当
該ＣＰＵブレーク復帰間の協調を行うことにある。

【００１８】本発明によれば、各ＣＰＵブレーク間の協
調を、ハードウエアで実現し、ブレークおよび、ステッ
プ実行の厳密な同期が可能となる。

【００１９】本発明の他の特徴は、複数のＣＰＵを搭載
したコンピュータシステムにおいて、前記複数のＣＰＵ
とそれぞれデバッグ用の信号ラインを介して接続され、
当該システムのデバッグを行う際に使用する外部デバイ
スと接続するための外部デバッグ信号端子を有する協調
デバッグ回路を備え、前記協調デバッグ回路は、協調ブ
レークステータスレジスタを有しており、該協調ブレー
クステータスレジスタは、前記複数のＣＰＵとそれぞ
れ、当該ＣＰＵのブレーク条件が成立したことを示すブ
レーク出力信号ラインと、当該ＣＰＵがブレークを受け
付けたことを示すブレーク受付信号ラインとを介して接
続され、前記ブレーク受付信号より生成されるタイミン
グにより、前記複数のＣＰＵのブレーク出力信号を記憶
し、記憶した値を、前記外部デバッグ信号端子を介して
接続された外部デバイスに出力することにある。

【００２０】本発明によれば、前記外部デバイスが前記
複数ＣＰＵのブレーク成立状態の情報を解釈することが
可能となる。

【００２１】本発明の他の特徴は、前記協調デバッグ回
路が、前記複数のＣＰＵとそれぞれ、当該ＣＰＵの内部
状態を出力するトレースデータ出力信号を介して接続さ
れ、前記複数のＣＰＵのトレースデータ出力信号を記憶
する、トレースデータ格納部を備え、前記トレースデー
タ格納部は、当該ＣＰＵトレースデータ出力信号と、当
該ＣＰＵトレースデータ出力信号の出力時間情報とを組
み合わせて記憶させることにある。

【００２２】これにより、複数ＣＰＵトレースデータの
時間関係の対応付けを行うことが可能となる。

【００２３】本発明の他の特徴は、複数のＣＰＵを搭載
したコンピュータシステムに外部デバイスインターフェ
ースを介して接続され、前記ＣＰＵのデバッグを行うた
めの外部デバイスであって、計算機、記憶装置、及び表
示部を備えたものにおいて、前記計算機は、前記記憶装
置に格納されているデバッグ用プログラムを読み込み実
行する機能を有し、かつ、前記表示部に、前記ＣＰＵの
デバッグ用プログラム操作のためのボタン群と、コマン
ド入力欄を表示し、前記プログラムの実行結果および前
記外部デバイスインターフェース信号からの情報をデー
タ表示欄に表示する機能を有し、当該ＣＰＵが実行する
プログラムのブレーク条件成立個所を前記表示部に強調
表示し、あるいは停止個所を前記表示部に並べて表示す
ることにある。

【００２４】本発明によれば、前記複数ＣＰＵのブレー
ク、ステップ実行におけるブレーク条件成立個所と前記
複数ＣＰＵの停止位置の対応を分かりやすく表現するこ
とが可能となる。

【００２５】本発明の他の特徴は、外部デバイスにおい
て、当該ＣＰＵのトレースデータを、出力時間の関係が
分かるよう並べて表示することにある。これにより、各
ＣＰＵトレースデータの時間関係を分かりやすく表示す
ることが可能となる。

【００２６】本発明の他の特徴は、デバッグ機能を有す
るＣＰＵであって、少なくともプログラム格納部、命令
デコード部、制御部、デバッグコントローラを備えたも
のにおいて、前記制御部が、当該ＣＰＵのブレーク条件
が成立したことを示すブレーク出力と、デバッグ用に当
該ＣＰＵを停止するためのブレーク入力信号とを備える
ことにある。これにより、複数のＣＰＵ間で各ＣＰＵの
ブレーク、ステップ実行の協調動作における厳密な同期
性を確保でき、デバッグを行うのに適したＣＰＵを提供
することができる。

【００２７】

【発明の実施の形態】以下本発明の実施例を、図面より
詳細に記述する。図１は、本発明の一実施例になる協調
デバッグ回路を備えるコンピュータシステムの全体構成
図である。１は、複数のＣＰＵを搭載したコンピュータ
システムであり、ｎ個のＣＰＵ、ＣＰＵ１（１１）、Ｃ
ＰＵ２（１２）〜ＣＰＵｎ（１３）および協調デバッグ
回路３を備えている。本実施例では、ＣＰＵ１（１
１）、ＣＰＵ２（１２）〜ＣＰＵｎ（１３）は、少なく
とも信号ラインのインターフェースが同一のＣＰＵとす
る。これらのＣＰＵ１（１１）、ＣＰＵ２（１２）〜Ｃ
ＰＵｎ（１３）は、図２にて後述するデバッグ機能を備
えたＣＰＵである。

【００２８】協調デバッグ回路３は、信号ライン２１１
〜２１８を介してＣＰＵ１（１１）と接続されている。
信号ライン２１１でＣＰＵ１（１１）のブレーク条件が
成立したことを示すブレーク出力信号ｂｒｋｏ１が伝達
され、信号ライン２１２でデバッグ用にＣＰＵ１（１
１）を停止するためのブレーク入力信号ｂｒｋｉ１が伝
達される。信号ライン２１３でＣＰＵ１（１１）のブレ
ーク復帰命令実行を示すブレーク復帰出力信号ｒｔｂｏ
１が伝達され、信号ライン２１４でＣＰＵ１（１１）の
ブレークを解除するためのブレーク復帰入力信号ｒｔｂ
ｉ１が伝達される。信号ライン２１５でＣＰＵ１（１
１）のプログラムカウンタ値を出力するプログラムカウ
ンタ出力信号ｐｃ１が伝達され、信号ライン２１６でＣ
ＰＵ１（１１）がブレークを受け付けたことを示すブレ
ーク受付信号ｂｒｋａｃｋ１が伝達される。信号ライン
２１７でＣＰＵ１（１１）の内部状態を出力するトレー
スデータ出力信号ｔｄ１が伝達され、信号ライン２１８
でＣＰＵ１（１１）と外部デバイス間のコマンド、デー
タを入出力するデバッグデータ信号ｄｂ１が伝達され
る。

【００２９】協調デバッグ回路３は、ＣＰＵ２（１２）
〜ＣＰＵｎ（１３）の各ＣＰＵについても、同様の信号
ライン２２１〜２２８、２３１〜２３８を介して接続さ
れている。各信号はそれぞれ、信号ライン２２１でＣＰ
Ｕ２（１２）のブレーク条件が成立したことを示すブレ
ーク出力信号ｂｒｋｏ２が伝達され、信号ライン２２２
でデバッグ用にＣＰＵ２（１２）を停止するためのブレ
ーク入力信号ｂｒｋｉ２が伝達される。信号ライン２２
３でＣＰＵ２（１２）のブレーク復帰命令実行を示すブ
レーク復帰出力信号ｒｔｂｏ２が伝達され、信号ライン
２２４でＣＰＵ２（１２）のブレークを解除するための
ブレーク復帰入力信号ｒｔｂｉ２が伝達される。信号ラ
イン２２５でＣＰＵ２（１２）のプログラムカウンタ値
を出力するプログラムカウンタ出力信号ｐｃ２が伝達さ
れ、信号ライン２２６でＣＰＵ２（１２）がブレークを
受け付けたことを示すブレーク受付信号ｂｒｋａｃｋ２
が伝達される。信号ライン２２７でＣＰＵ２（１２）の
内部状態を出力するトレースデータ出力信号ｔｄ２が伝
達され、信号ライン２２８でＣＰＵ２（１２）と外部デ
バイス間のコマンド、データを入出力するデバッグデー
タ信号ｄｂ２が伝達される。

【００３０】さらに、信号ライン２３１でＣＰＵｎ（１
３）のブレーク条件が成立したことを示すブレーク出力
信号ｂｒｋｏｎが伝達され、信号ライン２３２でデバッ
グ用にＣＰＵｎ（１３）を停止するためのブレーク入力
信号ｂｒｋｉｎが伝達される。信号ライン２３３でＣＰ
Ｕｎ（１３）のブレーク復帰命令実行を示すブレーク復
帰出力信号ｒｔｂｏｎが伝達される。信号ライン２３４
でＣＰＵｎ（１３）のブレークを解除するためのブレー
ク復帰入力信号ｒｔｂｉｎが伝達される。信号ライン２
３５でＣＰＵｎ（１３）のプログラムカウンタ値を出力
するプログラムカウンタ出力信号ｐｃｎが伝達される。
信号ライン２３６でＣＰＵｎ（１３）がブレークを受け
付けたことを示すブレーク受付信号ｂｒｋａｃｋｎが伝
達される。信号ライン２３７でＣＰＵｎ（１３）の内部
状態を出力するトレースデータ出力信号ｔｄｎが伝達さ
れる。信号ライン２３８でＣＰＵｎ（１３）と外部デバ
イス間のコマンド、データを入出力するデバッグデータ
信号ｄｂｎが伝達される。

【００３１】また、協調デバッグ回路３は外部デバイス
信号ライン４を介して、ユーザーがシステムのデバッグ
作業を行うために用いる外部デバイス５に接続されてい
る。

【００３２】複数ＣＰＵを搭載したシステム１は、１チ
ップ上に実装しても良いし、各回路を複数チップに分割
してボード上に実装しても良い。

【００３３】図２は、デバッグの対象となるＣＰＵ１
（１１）の詳細図である。ＣＰＵ１（１１）は、プログ
ラムカウンタ２３１４、プログラム格納部２３１３、命
令デコード部２３１２、制御部２３１１、デバッグコン
トローラ２３１０、ＣＰＵ内部バス２３２１を有してい
る。

【００３４】プログラムカウンタ２３１４は、ＣＰＵが
次に実行する命令の、プログラム格納部２３１３におけ
るアドレスを保持する。また、デバッグに必要な情報と
して、信号ライン２１５を介して、プログラムカウンタ
の値ｐｃ１をＣＰＵ外部に出力する。

【００３５】プログラム格納部２３１３はＣＰＵが実行
するプログラムを格納し、制御部２３１１が信号ライン
２３２５を介して出力する制御信号により、プログラム
カウンタ２３１４から信号ライン２３２４を介して入力
されたプログラムカウンタ値が示すアドレスに格納して
いる命令を、内部バス２３２１を経由して命令デコード
部２３１２に送信する。

【００３６】命令デコード部２３１２は、プログラム格
納部２３１３から内部バス２３２１を経由して入力した
命令を解釈して、解釈した結果を信号ライン２３２４を
介して制御部２３１１に出力する。

【００３７】またＣＰＵがブレーク復帰命令を解釈した
時、他ＣＰＵとブレーク復帰を連動するために、ブレー
ク復帰出力信号ライン２１３にブレーク復帰命令実行を
示す信号ｒｔｂｏ１をＣＰＵ外部に出力する。

【００３８】制御部２３１１は、信号ライン２１２を介
して入力されるデバッグ用にＣＰＵを停止するためのブ
レーク入力信号ｂｒｋｉ１と、信号ライン２１４を介し
て入力されるＣＰＵのブレークを解除するためのブレー
ク復帰入力信号ｒｔｂｉ１と、命令デコード部２３１２
からの信号ライン２３２４を介して入力される命令デコ
ード信号とを入力してＣＰＵの次サイクルの状態を計算
し、信号ライン２３２３を介してプログラムカウンタに
制御信号を送り、プログラムの流れを制御する。

【００３９】また、ＣＰＵがブレークを受け付けている
間、信号ライン２１６を介してブレークを受け付けたこ
とを示すブレーク受付信号ｂｒｋａｃｋ１を出力する。
また、プログラム格納部２３１３対し、格納している命
令を内部バス２３２１に出力する制御信号を信号ライン
２３２５を介して出力する。

【００４０】デバッグコントローラ２３１０は、デバッ
グデータ信号ライン２１８を介して入力されるコマン
ド、データｄｂ１を解釈し、ＣＰＵ内部バス２３２１を
経由して、デバッグ対象となるプログラムをＣＰＵへダ
ウンロードする。また、デバッグデータ信号ライン２１
８を介して入力されるコマンド、データｄｂ１を解釈
し、デバッグコントローラ内部にＣＰＵのブレーク条件
を保持する。また、ＣＰＵ内部バス２３２１、プログラ
ムカウンタ出力信号ｐｃ１を監視し、ブレーク条件が成
立した事象を検出すると、ブレーク出力信号ライン２１
１にブレーク条件が成立したことを示す信号ｂｒｋｏ１
を出力する。デバッグコントローラ２３１０は、また、
ＣＰＵ内部バス２３２１の値をトレースデータ出力信号
ｔｄ１としてライン２１７に出力する。

【００４１】図３は、図１の協調デバッグ回路３の詳細
図である。協調デバッグ回路３は、ブレーク協調組み合
わせ回路２０１、協調ブレークコントロールレジスタ２
０２、協調ブレークステータスレジスタ２０３、トレー
スデータ格納部２０４、外部デバイスインターフェース
部２０５を備えている。

【００４２】ブレーク協調組み合わせ回路２０１は、各
ＣＰＵからのブレーク出力信号ｂｒｋｏ１（ライン２１
１）、ｂｒｋｏ２（ライン２２１）〜ｂｒｋｏｎ（ライ
ン２３１）を組み合わせて、各ＣＰＵへのブレーク入力
信号ｂｒｋｉ１（ライン２１２）、ｂｒｋｉ２（ライン
２２２）〜ｂｒｋｉｎ（ライン２３２）を出力し、各Ｃ
ＰＵからのブレーク復帰出力信号ｒｔｂｏ１（ライン２
１３）、ｒｔｂｏ２（ライン２２３）〜ｒｔｂｏｎ（ラ
イン２３３）を組み合わせて、各ＣＰＵへのブレーク復
帰入力信号ｒｔｂｉ１（ライン２１４）、ｒｔｂｉ２
（ライン２２４）〜ｒｔｂｉｎ（ライン２３４）を出力
している。

【００４３】以上述べたブレーク協調組み合わせ回路２
０１の出力信号の生成方法は、協調ブレークコントロー
ルレジスタ２０２の出力信号２０１１により設定する。
ブレーク協調組み合わせ回路２０１および協調ブレーク
コントロールレジスタ２０２の詳細は、図４、図７を用
いて後述する。

【００４４】協調ブレークステータスレジスタ２０３
は、各ＣＰＵからのブレーク入力信号ｂｒｋｏ１（ライ
ン２１１）、ｂｒｋｏ２（ライン２２１）〜ｂｒｋｏｎ
（ライン２３１）、および各ＣＰＵからのプログラムカ
ウンタ出力信号ｐｃ１（ライン２１５）、ｐｃ２（ライ
ン２２５）〜ｐｃｎ（ライン２３５）の値を記憶する。
また協調ブレークステータスレジスタ２０３は、各ＣＰ
Ｕからのブレーク受付信号ｂｒｋａｃｋ１（ライン２１
６）、ｂｒｋａｃｋ２（ライン２２６）〜ｂｒｋａｃｋ
ｎ（ライン２３６）を制御信号として用いる。協調ブレ
ークステータスレジスタ２０３の詳細は、図９を用いて
後述する。

【００４５】トレースデータ格納部２０４は、各ＣＰＵ
からのトレースデータ出力信号ｔｄ１（ライン２１
７）、ｔｄ２（ライン２２７）〜ｔｄｎ（ライン２３
７）の値を記憶する。トレースデータ格納部２０４の詳
細は、図２２、図２５を用いて後述する。

【００４６】外部デバイスインターフェース部２０５
は、外部デバイス５からの外部デバイス信号（４）を介
して送られてくる各ＣＰＵへのデバッグコマンドおよび
データを、デバッグデータ信号ｄｂ１、ｄｂ２〜ｄｂｎ
を、各ライン（２１８、２２８〜２３８）を介して各Ｃ
ＰＵに転送し、各ＣＰＵへのプログラムダウンロード、
ブレーク条件の設定等を行う。

【００４７】また外部デバイス５から外部デバイス信号
ライン４を介して、信号ライン２０１２を介しての協調
ブレークコントロールレジスタ２０２の書き込み、信号
ライン２０１３を介しての協調ブレークステータスレジ
スタ２０３の読み込み、信号ライン２０１４を介しての
トレースデータ格納部のデータ読み出しを行う。

【００４８】図４はブレーク協調組み合わせ回路２０
１、および協調ブレークコントロールレジスタ２０２の
詳細図である。協調ブレークコントロールレジスタ２０
２は、各ＣＰＵ毎のブレーク協調を設定するビットＣＢ
ＥＮ１（３０１１）、ＣＢＥＮ２（３０１２）〜ＣＢＥ
Ｎｎ（３０１３）から構成される。ＣＢＥＮ１（３０１
１）は、ＣＰＵ１のブレーク協調を設定するビットで、
値が１の場合ＣＰＵ１のブレークがその他のＣＰＵブレ
ークと協調し、０の場合協調しない。ＣＢＥＮ２（３０
１２）〜ＣＢＥＮｎ（３０１３）は、それぞれ、ＣＰ
Ｕ２〜ＣＰＵｎに対応し、同様の設定を行う。ブレーク
協調組み合わせ回路２０１は、ブレーク入力組み合わせ
回路３０１、ブレーク復帰入力組み合わせ回路３０２か
ら構成される。ブレーク入力組み合わせ回路３０１は、
協調ブレークコントロールレジスタ２０２の値を信号ラ
イン２０１２を介して入力し、図４のブレーク入力組み
合わせ回路３０１の枠内に示す論理式に従い、各ＣＰＵ
からのブレーク出力信号ｂｒｋｏ１（ライン２１１）、
ｂｒｋｏ２（ライン２２１）〜ｂｒｋｏｎ（ライン２３
１）を組み合わせて、各ＣＰＵへのブレーク入力信号ｂ
ｒｋｉ１ライン（２１２）、ｂｒｋｉ２（ライン２２
２）〜ｂｒｋｉｎ（ライン２３２）を出力する。ブレー
ク復帰入力組み合わせ回路３０２は、協調ブレークコン
トロールレジスタ２０２の値を信号ライン２０１１を介
して入力し、図４のブレーク復帰入力組み合わせ回路３
０２枠内に示す論理式に従い、各ＣＰＵからのブレーク
復帰出力信号ｒｔｂｏ１（ライン２１３）、ｒｔｂｏ２
（ライン２２３）〜ｒｔｂｏｎ（ライン２３３）を組み
合わせて、各ＣＰＵへのブレーク復帰入力信号ｒｔｂｉ
１（ライン２１４）、ｒｔｂｉ２（ライン２２４）〜ｒ
ｔｂｉｎ（ライン２３４）を出力する。

【００４９】ブレーク入力信号ｂｒｋｉ１（ライン２１
２）、ブレーク復帰入力信号ｒｔｂｉ１（ライン２１
４）の具体例を示すと、ＣＢＥＮ１＝１、ＣＢＥＮ２＝
１、ＣＢＥＮ３〜ＣＢＥＮｎ＝０の場合（以後ＣＰＵ１
とＣＰＵ２のＯＲブレークと呼ぶ）、ｂｒｋｉ１＝ｂｒｋｏ１＋ｂｒｋｏ２、ｒｔｂｉ１＝
ｒｔｂｏ２となる。

【００５０】以上説明のＣＰＵ１（１１）〜ＣＰＵｎ
（１３）、ブレーク協調組み合わせ回路２０１、および
協調ブレークコントロールレジスタ２０２の構成によ
り、ＣＰＵブレークの協調動作を実現する。

【００５１】以下、図５〜図８を用いて、本実施例の動
作の詳細を説明する。図５は、ＣＰＵが実行するプログ
ラムのメモリ配置を示した図である。アドレス０〜９９
９にデバッグの対象となるユーザープログラムが配置さ
れている。ユーザープログラム実行中にブレーク条件が
成立すると、１０００番地以降に配置されているブレー
クルーチンにプログラムの流れが分岐する。以後このブ
レークルーチンへの分岐をブレークと呼ぶ。ブレークル
ーチンでは、外部デバイスとのコマンド、データの通信
を通して、ＣＰＵへのプログラムダウンロード、ＣＰＵ
の内部状態観測、ブレーク条件設定、ブレーク復帰等の
処理を行う。ブレークルーチンの最後１４００番地にブ
レークルーチンから復帰するＲＴＢ命令が配置され、外
部デバイスからのブレーク復帰コマンドにより１４００
番地に分岐する。

【００５２】ユーザープログラムからブレークルーチン
に分岐することは、デバッグ用にユーザープログラムを
停止することに相当する。またブレークルーチンから復
帰することはユーザープログラムを再開することに相当
する。

【００５３】以降の説明では、説明を簡明にするため
に、すべてのＣＰＵは図５で示すプログラムのメモリ配
置を持つとする。ただしユーザープログラムおよびブレ
ークルーチンの処理内容は各ＣＰＵプログラム毎に異な
るものであっても良い。

【００５４】図６は、ＣＰＵ１とＣＰＵ２のＯＲブレー
クで、各ＣＰＵのブレーク行うタイミングチャートの一
例である。なお、図６で示すタイミングチャートでは、
システムのデバッグを行うユーザーが外部デバイスを用
い、あらかじめＣＰＵ２のブレーク条件を、“プログラ
ムカウンタ値＝５０１”に設定している。

【００５５】まず、時刻ｂにおいて、ＣＰＵ２のブレー
ク条件が成立し、ｂｒｋｏ２が１に変化する。引き続
き、図４の説明にて述べた、ブレーク協調組み合わせ回
路（２０１）の作用により、ｂｒｋｉ１およびｂｒｋｉ
２が１に変化する。ＣＰＵ１はｂｒｋｉ１が１に変化し
たことを検出し、ブレークルーチンへの分岐を行う。同
様にＣＰＵ２はｂｒｋｉ２が１に変化したことを検出
し、ブレークルーチンへの分岐を行う。

【００５６】続いて、時刻ｃにおいて、ＣＰＵ１はブレ
ークを受け付けたことを示すブレーク受付信号ｂｒｋａ
ｃｋ１に１を出力する。またブレークルーチン分岐前の
プログラムカウンタの値“４０１”をプログラムカウン
タ出力信号ｐｃ１に出力する。ＣＰＵ２も同様に、ブレ
ークを受け付けたことを示すブレーク受付信号ｂｒｋａ
ｃｋ２に１を出力する。またブレークルーチン分岐前の
プログラムカウンタの値“５０１”をプログラムカウン
タ出力信号ｐｃ２に出力する。

【００５７】これらのプログラムカウンタの出力は、図
９で後述の協調ブレークステータスレジスタに入力され
る。時刻ｃ以降のブレークルーチンでは、外部デバイス
と通信を行い、適宜各ＣＰＵの内部状態を、外部デバイ
スに出力する。

【００５８】続いて時刻ｈにおいて、ＣＰＵ２が、外部
デバイスからのブレーク復帰要求を受け、ＲＴＢ命令を
実行し、ブレークルーチンからユーザープログラムに復
帰する。同時にＣＰＵ２のブレーク復帰命令実行を示す
ブレーク復帰出力信号ｒｔｂｏ２に１を出力する。それ
に続き、図４の説明にて述べた、ブレーク協調組み合わ
せ回路（２０１）の作用により、ｒｔｂｉ１が１に変化
する。ＣＰＵ１はｒｔｂｉ１が１に変化したことを検出
し、ブレークルーチンからユーザープログラムに復帰す
る。

【００５９】以上説明の動作から明らかなように、本実
施形態によれば、ＣＰＵ１とＣＰＵ２に対し、ＣＰＵ１
のブレーク条件とＣＰＵ２のブレーク条件のＯＲをブレ
ーク条件とする厳密に同期したブレーク行うことが可能
となる。

【００６０】図７は、ブレーク協調組み合わせ回路２０
１の他の実施形態を示す詳細図である。図７に示す協調
ブレークコントロールレジスタ２０２の構成は、図４の
参照符号２０２で示した協調ブレークコントロールレジ
スタと同じである。ブレーク協調組み合わせ回路２０１
は、ブレーク入力組み合わせ回路２４０１、ブレーク復
帰入力組み合わせ回路２４０２から構成される。ブレー
ク入力組み合わせ回路２４０１は、協調ブレークコント
ロールレジスタ２０２の値を信号ライン２０１２を介し
て入力し、図４のブレーク入力組み合わせ回路２４０１
枠内に示す論理式に従い、各ＣＰＵからのブレーク出力
信号ｂｒｋｏ１（ライン２１１）、ｂｒｋｏ２（ライン
２２１）〜ｂｒｋｏｎ（ライン２３１）を組み合わせ
て、各ＣＰＵへのブレーク入力信号ｂｒｋｉ１（ライン
２１２）、ｂｒｋｉ２（ライン２２２）〜ｂｒｋｉｎ
（ライン２３２）を出力する。

【００６１】ブレーク復帰入力組み合わせ回路２４０２
は、協調ブレークコントロールレジスタ２０２の値を信
号ライン２０１１を介して入力し、図４のブレーク復帰
入力組み合わせ回路２４０２枠内に示す論理式に従い、
各ＣＰＵからのブレーク復帰出力信号ｒｔｂｏ１（ライ
ン２１３）、ｒｔｂｏ２（ライン２２３）〜ｒｔｂｏｎ
（ライン２３３）を組み合わせて、各ＣＰＵへのブレー
ク復帰入力信号ｒｔｂｉ１（ライン２１４）、ｒｔｂｉ
２（ライン２２４）〜ｒｔｂｉｎ（ライン２３４）を出
力する。

【００６２】ブレーク入力信号ｂｒｋｉ１（ライン２１
２）、ブレーク復帰入力信号ｒｔｂｉ１（ライン２１
４）の具体例を示すと、ＣＢＥＮ１＝１、ＣＢＥＮ２＝
１、ＣＢＥＮ３〜ＣＢＥＮｎ＝０の場合（以後ＣＰＵ１
とＣＰＵ２のＡＮＤブレークと呼ぶ）、ｂｒｋｉ１＝ｂｒｋｏ１*ｂｒｋｏ２、ｒｔｂｉ１＝
ｒｔｂｏ２となる。

【００６３】次に、図８は、ＣＰＵ１とＣＰＵ２のＡＮ
Ｄブレークで、各ＣＰＵのブレーク行うタイミングチャ
ートの一例である。なお、図８で示すタイミングチャー
トでは、システムのデバッグを行うユーザーが外部デバ
イスを用い、あらかじめＣＰＵ１のブレーク条件を、
“プログラムカウンタ値＝４０３”に、ＣＰＵ２のブレ
ーク条件を、“プログラムカウンタ値＝５０１”に設定
している。

【００６４】まず、時刻ｂにおいて、ＣＰＵ２のブレー
ク条件が成立し、ｂｒｋｏ２が１に変化する。続いて、
時刻ｃにおいて、ＣＰＵ２はｂｒｋｏ２が１に変化した
ことを検出し、ブレーク条件成立時のプログラムカウン
タの値“５０１”をプログラムカウンタ出力信号ｐｃ２
に出力する。続いて時刻ｄにおいて、ＣＰＵ１のブレー
ク条件が成立し、ｂｒｋｏ１が１に変化する。それに続
き、図７の説明にて述べた、ブレーク協調組み合わせ回
路（２０１）の作用により、ｂｒｋｉ１およびｂｒｋｉ
２が１に変化する。ＣＰＵ１はｂｒｋｉ１が１に変化し
たことを検出し、ブレークルーチンへの分岐を行う。

【００６５】同様に、ＣＰＵ２はｂｒｋｉ２が１に変化
したことを検出し、ブレークルーチンへの分岐を行う。
続いて時刻ｅにおいて、ＣＰＵ１はブレークを受け付け
たことを示すブレーク受付信号ｂｒｋａｃｋ１に１を出
力する。またブレークルーチン分岐前のプログラムカウ
ンタの値“４０３”をプログラムカウンタ出力信号ｐｃ
１に出力する。ＣＰＵ２も同様に、ブレークを受け付け
たことを示すブレーク受付信号ｂｒｋａｃｋ２に１を出
力する。またブレークルーチン分岐前のプログラムカウ
ンタの値“５０３”をプログラムカウンタ出力信号ｐｃ
１に出力する。

【００６６】これらのプログラムカウンタの出力は、図
９で後述の協調ブレークステータスレジスタに入力され
る。

【００６７】時刻ｅ以降のブレークルーチンでは、外部
デバイスと通信を行い、適宜各ＣＰＵの内部状態を、外
部デバイスに出力する。

【００６８】時刻ｈにおいて、ＣＰＵ２が、外部デバイ
スからのブレーク復帰要求を受け、ＲＴＢ命令を実行
し、ブレークルーチンからユーザープログラムに復帰す
る。同時にＣＰＵ２のブレーク復帰命令実行を示すブレ
ーク復帰出力信号ｒｔｂｏ２に１を出力する。引き続
き、図７の説明にて述べた、ブレーク協調組み合わせ回
路（２０１）の作用により、ｒｔｂｉ１が１に変化す
る。ＣＰＵ１はｒｔｂｉ１が１に変化したことを検出
し、ブレークルーチンからユーザープログラムに復帰す
る。

【００６９】以上説明の動作から明らかなように、本実
施形態によれば、ＣＰＵ１とＣＰＵ２に対し、ＣＰＵ１
のブレーク条件とＣＰＵ２のブレーク条件のＡＮＤをブ
レーク条件とする厳密に同期したブレーク行うことが可
能となる。

【００７０】図９は、協調ブレークステータスレジスタ
２０３の詳細図である。協調ブレークステータスレジス
タ２０３は、ＣＰＵ１に関連したレジスタ、ＣＰＵ１の
ブレーク条件が成立し、かつそのブレークを受け付けた
ことを示すＢＲＫＯ１（７１１）、ＣＰＵ１のブレーク
条件が成立した時のプログラムカウンタ出力信号ｐｃ１
（ライン２１５）の値を保存するＰＣ０１（７１２）、
ＣＰＵ１がブレークルーチンに分岐する直前のプログラ
ムカウンタ出力信号ｐｃ１（ライン２１５）の値を保存
するＰＣ１１（７１３）を備える。

【００７１】イネーブルタイミング生成回路１（７１
４）は、ｂｒｋｏ１（ライン２１１）およびｂｒｋａｃ
ｋ１（ライン２１６）を入力とし、ＢＲＫＯ１（７１
１）が値を取り込むタイミング信号ｂｒｋｏ１ｅｎ（７
１０１）、ＰＣ０１（７１２）が値を取り込むタイミン
グ信号ｐｃ０１ｅｎ（７１０２）、ＰＣ１１（７１３）
が値を取り込むタイミング信号ｐｃ１１ｅｎ（７１０
３）、を生成する。イネーブルタイミング生成回路１
（７１４）の詳細は図１０にて後述する。

【００７２】また、協調ブレークステータスレジスタ２
０３は、ＣＰＵ２に関連したレジスタ、ＣＰＵ２のブレ
ーク条件が成立し、かつそのブレークを受け付けたこと
を示すＢＲＫＯ２（７２１）、ＣＰＵ２のブレーク条件
が成立した時のプログラムカウンタ出力信号ｐｃ２（２
２５）の値を保存するＰＣ０２（７２２）、ＣＰＵ２が
ブレークルーチンに分岐する直前のプログラムカウンタ
出力信号ｐｃ２（２２５）の値を保存するＰＣ１２（７
２３）を備える。

【００７３】イネーブルタイミング生成回路２（７２
４）は、ｂｒｋｏ２（ライン２２１）およびｂｒｋａｃ
ｋ２（ライン２２６）を入力とし、ＢＲＫＯ２（７２
１）が値を取り込むタイミング信号ｂｒｋｏ２ｅｎ（７
２０１）、ＰＣ０２（７２２）が値を取り込むタイミン
グ信号ｐｃ０２ｅｎ（７２０２）、ＰＣ１２（７２３）
が値を取り込むタイミング信号ｐｃ１２ｅｎ（７２０
３）、を生成する。イネーブルタイミング生成回路２
（７２４）は、イネーブルタイミング生成回路１（７１
４）と同一の回路構成である。

【００７４】また、協調ブレークステータスレジスタ２
０３は、ＣＰＵｎに関連したレジスタ、ＣＰＵｎのブレ
ーク条件が成立し、かつそのブレークを受け付けたこと
を示すＢＲＫＯｎ（７３１）、ＣＰＵｎのブレーク条件
が成立した時のプログラムカウンタ出力信号ｐｃｎ（ラ
イン２３５）の値を保存するＰＣ０ｎ（７３２）、ＣＰ
Ｕｎがブレークルーチンに分岐する直前のプログラムカ
ウンタ出力信号ｐｃｎ（ライン２３５）の値を保存する
ＰＣ１ｎ（７３３）を備える。

【００７５】イネーブルタイミング生成回路ｎ（７３
４）は、ｂｒｋｏｎ（ライン２３１）およびｂｒｋａｃ
ｋｎ（ライン２３６）を入力とし、ＢＲＫＯｎ（７３
１）が値を取り込むタイミング信号ｂｒｋｏ２ｅｎ（７
３０１）、ＰＣ０ｎ（７３３）が値を取り込むタイミン
グ信号ｐｃ０２ｅｎ（７３０２）、ＰＣ１ｎ（７３３）
が値を取り込むタイミング信号ｐｃ１２ｅｎ（７３０
３）、を生成する。イネーブルタイミング生成回路ｎ
（７３４）はイネーブルタイミング生成回路１（７１
４）と同一の回路構成である。

【００７６】図１０は、イネーブルタイミング生成回路
１（７１４）の詳細図である。ｂｒｋｏ１（ライン２１
１）は、立ち上がりエッジ検出回路（８１１）に入力さ
れ、フリップフロップ（８１２）を経由して、ｐｃ０１
ｅｎ（７１０２）を出力する。ｂｒｋａｃｋ１（ライン
２１６）は、立ち上がりエッジ検出回路（８１２）に入
力され、ｂｒｋｏ１ｅｎ（７１０１）およびｐｃ１１ｅ
ｎ（７１０３）を生成する。

【００７７】これらは、図６、図８のタイミングチャー
トで示した、ＣＰＵ１のブレーク条件が成立し、それを
受け付けたこと意味する波形、ＣＰＵ１のブレーク条件
が成立した時のプログラムカウンタ出力タイミング、Ｃ
ＰＵ１がブレークルーチンに分岐する直前のプログラム
カウンタ出力タイミングに合わせて、ｂｒｋｏ１ｅｎ
（７３０１）、ｐｃ０１ｅｎ（７３０２）、ｐｃ１１ｅ
ｎ（７３０３）の波形を出力する構成を取っている。

【００７８】ＣＰＵの種類によって、これらの波形や、
タイミングが異なる場合があり得る。その場合、適宜イ
ネーブルタイミング生成回路１（７１４）、イネーブル
タイミング生成回路２（７２４）〜イネーブルタイミン
グ生成回路ｎ（７３４）の回路構成を変更することで対
応可能である。

【００７９】以上図９、図１０にて説明した協調ブレー
クステータスレジスタの動作を、図１１〜図１４を用い
て説明する。

【００８０】図１１は、ＣＰＵ１のブレーク条件が成立
し（ｂｒｋｏ１＝１）、そのブレークを受け付けた（ｂ
ｒｋａｃｋ＝１）場合のＢＲＫＯ１のタイミングチャー
トである。イネーブルタイミング生成回路１により生成
されるｂｒｋｏ１ｅｎ（７３０１）の波形より、時刻ｆ
直前のｂｒｋｏ１の出力値をＢＲＫＯ１が取り込みＢＲ
ＫＯ１＝１となる。これにより、ＣＰＵ１のブレーク条
件が成立し、そのブレークを受け付けた事象をＢＲＫＯ
１に正しく保存する。

【００８１】図１２は、ＣＰＵ１のブレーク条件は成立
していない（ｂｒｋｏ１＝０）が、ブレークの協調動作
により、他ＣＰＵのブレーク条件でブレークを受け付け
た（ｂｒｋａｃｋ＝１）場合のＢＲＫＯ１のタイミング
チャートである。イネーブルタイミング生成回路１によ
り生成されるｂｒｋｏ１ｅｎの波形より、時刻ｆ直前の
ｂｒｋｏ１の出力値をＢＲＫＯ１が取り込み、ＢＲＫＯ
１＝０となる。これによりＣＰＵ１のブレーク条件は成
立していないが、他ＣＰＵのブレーク条件でブレークを
受け付けた事象をＢＲＫＯ１に正しく保存する。

【００８２】図１３は、ＣＰＵ１のブレーク条件が成立
し、直後にブレークを受け付けた場合の、ＰＣ０１およ
びＰＣ１１のタイミングチャートである。

【００８３】本実施例のＣＰＵ１はブレーク条件が成立
すると、ｂｒｋｏ１＝１を出力し、その１サイクル後、
ブレーク条件成立時のプログラムカウンタ値をｐｃ１に
１サイクル出力する。

【００８４】またｂｒｋｉ１＝１を検出し、ブレーク受
け付けると、ｂｒｋａｃｋ１＝１出力と同時に、ブレー
クルーチンに分岐する直前のプログラムカウンタ値をｐ
ｃ１に１サイクル出力する。

【００８５】図１３のように、ＣＰＵ１のブレーク条件
が成立し、直後にブレークを受け付けた場合、ブレーク
条件成立時のプログラムカウンタ値とブレークルーチン
に分岐する直前のプログラムカウンタ値は一致しする。
その値はｐｃ１に出力されるが、出力は１回である。

【００８６】イネーブルタイミング生成回路１により生
成されるｐｃ０１ｅｎおよびｐｃ１１ｅｎの波形は、そ
れぞれブレーク条件成立時のプログラムカウンタ値およ
びブレークルーチンに分岐する直前のプログラムカウン
タ値の出力タイミングを示し、結果として、ＰＣ０１に
ブレーク条件成立時のプログラムカウンタ値が、ＰＣ１
１にブレークルーチンに分岐する直前のプログラムカウ
ンタ値が保存される。

【００８７】図１４は、ＣＰＵ１のブレーク条件が成立
し、３サイクル後にブレークを受け付けた場合の、ＰＣ
０１およびＰＣ１１のタイミングチャートである。これ
はＡＮＤケースにて発生し得る。

【００８８】イネーブルタイミング生成回路１により生
成されるｐｃ０１ｅｎおよびｐｃ１１ｅｎの波形は、そ
れぞれブレーク条件成立時のプログラムカウンタ値およ
びブレークルーチンに分岐する直前のプログラムカウン
タ値の出力タイミングを示し、結果として、ＰＣ０１に
ブレーク条件成立時のプログラムカウンタ値が、ＰＣ１
１にブレークルーチンに分岐する直前のプログラムカウ
ンタ値が保存される。

【００８９】以上、図１１〜図１４にて説明した動作に
て得られた協調ブレークステータスレジスタ２０３の情
報は、外部デバイスに転送され、デバッグ作業を行うユ
ーザーに表示される。

【００９０】次に、図１５〜図１９を用いて、協調ブレ
ークステータスレジスタ２０３の情報を表示する方法を
示す。まず、図１５は、図１のコンピュータシステムに
おける外部デバイス５の詳細図である。外部デバイス５
は、表示部２５０１、計算機２５０２、キーボード２５
０３、マウス２５０４、記憶装置２５０５等から構成さ
れる。計算機２５０２は、表示部２５０１、キーボード
２５０３、マウス２５０４、記憶装置２５０５、及び外
部デバイスインターフェース信号ライン４に接続されて
いる。

【００９１】計算機２５０２は、記憶装置に格納されて
いるデバッグ用プログラムを読み込み実行する。デバッ
グ用プログラムは、表示部２０５１に、デバッグ用プロ
グラム操作のためのボタン群２５１１、コマンド入力欄
２５１３を表示し、プログラムの実行結果および外部デ
バイスインターフェース信号からの情報をデータ表示欄
２５１２に表示する。また記憶装置に格納されているデ
バッグ対象となるプログラムを、外部デバイスインター
フェース信号ライン４、協調デバッグ回路３、デバッグ
データ信号ｄｂ１（ライン２１８）、ｄｂ２（ライン２
２８）〜ｄｂｎ（ライン２３８）を介して、各ＣＰＵに
転送する。

【００９２】デバッグを行うユーザーは、キーボード２
５０３を用いてコマンド入力欄２５１３に対しコマンド
入力し、マウス２５０４を用いてマウスポインタ２５１
４を動かし、ボタン群２５１１のボタンを操作すること
で、デバッグの作業を行う。

【００９３】以上説明した外部デバイス５は、コンピュ
ータシステムのデバッグを行うユーザーに、デバッグ作
業のための表示、操作手段を提供する。

【００９４】図１６は、図６のタイミングチャートで説
明したＣＰＵ１とＣＰＵ２のＯＲブレークにおけるブレ
ーク後の、協調ブレークステータスレジスタの値を示す
表である。

【００９５】図１７は、図６のタイミングチャートで説
明したＣＰＵ１とＣＰＵ２のＯＲブレークによるブレー
ク後のプログラム状態を外部デバイス５の表示部２０５
１に表示する、デバッグソフトウエアの表示例である。

【００９６】外部デバイス５は、表示部２０５１のＣＰ
Ｕ１プログラム表示部１４０１に、ＣＰＵ１で実行する
ユーザープログラムを表示し、ＣＰＵ２プログラム表示
部１４０２に、ＣＰＵ２で実行するユーザープログラム
を表示している。外部デバイス５は、協調ブレークステ
ータスレジスタのＢＲＫＯ２、ＰＣ０２値より、ＣＰＵ
２のブレーク条件が、ＣＰＵ２のユーザープログラム５
０１番地で成立したことを解釈し、ＣＰＵ２プログラム
表示部１４０２における５０１番地の行を強調表示す
る。図１７では強調表示の方法として、反転表示を用い
たが、矢印で示す等、他の方法でも良い。

【００９７】また、外部デバイス５は、協調ブレークス
テータスレジスタのＰＣ１１、ＰＣ１２値より、ＣＰＵ
１は４０１番地で、ＣＰＵ２は５０１番地でブレークが
受付けけられたことを解釈する。図６で説明のようにＣ
ＰＵ１とＣＰＵ２のブレークは厳密に同期しているの
で、ＣＰＵ１のユーザープログラムの４０１番地実行と
ＣＰＵ２のユーザープログラム５０１番地実行は同時に
起きているとみなすことができる。この実行時間関係を
示すために、外部デバイスは、ＣＰＵ１プログラム表示
部１４０１における４０１番地の行とＣＰＵ２プログラ
ム表示部１４０２における５０１番地の行を横一列並べ
て表示する。

【００９８】図１８は、図８のタイミングチャートで説
明したＣＰＵ１とＣＰＵ２のＡＮＤブレークによるブレ
ーク後の、協調ブレークステータスレジスタの値を示す
表である。

【００９９】図１９は、図８のタイミングチャートで説
明したＣＰＵ１とＣＰＵ２のＡＮＤブレークによるブレ
ーク後のプログラム状態を外部デバイス５の表示部２０
５１に表示する、デバッグソフトウエアの表示例であ
る。

【０１００】外部デバイス５は、表示部２０５１のＣＰ
Ｕ１プログラム表示部１６０１に、ＣＰＵ１で実行する
ユーザープログラムを表示し、ＣＰＵ２プログラム表示
部１６０２に、ＣＰＵ２で実行するユーザープログラム
を表示している。外部デバイス５は、協調ブレークステ
ータスレジスタのＢＲＫＯ１、ＰＣ０１値より、ＣＰＵ
１のブレーク条件が、ＣＰＵ１のユーザープログラム４
０３番地で成立したことを解釈し、ＣＰＵ１プログラム
表示部１６０１における４０３番地の行を強調表示す
る。

【０１０１】外部デバイス５は、協調ブレークステータ
スレジスタのＢＲＫＯ２、ＰＣ０２値より、ＣＰＵ２の
ブレーク条件が、ＣＰＵ２のユーザープログラム５０１
番地で成立したことを解釈し、ＣＰＵ２プログラム表示
部（１６０２）における５０１番地の行を強調表示す
る。

【０１０２】図１９では強調表示の方法として、反転表
示を用いたが、矢印で示す等、他の方法でも良い。

【０１０３】また、外部デバイス５は、協調ブレークス
テータスレジスタのＰＣ１１、ＰＣ１２値より、ＣＰＵ
１は４０３番地で、ＣＰＵ２は５０３番地でブレークが
受付けられたことを解釈する。図８で説明のようにＣＰ
Ｕ１とＣＰＵ２のブレークは厳密に同期しているので、
ＣＰＵ１のユーザープログラムの４０３番地実行とＣＰ
Ｕ２のユーザープログラム５０３番地実行は同時に起き
ているとみなすことができる。この実行時間関係を示す
ために、外部デバイスは、ＣＰＵ１プログラム表示部１
６０１における４０１番地の行とＣＰＵ２プログラム表
示部１６０２における５０１番地の行を横一列並べて表
示する。

【０１０４】以上、図１６〜図１９で説明した外部デバ
イス５による表示方法により、複数のＣＰＵを搭載した
コンピュータシステムのデバッグにおいて、各ＣＰＵの
ブレーク成立個所およびプログラム実行の時間関係を分
かりやすく表示することが可能となる。

【０１０５】次に、図２０、図２１を用いて、ＣＰＵ１
のステップ実行にＣＰＵ２が連動する例を示す。図２０
にＣＰＵ１が実行するユーザープログラムのソースコー
ドの一部とそのメモリ配置を示す。図２１は図２０で示
すプログラムの範囲におけるステップ実行の協調動作を
示すタイミングチャートである。

【０１０６】図２１に示すように、ＣＰＵ１は、ブレー
クルーチンで“ＰＣ＝次行のアドレス”をブレーク条件
に設定することで、ステップ実行を行う。さらに、前述
のＣＰＵ１とＣＰＵ１のＯＲブレークの設定を協調ブレ
ークコントロールレジスタ２０２に適用すると、ＣＰＵ
１ブレークとＣＰＵ２ブレークが同期し、ＣＰＵ１のス
テップ実行に合わせて、ＣＰＵ２が動作する。

【０１０７】また、図１６〜図１９にて説明した、協調
ブレークステータスレジスタ２０３の情報を表示する方
法を適用することで、各ＣＰＵのステップ実行における
停止位置の対応を分かりやすく表示することが可能であ
る。

【０１０８】図２２は、トレースデータ格納部２０４の
第一の実施例を示す詳細図である。トレースデータ格納
部２０４はカウンタ１９００、およびＦＩＦＯ（Ｆｉｒ
ｓｔＩｎＦｉｒｓｔＯｕｔ）型の記憶素子ＦＩＦＯ
１（１９１１）、ＦＩＦＯ２（１９１２）〜ＦＩＦＯｎ
（１９１３）、を備えている。ＦＩＦＯ１（１９１１）
はＣＰＵ１のトレースデータｔｄ１（ライン２１７）が
有効な値を出力しているタイミングで、カウンタ（１９
００）の出力とｔｄ２（ライン２１７）のデータを取り
込む。ＦＩＦＯ２（１９１２）はＣＰＵ２のトレースデ
ータｔｄ２（ライン２２７）が有効な値を出力している
タイミングで、カウンタ（１９００）の出力とｔｄ２
（ライン２２７）のデータを取り込む。ＦＩＦＯｎ（１
９１３）はＣＰＵｎのトレースデータｔｄｎ（ライン２
３７）が有効な値を出力しているタイミングで、カウン
タ（１９００）の出力とｔｄ３（ライン２３７）のデー
タを取り込む。

【０１０９】図２３に、ＦＩＦＯ１（１９１１）、ＦＩ
ＦＯ２（１９１２）の格納データの例を示す。このよう
に、各ＣＰＵ毎用意されたＦＩＦＯに、トレースデータ
と時間情報としてのカウンタ値を組にして記憶すること
により、各ＣＰＵのトレースデータの出力時間関係を解
析するための情報を得ることが可能となる。ＦＩＦＯ１
（１９１１）、ＦＩＦＯ２（１９１２）〜ＦＩＦＯｎ
（１９１３）の格納データは信号（２０１４）を介し
て、外部デバイスに出力され、外部デバイスにて、トレ
ースデータの時間関係を解析し、結果を表示する。

【０１１０】図２４は、図２３で示したFIFOの格納デー
タを、外部デバイスにて表示する例である。カウンタ値
表示部２１０３では、ＦＩＦＯに格納されたカウンタ値
すべてを上から順にソートして表示する。ＣＰＵ１トレ
ースデータ表示部２１０１では、ＦＩＦＯ１に格納され
たトレースデータを表示する。トレースデータの縦の位
置は、トレースデータと組で保存したカウンタ値と、カ
ウンタ値表示部２１０３に表示されたカウンタ値を比較
し、一致した場合、カウンタ値表示部の一致したカウン
タ値の縦位置となるように決定する。ＣＰＵ２トレース
データ表示部２１０２においても、同様の手法により、
ＦＩＦＯ２に格納されたトレースデータを並べて表示す
る。これにより、複数ＣＰＵのトレースデータを上から
出力順に表示し、かつ同時刻に出力されたデータは横に
並べて表示することができる。

【０１１１】以上説明の表示方法より、各ＣＰＵトレー
スデータの時間関係を分かりやすく表示することが可能
となる。

【０１１２】なお、以上説明のＣＰＵ１トレースデータ
表示部２１０１およびＣＰＵ２トレースデータ表示部２
１０２の表示方法は、ＦＩＦＯのカウンタ値をプログラ
ム内部で解析することで可能であるため、カウンタ値表
示部２１０３はなくても良い。

【０１１３】図２５は、トレースデータ格納部２０４の
第二の実施例を示す詳細図である。トレースデータ格納
部２０４はセレクタ２２０１、ＦＩＦＯ２２１１および
ＦＩＦＯ制御回路２２１１を備えている。

【０１１４】ＦＩＦＯ制御回路２２１１は、ｔｄ１（ラ
イン２１７）、ｔｄ２（ライン２２７）〜ｔｄｎ（ライ
ン２３７）をデコードして、ＦＩＦＯに入力するトレー
スデータを選択する信号ｔｄｓｅｌ（２２２１）を生成
する。セレクタ２２０１は、ｔｄｓｅｌ（２２２１）に
より選択された、ｔｄ１（ライン２１７）、ｔｄ２（ラ
イン２２７）〜ｔｄｎ（ライン２３７）の中の一つを、
ｔｄ（ライン２２２０）に出力する。ＦＩＦＯ２２１１
はｔｄ（２２２０）と、ｔｄｓｅｌ（２２２１）を組に
して保存する。

【０１１５】このことから、ＦＩＦＯは一本でも、トレ
ースデータの出力元を区別して、データを保存すること
ができる。また、トレースデータの出力時間は、データ
が格納されているＦＩＦＯの段で区別できる。

【０１１６】これらのことより、トレースデータ格納部
２０４の第二の実施例においても、ＦＩＦＯの格納デー
タから各ＣＰＵのトレースデータの出力時間関係を解析
するための情報を得ることが可能である。

【０１１７】

【発明の効果】本発明によると、複数ＣＰＵのブレー
ク、ステップ実行の協調動作における厳密な同期性が確
保できるので、複数のＣＰＵがお互いに強く関連して協
調動作するコンピュータシステムのデバッグ作業におい
ても、コンピュータシステムの実動作を再現し、デバッ
グを精度良く行うことができる。また、本発明によると
各ＣＰＵのブレーク、ステップ実行におけるブレーク条
件成立個所および停止位置の対応、トレースデータの時
間関係を分かりやすく解析し、表示することができるの
で、デバッグ作業を行うユーザーがデバッグ対象となる
コンピュータシステムの挙動を容易に理解することが可
能となり、デバッグ作業の効率が向上する。以上のこと
により、本発明によれば、複数のＣＰＵを搭載したコン
ピュータシステムの効率の良いデバッグを精度良く実施
し、デバッグ工数を削減することができる。

【図面の簡単な説明】

【図１】本発明の一実施例になる協調デバッグ回路を
備えるコンピュータシステムの全体構成を示すブロック
図。

【図２】図１の実施例におけるＣＰＵ１（１１）の詳
細図。

【図３】図１の実施例における協調デバッグ回路の詳
細図。

【図４】図３のブレーク協調組み合わせ回路、および
協調ブレークコントロールレジスタの詳細な構成例を示
す図。

【図５】図１の実施例における、ＣＰＵが実行するプ
ログラムのメモリ配置を示した図。

【図６】図４の実施例における、ＣＰＵ１とＣＰＵ２
のＯＲブレークで、各ＣＰＵのブレーク行うタイミング
チャートの一例を示した図。

【図７】図３のブレーク協調組み合わせ回路、および
協調ブレークコントロールレジスタの他の詳細な構成例
を示す図。

【図８】図７の実施例における、ＣＰＵ１とＣＰＵ２
のＡＮＤブレークで、各ＣＰＵのブレーク行うタイミン
グチャートの一例を示した図。

【図９】図３の協調ブレークステータスレジスタの詳
細図。

【図１０】図９のイネーブルタイミング生成回路１の
詳細図。

【図１１】協調ブレークステータスレジスタの動作を
説明するための、ＢＲＫＯ１のタイミングチャートを示
した図。

【図１２】協調ブレークステータスレジスタの動作を
説明するための、ＢＲＫＯ１のタイミングチャートを示
した図。

【図１３】協調ブレークステータスレジスタの動作を
説明するための、ＰＣ０１およびＰＣ１１のタイミング
チャートを示した図。

【図１４】協調ブレークステータスレジスタの動作を
説明するための、ＰＣ０１およびＰＣ１１のタイミング
チャートを示した図。

【図１５】図１の外部デバイスの詳細図。

【図１６】図６のタイミングチャートで説明したＣＰ
Ｕ１とＣＰＵ２のＯＲブレークによるブレーク後の、協
調ブレークステータスレジスタの値を示す表。

【図１７】図６のタイミングチャートで説明したＣＰ
Ｕ１とＣＰＵ２のＯＲブレークによるブレーク後のプロ
グラム状態を表示する、デバッグソフトウエアの表示例
を示す図。

【図１８】図８のタイミングチャートで説明したＣＰ
Ｕ１とＣＰＵ２のＡＮＤブレークによるブレーク後の、
協調ブレークステータスレジスタの値を示す表。

【図１９】図８のタイミングチャートで説明したＣＰ
Ｕ１とＣＰＵ２のＡＮＤブレークによるブレーク後のプ
ログラム状態を表示する、デバッグソフトウエアの表示
例を示す図。

【図２０】ＣＰＵ１が実行するユーザープログラムの
ソースコードの一部とそのメモリ配置を示す図。

【図２１】図２０で示すプログラムの範囲におけるス
テップ実行の協調動作を示すタイミングチャートを示す
図。

【図２２】図２のトレースデータ格納部の第一の実施
例を示す詳細図。

【図２３】ＦＩＦＯ１（１９１１）、ＦＩＦＯ２（１
９１２）の格納データの例を示す図。

【図２４】図２３で示したＦＩＦＯの格納データを、
外部デバイスにて表示する例を示す図。

【図２５】図２のトレースデータ格納部の第二の実施
例を示す詳細図。

【符号の説明】

１複数のＣＰＵを搭載したコンピュータシステム１１ＣＰＵ１１２ＣＰＵ２１３ＣＰＵｎ３協調デバッグ回路４外部デバイス信号ライン５外部デバイス２０１ブレーク協調組み合わせ回路２０２協調ブレークコントロールレジスタ２０３協調ブレークステータスレジスタ２０４トレースデータ格納部

───────────────────────────────────────────────────── フロントページの続き (72)発明者高橋宜孝茨城県日立市大みか町七丁目１番１号株式会社日立製作所日立研究所内 (72)発明者齊藤雅彦茨城県日立市大みか町七丁目１番１号株式会社日立製作所日立研究所内 (72)発明者中塚康弘茨城県日立市大みか町七丁目１番１号株式会社日立製作所日立研究所内Ｆターム(参考） 5B042 GA11 GC02 HH23 HH25 5B045 JJ02 JJ08 JJ13

Claims

【特許請求の範囲】

【請求項１】複数のＣＰＵを搭載したコンピュータシス
テムにおいて、前記複数のＣＰＵとそれぞれデバッグ用の信号ラインを
介して接続され、当該システムのデバッグを行う際に使
用する外部デバイスと接続するための外部デバッグ信号
端子を有する協調デバッグ回路を備え、前記協調デバッグ回路は、ブレーク入力組み合わせ回路
を有しており、該ブレーク入力組み合わせ回路は、前記複数のＣＰＵと
それぞれ、当該ＣＰＵのブレーク条件が成立したことを示すブレー
ク出力信号ラインと、デバッグ用に当該ＣＰＵを停止す
るためのブレーク入力信号ラインとを介して接続され、当該ＣＰＵからのブレーク出力信号を組み合わせて当該
ＣＰＵへのブレーク入力信号を生成して、当該ＣＰＵブ
レーク間の協調を行う、ことを特徴とする複数ＣＰＵの協調デバッグ回路を備え
るコンピュータシステム。
【請求項２】請求項１において、前記協調デバッグ回路
は、前記ブレーク入力組み合わせ回路の機能を設定するレジ
スタを備え、前記レジスタは、前記外部デバッグ信号端子を介して接
続された前記外部デバイスから値を設定できることを特
徴とする複数ＣＰＵの協調デバッグ回路を備えるコンピ
ュータシステム。
【請求項３】複数のＣＰＵを搭載したコンピュータシス
テムにおいて、前記複数のＣＰＵとそれぞれデバッグ用の信号ラインを
介して接続され、当該システムのデバッグを行う際に使
用する外部デバイスと接続するための外部デバッグ信号
端子を有する協調デバッグ回路を備え、前記協調デバッグ回路は、ブレーク復帰入力組み合わせ
回路を有しており、前記ブレーク復帰入力組み合わせ回路は、前記複数のＣ
ＰＵとそれぞれ、当該ＣＰＵのブレーク復帰命令実行を示すブレーク復帰
出力信号ラインと、当該ＣＰＵのブレークを解除するた
めのブレーク復帰入力信号ラインとを介して接続され、当該ＣＰＵからのブレーク復帰出力信号を組み合わせて
当該ＣＰＵへのブレーク復帰入力信号を生成し、当該Ｃ
ＰＵブレーク復帰間の協調を行う、ことを特徴とする複数ＣＰＵの協調デバッグ回路を備え
るコンピュータシステム。
【請求項４】請求項３において、前記協調デバッグ回路
は、前記ブレーク復帰入力組み合わせ回路の機能を設定する
レジスタを備え、前記レジスタは、前記外部デバッグ信号端子を介して接
続された前記外部デバイスから値を設定できることを特
徴とする複数ＣＰＵの協調デバッグ回路を備えるコンピ
ュータシステム。
【請求項５】複数のＣＰＵを搭載したコンピュータシス
テムにおいて、前記複数のＣＰＵとそれぞれデバッグ用の信号ラインを
介して接続され、当該システムのデバッグを行う際に使
用する外部デバイスと接続するための外部デバッグ信号
端子を有する協調デバッグ回路を備え、前記協調デバッグ回路は、協調ブレークステータスレジ
スタを有しており、該協調ブレークステータスレジスタ
路は、前記複数のＣＰＵとそれぞれ、当該ＣＰＵのブレーク条件が成立したことを示すブレー
ク出力信号ラインと、当該ＣＰＵがブレークを受け付け
たことを示すブレーク受付信号ラインとを介して接続さ
れ、前記ブレーク受付信号より生成されるタイミングによ
り、前記複数のＣＰＵのブレーク出力信号を記憶し、記
憶した値を、前記外部デバッグ信号端子を介して接続さ
れた外部デバイスに出力することを特徴とする複数ＣＰ
Ｕの協調デバッグ回路を備えるコンピュータシステム。
【請求項６】請求項１ないし５のいずれかにおいて、前
記協調デバッグ回路は、外部デバイス信号インターフェ
ース部を有しており、該外部デバイス信号インターフェース部は、前記複数の
ＣＰＵとそれぞれ、当該ＣＰＵのブレーク条件が成立したことを示すブレー
ク出力信号ラインと、当該ＣＰＵのプログラムカウンタ
値を出力するプログラムカウンタ出力信号ラインと、当
該ＣＰＵがブレークを受け付けたことを示すブレーク受
付信号ラインとを介して接続され、前記ブレーク受付信号および前記ブレーク出力信号より
生成されるタイミングにより、前記複数のＣＰＵのプロ
グラムカウンタ出力信号を記憶し、記憶した値を、前記
外部デバッグ信号端子を介して接続された外部デバイス
に出力することを特徴とする複数ＣＰＵの協調デバッグ
回路を備えるコンピュータシステム。
【請求項７】請求項１ないし５のいずれかにおいてにお
いて、前記協調デバッグ回路は、前記複数のＣＰＵとそ
れぞれ、当該ＣＰＵの内部状態を出力するトレースデー
タ出力信号を介して接続され、前記複数のＣＰＵのトレースデータ出力信号を記憶す
る、トレースデータ格納部を備え、前記トレースデータ格納部は、当該ＣＰＵトレースデータ出力信号と、当該ＣＰＵトレースデータ出力信号の出力時間情報とを
組み合わせて記憶させることを特徴とする複数ＣＰＵの
協調デバッグ回路を備えるコンピュータシステム。
【請求項８】請求項１ないし７のいずれかにおいて、前
記コンピュータシステムに外部デバイスインターフェー
スを介して接続され、前記ＣＰＵのデバッグ用プログラ
ムを記憶装置に格納した外部デバイスを有し、該外部デバイスは、前記コンピュータシステムのデバッ
グデバッグ作業のための表示、操作手段としての機能を
備えたことを特徴とする複数ＣＰＵの協調デバッグ回路
を備えるコンピュータシステム。
【請求項９】複数のＣＰＵを搭載したコンピュータシス
テムに外部デバイスインターフェースを介して接続さ
れ、前記ＣＰＵのデバッグを行うための外部デバイスで
あって、計算機、記憶装置、及び表示部を備えたものに
おいて、前記計算機は、前記記憶装置に格納されているデバッグ
用プログラムを読み込み実行する機能を有し、かつ、前記表示部に、前記ＣＰＵのデバッグ用プログラム操作
のためのボタン群と、コマンド入力欄を表示し、前記プ
ログラムの実行結果および前記外部デバイスインターフ
ェース信号からの情報をデータ表示欄に表示する機能を
有し、当該ＣＰＵが実行するプログラムのブレーク条件
成立個所を前記表示部に強調表示することを特徴とした
外部デバイス。
【請求項１０】複数のＣＰＵを搭載したコンピュータシ
ステムに外部デバイスインターフェースを介して接続さ
れ、前記ＣＰＵのデバッグを行うための外部デバイスで
あって、計算機、記憶装置、及び表示部を備えたものに
おいて、前記計算機は、前記記憶装置に格納されているデバッグ
用プログラムを読み込み実行する機能を有し、かつ、前記表示部に、前記ＣＰＵのデバッグ用プログラム操作
のためのボタン群と、コマンド入力欄を表示し、前記プ
ログラムの実行結果および前記外部デバイスインターフ
ェース信号からの情報をデータ表示欄に表示する機能を
有し、当該ＣＰＵが実行するプログラムの停止個所を前記表示
部に並べて表示することを特徴とした外部デバイス。
【請求項１１】複数のＣＰＵを搭載したコンピュータシ
ステムに外部デバイスインターフェースを介して接続さ
れ、前記ＣＰＵのデバッグを行うための外部デバイスで
あって、計算機、記憶装置、及び表示部を備えたものに
おいて、前記計算機は、前記記憶装置に格納されているデバッグ
用プログラムを読み込み実行する機能を有し、かつ、前記表示部に、前記ＣＰＵのデバッグ用プログラム操作
のためのボタン群と、コマンド入力欄を表示し、前記プ
ログラムの実行結果および前記外部デバイスインターフ
ェース信号からの情報をデータ表示欄に表示する機能を
有し、当該ＣＰＵのトレースデータを、出力時間の関係
が分かるように前記表示部に並べて表示することを特徴
とした外部デバイス。
【請求項１２】デバッグ機能を有するＣＰＵであって、
少なくともプログラム格納部、命令デコード部、制御
部、デバッグコントローラを備えたものにおいて、前記制御部は、当該ＣＰＵのブレーク条件が成立したことを示すブレー
ク出力と、デバッグ用に当該ＣＰＵを停止するためのブ
レーク入力信号とを備えることを特徴としたＣＰＵ。
【請求項１３】デバッグ機能を有するＣＰＵであって、
少なくともプログラム格納部、命令デコード部、制御
部、デバッグコントローラを備えたものにおいて、当該ＣＰＵのブレーク復帰命令実行を示すブレーク復帰
出力と、当該ＣＰＵのブレークを解除するためのブレーク復帰入
力とを備えることを特徴としたＣＰＵ。
【請求項１４】複数のＣＰＵを搭載したコンピュータシ
ステムに外部デバイスインターフェースを介して、計算
機、記憶装置、及び表示部を備えた外部デバイスを接続
し、前記ＣＰＵのデバッグを行う複数ＣＰＵのデバッグ
方法であって、前記外部デバイスの前記表示部に、前記ＣＰＵのデバッ
グ用プログラム操作のためのボタン群と、コマンド入力
欄を表示し、該ボタン群及びコマンド入力欄に対する操作に基づいて
デバッグを実行し、前記プログラムの実行結果および前記外部デバイスイン
ターフェース信号からの情報をデータ表示欄に表示し、当該ＣＰＵが実行するプログラムのブレーク条件成立個
所を前記表示部に強調表示することを特徴とした複数Ｃ
ＰＵのデバッグ方法。