JP2003156764A - 薄膜トランジスタアレイ基板の製造方法およびそれを備える液晶表示装置 - Google Patents
薄膜トランジスタアレイ基板の製造方法およびそれを備える液晶表示装置Info
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- JP2003156764A JP2003156764A JP2001354496A JP2001354496A JP2003156764A JP 2003156764 A JP2003156764 A JP 2003156764A JP 2001354496 A JP2001354496 A JP 2001354496A JP 2001354496 A JP2001354496 A JP 2001354496A JP 2003156764 A JP2003156764 A JP 2003156764A
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Abstract
(57)【要約】
【課題】 従来の薄膜トランジスタアレイ基板の製造方
法によれば、ゲート配線が各配線毎にばらばらに形成さ
れているため、以降の工程で静電気がゲート配線に侵入
して薄膜トランジスタ特性が劣化し、歩留まりの低下に
つながる。 【解決手段】 絶縁性基板上に複数のゲート配線、この
複数のゲート配線の各々を接続するゲート配線接続部、
および、ゲート電極を設け、これらの上に第１の絶縁膜
を設け、ゲート配線接続部、ソース電極、ドレイン電
極、およびチャンネル形成領域の上に第２の絶縁膜を設
け、ゲート配線及びドレイン電極上にコンタクトホール
を設ける際に、ゲート配線接続部上の第１の絶縁膜およ
び第２の絶縁膜をエッチング除去し、露出したゲート配
線接続部をエッチングにより除去することで、接続され
たゲート配線を分断する製造方法とする。
法によれば、ゲート配線が各配線毎にばらばらに形成さ
れているため、以降の工程で静電気がゲート配線に侵入
して薄膜トランジスタ特性が劣化し、歩留まりの低下に
つながる。 【解決手段】 絶縁性基板上に複数のゲート配線、この
複数のゲート配線の各々を接続するゲート配線接続部、
および、ゲート電極を設け、これらの上に第１の絶縁膜
を設け、ゲート配線接続部、ソース電極、ドレイン電
極、およびチャンネル形成領域の上に第２の絶縁膜を設
け、ゲート配線及びドレイン電極上にコンタクトホール
を設ける際に、ゲート配線接続部上の第１の絶縁膜およ
び第２の絶縁膜をエッチング除去し、露出したゲート配
線接続部をエッチングにより除去することで、接続され
たゲート配線を分断する製造方法とする。
Description
【０００１】
【発明の属する技術分野】本発明は、薄膜トランジスタ
アレイ基板の製造方法に関する。特に、逆スタガ型の薄
膜トランジスタを有する基板を一方の基板とし、製造プ
ロセス中の静電気等による薄膜トランジスタ特性の劣化
による表示不良対策に関する薄膜トランジスタアレイ基
板の製造方法とかかる方法により製造された薄膜トラン
ジスタアレイ基板を用いた液晶表示装置に関する。
アレイ基板の製造方法に関する。特に、逆スタガ型の薄
膜トランジスタを有する基板を一方の基板とし、製造プ
ロセス中の静電気等による薄膜トランジスタ特性の劣化
による表示不良対策に関する薄膜トランジスタアレイ基
板の製造方法とかかる方法により製造された薄膜トラン
ジスタアレイ基板を用いた液晶表示装置に関する。
【０００２】
【従来の技術】図４は、従来の薄膜トランジスタ型液晶
表示装置において、逆スタガ型の薄膜トランジスタ、ゲ
ート配線、ソース配線等を備えた薄膜トランジスタアレ
イ基板の製造工程を示す断面図を示し、図５は従来の薄
膜トランジスタ型液晶表示装置において、逆スタガ型の
薄膜トランジスタ、ゲート配線、ソース配線等を備えた
薄膜トランジスタアレイ基板の製造工程を示す平面図を
示している。
表示装置において、逆スタガ型の薄膜トランジスタ、ゲ
ート配線、ソース配線等を備えた薄膜トランジスタアレ
イ基板の製造工程を示す断面図を示し、図５は従来の薄
膜トランジスタ型液晶表示装置において、逆スタガ型の
薄膜トランジスタ、ゲート配線、ソース配線等を備えた
薄膜トランジスタアレイ基板の製造工程を示す平面図を
示している。
【０００３】かかる薄膜トランジスタアレイ基板におい
ては、図４に示すように、ガラス等からなる透明絶縁性
基板５上に、ゲート配線１とソース配線２がマトリクス
状に配設されている。そして、ゲート配線１とソース配
線２とで囲まれた領域が一つの画素電極３となり、各画
素ごとに薄膜トランジスタ４が設けられている。
ては、図４に示すように、ガラス等からなる透明絶縁性
基板５上に、ゲート配線１とソース配線２がマトリクス
状に配設されている。そして、ゲート配線１とソース配
線２とで囲まれた領域が一つの画素電極３となり、各画
素ごとに薄膜トランジスタ４が設けられている。
【０００４】薄膜トランジスタ４については、透明絶縁
性基板５の上にゲート配線１から引き出されたゲート電
極６が設けられており、ゲート電極６全体を覆うように
ゲート絶縁膜７が設けられている。ゲート電極６上方の
ゲート絶縁膜７上には、アモルファスシリコン（ａ−Ｓ
ｉ）からなる半導体膜８が設けられており、リン等のｎ
型不純物を含むアモルファスシリコン（ａ−Ｓｉ：
ｎ+）からなるオーミックコンタクト層９を介して、半
導体膜８上からゲート絶縁膜７上にわたってソース配線
２から引き出されたソース電極１０及びドレイン電極１
１が設けられている。
性基板５の上にゲート配線１から引き出されたゲート電
極６が設けられており、ゲート電極６全体を覆うように
ゲート絶縁膜７が設けられている。ゲート電極６上方の
ゲート絶縁膜７上には、アモルファスシリコン（ａ−Ｓ
ｉ）からなる半導体膜８が設けられており、リン等のｎ
型不純物を含むアモルファスシリコン（ａ−Ｓｉ：
ｎ+）からなるオーミックコンタクト層９を介して、半
導体膜８上からゲート絶縁膜７上にわたってソース配線
２から引き出されたソース電極１０及びドレイン電極１
１が設けられている。
【０００５】そして、これらソース電極１０、ドレイン
電極１１、ゲート電極６等で構成される薄膜トランジス
タ４を覆うパッシベーション膜１２が設けられており、
ドレイン電極１１上のパッシベーション膜１２にコンタ
クトホール１３が設けられている。
電極１１、ゲート電極６等で構成される薄膜トランジス
タ４を覆うパッシベーション膜１２が設けられており、
ドレイン電極１１上のパッシベーション膜１２にコンタ
クトホール１３が設けられている。
【０００６】さらに、このコンタクトホール１３を通じ
てドレイン電極１１と電気的に接続されるインジウム錫
酸化物（Indium Tin Oxide：以下、「ＩＴＯ」とい
う。）等の透明性導電膜からなる画素電極１４が設けら
れている。
てドレイン電極１１と電気的に接続されるインジウム錫
酸化物（Indium Tin Oxide：以下、「ＩＴＯ」とい
う。）等の透明性導電膜からなる画素電極１４が設けら
れている。
【０００７】また、図４における右側の部分は、表示領
域外に位置するゲート配線１端部のゲート端子パッド部
１５とソース端子パッド部１６の断面構造を示してい
る。図４に示すように、透明絶縁性基板５上のゲート配
線材料からなる下部パッド層１７上にゲート絶縁膜７及
びパッシベーション膜１２を、また、ソース配線材料か
らなる下部パッド層１８上にパッシベーション膜１２を
それぞれ貫通するコンタクトホール１９及び２０がそれ
ぞれ設けられており、コンタクトホール１９及び２０を
通じてゲート下部パッド層１７及びソース下部パッド層
１８と電気的に接続されるゲート上部パッド層２１及び
ソース上部パッド層２２が設けられている。なお、上部
パッド層２１及び２２は、画素電極１４と同一の透明性
導電膜によって構成されている。
域外に位置するゲート配線１端部のゲート端子パッド部
１５とソース端子パッド部１６の断面構造を示してい
る。図４に示すように、透明絶縁性基板５上のゲート配
線材料からなる下部パッド層１７上にゲート絶縁膜７及
びパッシベーション膜１２を、また、ソース配線材料か
らなる下部パッド層１８上にパッシベーション膜１２を
それぞれ貫通するコンタクトホール１９及び２０がそれ
ぞれ設けられており、コンタクトホール１９及び２０を
通じてゲート下部パッド層１７及びソース下部パッド層
１８と電気的に接続されるゲート上部パッド層２１及び
ソース上部パッド層２２が設けられている。なお、上部
パッド層２１及び２２は、画素電極１４と同一の透明性
導電膜によって構成されている。
【０００８】この薄膜トランジスタアレイ基板を製造す
る際には、まず、透明絶縁性基板５上に導電膜を成膜
し、これをパターニングしてゲート電極６及びゲート配
線１を形成することになる。また、ゲート端子パッド部
１５に下部パッド層１７を形成する。
る際には、まず、透明絶縁性基板５上に導電膜を成膜
し、これをパターニングしてゲート電極６及びゲート配
線１を形成することになる。また、ゲート端子パッド部
１５に下部パッド層１７を形成する。
【０００９】次に、これらゲート電極６及びゲート配線
１を覆うゲート絶縁膜７を形成した後、ａ−Ｓｉ膜８、
ａ−Ｓｉ：ｎ+膜９を順次成膜していき、一つのフォト
マスクを用いてこれらａ−Ｓｉ膜８、ａ−Ｓｉ：ｎ+膜
９を一括してパターニングすることによって、図４に示
すようにゲート電極６上にゲート絶縁膜７を介したアイ
ランド部を形成することになる。
１を覆うゲート絶縁膜７を形成した後、ａ−Ｓｉ膜８、
ａ−Ｓｉ：ｎ+膜９を順次成膜していき、一つのフォト
マスクを用いてこれらａ−Ｓｉ膜８、ａ−Ｓｉ：ｎ+膜
９を一括してパターニングすることによって、図４に示
すようにゲート電極６上にゲート絶縁膜７を介したアイ
ランド部を形成することになる。
【００１０】さらに、全面に導電膜を成膜した後、これ
をパターニングして導電膜からなるドレイン電極１１、
ソース電極１０及びソース配線２を形成し、さらにａ−
Ｓｉ膜８のチャネル部上のａ−Ｓｉ：ｎ+膜９を除去し
て、ａ−Ｓｉ：ｎ+膜９からなるオーミックコンタクト
層を形成する。
をパターニングして導電膜からなるドレイン電極１１、
ソース電極１０及びソース配線２を形成し、さらにａ−
Ｓｉ膜８のチャネル部上のａ−Ｓｉ：ｎ+膜９を除去し
て、ａ−Ｓｉ：ｎ+膜９からなるオーミックコンタクト
層を形成する。
【００１１】次に、全面にパッシベーション膜１２を成
膜し、これをパターニングすることによってゲート下部
パッド層１７上のパッシベーション膜１２及びゲート絶
縁膜７と、ドレイン電極１１及びソース下部パッド層１
８上のパッシベーション膜１２とを一部開口し、ドレイ
ン電極１１と画素電極１４を電気的に接続するためのコ
ンタクトホール１３、及びゲート実装端子部１５とソー
ス実装端子部１６を電気的に接続するためのコンタクト
ホール１９及び２０を、それぞれ形成する。
膜し、これをパターニングすることによってゲート下部
パッド層１７上のパッシベーション膜１２及びゲート絶
縁膜７と、ドレイン電極１１及びソース下部パッド層１
８上のパッシベーション膜１２とを一部開口し、ドレイ
ン電極１１と画素電極１４を電気的に接続するためのコ
ンタクトホール１３、及びゲート実装端子部１５とソー
ス実装端子部１６を電気的に接続するためのコンタクト
ホール１９及び２０を、それぞれ形成する。
【００１２】最後に、全面にＩＴＯ膜を成膜し、これを
パターニングすることによって画素電極１４及びゲート
上部パッド層２１とソース上部パッド層２２を実装電極
として形成する。このような工程を経て、従来の薄膜ト
ランジスタアレイ基板が完成する。
パターニングすることによって画素電極１４及びゲート
上部パッド層２１とソース上部パッド層２２を実装電極
として形成する。このような工程を経て、従来の薄膜ト
ランジスタアレイ基板が完成する。
【００１３】
【発明が解決しようとする課題】しかし、上述したよう
な薄膜トランジスタアレイ基板の製造方法によれば、ゲ
ート配線が各配線毎にばらばらに形成されているため
に、以降のアイランド部形成、ソース／ドレイン電極形
成、コンタクトホール形成及び画素電極形成時の成膜、
フォトリソグラフィー、エッチング及びレジスト剥離工
程で静電気がゲート配線に侵入し薄膜トランジスタ特性
が劣化し表示不良になる確率が極めて高く歩留まりの低
下につながるという問題点があった。
な薄膜トランジスタアレイ基板の製造方法によれば、ゲ
ート配線が各配線毎にばらばらに形成されているため
に、以降のアイランド部形成、ソース／ドレイン電極形
成、コンタクトホール形成及び画素電極形成時の成膜、
フォトリソグラフィー、エッチング及びレジスト剥離工
程で静電気がゲート配線に侵入し薄膜トランジスタ特性
が劣化し表示不良になる確率が極めて高く歩留まりの低
下につながるという問題点があった。
【００１４】本発明は、上述したような問題点を解決す
るために、ゲート配線を接続して形成し、以降の工程で
ゲート配線に静電気が侵入しにくくし、画素電極形成時
の最後にゲート配線を分断することで薄膜トランジスタ
アレイ基板を製造する工程で静電気起因による薄膜トラ
ンジスタの特性劣化を防止することを図ることのできる
薄膜トランジスタアレイ基板の製造方法を提供するこ
と、および当該方法により製造された薄膜トランジスタ
アレイ基板を用いた液晶表示装置を提供することを目的
とする。
るために、ゲート配線を接続して形成し、以降の工程で
ゲート配線に静電気が侵入しにくくし、画素電極形成時
の最後にゲート配線を分断することで薄膜トランジスタ
アレイ基板を製造する工程で静電気起因による薄膜トラ
ンジスタの特性劣化を防止することを図ることのできる
薄膜トランジスタアレイ基板の製造方法を提供するこ
と、および当該方法により製造された薄膜トランジスタ
アレイ基板を用いた液晶表示装置を提供することを目的
とする。
【００１５】
【課題を解決するための手段】上記目的を達成するため
に本発明にかかる薄膜トランジスタアレイ基板の製造方
法は、絶縁性基板上に複数のゲート配線、この複数のゲ
ート配線の各々を接続するゲート配線接続部および前記
ゲート配線から引出されたゲート電極を設ける工程と、
前記絶縁性基板、前記ゲート配線、前記ゲート配線接続
部および前記ゲート電極の上に第１の絶縁膜を設ける工
程と、前記第１の絶縁膜の上方に、半導体層を設ける工
程と、前記ゲート電極の直上におけるチャンネル形成領
域以外の部分で互いに対向するよう、ソース電極及びド
レイン電極を設ける工程と、前記絶縁性基板、少なくと
も前記ゲート配線接続部、前記ソース電極、前記ドレイ
ン電極、および前記チャンネル形成領域の上に第２の絶
縁膜を設ける工程と、前記ゲート配線及び前記ドレイン
電極上にコンタクトホールを設ける際に、前記ゲート配
線接続部上の第１の絶縁膜および第２の絶縁膜をエッチ
ング除去し前記ゲート配線接続部の少なくとも一部を露
出する工程と、前記コンタクトホールの上方に画素電極
を設ける際に、前記露出したゲート配線接続部をエッチ
ングにより除去し、前記接続されたゲート配線を分断す
る工程と、を含むことを特徴とする。
に本発明にかかる薄膜トランジスタアレイ基板の製造方
法は、絶縁性基板上に複数のゲート配線、この複数のゲ
ート配線の各々を接続するゲート配線接続部および前記
ゲート配線から引出されたゲート電極を設ける工程と、
前記絶縁性基板、前記ゲート配線、前記ゲート配線接続
部および前記ゲート電極の上に第１の絶縁膜を設ける工
程と、前記第１の絶縁膜の上方に、半導体層を設ける工
程と、前記ゲート電極の直上におけるチャンネル形成領
域以外の部分で互いに対向するよう、ソース電極及びド
レイン電極を設ける工程と、前記絶縁性基板、少なくと
も前記ゲート配線接続部、前記ソース電極、前記ドレイ
ン電極、および前記チャンネル形成領域の上に第２の絶
縁膜を設ける工程と、前記ゲート配線及び前記ドレイン
電極上にコンタクトホールを設ける際に、前記ゲート配
線接続部上の第１の絶縁膜および第２の絶縁膜をエッチ
ング除去し前記ゲート配線接続部の少なくとも一部を露
出する工程と、前記コンタクトホールの上方に画素電極
を設ける際に、前記露出したゲート配線接続部をエッチ
ングにより除去し、前記接続されたゲート配線を分断す
る工程と、を含むことを特徴とする。
【００１６】かかる構成により、ゲート配線は画素電極
形成後まで接続されており、ゲート配線形成以降から画
素電極形成時まで静電気による薄膜トランジスタの特性
劣化を防止することができる。
形成後まで接続されており、ゲート配線形成以降から画
素電極形成時まで静電気による薄膜トランジスタの特性
劣化を防止することができる。
【００１７】すなわち、従来の製造プロセスと比較し
て、接続されたゲート配線をフォトマスク枚数を増やす
ことなく画素電極工程で分断することができることか
ら、製造コストの増加なしで静電気起因による薄膜トラ
ンジスタの特性劣化を防止することができる。
て、接続されたゲート配線をフォトマスク枚数を増やす
ことなく画素電極工程で分断することができることか
ら、製造コストの増加なしで静電気起因による薄膜トラ
ンジスタの特性劣化を防止することができる。
【００１８】また、本発明にかかる薄膜トランジスタア
レイ基板の製造方法は、ゲート配線、ゲート配線接続
部、およびゲート電極が湿式法によりエッチング可能な
材料からなることが好ましい。
レイ基板の製造方法は、ゲート配線、ゲート配線接続
部、およびゲート電極が湿式法によりエッチング可能な
材料からなることが好ましい。
【００１９】また、画素電極は透過型、反射型、半透過
型のいずれかである。
型のいずれかである。
【００２０】次に、上記目的を達成するために本発明に
かかる液晶表示装置は、２枚の互いに対向する絶縁性基
板の間隙に液晶材料を挟持してなる液晶表示装置であっ
て、いずれか一方の絶縁性基板を、上述したような薄膜
トランジスタアレイ基板の製造方法により製造された薄
膜トランジスタアレイ基板を用いることを特徴とする。
かかる液晶表示装置は、２枚の互いに対向する絶縁性基
板の間隙に液晶材料を挟持してなる液晶表示装置であっ
て、いずれか一方の絶縁性基板を、上述したような薄膜
トランジスタアレイ基板の製造方法により製造された薄
膜トランジスタアレイ基板を用いることを特徴とする。
【００２１】
【発明の実施の形態】以下、本発明の実施の形態にかか
る薄膜トランジスタアレイ基板について、図面を参照し
ながら説明する。本実施の形態にかかる薄膜トランジス
タアレイ基板の製造方法は、逆スタガ型の薄膜トランジ
スタにおけるゲート材料としてアルミ合金とモリブデン
タングステンの２層膜、および、ソース材料としてチタ
ン、アルミニウムおよびチタンの３積膜を用いた例であ
り、製造プロセスを５枚マスクプロセスとした例であ
る。
る薄膜トランジスタアレイ基板について、図面を参照し
ながら説明する。本実施の形態にかかる薄膜トランジス
タアレイ基板の製造方法は、逆スタガ型の薄膜トランジ
スタにおけるゲート材料としてアルミ合金とモリブデン
タングステンの２層膜、および、ソース材料としてチタ
ン、アルミニウムおよびチタンの３積膜を用いた例であ
り、製造プロセスを５枚マスクプロセスとした例であ
る。
【００２２】図１と図３は、本実施の形態にかかる薄膜
トランジスタアレイ基板を用いる液晶表示装置におい
て、液晶層を挟んで対向する一方の基板である薄膜トラ
ンジスタアレイ基板の製造工程を示す断面図であり、図
２は本実施の形態にかかる薄膜トランジスタアレイ基板
を用いる液晶表示装置において、液晶層を挟んで対向す
る一方の基板である薄膜トランジスタアレイ基板の製造
工程を示す平面図である。
トランジスタアレイ基板を用いる液晶表示装置におい
て、液晶層を挟んで対向する一方の基板である薄膜トラ
ンジスタアレイ基板の製造工程を示す断面図であり、図
２は本実施の形態にかかる薄膜トランジスタアレイ基板
を用いる液晶表示装置において、液晶層を挟んで対向す
る一方の基板である薄膜トランジスタアレイ基板の製造
工程を示す平面図である。
【００２３】本実施の形態にかかる薄膜トランジスタア
レイ基板は、図１及び図２に示すように、ガラス基板５
上にゲート配線１と１´が実装部と薄膜トランジスタ形
成部との間で接続されており、それぞれのゲート配線か
ら引き出されたゲート電極６が設けられ、ゲート電極６
を覆うようにＳｉＮxからなるゲート絶縁膜７が設けら
れている。本実施の形態においては、複数のゲート配線
の全てが、ゲート配線接続部により接続され、また、ゲ
ート配線材料としてアルミ合金とモリブデンタングステ
ンの２層膜が用いられている。
レイ基板は、図１及び図２に示すように、ガラス基板５
上にゲート配線１と１´が実装部と薄膜トランジスタ形
成部との間で接続されており、それぞれのゲート配線か
ら引き出されたゲート電極６が設けられ、ゲート電極６
を覆うようにＳｉＮxからなるゲート絶縁膜７が設けら
れている。本実施の形態においては、複数のゲート配線
の全てが、ゲート配線接続部により接続され、また、ゲ
ート配線材料としてアルミ合金とモリブデンタングステ
ンの２層膜が用いられている。
【００２４】また、ゲート電極６上方のゲート絶縁膜７
上にアモルファスシリコン（ａ−Ｓｉ）からなる半導体
膜８が設けられ、リン等のｎ型不純物を含むアモルファ
スシリコン（ａ−Ｓｉ：ｎ+）からなるオーミックコン
タクト層９を介して、半導体膜８上にソース配線２から
引き出されたソース電極１０とドレイン電極１１が設け
られている。これらソース配線２、ソース電極１０及び
ドレイン電極１１はチタン、アルミニウム及びチタンの
３層膜で形成されている。
上にアモルファスシリコン（ａ−Ｓｉ）からなる半導体
膜８が設けられ、リン等のｎ型不純物を含むアモルファ
スシリコン（ａ−Ｓｉ：ｎ+）からなるオーミックコン
タクト層９を介して、半導体膜８上にソース配線２から
引き出されたソース電極１０とドレイン電極１１が設け
られている。これらソース配線２、ソース電極１０及び
ドレイン電極１１はチタン、アルミニウム及びチタンの
３層膜で形成されている。
【００２５】そして、これらソース電極１０、ドレイン
電極１１、ゲート電極等で構成される薄膜トランジスタ
４を覆うＳｉＮxからなるパッシベーション膜１２が設
けられ、ドレイン電極１１上のパッシベーション膜１２
にコンタクトホール１３が設けられている。さらに、こ
のコンタクトホール１３を通じてドレイン電極１１と電
気的に接続されたＩＴＯからなる画素電極１４が設けら
れている。
電極１１、ゲート電極等で構成される薄膜トランジスタ
４を覆うＳｉＮxからなるパッシベーション膜１２が設
けられ、ドレイン電極１１上のパッシベーション膜１２
にコンタクトホール１３が設けられている。さらに、こ
のコンタクトホール１３を通じてドレイン電極１１と電
気的に接続されたＩＴＯからなる画素電極１４が設けら
れている。
【００２６】また、図１における右側の部分は、表示領
域外に位置するゲート配線１、１’端部のゲート端子パ
ッド部１５、ソース端子パッド１６の断面構造を示して
いる。図１に示すように、ガラス基板５上のゲート配線
材料からなる下部パッド層１７上にゲート絶縁膜７及び
パッシベーション膜１２を貫通するコンタクトホール１
９が設けられており、コンタクトホール１９を通じて下
部パッド層１７と電気的に接続されたＩＴＯからなる上
部パッド層２１が設けられている。ソース端子パッド部
もガラス基板５上のゲート絶縁膜７、ソース配線材料か
らなる下部パッド層１８上にパッシベーション膜１２を
貫通するコンタクトホール２０が設けられており、コン
タクトホール２０を通じて下部パッド層１８と電気的に
接続されたＩＴＯからなる上部パッド層２２が設けられ
ている。さらに、図１における最右部の部分２３は、表
示領域外に位置するゲート配線１、１´のゲート配線接
続部の分断部の断面構造を示す。
域外に位置するゲート配線１、１’端部のゲート端子パ
ッド部１５、ソース端子パッド１６の断面構造を示して
いる。図１に示すように、ガラス基板５上のゲート配線
材料からなる下部パッド層１７上にゲート絶縁膜７及び
パッシベーション膜１２を貫通するコンタクトホール１
９が設けられており、コンタクトホール１９を通じて下
部パッド層１７と電気的に接続されたＩＴＯからなる上
部パッド層２１が設けられている。ソース端子パッド部
もガラス基板５上のゲート絶縁膜７、ソース配線材料か
らなる下部パッド層１８上にパッシベーション膜１２を
貫通するコンタクトホール２０が設けられており、コン
タクトホール２０を通じて下部パッド層１８と電気的に
接続されたＩＴＯからなる上部パッド層２２が設けられ
ている。さらに、図１における最右部の部分２３は、表
示領域外に位置するゲート配線１、１´のゲート配線接
続部の分断部の断面構造を示す。
【００２７】この薄膜トランジスタアレイ基板を製造す
る際には、まず、図１及び図２に示すように、ガラス基
板５上にアルミ合金とモリブデンタングステンの２層膜
を連続成膜し、これを通常のフォトリソグラフィー技術
を用いてパターニングしてゲート電極６及びゲート配線
１を形成する。また、ゲート端子パッド部１５に下部パ
ッド層１７を形成する。
る際には、まず、図１及び図２に示すように、ガラス基
板５上にアルミ合金とモリブデンタングステンの２層膜
を連続成膜し、これを通常のフォトリソグラフィー技術
を用いてパターニングしてゲート電極６及びゲート配線
１を形成する。また、ゲート端子パッド部１５に下部パ
ッド層１７を形成する。
【００２８】次に、これらゲート電極６、ゲート配線接
続部、ゲート配線１を覆うようにＳｉＮx 膜７、ａ−Ｓ
ｉ膜８（半導体膜）、ａ−Ｓｉ：ｎ+膜９（不純物半導
体膜）の３層を基板全面に連続して成膜する。この際、
同一の成膜装置を用いて同一真空雰囲気中で連続成膜
し、これを通常のフォトリソグラフィー技術を用いてパ
ターニングしてａ−Ｓｉ：ｎ+膜９とａ−Ｓｉ膜８を形
成する。
続部、ゲート配線１を覆うようにＳｉＮx 膜７、ａ−Ｓ
ｉ膜８（半導体膜）、ａ−Ｓｉ：ｎ+膜９（不純物半導
体膜）の３層を基板全面に連続して成膜する。この際、
同一の成膜装置を用いて同一真空雰囲気中で連続成膜
し、これを通常のフォトリソグラフィー技術を用いてパ
ターニングしてａ−Ｓｉ：ｎ+膜９とａ−Ｓｉ膜８を形
成する。
【００２９】次に全面にチタン、アルミニウム及びチタ
ンからなる３層膜を連続成膜し、これを通常のフォトリ
ソグラフィー技術を用いてパターニングしてドレイン電
極１１、ソース電極１０、及びソース配線２と、ａ−Ｓ
ｉ：ｎ+膜９からなるオーミックコンタクト層を形成す
る。
ンからなる３層膜を連続成膜し、これを通常のフォトリ
ソグラフィー技術を用いてパターニングしてドレイン電
極１１、ソース電極１０、及びソース配線２と、ａ−Ｓ
ｉ：ｎ+膜９からなるオーミックコンタクト層を形成す
る。
【００３０】次に、全面にＳｉＮx膜を成膜してパッシ
ベーション膜１２とし、通常のフォトリソグラフィー技
術を用いてパッシベーションＳｉＮx膜１２、ゲート絶
縁ＳｉＮx膜７の２層膜をエッチングする。
ベーション膜１２とし、通常のフォトリソグラフィー技
術を用いてパッシベーションＳｉＮx膜１２、ゲート絶
縁ＳｉＮx膜７の２層膜をエッチングする。
【００３１】また、この工程においてパッシベーション
膜１２のエッチングを行う際に、ドレイン電極１１上の
パッシベーション膜１２、ゲート端子パッド部１５及び
ソース端子パッド部の下部パッド部１６上のパッシベー
ション膜１２を一部開口し、ドレイン電極１１と画素電
極１４を電気的に接続するためのコンタクトホール１
３、下部パッド層１７と上部パッド層１８を電気的に接
続するためのコンタクトホール１９及び２０を形成す
る。
膜１２のエッチングを行う際に、ドレイン電極１１上の
パッシベーション膜１２、ゲート端子パッド部１５及び
ソース端子パッド部の下部パッド部１６上のパッシベー
ション膜１２を一部開口し、ドレイン電極１１と画素電
極１４を電気的に接続するためのコンタクトホール１
３、下部パッド層１７と上部パッド層１８を電気的に接
続するためのコンタクトホール１９及び２０を形成す
る。
【００３２】また、図３（ａ）に示すようにゲート配線
接続部１、１´間の分断部２３は、パッシベーション膜
１２、ゲート絶縁膜７の２層膜をエッチングしゲート配
線２４が露出する。
接続部１、１´間の分断部２３は、パッシベーション膜
１２、ゲート絶縁膜７の２層膜をエッチングしゲート配
線２４が露出する。
【００３３】次に、全面にＩＴＯ膜を成膜し、これを通
常のフォトリソグラフィー技術を用いてパターニングす
ることにより画素電極１４とゲート端子パッド部１５、
ソース端子パッド部１６の上部パッド層２１及び２２を
形成する。このときのＩＴＯ膜のエッチング液にはヨウ
化水素酸、塩化水素酸及び臭化水素酸を用いる。
常のフォトリソグラフィー技術を用いてパターニングす
ることにより画素電極１４とゲート端子パッド部１５、
ソース端子パッド部１６の上部パッド層２１及び２２を
形成する。このときのＩＴＯ膜のエッチング液にはヨウ
化水素酸、塩化水素酸及び臭化水素酸を用いる。
【００３４】また、ゲート配線分断部２３は図３（ｂ）
に示すように、この工程においてＩＴＯ膜をエッチング
するとともにゲート配線分断部２３のゲート電極２４も
同時にエッチング除去することができる。尚、この際に
ゲート電極の２４エッチングが不完全である場合は、Ｉ
ＴＯ膜エッチング後にレジストを除去する前に燐硝酢酸
系のエッチング液でエッチングすると容易にエッチング
除去することができる。
に示すように、この工程においてＩＴＯ膜をエッチング
するとともにゲート配線分断部２３のゲート電極２４も
同時にエッチング除去することができる。尚、この際に
ゲート電極の２４エッチングが不完全である場合は、Ｉ
ＴＯ膜エッチング後にレジストを除去する前に燐硝酢酸
系のエッチング液でエッチングすると容易にエッチング
除去することができる。
【００３５】このような工程を経て、図３（ｃ）に示す
ような薄膜トランジスタアレイ基板を作製することがで
きる。そして、この薄膜トランジスタアレイ基板と共通
電極を形成した対向基板を準備し、これら基板間に液晶
を封入することによって上記構成の液晶表示装置が完成
する。
ような薄膜トランジスタアレイ基板を作製することがで
きる。そして、この薄膜トランジスタアレイ基板と共通
電極を形成した対向基板を準備し、これら基板間に液晶
を封入することによって上記構成の液晶表示装置が完成
する。
【００３６】本実施の形態にかかる薄膜トランジスタア
レイ基板の製造方法と当該方法により製造された薄膜ト
ランジスタアレイ基板を用いた液晶表示装置において
は、ゲート配線は画素電極形成後まで全数接続されてお
りゲート配線形成以降から画素電極形成時まで静電気に
よる薄膜トランジスタの特性劣化を防止することができ
る。
レイ基板の製造方法と当該方法により製造された薄膜ト
ランジスタアレイ基板を用いた液晶表示装置において
は、ゲート配線は画素電極形成後まで全数接続されてお
りゲート配線形成以降から画素電極形成時まで静電気に
よる薄膜トランジスタの特性劣化を防止することができ
る。
【００３７】すなわち、湿式エッチングできる全数接続
されたゲート配線を用いることにより、コンタクトホー
ルの上方に画素電極を設ける工程で露出したゲート配線
接続部を湿式エッチングにより除去し、全数接続された
ゲート配線を分断する。ゲート配線は画素電極形成後ま
で全数接続されておりゲート配線形成以降から画素電極
形成時まで静電気による薄膜トランジスタの特性劣化を
防止することができ、また、従来の製造プロセスと比較
して、全数接続されたゲート配線をフォトマスク枚数を
増やすことなく画素電極工程で分断することができるこ
とから、製造コストの増加なしで静電気起因による薄膜
トランジスタの特性劣化を防止することができる。
されたゲート配線を用いることにより、コンタクトホー
ルの上方に画素電極を設ける工程で露出したゲート配線
接続部を湿式エッチングにより除去し、全数接続された
ゲート配線を分断する。ゲート配線は画素電極形成後ま
で全数接続されておりゲート配線形成以降から画素電極
形成時まで静電気による薄膜トランジスタの特性劣化を
防止することができ、また、従来の製造プロセスと比較
して、全数接続されたゲート配線をフォトマスク枚数を
増やすことなく画素電極工程で分断することができるこ
とから、製造コストの増加なしで静電気起因による薄膜
トランジスタの特性劣化を防止することができる。
【００３８】
【発明の効果】以上のように本発明にかかる薄膜トラン
ジスタアレイ基板の製造方法によれば、ゲート配線形成
以降から画素電極形成時まで静電気による薄膜トランジ
スタの特性劣化を防止することができる。すなわち、従
来の製造プロセスと比較して、全数接続されたゲート配
線をフォトマスク枚数を増やすことなく画素電極工程で
分断することができることから、製造コストの増加なし
で静電気起因による薄膜トランジスタの特性劣化を防止
することができる。
ジスタアレイ基板の製造方法によれば、ゲート配線形成
以降から画素電極形成時まで静電気による薄膜トランジ
スタの特性劣化を防止することができる。すなわち、従
来の製造プロセスと比較して、全数接続されたゲート配
線をフォトマスク枚数を増やすことなく画素電極工程で
分断することができることから、製造コストの増加なし
で静電気起因による薄膜トランジスタの特性劣化を防止
することができる。
【図１】本発明の実施の形態にかかる薄膜トランジスタ
アレイ基板の製造工程断面図
アレイ基板の製造工程断面図
【図２】本発明の実施の形態にかかる薄膜トランジスタ
アレイ基板の平面図
アレイ基板の平面図
【図３】本発明の実施の形態にかかる薄膜トランジスタ
アレイ基板の製造工程断面詳細図
アレイ基板の製造工程断面詳細図
【図４】従来の薄膜トランジスタアレイ基板の製造工程
断面図
断面図
【図５】従来の薄膜トランジスタアレイ基板の平面図
１ ゲート配線
２ ソース配線
３、１４ 画素電極
４ 薄膜トランジスタ
５ 透明絶縁性基板（ガラス基板）
６ ゲート電極
７ ゲート絶縁膜
８ 半導体膜
９ ａ−Ｓｉ：ｎ+膜
１０ ソース電極
１１ ドレイン電極
１２ パッシベーション膜（絶縁膜）
１３、１９、２０ コンタクトホール
１５ ゲート端子パッド部
１６ ソース端子パッド部
１７ ゲート下部パッド層
１８ ソース下部パッド層
２１ ゲート上部パッド層
２２ ソース上部パッド層
２３ ゲート配線分断部
２４ ゲート配線分断部ゲート電極
２５ レジスト
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｈ０１Ｌ 29/786 Ｈ０１Ｌ 29/78 ６２３Ａ
６１２Ａ
(72)発明者 満生 敦士
大阪府門真市大字門真1006番地 松下電器
産業株式会社内
(72)発明者 今井 敦志
大阪府門真市大字門真1006番地 松下電器
産業株式会社内
Ｆターム(参考） 2H092 JA26 JB01 JB79 MA13 MA18
MA48 NA14
5C094 AA42 AA43 AA48 BA03 BA43
CA19 DA13 DB01 DB04 EA04
EA05 EA06 EA10 FA01 FA02
FB12 FB14 FB15 GB10
5F043 AA27 BB18 GG10
5F110 AA16 AA22 BB01 CC07 DD02
EE06 EE14 FF03 GG02 GG15
HK03 HK04 HK09 HK16 HK22
HK25 HL07 NN02 NN24 NN72
QQ09
5G435 AA17 BB12 BB15 BB16 CC09
HH12 HH13 HH14 KK05
Claims (4)
- 【請求項１】絶縁性基板上に複数のゲート配線、この複
数のゲート配線の各々を接続するゲート配線接続部およ
び前記ゲート配線から引出されたゲート電極を設ける工
程と、 前記絶縁性基板、前記ゲート配線、前記ゲート配線接続
部および前記ゲート電極の上に第１の絶縁膜を設ける工
程と、 前記第１の絶縁膜の上方に、半導体層を設ける工程と、 前記ゲート電極の直上におけるチャンネル形成領域以外
の部分で互いに対向するよう、ソース電極及びドレイン
電極を設ける工程と、 前記絶縁性基板、少なくとも前記ゲート配線接続部、前
記ソース電極、前記ドレイン電極、および前記チャンネ
ル形成領域の上に第２の絶縁膜を設ける工程と、 前記ゲート配線及び前記ドレイン電極上にコンタクトホ
ールを設ける際に、前記ゲート配線接続部上の第１の絶
縁膜および第２の絶縁膜をエッチング除去し前記ゲート
配線接続部の少なくとも一部を露出する工程と、 前記コンタクトホールの上方に画素電極を設ける際に、
前記露出したゲート配線接続部をエッチングにより除去
し、前記接続されたゲート配線を分断する工程と、を含
むことを特徴とする薄膜トランジスタアレイ基板の製造
方法。 - 【請求項２】前記ゲート配線、前記ゲート配線接続部、
およびゲート電極が湿式法によりエッチング可能な材料
からなる請求項１記載の薄膜トランジスタアレイ基板の
製造方法。 - 【請求項３】前記画素電極が透過型、反射型、半透過型
のいずれかである請求項１記載の薄膜トランジスタアレ
イ基板の製造方法。 - 【請求項４】２枚の互いに対向する絶縁性基板の間隙に
液晶材料を挟持してなる液晶表示装置であって、いずれ
か一方の前記絶縁性基板を、請求項１から３のいずれか
一項に記載の薄膜トランジスタアレイ基板の製造方法に
より製造された薄膜トランジスタアレイ基板とした液晶
表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001354496A JP2003156764A (ja) | 2001-11-20 | 2001-11-20 | 薄膜トランジスタアレイ基板の製造方法およびそれを備える液晶表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001354496A JP2003156764A (ja) | 2001-11-20 | 2001-11-20 | 薄膜トランジスタアレイ基板の製造方法およびそれを備える液晶表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003156764A true JP2003156764A (ja) | 2003-05-30 |
Family
ID=19166347
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001354496A Pending JP2003156764A (ja) | 2001-11-20 | 2001-11-20 | 薄膜トランジスタアレイ基板の製造方法およびそれを備える液晶表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003156764A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005236251A (ja) * | 2004-02-23 | 2005-09-02 | Toppoly Optoelectronics Corp | 薄膜トランジスタアレイの製造方法および装置 |
| JP2005258423A (ja) * | 2004-03-09 | 2005-09-22 | Samsung Sdi Co Ltd | 平板表示装置および平板表示装置の製造方法 |
| JP2006154034A (ja) * | 2004-11-26 | 2006-06-15 | Toppoly Optoelectronics Corp | 静電気放電保護機能を備えた電子装置 |
| JP2007009331A (ja) * | 2005-06-28 | 2007-01-18 | Lg Philips Lcd Co Ltd | エッチング組成物、及び液晶表示装置用アレイ基板の製造方法 |
| CN102593126A (zh) * | 2011-12-30 | 2012-07-18 | 友达光电股份有限公司 | 面板及其制法 |
| US10014068B2 (en) | 2011-10-07 | 2018-07-03 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| JP2018160694A (ja) * | 2008-10-24 | 2018-10-11 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| JP2024001143A (ja) * | 2008-12-25 | 2024-01-09 | 株式会社半導体エネルギー研究所 | 液晶表示装置、電子機器 |
-
2001
- 2001-11-20 JP JP2001354496A patent/JP2003156764A/ja active Pending
Cited By (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US8018544B2 (en) | 2004-03-09 | 2011-09-13 | Samsung Mobile Display Co., Ltd. | Flat panel display and method for fabricating the same |
| JP2006154034A (ja) * | 2004-11-26 | 2006-06-15 | Toppoly Optoelectronics Corp | 静電気放電保護機能を備えた電子装置 |
| JP2007009331A (ja) * | 2005-06-28 | 2007-01-18 | Lg Philips Lcd Co Ltd | エッチング組成物、及び液晶表示装置用アレイ基板の製造方法 |
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| JP2024001143A (ja) * | 2008-12-25 | 2024-01-09 | 株式会社半導体エネルギー研究所 | 液晶表示装置、電子機器 |
| US10014068B2 (en) | 2011-10-07 | 2018-07-03 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| US10431318B2 (en) | 2011-10-07 | 2019-10-01 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| US10580508B2 (en) | 2011-10-07 | 2020-03-03 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| US11133078B2 (en) | 2011-10-07 | 2021-09-28 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| US11749365B2 (en) | 2011-10-07 | 2023-09-05 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| US12062405B2 (en) | 2011-10-07 | 2024-08-13 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| US12431207B2 (en) | 2011-10-07 | 2025-09-30 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| CN102593126A (zh) * | 2011-12-30 | 2012-07-18 | 友达光电股份有限公司 | 面板及其制法 |
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