JP2002366057A

JP2002366057A - 表示装置

Info

Publication number: JP2002366057A
Application number: JP2001175614A
Authority: JP
Inventors: Yoshiaki Aoki; 良朗青木
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2001-06-11
Filing date: 2001-06-11
Publication date: 2002-12-20

Abstract

(57)【要約】【課題】周期的な表示ムラを空間的に分散して表示品位
を向上することが可能な表示装置を提供することを目的
とする。【解決手段】マトリクス状に配置された複数の画素から
なる表示エリアを備えた表示装置は、各画素毎に少なく
とも１個配置されるとともに、画素をスイッチングする
とともに、ポリシリコン半導体層１１２を含むＴＦＴ１
２１を備えている。このＴＦＴ１２１のポリシリコン半
導体層１１２は、信号線Ｘに接続されたソース領域Ｓ
と、画素電極１５１に接続されたドレイン領域Ｄとを備
えている。この表示エリアにおいて、ソース領域Ｓとド
レイン領域Ｄとの配置位置が互いに異なるスイッチング
素子を備えたことを特徴とする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、表示装置に係
り、特に、画素毎に少なくとも１個のスイッチング素子
を備えたアクティブマトリクス型表示装置に関する。

【０００２】

【従来の技術】近年、スイッチング素子としてポリシリ
コン半導体層を有する薄膜トランジスタすなわちＴＦＴ
を画素毎に備えたアクティブマトリクス型表示装置が開
発されている。このポリシリコン半導体層は、まず、Ｃ
ＶＤ法などによりアモルファスシリコン膜を成膜し、エ
キシマレーザビームを照射してアニーリングした後、所
定形状の島状にパターニングすることによって形成され
る。その後、必要に応じてポリシリコン半導体層に不純
物を注入するなどにより、半導体層にソース領域及びド
レイン領域が形成される。

【０００３】しかしながら、このようなＴＦＴは、アレ
イ基板の製造工程に起因して周期的な特性ムラが発生す
るおそれがある。

【０００４】例えば、エキシマレーザアニーリングによ
って形成されたポリシリコン半導体層は、エキシマレー
ザビームのスキャン方向に依存してその膜の特性が周期
的に変化する。このため、このようなポリシリコン半導
体層でＴＦＴを形成した場合には、特に、ＴＦＴのソー
ス→ドレインの方向が「スキャン方向に垂直または平行
に配置されているか」または「スキャン方向の進行方向
に沿ってまたはその逆方向に沿って配置されているか」
に依存して、ＴＦＴ特性が大きく影響を受ける。

【０００５】このため、特にアクティブマトリクス型表
示装置に上述した構造のＴＦＴを適用した場合に、エキ
シマレーザビームのスキャン方向に沿った周期的な表示
ムラが発生するおそれがある。

【０００６】

【発明が解決しようとする課題】上述したように、従来
のポリシリコン半導体層を有するＴＦＴを画素ごとに備
えたアクティブマトリクス型表示装置では、製造工程が
原因となって発生するＴＦＴ特性の周期的ムラが、画面
表示の際の周期的な表示ムラとなって現れるおそれがあ
る。

【０００７】この発明は、上述した問題点に鑑みなされ
たものであって、その目的は、周期的な表示ムラを空間
的に分散して表示品位を向上することが可能な表示装置
を提供することにある。

【０００８】

【課題を解決するための手段】上記課題を解決し目的を
達成するために、請求項１は、マトリクス状に配置され
た複数の画素を備えた表示装置において、前記画素の各
々は、薄膜トランジスタからなる複数のスイッチング素
子を備え、前記スイッチング素子のソース領域及びドレ
イン領域の向きが異なることを特徴とする。

【０００９】請求項２は、マトリクス状に配置された複
数の画素と、前記画素の各列に対応して配置される信号
線と、前記画素の各行に対応して配置される走査線と、
を備えた表示装置において、前記画素の各々は、島状の
半導体層と、前記半導体層にゲート絶縁膜を介して配置
され対応する走査線と接続するゲート電極と、からなる
薄膜トランジスタを少なくとも１つ備え、前記薄膜トラ
ンジスタの前記半導体層は、所定濃度の不純物を含み、
対応する前記信号線に接続するソース領域と、対応する
前記表示素子に接続するドレイン領域と、を有し、前記
薄膜トランジスタの前記ソース領域及び前記ドレイン領
域の配置位置が所定数の画素毎に異なるように配置され
たことを特徴とする。

【００１０】請求項７は、マトリクス状に配置された複
数の画素からなる表示エリアを備えた表示装置におい
て、各画素毎に少なくとも１個配置されるとともに、画
素をスイッチングするスイッチング素子を備え、前記ス
イッチング素子は、駆動源に接続された第１接続部と、
画素に接続された第２接続部とを備え、前記表示エリア
において、前記第１接続部と前記第２接続部との配置位
置が前記表示エリアの列方向において互いに異なるスイ
ッチング素子を備えたことを特徴とする。

【００１１】請求項１６は、複数の信号線と、前記信号
線に略直交して配置される複数の走査線と、これら交点
付近に配置されるスイッチング素子と、前記スイッチン
グ素子に接続される表示素子と、からなる画素をマトリ
クス状に備えた表示装置であって、前記スイッチング素
子は、島状の半導体層と、前記半導体層にゲート絶縁膜
を介して配置され対応する走査線と接続するゲート電極
と、を備えた薄膜トランジスタにより構成され、前記薄
膜トランジスタの前記半導体層は、所定濃度の不純物を
含み、対応する前記信号線に接続するソース領域と、対
応する前記表示素子に接続するドレイン領域と、を有
し、前記スイッチング素子は、前記信号線方向におい
て、前記ソース領域及び前記ドレイン領域の配置位置が
所定数毎に異なるように配置されたことを特徴とする。

【００１２】請求項１９は、マトリクス状に配置された
複数の画素からなる表示エリアを備えた表示装置におい
て、前記画素の各々は、前記画素を選択する画素スイッ
チング素子と、前記画素スイッチング素子に接続される
駆動素子と、前記駆動素子により駆動される表示素子
と、を備え、前記駆動素子は、薄膜トランジスタにより
構成され、前記表示エリアにおいて前記薄膜トランジス
タのソース領域及びドレイン領域の向きが異なることを
特徴とする。

【００１３】

【発明の実施の形態】以下、この発明の表示装置の一実
施の形態について図面を参照して説明する。

【００１４】（第１の実施の形態）まず、この発明の表
示装置として、アクティブマトリクス型液晶表示装置の
実施例について説明する。

【００１５】（実施例１）アクティブマトリクス型液晶
表示装置１０は、図１に示すように、アレイ基板１００
と、このアレイ基板１００に対向配置された対向基板２
００と、アレイ基板１００と対向基板２００との間に配
置された液晶組成物３００とを備えている。このような
液晶表示装置１０において、画像を表示する表示エリア
１０２は、アレイ基板１００と対向基板２００とを貼り
合わせる外縁シール部材１０６によって囲まれた領域内
にマトリクス配置された複数の画素から形成されてい
る。駆動回路などが配置される周辺エリア１０４は、外
縁シール部材１０６の外側で、且つ表示エリアを除く領
域に形成されている。

【００１６】表示エリア１０２において、アレイ基板１
００は、図１に示すように、マトリクス状に配置された
ｍ×ｎ個の画素電極１５１、これら画素電極１５１の行
方向に沿って形成されたｍ本の走査線Ｙ、これら画素電
極１５１の列方向に沿って形成されたｎ本の信号線Ｘ、
ｍ×ｎ個の画素電極１５１に対応して走査線Ｙおよび信
号線Ｘの交差位置近傍にスイッチング素子として配置さ
れたｍ×ｎ個の薄膜トランジスタすなわち画素ＴＦＴ１
２１を有している。この画素ＴＦＴ１２１は、ｎチャネ
ル型薄膜トランジスタによって構成されている。この薄
膜トランジスタは、ポリシリコン薄膜を活性層とする例
えばトップゲート型薄膜トランジスタである。

【００１７】また、周辺エリア１０４において、アレイ
基板１００は、走査線Ｙを駆動する走査線駆動回路１
８、信号線Ｘを駆動する信号線駆動回路１９などを有し
ている。これら走査線駆動回路１８や信号線駆動回路１
９は、ｎチャネル型薄膜トランジスタ及びＰチャネル型
薄膜トランジスタからなる相補型の回路によって構成さ
れている。これらの薄膜トランジスタは、ポリシリコン
薄膜を活性層とする例えばトップゲート型薄膜トランジ
スタであって、画素ＴＦＴと同一工程で絶縁基板１１に
形成される。

【００１８】図１に示すように、液晶容量ＣＬは、画素
電極１５１、対向電極２０４、及びこれらの電極間に挟
持された液晶組成物３００によって形成される。また、
補助容量Ｃｓは、液晶容量ＣＬと電気的に並列に形成さ
れる。この補助容量Ｃｓは、絶縁層を介して対向配置さ
れた一対の電極、すなわち、画素電極１５１と同電位の
補助容量電極６１と、所定の電位に設定された補助容量
線５２とによって形成される。補助容量電極６１は、ポ
リシリコン薄膜によって形成され、画素電極１５１にコ
ンタクトしている。また、補助容量線５２は、ゲート電
極６３と一体の走査線Ｙと同一材料によって形成されて
いる。

【００１９】図２に示すように、液晶表示装置は、アレ
イ基板１００と対向基板２００との間に液晶組成物３０
０を挟持した反射型の液晶表示装置を構成している。

【００２０】液晶表示装置のアレイ基板１００は、表示
エリア１０２において、ガラス基板などの透明な絶縁性
基板１１上に、複数の画素毎に配置された画素電極１５
１、画素電極１５１にそれぞれ対応して形成されたスイ
ッチング素子すなわち画素ＴＦＴ１２１、及び複数の画
素電極１５１全体を覆うように形成された配向膜１３Ａ
などを備えている。

【００２１】より詳細には、アレイ基板１００は、絶縁
性基板１１上にアンダーコーティング層６０を備えてい
る。このアンダーコーティング層６０は、例えばシリコ
ン窒化膜及びシリコン酸化膜を積層することによって形
成されている。

【００２２】画素ＴＦＴ１２１は、アンダーコーティン
グ層６０上に配置されたポリシリコン膜によって形成さ
れた半導体層１１２を有している。この半導体層１１２
は、チャネル領域１１２Ｃの両側にそれぞれ不純物をド
ープすることによって形成されたドレイン領域１１２Ｄ
及びソース領域１１２Ｓを有している。この画素ＴＦＴ
１２１は、ゲート絶縁膜６２を介して半導体層１１２の
チャネル領域１１２Ｃに対向して配置された走査線Ｙと
一体のゲート電極６３とを備えている。

【００２３】画素ＴＦＴ１２１のソース電極８８は、信
号線Ｘと一体に形成され、ゲート絶縁膜６２及び層間絶
縁膜７６を貫通するコンタクトホール７７を介して半導
体層１１２のソース領域１１２Ｓに電気的に接続されて
いる。画素ＴＦＴ１２１のドレイン電極８９は、ゲート
絶縁膜６２及び層間絶縁膜７６を貫通するコンタクトホ
ール７８を介して半導体層１１２のドレイン領域１１２
Ｄに電気的に接続されている。

【００２４】また、アレイ基板１００は、液晶容量ＣＬ
と電気的に並列な補助容量ＣＳを形成するために半導体
層１１２にゲート絶縁膜６２を介して配置された画素電
極１５１と同電位の補助容量電極６１と、所定の電位に
設定された補助容量線５２とを備えている。

【００２５】補助容量線５２は、走査線Ｙと同一平面の
層に設けられているとともに、走査線Ｙに対して平行に
形成されている。補助容量線５２の一部は、ゲート絶縁
膜６２を介して補助容量電極６１に対向配置されてい
る。

【００２６】補助容量電極６１は、画素ＴＦＴ１２１の
半導体層１１２と同一平面の層に同一工程で設けられ
た、不純物ドープされたポリシリコン膜によって形成さ
れている。画素ＴＦＴ１２１のドレイン電極８９から延
びた接続配線９０は、ゲート絶縁膜６２及び層間絶縁膜
７６を貫通するコンタクトホール９１を介して補助容量
電極６１に電気的に接続されている。

【００２７】さらに、アレイ基板１００は、絶縁膜２４
上に配置された画素電極１５１を備えている。この画素
電極１５１は、アルミニウム等の光反射性材料で形成さ
れ、絶縁膜２４を貫通するコンタクトホール８１を介し
て接続配線９０に電気的に接続されている。これによ
り、画素ＴＦＴ１２１のドレイン電極８９は、接続配線
９０を介して補助容量電極６１及び画素電極１５１に電
気的に接続されている。

【００２８】信号線Ｘ、走査線Ｙ、及び補助容量線５２
等の配線部は、アルミニウムや、モリブデン−タングス
テンなどの遮光性を有する低抵抗材料によって形成され
ている。この実施の形態では、走査線Ｙ及び補助容量線
５２は、モリブデン−タングステンによって形成され、
信号線Ｘは、主にアルミニウムによって形成されてい
る。

【００２９】アレイ基板１００の液晶組成物３００との
対向面には、液晶組成物３００に含まれる液晶分子を所
定方向に配向する配向膜１３Ａが配置されている。

【００３０】対向基板２００は、ガラス基板などの透明
な絶縁性基板２１上に形成されたカラーフィルタ層２
４、対向電極２０４、およびこの対向電極２０４を覆う
配向膜１３Ｂを有している。

【００３１】カラーフィルタ層２４は、赤（Ｒ）、緑
（Ｇ）、青（Ｂ）にそれぞれ着色された着色樹脂層によ
って形成されている。対向電極２０４は、ＩＴＯ（イン
ジウム・ティン・オキサイド）等の光透過性導電部材に
よって形成され、アレイ基板１００側の画素電極１５１
に対向して全面に配置される。配向膜１３Ｂは、液晶組
成物３００に含まれる液晶分子を所定方向に対して例え
ば９０度の角度だけずれた方向に配向する。対向基板２
００の外表面には、偏光板ＰＬ２が設けられている。

【００３２】次に、上述した液晶表示装置の製造方法に
ついて説明する。

【００３３】アレイ基板１００の製造工程では、まず、
厚さ０．７ｍｍのガラスなどの絶縁性基板１１上に、Ｃ
ＶＤ法により、シリコン窒化膜及びシリコン酸化膜を続
けて成膜し、２層構造のアンダーコーティング層６０を
形成する。続いて、アンダーコーティング層６０上に、
ＣＶＤ法などにより、アモルファスシリコン膜を成膜す
る。そして、このアモルファスシリコン膜にエキシマレ
ーザビームを照射し、アニーリングすることにより多結
晶化する。その後に、多結晶化されたシリコン膜すなわ
ちポリシリコン膜をフォトリソグラフィ工程によりパタ
ーニングして、ＴＦＴ１２１の半導体層１１２を形成す
るとともに、補助容量電極６１を形成する。

【００３４】続いて、ＣＶＤ法により、全面にシリコン
酸化膜を成膜して、ゲート絶縁膜６２を形成する。続い
て、スパッタリング法により、ゲート絶縁膜６２上の全
面にタンタル（Ｔａ）、クロム（Ｃｒ）、アルミニウム
（Ａｌ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、
銅（Ｃｕ）などの単体、または、これらの積層膜、ある
いは、これらの合金膜（この実施の形態では、Ｍｏ−Ｗ
合金膜）を成膜し、フォトリソグラフィ工程により所定
の形状にパターニングする。これにより、走査線Ｙ、補
助容量線５２、及び、走査線Ｙと一体のゲート電極６３
などの各種配線を形成する。

【００３５】続いて、ゲート電極６３をマスクとして、
イオン注入法やイオンドーピング法により半導体膜１１
２に不純物を注入する。これにより、ＴＦＴ１２１のド
レイン領域１１２Ｄ及びソース領域１１２Ｓを形成す
る。そして、基板全体をアニールすることにより不純物
を活性化する。

【００３６】続いて、ＣＶＤ法により、全面に酸化シリ
コン膜を成膜し、２層構造の層間絶縁膜７６を形成す
る。

【００３７】続いて、フォトリソグラフィ工程により、
ゲート絶縁膜６２及び層間絶縁膜７６を貫通してＴＦＴ
１２１のソース領域１１２Ｓに至るコンタクトホール７
７及びドレイン領域１１２Ｄに至るコンタクトホール７
８と、補助容量電極６１に至るコンタクトホール９１
と、を形成する。

【００３８】続いて、スパッタリング法により、層間絶
縁膜７６上の全面に、Ｔａ，Ｃｒ，Ａｌ，Ｍｏ，Ｗ，Ｃ
ｕなどの単体、または、これらの積層膜、あるいは、こ
れらの合金膜（この実施の形態では、Ｍｏ−Ａｌの積層
膜）を成膜し、フォトリソグラフィ工程により所定の形
状にパターニングする。これにより、信号線Ｘを形成す
るとともに、信号線Ｘと一体にＴＦＴ１２１のソース電
極８８を形成する。また、同時に、ＴＦＴ１２１のドレ
イン電極８９、及び、ドレイン電極８９から延びた接続
配線９０を形成する。

【００３９】続いて、ＣＶＤ法などにより、シリコン窒
化膜及びシリコン酸化膜の少なくとも一方を成膜し、絶
縁層２４を形成する。この絶縁層２４の形成工程では、
接続配線９０と画素電極１５１とをコンタクトするスル
ーホール８１も同時に形成する。また、この実施の形態
のように、反射型の表示装置の場合には、絶縁層上に表
面が凹凸状のアクリル樹脂を配置し、後の工程で形成さ
れる画素電極を凹凸状にしても良い。続いて、スパッタ
リング法により、絶縁層２４上にアルミニウムを成膜
し、所定の画素パターンにパターニングすることによ
り、ＴＦＴ１２１にコンタクトした画素電極１５１を形
成する。

【００４０】続いて、基板全面に、ポリイミドなどの配
向膜材料を５００オングストロームの膜厚で塗布し、焼
成した後、ラビング処理を行い、配向膜１３Ａを形成す
る。

【００４１】これにより、アレイ基板１００が製造され
る。

【００４２】一方、対向基板２００の製造工程では、ま
ず、厚さ０．７ｍｍのガラスなどの光透過性絶縁基板２
１上に、スピンナーにより、赤色の顔料を分散させた紫
外線硬化性アクリル樹脂レジストを基板全面に塗布す
る。そして、赤色画素に対応した部分に光が照射される
ようなフォトマスクを介して露光する。そして、このレ
ジスト膜を所定の現像液によって現像し、さらに水洗
後、焼成する。そして、赤色のカラーフィルタ層２４
（Ｒ）を形成する。

【００４３】続いて、同様の工程を繰り返すことによ
り、緑色のカラーフィルタ層２４（Ｇ）、青色のカラー
フィルタ層２４（Ｂ）を形成する。これにより、約３μ
ｍの膜厚を有するカラーフィルタ層２４（Ｒ、Ｇ、Ｂ）
が形成される。

【００４４】続いて、スパッタリング法により、カラー
フィルタ層２４（Ｒ、Ｇ、Ｂ）上に、ＩＴＯを約１００
ｎｍの厚さに成膜し、対向電極２０４を形成する。そし
て、対向電極２０４を覆って光透過性絶縁基板２１の全
面にポリイミドなどの配向膜材料を塗布し、焼成した
後、配向処理を施すことにより、配向膜１３Ｂを形成す
る。

【００４５】これにより、対向基板２００が製造され
る。

【００４６】液晶表示装置の製造工程では、外縁シール
部材１０６を液晶注入口を残して液晶収容空間を囲むよ
うアレイ基板１００の外縁に沿って塗布し、アレイ基板
１００の外縁と対向基板２００の外縁とを接着する。外
縁シール部材１０６は、例えば熱硬化型エポキシ系接着
剤である。

【００４７】続いて、液晶組成物３００を真空状態で液
晶注入口から液晶収容空間に注入し、さらに液晶注入口
を熱硬化型エポキシ系接着剤である注入口シール部材に
より封止する。液晶組成物３００は、例えばカイラル材
が添加されたネマティック液晶で構成される。

【００４８】以上のような製造方法によって液晶表示装
置が製造される。

【００４９】図３は、表示エリアの一部を示すアレイ基
板の略平面図であり、図４は、図３の各画素ＴＦＴのソ
ース領域とドレイン領域との位置を示す図である。

【００５０】ところで、この実施例１においては、反射
型液晶表示装置において、図３に示すように、画素ＴＦ
Ｔ１２１の半導体層１１２における駆動源（信号線駆動
回路）に接続されたソース領域Ｓ（第１接続部）と画素
（画素電極１５１）に接続されたドレイン領域Ｄ（第２
接続部）との配置位置が表示エリア１０２の画素毎に互
いに異なるように設定されている。

【００５１】すなわち、図３及び図４に示すように、Ｔ
ＦＴ１２１の半導体層１１２は、走査線Ｙと略平行に行
方向に沿って延びて形成されている。画素Ｐ１において
は、半導体層１１２の信号線Ｘに近い側にソース領域Ｓ
を形成し、信号線Ｘから離れる側にドレイン領域Ｄを形
成している。この画素Ｐ１の行方向に隣接する画素Ｐ２
においては、半導体層１１２の信号線Ｘから離れる側に
ソース領域Ｓを形成し、信号線Ｘに近い側にドレイン領
域Ｄを形成している。この画素Ｐ２の行方向に隣接する
画素Ｐ３においては、半導体層１１２の信号線Ｘに近い
側にソース領域Ｓを形成し、信号線Ｘから離れる側にド
レイン領域Ｄを形成している。

【００５２】また、図５に示すように、画素Ｐ１の列方
向に隣接する画素についても同様に、半導体層１１２の
信号線Ｘから離れる側にソース領域Ｓを形成し、信号線
Ｘに近い側にドレイン領域Ｄを形成してもよい。

【００５３】このように、画素をスイッチングするスイ
ッチング素子として、ポリシリコン膜によって形成され
た半導体層を含むＴＦＴを備えた液晶表示装置では、表
示エリアの互いに隣接する画素において、各画素に配置
されたＴＦＴは、ドレイン領域とソース領域との配置位
置が互いに異なるよう、ここでは逆向きとなるように設
定されている。これにより、ポリシリコン半導体層を形
成する際のエキシマレーザアニーリングに起因する周期
的なＴＦＴの特性ムラを分散させることが可能となる。

【００５４】すなわち、表示エリアにおいて、ＴＦＴの
ソース→ドレインの方向を画素毎に交互に切り換えるこ
とで、周期的な表示ムラが視認されることを防止でき、
表示品位を向上することが可能となる。

【００５５】また、上述した実施例１では、１画素毎に
ＴＦＴのソース→ドレインの向きを変えたが、これに限
定されず、所定数の画素毎に設定してもよく、例えば、
Ｒ、Ｇ、Ｂの３画素を１セットとして、各セットごとに
ソース→ドレインの向きを変えても良い。

【００５６】なお、上述した実施例１では、反射型液晶
表示装置に適用した例について説明したが、上述した実
施例１のパターンを透過型液晶表示装置に適用すること
も可能である。実施例１のパターンを透過型表示装置に
適用する場合には、最も開口率が大きな画素にダミーの
遮光性配線を設け、すべての画素の開口率を揃えること
が望ましい。

【００５７】また、上述した実施例１では、この発明を
表示エリアの画素ＴＦＴに適用したが、駆動回路に適用
することも可能である。

【００５８】（実施例２）アクティブマトリクス型液晶
表示装置１０は、透過型液晶表示装置であり、図６に示
すように、アレイ基板１００と、このアレイ基板１００
に対向配置された対向基板２００と、アレイ基板１００
と対向基板２００との間に配置された液晶組成物３００
とを備えている。

【００５９】液晶表示装置のアレイ基板１００は、表示
エリア１０２において、ガラス基板などの透明な絶縁性
基板１１上に、複数の画素毎に配置された画素電極１５
１、画素電極１５１にそれぞれ対応して形成されたスイ
ッチング素子すなわち画素ＴＦＴ１２１、画素毎に赤
（Ｒ）、緑（Ｇ）、青（Ｂ）に着色されたカラーフィル
タ層２４、及び複数の画素電極１５１全体を覆うように
形成された配向膜１３Ａなどを備えている。

【００６０】より詳細には、アレイ基板１００は、絶縁
性基板１１上にアンダーコーティング層６０を備えてい
る。このアンダーコーティング層６０は、例えばシリコ
ン窒化膜及びシリコン酸化膜を積層することによって形
成されている。

【００６１】画素ＴＦＴ１２１は、アンダーコーティン
グ層６０上に配置されたポリシリコン膜によって形成さ
れた半導体層１１２を有している。この半導体層１１２
は、チャネル領域１１２Ｃの両側にそれぞれ不純物をド
ープすることによって形成されたドレイン領域１１２Ｄ
及びソース領域１１２Ｓを有している。この画素ＴＦＴ
１２１は、ゲート絶縁膜６２を介して半導体層１１２の
チャネル層１１２Ｃに対向して配置された走査線Ｙと一
体のゲート電極６３とを備えている。

【００６２】画素ＴＦＴ１２１のソース電極８８は、信
号線Ｘと一体に形成され、ゲート絶縁膜６２及び層間絶
縁膜７６を貫通するコンタクトホール７７を介して半導
体層１１２のソース領域１１２Ｓに電気的に接続されて
いる。画素ＴＦＴ１２１のドレイン電極８９は、ゲート
絶縁膜６２及び層間絶縁膜７６を貫通するコンタクトホ
ール７８を介して半導体層１１２のドレイン領域１１２
Ｄに電気的に接続されている。

【００６３】また、アレイ基板１００は、液晶容量ＣＬ
と電気的に並列な補助容量ＣＳを形成するために半導体
層１１２とはゲート絶縁膜６２を介して配置され、画素
電極１５１と同電位の補助容量電極６１と、所定の電位
に設定された補助容量線５２とを備えている。

【００６４】補助容量線５２は、走査線Ｙと同一平面の
層に設けられているとともに、走査線Ｙに対して平行に
形成されている。補助容量線５２の一部は、ゲート絶縁
膜６２を介して補助容量電極６１に対向配置されてい
る。

【００６５】補助容量電極６１は、画素ＴＦＴ１２１の
半導体層１１２と同一平面の層に設けられた、不純物ド
ープされたポリシリコン膜によって形成されている。こ
の補助容量電極６１は、ゲート絶縁膜６２及び層間絶縁
膜７６を貫通するコンタクトホール９１を介して接続電
極８０に電気的に接続されている。

【００６６】さらに、アレイ基板１００は、画素ＴＦＴ
１２１などを覆うように画素毎に配置されたカラーフィ
ルタ層２４を備えている。このカラーフィルタ層２４
は、赤（Ｒ）、緑（Ｇ）、青（Ｂ）にそれぞれ着色され
た着色樹脂層によって形成されている。

【００６７】またさらに、アレイ基板１００は、カラー
フィルタ層２４上に配置された画素電極１５１を備えて
いる。この画素電極１５１は、ＩＴＯ等の透過性導電部
材によって形成され、カラーフィルタ層２４を貫通する
コンタクトホール８１を介して画素ＴＦＴ１２１のドレ
イン電極８９に電気的に接続されている。また、画素電
極１５１は、カラーフィルタ層２４を貫通するコンタク
トホール９２を介して接続電極８０に電気的に接続され
ている。

【００６８】これにより、画素ＴＦＴ１２１のドレイン
電極８９は、補助容量電極６１及び画素電極１５１に電
気的に接続されている。

【００６９】信号線Ｘ、走査線Ｙ、及び補助容量線５２
等の配線部は、アルミニウムや、モリブデン−タングス
テンなどの遮光性を有する低抵抗材料によって形成され
ている。この実施の形態では、走査線Ｙ及び補助容量線
５２は、モリブデン−タングステンによって形成され、
信号線Ｘは、主にアルミニウムによって形成されてい
る。

【００７０】アレイ基板１００の液晶組成物３００との
対向面には、液晶組成物３００に含まれる液晶分子を所
定方向に配向する配向膜１３Ａが配置されている。ま
た、アレイ基板１００の外表面には、偏光板ＰＬ１が設
けられている。

【００７１】対向基板２００は、ガラス基板などの透明
な絶縁性基板２１上に形成された対向電極２０４、及び
この対向電極２０４を覆う配向膜１３Ｂを有している。

【００７２】対向電極２０４は、ＩＴＯなどの透過性導
電部材によって形成され、アレイ基板１１０側の画素電
極１５１全体に対向するよう配置される。配向膜１３Ｂ
は、液晶組成物３００に含まれる液晶分子を所定方向に
対して例えば９０度の角度だけずれた方向に配向する。
対向基板２００の外表面には、偏光板ＰＬ２が設けられ
ている。

【００７３】次に、上述した液晶表示装置の製造方法に
ついて説明する。

【００７４】アレイ基板１００の製造工程では、まず、
厚さ０．７ｍｍのガラスなどの光透過性絶縁基板１１上
に、ＣＶＤ法により、シリコン窒化膜及びシリコン酸化
膜を続けて成膜し、２層構造のアンダーコーティング層
６０を形成する。続いて、アンダーコーティング層６０
上に、ＣＶＤ法などにより、アモルファスシリコン膜を
成膜する。そして、このアモルファスシリコン膜にエキ
シマレーザビームを照射し、アニーリングすることによ
り多結晶化する。その後に、多結晶化されたシリコン膜
すなわちポリシリコン膜をフォトリソグラフィ工程によ
りパターニングして、ＴＦＴ１２１の半導体層１１２を
形成するとともに、補助容量電極６１を形成する。

【００７５】続いて、ＣＶＤ法により、全面にシリコン
酸化膜を成膜して、ゲート絶縁膜６２を形成する。続い
て、スパッタリング法により、ゲート絶縁膜６２上の全
面にタンタル（Ｔａ）、クロム（Ｃｒ）、アルミニウム
（Ａｌ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、
銅（Ｃｕ）などの単体、または、これらの積層膜、ある
いは、これらの合金膜（この実施の形態では、Ｍｏ−Ｗ
合金膜）を成膜し、フォトリソグラフィ工程により所定
の形状にパターニングする。これにより、走査線Ｙ、補
助容量線５２、及び、走査線Ｙと一体のゲート電極６３
などの各種配線を形成する。

【００７６】続いて、ゲート電極６３をマスクとして、
イオン注入法やイオンドーピング法により半導体膜１１
２に不純物を注入する。これにより、ＴＦＴ１２１のド
レイン領域１１２Ｄ及びソース領域１１２Ｓを形成す
る。そして、基板全体をアニールすることにより不純物
を活性化する。

【００７７】続いて、ＣＶＤ法により、全面に酸化シリ
コン膜を成膜し、層間絶縁膜７６を形成する。

【００７８】続いて、フォトリソグラフィ工程により、
ゲート絶縁膜６２及び層間絶縁膜７６を貫通してＴＦＴ
１２１のソース領域１１２Ｓに至るコンタクトホール７
７及びドレイン領域１１２Ｄに至るコンタクトホール７
８と、補助容量電極６１に至るコンタクトホール９１
と、を形成する。

【００７９】続いて、スパッタリング法により、層間絶
縁膜７６上の全面に、Ｔａ，Ｃｒ，Ａｌ，Ｍｏ，Ｗ，Ｃ
ｕなどの単体、または、これらの積層膜、あるいは、こ
れらの合金膜（この実施の形態では、Ｍｏ−Ａｌの積層
膜）を成膜し、フォトリソグラフィ工程により所定の形
状にパターニングする。これにより、信号線Ｘを形成す
るとともに、信号線Ｘと一体にＴＦＴ１２１のソース電
極８８を形成する。また、同時に、ＴＦＴ１２１のドレ
イン電極８９、及び、接続電極８０を形成する。

【００８０】続いて、ＣＶＤ法により、窒化シリコン膜
ＳｉＮｘを成膜、パターニングし、パッシベーション膜
６３を形成する。

【００８１】続いて、スピンナーにより、赤色の顔料を
分散させた紫外線硬化性アクリル樹脂レジストを基板全
面に塗布する。そして、赤色画素に対応した部分に光が
照射されるようなフォトマスクを介して露光する。そし
て、このレジスト膜を所定の現像液によって現像し、さ
らに水洗後、焼成する。そして、赤色のカラーフィルタ
層２４（Ｒ）を形成する。

【００８２】続いて、同様の工程を繰り返すことによ
り、緑色のカラーフィルタ層２４（Ｇ）、青色のカラー
フィルタ層２４（Ｂ）を形成する。これにより、約３μ
ｍの膜厚を有するカラーフィルタ層２４（Ｒ、Ｇ、Ｂ）
が形成される。

【００８３】このカラーフィルタ層２４の形成工程で
は、画素ＴＦＴ１２１のドレイン電極８９と画素電極１
５１とをコンタクトするスルーホール８１、及び接続電
極８０と画素電極１５１とをコンタクトするスルーホー
ル９２も同時に形成する。

【００８４】続いて、スパッタリング法により、カラー
フィルタ層２４上にＩＴＯを成膜し、所定の画素パター
ンにパターニングすることにより、ＴＦＴ１２１にコン
タクトした画素電極１５１を形成する。

【００８５】続いて、基板全面に、ポリイミドなどの配
向膜材料を５００オングストロームの膜厚で塗布し、焼
成した後、ラビング処理を行い、配向膜１３Ａを形成す
る。

【００８６】これにより、アレイ基板１００が製造され
る。

【００８７】一方、対向基板２００の製造工程では、ま
ず、厚さ０．７ｍｍのガラス基板２１上に、スパッタリ
ング法により、ＩＴＯを約１００ｎｍの厚さに成膜し、
パターニングすることによって対向電極２０４を形成す
る。そして、対向電極２０４を覆って透明基板２１の全
面にポリイミドなどの配向膜材料を塗布し、焼成した
後、配向処理を施すことにより、配向膜１３Ｂを形成す
る。

【００８８】これにより、対向基板２００が製造され
る。

【００８９】液晶表示装置の製造工程では、外縁シール
部材１０６を液晶注入口を残して液晶収容空間を囲むよ
うアレイ基板１００の外縁に沿って塗布し、アレイ基板
１００の外縁と対向基板２００の外縁とを接着する。外
縁シール部材１０６は、例えば熱硬化型エポキシ系接着
剤である。

【００９０】続いて、液晶組成物３００を真空状態で液
晶注入口３２から液晶収容空間に注入し、さらに液晶注
入口３２を熱硬化型エポキシ系接着剤である注入口シー
ル部材３３により封止する。液晶組成物３００は、例え
ばカイラル材が添加されたネマティック液晶で構成され
る。

【００９１】以上のような製造方法によって液晶表示パ
ネルが製造される。

【００９２】ところで、この実施例２においては、透過
型液晶表示装置において、図７に示すように、画素ＴＦ
Ｔ１２１の半導体層１１２における駆動源（信号線駆動
回路）に接続されたソース領域Ｓ（第１接続部）と画素
（画素電極１５１）に接続されたドレイン領域Ｄ（第２
接続部）との配置位置が表示エリア１０２の画素毎に互
いに異なるように設定されている。

【００９３】すなわち、図７及び図８に示すように、Ｔ
ＦＴ１２１の半導体層１１２は、走査線Ｙと略垂直に列
方向に沿って延びて形成されている。画素Ｐ１において
は、半導体層１１２の走査線Ｙに近い側にソース領域Ｓ
を形成し、走査線Ｙから離れる側にドレイン領域Ｄを形
成している。この画素Ｐ１の行方向に隣接する画素Ｐ２
においては、半導体層１１２の走査線Ｙから離れる側に
ソース領域Ｓを形成し、走査線Ｙに近い側にドレイン領
域Ｄを形成している。この画素Ｐ２の行方向に隣接する
画素Ｐ３においては、半導体層１１２の走査線Ｙに近い
側にソース領域Ｓを形成し、走査線Ｙから離れる側にド
レイン領域Ｄを形成している。また、画素Ｐ１の列方向
に隣接する画素についても同様に、半導体層１１２の走
査線Ｙから離れる側にソース領域Ｓを形成し、走査線Ｙ
に近い側にドレイン領域Ｄを形成してもよい。

【００９４】このように、画素をスイッチングするスイ
ッチング素子として、ポリシリコン膜によって形成され
た半導体層を含むＴＦＴを備えた液晶表示装置では、表
示エリアの互いに隣接する画素において、各画素に配置
されたＴＦＴは、ドレイン領域とソース領域との配置位
置が互いに異なるように設定されている。これにより、
ポリシリコン半導体層を形成する際のエキシマレーザア
ニーリングに起因する周期的なＴＦＴの特性ムラを分散
させることが可能となる。

【００９５】すなわち、表示エリアにおいて、ＴＦＴの
ソース→ドレインの方向を画素毎に交互に切り換えるこ
とで、周期的な表示ムラが視認されることを防止でき、
表示品位を向上することが可能となる。

【００９６】また、このように、ＴＦＴの配置方法と、
画素電極−ＴＦＴ間及び画素電極−補助容量電極間のコ
ンタクトを工夫することで、透過型の液晶表示装置に適
用した場合でも、各画素の開口率を同一に保ったまま、
ＴＦＴのソース→ドレインの方向を切り換えることがで
きる。

【００９７】また、上述した実施例２においては、１画
素毎にソース→ドレインの方向を切り替えるものについ
て説明したが、これに限定されず、所定数の画素毎に設
定してもよく、例えば、Ｒ、Ｇ、Ｂの３画素を１セット
として、各セットごとにソース→ドレインの向きを変え
ても良い。

【００９８】さらに、上述した実施例２では、行方向に
ソース→ドレインの向きを変えたが、列方向の画素に対
しても行うことができる。

【００９９】なお、上述した実施例２では、透過型液晶
表示装置に適用した例について説明したが、もちろん、
上述した実施例２のパターンを反射型液晶表示装置に適
用することも可能である。

【０１００】また、上述した実施例２では、この発明を
表示エリアの画素ＴＦＴに適用する場合について説明し
たが、この発明を駆動回路に適用することも可能であ
る。

【０１０１】（第２の実施の形態）次に、この発明の表
示装置として、自己発光型表示装置、例えば有機ＥＬ
（エレクトロルミネッセンス）表示装置の実施例につい
て説明する。

【０１０２】（実施例１）図９に示すように、有機ＥＬ
表示装置１は、有機ＥＬ素子をマトリクス状に配置した
アレイ基板１００と、アレイ基板１００を密封する封止
基板とを備えている。このアレイ基板１００の画像を表
示する表示エリア１０２には、赤、緑、青にそれぞれ発
光する３種類の発光部すなわち有機ＥＬ素子４０を備え
て構成される。

【０１０３】有機ＥＬ素子４０は、素子毎に独立島状に
形成される第１電極と、第１電極に対向して配置され各
素子に共通に形成される第２電極と、これら電極間に保
持される発光層としての有機発光層と、によって構成さ
れる。

【０１０４】このアレイ基板１００は、表示エリア１０
２において、２つの薄膜トランジスタすなわち画素ＴＦ
Ｔ１０及び駆動ＴＦＴ２０と、蓄積容量素子３０と、有
機ＥＬ素子４０とを備えている。有機ＥＬ素子４０は、
スイッチング素子としての画素ＴＦＴ１０を介して選択
され、有機ＥＬ素子４０に対する励起電力は、駆動ＴＦ
Ｔ２０により制御される。

【０１０５】また、アレイ基板１００は、有機ＥＬ素子
４０の行方向に沿って配置された複数の走査線Ｙと、有
機ＥＬ素子４０の列方向に沿って配置された複数の信号
線Ｘと、有機ＥＬ素子４０の第１電極側に電源を供給す
るための電源供給線ＰＳＬと、を備えている。さらに、
アレイ基板１００は、その周辺エリア１０４に、走査線
Ｙに駆動信号を供給する走査線駆動回路１０７と、信号
線Ｘに駆動信号を供給する信号線駆動回路１０８と、を
備えている。

【０１０６】走査線Ｙは、走査線駆動回路１０７に接続
され、信号線Ｙは、信号線駆動回路１０８に接続されて
いる。画素ＴＦＴ１０は、走査線Ｙと信号線Ｘとの交差
部近傍に配置されている。駆動ＴＦＴ２０は、有機ＥＬ
素子４０と直列に接続されている。また、蓄積容量素子
３０は、画素ＴＦＴ１０と直列に、且つ駆動ＴＦＴ２０
と並列に接続されており、蓄積容量素子３０の両電極
は、駆動ＴＦＴ２０のゲート電極及びソース電極にそれ
ぞれ接続されている。

【０１０７】電源供給線ＰＳＬは、表示エリア１０２の
周囲に配置された第１電極電源線１１０に接続されてい
る。有機ＥＬ素子４０の第２電極側端は、表示エリア１
０２の周囲に配置されコモン電位すなわち接地電位を供
給する第２電極電源線１１４に接続されている。

【０１０８】より詳細に説明すると、画素ＴＦＴ１０の
ゲート電極は、走査線Ｙに接続され、ソース電極は信号
線Ｘに接続され、ドレイン電極は蓄積容量素子３０の一
端及び駆動ＴＦＴ２０のゲート電極に接続されている。
駆動ＴＦＴ２０のソース電極は、電源供給線ＰＳＬに接
続され、ドレイン電極は、有機ＥＬ素子４０の下部電極
に接続されている。蓄積容量素子３０の他端は、電源供
給線ＰＳＬに接続されている。

【０１０９】画素ＴＦＴ１０は、対応走査線Ｙを介して
選択されたときに対応信号線Ｘの駆動信号を蓄積容量素
子３０に書き込み、駆動ＴＦＴ２０の駆動を制御する。
駆動信号に基づいて駆動ＴＦＴ２０のゲート電圧を調整
し、電源供給線ＰＳＬから有機ＥＬ素子４０に所望の駆
動電流を供給する。

【０１１０】図１０は、アレイ基板の駆動ＴＦＴ２０及
び有機ＥＬ素子４０の略断面図である。

【０１１１】この駆動ＴＦＴ２０は、ガラス基板などの
絶縁性支持基板１２０上に配置されたポリシリコン半導
体層２０Ｐと、ゲート絶縁膜５２を介して配置されたゲ
ート電極２０Ｇと、ゲート絶縁膜５２及び層間絶縁膜５
４を貫通するコンタクトホール９３を介してポリシリコ
ン半導体層２０Ｐのソース領域２０ＰＳにコンタクトし
たソース電極２０Ｓと、ゲート絶縁膜５２及び層間絶縁
膜５４を貫通するコンタクトホール９４を介してポリシ
リコン半導体層２０Ｐのドレイン領域２０ＰＤにコンタ
クトしたドレイン電極２０Ｄと、を備えている。

【０１１２】有機ＥＬ素子４０は、層間絶縁膜５４上に
配置された絶縁膜５６上に配置されている。１画素分の
有機ＥＬ素子４０は、格子状に配置された隔壁１３０に
よって区画されている。この有機ＥＬ素子４０は、下部
に配置される第１電極６０と、上部に配置される第２電
極６６との間に挟持された有機発光層６４を備えて構成
されている。

【０１１３】すなわち、第１電極６０は、絶縁膜５６上
に配置され、絶縁膜５６を貫通するコンタクトホール９
５を介して駆動ＴＦＴ２０のドレイン電極２０Ｄに接続
されている。この第１電極６０は、ＩＴＯ（Ｉｎｄｉｕ
ｍＴｉｎＯｘｉｄｅ：インジウム・ティン・オキサ
イド）やＩＺＯ（インジウム・ジンク・オキサイド）な
どの透過性導電部材によって形成され、陽極を構成して
いる。

【０１１４】有機発光層６４は、各色共通に形成される
ホール輸送層、エレクトロン輸送層、及び各色毎に形成
される発光層の３層積層で構成されても良く、機能的に
複合された２層または単層で構成されても良い。例え
ば、ホール輸送層は、陽極（第１電極）６０上に配置さ
れ、芳香族アミン誘導体やポリチオフェン誘導体、ポリ
アニリン誘導体などの薄膜によって形成されている。発
光層は、ホール輸送層上に配置され、赤、緑、または青
に発光する有機化合物によって形成されている。この発
光層は、例えば高分子系材料を採用する場合には、ＰＰ
Ｖ（ポリパラフェニレンビニレン）やポリフルオレン誘
導体またはその前駆体などを積層して構成されている。

【０１１５】第２電極６６は、有機発光層６４上に各有
機ＥＬ素子に共通に配置されている。この第２電極６６
は、例えばＣａ（カルシウム）、Ａｌ（アルミニウ
ム）、Ｂａ（バリウム）、Ａｇ（銀）などの遮光性金属
膜によって形成され、陰極を構成している。

【０１１６】このように構成された有機ＥＬ素子４０で
は、第１電極６２と第２電極６６との間に挟持された有
機発光層６４に電子及びホールを注入し、これらを再結
合させることにより励起子を生成し、この励起子の失活
時に生じる所定波長の光放出により発光する。このＥＬ
発光は、アレイ基板１００の下面側すなわち第１電極６
０側から出射される。

【０１１７】ところで、この実施例１においては、有機
ＥＬ表示装置において、図１１に示すように、駆動ＴＦ
Ｔ２０の半導体層２０Ｐにおける駆動源（電源供給線）
に接続されたソース領域Ｓ（第１接続部）と画素（第１
電極６０）に接続されたドレイン領域Ｄ（第２接続部）
との配置位置が表示エリア１０２の画素毎に互いに異な
るように設定されている。

【０１１８】すなわち、図１１及び図１２に示すよう
に、駆動ＴＦＴ２０の半導体層２０Ｐは、走査線Ｙと略
平行に行方向に沿って延びて形成されている。画素Ｐ１
においては、半導体層２０Ｐの信号線Ｘに近い側にソー
ス領域Ｓを形成し、信号線Ｘから離れる側にドレイン領
域Ｄを形成している。この画素Ｐ１の行方向に隣接する
画素Ｐ２においては、半導体層２０Ｐの信号線Ｘから離
れる側にソース領域Ｓを形成し、信号線Ｘに近い側にド
レイン領域Ｄを形成している。この画素Ｐ２の行方向に
隣接する画素Ｐ３においては、半導体層２０Ｐの信号線
Ｘに近い側にソース領域Ｓを形成し、信号線Ｘから離れ
る側にドレイン領域Ｄを形成している。

【０１１９】また、画素Ｐ１の列方向に隣接する画素に
ついても同様に、半導体層２０Ｐの信号線Ｘから離れる
側にソース領域Ｓを形成し、信号線Ｘに近い側にドレイ
ン領域Ｄを形成してもよい。

【０１２０】このように、有機ＥＬ素子駆動用の定電流
回路を構成するスイッチング素子として、ポリシリコン
膜によって形成された半導体層を含むＴＦＴを備えた有
機ＥＬ表示装置では、表示エリアの互いに隣接する画素
において、各画素に配置されたＴＦＴは、ドレイン領域
とソース領域との配置位置が互いに異なるように設定さ
れている。これにより、ポリシリコン半導体層を形成す
る際のエキシマレーザアニーリングに起因する周期的な
ＴＦＴの特性ムラを分散させることが可能となる。

【０１２１】すなわち、表示エリアにおいて、ＴＦＴの
ソース→ドレインの方向を画素毎に交互に切り換えるこ
とで、周期的な表示ムラが視認されることを防止でき、
表示品位を向上することが可能となる。

【０１２２】また、上述した実施例１では、１画素毎に
ＴＦＴのソース→ドレインの向きを変えたが、これに限
定されず、所定数の画素毎に設定してもよく、例えば、
Ｒ、Ｇ、Ｂの３画素を１セットとして、各セットごとに
ソース→ドレインの向きを変えても良い。

【０１２３】なお、上述した実施例１では、この発明を
表示エリアの有機ＥＬ素子４０の駆動用に配置したＴＦ
Ｔ２０に適用したが、画素ＴＦＴ１０や駆動回路を構成
する他のＴＦＴに適用することも可能であり、これによ
り、さらに表示品位を向上することが可能となる。

【０１２４】（実施例２）この実施例２に係る有機ＥＬ
表示装置は、図１３に示すように、有機ＥＬ素子駆動用
のＴＦＴ２０の特性をそろえるために、閾値ばらつきを
キャンセルするために組み込まれた回路を備えている。
すなわち、この有機ＥＬ表示装置は、ＴＦＴ１０と蓄積
容量素子３０との間に閾値ばらつきキャンセル容量素子
３１を備え、さらに、制御配線３２に接続された２つの
閾値ばらつきキャンセル動作制御用のＴＦＴ３３及び３
４を備えている。

【０１２５】このような構成の有機ＥＬ表示装置におい
ても、ＴＦＴ１０、２０、３３、及び３４の半導体層に
ポリシリコン膜を適用した場合、移動度のばらつきにつ
いては完全にキャンセルできないという問題がある。

【０１２６】そこで、この実施例２では、有機ＥＬ素子
駆動用のＴＦＴ２０のソース→ドレインの方向を各画素
毎に交互に切り換えることで、エキシマレーザアニーリ
ングに起因する周期的なＴＦＴの特性ムラ（移動度、閾
値を含む）を空間的に分散させることが可能となる。

【０１２７】すなわち、表示エリアにおいて、ＴＦＴの
ソース→ドレインの方向を画素毎に交互に切り換えるこ
とで、周期的な表示ムラが視認されることを防止でき、
表示品位を向上することが可能となる。

【０１２８】また、他のＴＦＴについても同様の対策を
施すことにより、さらに表示品位を向上することが可能
となる。

【０１２９】この実施の形態において、蓄積容量素子３
０の両電極が駆動ＴＦＴ２０のゲート電極及びソース電
極に接続される構成を用いて説明したが、これに限定さ
れず、例えば、駆動ＴＦＴ２０のゲート電極と電源供給
線ＰＳＬとは別に配置される電源線とに接続される構成
でもよく、本発明の要旨を逸脱しない範囲で適宜採用で
きる。

【０１３０】（第３の実施の形態）次に、上述した第１
の実施の形態に係る液晶表示装置及び第２の実施の形態
に係る自己発光型表示装置に共通の変形例について説明
する。なお、以下の変形例では、各画素において、ＴＦ
Ｔにおけるポリシリコン半導体層のソース→ドレインの
方向のみが異なり、他の構成は上述した第１の実施の形
態または第２の実施の形態と同一であり、説明を簡略化
するために、ソース（Ｓ）、及びドレイン（Ｄ）の方向
のみで説明する。

【０１３１】（変形例１）図１４に示すように、この変
形例１では、互いに隣接する４つの画素Ｐ１乃至Ｐ４に
おいて、各画素内のＴＦＴのソース→ドレインの方向
を、行方向及び列方向でそれぞれ逆向きにして、各画素
毎に４方向に切り換えて配置されている。

【０１３２】すなわち、画素Ｐ１においては、行方向に
沿って延びる半導体層の一端側にソース領域Ｓを形成
し、他端側にドレイン領域Ｄを形成している。この画素
Ｐ１の行方向に隣接する画素Ｐ２においては、列方向に
沿って延びる半導体層の一端側にソース領域Ｓを形成
し、他端側にドレイン領域Ｄを形成している。

【０１３３】画素Ｐ１の列方向に隣接する画素Ｐ３にお
いては、列方向に沿って延びる半導体層の他端側にソー
ス領域Ｓを形成し、一端側にドレイン領域Ｄを形成して
いる。この画素Ｐ３の行方向に隣接する画素Ｐ４におい
ては、行方向に沿って延びる半導体層の他端側にソース
領域Ｓを形成し、一端側にドレイン領域Ｄを形成してい
る。

【０１３４】この変形例１では、すべての隣接する画素
（周囲８方向）に、自画素と同じソース→ドレインの方
向を持ったＴＦＴが存在しないことが特徴である。

【０１３５】このように、ポリシリコン半導体層を含む
ＴＦＴを備えた表示装置では、表示エリアの互いに隣接
する画素において、各画素に配置されたＴＦＴは、ドレ
イン領域とソース領域との配置位置が互いに異なるよう
に設定されている。これにより、ポリシリコン半導体層
を形成する際のエキシマレーザアニーリングに起因する
周期的なＴＦＴの特性ムラを分散させることが可能とな
る。

【０１３６】すなわち、表示エリアにおいて、ＴＦＴの
ソース→ドレインの方向を画素毎に交互に切り換えるこ
とで、周期的な表示ムラが視認されることを防止でき、
表示品位を向上することが可能となる。

【０１３７】（変形例２）図１５に示すように、この変
形例２では、互いに行方向に沿って隣接する４つの画素
Ｐ１乃至Ｐ４において、各画素内のＴＦＴのソース→ド
レインの方向を、行方向及び列方向でそれぞれ逆向きに
して、各画素毎に４方向に切り換えて配置されている。

【０１３８】すなわち、画素Ｐ１においては、行方向に
沿って延びる半導体層の一端側にソース領域Ｓを形成
し、他端側にドレイン領域Ｄを形成している。この画素
Ｐ１の行方向に隣接する画素Ｐ２においては、列方向に
沿って延びる半導体層の他端側にソース領域Ｓを形成
し、一端側にドレイン領域Ｄを形成している。

【０１３９】画素Ｐ２の行方向に隣接する画素Ｐ３にお
いては、行方向に沿って延びる半導体層の他端側にソー
ス領域Ｓを形成し、一端側にドレイン領域Ｄを形成して
いる。この画素Ｐ３の行方向に隣接する画素Ｐ４におい
ては、列方向に沿って延びる半導体層の一端側にソース
領域Ｓを形成し、他端側にドレイン領域Ｄを形成してい
る。

【０１４０】この変形例２では、上下左右に隣接する画
素（周囲４方向）に、自画素と同じソース→ドレインの
方向を持ったＴＦＴが存在しないことが特徴である。上
述した変形例１と比較して、行方向に隣接した４つの画
素に注目すると、変形例１では、「→↑→↑」と２方向
の変化であったのに対して、変形例２では、「→↓←
↑」と４方向に変化している。このため、変形例１と比
較した場合、より表示ムラを空間的に分散することが可
能となる。

【０１４１】（変形例３）図１６に示すように、この変
形例３では、互いに行方向に沿って隣接する４つの画素
Ｐ１乃至Ｐ４において、各画素内のＴＦＴのソース→ド
レインの方向を、行方向及び列方向でそれぞれ逆向きに
して、各画素毎に４方向に切り換えて配置されている。

【０１４２】すなわち、画素Ｐ１においては、行方向に
沿って延びる半導体層の一端側にソース領域Ｓを形成
し、他端側にドレイン領域Ｄを形成している。この画素
Ｐ１の行方向に隣接する画素Ｐ２においては、列方向に
沿って延びる半導体層の他端側にソース領域Ｓを形成
し、一端側にドレイン領域Ｄを形成している。

【０１４３】画素Ｐ２の行方向に隣接する画素Ｐ３にお
いては、行方向に沿って延びる半導体層の他端側にソー
ス領域Ｓを形成し、一端側にドレイン領域Ｄを形成して
いる。この画素Ｐ３の行方向に隣接する画素Ｐ４におい
ては、列方向に沿って延びる半導体層の一端側にソース
領域Ｓを形成し、他端側にドレイン領域Ｄを形成してい
る。

【０１４４】また、この変形例３では、互いに隣接する
４つの画素Ｐ３乃至Ｐ６において、各画素内のＴＦＴの
ソース→ドレインの方向を、行方向及び列方向でそれぞ
れ逆向きにして、各画素毎に４方向に切り換えて配置さ
れている。

【０１４５】すなわち、画素Ｐ３の列方向に隣接する画
素Ｐ５においては、行方向に沿って延びる半導体層の一
端側にソース領域Ｓを形成し、他端側にドレイン領域Ｄ
を形成している。この画素Ｐ５の行方向に隣接する画素
Ｐ６においては、列方向に沿って延びる半導体層の一端
側にソース領域Ｓを形成し、他端側にドレイン領域Ｄを
形成している。

【０１４６】この変形例３では、変形例１と同様に、す
べての隣接する画素（周囲８方向）に、自画素と同じソ
ース→ドレインの方向を持ったＴＦＴが存在しないこと
が特徴である。また、この変形例３では、変形例２と同
様に、行方向に隣接した４つの画素に注目すると、「→
↓←↑」と４方向に変化している。

【０１４７】変形例２では、自画素の斜め方向の画素に
同一のソース→ドレイン方向を有する画素が存在した
が、この変形例３では、これも改善され、より表示ムラ
を空間的に分散することが可能となる。

【０１４８】（変形例４）図１７に示すように、この変
形例４では、同一機能を有する２個以上の複数のＴＦＴ
を同一画素内で並列に配置し、さらに、ソース→ドレイ
ンの方向を、同一画素内でそれぞれ逆方向に配置してい
る。

【０１４９】これにより、各画素内のＴＦＴのソース→
ドレインの方向に依存したＴＦＴの特性ムラを平均化す
ることが可能となり、アクティブマトリクス型表示装置
の周期的な表示ムラを改善することが可能となる。

【０１５０】（変形例５）図１８に示すように、この変
形例５では、同一機能を有する２個以上の複数のＴＦＴ
を同一画素内で並列に配置し、さらに、ソース→ドレイ
ンの方向を、同一画素内でそれぞれ逆方向に配置してい
る。さらに、この変形例５では、互いに隣接する４つの
画素Ｐ１乃至Ｐ４において、各画素内のＴＦＴのソース
→ドレインの方向を、行方向及び列方向でそれぞれ逆向
きにして、画素毎に４方向に切り換えて配置されてい
る。

【０１５１】この変形例５について、より具体的に液晶
表示装置を例にとって説明する。

【０１５２】すなわち、図１９に示すように、画素Ｐ１
においては、行方向に沿って延びる一方の半導体層の一
端側にソース領域Ｓを形成し、他端側にドレイン領域Ｄ
を形成している。また、この画素Ｐ１においては、行方
向に沿って延びる他方の半導体層の他端側にソース領域
Ｓを形成し、一端側にドレイン領域Ｄを形成している。

【０１５３】この画素Ｐ１の行方向に隣接する画素Ｐ２
においては、列方向に沿って延びる一方の半導体層の一
端側にソース領域Ｓを形成し、他端側にドレイン領域Ｄ
を形成している。また、この画素Ｐ２においては、列方
向に沿って延びる他方の半導体層の他端側にソース領域
Ｓを形成し、一端側にドレイン領域Ｄを形成している。

【０１５４】画素Ｐ１の列方向に隣接する画素Ｐ３にお
いては、列方向に沿って延びる一方の半導体層の他端側
にソース領域Ｓを形成し、一端側にドレイン領域Ｄを形
成している。また、この画素Ｐ３においては、列方向に
沿って延びる他方の半導体層の一端側にソース領域Ｓを
形成し、他端側にドレイン領域Ｄを形成している。

【０１５５】この画素Ｐ３の行方向に隣接する画素Ｐ４
においては、行方向に沿って延びる一方の半導体層の他
端側にソース領域Ｓを形成し、一端側にドレイン領域Ｄ
を形成している。また、この画素Ｐ４においては、行方
向に沿って延びる他方の半導体層の一端側にソース領域
Ｓを形成し、他端側にドレイン領域Ｄを形成している。

【０１５６】これにより、各画素内のＴＦＴのソース→
ドレインの方向に依存したＴＦＴの特性ムラを平均化す
ることが可能となり、アクティブマトリクス型表示装置
の周期的な表示ムラを改善することが可能となり、表示
品位をさらに向上することが可能となる。

【０１５７】上述したように、この発明の表示装置によ
れば、マトリクス状に配置された複数の画素からなる表
示エリアを備え、また、この表示エリアにおいて各画素
毎に少なくとも１個配置されるスイッチング素子を備え
ている。このスイッチング素子は、駆動源に接続された
第１接続部と画素に接続された第２接続部とを備えてい
る。そして、この表示装置は、表示エリアにおいて、第
１接続部と第２接続部との配置位置が互いに異なるスイ
ッチング素子を備えている。

【０１５８】すなわち、このスイッチング素子は、第１
接続部及び第２接続部を含むポリシリコン半導体層を備
え、表示エリアの互いに隣接する画素において、各画素
に配置されたスイッチング素子の第１接続部と第２接続
部との配置位置が互いに異なるように構成されている。

【０１５９】また、表示エリアの一画素において、同一
画素内に配置された複数のスイッチング素子の第１接続
部と第２接続部との配置位置が互いに異なるように構成
されてもよい。

【０１６０】このような構成としたことにより、アレイ
基板の製造工程が原因となって発生するＴＦＴ特性の周
期的なムラに起因する周期的な表示ムラを空間的に分散
することが可能となり、表示品位を向上することが可能
となる。

【０１６１】

【発明の効果】以上説明したように、この発明によれ
ば、周期的な表示ムラを空間的に分散して表示品位を向
上することが可能な表示装置を提供することができる。

【図面の簡単な説明】

【図１】図１は、この発明の第１の実施の形態に係るア
クティブマトリクス型液晶表示装置の一実施の形態を示
す斜視図である。

【図２】図２は、この発明の第１の実施の形態に係るア
クティブマトリクス型液晶表示装置の実施例１の構造を
概略的に示す断面図である。

【図３】図３は、図２に示したアクティブマトリクス型
液晶表示装置のアレイ基板の構造を概略的に示す平面図
である。

【図４】図４は、第１の実施の形態に係る実施例１を説
明するための図である。

【図５】図５は、第１の実施の形態に係る実施例１の他
の例を説明するための図である。

【図６】図６は、この発明の第１の実施の形態に係るア
クティブマトリクス型液晶表示装置の実施例２の構造を
概略的に示す断面図である。

【図７】図７は、図６に示したアクティブマトリクス型
液晶表示装置のアレイ基板の構造を概略的に示す平面図
である。

【図８】図８は、第１の実施の形態に係る実施例２を説
明するための図である。

【図９】図９は、この発明の第２の実施の形態に係る自
己発光型表示装置の一実施の形態を示す略平面図であ
る。

【図１０】図１０は、この発明の第２の実施の形態に係
る自己発光型表示装置の実施例１の構造を概略的に示す
断面図である。

【図１１】図１１は、図１０に示した自己発光型表示装
置のアレイ基板の構造を概略的に示す平面図である。

【図１２】図１２は、第２の実施の形態に係る実施例１
を説明するための図である。

【図１３】図１３は、第２の実施の形態に係る実施例２
を説明するための図である。

【図１４】図１４は、この発明の第３の実施の形態に係
る変形例１の構成を概略的に示す図である。

【図１５】図１５は、この発明の第３の実施の形態に係
る変形例２の構成を概略的に示す図である。

【図１６】図１６は、この発明の第３の実施の形態に係
る変形例３の構成を概略的に示す図である。

【図１７】図１７は、この発明の第３の実施の形態に係
る変形例４の構成を概略的に示す図である。

【図１８】図１８は、この発明の第３の実施の形態に係
る変形例５の構成を概略的に示す図である。

【図１９】図１９は、図１８に示した構成をアクティブ
マトリクス型液晶表示装置に適用した場合のアレイ基板
の構造を概略的に示す平面図である。

【符号の説明】

１０…画素ＴＦＴ２０…駆動ＴＦＴ４０…有機ＥＬ素子６０…第１電極６４…有機発光層６６…第２電極１００…アレイ基板１０２…表示エリア１１２…ポリシリコン半導体層１２１…ＴＦＴ１５１…画素電極２００…対向基板２０４…対向電極３００…液晶組成物

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｈ０１Ｌ 29/786 Ｈ０１Ｌ 29/78 ６１２ＺＨ０５Ｂ 33/14 ６２７ＧＦターム(参考） 3K007 AB17 CA03 EB00 5C094 AA03 BA03 BA12 BA29 BA43 CA19 CA24 DA14 DA15 DB04 EA04 EA07 EB02 EB05 ED11 5F052 AA02 BB07 DA02 DB01 JA01 5F110 AA30 BB04 CC02 DD02 DD13 DD14 DD17 EE02 EE03 EE04 EE06 EE44 FF02 FF29 GG02 GG13 GG44 HJ12 HJ13 HJ23 HL02 HL03 HL04 HL06 HL23 HM04 HM11 HM17 NN03 NN23 NN72 NN77 PP01 PP03 PP29

Claims

【特許請求の範囲】

【請求項１】マトリクス状に配置された複数の画素を備
えた表示装置において、前記画素の各々は、薄膜トランジスタからなる複数のス
イッチング素子を備え、前記スイッチング素子のソース領域及びドレイン領域の
向きが異なることを特徴とする表示装置。
【請求項２】マトリクス状に配置された複数の画素と、
前記画素の各列に対応して配置される信号線と、前記画
素の各行に対応して配置される走査線と、を備えた表示
装置において、前記画素の各々は、島状の半導体層と、前記半導体層に
ゲート絶縁膜を介して配置され対応する走査線と接続す
るゲート電極と、からなる薄膜トランジスタを少なくと
も１つ備え、前記薄膜トランジスタの前記半導体層は、所定濃度の不
純物を含み、対応する前記信号線に接続するソース領域
と、対応する前記表示素子に接続するドレイン領域と、
を有し、前記薄膜トランジスタの前記ソース領域及び前記ドレイ
ン領域の配置位置が所定数の画素毎に異なるように配置
されたことを特徴とする表示装置。
【請求項３】前記薄膜トランジスタは、前記信号線方向
において、前記ソース領域と前記ドレイン領域との配置
位置が所定数の画素毎に異なるように配置されたことを
特徴とする請求項２に記載の表示装置。
【請求項４】前記薄膜トランジスタは、前記走査線方向
において、前記ソース領域と前記ドレイン領域との配置
位置が所定数の画素毎に異なるように配置されたことを
特徴とする請求項２に記載の表示装置。
【請求項５】前記薄膜トランジスタは、隣接する前記画
素ごとに、前記ソース領域と前記ドレイン領域との配置
位置が異なるように配置されたことを特徴とする請求項
２に記載の表示装置。
【請求項６】前記画素の各々は、複数の前記薄膜トラン
ジスタを備え、前記薄膜トランジスタは、格画素内において、前記ソー
ス領域及び前記ドレイン領域の向きが異なることを特徴
とする請求項２に記載の表示装置。
【請求項７】マトリクス状に配置された複数の画素から
なる表示エリアを備えた表示装置において、各画素毎に少なくとも１個配置されるとともに、画素を
スイッチングするスイッチング素子を備え、前記スイッチング素子は、駆動源に接続された第１接続
部と、画素に接続された第２接続部とを備え、前記表示エリアにおいて、前記第１接続部と前記第２接
続部との配置位置が前記表示エリアの列方向において互
いに異なるスイッチング素子を備えたことを特徴とする
表示装置。
【請求項８】前記表示エリアの互いに隣接する画素にお
いて、各画素に配置された前記スイッチング素子は、前
記第１接続部と前記第２接続部との配置位置が互いに異
なることを特徴とする請求項７に記載の表示装置。
【請求項９】前記表示エリアの一画素において、同一画
素内に配置された複数の前記スイッチング素子は、前記
第１接続部と前記第２接続部との配置位置が互いに異な
ることを特徴とする請求項７に記載の表示装置。
【請求項１０】前記スイッチング素子は、前記第１接続
部及び前記第２接続部を含むポリシリコン半導体層を有
することを特徴とする請求項７に記載の表示装置。
【請求項１１】前記表示装置は、一対の基板間に液晶層
を挟持した液晶表示装置であることを特徴とする請求項
７に記載の表示装置。
【請求項１２】一方の前記基板は、走査線と、この走査
線に略直交するように配置された信号線と、前記走査線
と前記信号線との交差部に配置された前記スイッチング
素子と、前記スイッチング素子に接続された画素電極
と、を備え、前記スイッチング素子は、前記信号線に接続された第１
接続部及び前記画素電極に接続された第２接続部を含む
ポリシリコン半導体層を有することを特徴とする請求項
１１に記載の表示装置。
【請求項１３】前記表示装置は、独立島状に形成される
発光層を備えた画素がマトリクス状に配置される自己発
光型表示装置であることを特徴とする請求項７に記載の
表示装置。
【請求項１４】前記スイッチング素子は、前記信号線に
接続された第１接続部及び前記画素電極に接続された第
２接続部を含むポリシリコン半導体層を有することを特
徴とする請求項１１に記載の表示装置。
【請求項１５】基板上に配置された、走査線と、この走
査線に略直交するように配置された信号線と、前記信号
線に略直交するように配置された電源供給線と、前記電
源供給線と前記信号線との交差部に配置された前記スイ
ッチング素子と、前記表示素子毎に独立に形成され前記
スイッチング素子に接続された第１電極と、複数の前記
表示素子に共通に形成された第２電極と、を備え、前記スイッチング素子は、前記電源供給線に接続された
前記第１接続部及び前記第１電極に接続された第２接続
部を含むポリシリコン半導体層を有することを特徴とす
る請求項１３に記載の表示装置。
【請求項１６】複数の信号線と、前記信号線に略直交し
て配置される複数の走査線と、これら交点付近に配置さ
れるスイッチング素子と、前記スイッチング素子に接続
される表示素子と、からなる画素をマトリクス状に備え
た表示装置であって、前記スイッチング素子は、島状の半導体層と、前記半導
体層にゲート絶縁膜を介して配置され対応する走査線と
接続するゲート電極と、を備えた薄膜トランジスタによ
り構成され、前記薄膜トランジスタの前記半導体層は、所定濃度の不
純物を含み、対応する前記信号線に接続するソース領域
と、対応する前記表示素子に接続するドレイン領域と、
を有し、前記スイッチング素子は、前記信号線方向において、前
記ソース領域及び前記ドレイン領域の配置位置が所定数
毎に異なるように配置されたことを特徴とする表示装
置。
【請求項１７】前記半導体層は、ポリシリコン半導体層
により構成されることを特徴とする請求項１６に記載の
表示装置。
【請求項１８】前記スイッチング素子は、前記走査線方
向において、前記ソース領域及び前記ドレイン領域の配
置位置が所定数毎に異なるように配置されたことを特徴
とする請求項１６に記載の表示装置。
【請求項１９】マトリクス状に配置された複数の画素か
らなる表示エリアを備えた表示装置において、前記画素の各々は、前記画素を選択する画素スイッチン
グ素子と、前記画素スイッチング素子に接続される駆動
素子と、前記駆動素子により駆動される表示素子と、を
備え、前記駆動素子は、薄膜トランジスタにより構成され、前
記表示エリアにおいて前記薄膜トランジスタのソース領
域及びドレイン領域の向きが異なることを特徴とする表
示装置。
【請求項２０】前記薄膜トランジスタの半導体層は、ポ
リシリコン半導体層により構成されることを特徴とする
請求項１９に記載の表示装置。
【請求項２１】前記表示素子は、自己発光型表示素子で
あることを特徴とする請求項１９に記載の表示装置。