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JP2001330860A - 半導体装置及びその作製方法 - Google Patents

半導体装置及びその作製方法

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JP2001330860A
JP2001330860A JP2001053109A JP2001053109A JP2001330860A JP 2001330860 A JP2001330860 A JP 2001330860A JP 2001053109 A JP2001053109 A JP 2001053109A JP 2001053109 A JP2001053109 A JP 2001053109A JP 2001330860 A JP2001330860 A JP 2001330860A
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Jun Koyama
潤 小山
Yasuyuki Arai
康行 荒井
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Abstract

(57)【要約】 【課題】 液晶表示装置などに実装する駆動回路をガラ
ス基板や石英基板などに形成し、各回路の動作特性に合
わせたＴＦＴで形成した駆動回路を実装した表示装置を
提供することを目的とする。 【解決手段】 スティックドライバの各回路の構成は、
走査線側とデータ線側で異なるものとし、要求される回
路特性に応じてＴＦＴのゲート絶縁膜の厚さやチャネル
長などを異ならせる。シフトレジスタ回路、レベルシフ
タ回路、バッファ回路から構成する走査線側のスティッ
クドライバでは、３０Ｖの耐圧が要求されるバッファ回
路のＴＦＴはゲート絶縁膜を厚く形成する。シフトレジ
スタ回路、ラッチ回路、レベルシフタ回路、Ｄ／Ａ変換
回路で構成されるデータ線側のスティックドライバは、
高周波数で駆動するためにシフトレジスタ回路やラッチ
回路のゲート絶縁膜の厚さを薄くし、チャネル長もＴＦ
Ｔよりも短く形成する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、画像、文字などの
情報を表示する表示部を備えた半導体装置に関し、特に
表示部を形成する画素領域の各画素に信号伝達する駆動
回路の構成とその作製方法及びその実装方法に関する。
また、本発明は、薄膜トランジスタをマトリクス状に配
置した領域を備えた半導体装置に関し、特に該領域とは
別に設けられる回路の構成と作製方法、及びその実装方
法に関する。尚、本明細書において半導体装置とは半導
体特性を利用して機能しうる装置全般を指し、前記電子
装置も半導体装置の範疇とする。
【０００２】
【従来の技術】液晶層や発光層を備えた表示装置におい
て、画像などを表示するための画面を形成する手段とし
て、薄膜トランジスタ（ＴＦＴ）をマトリクス状に配置
して画素領域を形成するアクティブマトリクス型の表示
装置が知られている。その代表例は、アクティブマトリ
クス型液晶表示装置であり、ノート型パーソナルコンピ
ュータ（ノートパソコン）やモバイルコンピュータ、携
帯電話をはじめ、液晶テレビなどの様々な電子装置に利
用され広く普及している。このような表示装置はＣＲＴ
と比較して軽量薄型化が可能であり、用途によっては画
面の大面積化や画素数の高密度化が要求されている。
【０００３】非晶質シリコンに代表される非晶質半導体
膜でＴＦＴのチャネル形成領域を形成する技術は生産性
に優れている。非晶質半導体膜は、バリウムホウケイ酸
ガラスやアルミノホウケイ酸ガラスなどの比較的安価で
大面積の基板に形成できる利点を有している。しかしな
がら、非晶質シリコン膜でチャネル形成領域を形成した
ＴＦＴの電界効果移動度は大きくても１cm2/Vsec程度し
か得ることができない。それゆえ、画素領域に設けるス
イッチング用のＴＦＴ(画素ＴＦＴ)としては利用できる
が、駆動回路を形成して動作させることはできなかっ
た。従って、画素ＴＦＴの駆動回路は、単結晶シリコン
基板で作製したＩＣチップを用い、画素領域の周辺にＴ
ＡＢ(Tape Automated bonding)方式やＣＯＧ(Chip on G
lass)方式で実装されている。
【０００４】ＴＡＢ方式は可撓性の絶縁基板上に銅箔な
どで配線を形成し、その上にＩＣチップを直接装着した
ものであり、可撓性基板の一方の端子が表示装置の入力
端子に接続する実装方法である。一方、ＣＯＧ方式はＩ
Ｃチップを表示装置の基板上に形成した配線のパターン
に合わせて直接貼り合わせて接続する方式である。
【０００５】また、駆動回路を実装するその他の方法と
して、特開平７−０１４８８０号公報や特開平１１−１
６０７３４号公報にはガラスまたは石英などの基板上に
非単結晶半導体材料で作製したＴＦＴで駆動回路を形成
し、短冊状に分割して（以下、このように短冊状に切り
出された駆動回路を有する基板をスティックドライバと
いう）、表示装置の基板上に実装する技術が開示されて
いる。
【０００６】いずれにしても、画素領域が形成された基
板に駆動回路を実装する領域は可能な限り小さい方が好
ましく、駆動回路の実装方法には配線のレイアウトなど
を含め様々な工夫が凝らされている。
【０００７】
【発明が解決しようとする課題】このような表示装置
は、画素数が増加すると実装するＩＣチップの数も必然
的に大きくなる。ＲＧＢフルカラー表示のＸＧＡパネル
では、画素領域のデータ線側の端子数だけで約３０００
個となり、それがＵＸＧＡでは４８００個必要となる。
ＩＣチップのサイズは製造プロセスにおけるウエハーサ
イズで限定され、実用的なサイズとして長辺が２０mm程
度のものが限度となる。このＩＣチップは出力端子のピ
ッチは、メッキなどによるコンタクト形成方法との兼ね
合いで通常１５０〜２００μm、微細化しても５０〜８
０μmが限界と言われている。仮にピッチを５０μmとし
ても、１個のＩＣチップで４００個の接続端子しか賄う
ことができない。上述のＸＧＡパネルではデータ線側だ
けでＩＣチップが８個程度、ＵＸＧＡパネルでは１２個
が必要となる。
【０００８】長尺のＩＣチップを作製する方法も考えら
れるが、短冊状のＩＣチップは円形のシリコンウエハー
から取り出すことのできる数が必然的に減ってしまい実
用に即さない。さらに、シリコンウエハー自体が脆い性
質なので、あまり長尺のものを作製すると破損してしま
う確率が増大する。また、ＩＣチップの実装には位置合
わせの精度や、端子部のコンタクト抵抗を低くする必要
がある。１枚のパネルに貼り付けるＩＣチップの数が増
えると、不良の発生率が増え、ＩＣチップの実装工程に
おける歩留まりを低下させる懸念がある。その他にも、
ＩＣチップの基体となっているシリコンと画素領域が形
成されているガラス基板との温度係数が異なるため、貼
り合わせた後にたわみなどが発生し、コンタクト抵抗の
増大といった直接的な不良の他に、発生する応力によっ
て素子の信頼性が低下する要因になる。
【０００９】一方、スティックドライバは画素領域と同
等の長さの駆動回路を形成することも可能であり、一つ
のスティックドライバで駆動回路を形成して実装するこ
ともできる。しかしながら、回路部の面積が増えると、
一つの点欠陥で不良となってしまうスティックドライバ
の数が増加するので、１枚の基板から取り出すことので
きる数が減少し、工程歩留まりの低下を招いてしまう。
【００１０】生産性の観点からは、大面積のガラス基板
や石英基板上に結晶質半導体膜から作製するＴＦＴで多
数のスティックドライバを形成する方法は優れていると
考えられる。しかし、走査線側とデータ線側では回路の
駆動周波数が異なり、また、印加する駆動電圧の値も異
なっている。具体的には、走査線側のスティックドライ
バのＴＦＴには３０Ｖ程度の耐圧が要求されるものの、
駆動周波数は１００kHz以下であり高速性は要求されな
い。データ線側のスティックドライバのＴＦＴの耐圧は
１２Ｖ程度あれば十分であるが、駆動周波数は３Ｖにて
６５MHz程度であり高速動作が要求される。このよう
に、要求される仕様の違いによりスティックドライバお
よび該ドライバ内のＴＦＴの構造を適切に作り分ける必
要がある。
【００１１】このような背景を基にして、本発明は液晶
表示装置やＥＬ表示装置などに実装する駆動回路をガラ
ス基板や石英基板などに形成する方法と、各回路の動作
特性に合わせたＴＦＴで形成した駆動回路を実装した表
示装置を提供することを目的とする。
【００１２】
【課題を解決するための手段】上記課題を解決するため
に本発明は、画素領域が形成された第１の基板と、対向
電極が形成された第２の基板とを有する表示装置におい
て、結晶質半導体層を有するＴＦＴを用いて形成される
駆動回路と該駆動回路に従属する入出力端子を一つのユ
ニットとしたものを、第３の基板上に複数個形成し、そ
の後第３の基板を個々のユニット毎に分割して得られる
スティックドライバを、第１の基板に実装することを特
徴とする。
【００１３】スティックドライバの各回路の構成は、走
査線側とデータ線側で異なるものとし、要求される回路
特性に応じてＴＦＴのゲート絶縁膜の厚さやチャネル長
などを異ならせたものとする。例えば、シフトレジスタ
回路、レベルシフタ回路、バッファ回路から構成する走
査線側のスティックドライバでは、３０Ｖの耐圧が要求
されるバッファ回路のＴＦＴはシフトレジスタ回路のＴ
ＦＴよりもゲート絶縁膜を厚く形成する。また、シフト
レジスタ回路、ラッチ回路、レベルシフタ回路、Ｄ／Ａ
変換回路から構成されるデータ線側のスティックドライ
バは、高周波数で駆動するためにシフトレジスタ回路や
ラッチ回路のゲート絶縁膜の厚さを薄くし、チャネル長
も他のＴＦＴよりも短く形成する。
【００１４】また、高い周波数の入力デジタル信号を必
要とするデータ線側には信号分割回路を設け、スティッ
クドライバに入力するデータ信号の周波数を落とす手段
を設ける。これにより、スティックドライバのＴＦＴの
負担を軽減し、駆動回路の信頼性を向上させる。信号分
割回路は、ｎ個の入力部とｍ×ｎ個の出力部とを備え、
ｎ個の入力部のそれぞれより入力信号の供給を受け、入
力デジタル信号のパルスの長さを時間伸長した修正デジ
タル信号を、ｍ×ｎ個ある出力部より送信することによ
り、入力デジタル信号の周波数を落としている。修正デ
ジタル信号は、入力デジタル信号のパルスの長さを何倍
に時間伸長したものであっても良い。
【００１５】本発明の基本的な概念を図２５に示す。表
示領域１００２が形成された第１の基板１００１と、第
３の基板１００６上に複数の駆動回路を形成し、第３の
基板１００６を駆動回路毎に、短冊状または矩形状に分
断することによって取り出されるスティックドライバを
第１の基板に貼り合わせる。駆動回路の構成は走査線側
とデータ線側で異なるが、いずれにしてもそれぞれの側
で複数個のスティックドライバを実装する。図２５で
は、走査線側駆動回路が形成されたスティックドライバ
１００３、１００４及びデータ線側駆動回路が形成され
たスティックドライバ１００７、１００８が実装される
形態を示している。
【００１６】スティックドライバは大面積の第３の基板
上に複数個作り込むことが生産性を向上させる観点から
適している。例えば、３００×４００mmや５５０×６５
０mmの大面積の基板を用い、駆動回路部と入出力端子を
一つのユニットとする回路パターンを複数個形成し、最
後に分割して取り出す。この時スティックドライバの短
辺の長さは１〜６mm、長辺の長さは１０〜６０mmとす
る。
【００１７】サブミクロンのデザインルールで回路パタ
ーンを形成するには、露光にステッパ方式を採用するの
が好ましい。ステッパ方式の露光領域はその光学系にも
よるが、一辺が３０〜６０mmの四辺形の領域を一括して
露光することができる。スティックドライバのサイズに
おいて、特に長辺の長さはこの露光領域に合わせて形成
することが望ましい。
【００１８】このようなサイズで分割するには、ダイヤ
モンド片などを利用してガラス基板の表面に罫書き線を
形成し、外力を作用させて罫書き線に沿って分断する方
法で行うことができる。この加工を行う機械はガラスス
クライバーとも呼ばれるが、分断加工するのに必要な刃
の加工幅は１００μmを下らず、１００〜５００μmは余
裕を見込む必要がある。また、基板上に形成したマーカ
ーとの位置合わせ精度も±１００μmの誤差がある。従
って、ガラススクライバーで短辺が２mmのスティックド
ライバを切り出すには切りしろを１〜５mm見込む必要が
あり、そのために１枚の基板からの取り数が制限されて
しまう。一方、シリコンウェハーを個々のダイに切断す
るブレートダイシング法を用いたダイシング装置は、ブ
レード（刃）の幅が０．０２〜０．０５mmであり、位置
合わせ精度を考慮しても１００μm以下の精度で基板を
分割することができる。
【００１９】従って、１枚の基板からスティックドライ
バを効率的に取出す方法は、加工精度の低いガラススク
ライバーで分断する加工領域と、加工精度の高いダイシ
ング装置で分断する加工領域とを分けて配置する。具体
的には、一辺が１００〜２００mmの領域から成る群を作
り、その群の中に短辺の長さ１〜６mmのスティックドラ
イバを複数個配置する。そして、群と群との分割はガラ
ススクライバーで行い、分割された群からスティックド
ライバを取出すにはダイシング装置で行う。
【００２０】また、データ線側のスティックドライバ
は、形成するＴＦＴのチャネル長を０．３〜１μmと
し、さらに上記のような限られた面積内に必要な回路を
形成するために、走査線側のスティックドライバよりも
デザインルールを縮小して形成する。その好ましい方法
として、ステッパ方式を用いた露光技術を採用する。
【００２１】以上説明したように本発明は、複数の走査
線と、複数のデータ線が絶縁層を介して交差するように
設けられ、交差部に対応して非晶質半導体を有する薄膜
トランジスタが設けられた画素領域を有する第１の基板
と、画素領域に対応して対向電極が形成された第２の基
板と、第１の基板の画素領域の外側に設けられ、結晶質
半導体を有する複数の薄膜トランジスタで形成された駆
動回路を有するガラスまたは石英から成る第３の基板
と、第１の基板と第２の基板との間に液晶層を狭持した
半導体装置において、第３の基板は複数個設けられ、複
数の薄膜トランジスタは、第１のゲート絶縁膜で形成さ
れた第１の薄膜トランジスタと、第２のゲート絶縁膜で
形成された第２の薄膜トランジスタを含むことを特徴と
している。
【００２２】また、本発明の半導体装置の作製方法は、
複数の走査線と、複数のデータ線とを絶縁層を介して交
差させ、該交差部に非晶質半導体を有する薄膜トランジ
スタを設けた画素領域を第１の基板に形成する第１の工
程と、画素領域に対応する対向電極を第２の基板上に形
成する第２の工程と、第１の基板と前記第２の基板の間
に液晶層を挟持して貼り合わせる第３の工程と、結晶質
半導体を有する薄膜トランジスタで形成された駆動回路
と該駆動回路に従属する入力端子と出力端子とを一つの
ユニットとして、該ユニットを複数個第３の基板に形成
する第４の工程と、第３の基板に形成された複数の駆動
回路をそれぞれに分割して、スティック状の基板を形成
する第５の工程と、スティック状の基板を前記第１の基
板の画素領域の周辺に、駆動回路の出力端子を画素領域
の複数の走査線またはデータ線に対応して複数個貼り合
わせて電気的に接続する第６の工程とを有し、第４の工
程は、第１の厚さのゲート絶縁膜を形成する工程と、第
２の厚さのゲート絶縁膜を形成する工程とを含むことを
特徴としている。
【００２３】
【発明の実施の形態】[実施形態１]図１は本発明の表示
装置の構成を示す図である。基板１０１上には画素領域
１０２が形成されている。その画素領域１０２が形成さ
れた領域上には対向電極が形成された第２の基板１１０
が液晶層（図示せず）を介して貼り合わされている。第
１の基板と第２の基板との間隔、即ち液晶層の厚さはス
ペーサによって決定付けられるが、ネマチック液晶の場
合には３〜８μm、スメチック液晶の場合には１〜４μm
とする。第１及び第２の基板にはアルミノホウケイ酸ガ
ラスやバリウムホウケイ酸ガラスなどの無アルカリガラ
スを用いることが好ましく、その厚さは０．３〜１．１
mm（代表的には０．７mm）が用いられるので、相対的に
液晶層の厚さは外観上無視できるものである。
【００２４】画素領域１０２は走査線群１０８とデータ
線群１０９が交差してマトリクスを形成し、各交差部に
対応してＴＦＴが配置されている。ここで配置されるＴ
ＦＴの構造は特に限定されるものではないが、代表的に
は非晶質シリコン層を能動層とする逆スタガ型のＴＦＴ
が好適に用いられる。非晶質シリコン層はプラズマＣＶ
Ｄ法で３００℃以下の温度で形成することが可能であ
り、例えば、外寸５５０×６５０mmの無アルカリガラス
基板であっても、ＴＦＴを形成するのに必要な膜厚を数
十秒で形成することができる。このような製造技術の特
徴は、大画面の表示装置を作製する上で非常に有用に活
用することができる。
【００２５】画素領域１０２の外側の領域には、駆動回
路が形成されたスティックドライバ１０３、１０４が実
装されている。１０３はデータ線側の駆動回路であり、
１０４は走査線側の駆動回路であるが、いずれも複数個
に分割して実装する。ＲＧＢフルカラーに対応した画素
領域を形成するためには、ＸＧＡクラスでデータ線の本
数が３０７２本であり走査線側が７６８本必要となる。
また、ＵＸＧＡではそれぞれ４８００本と１２００本が
必要となる。このような数で形成されたデータ線及び走
査線は画素領域１０２の端部で数ブロック毎に区分して
引出線１０７を形成し、スティックドライバ１０３、１
０４の出力端子のピッチに合わせて集められている。
【００２６】一方、基板１０１の端部には外部入力端子
１０５が形成され、この部分で外部回路と接続するＦＰ
Ｃ（フレキシブルプリント配線板：Flexible Printed C
ircuit）を貼り合わせる。そして、外部入力端子１０５
とスティックドライバとの間は基板１０１上に形成した
接続配線１０６によって結ばれ、最終的にはスティック
ドライバの入力端子のピッチに合わせて集められる。
【００２７】スティックドライバの回路構成は、走査線
側とデータ線側とで異なっている。図２はその一例を示
し、図１と同様に画素領域１２０の外側に走査線側のス
ティックドライバ１２１と、データ線側のスティックド
ライバ１２２が設けられる様子を示している。走査線側
のスティックドライバ１２１の構成は、シフトレジスタ
回路１２３、レベルシフタ回路１２４、バッファ回路１
２５から成っている。この内、バッファ回路１２５は３
０Ｖ程度の耐圧が要求されるものの、動作周波数は１０
０kHz程度であるので、特にこの回路を形成するＴＦＴ
はゲート絶縁膜の厚さは１５０〜２５０nm、チャネル長
は１〜２μmで形成する。一方、データ線側のスティッ
クドライバは、シフトレジスタ回路１２６、ラッチ回路
１２７、レベルシフタ回路１２８、Ｄ／Ａ変換回路１２
９から構成される。シフトレジスタ回路１２６やラッチ
回路１２７は駆動電圧３Ｖで周波数５０MHz以上（例え
ば６５MHz）で駆動するために、特にこの回路を形成す
るＴＦＴはゲート絶縁膜の厚さは２０〜７０nm、チャネ
ル長は０．３〜１μmで形成する。
【００２８】このような駆動回路が形成されたスティッ
クドライバは図３（Ａ）に示すように、第３の基板１１
１上に形成され、ＴＦＴで形成された回路部１１２、入
力端子１１３、出力端子１１４が設けられている。駆動
回路部１１２のＴＦＴのチャネル形成領域やソース・ド
レイン領域は結晶質半導体膜で形成する。結晶質半導体
膜には非晶質半導体膜をレーザー結晶化法や熱結晶化法
で結晶化させた膜を適用することが可能であり、その他
のもＳＯＩ技術を用いて形成された単結晶半導体層で形
成することも可能である。
【００２９】図３（Ｂ）はスティックドライバの上面図
であり、図３（Ａ）の断面図はＡ−Ａ'線に対応してい
る。画素領域のデータ線または走査線に接続する出力端
子のピッチは４０〜１００μmで複数個形成する。ま
た、同様に入力端子１１３も必要な数に応じて形成す
る。これらの入力端子１１３及び出力端子１１４は一辺
の長さを３０〜１００μmとした正方形または長方形状
に形成する。図１で示したように、スティックドライバ
は画素領域の一辺の長さに合わせて形成するものではな
く、長辺が１５〜８０mm、短辺が１〜６mmの矩形状また
は短冊状に形成する。画素領域のサイズ、即ち画面サイ
ズが大型化すると、その一例として、２０型では画面の
一方の辺の長さは４４３mmとなる。勿論、この長さに対
応してスティックドライバを形成することは可能である
が、基板の強度を確保するには実用的な形状とはなり得
ない。むしろ、１０〜６０mmの長さとして複数個にステ
ィックドライバを分割する方が取り扱いが容易となり、
製造上の歩留まりも向上する。
【００３０】スティックドライバのＩＣチップに対する
外形寸法の優位性はこの長辺の長にあり、ＩＣチップを
１０〜６０mmという長さで形成することは、サブミクロ
ンのデザインルールからなる微細パターンをステッパで
露光する場合、生産性の観点から適していない。不可能
ではないにしろ、円形のシリコンウエハーから取り出す
ＩＣチップの取り数を減少させるので現実的な選択とは
なり得ない。一方、スティックドライバの駆動回路はガ
ラス基板上に形成するものであり、母体として用いる基
板の形状に限定されないので生産性を損なうことがな
い。このように、長辺が１５〜８０mmで形成されたステ
ィックドライバを用いることにより、画素領域に対応し
て実装するのに必要な数がＩＣチップを用いる場合より
も少なくて済むので、製造上の歩留まりを向上させるこ
とができる。
【００３１】第３の基板を用いて作製されたスティック
ドライバを第１の基板上に実装する方法はＣＯＧ方式と
同様なものであり、異方性導電材を用いた接続方法やワ
イヤボンディング方式などを採用することができる。図
４にその一例を示す。図４（Ａ）は第１の基板２０１に
スティックドライバ２０８が異方性導電材を用いて実装
する例を示している。第１の基板２１０上には画素領域
２０２、引出線２０６、接続配線及び入出力端子２０７
が設けられている。第２の基板はシール材２０４で第１
の基板２０１と接着されており、その間に液晶層２０５
が設けられている。また、接続配線及び入出力端子２０
７の一方の端にはＦＰＣ２１２が異方性導電材で接着さ
れている。異方性導電材は樹脂２１５と表面にＡｕなど
がメッキされた数十〜数百μm径の導電性粒子２１４か
ら成り、導電性粒子２１４により接続配線及び入出力端
子２０７とＦＰＣ２１２に形成された配線２１３とが電
気的に接続されている。スティックドライバ２０８も同
様に異方性導電材で第１の基板に接着され、樹脂２１１
中に混入された導電性粒子２１０により、スティックド
ライバ２０８に設けられた入出力端子２０９と引出線２
０６または接続配線及び入出力端子２０７と電気的に接
続されている。
【００３２】図５（Ａ）はこの方式によるスティックド
ライバ２２４の実装方法を詳細に説明する部分断面図で
ある。スティックドライバ２２４には入出力端子２２５
が設けられ、その周辺部には保護絶縁膜２２６が形成さ
れていることが望ましい。第１の基板２２０には第１の
導電層２２１と第２の導電層２２３、及び絶縁層２２２
が図で示すように形成され、ここでは第１の導電層２２
１と第２の導電層２２３とで引出線または接続配線を形
成している。第１の基板に形成されるこれらの導電層及
び絶縁層は画素領域の画素ＴＦＴと同じ工程で形成され
るものである。例えば、画素ＴＦＴが逆スタガ型で形成
される場合、第１の導電層２２１はゲート電極と同じ層
に形成され、Ｔａ、Ｃｒ、Ｔｉ、Ａｌなどの材料で形成
される。通常ゲート電極上にはゲート絶縁膜が形成さ
れ、絶縁層２２２はこれと同じ層で形成されるものであ
る。第１の導電層２２１上に重ねて設ける第２の導電層
２２３は画素電極と同じ透明導電膜で形成されるもので
あり、導電性粒子２２７との接触を良好なものとするた
めに設けられている。樹脂２２８中に混入させる導電性
粒子２２７の大きさと密度を適したものとすることによ
り、このような形態でスティックドライバと第１の基板
とは電気的接続構造を形成することができる。
【００３３】図５（Ｂ）は樹脂の収縮力を用いたＣＯＧ
方式の例であり、スティックドライバ側にＴａやＴｉな
どでバリア層２２９を形成し、その上に無電解メッキ法
などによりＡｕを約２０μm形成しバンプ２３０とす
る。そして、スティックドライバと第１の基板との間に
光硬化性絶縁樹脂２３１を介在させ、光硬化して固まる
樹脂の収縮力を利用して電極間を圧接して電気的な接続
を形成する。
【００３４】また、図４（Ｂ）で示すように第１の基板
にスティックドライバを接着材２１６で固定して、Ａｕ
ワイヤ２１７によりスティックドライバの入出力端子と
引出線または接続配線とを接続しても良い。そして樹脂
２１８で封止する。
【００３５】スティックドライバの実装方法は図４及び
図５を基にした方法に限定されるものではなく、ここで
説明した以外にも公知のＣＯＧ方法やワイヤボンディン
グ方法、或いはＴＡＢ方法を用いることが可能である。
【００３６】スティックドライバの厚さは、対向電極が
形成された第２の基板と同じ厚さとすることにより、こ
の両者の間の高さはほぼ同じものとなり、表示装置全体
としての薄型化に寄与することができる。また、それぞ
れの基板を同じ材質のもので作製することにより、この
液晶表示装置に温度変化が生じても熱応力が発生するこ
となく、ＴＦＴで作製された回路の特性を損なうことは
ない。その他にも、本実施形態で示すようにＩＣチップ
よりも長尺のスティックドライバで駆動回路を実装する
ことにより、一つの画素領域に対して必要な数を減らす
ことができる。
【００３７】[実施形態２]本実施形態では主に走査線側
のスティックドライバに適したＴＦＴの作製方法につい
て説明する。走査線側のスティックドライバには、シフ
トレジスタ回路やバッファ回路などを形成する。ここで
は、シフトレジスタ回路は３〜５Ｖ駆動とし、バッファ
回路は３３Ｖ駆動を前提とする。バッファ回路を構成す
るＴＦＴは高耐圧が要求されるため、他の回路のＴＦＴ
よりもゲート絶縁膜の膜厚を厚くする必要がある。その
作製方法を図６と図７を用いて説明する。
【００３８】図６（Ａ）において、基板３０１にはコー
ニング社の＃７０５９ガラスや＃１７３７ガラスなどに
代表されるバリウムホウケイ酸ガラスやアルミノホウケ
イ酸ガラスなどのガラス基板などを用いる。このような
ガラス基板は加熱温度により僅かながら収縮するので、
ガラス歪み点よりも５００〜６５０℃の温度で熱処理を
施したものを用いると基板の収縮率を低減させることが
できる。
【００３９】ブロッキング層３０２は基板３０１に微量
に含まれるアルカリ金属などが半導体層に拡散するのを
防ぐために設け、酸化シリコン膜や窒化シリコン膜、ま
たは酸化窒化シリコン膜などの絶縁膜で形成する。ま
た、ＴＦＴのしきい値電圧（Ｖth）を安定化させるため
に、ブロッキング層の応力を引張り応力とすることが望
ましい。応力の制御は上記絶縁膜の作製条件により制御
する。その目的のために、ブロッキング層は単層に限ら
ず、組成の異なる複数の絶縁膜を積層して形成しても良
い。例えば、プラズマＣＶＤ法でＳｉＨ4、ＮＨ3、Ｎ2
Ｏから作製される酸化窒化シリコン膜を１０〜２００nm
（好ましくは５０〜１００nm）形成し、同様にＳｉ
Ｈ4、Ｎ2Ｏから作製される酸化窒化シリコン膜を５０〜
２００nm（好ましくは１００〜１５０nm）の厚さに積層
形成してブロッキング層とすることができる。
【００４０】非晶質構造を有する半導体膜３０３は、２
５〜１００nmの膜厚で形成する。非晶質構造を有する半
導体膜の代表例としては非晶質シリコン（ａ−Ｓｉ）
膜、非晶質シリコン・ゲルマニウム（ａ−ＳｉＧｅ）
膜、非晶質炭化シリコン（ａ−ＳｉＣ）膜、非晶質シリ
コン・スズ（ａ−ＳｉＳｎ）膜などがあり、そのいずれ
でも適用できる。これらの非晶質構造を有する半導体膜
はプラズマＣＶＤ法やスパッタ法、或いは減圧ＣＶＤ法
などにより形成されるもので、膜中に水素を０．１〜４
０atomic%程度含有するようにして形成する。好適な一
例は、プラズマＣＶＤ法でＳｉＨ4またはＳｉＨ4とＨ2
から作製される非晶質シリコン膜であり、膜厚は５５nm
とする。尚、ＳｉＨ4の代わりにＳｉ2Ｈ6を使用しても
良い。
【００４１】そして、非晶質半導体膜の結晶化温度を低
温化することのできる触媒元素を添加する。触媒元素は
非晶質半導体膜中に直接注入する方法も可能であるが、
スピンコート法、印刷法、スプレー法、バーコーター
法、スパッタ法または真空蒸着法によって触媒元素が含
有する層３０４を１〜５nmの厚さに形成しても良い。こ
のような触媒元素の一例は、非晶質シリコンに対してニ
ッケル（Ｎｉ）、ゲルマニウム（Ｇｅ）、鉄（Ｆｅ）、
パラジウム（Ｐｄ）、スズ（Ｓｎ）、鉛（Ｐｂ）、コバ
ルト（Ｃｏ）、白金（Ｐｔ）、銅（Ｃｕ）、金（Ａｕ）
が有効であることが知られている。スピンコート法で触
媒元素を含有する層３０４を形成するには、重量換算で
１〜１００ppm（好ましくは１０ppm）の触媒元素を含む
水溶液をスピナーで基板を回転させて塗布する。
【００４２】図６（Ｂ）で示す結晶化の工程では、まず
４００〜５００℃で１時間程度の熱処理を行い、非晶質
シリコン膜の含有水素量を５atom％以下にする。そし
て、ファーネスアニール炉を用い、窒素雰囲気中にて５
５０〜６００℃で１〜８時間の熱処理を行う。好適に
は、５５０℃で４時間の熱処理を行う。こうして結晶質
半導体膜３０５を得ることができる。このような熱結晶
化法により、非晶質シリコン膜からは結晶構造を有する
結晶質シリコン膜が形成される。
【００４３】しかし、この熱結晶化法によって作製され
た結晶質半導体膜３０５は、局所的に非晶質領域が残存
していることがある。このような場合、ラマン分光法で
は４８０cm-1にブロードなピークを持つ非晶質成分の存
在を確認することができる。レーザー結晶化法はこのよ
うに残存する非晶質領域を結晶化させる目的において適
した方法である。
【００４４】レーザー結晶化法において用いるレーザー
光源にはエキシマレーザー、ＹＡＧレーザー、ＹＶＯ4
レーザー、ＹＡｌＯ3レーザー、ＹＬＦレーザーなどを
用いることができる。エキシマレーザーでは４００nm以
下の波長の光を高出力で放射させることができるので半
導体膜の結晶化に好適に用いることができる。一方、Ｙ
ＡＧレーザー、ＹＶＯ4レーザー、ＹＡｌＯ3レーザー、
ＹＬＦレーザーなどの固体レーザーではその第２高調波
（５３２nm）、第３高調波（３５５nm）、第４高調波
（２６６nm）を用いる。光の侵入長により、第２高調波
（５３２nm）を用いる場合には半導体膜の表面及び内部
から、第３高調波（３５５nm）や第４高調波（２６６n
m）の場合にはエキシマレーザーと同様に半導体膜の表
面から加熱して結晶化を行うことができる。
【００４５】図６（Ｃ）はその様子を示すものであり、
例えば、Ｎｄ：ＹＡＧレーザーを用い、そのパルス発振
周波数を１〜１０kHzとし、レーザーエネルギー密度を
１００〜５００mJ/cm2(代表的には１００〜４００mJ/cm
2)として、シリンドリカルレンズなどを含む光学系にて
形成した線状レーザー光３０６をその長手方向に対し垂
直な方向に走査して（或いは、相対的に基板を移動させ
て）する。線状レーザー光３０６の線幅は１００〜１０
００μm、例えば４００μmとする。このようにして熱結
晶化法とレーザー結晶化法を併用することにより、結晶
性の高い結晶質半導体膜３０７を形成することができ
る。
【００４６】以上のようにして形成される結晶質半導体
膜３０７は、ＴＦＴの能動層としてチャネル形成領域を
はじめ、ソース領域、ドレイン領域、ＬＤＤ領域などを
形成するのに適している。ニッケルなどの触媒元素を用
いた熱結晶化法で作製される結晶質シリコン膜は、微視
的に見れば複数の針状または棒状の結晶が集合した構造
を有している。しかし、隣接する結晶粒の連続性が高く
不対結合手（ダングリングボンド）が殆ど形成されない
ことが見込まれている。また、その結晶粒の大部分は＜
１１０＞に配向している。その理由の一つとして、ニッ
ケルなどの触媒元素を用いた場合の結晶成長過程は、触
媒元素のシリサイド化物が関与しているものと考えら
れ、半導体膜の膜厚が２５〜１００nmと薄いのでその初
期核のうち（１１１）面が基板表面とほぼ垂直なものが
優先的に成長するため実質的に＜１１０＞の配向性が高
くなると考えられる。
【００４７】その後、結晶質半導体膜３０７はエッチン
グ処理により島状の半導体層３０８〜３１１を形成す
る。図６（Ｄ）では便宜上４つの半導体層を示してい
る。以降の説明は、半導体層３０８、３０９にはシフト
レジスタ回路など低電圧で駆動する回路のＴＦＴを、半
導体層３１０、３１１にはバッファ回路など高電圧で駆
動する回路のＴＦＴをそれぞれ作製することを前提とし
て説明する。
【００４８】半導体層上に形成するゲート絶縁膜は、回
路の駆動電圧を考慮して、同一基板上に形成するＴＦＴ
であってもその膜厚を異ならせて形成する。そのために
２段階の成膜プロセスを必要とする。最初に、ゲート絶
縁膜第１層目３１２を４０〜２００nm（好ましくは７０
〜９０nm）の厚さで形成する。そして、半導体層３０
８、３０９上のゲート絶縁膜第１層目を選択的にエッチ
ングして除去することにより図６（Ｅ）の様な状態を形
成する。
【００４９】続いて、図６（Ｆ）に示すようにゲート絶
縁膜第２層目３１３を同様に形成する。その結果、ゲー
ト絶縁膜第１層目３１２とゲート絶縁膜第２層目３１３
とをそれぞれ８０nmの厚さで成膜した場合には、半導体
層３０８、３０９上のゲート絶縁膜の厚さは８０nmとな
り、半導体層３１０、３１１のゲート絶縁膜の厚さは１
６０nmとすることができる。
【００５０】ゲート絶縁膜はプラズマＣＶＤ法またはス
パッタ法を用いシリコンを含む絶縁膜で形成する。プラ
ズマＣＶＤ法でＳｉＨ4とＮ2Ｏの混合ガスから作製され
る酸化窒化シリコン膜はゲート絶縁膜として適した材料
である。勿論、ゲート絶縁膜はこのような酸化窒化シリ
コン膜に限定されるものでなく、他のシリコンを含む絶
縁膜で形成しても良い。酸化シリコン膜を適用する場合
には、プラズマＣＶＤ法でＴＥＯＳ（Tetraethyl Ortho
Silicate）とＯ2とを混合し、反応圧力４０Pa、基板温
度３００〜４００℃とし、高周波（１３．５６MHz）電
力密度０．５〜０．８W/cm2で放電させて形成すること
ができる。このようにして作製される酸化シリコン膜
は、その後４００〜５００℃の熱アニールによりゲート
絶縁膜として良好な特性を得ることができる。
【００５１】こうして作製されたゲート絶縁膜上にゲー
ト電極を形成するための導電膜を形成する。本実施形態
で示すＴＦＴのゲート電極はドライエッチング法で選択
比が５〜２０（好ましくは、１０〜１３）以上の２種類
の導電性材料を積層して形成する。例えば、窒化物導電
性材料から成る第１の導電膜と、４００〜６５０℃の熱
処理に耐え得る耐熱性導電性材料から成る第２の導電膜
とから形成する。その具体的な一例として、第１の導電
膜を窒化タンタル（ＴａＮ）、窒化チタン（ＴｉＮ）、
窒化タングステン（ＷＮ）から選ばれた材料で形成し、
第２の導電膜をタンタル（Ｔａ）、チタン（Ｔｉ）、タ
ングステン（Ｗ）、モリブデン（Ｍｏ）から選ばれた一
種または複数種からなる合金材料で形成する。勿論、適
用可能なゲート電極材料はここで記載した材料に限定さ
れるものではなく、上記仕様を満たす導電性材料の組み
合わせであれば、他の導電性材料を選択することも可能
である。尚、ここでいう選択比とは、第１の導電膜に対
する第２の導電膜のエッチング速度の割合をいう。
【００５２】本実施形態では、図示はしないが、第１の
導電膜をＴａＮ膜で５０〜１００nmの厚さに形成し、第
２の導電膜をＷ膜で１００〜４００nmの厚さに形成す
る。ＴａＮ膜はスパッタ法でＴａのターゲットを用い、
Ａｒと窒素の混合ガスでスパッタして形成する。Ｗ膜は
Ｗをターゲットとしたスパッタ法で形成する。その他に
６フッ化タングステン（ＷＦ6）を用いる熱ＣＶＤ法で
形成することもできる。いずれにしてもゲート電極とし
て使用するためには低抵抗化を図る必要がある。Ｗ膜は
結晶粒を大きくすることで低抵抗率化を図ることができ
るが、Ｗ中に酸素などの不純物元素が多い場合には結晶
化が阻害され高抵抗化する。Ｗのターゲットには純度９
９．９９９９％のものを用い、さらに成膜時に気相中か
らの不純物の混入がないように十分配慮してＷ膜を形成
することにより、抵抗率９〜２０μΩcmを実現すること
ができる。
【００５３】ゲート電極は２段階のエッチング処理によ
り形成する。図７（Ａ）に示すようにレジストによるマ
スク３１４を形成し、第１のエッチング処理を行う。エ
ッチング方法に限定はないが、好適にはＩＣＰ（Induct
ively Coupled Plasma：誘導結合型プラズマ）エッチン
グ装置を用い、エッチング用ガスにＣＦ4とＣｌ2を用
い、０．５〜２Pa、好ましくは１Paの圧力でコイル型の
電極に５００WのＲＦ（13.56MHz）電力を投入してプラ
ズマを生成して行う。基板側（試料ステージ）にも１０
０WのＲＦ（13.56MHz）電力を投入し、実質的に負の自
己バイアス電圧を印加する。ＣＦ4とＣｌ2を混合した場
合にはＷ膜及びＴａ膜とも同程度の速度でエッチングす
ることが可能である。
【００５４】第１のエッチング処理では、第１の導電膜
及び第２の導電膜の端部がテーパー形状となるように加
工する。テーパー部の角度は１５〜４５度とする。しか
し、ゲート絶縁膜上に残渣を残すことなくエッチングす
るためには、１０〜２０％程度の割合でエッチング時間
を増加させるオーバーエッチング処理をすると良い。Ｗ
膜に対する酸化窒化シリコン膜の選択比は２〜４（代表
的には３）であるので、オーバーエッチング処理によ
り、酸化窒化シリコン膜が露出した面は２０〜５０nm程
度エッチングされる。こうして、第１のエッチング処理
により第１の導電膜と第２の導電膜から成る第１の形状
の導電層３１５〜３１８（第１の導電層３１５ａ〜３１
８ａと第２の導電層３１５ｂ〜３１８ｂ）を形成する。
【００５５】次に図７（Ｂ）に示すように第２のエッチ
ング処理を行う。ＩＣＰエッチング装置を用い、エッチ
ングガスにＣＦ4とＣｌ2とＯ2を混合して、１Paの圧力
でコイル型の電極に５００WのＲＦ電力(13.56MHz)を供
給してプラズマを生成する。基板側（試料ステージ）に
は５０WのＲＦ（13.56MHz）電力を投入し、第１のエッ
チング処理に比べ低い自己バイアス電圧となるようにす
る。このような条件によりＷ膜を異方性エッチングし、
かつ、それより遅いエッチング速度でＴａ膜を異方性エ
ッチングして第２の形状の導電膜３１９〜３２２（第１
の導電層３１９ａ〜３２２ａと第２の導電層３１９ｂ〜
３２２ｂ）を形成する。ゲート絶縁膜は図では詳細に示
さないが、第２の形状の導電層３１９〜３２２で覆われ
ない領域は２０〜５０nm程度エッチングされ薄くなる。
【００５６】そして、図７（Ｃ）で示すように、濃度の
異なる２種類の不純物領域を形成する。この不純物領域
はいずれもｎ型であり、リン（Ｐ）、砒素（Ａｓ）など
のｎ型を付与する不純物元素をイオンドープ法やイオン
注入法で添加する。第１のドーピング処理は、第２の導
電層３１９ｂ〜３２２ｂをマスクとして自己整合的に第
１の不純物領域３２３〜３２６を形成する。概念的には
高加速電圧低ドーズ量の条件を選択し、第１の不純物領
域３２３〜３２６には、添加されるｎ型を付与する不純
物元素の濃度は、１×１０16〜１×１０19atoms/cm3の
濃度となるようにする。例えば、イオンドープ法でフォ
スフィン（ＰＨ3）を用い、加速電圧を７０〜１２０keV
とし、１×１０13/cm2のドーズ量で行う。
【００５７】次いで行う第２のドーピング処理は、低加
速高ドーズ量の条件を選択し、不純物領域３２７〜３３
０の形成を行う。第２の不純物領域３２７〜３３０の不
純物濃度は１×１０20〜１×１０21atoms/cm3の範囲と
なるようにする。その為に、イオンドープ法における条
件の一例は、ドーズ量を１×１０13〜５×１０14atoms/
cm2とし、加速電圧を３０〜７０keVとして行う。こうし
て半導体層に形成される第１の不純物領域３２３〜３２
６は第１の導電層３１９ａ〜３２２ａと重なるように形
成され、第２の不純物領域３２７〜３３０は、第２の形
状の導電層３１９〜３２２の外側に形成される。
【００５８】そして図７（Ｄ）に示すように、ｐチャネ
ル型ＴＦＴを形成する半導体層３０８、３１０にｐ型を
付与する不純物元素が添加された第３の不純物領域３３
２〜３３５を形成する。このとき、ｎチャネル型ＴＦＴ
を形成する島状半導体層３０９、３１１はレジストのマ
スク３３１で全面を被覆しておく。不純物領域３３２〜
３３５にはそれぞれ異なる濃度でリン（Ｐ）が添加され
ているが、ジボラン（Ｂ2Ｈ6）を用いたイオンドープ法
でｐ型を付与する不純物元素を添加して、ずれの領域に
おいてもｐ型を付与する不純物濃度が２×１０20〜２×
１０21atoms/cm 3となるように形成する。
【００５９】以上までの工程でそれぞれの半導体層に不
純物領域が形成される。第２の導電層３１９〜３２２が
ゲート電極として機能する。そして、図７（Ｅ）で示す
第１の層間絶縁膜３３６を形成する。第１の層間絶縁膜
３３６は酸化窒化シリコン膜で１００〜２００nmの厚さ
で形成する。その後、導電型の制御を目的としてそれぞ
れの半導体層に添加された不純物元素を活性化する処理
を行う。この工程はファーネスアニール炉を用いる熱ア
ニール法、レーザーアニール法、またはラピッドサーマ
ルアニール法（ＲＴＡ法）を適用することができる。熱
アニール法では酸素濃度が１ppm以下、好ましくは０．
１ppm以下の窒素雰囲気中で４００〜７００℃、代表的
には５００〜６００℃で行う。
【００６０】レーザーアニール法では波長４００nm以下
のエキシマレーザー光やＹＡＧレーザー、ＹＶＯ4レー
ザーの第２高調波（５３２nm）を用いる。活性化の条件
は実施者が適宣選択するものであるが、エキシマレーザ
ーを用いる場合はパルス発振周波数３０Ｈｚとし、レー
ザーエネルギー密度を１００〜３００mJ/cm2とする。ま
た、ＹＡＧレーザーを用いる場合にはその第２高調波を
用いパルス発振周波数１〜１０kHzとし、レーザーエネ
ルギー密度を２００〜４００mJ/cm2とすると良い。そし
て幅１００〜１０００μm、例えば４００μmで線状に集
光したレーザー光を基板全面に渡って照射し、この時の
線状レーザー光の重ね合わせ率（オーバーラップ率）を
８０〜９８％として行う。
【００６１】さらに、３〜１００％の水素を含む雰囲気
中で、３００〜４５０℃で１〜１２時間の熱処理を行
い、半導体層を水素化する工程を行う。この工程は熱的
に励起された水素により半導体層のダングリングボンド
を終端する工程である。水素化の他の手段として、プラ
ズマ水素化（プラズマにより励起された水素を用いる）
を行っても良い。
【００６２】第２の層間絶縁膜３３７は、酸化シリコン
や酸化窒化シリコンなどの無機絶縁物材料、または有機
絶縁物材料を用い１．０〜２．０μmの平均膜厚で形成
する。有機絶縁物材料としては、ポリイミド、アクリ
ル、ポリアミド、ポリイミドアミド、ＢＣＢ（ベンゾシ
クロブテン）等を使用することができる。例えば、基板
に塗布後、熱重合するタイプのポリイミドを用いる場合
には、クリーンオーブンで３００℃で焼成して形成す
る。また、アクリルを用いる場合には、２液性のものを
用い、主材と硬化剤を混合した後、スピナーを用いて基
板全面に塗布した後、ホットプレートで８０℃で６０秒
の予備加熱を行い、さらにクリーンオーブンにて２５０
℃で６０分焼成して形成することができる。
【００６３】そして、半導体層に形成した第２の不純物
領域または第３の不純物領域とコンタクトをする配線３
３８〜３４５を形成する。この配線は５０〜２００nmの
Ｔｉ膜７６８ａ、１００〜３００nmのＡｌ膜７６８ｂ、
５０〜２００nmのスズ（Ｓｎ）膜またはＴｉ膜で形成す
る。このような構成で形成された配線３３８〜３４５
は、最初に形成するＴｉ膜が半導体層と接触をし、コン
タクト部分の耐熱性を高めている。
【００６４】以上の様にして、ｐチャネル型ＴＦＴ３４
６、３４８、ｎチャネル型ＴＦＴ３４７、３４９を有す
る駆動回路が形成することができる。ｐチャネル型ＴＦ
Ｔ３４８とｎチャネル型ＴＦＴ３４９のゲート絶縁膜
は、ｐチャネル型ＴＦＴ３４６とｎチャネル型ＴＦＴ３
４７のゲート絶縁膜よりも厚く形成され、耐圧を高める
構造となっている。
【００６５】ｐチャネル型ＴＦＴ３４６にはチャネル形
成領域３５０、ゲート電極である第２の導電層３１９と
重なる第３の不純物領域３５１、ゲート電極の外側に形
成される第３の不純物領域３５２を有している。また、
ｐチャネル型ＴＦＴ３４８にはチャネル形成領域３５
６、ゲート電極である第２の導電層３２１と重なる第３
の不純物領域３５７、ゲート電極の外側に形成される第
３の不純物領域３５８を有している。ｐチャネル型ＴＦ
Ｔはシングルドレインの構造であり、第３の不純物領域
は、ソースまたはドレインとして機能するものである。
【００６６】ｎチャネル型ＴＦＴ３４７はチャネル形成
領域３５３、ゲート電極である第２の導電層３２０と重
なる第１の不純物領域３５４、ゲート電極の外側に形成
される第２の不純物領域３５５が形成されている。ま
た、ｎチャネル型ＴＦＴ３４９はチャネル形成領域３５
９、ゲート電極である第２の導電層３２２と重なる第１
の不純物領域３６０、ゲート電極の外側に形成される第
２の不純物領域３６１が形成されている。第１の不純物
領域３５４、３６０はＬＤＤ（Lightly Doped Drain）
領域であり、第２の不純物領域３５５、３６１はソース
領域またはドレイン領域として機能する領域である。特
に、第１の不純物領域はゲート電極とオーバーラップし
て形成されるＧＯＬＤ（Gate Overlapped Drain）構造
であるため、ホットキャリア効果によるＴＦＴの劣化を
防止することができ、１０Ｖ以上の高い電圧を印加して
も、きわめて安定した動作を得ることができる。
【００６７】いずれにしても、これらのＴＦＴはチャネ
ル長１〜５μm、好ましくは１．５〜２．５μmで形成す
れば良い。従って、適用すべきデザインルールもライン
・アンド・スペース（線幅と隣接する線との間隔）で
０．３〜１μm、コンタクトホールで０．５〜１．５μm
程度を採用すれば良い。
【００６８】本実施形態で作製されるＴＦＴは走査線側
のスティックドライバを形成するのに適している。特
に、３０Ｖ系の高電圧が印加されるバッファ回路などに
は、図７（Ｅ）で示すｐチャネル型ＴＦＴ３４８、ｎチ
ャネル型ＴＦＴ３４９を適用して形成する。また、シフ
トレジスタ回路などにはｐチャネル型ＴＦＴ３４６、ｎ
チャネル型ＴＦＴ３４７を適用して形成すると良い。こ
こでは、ｎチャネル型ＴＦＴとｐチャネル型ＴＦＴを形
成する工程を示したが、同工程により容量素子や抵抗素
子を形成することは容易に想定できるものであり省略さ
れている。また、回路形成に必要なＴＦＴのサイズ（チ
ャネル長／チャネル幅）やそのレイアウトは実施者が適
宣考慮すれば良いものである。
【００６９】[実施形態３]データ線側に設けるスティッ
クドライバのＴＦＴに要求される耐圧は１２Ｖ程度であ
るが、動作周波数は３Ｖにて５０MHz以上（例えば６５M
Hz）が要求される。本実施形態ではそのために適したＴ
ＦＴの作製方法を説明する。
【００７０】ＴＦＴのチャネル形成領域を形成する結晶
質半導体膜には、高い電界効果移動度と低いサブスレッ
ショルド係数（Ｓ値）実現可能な品質が要求される。即
ち、捕獲中心や再結合中心となる欠陥準位や、粒界ポテ
ンシャルが低いとった性質を有する結晶質半導体膜が求
められる。図８はそのような結晶質半導体膜を作製する
方法の一例を示す。
【００７１】図８（Ａ）において基板４０１として適用
し得るものは、６００℃（好適には９５０℃）の熱処理
に耐え、絶縁表面を有する基板であれば良い。品質、表
面仕上げの精度から言えば石英基板が適している。その
ような基板４０１に密接して形成する非晶質構造を有す
る半導体膜４０２は、プラズマＣＶＤ法や減圧ＣＶＤ法
で２５〜１００nmの厚さで形成する。非晶質構造を有す
る半導体膜の代表例としては非晶質シリコン（ａ−Ｓ
ｉ）膜、非晶質シリコン・ゲルマニウム（ａ−ＳｉＧ
ｅ）膜、非晶質炭化シリコン（ａ−ＳｉＣ）膜、非晶質
シリコン・スズ（ａ−ＳｉＳｎ）膜などがあり、そのい
ずれでも適用できる。そして、非晶質半導体膜の結晶化
温度を低温化することのできる触媒元素を含有する層を
形成する。図８（Ａ）では非晶質構造を有する半導体膜
４０２上に形成しているが、基板側に形成されていても
構わない。ここで適用可能な触媒元素は実施形態２と同
じであり、同様な方法で形成する。
【００７２】そして、窒素またはアルゴンなどの雰囲気
中にて５００〜６００℃で１〜１２時間の熱処理を行
い、非晶質構造を有する半導体膜の結晶化を行う。この
温度の結晶化に先立っては、４００〜５００℃で１時間
程度の熱処理を行い、膜中の含有水素を放出させておく
ことも必要である。代表的な条件として、４５０℃で１
時間の脱水素処理をした後、続いて５７０℃で８時間の
熱処理を行う。このような熱結晶化法により、非晶質シ
リコン膜からは結晶構造を有する結晶質半導体膜４０４
が形成される（図８（Ｂ））。
【００７３】しかし、結晶質半導体膜４０４に残存する
触媒元素の濃度はおよそ５×１０16〜２×１０18atoms/
cm2である。触媒元素は半導体膜の結晶化には有効であ
るが、その後ＴＦＴを形成するための機能材料として使
用する目的においては不要な存在となる。結晶質半導体
膜中に残存する触媒元素は不純物として欠陥準位などを
形成し、或いは捕獲中心や再結合中心を形成し、半導体
接合の不良をもたらす。図８（Ｂ）は触媒元素を除去す
るためのゲッタリング処理を説明するものであり、結晶
質半導体膜中の触媒元素の濃度を１×１０17atms/cm3以
下、好ましくは１×１０16atms/cm3にまで低減すること
を目的としている。
【００７４】まず、結晶質半導体膜４０４の表面に酸化
シリコン膜などでマスク用絶縁膜４０５を１５０nmの厚
さに形成する。そして、能動層を形成する領域の外側に
開口部４０６を設け、結晶質半導体膜の表面が露出した
領域を形成する。そして、イオンドープ法やイオン注入
法でリン（Ｐ）を添加して、結晶質半導体膜に選択的に
リン（Ｐ）添加領域４０７を形成する。この状態で、窒
素雰囲気中で５５０〜８００℃、５〜２４時間、例えば
６００℃、１２時間の熱処理を行うと、リン（Ｐ）添加
領域４０７がゲッタリングサイトとして働き、結晶質半
導体膜４０４に残存していた触媒元素をリン（Ｐ）添加
領域４０７に偏析させることができる。
【００７５】その後、マスク用絶縁膜４０５と、リン
（Ｐ）添加領域４０７とをエッチングして除去すること
により、触媒元素の濃度が１×１０17atms/cm3以下にま
で低減された結晶質半導体膜４０８を得ることができる
（図８（Ｃ））。
【００７６】また、図９は結晶質半導体膜を形成する方
法の他の一例を示す。図９（Ａ）において基板４１０、
非晶質構造を有する半導体膜４１１は図８（Ａ）の説明
と同様なものを用いる。非晶質構造を有する半導体膜４
１１上にはマスク用絶縁膜４１２を形成し、選択的に開
口部４１４を形成する。その後、重量換算で１〜１００
ppmの触媒元素を含む溶液を塗布して、触媒元素含有層
４１３を形成する。触媒元素含有層４１３は開口部４１
４のみで非晶質構造を有する半導体膜４１１と接触する
構造が形成される。
【００７７】次に、５００〜６５０℃で１〜２４時間、
例えば６００℃、１２時間の熱処理を行い、結晶質半導
体膜を形成する。この結晶化の過程では、触媒元素が接
した半導体膜４１５から結晶化が進行し、基板４１０の
表面と平行な方向（横方向）へ結晶化が進行する。こう
して形成された結晶質半導体膜は棒状または針状の結晶
が集合して成り、その各々の結晶は巨視的に見ればある
特定の方向性をもって成長しているため、結晶性が揃っ
ているという利点がある。
【００７８】結晶質半導体膜が形成された後、図８
（Ｂ）と同様に触媒元素を結晶質半導体膜から除去する
ゲッタリング処理を行う。先に形成された開口部４１４
からリン（Ｐ）を添加して、結晶質半導体膜にリン
（Ｐ）添加領域４１６を形成する。この状態で、窒素雰
囲気中で５５０〜８００℃、５〜２４時間、例えば６０
０℃、１２時間の熱処理を行い、結晶質半導体膜に残存
する触媒元素をリン（Ｐ）添加領域４１６に偏析させる
（図９（Ｃ））。
【００７９】その後、マスク用絶縁膜４１２と、リン
（Ｐ）添加領域４１６とをエッチングして除去すること
により、触媒元素の濃度が１×１０17atms/cm3以下にま
で低減された結晶質半導体膜４１７を得ることができる
（図９（Ｄ））。
【００８０】図８（Ｃ）で示す結晶質半導体膜４０８及
び図９（Ｄ）で示す結晶質半導体膜４１７は、いずれも
ＴＦＴの能動層を形成する用途において適したものであ
る。図１０（Ａ）ではこのような結晶質半導体膜から島
状に分離形成した半導体膜４２０〜４２３を形成する。
図１０（Ａ）では便宜上４つの半導体層を示している。
以降の説明は、半導体層４２０、４２１にはシフトレジ
スタ回路など低電圧で駆動する回路のＴＦＴを、半導体
層４２２、４２３にはラッチ回路など高周波数で駆動す
るＴＦＴをそれぞれ作製することを前提として説明す
る。後者は高速駆動を可能とするために、ゲート絶縁膜
の厚さが薄く形成する。そのために２段階の成膜プロセ
スを行う。
【００８１】半導体層上に形成するゲート絶縁膜は、回
路の駆動電圧を考慮して、同一基板上に形成するＴＦＴ
であってもその膜厚を異ならせて形成する。そのために
２段階の成膜プロセスを必要とする。最初に２０〜５０
nm、例えば４０nmの厚さで酸化シリコン膜または酸化窒
化シリコン膜などの絶縁膜を形成する。このような絶縁
膜はプラズマＣＶＤ法や熱ＣＶＤ法で形成する。熱ＣＶ
Ｄ法における作製条件の一例は、ＳｉＨ4とＮ2Ｏを用
い、８００℃、４０Paであり、ガスの混合比を適当なも
のとすることにより緻密な膜を形成することができる。
その後、半導体層４２２、４２３上に形成された絶縁膜
をフッ酸などでエッチングして除去して第１の絶縁膜４
２４を形成する。さらに、表面を清浄に洗浄し、８００
〜１０００℃（好ましくは９５０℃）でハロゲン（代表
的には塩素）を含む雰囲気中で酸化膜の形成を行う。酸
化膜は半導体層４２２、４２３において３０〜５０nm
（例えば４０nm）の厚さとなるように形成する。その結
果、半導体層４２０、４２１では８０nmの厚さの絶縁膜
が形成される。ハロゲン雰囲気での酸化膜形成により、
微量の金属不純物などが除去され、半導体膜との界面準
位密度が低減された良好な絶縁膜を形成することができ
る。こうして、半導体層４２０、４２１と半導体層４２
２、４２３との間で厚さの異なる第２の絶縁膜４２５が
形成され、この絶縁膜をゲート絶縁膜として利用する
（図１０（Ｂ））。
【００８２】さらに、図１０（Ｂ）では第２の絶縁膜４
２５上にゲート電極を形成するための第１の導電膜４２
６と第２の導電膜４２７とを形成する。これらの導電膜
は実施形態１と同様にして作製するものであり、第１の
導電膜４２６をＴａＮ膜で５０〜１００nmの厚さに形成
し、第２の導電膜４２７をＷ膜で１００〜３００nmの厚
さに形成する。
【００８３】以降の行程は実施形態２ど同様にして行
い、ｎチャネル型ＴＦＴとｐチャネル型ＴＦＴを形成す
る。ゲート電極の形成は２段階のエッチング処理により
行う。図１０（Ｃ）はレジストマスク４２８を形成し、
テーパーエッチング処理を行う第１のエッチング処理に
より第１の形状の導電層４２９〜４３２（第１の導電層
４２９ａ〜４３２ａと第２の導電層４２９ｂ〜４３２
ｂ）が形成された状態を示している。また、図１０
（Ｄ）は異方性エッチングによる第２のエッチング処理
により第２の形状の導電層４３３〜４３６（第１の導電
層４３３ａ〜４３６ａと第２の導電層４３３ｂ〜４３６
ｂ）が形成された状態を示している。
【００８４】ｎチャネル型ＴＦＴおよびｐチャネル型Ｔ
ＦＴの不純物領域の形成は、第２の形状の導電層を利用
して自己整合的に形成する。ｎチャネル型ＴＦＴには濃
度の異なる２種類の不純物領域を形成する。図１０
（Ｅ）は第１のドーピング処理（高加速電圧低ドーズ量
の条件）で形成される第１の不純物領域４３７〜４４０
と、第２のドーピング処理（低加速電圧高ドーズ量）の
条件で形成される第２の不純物領域４４１〜４４とを示
している。ｐチャネル型ＴＦＴの不純物領域は、図１０
（Ｆ）で示す様に、レジストのマスク４４５をｎチャネ
ル型ＴＦＴが形成される領域を保護するように形成し、
第３のドーピング処理によりｐ型を付与する不純物元素
が添加された領域４４６〜４４９を形成する。
【００８５】これらの不純物領域を形成した後、第１の
層間絶縁膜４５０を形成し、４００〜７００℃の熱処理
を施して不純物元素の活性化を行う。さらに、３〜１０
０％の水素を含む雰囲気中にて３００〜４５０℃で１〜
１２時間の熱処理を行い、半導体層を水素化して欠陥準
位密度を低減する処理を行う。第２の層間絶縁膜４５１
は、酸化シリコンや酸化窒化シリコンなどの無機絶縁物
材料、または有機絶縁物材料を用い１．０〜２．０μm
の平均膜厚で形成する。配線４５２〜４５９はＡｌ、Ｔ
ｉなどで形成する。
【００８６】以上の様にして、ｐチャネル型ＴＦＴ４６
０、４６２、ｎチャネル型ＴＦＴ４６１、４６３を有す
る駆動回路が形成することができる。ｐチャネル型ＴＦ
Ｔ４６２とｎチャネル型ＴＦＴ４６３のゲート絶縁膜
は、ｐチャネル型ＴＦＴ４６０とｎチャネル型ＴＦＴ４
６１のゲート絶縁膜よりも薄く形成され、低電圧で高速
に駆動する構造となっている。前者のＴＦＴは３〜５Ｖ
の低電圧で駆動するラッチ回路などを形成し、後者のＴ
ＦＴは５〜１２Ｖで駆動するシフトレジスタ回路などを
形成するのに適している。
【００８７】これらのＴＦＴのチャネル長は低電圧部で
０．３〜１μm（好ましくは０．６μm）、中電圧部で
０．６〜１．５μm（好ましくは０．９μm）で形成す
る。従って、適用すべきデザインルールもライン・アン
ド・スペース（線幅と隣接する線との間隔）で０．３〜
１．５μm、コンタクトホールで０．９μm程度の精度が
要求される。
【００８８】本実施形態で作製されるＴＦＴはデータ線
側のスティックドライバを形成するのに適している。特
に、３Ｖで数十MHzの周波数で駆動するラッチ回路など
は、図１０（Ｇ）で示すｐチャネル型ＴＦＴ４６２とｎ
チャネル型ＴＦＴ４６３を用いて形成する。また、シフ
トレジスタ回路などにはｐチャネル型ＴＦＴ４６０、ｎ
チャネル型ＴＦＴ４６１を適用して形成すると良い。こ
こでは、ｎチャネル型ＴＦＴとｐチャネル型ＴＦＴを形
成する工程を示したが、同工程により容量素子や抵抗素
子を形成することは容易に想定できるものであり省略さ
れている。また、回路形成に必要なＴＦＴのサイズ（チ
ャネル長／チャネル幅）やそのレイアウトは実施者が適
宣考慮すれば良いものである。
【００８９】いずれにしても、本実施形態で作製される
ＴＦＴは、結晶性に優れる結晶質半導体でチャネル形成
領域を形成し、ゲート絶縁膜の形成工程において、ハロ
ゲンを含む酸化雰囲気中で熱処理を行うことにより良好
な界面が得られ、高速駆動に適したものとすることがで
きる。このようなＴＦＴで形成される駆動回路は数十MH
zの動作周波数にも容易に対応することができる。
【００９０】[実施形態４]データ線側に設けるスティッ
クドライバに適したＴＦＴの作製方法について他の一例
を示す。ＴＦＴの能動層を形成するための結晶質半導体
膜を形成する工程は実施形態３と同じである。図１２
（Ａ）において、基板５０１として適用し得るものは、
６００℃（好適には９５０℃）の熱処理に耐え、絶縁表
面を有する石英基板が望ましい。そのような基板５０１
に密接して形成する非晶質構造を有する半導体膜５０２
は、プラズマＣＶＤ法や減圧ＣＶＤ法で４０〜１００n
m、一例として７０nmの厚さで形成する。石英基板上に
良質な結晶質半導体膜を形成するには、スタート膜とし
て形成する非晶質半導体膜の膜厚をある程度厚くしてお
く必要がある。膜厚が３０nm以下であると、下地の基板
との間で格子不整合などの影響で結晶化が十分成し遂げ
ることができない懸念がある。非晶質構造を有する半導
体膜は実施形態２または３で示す材料と同じであり、代
表的には非晶質シリコンを用いる。そして、非晶質半導
体膜の結晶化温度を低温化することのできる触媒元素を
含有する層５０３を形成する。
【００９１】結晶化は４５０℃で１時間の熱処理で脱水
素処理を行い、続いて６００℃で１２時間の熱処理を行
う。図１２（Ｂ）で示すように、こうして得られる結晶
質半導体膜５０４上にはマスク用絶縁膜５０５を形成
し、その開口部５０６からリン（Ｐ）を添加して、リン
（Ｐ）添加領域５０７を形成する。触媒元素を除去する
ためのゲッタリング処理は、窒素雰囲気中で５５０〜８
００℃、５〜２４時間、例えば６００℃で１２時間の熱
処理を行い、結晶質半導体膜５０４に残存していた触媒
元素をリン（Ｐ）添加領域５０７に偏析させる。その
後、マスク用絶縁膜５０５と、リン（Ｐ）添加領域５０
７とをエッチングして除去することにより、触媒元素の
濃度が１×１０17atoms/cm3以下にまで低減された結晶
質半導体膜４０８を得る。結晶化により、非晶質半導体
膜は緻密化するのでその体積は１〜１０％程度収縮し、
膜厚は僅かであるが減少する。
【００９２】図１２（Ｃ）は、こうして形成された結晶
質半導体膜を熱処理により酸化する工程を示している。
熱酸化は８００〜１０００℃（好ましくは９５０℃）で
ハロゲン（代表的には塩素）を含む雰囲気中で酸化膜の
形成を行う。この処理により結晶質半導体膜５０８は酸
化膜５０９の形成で薄くなり、当初の厚さよりも減少す
る。例えば、酸化膜を６０nmの厚さに形成することによ
り半導体膜はおよそ３０nm減少し、４０nmの結晶質半導
体膜を残すことができる（図１２（Ｃ））。
【００９３】こうして形成された結晶質半導体膜５０８
をエッチング処理してから島状に分離形成した半導体膜
５１１〜５１４を形成する。半導体膜上に形成するゲー
ト絶縁膜は、回路の駆動電圧を考慮して、同一基板上に
形成するＴＦＴであってもその膜厚を異ならせて形成す
る。図１２（Ｄ）と（Ｅ）はその工程を示し、最初に２
０〜５０nm、例えば４０nmの厚さで酸化シリコン膜また
は酸化窒化シリコン膜などの絶縁膜を形成する。これら
の絶縁膜はプラズマＣＶＤ法や熱ＣＶＤ法で形成する。
熱ＣＶＤ法における作製条件の一例は、ＳｉＨ4とＮ2Ｏ
を用い、８００℃、４０Paであり、ガスの混合比を適当
なものとすることにより緻密な膜を形成することができ
る。その後、半導体層５１３、５１４上に形成された絶
縁膜はフッ酸などでエッチングして除去して第１の絶縁
膜５１５を形成する。さらに、表面を清浄に洗浄し、８
００〜１０００℃（好ましくは９５０℃）でハロゲン
（代表的には塩素）を含む雰囲気中で酸化膜の形成を行
う。酸化膜は半導体層５１３、５１４において３０〜５
０nm（例えば４０nm）の厚さとなるように形成する。一
方、半導体層５１１、５１２では８０nmの厚さの絶縁膜
が形成される。ハロゲン雰囲気での酸化膜形成により、
微量の金属不純物などが除去され、半導体膜との界面準
位密度が低減された良好な絶縁膜を形成することができ
る。こうして、半導体層５１１、５１２と半導体層５１
３、５１４との間で厚さの異なる第２の絶縁膜４２５が
形成され、この絶縁膜をゲート絶縁膜として利用する。
【００９４】ゲート絶縁膜上に形成するゲート電極は、
ゲート絶縁膜が薄く形成されているので注意を要する。
勿論、スパッタ法や蒸着法で形成する金属導電膜材料を
用いることも可能であるが、より好ましくはゲート絶縁
膜に接する第１層目は減圧ＣＶＤ法で作製するリン
（Ｐ）ドープされた多結晶シリコン膜であることが望ま
しい。リン（Ｐ）ドープ多結晶シリコン膜は、ＳｉＨ4
とＰＨ3と希釈ガスとしてＨｅ、Ｈ2を用い４５０〜５０
０℃に加熱して１００〜２００nm、好ましくは１５０nm
の厚さで形成する。さらにその上層にはゲート電極の抵
抗値を下げるために、シリサイド金属などを形成する。
タングステンシリサイド、チタンシリサイドなど適用し
得るシリサイド金属に限定はなく、スパッタ法などで１
００〜２００nm、好ましくは１５０nmの厚さに形成す
る。
【００９５】このように第１の導電層、第２の導電層と
して２層に分けて形成された状態から、図１２（Ｆ）に
示すようにゲート電極５１７〜５２０（第１の導電層５
１７ａ〜５２０ａと第２の導電層５１７ｂ〜５２０ｂ）
を形成する。
【００９６】次に、ｎチャネル型ＴＦＴのＬＤＤ領域を
形成するための第１のドーピング処理を行う。ドーピン
グは、代表的な方法としてフォスフィン（ＰＨ3）を用
いたイオンドープ法で行い、ゲート電極をマスクとして
利用して自己整合的に第１の不純物領域５２１〜５２４
を形成する。この領域のリン（Ｐ）濃度は２×１０16〜
５×１０19atoms／cm3の範囲とする。
【００９７】次に、第２のドーピング処理を行い、ｎ型
不純物が添加される第２の不純物領域の形成を行う。こ
の不純物領域はｎチャネル型ＴＦＴのソース領域および
ドレイン領域を形成するものであり、ゲート電極の外側
の領域に形成するためにレジストマスク５２６を形成す
る。また、ｐチャネル型ＴＦＴを形成する半導体層にリ
ン（Ｐ）が添加されないようにレジストマスク５２５を
形成しておく。ｎ型を付与する不純物元素にはリン
（Ｐ）を用い、その濃度が１×１０20〜１×１０21atom
s／cm3の濃度範囲となるようにフォスフィン（ＰＨ3）
を用いたイオンドープ法で行う。
【００９８】そして、ｐチャネル型ＴＦＴを形成する半
導体層にソース領域およびドレイン領域を形成する第３
の不純物領域５３０、５３１を形成する。ゲート電極６
１２をマスクとしてジボラン（Ｂ2Ｈ6）を用いたイオン
ドープ法で行い、自己整合的に第３の不純物領域を形成
する。このときｎチャネル型ＴＦＴを形成する半導体層
はレジストマスク５２９で全面を被覆しておく。この領
域のボロン（Ｂ）濃度は３×１０20〜３×１０21atoms
／cm3となるようにする。
【００９９】これらの不純物領域を形成した後、窒化シ
リコン膜、酸化シリコン膜、酸化窒化シリコン膜などか
ら成る第１の層間絶縁膜５３２を形成し、４００〜９５
０℃、好ましくは８００〜９００℃で１０〜６０分の熱
処理を施して不純物元素の活性化を行う。第２の層間絶
縁膜４５１は、酸化シリコンや酸化窒化シリコンなどの
無機絶縁物材料、または有機絶縁物材料を用い１．０〜
２．０μmの平均膜厚で形成する。配線５３８〜５４５
はＡｌ、Ｔｉなどで形成する。さらに、３〜１００％の
水素を含む雰囲気中にて３００〜４５０℃で１〜１２時
間の熱処理を行い、半導体層を水素化して欠陥準位密度
を低減する処理を行う。
【０１００】以上の様にして、ｐチャネル型ＴＦＴ５４
６、５４８、ｎチャネル型ＴＦＴ５４７、５４９を有す
る駆動回路が形成することができる。ｐチャネル型ＴＦ
Ｔ５４８とｎチャネル型ＴＦＴ５４９のゲート絶縁膜
は、ｐチャネル型ＴＦＴ５４６とｎチャネル型ＴＦＴ５
４７のゲート絶縁膜よりも薄く形成され、低電圧で高速
に駆動する構造となっている。前者のＴＦＴは３〜５Ｖ
の低電圧で駆動するラッチ回路などを形成し、後者のＴ
ＦＴは５〜１２Ｖで駆動するシフトレジスタ回路などを
形成するのに適している。
【０１０１】ｐチャネル型ＴＦＴ５４６、５４８には、
チャネル形成領域５５０、５５５、第３の不純物領域か
ら成るソースまたはドレイン領域５５１、５５６が形成
されたシングルドレインの構造である。ｎチャネル型Ｔ
ＦＴ５４７、５４９には、チャネル形成領域５５２、５
５７、第１の不純物領域で形成されるＬＤＤ領域５５
３、５５８、第２の不純物領域から形成されるソースま
たはドレイン領域５５４、５５９が形成されている。ｎ
チャネル型ＴＦＴに形成されるＬＤＤ領域は０．２〜１
μmの長さで形成され、０．１程度は活性化の熱処理に
よりゲート電極の内側に拡散して、ゲート電極とオーバ
ーラップする構造となっている。この構造により、ホッ
トキャリア効果による特性の劣化を防ぎ、また寄生容量
を最低限度に抑えて高速動作を可能とする。
【０１０２】これらのＴＦＴのチャネル長は低電圧部で
０．３〜１μm（好ましくは０．６μm）、中電圧部で
０．６〜１．５μm（好ましくは０．９μm）で形成す
る。従って、適用すべきデザインルールもライン・アン
ド・スペース（線幅と隣接する線との間隔）で０．３〜
１．５μm、コンタクトホールで０．９μm程度の精度が
要求される。
【０１０３】本実施形態で作製されるＴＦＴはデータ線
側のスティックドライバを形成するのに適している。特
に、３Ｖで数十MHzの周波数で駆動するラッチ回路など
は、図１０（Ｅ）で示すｐチャネル型ＴＦＴ４６２とｎ
チャネル型ＴＦＴ４６３を用いて形成する。また、シフ
トレジスタ回路などにはｐチャネル型ＴＦＴ４６０、ｎ
チャネル型ＴＦＴ４６１を適用して形成すると良い。こ
こでは、ｎチャネル型ＴＦＴとｐチャネル型ＴＦＴを形
成する工程を示したが、同工程により容量素子や抵抗素
子を形成することは容易に想定できるものであり省略さ
れている。また、回路形成に必要なＴＦＴのサイズ（チ
ャネル長／チャネル幅）やそのレイアウトは実施者が適
宣考慮すれば良いものである。
【０１０４】いずれにしても、本実施形態で作製される
ＴＦＴは、結晶性に優れる結晶質半導体をさらに薄膜化
してチャネル形成領域を形成することで高い電界効果移
動度を実現することを容易なものとし、さらにゲート絶
縁膜の形成工程において、ハロゲンを含む酸化雰囲気中
で熱処理を行うことにより良好な界面が得られ、高速駆
動に適したものである。このようなＴＦＴで形成される
駆動回路は数十MHzの動作周波数にも容易に対応するこ
とができる。
【０１０５】[実施形態５]実施形態２〜４のいずれかの
方法により作製されるＴＦＴで走査線側またはデータ線
側のスティックドライバの駆動回路を形成することがで
きる。このようなスティックドライバに設けられる入出
力端子は図１４で示すようにソースまたはドレイン配線
と同じ層上に形成される。図１４では入出力端子６０
０、６０１がスティック基板の端部に形成される様子を
示している。画素領域が形成される第１の基板にフェー
スダウンのＣＯＧ法で実装するには表面パッシベーショ
ンが必要であるので、絶縁層６０２により表面をパッシ
ベーションする。このような入出力端子部の形態は実施
形態２〜４で作製したスティック基板にも適用できる。
【０１０６】また、ＣＯＧでスティックドライバを実装
するには入出力端子にバンプを形成する必要がある。バ
ンプは公知の方法で形成すれば良いが、その一例を図１
５で説明する。図１５（Ａ）において、６０３はソース
またはドレイン配線と同じ層上に形成される入出力端子
であり、その上にＴｉとＰｄまたは、ＣｒとＣｕを積層
したバリアメタル層６０５を形成する。バリアメタル層
の形成はスパッタ法や蒸着法などを適用する。そして、
メッキ用のレジストマスク６０６を形成する。
【０１０７】そして、図１５（Ｂ）で示すように、Ａｕ
で形成されるバンプ６０７を電解メッキで５〜２０μm
の厚さに形成する。そして、不要となったレジストマス
ク６０６を除去して、新たにバンプの上からレジストを
塗布してバリアメタル層６０５をエッチングするための
レジストマスク６０８を形成する。このレジストマスク
を形成するためのフォトリソ工程は、バンプを介して行
うため高い解像度を得ることができない。レジストマス
ク６０８はバンプとその周辺を覆うように形成する。こ
のレジストマスク６０８を利用してバリアメタル層をエ
ッチングすることにより、図１５（Ｄ）で示すようなバ
リアメタル層６０９が形成される。その後、バンプとバ
リアメタル層との密着性を高めるために２００〜３００
℃で熱処理を行う。このようにして、他の基板に実装す
ることができるスティックドライバを完成させることが
できる。
【０１０８】
【実施例】[実施例１]以上説明したようにスティックド
ライバは液晶表示装置やＥＬ表示装置などの駆動回路を
実装する方法として利用することができる。図１６はそ
のような表示装置のブロック構成図を示す。画素領域１
６０１は複数の走査線とデータ線で形成され、ＴＦＴが
設けられたアクティブマトリクス型であっても良いし、
パッシブ型であっても良い。その周辺の領域には走査線
側ドライバ１６０２及びデータ線側ドライバ１６０３に
スティックドライバが使用される。外部から入力される
クロック信号及びデータ信号１６０７と画質信号１６０
８は、スティックドライバの入力仕様に変換するための
コントロール回路１６０５に入力され、それぞれのタイ
ミング仕様に変換される。また、電源１６０９、オペア
ンプから成る電源回路１６０６は外付けの回路で賄われ
る。このコントロール回路１６０５と電源回路１６０６
はＴＡＢ方式で実装すると表示装置を小型化できる。
【０１０９】コントロール回路１６０５からは走査線側
とデータ線側にそれぞれ信号が出力されるが、データ線
側には信号分割回路１６０４が設けられ、入力デジタル
信号をｍ個に分割して供給する。分割数ｍは２以上の自
然数で、実際的には２〜１６分割にするのが適当であ
る。この場合、入力デジタル信号線１６１０の本数がｎ
本であれば、修正デジタル信号線１６２０の本数はｎ×
ｍ本となる。画素密度にもよるが、少なくともデータ線
側のスティックドライバは複数個設けられて、信号分割
回路により入力デジタル信号の周波数が１／ｍに落とさ
れることによりスティックドライバの負荷を軽減してい
る。信号分割回路は半導体集積回路で形成されるＩＣチ
ップを実装しても良いし、実施形態３または４で示すよ
うなＴＦＴで集積回路を形成したスティックドライバと
同様のチップで形成することも可能である。
【０１１０】[実施例２]図１７は信号分割回路の一例を
示す。本実施例では入力デジタル信号線の本数ｎは１、
信号分割数ｍは４として説明する。ラッチ回路前段１３
０１〜１３０４及びラッチ後段１３０５〜１３０８は、
各々図１７（Ｂ）のように２個のインバータ１３７２、
１３７４と４個のクロックドインバータ１３７１、１３
７３、１３７５、１３７６により構成されている。信号
入力部１３８１は１３６１に、信号出力部１３８２は１
３６２に、クロック信号入力部１３８３、１３８４はそ
れぞれ１３６３、１３６４に対応している。
【０１１１】クロック信号線１３２２及び反転クロック
信号線１３２３のクロック信号はカウンタ回路１３０９
に入力し、リセット信号１３２６からの入力を受けて出
力を修正クロック信号線１３２４及び反転修正クロック
信号線１３２５に送る。入力デジタル信号は１３２１か
ら入力し、クロック信号の周期毎にラッチ回路前段１３
０１から１３０２へと順次移送されていく。そして、修
正クロック信号が反転するときにラッチ回路前段に保持
されている入力デジタル信号の電位情報はラッチ回路後
段に移される。例えば、ラッチ回路前段１３０１の電位
情報はラッチ回路後段１３０５に移される。このような
動作により、ラッチ回路後段１３０５〜１３０８の出力
部に接続する各修正デジタル信号線１３３１〜１３３４
から修正デジタル信号が送り出される。ここでは、分割
数ｍ＝４で説明したため、この場合には修正デジタル信
号の周波数は入力デジタル信号の周波数の１／４にな
る。勿論、分割数は４に限定される訳ではなく、２〜３
２（実用的には４〜１６）の範囲で自由に選択すること
ができる。
【０１１２】[実施例３]図１６で示すデータ線側に設け
るスティックドライバの回路構成の一例を図１８に示
す。回路構成は、入力側からシフトレジスタ回路１８０
１、ラッチ回路１８０４、１８０５、レベルシフタ回路
１８０６、Ｄ／Ａ変換回路１８０７が設けられている。
入力デジタル信号がｎビットで一画素の情報を表現しＲ
ＧＢ表示をする場合、この入力デジタル信号をｍ分割さ
れていると、ラッチ回路１８０４、１８０５はそれぞ
れ、ｍ×３×ｎ個必要であり、レベルシフタ回路１８０
６、Ｄ／Ａ変換回路１８０７はそれぞれｍ×３個が必要
となる。
【０１１３】図１９はラッチ回路の代表例であり、図１
９（Ａ）はクロックドインバータを用いた例であり、図
１９（Ｂ）はＳＲＡＭ型のものであり、図１９（Ｃ）は
ＤＲＡＭ型のものである。これらは代表例であり、その
他の構成をとることも可能である。
【０１１４】シフトレジスタ回路、ラッチ回路は駆動電
圧３Ｖであり、レベルシフタ回路により１０Ｖに昇圧し
てＤ／Ａ変換回路に信号を送る。Ｄ／Ａ変換回路は抵抗
分割型やスイッチドキャパシタ型のものを採用すること
ができる。
【０１１５】シフトレジスタ回路、ラッチ回路を形成す
るＴＦＴは実施形態３において図１０（Ｇ）で示したｐ
チャネル型ＴＦＴ４６２、ｎチャネル型ＴＦＴ４６３、
または実施形態４において図１３（Ｅ）で示したｐチャ
ネル型ＴＦＴ５４８、ｎチャネル型ＴＦＴ５４９を用い
て作製すると良い。
【０１１６】[実施例４]スティックドライバを接続する
画素領域の構成の一例を図２０と図２１を用いて説明す
る。図２１（Ａ）で示すのは液晶表示装置の画素領域の
構成を示す上面図である。走査線６５１とデータ線６５
５が交差して一つの画素が形成される。その交差点には
画素ＴＦＴ６５８が設けられている。ここで示す画素Ｔ
ＦＴはボトムゲート型の構造であり、ソース・ドレイン
電極６５６の一方はデータ線６５５と接続し、他方は画
素電極６５７と接続している。液晶の駆動に必要な保持
容量６５９はゲート電極６５２と同じ層で形成される容
量配線６５３と、ゲート絶縁膜と同じ層で形成される絶
縁層を介して画素電極６５７との間で形成している。図
２０（Ｂ）はその等価回路を示す。
【０１１７】画素ＴＦＴの構造は何ら限定されるもので
はないが、例えば、図２１（Ａ）で示すチャネルエッチ
型のボトムゲート型ＴＦＴで形成することができる。こ
れは、基板６６０上にＴａ、Ｃｒ、Ｍｏ、Ａｌなどでゲ
ート電極６６１を形成する。その後、窒化シリコン膜、
酸化シリコン膜、または酸化タンタル膜などでゲート絶
縁膜６６２を形成し、その上にゲート電極６６１と一部
が重なるように非晶質構造を有する半導体層６６３を島
状に形成する。非晶質構造を有する半導体層６６３の代
表的な材料は非晶質シリコンであり、プラズマＣＶＤ法
で１００〜２５０nmの厚さに形成する。ｎ型またはｐ型
不純物が添加された半導体層６６４は、最初非晶質構造
を有する半導体層６６３と重ねて設けておく。
【０１１８】その後、透明導電膜で画素電極６６５を形
成する。透明導電膜には酸化インジウム・スズ（Ｉｎ2
Ｏ3：ＳｎＯ2、ＩＴＯ）や酸化亜鉛（ＺｎＯ）、酸化イ
ンジウム・スズと酸化亜鉛の化合物、酸化ガリウム（Ｇ
ａ2Ｏ3）を添加した酸化亜鉛などを用いる。次いで、ソ
ース・ドレイン電極６６６をＣｒ、Ｔｉ、Ｔａなどで形
成する。このソース・ドレイン電極６６６をマスクとし
てｎ型またはｐ型不純物が添加された半導体層６６４を
エッチング処理して２つの領域に分割する。このエッチ
ング処理は非晶質構造を有する半導体層６６３との選択
加工ができないので、その一部もエッチングして除去さ
れる。最後に、窒化シリコンまたは酸化シリコンなどで
保護膜６６７を形成して画素ＴＦＴが完成する。
【０１１９】図２１（Ｂ）はチャネル保護膜型の構造で
あり、非晶質構造を有する半導体層６６８上に窒化シリ
コンなどで形成されるチャネル保護層６６９が設けられ
ていて、ソース・ドレイン領域を形成するエッチング加
工のときに非晶質構造を有する半導体層６６８がエッチ
ングされない構造となっている。
【０１２０】また、図２１（Ｃ）は保護膜６７０の上に
アクリルなどの有機樹脂材料で形成される平坦化膜６７
１が形成され、その上に画素電極６７２が形成された構
造ある。コンタクトホールを介して画素電極を画素ＴＦ
Ｔと接続する構造とすることで、開口率を向上させるこ
とが可能なり、また、表面を平坦化することによりディ
スクリネーションなど液晶の配向の乱れを低減させるこ
とができる。
【０１２１】ここでは、ボトムゲート型のＴＦＴを画素
ＴＦＴとして用いる例を示したが、トップゲート型のＴ
ＦＴであっても何ら差し支えはない。ＴＦＴの特性と製
造コストとの観点からはボトムゲート型のＴＦＴが多く
の場合使用されるが、本発明のスティックドライバは、
画素領域をタンタルと酸化タンタルを組み合わせて形成
されるＭＩＭ型の素子で形成したものに対しても応用す
ることができる。
【０１２２】[実施例５]図２２は本発明のスティックド
ライバを用いて液晶表示装置の組み立てる様子を模式的
に示す図である。第１の基板には画素領域８０３、外部
入出力端子８０４、接続配線８０５が形成されている。
点線で囲まれた領域は、走査線側のスティックドライバ
貼り合わせ領域８０１とデータ線側のスティックドライ
バ貼り合わせ領域８０２である。第２の基板８０８には
対向電極８０９が形成され、シール材８１０で第１の基
板８００と貼り合わせる。シール材８１０の内側には液
晶が封入され液晶層８１１を形成する。第１の基板と第
２の基板とは所定の間隔を持って貼り合わせるが、ネマ
チック液晶の場合には３〜８μm、スメチック液晶の場
合には１〜４μmとする。
【０１２３】スティックドライバ８０６、８０７は図２
で説明したように、データ線側と走査線側とで回路構成
が異なるが、いずれにしても第３の基板８１４から切り
出されたものである。スティックドライバは第１の基板
に実装するが、その方法は実施形態１において図２及び
３で説明されている。走査線側に実装するスティックド
ライバは実施形態２で示すものが適しており、ガラス基
板上に駆動回路が形成されている。データ線側に実装す
るスティックドライバは、分割駆動を前提にするにして
も高い信号周波数に対応できるＴＦＴ特性が要求される
ので、実施形態３または４で示す石英基板上に形成した
スティックドライバが適している。外部入出力端子８０
４には、外部から電源及び制御信号を入力するためのＦ
ＰＣ（フレキシブルプリント配線板：Flexible Printed
Circuit）８１２を貼り付ける。ＦＰＣ８１２の接着強
度を高めるために補強板８１３を設けても良い。こうし
て液晶表示装置を完成させることができる。スティック
ドライバは第１の基板に実装する前に電気検査を行えば
液晶表示装置の最終工程での歩留まりを向上させること
ができ、また、信頼性を高めることができる。
【０１２４】[実施例６]スティックドライバは画素領域
にエレクトロルミネッセンス（ＥＬ：ElectroLuminesce
nce）材料による発光層を設けた表示装置（ＥＬ表示装
置という）にも適用できる。ＥＬ表示装置は発光層を画
素電極上に直接形成するため、液晶表示装置のように対
向側に設ける第２の基板を必ずしも必要としない。画素
領域が形成される第１の基板は図１で示す構成と同等な
ものであり、画素領域の周辺には引出線、接続配線、外
部入力端子が形成され、走査線側及びデータ線側にそれ
ぞれスティックドライバを実装する。尚、エレクトロル
ミネッセンス材料における発光には、蛍光と燐光とによ
る発光の両者を含み、本実施例でいう発光にはそのいず
れか一方、またはその両者による発光を含んでいる。
【０１２５】図２３はＥＬ表示の画素領域の構成を示す
図である。ＥＬ表示装置の画素領域には、その代表的な
形態として図２３（Ａ）で示すようにスイッチング用Ｔ
ＦＴ１６５１と電流制御用ＴＦＴ１６５２が設けられて
いる。スイッチング用ＴＦＴ１６５１のゲート電極１６
０２は走査線１６０１に、ソース側はデータ線１６０６
に接続し、ドレイン電極１６０８は電流制御用ＴＦＴ１
６５２のゲート電極１６０３に接続している。図２３
（Ａ）で示すＴＦＴはボトムゲート型の例であり、半導
体層１６０４、１６０５は非晶質シリコン膜で形成され
ている。また、容量部１６５３は図示されていない絶縁
層を介して電流制御用ＴＦＴ１６５２のソース電極１６
１０とゲート電極１６０３とで形成されている。ソース
電極１６１０は電流供給線１６０７に接続している。ド
レイン電極１６０９は絶縁層を介してその上層に形成さ
れる画素電極１６１１と接続する。これらのソース電極
及びドレイン電極はＡｌ、Ｔｉ、Ｔａ、Ｍｏなどの材料
で形成すれば良く、Ｍｏ−Ｗなどの合金材料を用いても
良い。画素電極１６１１はアルミニウム合金膜、銅合金
膜または銀合金膜など低抵抗な導電膜またはそれらの積
層膜を用いることが好ましい。勿論、他の導電膜との積
層構造としても良い。
【０１２６】図２３（Ｂ）は画素領域の等価回路を示
す。発光層１６５４は電流制御用ＴＦＴ１６５２に接続
される。電流制御用ＴＦＴはＥＬ材料で形成する発光層
を駆動するために高い電流駆動能力を要求される。その
目的からすれば、半導体層は非晶質シリコン・ゲルマニ
ウム合金膜で形成しても良い。
【０１２７】絶縁膜（好ましくは樹脂）で形成されたバ
ンク１６１２ａ、１６１２bにより形成された溝（画素
に相当する）の中に発光層が形成される。発光層とする
有機ＥＬ材料としてはπ共役ポリマー系材料を用いる。
代表的なポリマー系材料としては、ポリパラフェニレン
ビニレン（ＰＰＶ）系、ポリビニルカルバゾール（ＰＶ
Ｋ）系、ポリフルオレン系などが挙げられる。尚、ＰＰ
Ｖ系有機ＥＬ材料としては様々な型のものがあるが、例
えば「H. Shenk, H.Becker, O.Gelsen, E.Kluge, W.Kre
uder and H.Spreitzer, "Polymers for Light Emitting
Diodes", EuroDisplay, Proceedings, 1999,p.33-37」
や特開平１０−９２５７６号公報に記載されたような材
料を用いれば良い。なお、ここでは一画素しか図示して
いないが、Ｒ（赤）、Ｇ（緑）、Ｂ（青）の各色に対応
した発光層を作り分けても良い。
【０１２８】具体的な発光層としては、赤色に発光する
発光層にはシアノポリフェニレンビニレン、緑色に発光
する発光層にはポリフェニレンビニレン、青色に発光す
る発光層にはポリフェニレンビニレン若しくはポリアル
キルフェニレンを用いれば良い。膜厚は３０〜１５０nm
（好ましくは４０〜１００nm）とすれば良い。但し、以
上の例は発光層として用いることのできる有機ＥＬ材料
の一例であって、これに限定する必要はまったくない。
発光層、電荷輸送層または電荷注入層を自由に組み合わ
せて自発光層（発光及びそのためのキャリアの移動を行
わせるための層）を形成すれば良い。例えば、本実施例
ではポリマー系材料を発光層として用いる例を示した
が、低分子系有機ＥＬ材料を用いても良い。また、電荷
輸送層や電荷注入層として炭化珪素等の無機材料を用い
ることも可能である。これらの有機ＥＬ材料や無機材料
は公知の材料を用いることができる。
【０１２９】ここでは、ＥＬ材料で形成される自発光層
をＴＦＴで制御して駆動するアクティブマトリクス型の
ＥＬ表示装置の例を示したが、パッシブ型のＥＬ表示装
置であっても、スティックドライバをその画素領域の周
辺に設けることで同様に表示装置を完成させることがで
きる。いずれにしても、画素領域と駆動回路とでは要求
されるデザインルールが異なるので、それぞれを別の基
板に形成し、その後組み合わせる本発明の方法は製造歩
留まりを向上させる観点からも適している。
【０１３０】[実施例７]本発明のスティックドライバは
パッシブ型の表示装置にも適用できる。図１１はその一
例を示し、第１の基板１１０１及び第２の基板１１０５
にはそれぞれスティックドライバ１１０４、１１０５が
実装されている。画素領域１１０３は、第１の基板側１
１０１に形成された複数の短冊状の電極と、第２の基板
側に形成された複数の短冊状の電極とが交差して形成さ
れる。第１及び第２の基板に実装されたスティックドラ
イバは、それぞれの基板に対応して設けられた画素電極
に接続されている。
【０１３１】図１１において、第１の基板と第２の基板
との間に液晶層を介在させて液晶表示装置を形成するこ
とができる。また、図１１の構成とは異なるが、画素領
域に発光層を設けたＥＬ表示装置にも適用することがで
きる。
【０１３２】[実施例８]スティックドライバを実装する
ことができる液晶表示装置は、実施例４で示すアクティ
ブマトリクス型の画素構造や実施例７で示すパッシブ型
の画素構造の他に、ＩＰＳ(In-Plane Switching)方式
（＝横電界方式）のアクティブマトリクス型の液晶表示
装置やＭＶＡ（Multi-domain Vertical Alignment）液
晶表示装置にも適用することができる。また、画素にＭ
ＩＭ素子を配置したアクティブマトリクス型液晶表示装
置にも適用することができる。
【０１３３】[実施例９]スティックドライバの生産性を
観点からは、大面積の基板を使用して１回のプロセスで
１枚の基板からできるだけ多数個取り出す方法が適して
いる。基板はガラス基板または石英基板を使用するが、
いずれにしても大面積基板を分割するときに、いかに加
工ロスを無くすかが第１の課題となる。加工精度から言
えばダイシング装置が適しているが、３００×４００mm
や５５０×６５０mm、さらには９６０×１０００mmとい
った液晶ラインで使用される基板を直接加工するには、
装置の規模が大型化してしまう。むしろ、加工精度は劣
るものの大面積基板を容易に切断できるガラススクライ
バーを用い、これにより大面積基板を複数個に分割する
第１の段階と、複数個に分割された基板からダイシング
装置を用いて個々のスティックドライバに分割する第２
の段階とに分けて行う方が適している。
【０１３４】例えば、液晶第１期ラインで採用された３
００×４００mmの大面積の基板上に一辺が１００〜２０
０mmの領域から成る群９０２を複数個作り、その中に短
辺の長さ１〜６mmのスティックドライバを複数個配置す
る。各群の間隔は３〜１０mmとして配置して、ガラスス
クライバーで加工線９０４に沿って大面積基板から分割
する。群の中のスティックドライバは切りしろ０．５〜
１mmで配置しダイシング装置で分割するという方法を採
用することができる。このような加工方法を用いると、
２×２０mmのスティックドライバを１２７×１２７mmの
群の中に３６０個作り込むことができ、１枚の基板から
は２１６０個のスティックドライバを取り出すことがで
きる。
【０１３５】また、大面積基板上に多数のスティックド
ライバを形成するための第２の課題は露光技術である。
スティックドライバのデザインルールは０．３〜２μ
m、好ましくは０．３５〜１μmである。このようなデザ
インルールで、やはりスループット良く露光を行う必要
がある。露光方式において、プロキシミティ方式やプロ
ジェクション方式はスループット向上には有利である
が、大型の高精細マスクが必要であり、高い解像度や重
ね合わせ精度が得られにくいなどの欠点がある。一方、
ステッパ方式では、その一例としてｉ線（３６５nm）を
使って０．７μmの解像度で４４mm角の領域、または５
４×３０mmの領域を一度に露光することができる。これ
に対応して、スティックドライバの長辺の長さをこの露
光範囲内としておけばサブミクロンパターンであっても
効率よく露光することが可能となる。
【０１３６】液晶表示装置などの画素領域は必ずしもサ
ブミクロンのデザインルールを必要としないので、大面
積を一度に露光できるプロキシミティ方式やプロジェク
ション方式が適した方式であると考えられている。従っ
て、駆動回路部と画素領域とを別の露光方式で行うこと
は生産性を向上させるばかりでなく、本発明のようにス
ティックドライバを実装することで大画面の表示装置の
周辺部（額縁領域）の面積を小さくすることを可能にす
る。
【０１３７】[実施例１０]実施例５で示すようにスティ
ックドライバが実装された表示装置を電子装置に搭載す
る方法の一例を図２４に示す。表示装置は画素領域７０
２が実装された基板７０１の端部にスティックドライバ
７１０が実装されている。そして、スペーサ７０６を内
包するシール剤７０７により対向基板７０３と貼り合わ
せられ、さらに偏光版７０８、７０９が設けられてい
る。そして、接続部材７２３によって筐体７２４に固定
される。
【０１３８】スティックドライバ７１０は、その入出力
端子７１１において導電性粒子７１２を含む樹脂７１３
で基板７０１上に形成された入力配線７１４と接続して
いる。入出力配線７１４の一方の端はフレキシブルプリ
ント配線板(Flexible Printed Circuit：ＦＰＣ)が導電
性粒子７１５を含む樹脂７１６で接着されている。ＦＰ
Ｃは、信号処理回路、増幅回路、電源回路などが設けら
れたプリント基板７１９にやはり同様な手法（導電性粒
子７２１を含む樹脂７２２）で接続し、画像表示に必要
な信号をスティックドライバが実装された表示装置に伝
達するようになっている。そして、表示装置が透過型の
液晶表示装置であれば、対向基板７０３側に光源と光導
光体が設けられてバックライト７１８が設けられてい
る。
【０１３９】ここで示す表示装置の実装方法は一例であ
り、電子装置の形態に合わせて適宣組み立てられるもの
である。
【０１４０】[実施例１１]本実施例では、実施例８のよ
うな構成の表示装置を組み込んだ半導体装置について示
す。このような半導体装置には、携帯情報端末（電子手
帳、モバイルコンピュータ、携帯電話等）、ビデオカメ
ラ、スチルカメラ、パーソナルコンピュータ、テレビ受
像器等が挙げられる。それらの一例を図２５と図２６に
示す。
【０１４１】図２６（Ａ）は携帯電話であり、本体９０
０１、音声出力部９００２、音声入力部９００３、表示
装置９００４、操作スイッチ９００５、アンテナ９００
６から構成されている。表示装置９００４はスティック
ドライバが実装されたアクティブマトリクス型及びパッ
シブ型の液晶表示装置やＥＬ表示装置を用いることがで
きる。
【０１４２】図２６（Ｂ）はビデオカメラであり、本体
９１０１、表示装置９１０２、音声入力部９１０３、操
作スイッチ９１０４、バッテリー９１０５、受像部９１
０６から成っている。表示装置９１０２はスティックド
ライバが実装されたアクティブマトリクス型及びパッシ
ブ型の液晶表示装置やＥＬ表示装置を用いることができ
る。
【０１４３】図２６（Ｃ）はモバイルコンピュータ或い
は携帯型情報端末であり、本体９２０１、カメラ部９２
０２、受像部９２０３、操作スイッチ９２０４、表示装
置９２０５で構成されている。表示装置９２０５はステ
ィックドライバが実装されたアクティブマトリクス型及
びパッシブ型の液晶表示装置やＥＬ表示装置を用いるこ
とができる。
【０１４４】図２６（Ｄ）はテレビであり、本体９４０
１、スピーカ９４０２、表示装置９４０３、受信装置９
４０４、増幅装置９４０５等で構成される。表示装置９
４０３はスティックドライバが実装されたアクティブマ
トリクス型及びパッシブ型の液晶表示装置やＥＬ表示装
置を用いることができる。
【０１４５】図２６（Ｅ）は携帯書籍であり、本体９５
０１、表示装置９５０２、９５０３、記憶媒体９５０
４、操作スイッチ９５０５、アンテナ９５０６から構成
されており、ミニディスク（ＭＤ）やＤＶＤに記憶され
たデータや、アンテナで受信したデータを表示するもの
である。直視型の表示装置９５０２、９５０３はスティ
ックドライバが実装されたアクティブマトリクス型及び
パッシブ型の液晶表示装置やＥＬ表示装置を用いること
ができる。
【０１４６】図２７（Ａ）はパーソナルコンピュータで
あり、本体９６０１、画像入力部９６０２、表示装置９
６０３、キーボード９６０４で構成される。表示装置９
６０３はスティックドライバが実装されたアクティブマ
トリクス型及びパッシブ型の液晶表示装置やＥＬ表示装
置を用いることができる。
【０１４７】図２７（Ｂ）はプログラムを記録した記録
媒体（以下、記録媒体と呼ぶ）を用いるプレーヤーであ
り、本体９７０１、表示装置９７０２、スピーカ部９７
０３、記録媒体９７０４、操作スイッチ９７０５で構成
される。なお、この装置は記録媒体としてＤＶＤ(Digit
al Versatile Disc)、ＣＤ等を用い、音楽鑑賞や映画鑑
賞やゲームやインターネットを行うことができる。表示
装置９７０２はスティックドライバが実装されたアクテ
ィブマトリクス型及びパッシブ型の液晶表示装置やＥＬ
表示装置を用いることができる。
【０１４８】図２７（Ｃ）はデジタルカメラであり、本
体９８０１、表示装置９８０２、接眼部９８０３、操作
スイッチ９８０４、受像部（図示しない）で構成され
る。表示装置９８０２はスティックドライバが実装され
たアクティブマトリクス型及びパッシブ型の液晶表示装
置やＥＬ表示装置を用いることができる。
【０１４９】[実施例１２]スティックドライバの生産性
を観点からは、大面積の基板を使用して１回のプロセス
で１枚の基板からできるだけ多数個取出す方法が適して
いる。基板はガラス基板または石英基板を使用するが、
いずれにしても大面積基板を分割するときにいかに加工
ロスを無くすかが第１の課題となる。加工精度から言え
ばダイシング装置が適しているが、３００×４００mmや
５５０×６５０mm、さらには９６０×１０００mmといっ
た液晶ラインで使用される基板を直接加工するには、装
置の規模が大型化してしまう。むしろ、加工精度は劣る
ものの大面積基板を容易に切断できるガラススクライバ
ーを用い、これにより大面積基板を複数個に分割する第
１の段階と、複数個に分割された基板からダイシング装
置を用いて個々のスティックドライバに分割する第２の
段階とに分けて行う方が適している。
【０１５０】図２８に示すように、大面積の基板１９０
１上に一辺が１００〜２００mmの領域から成る群１９０
２を複数個作り、その中に短辺の長さ１〜６mmのスティ
ックドライバ１９０３を複数個配置する。各群の間隔は
３〜１０mmとして配置して、ガラススクライバーで加工
線１９０４に沿って大面積基板から分割する。群の中の
スティックドライバは切りしろ０．５〜１mmで配置しダ
イシング装置で分割する。
【０１５１】このような加工方法を用いると、例えば、
３００×４００mmの第１期ラインの液晶用ガラス基板を
用いたとしても、２×２０mmのスティックドライバを１
２７×１２７mmの群の中に３６０個作り込むことがで
き、１枚の基板からは２１６０個のスティックドライバ
を取り出すことができる。
【０１５２】また、大面積基板上に多数のスティックド
ライバを形成するための第２の課題は露光技術である。
スティックドライバのデザインルールは０．３〜２μ
m、好ましくは０．３５〜１μmである。このようなデザ
インルールで、やはりスループット良く露光を行う必要
がある。露光方式において、プロキシミティ方式やプロ
ジェクション方式はスループット向上には有利である
が、大型の高精細マスクが必要であり、高い解像度や重
ね合わせ精度が得られにくいなどの欠点がある。一方、
ステッパ方式では、その一例としてｉ線（３６５nm）を
使って０．７μmの解像度で４４mm角の領域、または５
４×３０mmの領域を一度に露光することができる。これ
に対応して、スティックドライバの長辺の長さをこの露
光範囲内としておけばサブミクロンパターンであっても
効率よく露光することが可能となる。
【０１５３】液晶表示装置などの画素領域は必ずしもサ
ブミクロンのデザインルールを必要としないので、大面
積を一度に露光できるプロキシミティ方式やプロジェク
ション方式が適した方式であると考えられている。従っ
て、駆動回路部と画素領域とを別の露光方式で行うこと
は生産性を向上させるばかりでなく、本発明のようにス
ティックドライバを実装することで大画面の表示装置の
周辺部（額縁領域）の面積を小さくすることを可能にす
る。
【０１５４】[実施例１３]スティックドライバにはＣＭ
ＯＳ回路を基本形態とするシフトレジスタ回路やバッフ
ァ回路、ラッチ回路などを形成する。これらの回路を形
成するためのＴＦＴの作製方法について図３１を用いて
説明する。
【０１５５】図３１（Ａ）において、基板５５０１には
コーニング社の＃７０５９ガラスや＃１７３７ガラスな
どに代表されるバリウムホウケイ酸ガラスやアルミノホ
ウケイ酸ガラスなどのガラス基板などを用いる。このよ
うなガラス基板は加熱温度により僅かながら収縮するの
で、ガラス歪み点よりも５００〜６５０℃の温度で熱処
理を施したものを用いても良い。
【０１５６】ブロッキング層５５０２は基板５５０１に
微量に含まれるアルカリ金属などが半導体層に拡散する
のを防ぐために設けられ、酸化シリコン膜や窒化シリコ
ン膜、または酸化窒化シリコン膜などの絶縁膜で形成す
る。また、ＴＦＴのしきい値電圧（Ｖth）を安定化させ
るために、ブロッキング層の応力を引張り応力とするこ
とが望ましい。応力の制御は上記絶縁膜の作製条件によ
り制御する。例えば、プラズマＣＶＤ法でＳｉＨ4、Ｎ
Ｈ3、Ｎ2Ｏから作製される酸化窒化シリコン膜５５０２
ａを１０〜２００nm（好ましくは５０〜１００nm）形成
し、同様にＳｉＨ4、Ｎ2Ｏから作製される酸化窒化シリ
コン膜５５０２ｂを５０〜２００nm（好ましくは１００
〜１５０nm）の厚さに積層形成する。図１１では下地膜
５５０２を２層構造として示したが、前記絶縁膜の単層
膜または２層以上積層させた構造で形成しても良い。
【０１５７】島状に形成した結晶質半導体層５５０３、
５５０４は、非晶質構造を有する半導体膜をレーザー結
晶化法や熱結晶化法を用いて結晶化させた結晶質半導体
膜を用いる。この結晶質半導体層５５０３、５５０４の
厚さは２５〜８０nm（好ましくは３０〜６０nm）の厚さ
で形成する。結晶質半導体膜の材料に限定はないが、好
ましくはシリコンまたはシリコンゲルマニウム（ＳｉＧ
ｅ）合金などで形成すると良い。
【０１５８】レーザー結晶化法で結晶質半導体膜を作製
するには、パルス発振型または連続発光型のエキシマレ
ーザーに代表されるガスレーザーやＹＡＧレーザー、Ｙ
ＶＯ 4レーザーに代表される固体レーザーを用いる。こ
れらのレーザーを用いる場合には、レーザー発振器から
放射されたレーザー光を光学系で線状または長方形状ま
たは矩形状に集光し半導体膜に照射する方法を用いると
良い。結晶化の条件は実施者が適宣選択するものである
が、エキシマレーザーを用いる場合はパルス発振周波数
３０Ｈｚとし、レーザーエネルギー密度を１００〜４０
０mJ/cm2(代表的には２００〜３００mJ/cm2)とする。ま
た、ＹＡＧレーザーを用いる場合にはその第２高調波を
用いパルス発振周波数１〜１０ｋＨｚとし、レーザーエ
ネルギー密度を３００〜６００mJ/cm2(代表的には３５
０〜５００mJ/cm2)とすると良い。そして幅１００〜１
０００μｍ、例えば４００μｍで線状に集光したレーザ
ー光を基板全面に渡って照射し、この時の線状レーザー
光の重ね合わせ率（オーバーラップ率）を８０〜９８％
として行う。
【０１５９】ゲート絶縁膜５５０５はプラズマＣＶＤ法
またはスパッタ法を用い、厚さを４０〜２００nmとして
シリコンを含む絶縁膜で形成する。プラズマＣＶＤ法で
ＳｉＨ4とＮ2Ｏの混合ガスから作製される酸化窒化シリ
コン膜はゲート絶縁膜として適した材料であり、８０nm
の厚さに形成しゲート絶縁膜とする。勿論、ゲート絶縁
膜はこのような酸化窒化シリコン膜に限定されるもので
なく、他のシリコンを含む絶縁膜を単層または積層構造
として用いても良い。例えば、酸化シリコン膜を用いる
場合には、プラズマＣＶＤ法でＴＥＯＳ（Tetraethyl O
rtho Silicate）とＯ2とを混合し、反応圧力４０Pa、基
板温度３００〜４００℃とし、高周波（１３．５６MH
z）電力密度０．５〜０．８W/cm2で放電させて形成する
ことができる。このようにして作製される酸化シリコン
膜は、その後４００〜５００℃の熱アニールによりゲー
ト絶縁膜として良好な特性を得ることができる。
【０１６０】そして、ゲート絶縁膜５５０５上にゲート
電極を形成するための第１の導電膜５５０６と第２の導
電膜５５０７とを形成する。本実施例で示すＴＦＴのゲ
ート電極は２層構造で形成し、第１の導電膜５５０６を
タンタル（Ｔａ）膜で５０〜１００nmの厚さに形成し、
第２の導電膜をタングステン（Ｗ）膜で１００〜３００
nmの厚さに形成する。
【０１６１】Ｔａ膜はスパッタ法でＴａのターゲットを
用いて形成する。Ａｒに適量のＸｅやＫｒを加えてスパ
ッタすると、Ｔａ膜の内部応力を緩和して膜の剥離を防
止することができる。α相のＴａ膜の抵抗率は２０μΩ
cm程度でありゲート電極に使用することができるが、β
相のＴａ膜の抵抗率は１８０μΩcm程度でありゲート電
極とするには不向きである。α相のＴａ膜を形成するた
めに、Ｔａのα相に近い結晶構造をもつ窒化タンタルを
１０〜５０nm程度の厚さでＴａの下地に形成しておくと
α相のＴａ膜を容易に得ることができる。
【０１６２】Ｗ膜はＷをターゲットとしたスパッタ法で
形成する。その他に６フッ化タングステン（ＷＦ6）を
用いる熱ＣＶＤ法で形成することもできる。いずれにし
てもゲート電極として使用するためには低抵抗化を図る
必要がある。Ｗ膜は結晶粒を大きくすることで低抵抗率
化を図ることができるが、Ｗ中に酸素などの不純物元素
が多い場合には結晶化が阻害され高抵抗化する。Ｗのタ
ーゲットには純度９９．９９９９％のものを用い、さら
に成膜時に気相中からの不純物の混入がないように十分
配慮してＷ膜を形成することにより、抵抗率９〜２０μ
Ωcmを実現することができる。
【０１６３】次に図３１（Ｂ）に示すように、レジスト
によるマスク５５０８を形成し、第１のエッチング処理
を行う。エッチング方法に限定はないが、好適にはＩＣ
Ｐ（Inductively Coupled Plasma：誘導結合型プラズ
マ）エッチング装置を用い、エッチング用ガスにＣＦ4
とＣｌ2を用い、０．５〜２Pa、好ましくは１Paの圧力
でコイル型の電極に５００WのＲＦ（13.56MHz）電力を
投入してプラズマを生成して行う。基板側（試料ステー
ジ）にも１００WのＲＦ（13.56MHz）電力を投入し、実
質的に負の自己バイアス電圧を印加する。ＣＦ4とＣｌ2
を混合した場合にはＷ膜及びＴａ膜とも同程度の速度で
エッチングすることがでできる。
【０１６４】第１のエッチング処理では、第１の導電層
及び第２の導電層の端部がテーパー形状となるように加
工する。テーパー部の角度は１５〜４５°とする。しか
し、ゲート絶縁膜上に残渣を残すことなくエッチングす
るためには、１０〜２０％程度の割合でエッチング時間
を増加させるオーバーエッチング処理をすると良い。Ｗ
膜に対する酸化窒化シリコン膜の選択比は２〜４（代表
的には３）であるので、オーバーエッチング処理によ
り、酸化窒化シリコン膜が露出した面は２０〜５０nm程
度エッチングされる。こうして、第１のエッチング処理
により第１の導電層と第２の導電層から成る第１の形状
の導電層５５０９、５５１０（第１の導電層５５０９
ａ、５５１０ａと第２の導電層５５０９ｂ〜５５１０
ｂ）を形成する。５５１１はゲート絶縁膜であり、第１
の形状の導電層５５０９〜５５１０で覆われない領域は
２０〜５０nm程度エッチングされ薄くなった領域が形成
される。
【０１６５】その後、第１のドーピング処理を行いｎ型
を付与する不純物元素を添加する。ドーピングの方法は
イオンドープ法若しくはイオン注入法で行えば良い。イ
オンドープ法の条件はドーズ量を１×１０13〜５×１０
14atoms/cm2とし、加速電圧を６０〜１００keVとして行
う。ｎ型を付与する不純物元素として１５族に属する元
素、典型的にはリン（Ｐ）または砒素（Ａｓ）を用い
る。イオンドープ法で行う場合、第１の形状の導電層５
５０９、５５１０がｎ型を付与する不純物元素に対する
マスクとなり、自己整合的に第１の不純物領域５５２０
〜５５２３が形成され、１×１０20〜１×１０21atomic
/cm3の濃度範囲でリン（Ｐ）を添加する。
【０１６６】次に図３１（Ｃ）に示すように第２のエッ
チング処理を行う。ＩＣＰエッチング装置を用い、エッ
チングガスにＣＦ4とＣｌ2とＯ2を混合して、１Paの圧
力でコイル型の電極に５００WのＲＦ電力(13.56MHz)を
供給してプラズマを生成する。基板側（試料ステージ）
には５０WのＲＦ（13.56MHz）電力を投入し、第１のエ
ッチング処理に比べ低い自己バイアス電圧となるように
する。このような条件によりＷ膜を異方性エッチング
し、かつ、それより遅いエッチング速度でＴａ膜を異方
性エッチングして第２の形状の導電層５５１４、５５１
５（第１の導電層５５１４ａ、５５１５ａと第２の導電
層５５１４ｂ、５５１５ｂ）を形成する。５５１６はゲ
ート絶縁膜であり、第２の形状の導電層５５１４、５５
１５で覆われない領域はさらに２０〜５０nm程度エッチ
ングされ薄くなった領域が形成される。
【０１６７】そして、図３１（Ｄ）に示す第２のドーピ
ング処理を行う。この場合、第１のドーピング処理より
もドーズ量を下げ高加速電圧の条件でｎ型を付与する不
純物元素をドーピングする。例えば、加速電圧を７０〜
１２０keVとし、１×１０13/cm2のドーズ量で行い、図
３１（Ｂ）で島状半導体層に形成された第１の不純物領
域の内側に新な不純物領域を形成する。ドーピングは第
２の形状の導電層５５１４〜５５１５をマスクとして利
用するものであるが、第２の導電層５５１４ａ、５５１
５ａの下側の領域にも不純物元素が添加されるようにド
ーピングする。こうして、第２の導電層５５１４ａ、５
５１５ａと重なる第３の不純物領域５５１７、５５１８
と、第１の不純物領域と第３の不純物領域との間の第２
の不純物領域５５１９〜５５２０とを形成する。添加さ
れるリン（Ｐ）の濃度は、第２の不純物領域で１×１０
17〜１×１０19atoms/cm3の濃度となるようにし、第３
の不純物領域で１×１０16〜１×１０18atoms/cm3の濃
度となるようにする。
【０１６８】そして図３１（Ｅ）に示すように、ｐチャ
ネル型ＴＦＴを形成する島状半導体層５５０３にｐ型を
付与する不純物元素が添加された第４の不純物領域５５
２２〜５５２４を形成する。このとき、ｎチャネル型Ｔ
ＦＴを形成する島状半導体層５５０４はレジストのマス
ク５５２１で全面を被覆しておく。不純物領域５５２２
〜５５２４にはそれぞれ異なる濃度でリン（Ｐ）が添加
されているが、ジボラン（Ｂ2Ｈ6）を用いたイオンドー
プ法で形成し、そのいずれの領域においても不純物濃度
を２×１０20〜２×１０21atoms/cm3となるようにす
る。
【０１６９】以上までの工程でそれぞれの半導体層に不
純物領域が形成される。第２の導電層５５１４、５５１
５がゲート電極として機能する。その後、導電型の制御
を目的としてそれぞれの半導体層に添加された不純物元
素を活性化する処理を行う。この工程はファーネスアニ
ール炉を用いる熱アニール法、レーザーアニール法、ま
たはラピッドサーマルアニール法（ＲＴＡ法）を適用す
ることができる。熱アニール法では酸素濃度が１ppm以
下、好ましくは０．１ppm以下の窒素雰囲気中で４００
〜７００℃、代表的には５００〜６００℃で行う。
【０１７０】レーザーアニール法では波長４００nm以下
のエキシマレーザー光やＹＡＧレーザー、ＹＶＯ4レー
ザーの第２高調波（５３２nm）を用いる。活性化の条件
は実施者が適宣選択するものであるが、エキシマレーザ
ーを用いる場合はパルス発振周波数３０Hzとし、レーザ
ーエネルギー密度を１００〜３００mJ/cm2とする。ま
た、ＹＡＧレーザーを用いる場合にはその第２高調波を
用いパルス発振周波数１〜１０kHzとし、レーザーエネ
ルギー密度を２００〜４００mJ/cm2とすると良い。そし
て幅１００〜１０００μm、例えば４００μmで線状に集
光したレーザー光を基板全面に渡って照射し、この時の
線状レーザー光の重ね合わせ率（オーバーラップ率）を
８０〜９８％として行う。
【０１７１】さらに、３〜１００％の水素を含む雰囲気
中で、３００〜４５０℃で１〜１２時間の熱処理を行
い、島状半導体層を水素化する工程を行う。この工程は
熱的に励起された水素により半導体層のダングリングボ
ンドを終端する工程である。水素化の他の手段として、
プラズマ水素化（プラズマにより励起された水素を用い
る）を行っても良い。
【０１７２】図３１（Ｆ）において、第１の層間絶縁膜
５５２５は酸化窒化シリコン膜で１００〜２００nmの厚
さで形成する。その上に有機絶縁物材料から成る第２の
層間絶縁膜５２６を形成する。第２の層間絶縁膜５５２
６は１．０〜２．０μmの平均膜厚で形成する。有機絶
縁物材料としては、ポリイミド、アクリル、ポリアミ
ド、ポリイミドアミド、ＢＣＢ（ベンゾシクロブテン）
等を使用することができる。例えば、基板に塗布後、熱
重合するタイプのポリイミドを用いる場合には、クリー
ンオーブンにて３００℃で焼成して形成する。また、ア
クリルを用いる場合には、２液性のものを用い、主材と
硬化剤を混合した後、スピナーを用いて基板全面に塗布
した後、ホットプレートで８０℃で６０秒の予備加熱を
行い、さらにクリーンオーブンで２５０℃で６０分焼成
して形成することができる。
【０１７３】そして、半導体層に形成した第１の不純物
領域または第４の不純物領域とコンタクトをする配線５
５２７〜５５３０を形成する。この配線は５０〜２００
nmのＴｉ膜、１００〜３００nmのＡｌ膜、５０〜２００
nmのスズ（Ｓｎ）膜またはＴｉ膜で形成する。このよう
な構成で形成された配線５５２７〜５５３０は、最初に
形成するＴｉ膜が半導体層と接触をし、コンタクト部分
の耐熱性を高めている。
【０１７４】以上の様にして、ｐチャネル型ＴＦＴ５５
３０、ｎチャネル型ＴＦＴ５５３１を有する駆動回路が
形成することができる。ｐチャネル型ＴＦＴ５５３０に
はチャネル形成領域５５３２、ゲート電極である第２の
導電層５５１４と重なる第４の不純物領域５５３３、ゲ
ート電極の外側に形成される第４の不純物領域５５３
４、配線５５２７、５５２９とコンタクトを形成する不
純物領域５５３５を有している。ｐチャネル型ＴＦＴに
形成されるこれらの不純物領域は、ソースまたはドレイ
ンとして機能するものである。ｎチャネル型ＴＦＴ５５
３１はチャネル形成領域５５３６、ゲート電極である第
２の導電層５５１５と重なる第３の不純物領域５５３７
（Gate Overlapped Drain：ＧＯＬＤ領域）、ゲート電
極の外側に形成される第２の不純物領域５５３８（Ligh
tly Doped Drain：ＬＤＤ領域）とソース領域またはド
レイン領域として機能する第１の不純物領域５５３９を
有している。このように第３の不純物領域（ＧＯＬＤ領
域）を設けることにより、ホットキャリア効果によるＴ
ＦＴの劣化を防止することができ、１０Ｖ以上の高い電
圧を印加してもきわめて安定した動作を得ることができ
る。また、第２の不純物領域を設けることにより、オフ
電流を低く抑えることができる。
【０１７５】図１１で示したＴＦＴの作製工程は、ＣＭ
ＯＳ回路を形成するＴＦＴを５枚のフォトマスクで形成
することができる。具体的には、半導体層を島状に分割
するマスク（ＰＭ１）、ゲート電極を形成するためのマ
スク（ＰＭ２）、ドーピング用のマスク（ＰＭ３）、コ
ンタクトホール形成用のマスク（ＰＭ４）、配線形成マ
スク（ＰＭ５）である。しかしながら、図３１に示す工
程に従えば、ｎチャネル型ＴＦＴには上述のように２種
類のＬＤＤ領域を作り込むことを可能としている。即
ち、ＴＦＴの安定性を高める構造を形成するのみでな
く、工程数を大幅に削減し、歩留まりの向上と製造コス
トの大幅な削減を可能としている。
【０１７６】このような工程により作製されるＴＦＴを
用いてスティックドライバを形成する。３０Ｖ系の高電
圧が印加されるバッファ回路などには、特に図３１
（Ｆ）で示すｎチャネル型ＴＦＴ５５３１は適してい
る。ここでは、ｎチャネル型ＴＦＴとｐチャネル型ＴＦ
Ｔの２つを形成する工程を示したが、同工程により容量
素子や抵抗素子を形成することは容易に想定できるもの
であり省略されている。また、回路形成に必要なＴＦＴ
のサイズ（チャネル長／チャネル幅）やそのレイアウト
は実施者が適宣考慮すれば良いものである。
【０１７７】[実施例１４]図３１とは異なる工程でステ
ィックドライバに適したＴＦＴの他の一例を図３２を用
いて説明する。図３２（Ａ）において、基板６６０１、
ブロッキング層６６０２（６６０２ａ、６６０２ｂ）、
島状に形成した半導体層６６０３〜６６０５は実施例１
３と同等なものとしここでは説明を省略する。
【０１７８】半導体層６６０４、６６０５にはｎチャネ
ル型ＴＦＴのしきい値電圧（Ｖth）を制御する目的でｐ
型を付与する不純物元素を１×１０16〜５×１０17atom
s/cm 3程度の濃度で添加しても良い。ゲート絶縁膜６６
０６はプラズマＣＶＤ法またはスパッタ法を用い、膜厚
を４０〜２００nmとしてシリコンを含む絶縁膜で形成す
る。例えば、７５nmの厚さで酸化窒化シリコン膜から形
成すると良い。また、ＳｉＨ4とＮ2ＯにＯ2を添加させ
て作製された酸化窒化シリコン膜は、膜中の固定電荷密
度が低減されているのでこの用途に対して好ましい材料
となる。勿論、ゲート絶縁膜はこのような酸化窒化シリ
コン膜に限定されるものでなく、他のシリコンを含む絶
縁膜を単層または積層構造として用いても良い。
【０１７９】次に、ｎチャネル型ＴＦＴのＬＤＤ領域を
形成するために、ｎ型を付与する不純物元素を半導体層
６６０４、６６０５に選択的に添加する。レジストで形
成するマスク６６０７〜６６０９はそのために設けるも
のである。ドーピングは、代表的な方法としてフォスフ
ィン（ＰＨ3）を用いたイオンドープ法で行う。形成さ
れる不純物領域は低濃度ｎ型不純物領域６６１０、６６
１１と定義されるもので、この領域のリン（Ｐ）濃度は
２×１０16〜５×１０19atoms/cm3の範囲とする。その
後、マスク６６０７〜６６０９を除去して、添加した不
純物元素を活性化させる処理を行う。活性化の処理はレ
ーザーアニール法により行うと簡便である。その条件の
一例は、レーザーパルス発振周波数１kHzとし、レーザ
ーエネルギー密度を１００〜３００mJ/cm2(代表的には
１５０〜２５０mJ/cm2)とする。そして線状ビームを基
板全面に渡って照射し、この時の線状ビームの重ね合わ
せ率（オーバーラップ率）を８０〜９９％（好ましく
は、９５〜９９％）として行う。レーザーアニール法に
用いるレーザー発振器には、ガスレーザーであるエキシ
マレーザーや固体レーザーであるＹＡＧレーザー、ＹＶ
Ｏ4レーザー、ＹＡｌＯ3レーザー、ＹＬＦレーザーなど
を用いることができる。前記ＹＡＧレーザーなどの固体
レーザーの場合には、その基本波（１０６４nm）の他に
その第２高調波（５３２nm）、第３高調波（３５５nm）
を用いることができる。こうして活性化処理をすること
により、チャネル形成領域と、低濃度ｎ型不純物領域と
の接合を良好なものとすることができる。
【０１８０】次に、図３２（Ｂ）に示すように、ゲート
絶縁膜６６０６上にゲート電極６６１１〜６６１４を形
成する。このゲート電極はタンタル（Ｔａ）、チタン
（Ｔｉ）、モリブデン（Ｍｏ）、タングステン（Ｗ）か
ら選ばれた元素、または前記元素を主成分とする合金
か、前記元素を組み合わせた合金膜（代表的にはＭｏ−
Ｗ合金膜、Ｍｏ−Ｔａ合金膜）で形成すれば良い。この
ような材料から成る導電層１１１の下には窒化タンタル
（ＴａＮ）、窒化タングステン（ＷＮ）、窒化チタン
（ＴｉＮ）膜、窒化モリブデン（ＭｏＮ）などの窒化
物、タングステンシリサイド、チタンシリサイド、モリ
ブデンシリサイドなどのシリサイドを形成しておいても
良い。ゲート電極の厚さは２００〜４００nm（好ましく
は２５０〜３５０nm）で形成する。また、ゲート電極６
６１３、６６１４は低濃度ｎ型不純物領域６６１０、６
６１１とそれぞれ一部が重なるように形成する。
【０１８１】そして、図３２（Ｃ）に示すように、ｎチ
ャネル型ＴＦＴのソース領域またはドレイン領域として
機能する高濃度ｎ型不純物領域の形成を行う。まず、レ
ジストのマスク６６１５、６６１６を形成し、ｎ型を付
与する不純物元素を添加して高濃度ｎ型不純物領域６６
１８、６６１９を形成する。ｎ型を付与する不純物元素
にはリン（Ｐ）を用い、その濃度が１×１０20〜１×１
０21atoms/cm3の濃度範囲となるようにフォスフィン
（ＰＨ3）を用いたイオンドープ法で行う。ｐチャネル
型ＴＦＴを形成する半導体層６６０３の端部に形成する
高濃度ｎ型不純物領域６６１７は、ｐチャネル型ＴＦＴ
の動作に直接影響を及ぼすものでないが、チャネル形成
領域の不純物元素をゲッタリングする処理が必要な場合
に利用することができる。
【０１８２】そして、ｐチャネル型ＴＦＴを形成する半
導体層６６０３にソース領域およびドレイン領域を形成
する高濃度ｐ型不純物領域６６２１を形成する。ゲート
電極６６１２をマスクとしてジボラン（Ｂ2Ｈ6）を用い
たイオンドープ法で行い、自己整合的に高濃度ｐ型不純
物領域を形成する。このときｎチャネル型ＴＦＴを形成
する半導体膜６６０４、６６０５はレジストマスク６６
２０で全面を被覆しておく。この領域のボロン（Ｂ）濃
度は３×１０20〜３×１０21atoms/cm3となるようにす
る。
【０１８３】その後、図３２（Ｅ）に示すように、ゲー
ト電極およびゲート絶縁膜上から第１の層間絶縁膜６６
２３を形成する。第１の層間絶縁膜６６２３は酸化シリ
コン膜、酸化窒化シリコン膜、窒化シリコン膜、または
これらを組み合わせた積層膜で１００〜２００nmの厚さ
で形成する。例えば、酸化シリコン膜を用いる場合に
は、プラズマＣＶＤ法で、ＴＥＯＳとＯ2とを混合し、
反応圧力４０Pa、基板温度３００〜４００℃とし、高周
波（１３．５６MHz）電力密度０．５〜０．８W/cm2で放
電させて形成する。酸化窒化シリコン膜を用いる場合に
は、プラズマＣＶＤ法でＳｉＨ4、Ｎ2Ｏ、ＮＨ3から作
製される酸化窒化シリコン膜、またはＳｉＨ4、Ｎ2Ｏか
ら作製される酸化窒化シリコン膜で形成すれば良い。こ
の場合の作製条件は反応圧力２０〜２００Pa、基板温度
３００〜４００℃とし、高周波（６０MHz）電力密度
０．１〜１．０W/cm2で形成することができる。また、
ＳｉＨ4、Ｎ2Ｏ、Ｈ2から作製される酸化窒化水素化シ
リコン膜を適用しても良い。窒化シリコン膜も同様にプ
ラズマＣＶＤ法でＳｉＨ4、ＮＨ3から作製することが可
能である。
【０１８４】その後、それぞれの濃度で添加されたｎ型
またはｐ型を付与する不純物元素を活性化する工程を行
う。この工程はファーネスアニール炉を用いる熱アニー
ル法で行うことが好ましい。熱アニール法では酸素濃度
が１ppm以下、好ましくは０．１ppm以下の窒素雰囲気中
で４００〜７００℃、代表的には５００〜６００℃で行
うものであり、代表的には５５０℃で４時間の熱処理を
行う。
【０１８５】熱処理を行った後、さらに、３〜１００％
の水素を含む雰囲気中で、３００〜４５０℃で１〜１２
時間の熱処理を行い、島状半導体膜を水素化する工程を
行う。この工程は熱的に励起された水素により島状半導
体膜にある１０16〜１０18/cm3のダングリングボンドを
終端する工程である。水素化の他の手段として、プラズ
マ水素化（プラズマにより励起された水素を用いる）を
行っても良い。
【０１８６】そして、有機絶縁物材料からなる第２の層
間絶縁膜６６２４を１．０〜２．０μmの平均膜厚で形
成する。有機樹脂材料としては、ポリイミド、アクリ
ル、ポリアミド、ポリイミドアミド、ＢＣＢ（ベンゾシ
クロブテン）等を使用することができる。このように、
層間絶縁膜を有機絶縁物材料で形成することにより、表
面を良好に平坦化させることができる。また、有機樹脂
材料は一般に誘電率が低いので、寄生容量を低減でき、
ＴＦＴの動作を高速化する上で非常に重要な要素とな
る。しかし、これらの有機絶縁物材料は吸湿性があり保
護膜としては適さないので、第１の層間絶縁膜６６２３
で形成した酸化シリコン膜、酸化窒化シリコン膜、窒化
シリコン膜などと組み合わせて用いることが好ましい。
【０１８７】その後、第１及び第２の層間絶縁膜にコン
タクトホールを形成し、実施例１と同様にして、ソース
またはドレイン配線６６２５〜６６３０を形成する。コ
ンタクトホールの形成はドライエッチング法により行
い、エッチングガスとしてＣＦ 4、Ｏ2、Ｈｅの混合ガス
を用い有機樹脂材料から成る層間絶縁膜をまずエッチン
グし、その後続いてエッチングガスをＣＦ4、Ｏ2として
保護絶縁膜６６２４をエッチングする。さらに、半導体
層との選択比を高めるために、エッチングガスをＣＨＦ
3に切り替えてゲート絶縁膜をエッチングすることによ
り、良好にコンタクトホールを形成することができる。
配線を形成後、３００℃程度の温度ならば状態で水素化
処理とシンタリング処理を同時に行うことができ、ＴＦ
Ｔの電気的特性を向上させることができる。
【０１８８】こうして、ｐチャネル型ＴＦＴ６６３１、
ｎチャネル型ＴＦＴ６６３２、６６３３を形成すること
ができる。ｐチャネル型ＴＦＴ６６３１には、チャネル
形成領域６６３４、高濃度ｐ型不純物領域から成るソー
スまたはドレイン領域６６３５が形成されたシングルド
レインの構造を有している。ｎチャネル型ＴＦＴ６６３
２には、チャネル形成領域６６３７、ゲート電極６６１
３と重なるＬＤＤ領域６６３８（ＧＯＬＤ領域）、ソー
スまたはドレイン領域６６３９が形成されている。ＬＤ
Ｄ領域６６３８をＬovと表記すると、そのチャネル長方
向の長さは０．５〜３．０μm、好ましくは１．０〜
２．０μmとする。ＬＤＤ領域６６３８の長さをこのよ
うにすると、ドレイン領域近傍に発生する高電界を緩和
してホットキャリアの発生を防ぎＴＦＴの特性劣化を防
止することができる。ｎチャネル型ＴＦＴ６６３３に
は、チャネル形成領域６６４０、ゲート電極６６１４と
重なるＬＤＤ領域６６４１（ＧＯＬＤ領域）、ゲート電
極６６１４と重ならないＬＤＤ領域６６４２、ソースま
たはドレイン領域６６４３が形成されている。ＬＤＤ領
域６６４３をＬoffと表記すると、そのチャネル長方向
の長さは０．５〜４．０μm、好ましくは１．５〜２．
５μmとすれば良く、このＬＤＤ領域により主にオフ電
流を低減させることができる。
【０１８９】ｎチャネル型ＴＦＴ６６３２はゲート電極
６６１３と重なるＬＤＤ領域６６３８が設けられている
が、このＬＤＤ領域はドレイン側に形成する。この構造
により、ホットキャリア効果による特性の劣化を防ぎ、
また寄生容量を最低限度に抑えて高速動作を可能とす
る。また、ソース及びドレイン領域の端部とゲート電極
の端部がほぼ一致させることで、ＬＤＤによる抵抗損失
が減り電流駆動能力を高めることができる。従って、ｎ
チャネル型ＴＦＴ６６３２の構造はバッファ回路などに
適している。
【０１９０】一方、ｎチャネル型ＴＦＴ６６３３は、ゲ
ート電極６６１４と重なるＬＤＤ領域６６４１とゲート
電極６６１４と重ならないＬＤＤ領域６６４２が設けら
れた構造で、ホットキャリア効果による劣化を防ぐと同
時にオフ電流を低減させる。このような構造はアナログ
スイッチなどを形成するＴＦＴに適している。これらの
ＴＦＴを適宣配置してスティックドライバを形成する。
３０Ｖ系の高電圧が印加されるバッファ回路などには、
ｎチャネル型ＴＦＴ６６３２は適した構造である。各種
回路形成に必要なＴＦＴのサイズ（チャネル長／チャネ
ル幅）やそのレイアウトは実施者が適宣考慮すれば良い
ものである。
【０１９１】スティック基板に設けられる入出力端子は
図３３で示すようにソースまたはドレイン配線と同じ層
上に形成される。図３３では入出力端子６６５０、６６
５１がスティック基板の端部に形成される様子を示して
いる。第１の基板にフェースダウンのＣＯＧ法で実装す
るには表面パッシベーションが必要であるので、絶縁層
６６５２により表面をパッシベーションする。このよう
な入出力端子の形態は実施例１３で作製したスティック
基板にも適用できる。
【０１９２】[実施例１５]画素領域に接続するスティッ
クドライバの回路構成は、走査線側に接続するものと、
データ線側に接続するものとで異なる。図２９は走査線
側に接続するスティックドライバの回路構成の一例を示
す。このドライバー回路は、信号の入力側からシフトレ
ジスタ回路３３０１、レベルシフタ回路３３０２、バッ
ファ回路３３０３が設けられている。シフトレジスタ回
路３３０１の電源電圧は３Ｖで動作させるが、バッファ
回路３３０２は液晶を駆動するために２０〜３０Ｖで動
作させるため、耐圧を高める必要がある。回路の形成に
使用するＴＦＴは実施例１３または１４で説明した構造
のものを適用できるが、チャネル長は５μm以上とし、
ゲート電極と重なるＬＤＤ領域を必ず設ける構造とす
る。また、ゲート絶縁膜の厚さも１００〜２００nm、好
ましくは１５０nmの厚さで形成することが望ましい。
【０１９３】図３１（Ｆ）、図３２（Ｅ）で示すＴＦＴ
はいずれも一対のソース・ドレイン間に一つのゲート電
極を設けたシングルゲート構造で示しているが、耐圧を
高めるために、複数のゲート電極を設けたマルチゲート
構造で形成しても良い。
【０１９４】一方、データ線側に接続するスティックド
ライバは、入力側からシフトレジスタ回路３３０４、ラ
ッチ回路３３０５、３３０６、レベルシフタ回路３３０
７、Ｄ／Ａ変換回路３３０８が設けられている。シフト
レジスタ回路やラッチ回路は３Ｖで駆動され、Ｄ／Ａ変
換回路も１０Ｖで駆動の耐圧をそれほど考慮する必要は
ないが、５０MHz以上の高速動作が要求され、チャネル
長は０．５〜５μm、ゲート絶縁膜の厚さも４０〜１０
０nm、好ましくは７５nmの厚さで形成することが望まし
い。また、高速動作を実現する目的からゲート電極と重
なるＬＤＤ領域の長さは０．５〜１μmで形成し、寄生
容量の影響を極力低減しておく良い。
【０１９５】
【発明の効果】本発明によれば、走査線側に設けるステ
ィックドライバとデータ線側に設けるスティックドライ
バのそれぞれの駆動回路に形成するＴＦＴの構造を最適
なものとすることができる。走査線側のスティックドラ
イバのＴＦＴには３０Ｖ程度の耐圧を満たすＴＦＴを作
製することが可能であり、データ線側のスティックドラ
イバのＴＦＴは、３〜５Ｖにて５０MHz以上の周波数で
駆動することを可能とする。
【０１９６】或いは、データ線側に信号分割回路を設
け、分割駆動をすることにより、スティックドライバの
負荷を軽減してより安定な回路動作を得ることができ
る。
【０１９７】また、駆動回路において低電圧駆動部と、
高電圧駆動部を分け、それに適したＴＦＴを作製するこ
とにより、低消費電力化を実現することができる。
【図面の簡単な説明】
【図１】 スティックドライバを実装する表示装置の構
成を説明する図。
【図２】 画素領域とスティックドライバの回路構成を
説明するブロック構成図。
【図３】 スティックドライバの構成を説明する断面
図。
【図４】 スティックドライバの実装方法の一例を説明
する図。
【図５】 スティックドライバの実装方法の一例を説明
する図。
【図６】 スティックドライバ上に形成する駆動回路の
作製工程を説明する図。
【図７】 スティックドライバ上に形成する駆動回路の
作製工程を説明する図。
【図８】 スティックドライバ上に形成する駆動回路の
作製工程を説明する図。
【図９】 スティックドライバ上に形成する駆動回路の
作製工程を説明する図。
【図１０】 スティックドライバ上に形成する駆動回路
の作製工程を説明する図。
【図１１】 スティックドライバを実装するパッシブ型
表示装置の概念図。
【図１２】 スティックドライバ上に形成する駆動回路
の作製工程を説明する図。
【図１３】 スティックドライバ上に形成する駆動回路
の作製工程を説明する図。
【図１４】 スティックドライバの端子部の構成を説明
する断面図。
【図１５】 スティックドライバの入出力端子部に形成
するバンプの作製工程図。
【図１６】 表示装置の回路構成を説明するブロック構
成図。
【図１７】 信号分割回路の構成を説明する図。
【図１８】 データ線に接続するスティックドライバの
駆動回路の構成を説明する図。
【図１９】 ラッチ回路の具体例を説明する図。
【図２０】 液晶表示装置の画素領域の構成の一例を説
明する上面図と回路図。
【図２１】 ボトムゲート型の画素ＴＦＴの断面構造を
説明する図。
【図２２】 スティックドライバを実装する液晶表示装
置の組み立て図。
【図２３】 ＥＬ表示装置の画素領域の構成の一例を説
明する上面図と回路図。
【図２４】 表示装置を電気光学装置の筐体に装着する
一例を説明する図。
【図２５】 スティックドライバを実装するアクティブ
マトリクス型表示装置の概念図。
【図２６】 半導体装置の一例を説明する図。
【図２７】 半導体装置の一例を説明する図。
【図２８】 大型基板に多数のスティックドライバを形
成するときのレイアウトを説明する図。
【図２９】 走査線に接続するスティックドライバの駆
動回路の構成を説明する図。
【図３０】 データ線に接続するスティックドライバの
駆動回路の構成を説明する図。
【図３１】 スティックドライバ上に形成する駆動回路
の作製工程を説明ずる図。
【図３２】 スティックドライバ上に形成する駆動回路
の作製工程を説明ずる図。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/088 Ｈ０１Ｌ 27/08 １０２Ｃ 27/08 ３３１ 29/78 ６１３Ｚ 29/786 ６１７Ｓ 21/336

Claims (28)

    【特許請求の範囲】
  1. 【請求項１】非晶質半導体を有する薄膜トランジスタを
    マトリクス状に配置して画素領域が形成された第１の基
    板と、前記画素領域に対応して対向電極が形成された第
    ２の基板と、前記第１の基板の画素領域の外側に設けら
    れ、結晶質半導体を有する複数の薄膜トランジスタで形
    成された駆動回路を有するガラスまたは石英から成る第
    ３の基板と、前記第１の基板と前記第２の基板との間に
    液晶層を狭持した半導体装置において、前記結晶質半導
    体を有する複数の薄膜トランジスタは、第１の厚さのゲ
    ート絶縁膜で形成された第１の薄膜トランジスタと、第
    ２の厚さのゲート絶縁膜で形成された第２の薄膜トラン
    ジスタとを含むことを特徴とする半導体装置。
  2. 【請求項２】複数の走査線と、複数のデータ線が絶縁層
    を介して交差するように設けられ、前記交差部の近傍に
    非晶質半導体を有する薄膜トランジスタが設けられた画
    素領域を有する第１の基板と、前記画素領域に対応して
    対向電極が形成された第２の基板と、前記第１の基板の
    画素領域の外側に設けられ、結晶質半導体を有する複数
    の薄膜トランジスタで形成された駆動回路を有するガラ
    スまたは石英から成る第３の基板と、前記第１の基板と
    前記第２の基板との間に液晶層を狭持した半導体装置に
    おいて、前記第３の基板は複数個設けられ、前記結晶質
    半導体を有する複数の薄膜トランジスタは、第１の厚さ
    のゲート絶縁膜で形成された第１の薄膜トランジスタ
    と、第２の厚さのゲート絶縁膜で形成された第２の薄膜
    トランジスタとを含むことを特徴とする半導体装置。
  3. 【請求項３】画素領域が形成された第１の基板と、前記
    第１の基板の画素領域の外側に設けられ、結晶質半導体
    を有する複数の薄膜トランジスタで形成された駆動回路
    を有するガラスまたは石英から成る第３の基板とを有す
    る半導体装置において、前記第３の基板は複数個設けら
    れ、前記結晶質半導体を有する複数の薄膜トランジスタ
    は、第１の厚さのゲート絶縁膜で形成された第１の薄膜
    トランジスタと、第２の厚さのゲート絶縁膜で形成され
    た第２の薄膜トランジスタを含むことを特徴とする半導
    体装置。
  4. 【請求項４】複数の走査線と、複数のデータ線が絶縁層
    を介して交差するように設けられ、前記交差部に対応し
    て非晶質半導体を有する薄膜トランジスタが設けられた
    画素領域を有する第１の基板と、前記画素領域に対応し
    て対向電極が形成された第２の基板と、前記第１の基板
    の画素領域の外側に設けられ、結晶質半導体を有する複
    数の薄膜トランジスタで形成された駆動回路を有する複
    数のガラスまたは石英から成る第３の基板と、前記第１
    の基板と前記第２の基板との間に液晶層を狭持した半導
    体装置において、前記複数の第３の基板の少なくとも一
    つは、前記走査線に接続する第１の駆動回路が形成さ
    れ、前記第３の基板は複数個設けられ、前記複数の第３
    の基板の少なくとも他の一つは、前記データ線に接続す
    る第２の駆動回路が形成され、かつ、該第２の駆動回路
    は信号分割回路と接続していることを特徴とする半導体
    装置。
  5. 【請求項５】請求項４において、前記複数の薄膜トラン
    ジスタは、第１のゲート絶縁膜で形成された第１の薄膜
    トランジスタと、第２のゲート絶縁膜で形成された第２
    の薄膜トランジスタを含み、少なくとも、前記第２の駆
    動回路には、前記第１の薄膜トランジスタと第２の薄膜
    トランジスタが設けられていることを特徴とする半導体
    装置。
  6. 【請求項６】請求項１乃至請求項４のいずれか一項にお
    いて、前記非晶質半導体を有する薄膜トランジスタはボ
    トムゲート型の構造であり、前記結晶質半導体を有する
    薄膜トランジスタはトップゲート型の構造であることを
    特徴とする半導体装置。
  7. 【請求項７】非晶質半導体層を有する薄膜トランジスタ
    と画素電極とをマトリクス状に配置して画素領域を形成
    した第１の基板と、前記画素領域に対応して対向電極が
    形成された第２の基板と、前記第１の基板と前記第２の
    基板との間に液晶層を挟持した半導体装置において、前
    記第１の基板上の前記画素領域以外の領域に、結晶質半
    導体層を有する薄膜トランジスタで形成された駆動回路
    を有する第３の基板が複数個設けられ、前記駆動回路か
    らの信号が前記画素領域に入力するように接続されてい
    ることを特徴とする半導体装置。
  8. 【請求項８】非晶質半導体層を有する薄膜トランジスタ
    と画素電極とをマトリクス状に配置して画素領域を形成
    した第１の基板と、前記画素領域に対応して対向電極が
    形成された第２の基板と、前記第１の基板と前記第２の
    基板との間に液晶層を挟持した半導体装置において、前
    記第１の基板上の前記画素領域以外の領域に、結晶質半
    導体層を有する薄膜トランジスタで形成された駆動回路
    を有する第３の基板が複数個設けられ、前記第３の基板
    の短辺の長さは１〜６mm、長辺の長さは１５〜８０mmの
    矩形状に形成され、前記駆動回路の出力端子は３０〜１
    ００μmのピッチで形成されていて、前記駆動回路から
    の信号が前記画素領域に入力するように接続されている
    ことを特徴とする半導体装置。
  9. 【請求項９】複数の走査線と、複数のデータ線が絶縁層
    を介して交差するように設けられ、前記交差部に対応し
    て非晶質半導体層を有する薄膜トランジスタが設けられ
    た画素領域を有する第１の基板と、前記画素領域に対応
    して対向電極が形成された第２の基板と、前記第１の基
    板と前記第２の基板との間に液晶層を挟持した半導体装
    置において、前記第１の基板上の前記画素領域以外の領
    域に、結晶質半導体層を有する薄膜トランジスタで形成
    された駆動回路を有する第３の基板が複数個設けられ、
    前記駆動回路の出力端子は前記走査線または前記データ
    線のいずれかと接続されていることを特徴とする半導体
    装置。
  10. 【請求項１０】複数の走査線と、複数のデータ線が絶縁
    層を介して交差するように設けられ、前記交差部に対応
    して非晶質半導体層を有する薄膜トランジスタが設けら
    れた画素領域を有する第１の基板と、前記画素領域に対
    応して対向電極が形成された第２の基板と、前記第１の
    基板と前記第２の基板との間に液晶層を挟持した半導体
    装置において、前記第１の基板上の前記画素領域以外の
    領域に、結晶質半導体層を有する薄膜トランジスタで形
    成された駆動回路を有する第３の基板が複数個設けら
    れ、前記第３の基板の短辺の長さは１〜６mm、長辺の長
    さは１５〜８０mmの矩形状に形成され、前記駆動回路の
    出力端子は３０〜１００μmのピッチで形成されてい
    て、前記駆動回路の出力端子は前記走査線または前記デ
    ータ線のいずれかと接続されていることを特徴とする半
    導体装置。
  11. 【請求項１１】請求項７乃至請求項１０のいずれか一項
    において、前記第１の基板と、前記第２の基板と、前記
    第３の基板とは同じ厚さであることを特徴とする半導体
    装置。
  12. 【請求項１２】請求項７乃至請求項１０のいずれか一項
    において、前記第１の基板と、前記第２の基板と、前記
    第３の基板とは同じ材質であることを特徴とする半導体
    装置。
  13. 【請求項１３】請求項７または請求項８において、前記
    走査線に接続する前記駆動回路は、シフトレジスタ回路
    部、レベルシフタ回路部、バッファ回路部を有し、少な
    くとも前記バッファ回路部に設けられるｎチャネル型薄
    膜トランジスタには、該薄膜トランジスタのゲート電極
    と重なるＬＤＤ領域が設けられていることを特徴とする
    半導体装置。
  14. 【請求項１４】請求項７乃至請求項１０のいずれか一項
    において、前記非晶質半導体層を有する薄膜トランジス
    タはボトムゲート型の構造を有し、前記結晶質半導体層
    を有する薄膜トランジスタはトップゲート型の構造を有
    していることを特徴とする半導体装置。
  15. 【請求項１５】請求項１乃至請求項１５のいずれか一項
    において、前記半導体装置は携帯電話、ビデオカメラ、
    モバイルコンピュータ、携帯書籍、デジタルカメラ、パ
    ーソナルコンピュータ、ＤＶＤプレーヤー、テレビから
    選ばれた一つであることを特徴とする半導体装置。
  16. 【請求項１６】第１の基板に非晶質半導体を有する薄膜
    トランジスタが設けられた画素領域を形成する第１の工
    程と、第２の基板に前記画素領域に対応する対向電極を
    形成する第２の工程と、前記第１の基板と前記第２の基
    板の間に液晶層を挟持して貼り合わせる第３の工程と、
    第３の基板上に結晶質半導体を有する薄膜トランジスタ
    で形成される駆動回路を複数個形成する第４の工程と、
    前記第３の基板に形成された複数の駆動回路をそれぞれ
    に分割して、スティック状の基板を形成する第５の工程
    と、前記スティック状の基板を前記第１の基板の画素領
    域の周辺に複数個貼り合わせ、前記駆動回路と前記画素
    領域とを電気的に接続する第６の工程とを有し、前記第
    ４の工程は、第１の厚さのゲート絶縁膜を形成する工程
    と、第２の厚さのゲート絶縁膜を形成する工程とを含む
    ことを特徴とする半導体装置の作製方法。
  17. 【請求項１７】複数の走査線と、複数のデータ線とを絶
    縁層を介して交差させ、該交差部に非晶質半導体を有す
    る薄膜トランジスタを設けた画素領域を第１の基板に形
    成する第１の工程と、前記画素領域に対応する対向電極
    を第２の基板上に形成する第２の工程と、前記第１の基
    板と前記第２の基板の間に液晶層を挟持して貼り合わせ
    る第３の工程と、結晶質半導体を有する薄膜トランジス
    タで形成された駆動回路と該駆動回路に従属する入力端
    子と出力端子とを一つのユニットとして、該ユニットを
    複数個第３の基板に形成する第４の工程と、前記第３の
    基板に形成された複数の駆動回路をそれぞれに分割し
    て、スティック状の基板を形成する第５の工程と、前記
    スティック状の基板を前記第１の基板の画素領域の周辺
    に、前記駆動回路の出力端子を前記画素領域の複数の走
    査線またはデータ線に対応して複数個貼り合わせて電気
    的に接続する第６の工程とを有し、前記第４の工程は、
    第１の厚さのゲート絶縁膜を形成する工程と、第２の厚
    さのゲート絶縁膜を形成する工程とを含むことを特徴と
    する半導体装置の作製方法。
  18. 【請求項１８】請求項１７または請求項１８において、
    前記第１の厚さのゲート絶縁膜を形成する工程と、第２
    の厚さのゲート絶縁膜を形成する工程とには、シリコン
    と酸素または窒素を含む反応性気体から絶縁膜を堆積す
    る第１の段階と、該絶縁膜を酸化雰囲気中で熱処理する
    第２の段階とを有することを特徴とする半導体装置の作
    製方法。
  19. 【請求項１９】請求項１６または請求項１７において、
    前記第１の厚さのゲート絶縁膜を形成する工程と、第２
    の厚さのゲート絶縁膜を形成する工程とには、シリコン
    と酸素または窒素を含む反応性気体から絶縁膜を堆積す
    る第１の段階と、該絶縁膜をハロゲンを含む酸化雰囲気
    中で熱処理する第２の段階とを有することを特徴とする
    半導体装置の作製方法。
  20. 【請求項２０】請求項１６または請求項１７において、
    前記非晶質半導体を有する薄膜トランジスタはボトムゲ
    ート型で形成し、前記結晶質半導体を有する薄膜トラン
    ジスタはトップゲート型で形成することを特徴とする半
    導体装置の作製方法。
  21. 【請求項２１】第１の基板に非晶質半導体層を有する薄
    膜トランジスタが設けられた画素領域を形成する第１の
    工程と、第２の基板に前記画素領域に対応する対向電極
    を形成する第２の工程と、第３の基板に結晶質半導体層
    を有する薄膜トランジスタで形成された駆動回路を複数
    個形成する第３の工程と、前記第１の基板と前記第２の
    基板の間に液晶層を挟持して貼り合わせる第４の工程
    と、前記第３の基板に形成された複数の駆動回路をそれ
    ぞれに分割して、スティック状の基板を形成する第５の
    工程と、前記スティック状の基板を前記第１の基板の画
    素領域の周辺に複数個貼り合わせ、前記駆動回路と前記
    画素領域とを電気的に接続する第６の工程とを有するこ
    とを特徴とする半導体装置の作製方法。
  22. 【請求項２２】複数の走査線と、複数のデータ線が絶縁
    層を介して交差させ、該交差部に非晶質半導体層を有す
    る薄膜トランジスタを設けた画素領域を第１の基板に形
    成する第１の工程と、前記画素領域に対応する対向電極
    を第２の基板上に形成する第２の工程と、結晶質半導体
    層を有する薄膜トランジスタで形成された駆動回路と該
    駆動回路に従属する入力端子と出力端子とを一つのユニ
    ットとして、該ユニットを複数個第３の基板に形成する
    第３の工程と、前記第１の基板と前記第２の基板の間に
    液晶層を挟持して貼り合わせる第４の工程と、前記第３
    の基板に形成された複数の駆動回路をそれぞれに分割し
    て、スティック状の基板を形成する第５の工程と、前記
    スティック状の基板を前記第１の基板の画素領域の周辺
    に、前記駆動回路の出力端子を前記画素領域の複数の走
    査線またはデータ線に対応して複数個貼り合わせて電気
    的に接続する第６の工程とを有することを特徴とする半
    導体装置の作製方法。
  23. 【請求項２３】請求項２１または請求項２２において、
    前記第１の基板と、前記第２の基板と、前記第３の基板
    とは同じ厚さで形成することを特徴とする半導体装置の
    作製方法。
  24. 【請求項２４】請求項２１または請求項２４において、
    前記第１の基板と、前記第２の基板と、前記第３の基板
    とは同じ材質で形成することを特徴とする半導体装置の
    作製方法。
  25. 【請求項２５】請求項２１または請求項２２において、
    前記非晶質半導体層を有する薄膜トランジスタはボトム
    ゲート型で形成し、前記結晶質半導体層を有する薄膜ト
    ランジスタはトップゲート型で形成することを特徴とす
    る半導体装置の作製方法。
  26. 【請求項２６】請求項２４において、前記第３の工程
    は、短辺の長さが１〜６mm、長辺の長さが１５〜８０mm
    の領域内に前記ユニットを形成し、該ユニットが複数個
    集合した一辺が１０〜２０cmの群を前記第３の基板上に
    形成することを特徴とする半導体装置の作製方法。
  27. 【請求項２７】請求項２２において、前記第３の工程
    は、短辺の長さが１〜６mm、長辺の長さが１５〜８０mm
    の領域内に前記ユニットを形成し、該ユニットが複数個
    集合した一辺が１０〜２０cmの群を前記第３の基板上に
    形成し、前記第５の工程は、スクライビング工程により
    前記第３の基板を分断して前記一辺が１０〜２０cmの群
    を切り出す段階と、ダイシング工程により前記一辺が１
    ０〜２０cmの群を分断して前記ユニットが形成されたス
    ティック状の基板を切り出す段階とを有することを特徴
    とする半導体装置の作製方法。
  28. 【請求項２８】請求項１６乃至請求項２７のいずれか一
    項において、前記半導体装置は携帯電話、ビデオカメ
    ラ、モバイルコンピュータ、携帯書籍、デジタルカメ
    ラ、パーソナルコンピュータ、ＤＶＤプレーヤー、テレ
    ビから選ばれた一つであることを特徴とする半導体装置
    の作製方法。
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