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CN102956649A - 阵列基板、阵列基板制作方法及显示装置 - Google Patents

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CN102956649A CN2012104891222A CN201210489122A CN102956649A CN 102956649 A CN102956649 A CN 102956649A CN 2012104891222 A CN2012104891222 A CN 2012104891222A CN 201210489122 A CN201210489122 A CN 201210489122A CN 102956649 A CN102956649 A CN 102956649A
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Abstract

本发明公开了一种阵列基板、阵列基板制造方法及显示装置，其阵列基板包括：衬底基板，形成于所述衬底基板上的薄膜晶体管、栅线、数据线以及像素电极，所述薄膜晶体管包括：依次形成于所述衬底基板上的底栅极、第一栅绝缘层、有源层、第二栅绝缘层、顶栅极、栅隔离层以及源电极、漏电极；其中，所述源电极和漏电极通过穿过所述栅隔离层和第二栅绝缘层的第一过孔和第二孔，与所述有源层相接触；所述像素电极与所述漏电极相接触。本发明在选择合适的硅膜条件下可以实现上下表面同时形成反型层，在硅膜全耗尽的情况下，上下表面的反型层中的载流子浓度随栅压的增大会急剧增加，其驱动能力和亚域特性、频率响应特性更接近理想状态。

Description

阵列基板、阵列基板制作方法及显示装置
技术领域
本发明涉及显示技术领域，特别涉及一种阵列基板、阵列基板制作方法及显示装置。
背景技术
随着信息和网络的发展，电子显示技术已经作为一种被广泛应用的技术。目前应用广泛的有LCD（Liquid Crystal Display）显示设备，以及AMOLED（Active Matrix/Organic Light Emitting Diode）。通常LCD及AMOLED显示设备的驱动方式采用有源矩阵驱动技术，如TFT（Thin Film Transistor）阵列基板驱动的方式。
现有的阵列基板均采用单侧栅结构，单侧栅的阵列基板在导通的情况下仅在靠近栅的一侧有导电沟道存在，而且电子在运输过程中受到散射的几率大，导致迁移率不高，限制了阵列基板的性能。
发明内容
（一）要解决的技术问题
本发明要解决的技术问题是，针对现有技术的不足，提供一种阵列基板、阵列基板制作方法及显示装置，以提高阵列基板的性能以及改善阵列基板的驱动能力、亚域特性。
（二）技术方案
为解决上述问题，本发明提供一种阵列基板，包括：衬底基板，形成于所述衬底基板上的薄膜晶体管、栅线、数据线以及像素电极，所述薄膜晶体管包括：依次形成于所述衬底基板上的底栅极、第一栅绝缘层、有源层、第二栅绝缘层、顶栅极、栅隔离层以及源电极、漏电极；其中，所述源电极和漏电极通过穿过所述栅隔离层和第二栅绝缘层的第一过孔和第二孔，与所述有源层相接触；所述像素电极与所述漏电极相接触。
其中，所述阵列基板还包括：位于所述薄膜晶体管和所述像素电极之间的平坦层，所述平坦层不覆盖所述漏电极与所述像素电极相接触所通过的第三过孔。
其中，还包括镍层，所述镍层设置在所述源电极与所述有源层之间和/或所述漏电极与所述有源层之间。
其中，所述顶栅极的厚度为150nm-300nm。
优选地，所述顶栅极的厚度为200nm。
其中，所述镍层厚度为20nm-25nm。
其中，所述有源层厚度为20nm-100nm。
其中，所述栅隔离层的材料包括：SiO2和/或SiNx
本发明还提供一种显示装置，其特征在于，包括上述的阵列基板。
本发明还提供一种阵列基板制作方法，包括：
S1：在衬底基板上依次形成底栅极、第一栅绝缘层、有源层和第二栅绝缘层，其中在形成所述底栅极的同时还形成栅线；
S2：在所述第二栅绝缘层上形成有顶栅极；
S3：在所述顶栅极上依次形成有栅隔离层、源电极、漏电极及像素电极。
其中，在S2之前还包括S2’：在所述源电极与所述有源层之间和/或所述漏电极与所述有源层之间形成镍层，之后在H2气氛下对所述有源层进行2小时500℃-570℃的热处理。
其中，在S3之前还包括S3’：对在S2’中进行过所述热处理的有源层进行掺杂处理。
其中，S3具体包括：在S3’工艺步骤所形成的基板上形成绝缘薄膜，通过构图工艺在源电极与所述有源层连接的区域及漏电极与所述有源层连接的区域形成第一过孔和第二过孔，所述第一过孔和第二过孔暴露出所述有源层；
形成源漏金属薄膜，通过构图工艺形成源电极和漏电极的团，在形成所述源电极和所述漏电极的图案的同时还形成数据线；
形成平坦层薄膜，通过构图工艺在所述平坦层薄膜上并对应漏电极区域形成第三过孔；
形成透明导电薄膜，通过构图工艺形成像素电极的图案，所述像素电极与所述漏电极相接触；
在所述薄膜晶体管和所述像素电极之间形成平坦层，所述平坦层不覆盖所述漏电极与所述像素电极相接触所通过的第二过孔。
（三）有益效果
本发明在选择合适的硅膜条件下可以实现上下表面同时形成反型层，在硅膜全耗尽的情况下，上下表面的反型层中的载流子浓度随栅压的增大会急剧增加，其驱动能力和亚域特性、频率响应特性更接近理想状态。
附图说明
图1是本发明实施例1的阵列基板结构示意图；
图2是本发明实施例2的阵列基板结构示意图
图3是本发明实施例4阵列基板制作方法步骤图；
图4-图12为本发明实施例4阵列基板制作方法结构示意图；
图13为本发明实施例5阵列基板制作方法步骤图；
图14-15为本发明实施例5阵列基板制作方法结构示意图。
其中：11：基板；12：底栅金属；13：第一栅绝缘层；14：有源层；15：镍层；16：第二栅绝缘层；17：顶栅金属；18：栅隔离层；19：源电极；110：漏电极；111：平坦层；112：像素电极；第一过孔：191；第二过孔：1101；第三过孔：1111。
具体实施方式
下面结合附图和实施例，对本发明的具体实施方式作进一步详细描述。以下实施例用于说明本发明，但不用来限制本发明的范围。
实施例1
如图1所示，本发明提供一种阵列基板，包括：衬底基板11，形成于所述衬底基板11上的薄膜晶体管、栅线、数据线以及像素电极112，所述薄膜晶体管包括：依次形成于所述衬底基板11上的底栅极12、第一栅绝缘层13、有源层14、第二栅绝缘层16、顶栅极17、栅隔离层18以及源电极19、漏电极110，所述栅隔离层18的材料包括：SiO2和/或SiNx。
本实施例中，在选择合适的硅膜条件下可以实现上下表面同时形成反型层，在硅膜全耗尽的情况下，上下表面的反型层中的载流子浓度随栅压的增大会急剧增加，其驱动能力和亚域特性、频率响应特性更接近理想状态。
其中，所述源电极19和漏电极110通过穿过所述栅隔离层18和第二栅绝缘层16的第一过孔191和第二孔1101（请参考附图10），与所述有源层14相接触；所述像素电极112与所述漏电极110相接触。
所述阵列基板还包括：位于所述薄膜晶体管和所述像素电极112之间的平坦层111，所述平坦层111不覆盖所述漏电极110与所述像素电极112相接触所通过的第三过孔1111（请参考附图12）。
所述顶栅金属17厚度为150nm-300nm，优选为200nm，所述有源层14为α-Si薄膜，其厚度为20nm-100nm。
所述第一栅绝缘层13包括：SiO2和SiNx，其中靠近底栅极12采用的是SiNx，靠近所述有源层14的是SiO2；
所述第二栅绝缘层16包括：SiO2和SiNx，其中靠近顶栅极17采用的是SiNx，靠近所述有源层14的是SiO2。
实施例2
如图2所示，本实施例的阵列基本结构与实施例1阵列基板结构基本相同，也包括：衬底基板11，形成于所述衬底基板11上的薄膜晶体管、栅线、数据线以及像素电极112，所述薄膜晶体管包括：依次形成于所述衬底基板11上的底栅极12、第一栅绝缘层13、有源层14、第二栅绝缘层16、顶栅极17、栅隔离层18以及源电极19、漏电极110，所述栅隔离层18包括：SiNx。
其中，所述源电极19和漏电极110通过穿过所述栅隔离层18和第二栅绝缘层16的第一过孔191和第二孔1101，与所述有源层14相接触；所述像素电极112与所述漏电极110相接触。
所述阵列基板还包括：位于所述薄膜晶体管和所述像素电极112之间的平坦层111，所述平坦层111不覆盖所述漏电极110与所述像素电极112相接触所通过的第三过孔1111（请参考附图12）。
所述顶栅金属17厚度为150nm-300nm，优选为200nm，所述有源层14为α-Si薄膜，其厚度为20nm-100nm。
所述第一栅绝缘层13包括：SiO2和SiNx，其中靠近底栅极12采用的是SiNx，靠近所述有源层14的是SiO2；
所述第二栅绝缘层16包括：SiO2和SiNx，其中靠近顶栅极17采用的是SiNx，靠近所述有源层14的是SiO2。
不同之处在于，薄膜晶体管还包括镍层15，镍层15能够进行横向诱导结晶，该方法有效降低了晶化工艺的相变能量，多晶硅高的迁移率有助于提高器件的性能。
其中，所述镍层15设置在所述源电极19与所述有源层14之间，所述镍层15厚度为20nm-25nm。
实施例3
本实施例的阵列基本结构与实施例1和实施例2阵列基板结构基本相同，也包括：衬底基板11，形成于所述衬底基板11上的薄膜晶体管、栅线、数据线以及像素电极112，所述薄膜晶体管包括：依次形成于所述衬底基板11上的底栅极12、第一栅绝缘层13、有源层14、第二栅绝缘层16、顶栅极17、栅隔离层18以及源电极19、漏电极110，所述栅隔离层18包括：SiO2。
其中，所述源电极19和漏电极110通过穿过所述栅隔离层18和第二栅绝缘层16的第一过孔191和第二孔1101，与所述有源层14相接触；所述像素电极112与所述漏电极110相接触。
所述阵列基板还包括：位于所述薄膜晶体管和所述像素电极112之间的平坦层111，所述平坦层111不覆盖所述漏电极110与所述像素电极112相接触所通过的第三过孔1111（请参考附图12）。
所述顶栅金属17厚度为150nm-300nm，优选为200nm，所述有源层14为α-Si薄膜，其厚度为20nm-100nm。
所述第一栅绝缘层13包括：SiO2和SiNx，其中靠近底栅极12采用的是SiNx，靠近所述有源层14的是SiO2；
所述第二栅绝缘层16包括：SiO2和SiNx，其中靠近顶栅极17采用的是SiNx，靠近所述有源层14的是SiO2。
不同之处在于，所述镍层15设置在所述漏电极110与所述有源层14之间，或者所述镍层15设置在所述源电极19与所述有源层14之间和所述漏电极110与所述有源层14之间；所述镍层15厚度为20nm-25nm
实施例4
如图3并参考图4-12所示，本发明还提供一种阵列基板制作方法，包括：
S1：如图4-6所示，在衬底基板11上依次形成底栅极12、第一栅绝缘层13、有源层14和第二绝缘层16，其中在形成所述底栅极12的同时还形成栅线；
S2：如图7所示，在所述第二绝缘层16上形成有顶栅极17；
S3’：如图8所示，对所述有源层14进行掺杂处理；
S3：如图9-12及图1所示，在所述顶栅极17上依次形成有栅隔离层18、源电极19、漏电极110、平坦层111及如图1所述的像素电极112。
S3具体包括：在S3’工艺步骤所形成的基板上，形成绝缘薄膜，通过构图工艺在源电极19与所述有源层141连接的局域及漏电极110与所述有源层14连接的局域形成第一过孔191和第二过孔1101，所述第一过孔191和第二过孔1101暴露出所述有源层14；
形成源漏金属薄膜，通过构图工艺形成源电极19和漏电极110的图案，在形成所述源电极17和所述漏电极110的图案的同时还形成数据线；
形成平坦层薄膜，通过构图工艺在所述平坦层薄膜上并对应漏电极110区域形成第三过孔1111（请参考附图12）；
形成透明导电薄膜，通过构图工艺形成像素电极112的图案，所述像素电极112与所述漏电极110相接触；
在所述薄膜晶体管和所述像素电极112之间形成平坦层111，所述平坦层111不覆盖所述漏电极110与所述像素电极112相接触所通过的第二过孔1101。
实施例5
如图4-12所示，本实施例的制作方法与实施例4制作方法基本相同，也包括：
S1：在衬底基板11上依次形成底栅极12、第一栅绝缘层13、有源层14和第二绝缘层16，其中在形成所述底栅极12的同时还形成栅线；
S2：在所述第二绝缘层16上形成有顶栅极17；
S3’：对所述有源层14进行掺杂处理；
S3：在所述顶栅极17上依次形成有栅隔离层18、源电极19、漏电极110、平坦层111及如图1所述的像素电极112。
S3具体包括：在S3’工艺步骤所形成的基板上，形成绝缘薄膜，通过构图工艺在源电极19与所述有源层141连接的局域及漏电极110与所述有源层14连接的局域形成第一过孔191和第二过孔1101，所述第一过孔191和第二过孔1101暴露出所述有源层14；
形成源漏金属薄膜，通过构图工艺形成源电极19和漏电极110的图案，在形成所述源电极17和所述漏电极110的图案的同时还形成数据线；
形成平坦层薄膜，通过构图工艺在所述平坦层薄膜上并对应漏电极110区域形成第三过孔1111（请参考附图12）；
形成透明导电薄膜，通过构图工艺形成像素电极112的图案，所述像素电极112与所述漏电极110相接触；
在所述薄膜晶体管和所述像素电极112之间形成平坦层111，所述平坦层111不覆盖所述漏电极110与所述像素电极112相接触所通过的第二过孔1101。
不同之处在于，如图13并参考如图14-15所示，本实施例在S2之前还包括S2’：在所述源电极19与所述有源层14之间形成镍层15，之后在H2气氛下对所述有源层14进行2小时500℃的热处理。
在有源层（α-Si薄膜）上加入Ni金属，可以有效降低α-Si向P-Si转化的相变能量，转化后呈多晶状态，而且可以实现横向晶化，该工艺为金属诱导横向晶化工艺(MILC工艺)。
本实施例中，采用MILC工艺，利用溅射成膜技术在非晶硅薄膜表面沉积镍层，在适当温度下可以使非晶硅转化成多晶硅，并实现横向诱导结晶，该方法有效降低了晶化工艺的相变能量，多晶硅高的迁移率有助于提高器件的性能。双栅结构可以使亚域状态下的载流子远离Si-SiO2界面，有效降低了沟道中载流子在源漏电场作用下漂移运动时与过多缺陷碰撞导致的散射，从而明显提高了迁移率。
实施例6
本实施例的制作方法与实施例5制作方法基本相同，也包括：
S1：在衬底基板11上依次形成底栅极12、第一栅绝缘层13、有源层14和第二绝缘层16，其中在形成所述底栅极12的同时还形成栅线；
S2：在所述第二绝缘层16上形成有顶栅极17；
S3’：对所述有源层14进行掺杂处理；
S3：在所述顶栅极17上依次形成有栅隔离层18、源电极19、漏电极110、平坦层111及如图1所述的像素电极112。
S3具体包括：在S3’工艺步骤所形成的基板上，形成绝缘薄膜，通过构图工艺在源电极19与所述有源层141连接的局域及漏电极110与所述有源层14连接的局域形成第一过孔191和第二过孔1101，所述第一过孔191和第二过孔1101暴露出所述有源层14；
形成源漏金属薄膜，通过构图工艺形成源电极19和漏电极110的图案，在形成所述源电极17和所述漏电极110的图案的同时还形成数据线；
形成平坦层薄膜，通过构图工艺在所述平坦层薄膜上并对应漏电极110区域形成第三过孔1111（请参考附图12）；
形成透明导电薄膜，通过构图工艺形成像素电极112的图案，所述像素电极112与所述漏电极110相接触；
在所述薄膜晶体管和所述像素电极112之间形成平坦层111，所述平坦层111不覆盖所述漏电极110与所述像素电极112相接触所通过的第二过孔1101。
不同之处在于，本实施例在S2之前还包括S2’：所述漏电极110与所述有源层14之间形成镍层15，之后在H2气氛下对所述有源层14进行2小时540℃的热处理。
实施例7
本实施例的制作方法与实施例5和实施例6制作方法基本相同，也包括：
S1：在衬底基板11上依次形成底栅极12、第一栅绝缘层13、有源层14和第二绝缘层16，其中在形成所述底栅极12的同时还形成栅线；
S2：在所述第二绝缘层16上形成有顶栅极17；
S3’：对所述有源层14进行掺杂处理；
S3：在所述顶栅极17上依次形成有栅隔离层18、源电极19、漏电极110、平坦层111及如图1所述的像素电极112。
S3具体包括：在S3’工艺步骤所形成的基板上，形成绝缘薄膜，通过构图工艺在源电极19与所述有源层141连接的局域及漏电极110与所述有源层14连接的局域形成第一过孔191和第二过孔1101，所述第一过孔191和第二过孔1101暴露出所述有源层14；
形成源漏金属薄膜，通过构图工艺形成源电极19和漏电极110的图案，在形成所述源电极17和所述漏电极110的图案的同时还形成数据线；
形成平坦层薄膜，通过构图工艺在所述平坦层薄膜上并对应漏电极110区域形成第三过孔1111（请参考附图12）；
形成透明导电薄膜，通过构图工艺形成像素电极112的图案，所述像素电极112与所述漏电极110相接触；
在所述薄膜晶体管和所述像素电极112之间形成平坦层111，所述平坦层111不覆盖所述漏电极110与所述像素电极112相接触所通过的第二过孔1101。
不同之处在于，本实施例在S2之前还包括S2’：在所述源电极19与所述有源层14之间和所述漏电极110与所述有源层14之间形成镍层15，之后在H2气氛下对所述有源层14进行2小时570℃的热处理。
实施例8
本实施例记载了一种显示装置，包括上述任一实施例中所述的阵列基板。
以上实施方式仅用于说明本发明，而并非对本发明的限制，有关技术领域的普通技术人员，在不脱离本发明的精神和范围的情况下，还可以做出各种变化和变型，因此所有等同的技术方案也属于本发明的范畴，本发明的专利保护范围应由权利要求限定。

Claims (13)

1.一种阵列基板，包括：衬底基板，形成于所述衬底基板上的薄膜晶体管、栅线、数据线以及像素电极，其特征在于， 
所述薄膜晶体管包括：依次形成于所述衬底基板上的底栅极、第一栅绝缘层、有源层、第二栅绝缘层、顶栅极、栅隔离层以及源电极、漏电极； 
其中，所述源电极和漏电极通过穿过所述栅隔离层和第二栅绝缘层的第一过孔和第二孔，与所述有源层相接触；所述像素电极与所述漏电极相接触。 
2.如权利要求1所述的阵列基板，其特征在于， 
所述阵列基板还包括：位于所述薄膜晶体管和所述像素电极之间的平坦层，所述平坦层不覆盖所述漏电极与所述像素电极相接触所通过的第三过孔。 
3.如权利要求1所述的阵列基板，其特征在于，还包括镍层，所述镍层设置在所述源电极与所述有源层之间和/或所述漏电极与所述有源层之间。 
4.如权利要求1所述的阵列基板，其特征在于，所述顶栅极的厚度为150nm-300nm。 
5.如权利要求4所述的阵列基板，其特征在于，所述顶栅极的厚度为200nm。 
6.如权利要求3所述的阵列基板，其特征在于，所述镍层厚度为20nm-25nm。 
7.如权利要求1所述的阵列基板，其特征在于，所述有源层厚度为20nm-100nm。 
8.如权利要求1所述的阵列基板，其特征在于，所述栅隔离层的材料包括：SiO2和/或SiNx。 
9.一种显示装置，其特征在于，包括权利要求1-8任意一项所 述的阵列基板。 
10.一种阵列基板制作方法，其特征在于，包括： 
S1：在衬底基板上依次形成底栅极、第一栅绝缘层、有源层和第二栅绝缘层，其中在形成所述底栅极的同时还形成栅线； 
S2：在所述第二栅绝缘层上形成有顶栅极； 
S3：在所述顶栅极上依次形成有栅隔离层、源电极、漏电极及像素电极。 
11.如权利要求10所述的制作方法，其特征在于，在S2之前还包括S2’：在所述源电极与所述有源层之间和/或所述漏电极与所述有源层之间形成镍层，之后在H2气氛下对所述有源层进行2小时500℃-570℃的热处理。 
12.如权利要求10所述的制作方法，其特征在于，在S3之前还包括S3’：对在S2’中进行过所述热处理的有源层进行掺杂处理。 
13.如权利要求12所述的制作方法，其特征在于，S3具体包括：在S3’工艺步骤所形成的基板上形成绝缘薄膜，通过构图工艺在源电极与所述有源层连接的区域及漏电极与所述有源层连接的区域形成第一过孔和第二过孔，所述第一过孔和第二过孔暴露出所述有源层； 
形成源漏金属薄膜，通过构图工艺形成源电极和漏电极的图案，在形成所述源电极和所述漏电极的图案的同时还形成数据线； 
形成平坦层薄膜，通过构图工艺在所述平坦层薄膜上并对应漏电极区域形成第三过孔； 
形成透明导电薄膜，通过构图工艺形成像素电极的图案，所述像素电极与所述漏电极相接触； 
在所述薄膜晶体管和所述像素电极之间形成平坦层，所述平坦层不覆盖所述漏电极与所述像素电极相接触所通过的第二过孔。 
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