CN102104060B - 一种半导体结构及其形成方法 - Google Patents
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Abstract
本发明提出一种半导体结构，包括：第一半导体材料衬底；形成在所述第一半导体材料衬底顶层之上的第一多孔结构层；形成在所述第一多孔结构层之上的第二多孔结构层，其中，所述第二多孔结构层中的孔隙率和孔径均小于所述第一多孔结构层中的孔隙率和孔径；形成在所述第二多孔结构层之上的第二半导体材料层。本发明通过多孔结构层能够释放Si材料与外延材料的热失配应力，防止比较大厚度下外延膜龟裂等问题的发生，提高外延膜晶体质量。因此通过本发明能够在Si衬底上外延大厚度的与Si材料存在较大热失配应力的外延材料层(如GaN等)，而且多孔Si材料在后续工艺中可以被去除掉，因此也不会对后续器件工艺造成影响。
Description
技术领域
本发明涉及半导体制造及设计技术领域，特别涉及一种半导体结构及其形成方法。
背景技术
近年来，发光二极管(light emitting diode，LED)以其寿命长、发光效率高、体积小、坚固耐用、颜色丰富，被广泛应用于显示屏、背光源、特种照明等领域。LED的核心是LED外延片，其主要结构包括：衬底、缓冲层、N型半导体层、有源区发光层、电子阻挡层、P型半导体层。作为LED外延片核心的有源区发光层介于N型半导体层与P型半导体层之间，使P型半导体层和N型半导体层的界面构成的PN结。由于衬底和膜层不同的热膨胀系数，以及淀积方法的制约，因此致使了在膜层生长后，会由于热失配而在膜层内会产生内应力，例如对于LED领域的Al2O3(蓝宝石)衬底来说，在Al2O3衬底生长的GaN外延片就会产生拉应力，再例如如果在SiC衬底生长的GaN外延片会产生压应力。然而蓝宝石衬底非常昂贵，而且晶圆不易做大，因此导致目前的LED非常昂贵。由于Si材料便宜，工艺成熟，且有大直径晶圆，因此，目前出现了很多基于Si材料的应用，如光电、微波等应用需要用到不同的材料，如GaN等。
但是，Si和这些III-V族化合物半导体材料存在很大的热应力失配，热应力失配将在较大外延厚度时会引起薄膜出现龟裂(Crack)，外延出来的薄膜质量不佳，因此限制了薄膜的厚度。
发明内容
本发明的目的旨在至少解决上述技术缺陷之一，特别是提出了一种半导体结构及其形成方法。
为达到上述目的，本发明一方面提出一种半导体结构，包括：第一半导体材料衬底；形成在所述第一半导体材料衬底顶层之上的第一多孔结构层；形成在所述第一多孔结构层之上的第二多孔结构层，其中，所述第二多孔结构层中的孔隙率和孔径均小于所述第一多孔结构层中的孔隙率和孔径；和形成在所述第二多孔结构层之上的第二半导体材料层。
在本发明的一个实施例中，所述第一半导体材料衬底包括Si、低Ge组分SiGe或其组合。
在本发明的一个实施例中，所述第一多孔结构层和第二多孔结构层为多孔硅结构层或者多孔锗硅结构层。
在本发明的一个实施例中，还包括：形成在所述第一多孔结构层和所述第一半导体材料衬底之间的第三多孔结构层，其中，所述第三多孔结构层为多孔硅结构层或者多孔锗硅结构层，且所述第三多孔结构层中的孔隙率和孔径均小于所述第一多孔结构层中的孔隙率和孔径。
在本发明的一个实施例中，在所述第三多孔结构层和所述第一多孔结构层之间进行切割剥离。
在本发明的一个实施例中，所述第一多孔结构层中包括多个第一区域和间隔在所述两个第一区域之间的第二区域，其中，所述第一区域的孔隙率及孔径均大于所述第二区域的孔隙率及孔径。
在本发明的一个实施例中，所述第一多孔结构层中的孔隙率是渐变的，且从所述第一多孔结构层中与所述第一半导体材料衬底的界面处向所述第一多孔结构层与所述第二多孔结构层的界面处逐渐提高。
在本发明的一个实施例中，所述第二半导体材料层包括III-V族化合物半导体材料。
本发明另一方面还提出了一种半导体结构的形成方法，包括以下步骤：提供第一半导体材料衬底；在所述第一半导体材料衬底顶层之上形成第一多孔结构层和第二多孔结构层，其中，所述第二多孔结构层中的孔隙率和孔径均小于所述第一多孔结构层中的孔隙率和孔径；和在所述第二多孔结构层之上形成第二半导体材料层。
在本发明的一个实施例中，所述衬底包括Si、低Ge组分SiGe或其组合。
在本发明的一个实施例中，所述在第一半导体材料衬底顶层之上形成第一多孔结构层和第二多孔结构层进一步包括：对所述第一半导体材料衬底进行阳极氧化，同时向所述第一半导体材料衬底施加脉冲形式的阳极电流以在所述第一半导体材料衬底的顶部形成第一多孔结构层和第二多孔结构层，其中，所述第一多孔结构层和第二多孔结构层为多孔硅结构层或者多孔锗硅结构层。
在本发明的一个实施例中，在进行阳极氧化之前还包括：对所述第一半导体材料衬底进行注入以形成注入层，所述注入层在阳极氧化后形成所述第一多孔结构层。
在本发明的一个实施例中，所述在第一半导体材料衬底顶层之上形成第一多孔结构层和第二多孔结构层进一步包括：对所述第一半导体材料衬底进行阳极氧化以形成第一多孔结构层；对所述第一多孔结构层进行退火以在所述第一多孔结构层的顶部形成第二多孔结构层。
在本发明的一个实施例中，还包括：通过阳极氧化在所述第一半导体材料衬底顶层和所述第一多孔结构层之间形成第三多孔结构层，其中，所述第三多孔结构层为多孔硅结构层或者多孔锗硅结构层，且所述第三多孔结构层中的孔隙率和孔径均小于所述第一多孔结构层中的孔隙率和孔径。
在本发明的一个实施例中，在所述第三多孔结构层和所述第一多孔结构层之间进行切割剥离。
在本发明的一个实施例中，所述形成第三多孔结构层、所述第一多孔结构层和所述第二多孔结构层进一步包括：对所述第一半导体材料衬底进行阳极氧化，同时向所述第一半导体材料衬底施加多级脉冲形式的阳极电流以在所述第一半导体材料衬底的顶部形成所述第三多孔结构层、所述第一多孔结构层和所述第二多孔结构层。
在本发明的一个实施例中，所述第一多孔结构层中包括多个第一区域和间隔在所述两个第一区域之间的第二区域，其中，所述第一区域的孔隙率及孔径均大于所述第二区域的孔隙率及孔径。该第一多孔结构层通过以下步骤形成：在所述第一半导体材料衬底之上形成掩膜层；刻蚀所述掩膜层以形成多个开口；通过所述开口对所述第一半导体材料衬底进行注入以在所述开口处形成第一注入区域，所述第一注入区域在经过阳极氧化之后形成所述第一区域。
在本发明的一个实施例中，所述第一多孔结构层中的孔隙率是渐变的，且从所述第一多孔结构层中与所述第一半导体材料衬底的界面处向所述第一多孔结构层与所述第二多孔结构层的界面处逐渐提高。具体形成方法为：对所述第一半导体材料衬底进行注入，并对所述第一半导体材料衬底进行阳极氧化，同时向所述第一半导体材料衬底施加阳极电流，所述阳极电流具有快速提升的上升沿和逐步降低的下降沿。
在本发明的一个实施例中，所述第二半导体材料层包括III-V族化合物半导体材料。
在本发明中，在后续的外延工艺冷却之后，通过上述多孔结构层的机械形变或断裂可以释放热失配应力，从而可以使产生的III-V族薄膜避免Crack现象，因此通过本发明可以生长比较厚的III-V族材料。另外，在本发明中还可在多孔结构层之上再形成一层更低孔隙率和孔径的多孔结构层，从而可以消除第一半导体材料和第二半导体材料之间的位错。更为优选地，还可在第一半导体材料衬底与上述多孔结构层之间再形成一层更低孔隙率和孔径的多孔结构层，从而方便对多孔结构层的去除。本发明通过多孔结构层能够释放Si材料与外延材料的热失配应力，防止比较大厚度下外延膜龟裂等问题的发生，提高外延膜晶体质量。因此通过本发明能够在Si衬底上外延大厚度的与Si材料存在较大热失配应力的外延材料层(如GaN等)，而且多孔Si材料在后续工艺中可以被去除掉，因此也不会对后续器件工艺造成影响。
本发明采用在孔隙率大的多孔硅上外延与Si材料热失配较大半导体材料层，可以通过脆弱的多孔硅层在冷却过程中发生部分形变释放掉热失配应力，保证外延薄膜材料层的完好，可以外延比较厚的外延材料层。其次，通过图形化的多孔硅(即多个第一区域和第二区域的多孔硅结构)可以控制热失配应力的释放，提供良好的机械支撑，进一步提高外延薄膜的质量。
本发明附加的方面和优点将在下面的描述中部分给出，部分将从下面的描述中变得明显，或通过本发明的实践了解到。
附图说明
本发明上述的和/或附加的方面和优点从下面结合附图对实施例的描述中将变得明显和容易理解，其中：
图1为本发明实施例一的半导体结构示意图；
图2为本发明实施例一的半导体结构的形成方法流程图；
图3为本发明实施例二的半导体结构示意图；
图4为本发明实施例二的半导体结构的形成方法流程图；
图5为本发明实施例三的半导体结构图。
具体实施方式
下面详细描述本发明的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，仅用于解释本发明，而不能解释为对本发明的限制。
下文的公开提供了许多不同的实施例或例子用来实现本发明的不同结构。为了简化本发明的公开，下文中对特定例子的部件和设置进行描述。当然，它们仅仅为示例，并且目的不在于限制本发明。此外，本发明可以在不同例子中重复参考数字和/或字母。这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施例和/或设置之间的关系。此外，本发明提供了的各种特定的工艺和材料的例子，但是本领域普通技术人员可以意识到其他工艺的可应用于性和/或其他材料的使用。另外，以下描述的第一特征在第二特征之“上”的结构可以包括第一和第二特征形成为直接接触的实施例，也可以包括另外的特征形成在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接接触。
本发明主要通过较大孔隙率和孔径的多孔结构层来释放后续工艺引入的热失配应力，并在形成后续器件时将该多孔结构层去除，从而避免了不同半导体材料的热失配产生的对器件的影响。
如图1所示，为本发明实施例一的半导体结构示意图。该半导体结构包括第一半导体材料衬底1100、形成在第一半导体材料衬底1100之上的第一多孔结构层1200和第二多孔结构层1300，以及形成在第二多孔结构层1300之上的第二半导体材料层1400。在本发明的实施例中，第二多孔结构层1300中的孔隙率和孔径均小于第一多孔结构层1200中的孔隙率和孔径，第一多孔结构层1200的孔隙率大于30％。其中，第一半导体材料衬底1100与第二半导体材料层1400的材料不同，例如，第一半导体材料衬底1100可包括Si、低Ge组分SiGe或其组合等，而第二半导体材料层1400可包括III-V族化合物半导体材料等。这样，在本发明实施例中，由于第一多孔结构层1200的孔隙率和孔径都较大，因此可以通过上述第一多孔结构层1200将后续的热失配应力释放。另外，在本发明的实施例中，通过孔隙率和孔径都较小的第二多孔结构层1300可以有助于改善生长在其上的第二半导体材料层1400的质量。其中，在本发明的一个实施例中，第一多孔结构层1200为多孔锗硅结构层，且第一多孔结构层1200中的Ge组分是渐变的。第二多孔结构层1300的厚度较薄，从而可以使得上方第二半导体材料层1400的应力传导至第一多孔结构层1200。在本发明的一个实施例中，第一多孔结构层1200中的孔隙率大于20％。在本发明的一个实施例中，第一多孔结构层1200中的孔隙率大于20％。其中，在本发明的一个实施例中，第二多孔结构层1300的孔隙率和孔径可以非常小，在退火之后该第二多孔结构层1300的孔隙率和孔径可变为零，即变为无孔的结构。
在本发明的一个实施例中，第一半导体材料衬底1100为硅衬底或低锗组分的锗硅衬底，第一多孔结构层1200和第二多孔结构层1300均为多孔硅结构层或者多孔锗硅结构层，在本发明中优选为多孔硅结构层。其中，第一多孔结构层1200的厚度大于第二多孔结构层1300的厚度，例如第一多孔结构层1200的厚度约为几十nm到几十μm之间，而第二多孔结构层1300的厚度约为几nm到几十nm之间，从而方便后续工艺中将释放热失配应力的第一多孔结构层1200去除。
如图2所示，为本发明实施例一的半导体结构的形成方法流程图，包括以下步骤：
步骤S201，提供第一半导体材料衬底1100，第一半导体材料衬底1100可包括Si、低Ge组分SiGe或其组合等。
步骤S202，在第一半导体材料衬底1100之上形成第一多孔结构层1200和第二多孔结构层1300。在本发明的实施例中，可通过多种方式在第一半导体材料衬底1100之上形成第一多孔结构层1200和第二多孔结构层1300，例如：
方式一，
对第一半导体材料衬底1100进行阳极氧化，同时向第一半导体材料衬底1100施加脉冲形式的阳极电流以在第一半导体材料衬底1100的顶部形成第一多孔结构层1200和第二多孔结构层1300。
方式二，
在进行阳极氧化之前，先对第一半导体材料衬底1100进行注入以形成注入层，其中，在本发明的实施例中，可采用多种掺杂杂质，例如P、B等。接着，对第一注入层和第二注入层进行阳极氧化以使注入层形成第一多孔结构层1200，并在第一多孔结构层1200之上形成第二多孔结构层1300。其中，该方式需与方式一相结合。
方式三，
对第一半导体材料衬底1100进行阳极氧化以形成第一多孔结构层1200，对第一多孔结构层1200进行退火以在第一多孔结构层1200的顶部形成第二多孔结构层1300。
方式四，
在本发明的一个实施例中，第一多孔结构层1200中的孔隙率是渐变的，且从第一多孔结构层1200中与第一半导体材料衬底1100的界面处向第一多孔结构层1200与第二多孔结构层1300的界面处逐渐提高，这样不仅可以释放热失配应力，还可作为切割剥离层。第一多孔结构层1200通过以下步骤形成：对第一半导体材料衬底1100进行注入，并对第一半导体材料衬底1100进行阳极氧化，同时向第一半导体材料衬底1100施加阳极电流，其中，该阳极电流具有快速提升的上升沿和逐步降低的下降沿，即该阳极电流在突然升高维持一定时间之后缓慢逐步地降低。
步骤S203，在第二多孔结构层1300之上形成第二半导体材料层1400。其中，第二半导体材料层1400可包括III-V族化合物半导体材料等。
如图3所示，为本发明实施例二的半导体结构示意图。该半导体结构3000包括第一半导体材料衬底3100、形成在第一半导体材料衬底3100之上的第三多孔结构层3200、形成在第三多孔结构层3200之上的第一多孔结构层3300和第二多孔结构层3400，以及形成在第二多孔结构层3400之上的第二半导体材料层3500。
在本发明的实施例中，第二多孔结构层3400和第三多孔结构层3200中的孔隙率和孔径均小于第一多孔结构层3300中的孔隙率和孔径。其中，第一半导体材料衬底3100与第二半导体材料层3500的材料不同，例如，第一半导体材料衬底3100可包括Si、低Ge组分SiGe或其组合等，而第二半导体材料层3500可包括III-V族化合物半导体材料。这样，在本发明实施例中，由于第一多孔结构层3300的孔隙率和孔径都较大，因此可以通过上述第一多孔结构层3300将后续的热失配应力释放。另外，在本发明的实施例中，通过孔隙率和孔径都较小的第二多孔结构层3400可以改善第一半导体材料衬底3100与第二半导体材料层3500之间的位错。其次，在本发明的实施例中，第三多孔结构层3200的厚度大于第一多孔结构层3300的厚度，例如第一多孔结构层3300的厚度约为几十nm到几百nm之间，而第二多孔结构层3400的厚度约为几nm到几十nm之间，第三多孔结构层3200的厚度约为几十nm到几十μm之间，由于孔隙率不同，这样可在第三多孔结构层3200和第一多孔结构层3300之间容易进行切割剥离，从而方便后续工艺中去除多孔结构层。
在本发明的一个实施例中，第一半导体材料衬底3100为硅衬底或低锗组分的锗硅层，第三多孔结构层3200、第一多孔结构层3300和第二多孔结构层3400均为多孔硅结构层或者多孔锗硅结构层。
如图4所示，为本发明实施例二的半导体结构的形成方法流程图，包括以下步骤：
步骤S401，提供第一半导体材料衬底3100，第一半导体材料衬底3100可包括Si、低Ge组分SiGe或其组合等。
步骤S402，在第一半导体材料衬底3100之上形成第三多孔结构层3200、第一多孔结构层3300和第二多孔结构层3400。其中，第三多孔结构层3200和第二多孔结构层3400的孔隙率和孔径均小于第一多孔结构层3300中的孔隙率和孔径。第三多孔结构层3200的厚度大于第一多孔结构层3300的厚度，例如第一多孔结构层3300的厚度约为几十nm到几百nm之间，而第二多孔结构层3400的厚度约为几nm到几十nm之间，第三多孔结构层3200的厚度约为几十nm到几十μm之间。在本发明的实施例中，可通过多种方式在第一半导体材料衬底3100之上形成第三多孔结构层3200、第一多孔结构层3300和第二多孔结构层3400，例如：
方式一，
对第一半导体材料衬底3100进行阳极氧化，同时向第一半导体材料衬底3100施加多级脉冲形式的阳极电流以在第一半导体材料衬底3100的顶部形成第三多孔结构层3200、第一多孔结构层3300和第二多孔结构层3400。其中，在该实施例中多级脉冲形式的阳极电流是指分两级或多级逐渐提高电流的幅度，从而达到第一多孔结构层3300的孔隙率和孔径均大于第三多孔结构层3200和第二多孔结构层3400的孔隙率和孔径的目的。
方式二，
为了方便第一多孔结构层3300的形成，在进行阳极氧化之前，还需要对第一半导体材料衬底3100进行注入，注入深度的注入层的厚度可控制为第一多孔结构层3300的厚度。这样在进行阳极氧化之后注入层就可被腐蚀为第一多孔结构层3300。
步骤S403，在第二多孔结构层3400之上形成第二半导体材料层3500。其中，第二半导体材料层3500可包括III-V族化合物半导体材料等。
如图5所示，为本发明实施例三的半导体结构图。该半导体结构包括第一半导体材料衬底1100、形成在第一半导体材料衬底5100之上的第一多孔结构层5200和第二多孔结构层5300，以及形成在第二多孔结构层5300之上的第二半导体材料层5400。在该实施例中，第一多孔结构层中包括多个第一区域6100和间隔在两个第一区域6100之间的第二区域6200，其中，第一区域6100的孔隙率及孔径均大于第二区域6200的孔隙率及孔径。可通过以下方法形成这样的第一多孔结构层。如先在第一半导体材料衬底之上形成掩膜层，之后刻蚀该掩膜层以形成多个开口，通过这些开口对第一半导体材料衬底进行注入以在开口处形成第一注入区域，接着进行阳极氧化，由于注入引起的损伤，因此第一注入区域在经过阳极氧化之后就可以形成第一区域。这样，就可以将第一区域中的孔隙率及孔径做的更大，更有利于释放应力，同时由于第一区域之间设有孔隙率及孔径较小的第二区域作为支撑，从而不会因为释放应力而导致塌陷。
在本发明中，在后续的外延工艺冷却之后，通过上述多孔结构层的机械形变可以释放热失配应力，从而可以使产生的III-V族薄膜避免Crack现象，因此通过本发明可以生长比较厚的III-V族材料。另外，在本发明中还可在多孔结构层之上再形成一层更低孔隙率和孔径的多孔结构层，从而可以消除第一半导体材料和第二半导体材料之间的位错。更为优选地，还可在第一半导体材料衬底与上述多孔结构层之间再形成一层更低孔隙率和孔径的多孔结构层，从而方便对多孔结构层的去除。本发明通过多孔结构层能够释放Si材料与外延材料的热失配应力，防止比较大厚度下外延膜龟裂等问题的发生，提高外延膜晶体质量。因此通过本发明能够在Si衬底上外延大厚度的与Si材料存在较大热失配应力的外延材料层(如GaN等)，而且多孔Si材料在后续工艺中可以被去除掉，因此也不会对后续器件工艺造成影响。
本发明采用在孔隙率大的多孔硅上外延与Si材料热失配较大半导体材料层，可以通过脆弱的多孔硅层在冷却过程中发生部分形变释放掉热失配应力，保证外延薄膜材料层的完好，可以外延比较厚的外延材料层。其次，通过图形化的多孔硅(即多个第一区域和第二区域的多孔硅结构)可以控制热失配应力的释放，提供良好的机械支撑，进一步提高外延薄膜的质量。
尽管已经示出和描述了本发明的实施例，对于本领域的普通技术人员而言，可以理解在不脱离本发明的原理和精神的情况下可以对这些实施例进行多种变化、修改、替换和变型，本发明的范围由所附权利要求及其等同限定。
Claims (21)
1.一种半导体结构，其特征在于，包括：
第一半导体材料衬底；
形成在所述第一半导体材料衬底顶层之上的第一多孔结构层；
形成在所述第一多孔结构层之上的第二多孔结构层；和
形成在所述第二多孔结构层之上的第二半导体材料层，其中，所述第二多孔结构层中的孔隙率和孔径均小于所述第一多孔结构层中的孔隙率和孔径，以释放所述第一半导体材料衬底和所述第二半导体材料层之间的热失配应力，并改善所述第一半导体材料衬底和所述第二半导体材料层之间的位错。
2.如权利要求1所述的半导体结构，其特征在于，所述第一半导体材料衬底包括Si、低Ge组分SiGe或其组合。
3.如权利要求2所述的半导体结构，其特征在于，所述第一多孔结构层和第二多孔结构层为多孔硅结构层或者多孔锗硅结构层。
4.如权利要求3所述的半导体结构，其特征在于，还包括：
形成在所述第一多孔结构层和所述第一半导体材料衬底之间的第三多孔结构层，其中，所述第三多孔结构层为多孔硅结构层或者多孔锗硅结构层，且所述第三多孔结构层中的孔隙率和孔径均小于所述第一多孔结构层中的孔隙率和孔径。
5.如权利要求4所述的半导体结构，其特征在于，在所述第三多孔结构层和所述第一多孔结构层之间进行切割剥离。
6.如权利要求1所述的半导体结构，其特征在于，所述第一多孔结构层中包括多个第一区域和间隔在所述两个第一区域之间的第二区域，其中，所述第一区域的孔隙率及孔径均大于所述第二区域的孔隙率及孔径。
7.如权利要求1所述的半导体结构，其特征在于，所述第一多孔结构层中的孔隙率是渐变的，且从所述第一多孔结构层中与所述第一半导体材料衬底的界面处向所述第一多孔结构层与所述第二多孔结构层的界面处逐渐提高。
8.如权利要求1所述的半导体结构，其特征在于，所述第二半导体材料层包括III-V族化合物半导体材料。
9.一种半导体结构的形成方法，其特征在于，包括以下步骤：
提供第一半导体材料衬底；
在所述第一半导体材料衬底顶层之上形成第一多孔结构层和第二多孔结构层；和
在所述第二多孔结构层之上形成第二半导体材料层，其中，所述第二多孔结构层中的孔隙率和孔径均小于所述第一多孔结构层中的孔隙率和孔径，以释放所述第一半导体材料衬底和所述第二半导体材料层之间的热失配应力，并改善所述第一半导体材料衬底和所述第二半导体材料层之间的位错。
10.如权利要求9所述的半导体结构的形成方法，其特征在于，所述衬底包括Si、低Ge组分SiGe或其组合。
11.如权利要求10所述的半导体结构的形成方法，其特征在于，所述在第一半导体材料衬底顶层之上形成第一多孔结构层和第二多孔结构层进一步包括：
对所述第一半导体材料衬底进行阳极氧化，同时向所述第一半导体材料衬底施加脉冲形式的阳极电流以在所述第一半导体材料衬底的顶部形成第一多孔结构层和第二多孔结构层，其中，所述第一多孔结构层和第二多孔结构层为多孔硅结构层或者多孔锗硅结构层。
12.如权利要求11所述的半导体结构的形成方法，其特征在于，在进行阳极氧化之前还包括：
对所述第一半导体材料衬底进行注入以形成注入层，所述注入层在阳极氧化后形成所述第一多孔结构层。
13.如权利要求10所述的半导体结构的形成方法，其特征在于，所述在第一半导体材料衬底顶层之上形成第一多孔结构层和第二多孔结构层进一步包括：
对所述第一半导体材料衬底进行阳极氧化以形成第一多孔结构层；
对所述第一多孔结构层进行退火以在所述第一多孔结构层的顶部形成第二多孔结构层。
14.如权利要求13所述的半导体结构的形成方法，其特征在于，还包括：
通过阳极氧化在所述第一半导体材料衬底顶层和所述第一多孔结构层之间形成第三多孔结构层，其中，所述第三多孔结构层为多孔硅结构层或者多孔锗硅结构层，且所述第三多孔结构层中的孔隙率和孔径均小于所述第一多孔结构层中的孔隙率和孔径。
15.如权利要求14所述的半导体结构的形成方法，其特征在于，在所述第三多孔结构层和所述第一多孔结构层之间进行切割剥离。
16.如权利要求14所述的半导体结构的形成方法，其特征在于，所述形成第三多孔结构层、所述第一多孔结构层和所述第二多孔结构层进一步包括：
对所述第一半导体材料衬底进行阳极氧化，同时向所述第一半导体材料衬底施加多级脉冲形式的阳极电流以在所述第一半导体材料衬底的顶部形成所述第三多孔结构层、所述第一多孔结构层和所述第二多孔结构层。
17.如权利要求9所述的半导体结构的形成方法，其特征在于，所述第一多孔结构层中包括多个第一区域和间隔在所述两个第一区域之间的第二区域，其中，所述第一区域的孔隙率及孔径均大于所述第二区域的孔隙率及孔径。
18.如权利要求17所述的半导体结构的形成方法，其特征在于，所述第一多孔结构层通过以下步骤形成：
在所述第一半导体材料衬底之上形成掩膜层；
刻蚀所述掩膜层以形成多个开口；
通过所述开口对所述第一半导体材料衬底进行注入以在所述开口处形成第一注入区域，所述第一注入区域在经过阳极氧化之后形成所述第一区域。
19.如权利要求9所述的半导体结构的形成方法，其特征在于，所述第一多孔结构层中的孔隙率是渐变的，且从所述第一多孔结构层中与所述第一半导体材料衬底的界面处向所述第一多孔结构层与所述第二多孔结构层的界面处逐渐提高。
20.如权利要求19所述的半导体结构的形成方法，其特征在于，所述第一多孔结构层通过以下步骤形成：对所述第一半导体材料衬底进行注入，并对所述第一半导体材料衬底进行阳极氧化，同时向所述第一半导体材料衬底施加阳极电流，所述阳极电流具有快速提升的上升沿和逐步降低的下降沿。
21.如权利要求9所述的半导体结构的形成方法，其特征在于，所述第二半导体材料层包括III-V族化合物半导体材料。
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|---|---|---|---|---|
| US5350599A (en) * | 1992-10-27 | 1994-09-27 | General Electric Company | Erosion-resistant thermal barrier coating |
| US6376859B1 (en) * | 1998-07-29 | 2002-04-23 | Texas Instruments Incorporated | Variable porosity porous silicon isolation |
| US6375738B1 (en) * | 1999-03-26 | 2002-04-23 | Canon Kabushiki Kaisha | Process of producing semiconductor article |
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