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CN100485937C - 半导体存储器件及其构建方法 - Google Patents

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CN100485937C CNB2005101202463A CN200510120246A CN100485937C CN 100485937 C CN100485937 C CN 100485937C CN B2005101202463 A CNB2005101202463 A CN B2005101202463A CN 200510120246 A CN200510120246 A CN 200510120246A CN 100485937 C CN100485937 C CN 100485937C
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Abstract

本发明涉及半导体存储器件及其构建方法，并公开了一种改进的电路线布线。在靠近半导体存储器件的存储单元区的外围电路区中提供平滑的电路线，并消除写速度限制因素。形成待连接到栅极层的金属(代替金属硅化多晶硅)线路层，以传送电信号到形成在外围电路区中的FET(例如，MOSFET(金属氧化物半导体场效应晶体管))晶体管的栅极；该金属线路层形成(例如，通过一个金属镶嵌工艺)在与形成在栅极层(例如，通过另一金属镶嵌工艺)上的字线层不同的层上，因此获得具有减小的面积且不使用硅化物工艺的外围电路区的布线。

Description

半导体存储器件及其构建方法
技术领域
本发明涉及半导体存储器件及其构建方法，更具体而言，涉及一种在SRAM半导体存储器件中的电路布线。
背景技术
超大规模集成电路(VLSI)已经允许电子工业在继续提高芯片性能和芯片可靠性的同时减少成本。静态随机存取存储器(Static Random AccessMemory，SRAM)芯片的性能也可以通过减小器件尺寸而提高。
相应于对更高性能的电子系统例如个人计算机或电子通讯设备(例如蜂窝电话、PDA等)的增长的需求，易失性半导体存储器件例如SRAM正在实现更高的速度和集成(微型化)。存储芯片的制造商正进行大量的努力通过减小其尺寸而改进存储单元和与该存储单元连接的外围电路(其选择并读存储单元，例如传感放大器)的设计和制造。在外围电路区内的电路线布线技术对于集成(微型化)水平具有重要影响，该外围电路区靠近通过先进工艺技术而减小了存储单元尺寸的存储单元(阵列)区。
图1是示出了包括其存储单元阵列和其外围电路区块的半导体存储器件的方框图。参照图1，该器件包括：存储单元阵列110，其具有多个存储单元区块，每个区块均由多个存储单元构成；用于选择存储单元行的X解码器130；用于选择存储单元列的Y解码器140(设置在存储单元阵列110中)；连接到Y解码器140的列(Y)选通区块120，以指定存储单元阵列110的列(Y)通道；连接到列(Y)选通区块120的区块写驱动150，以提供写数据到存储单元；和连接到列(Y)选通区块120的区块传感放大器(S/A)160，以传感并放大(读)存储在存储单元中的数据。
图2是图1所示的列(Y)选通区块120的典型部分的电路图。图2为了方便说明，示出了与(在存储单元阵列110内的)两个相邻存储单元1a和1b连接的一对电路线结构。参照图2，预充电和均衡部分122a以及读和写通道开关部分124a连接到第一存储单元1a的第一位线对BL0、BL0B。(第二存储单元1b)的第二位线对BL1、BL1B与类似的预充电和均衡部分122b及读和写通道开关部分124b连接。
(在预充电和均衡部分122a中的)一对P型FET(例如MOS；MOSFET金属氧化物半导体场效应晶体管)晶体管Tp00和Tp01预充电第一位线对BL0、BL0B到电源电压VDD，且P型MOS均衡晶体管Te0在均衡操作期间将该位线对BL0和BL0B保持在同样的电势。类似地，(在预充电和均衡部分122b中的)第二对P型MOS晶体管Tp10和Tp11是用于预充电位线对BL1、BL1B到电源电势VDD的预充电晶体管，且P型MOS晶体管Te1是用于在均衡操作期间将第二位线对BL1和BL1B保持在同一电势(相对于彼此)的均衡晶体管。
在读和写通道开关部分124a中，P型MOS晶体管Tr0和Tr0B被导通用于读操作，以将出现在位线对BL0、BL0B上的电势传送到例如传感放大器等的读相关的电路；且N型MOS晶体管Tw0、Tw0B在写操作期间被导通，以传送施加的写数据到位线对BL0、BL0B。
类似地，在读和写通道开关部分124b中，P型MOS晶体管Tr1和Tr1B是在读操作期间导通以将出现在位线对BL1、BL1B上的电势传送到例如传感放大器等的读相关的电路的读通道开关晶体管；N型MOS晶体管Tw1、Tw1B是在写操作期间被导通以传送施加的写数据到位线对BL1、BL1B的写通道开关晶体管。
图3是用于实施图2所示的易失性存储单元的常规六晶体管SRAM(静态随机存取存储器)的电路图。
图2所示的每个存储单元1a和1b的电路结构可以是由六个晶体管M1-M4、P1和P2构成的常规CMOS(互补金属氧化物半导体)SRAM(静态随机存取存储器)单元，如图3所示。如果SRAM单元的单元间距(pitch)减小到大约光刻工艺的分辨率极限，那么六个晶体管可以设置在彼此不同的层上而不是设置在相同层上。
不考虑在同一层或彼此不同的层上组成存储单元的晶体管的设置，当存储单元的单元间距减小时，更难于形成组成预充电和均衡部分及读和写通道开关部分的相似尺寸的晶体管。难于形成图2所示的与存储单元的最小间距的间距尺寸匹配的P型和N型晶体管。
此外，在图2的列解码信号Y0、Y0B、Y1和Y1B中的列解码信号Y0和Y1的信号线必须分别与图2的连接节点co1和co2连接，因此线负载大。由于寄生电阻PR1、PR2、PR11和PR22可以具有很大值，在写操作中可能发生错误。
同时，作为图1的X解码器130的一部分的行解码部分130a可以具有如图8所示的电路线结构。在四个子字线SWL0-SWL3连接到一个相应主字线MWL 100的情况下，形成在靠近存储单元区的功能电路区中的行解码器部分130a(图8)可以由四个(反相)驱动器构成。如果连接到子字线SWL0-SWL3的存储单元的单元间距被最小化，则形成驱动器的输入线60、61、62和63是很重要的。每个输入线60、61、62和63独立传送相应于选择信号的区块选择(BLK-SEL)信号SiDi到图8的相应的一条子字线SWL0-SWL3。换句话说，难于形成匹配最小化的存储单元间距的(组成驱动及其输入/输出线的)P型晶体管10-13和N型晶体管20-23。
图4A和4B是图2的常规电路的常规布图的平面图。图4A的存储单元1a和1b分别相应于图2的存储单元1a和1b，且均衡晶体管Te0和Te1在区S10中沿Y方向形成(延长)(为了方便，X方向称为第一方向且Y方向称为第二方向)。参考标号2(例如在区S10中)表示形成在(半导体)基底上的P型(半导体)有源区，且矩形元件的参考标号WC表示它们是钨接触。“有源区”意为其中存在有晶体管或其他有源器件的区域。钨接触WC将金属层(相应于均衡晶体管Te0和Te1的漏区和源区)分别电连接到位线对BL0-BL0B和BL1-BL1B。
图4A和4B所示的位线对BL0-BL0B和BL1-BL1B以点线(沿第二(Y)方向延伸的矩形)表示。每个栅极(层)由常被本领域技术人员称为“栅极多晶硅”的多晶硅层形成，并由实的外围线(涂成菱形图案的阴影)表示(在区S10中沿第二(Y)方向延长的矩形)。为了方便，在图4A中，表示均衡晶体管Te0和Te1的参考标号标注在均衡晶体管Te0和Te1的栅极(例如多晶硅(GP)层)上。
晶体管栅极电极(例如多晶硅栅极电极)是调节在MOSFET(MOS)晶体管中的电流流动的电极。MOSFET的栅极电极控制在源极和漏极之间通过沟道流动的电流的流动。称为栅极氧化物的薄、高质量的二氧化硅膜将MOS晶体管的(多晶硅)栅极电极与导电晶体管沟道分离。
图2的预充电晶体管Tp00、Tp01、Tp10和Tp11设置在图4A所示的区S11和图4B所示的区S12和S13中。写通道开关晶体管Tw0和Tw1及写通道开关晶体管Tw0B和Tw1B分别设置在图4B的区S12和S13中。通常，写通道开关晶体管Tw0、Tw1、Tw0B和Tw1B设置在N型半导体有源区中，以标号4表示。
此外，读通道开关晶体管Tr0和Tr1及读通道开关晶体管Tr0B和Tr1B分别设置在P型有源区中，在图4B中的区S14和S15中以标号2表示。用于独立传送列解码信号Y0和Y1(到晶体管栅极)的多晶硅线路线在图4B中以参考标号Y0和Y1表示，并通过在有源区S14和S15(外部)之间的媒介区而沿第二(Y)方向设置。用于独立传送列解码信号Y0B和Y1B的多晶硅线路线在图4B中以参考标号Y0B和Y1B表示，并在区S14和S15的两个N型有源区2之间的器件隔离区中沿第二(Y)方向延长。
如图4A和4B所示，当存储单元(见图2)的单元间距减小时，图2的外围电路的尺寸在第一尺度(X方向)上显著减小，且因此非常难于形成图2所示的适合于尺寸减小的存储单元的减小的间距尺寸的列(Y)选通晶体管。这是因为多晶硅线路线必须形成在如图4B所示的(在区S14和S15中的)两个有源区2之间的器件隔离区上。
在如图4A和4B形成图2的外围电路中，在第二尺度(Y方向)的总尺寸可以为50微米，且这样(由于线负载)难于迅速将列解码信号Y0和Y1传送到均衡晶体管Te0和Te1的栅极。因此，可能引起写操作错误。这将在下面详细描述。
参照图2、4A和4B，在没有进行存取(读或写)操作的无操作模式中，列解码信号Y0、Y1作为逻辑低状态而施加，且列(Y)解码信号Y0B、Y1B作为逻辑高状态而施加。列解码信号从图1所示的列解码器输出。然后，在预充电和均衡部分122a和122b中的晶体管Tp00、Tp01、Te0、Te10、Tp11和Te1都被导通，且这样分别与存储单元1a和1b连接的位线对BL0-BL0B和BL1-BL1B都被预充电到电源电压VDD的电平。
当(在读操作模式中)进行选择存储单元1a的读命令时，列解码信号Y0B在逻辑高状态中施加。这样，在读和写通道开关部分124a中的晶体管Tr0和Tr0B被导通，且扩展到位线对的存储单元电势被提供到读相关的电路例如传感放大器等，以进行数据读操作。
同时，当(在写操作模式中)进行选择存储单元1a的写命令时，列解码信号Y0在逻辑高状态中施加。然后，在读和写通道开关部分124a中的晶体管Tw0和Tw0B被导通，且所施加的写数据通过位线对存储于单元1a。当(在写操作模式中)进行这种写操作时，预充电和均衡部分122a的所有晶体管Tp00、Tp01和Te0都应该截止。晶体管Tw0和Tw0B应该尽可能快地导通，且预充电均衡晶体管Tp00、Tp01和Te0应该尽可能快地截止，以不与写操作相干扰。在传送列解码信号Y0和Y1的线具有相对大的电阻分量时，写操作不能顺利进行。通常，传送列解码信号Y0、Y1的线由具有硅化物层的多晶硅层制成。因此，在硅化物工艺未被很好地实施的情况下，金属线的(薄层)电阻值可以总计几十到几百欧姆。当硅化物层通过与例如钨或钛等的耐热金属的反应满意地形成在多晶硅层上时，金属线的(薄层)电阻值为约60欧姆，但是在硅化物工艺由于多晶硅层的很小的临界尺寸而未很好地进行的情况下，(薄层)电阻值可能几百倍地增加。因此，在图4A和4B所示的电路布线中，多晶硅层在第二(Y)方向的图案变化是严重的。栅极多晶硅的临界尺寸的更严重的变化使硅化物工艺未很好(不顺利)地实施。
如果硅化物工艺非稳定地进行，那么传送例如列(Y)解码信号的信号的线路线具有大的电阻负载，这样可能在写操作中引起错误。换句话说，在参照图4A和4B的常规技术中，列失误率(fail rate)可能随着制造产量的大量减少而增加。
发明内容
期望发展出不仅高效地形成图1所示的组成列(Y)选通区块120和组成行解码器部分130a(X解码器130的一部分)的有限尺寸的晶体管，而且适合于形成晶体管操作所需的线路层以匹配高集成存储单元(例如，按照三维存储单元，其中组成SRAM单元的晶体管形成在不同层上，且其中与存储单元相联系的芯片的存储单元核心区也变得更小)最小化的单元间距。
本发明提供一种半导体存储器件，包括：存储单元区，包括沿第一方向彼此靠近设置并具有公用字线的第一和第二存储单元；外围电路区，沿第二方向接近所述存储单元区，包括具有各自的形成在半导体层中的源极、沟道和漏极的多个场效应晶体管(FET)；第一位线和第一互补位线，连接到所述第一存储单元并沿所述第二方向延伸到形成在位线金属层中的所述外围电路区；第二位线和第二互补位线，连接到所述第二存储单元并沿所述第二方向延伸到形成在所述位线金属层中的所述外围电路区；第一均衡FET，形成在所述外围电路区中并电连接到所述第一位线和所述第一互补位线且在所述第一位线和所述第一互补位线之间，其中所述第一均衡FET的一部分被所述第二位线和所述第二互补位线中至少一个重叠；第二均衡FET，形成在所述外围电路区中并电连接到所述第二位线和所述第二互补位线且在所述第二位线和所述第二互补位线之间，其中所述第二均衡FET的一部分被所述第一位线和所述第一互补位线中至少一个重叠；栅极层，包括所述场效应晶体管(FET)的所述栅极电极；和第一金属线路线，配置为沿所述第二方向传送电信号到所述第一均衡FET的所述栅极电极；以及第二金属线路线，配置为沿所述第二方向传送电信号到所述第二均衡FET的所述栅极电极。
本发明还提供一种半导体存储器件，包括：第一和第二静态随机存取存储器存储单元，在存储单元区中沿第一方向彼此靠近设置；第一和第二均衡晶体管，形成在沿第二方向靠近所述存储单元区的外围电路区中，且其分别连接到相应于所述第一和第二静态随机存取存储器的存储单元的第一和第二位线对，其中所述第一位线对包括连接到所述第一静态随机存取存储器的第一位线和第一互补位线，且其中所述第二位线对包括连接到所述第二静态随机存取存储器的第二位线和第二互补位线，并且其中相应于所述第一位线对的所述第一均衡晶体管被所述第二位线和所述第二互补位线之一重叠。
本发明还提供一种半导体存储器件，其中列选择信号通过形成在不同于栅极层的金属层中的线路线而传送到预充电和均衡晶体管的栅极，所述栅极层包括所述预充电和均衡晶体管的所述栅极电极。
本发明还提供一种构建半导体存储器件的方法，该方法包括：形成包括形成在靠近存储单元区的外围电路区中的预充电晶体管和均衡晶体管的栅极电极的栅极层；在所述栅极层上形成金属线路层，所述金属线路层配置来传送列选择信号到所述栅极电极；其中所述金属线路层形成在与包括所述栅极电极的所述栅极层不同的层。
本发明的示范性实施例提供了用于半导体存储器件的电路线布线结构和布图方法，该实施例能够减小靠近存储单元区的外围电路区所占据的面积。
本发明的另一示范性实施例提供了能在靠近半导体存储期间的存储单元区的外围电路区顺利进行电路布线并能解决一个写速度限制因素的电路布线结构。
本发明的另一示范性实施例提供了在半导体存储器件中的电路布线结构及方法，其能够大量减少在列(Y)选通区块中的列解码信号线的电阻线负载，因此防止写错误。此外，组成行解码部分的晶体管和行解码部分的操作所需的线路层可以被适当配置以匹配高集成存储单元的单元间距。组成列(Y)选通区块的晶体管和组成行解码器部分的晶体管可以在有限尺寸中设置得更高效，且晶体管操作所需的布线层可以相应于在易失性半导体存储器件中的在两个或三个维度内高度集成的存储单元的减小的单元间距而形成。
根据本发明的一个方面，在半导体存储器件中的电路线布线特征在于金属线布线层(例如，通过使用金属镶嵌工艺)形成于不同于(例如，通过使用另一金属镶嵌工艺)形成在栅极层上的字线层的层上。该金属布线层电连接到(在栅极层中的)栅极电极，并传送电信号到形成在靠近静态RAM存储单元的存储单元区中的外围电路区中的MOS晶体管的栅极电极。
有利地，静态RAM(SRAM)存储单元每个都是由六个单元晶体管构成，且该六个单元晶体管可以形成在同样的层或不同层上。形成在外围电路区中的MOS晶体管可以是用在构建列(Y)选通区块或行解码器中的P型和N型MOS晶体管。栅极层可以由多晶硅层构成，且字线层和金属布线层每个都可以由不同钨(金属)层构成。金属布线层可以是用于传送列(Y)解码信号或一部分行解码相关信号的金属层，并可以设置在由金属制成的位线层以下。
根据本发明要解决的另一技术问题，电路布线结构包括在(存储单元区/阵列内)第一方向彼此相邻设置的第一和第二静态RAM(随机存取存储器)存储单元；第一和第二P型MOS晶体管，其形成在靠近存储单元区的外围电路区中并沿第二方向(例如字线布线方向)延伸，并且其分别电连接到相应于第一和第二静态RAM存储单元的第一和第二子字线；第一和第二N型MOS晶体管，其在第二方向以预定距离与形成(外围电路中)第一和第二P型MOS晶体管的(外围电路中的)区域相分隔(分离)，且其分别电连接到第一和第二字线而形成；(在外围电路的两个(N和P)有源区之间沿第二方向延长或延伸的)第一金属(例如，镶嵌)线，其将第一P型MOS晶体管的栅极层(电极)与第一N型MOS晶体管的栅极层(电极)电连接，且其在形成第一和第二字线的相同的层上形成；和第二金属(例如，镶嵌)金属线路线，其将第二P型MOS晶体管的栅极层(电极)与第二N型MOS晶体管的栅极层(电极)电连接，(在外围电路的两个(N和P)有源区之间沿第二方向延长或延伸)且其与第一金属线平行(并在同一层)。
附图说明
下面将参照附图更全面地描述本发明的示范性实施例，在附图中，具有相同功能的部件提供有相同的参考标号。然而，本发明可以以各种不同形式实施，且不应解释为局限于此处提出的示范性实施例；而是，提供这些示范性实施例以向本领域的技术人员传达本发明的构思。
在附图中：
图1是示出半导体存储器件及其存储单元阵列及其外围电路区块的方框图；
图2是图1所示的总列(Y)选通区块的典型部分的电路图；
图3是用于实施图2所示的存储单元的常规六晶体管SRAM存储单元的电路图；
图4A和4B是示出图2所示的电路的常规布图的平面图；
图5是根据本发明的示范性实施例的工艺中的电路的垂直层结构；
图6是根据本发明的示范性实施例的图2所示的电路布图的平面图；
图7是沿图6的剖面线A-A’所取的纵向剖面图；
图8是示出图1所示的一部分行(X)解码器的总体电路图；
图9是根据本发明的示范性实施例示出图8所示的一部分行(X)解码器的实现的平面图；
图10是示出图9中所用的层的垂直排列的示意图；
图11是沿图9所示的剖面线X1-X1’所取的剖面图；
图12是沿图9所示的剖面线X2-X2’所取的剖面图。
具体实施方式
本发明的第一示范性实施例在图6中示出。
图6是根据本发明的示范性实施例的图2所示的电路布线的平面图。第二维度(Y方向)的总尺寸(范围S20)约为17微米。传送列(Y)解码信号的金属线不是通过硅化物过程形成的。图6所示的布线结构可以应用到具有图5B(图5的一部分)所示的垂直结构的存储单元的器件。在高集成存储单元中的存储单元区的垂直结构可以在图5所示的5a和5b之间变化。使用金属零主层M0P(作为外围电路区中任意可选线)是有利的。
参照图5，在常规SRAM(见图3)中，在其中未示出栅极多晶硅层的图5的5a中，有源层L10通过钨接触L13连接到金属零层M0:L15，且金属零层L15通过金属接触L17连接到第一金属层L19。第一金属层M1:19通过过孔接触L21与第二金属层M2:23连接。在示出了栅极多晶硅层L11的图5的5a中，栅极多晶硅层L11通过钨接触L13连接到金属零层M0:L15。
在图3所示的SRAM电路的垂直结构中，如在图5的5b中进一步所示的那样，与图5的5a所示的结构相比，金属零主层M0P:L16b增加到金属零层M0:L15与第一金属层MET1:L19之间。金属零层M0和金属零主层M0P通过使用例如钨等的金属的金属镶嵌工艺而形成。金属镶嵌工艺取代了早期的用于制造半导体中的互联的常规方法(例如电镀或化学气相淀积(CVD))。
适用于形成微小图案的金属镶嵌工艺的细节在本领域中是公知的，因此将省略镶嵌工艺的详细描述。
图6所示的本发明的第一示范性实施例，对于具有减小尺寸的列通道晶体管的布线和来自硅化物工艺的列失误，解决了在图4A和4B的常规技术中发现的问题。
参照图6，在各个单元区中相互邻近的存储单元1a和1b相应于图2的存储单元1a和1b。一个均衡晶体管Te0和两个预充电晶体管Tp00和Tp01形成在第二(Y)方向的P型(半导体)有源区2a和2b中。均衡晶体管Te0由在区2a内设置在第二(Y)方向的三个平行的栅极图案形成；预充电晶体管Tp00和Tp01形成在区2a的一部分和区2b中。例如，预充电晶体管Tp00的栅极多晶硅设置为在区2a和2b中的最西(最左)位置的图案和在区2b中形成的左半图案的总和。与上述相似，参考标号WC表示钨接触；第一和第二位线对BL0-BL0B和BL1-BL1B表示为沿第二(Y)方向的点线(拉长的矩形)。由多晶硅形成的栅极层表示为沿第二(Y)方向划有对角图案的实线。为了方便，均衡晶体管Te0和预充电晶体管Tp00和Tp01的栅极层条型图案通过使用多条(曲)线连接的远距离参考标号而标注。
第一均衡和预充电MOS晶体管Te0、Tp00和Tp01形成在靠近存储单元形成的单元区的外围电路区的2a和2b区(沿第二(Y)方向的扫描范围S20)中，并连接到相应于第一静态RAM存储单元1a的第一位线对BL0、BL0B。在区2a和2b中，第一位线对BL0、BL0B是由第一金属层M1形成的，但第二位线对BL1、BL1B是由不同于第一金属层M1的层形成的。
在外围电路区(在第二(Y)方向跨越范围S20)中，第二均衡和预充电MOS晶体管Te1、Tp10和Tp11形成在沿第二(Y)方向进一步与单元区相分离的区2c和2d中；区2c和2d被其中形成有第一均衡和预充电MOS晶体管Te0、Tp00和Tp01的区域(的平面)所分隔。晶体管Te1、Tp10和Tp11与相应于第二静态RAM存储单元1b的第二位线对BL1、BL1B相连。均衡晶体管Te1由三个设置在第二(Y)方向(在区2c中)彼此平行的栅极图案形成，且预充电晶体管Tp10和Tp11形成在区2c的一部分及在区2d中。例如，预充电晶体管Tp10的栅极多晶硅设置为区2c和2d的最西(最左)部分的图案和形成在区2d中的左半图案之和。
在N型有源区4a和4b中，第一和第二写通道晶体管对Tw0、Tw0B和Tw1、Tw1B形成。第一和第二写通道晶体管对Tw0、Tw0B和Tw1、Tw1B分别与相应于第一和第二静态RAM存储单元1a和1b的第一位线对BL0、BL0B和第二位线对BL1、BL1B连接。
在P型有源区2e和2f中，第一和第二读通道晶体管对Tr0、Tr0B和Tr1、Tr1B形成。第一和第二读通道晶体管对Tr0、Tr0B和Tr1、Tr1B分别与相应于第一和第二静态RAM存储单元1a和1b的第一位线对BL0、BL0B和第二位线对BL1、BL1B连接。
在图6中，传送第一列解码信号Y0的第一金属线路层Y0L在沿第二(Y)方向穿过区2f、2e、4b、4a、2d和2c之后通过接触C01电连接到区2b中的栅极层，并在穿过区2f和2e后通过接触C03电连接到区4b中的栅极层。(传送第一列解码信号Y0的)第一金属线路层Y0L与第一均衡和预充电MOS晶体管Te0、Tp00和Tp01的多晶硅栅极层以及与第一写通道晶体管对Tw0、Tw0B的多晶硅栅极层公共连接，如图2所示。根据本发明的第一示范性实施例，第一金属线路层Y0L由图5所示的金属零主层M0P:L16b形成。金属零主层M0P:L16b是形成在金属零层M0上的金属镶嵌层。优选地，金属层(例如金属零层M0和金属零主层M0P)每个都由钨(W)金属或从包括钨、铝、铜、钴、铑、铱、镍、钯、铂、银和金、其合金以及其混合物的组中选择的金属形成。
同时，(传送第二列解码信号Y1的)第二金属线路Y1L在沿第二(Y)方向穿过区2f、2e、4b和4a之后通过接触C02电连接到区2d中的栅极层，并在穿过区2f和2e后通过接触C04电连接到区4b中的栅极层。第二金属线路Y1L公共连接到第二均衡和预充电MOS晶体管Te1、Tp10和Tp11的多晶硅栅极层和第二写通道晶体管对Tw1、Tw1B的多晶硅栅极层，如图2所示。第二金属线路Y1L由图5所示的金属零主层M0P:L16b形成。
比较图6与图4A和4B，图6中的线路线没有形成为栅极多晶硅，且没有图4B所示的有源器件隔离区，因此在第一方向如X方向上尺寸减小。因此，在尺寸减小的存储单元的单元间距尺寸中设置列通道晶体管是相对容易的。
比较在例如钨的金属的镶嵌工艺中所形成的第一和第二金属线路Y0L和Y1L与图4中的相应线路(线)，该线路不是在硅化物工艺中形成的，这解决了在硅化物工艺中的失误所导致的线路电阻问题。形成在钨镶嵌工艺中的金属线的电阻值约五倍小于栅极多晶硅，且这样，在硅化物工艺中引起的列失误问题可得以避免。
此外，在参照图4A和4B的电路布线中，多晶硅层的图案变化在第二(Y)方向的每个区域中都是严重的，但在图6中，栅极多晶硅的临界尺寸的变化是小的且这有利于光刻。图6的实施例与图4A和4B的常规工艺相比，即使在硅化物工艺中也能保证工艺可靠性，并显著地提高了制造产量。换句话说，生产效率可以提高，同时获得高性能、小面积和易于光刻的布线。
图7是沿图6的剖面线A-A’所取的截面图。参照图7，第一金属线路Y0L由金属零主层M0P:L16b形成，并通过接触16a连接到金属零层MO:L15。第一金属层MET1:L19形成在金属零主层M0P:L16b上的绝缘层上。第一金属层L19变成(形成、包括)第一位线对BL0、BL0B。栅极多晶硅层L11通过接触L13连接到金属零层M0:L15。因此，用作第一金属线层(例如形成金属线Y0L)的金属零主层M0P:L16b可以通过接触而不是金属零层M0:L15的插入而直接连接到栅极多晶硅层L11。
这样，在图6所示的结构中，就每个输入/输出端口，所有的列通道晶体管公用源，器件隔离膜图案不是特别形成的，且所有晶体管的间距是相等的。列通道晶体管各自具有两个或更多个(至少两个)(指型)多晶硅栅极层和预充电和均衡晶体管，该预充电和均衡晶体管连接到位线对、公用一个源或漏结区并与它的相邻晶体管公用源区。每个晶体管组中，构成列通道晶体管的晶体管的间距是均匀的。
根据本发明的第一示范性实施例，当(作为构成列(Y)选通区块的写通道晶体管和预充电及均衡晶体管的输入而设置的)列选择信号从列选择部分输出并通过金属线路(线)公共地提供到晶体管时，该金属线路(线)具有被设置为特定金属零主层(M0P)层的结构，不考虑栅极多晶硅层或金属零层(M0)。这样，靠近存储单元取的外围电路区可以具有较小的布线面积，且在外围电路区中的电路布线可以是平滑的，且可以减轻在写操作中的一个速度限制因素。构成列(Y)选通区块的晶体管可以更有效地形成，且用于列(Y)选通区块的列解码信号线的(电阻)负载被充分减少了。
在本发明的第二示范性实施例中，构成行解码部分(行解码器的一部分，见图8)的晶体管和行解码器部分的操作所需的布线层设置得适于高度集成的存储单元的单元间距。
图8的电路布线是图1所示的X解码器130的典型行解码器部分130a。参照图8，连接到一个相应的主字线MWL:100的P型和N型晶体管10、11、12、13和20、21、22、23和四个区块选择线SiDi组成四个(反相)驱动器。
本发明的第二示范性实施例提供了图9所示的布局。如图9所示，P型晶体管10、11、12、13和N型晶体管20、21、22、23组成(反相)驱动器，且它的输入/输出线路匹配存储单元减小的单元间距而设置。
与子字线SWL0-SWL3连接的存储单元的单元间距被更多地减小，在这种情况下，用于连接到图8的选择信号中的相应区块选择信号SiDi的驱动器的输入线60、61、62和63的更有效的布局提供了占据更小面积的外围电路区。
参照图9，电路布线示出为以主字线100为中心的线对称结构。在垂直方向(第一方向X)相互靠近的第一和第二静态RAM存储单元1a和1c形成在存储单元区中(见图1的存储单元阵列110)。此第一方向(X)不依赖于在第一示范性实施例的范例中所采用的第一方向。第二SRAM存储单元1c是设置在不同于第一示范性实施例中的存储单元1b的方向的单元。
在正交(垂直)于第一方向(X)的第二方向(Y)(与主字线MWL布局方向相同的方向)，图8所示的第一和第二P型MOS晶体管10(10a和10b)和11(11a和11b)(如图9所示)形成在接近(例如邻近)存储单元区的外围电路区的区2中。第一和第二P型MOS晶体管10(10a和10b)及11(11a和11b)设置为可开关地连接在主字线MWL的第一分支74与相应的(第一和第二SRAM存储单元1a和1c的)第一和第二子字线SWL0和SWL1之间。
在外围电路区的区4中，第一和第二N型MOS晶体管20(20a和20b)及21(21a和21b)以预定距离与其中第一和第二P型MOS晶体管10(10a和10b)及11(11a和11b)形成(而且沿第二方向Y设置、延长)的区域2分隔(分离)。第一和第二N型MOS晶体管20(20a和20b)及21(21a和21b)设置为可开关地连接在主字线MWL的第二分支76与第一和第二子字线SWL0和SWL1之间。接地线75和77可以由金属零层形成。
在图9所示的外围电路区中，相应于具有图8的参考标号60的公共栅极线/结点的(沿第二Y方向延伸的)第一金属镶嵌线60形成在金属零主层M0P中，以连接在第一P型MOS晶体管10的栅极多晶硅(层)10c和第一N型MOS晶体管20的栅极多晶硅(层)20c之间。金属零主层M0P位于金属零层M0中，在该层中形成有第一和第二子字线SWL0和SWL1。
在图9所示的外围电路区中，相应于具有图8中的参考标号61的公共栅极节点/线的(沿第二Y方向延伸的)第二金属镶嵌线61连接在第二P型MOS晶体管11的栅极多晶硅(层)11c和第二N型MOS晶体管21的栅极多晶硅(层)21c之间。第二金属镶嵌线61设置得与第一金属镶嵌线60平行并在与第一金属镶嵌线60相同层上。
在图9中，在子字线上示出的参考标号40a和40b表示用于电连接在栅极多晶硅(GP)10c、20c和金属零层M0之间的钨接触WC，且接触c1到c8连接在栅极多晶硅GP和金属零主层M0P之间，且它们的功能分别相应于具有同一参考标号的图8中的元件。
图10示意性地示出了用在图9中的层的垂直排列。参照图9和10，实现(反相)驱动器晶体管的源区、沟道区和漏区的有源区2和4设置在(例如直接在)半导体基底上。栅极多晶硅层(GP)10c、20c设置在沟道区上以充当(反相)驱动器晶体管的栅极。在栅极多晶硅层10c、20c上依次设置实现子字线SWLi(例如SWL0、SWL1、SWL2、SWL3)的金属零层50和实现互联(IC)线层的金属零主层60、用于实现传送区块选择信号的线的第一金属层90和用于实现主字线MWL或电源线的第二金属层100。
图11是沿图9所示的剖面线X1-X1’所取的剖面图；且图12是沿图9所示的剖面线X2-X2’所取的剖面图。
首先参照图11，由(包括)金属零层M0形成的第一子字线50:SWL0通过位于第一子字线中(下面)的钨接触WC而与(在有源区2中的)第一P型MOS晶体管10的漏极10b以及(在有源区4中的)第一N型MOS晶体管20的漏极20b相连接。传送区块选择信号BLK-SEL(SiDi)的(包括第一金属层M1的)四条正交线90、91、92、93设置在第一子字线50上。金属零主层M0P在图11中没有明确示出，因为图11描述了沿图9所示的剖面线X1-X1’所取的剖面图。
图12示出了形成为金属零主层M0P的图9所示的金属线60。线60是设置在子字线(在剖面图中未示出)与区块选择线90、91、92和93(在位线之间)之间的钨镶嵌线层。金属零主层M0P通过接触c1和c2连接到P型和N型(反向，驱动器)晶体管的栅极多晶硅层10c和20c。在其他情况下，金属零主层M0P可以通过金属零层M0连接到栅极多晶硅层10c和20c。形成在金属零主层M0P上的接触80连接到由第一金属层M1形成的区块选择信号线之一(区块选择信号线90)。
在形成线60和61作为金属零主层M0P时，在第一方向的第一和第二字线SWL0和SWL1之间的布局具有比设置线路线作为金属零层M0的常规情况更宽的容度。在第一方向减小的存储单元间距中，在外围电路区中的行解码器部分和线路(线)的布图可以在有限尺寸中更高效地设置。
在第二示范性实施例中，通过使用由第二镶嵌工艺形成的金属层，线路(有待于与组成靠近存储单元区的外围电路区的核心电路部分的(驱动)晶体管的多晶硅栅极层相连)在形成于第一镶嵌工艺中的子字线上形成；因此晶体管的操作所需的电路布线层可以适当地设置为具有在二维或三维中高度集成的存储单元的单元间距。
因此，在第二示范性实施例中，通过使用由第二镶嵌工艺而形成的金属层，在形成在第一镶嵌工艺中的子字线上，连接在构成行解码器电路的一部分的晶体管的栅极(栅极多晶硅)层之间的互联金属线相应于每个位线对而设置；因此两个上和下行解码器部分分别设置在以主字线为中心的线对称结构中，且构成行解码器部分的四个晶体管的栅极多晶硅层图案以同样的间隔设置。这样，提供了有利光刻的栅极图案，具有提高生产产量的可能。
同时，示范性的行解码器部分电路在上面描述为反相器型，但本发明的第二示范性实施例可以用于实施或非(NOR)型行解码器部分电路。
在第二示范性实施例中，组成行解码器部分的晶体管可以更高效地设置在有限尺寸中，且控制和操作晶体管所需的电路线层可以适当排列，以在二维或三维中具有高度集成的存储单元的单元间距。
如上所述，根据本发明的电路布线，靠近存储单元区的外围电路区可以实现为更小的占据面积。
此外，电路布线在靠近半导体存储器的存储单元区的外围电路区中提供了平滑的电路线，并解决了在写操作中的一个速度限制问题。组成列(Y)选通区块的晶体管更高效地设置，因此大大减小了列解码信号线的负载。行解码器部分的晶体管和控制及操作行解码器部分所需的布线层可以相应于高度集成的存储单元的存储单元间距而形成。列(Y)选通区块的晶体管和行解码器部分的晶体管可以更高效地设置在有限尺寸中，且晶体管的控制和操作所需的电路线可以适当形成以具有在二维或三维中高度集成的存储单元的单元间距。
虽然已经参照其示范性实施例具体示出并描述了本发明，但本领域的技术人员应该理解，可以在不脱离由所附权利要求所限定的本发明的精神和范畴内对本发明进行各种形式和内容变化。例如，本发明的示范性实施例中所示的字线驱动的数目可以变化，且本领域的电路设计者可以提供许多其他的变化。此外，例如，第一示范性实施例可以变化以形成列解码信号以外的信号的布线层，作为金属零主层；且第二示范性实施例可以变化以形成信号相关的部分行解码以外的其他电路布线层，作为金属零主层。此外，虽然金属零主层描述为金属镶嵌布线层，它也可以通过其他层而实现。因此，这些和其他的变化和改进都在权利要求所限定的本发明的真正精神和范畴内。

Claims (29)

1、一种半导体存储器件，包括：
存储单元区，包括沿第一方向彼此靠近设置并具有公用字线的第一和第二存储单元；
外围电路区，沿第二方向接近所述存储单元区，包括具有各自的形成在半导体层中的源极、沟道和漏极的多个场效应晶体管(FET)；
第一位线和第一互补位线，连接到所述第一存储单元并沿所述第二方向延伸到形成在位线金属层中的所述外围电路区；
第二位线和第二互补位线，连接到所述第二存储单元并沿所述第二方向延伸到形成在所述位线金属层中的所述外围电路区；
第一均衡FET，形成在所述外围电路区中并电连接到所述第一位线和所述第一互补位线且在所述第一位线和所述第一互补位线之间，其中所述第一均衡FET的一部分被所述第二位线和所述第二互补位线中至少一个重叠；
第二均衡FET，形成在所述外围电路区中并电连接到所述第二位线和所述第二互补位线且在所述第二位线和所述第二互补位线之间，其中所述第二均衡FET的一部分被所述第一位线和所述第一互补位线中至少一个重叠；
栅极层，包括所述场效应晶体管的所述栅极电极；和
第一金属线路线，配置为沿所述第二方向传送电信号到所述第一均衡FET的所述栅极电极；以及
第二金属线路线，配置为沿所述第二方向传送电信号到所述第二均衡FET的所述栅极电极。
2、如权利要求1所述的器件，其中所述第一金属线路线叠在所述第二均衡FET的至少一部分上。
3、如权利要求1所述的器件，其中形成在所述外围电路区中的所述晶体管是实现列(Y)栅区块的P型晶体管。
4、如权利要求1所述的器件，其中所述栅极层由多晶硅形成，并且所述第一金属线路线和所述第二金属线路线中每一个都由钨形成。
5、如权利要求1所述的器件，其中所述第一金属线路线传送列解码信号到所述第一均衡FET的所述栅极电极。
6、如权利要求1所述的器件，其中所述第一金属线路线和所述第二金属线路线形成在金属线路层中，金属线路层形成在位线层下，位线层包括所述第一位线、所述第一互补位线、所述第二位线和所述第二互补位线。
7、如权利要求6所述的器件，其中所述第一金属线路线叠在所述第一互补位线下。
8、如权利要求1所述的器件，还包括：
第一写通道FET，连接到所述第一位线，形成在所述外围电路区中；和
第二写通道FET，连接到所述第一互补位线，形成在所述外围电路区中；
其中所述第一写通道FET和所述第二写通道FET的每一个的一部分被所述第一位线重叠，并且其中所述第一写通道FET和所述第二写通道FET的每一个的另一部分被所述第一互补位线重叠。
9、一种半导体存储器件，包括：
第一和第二静态随机存取存储器存储单元，在存储单元区中沿第一方向彼此靠近设置；
第一和第二均衡晶体管，形成在沿第二方向靠近所述存储单元区的外围电路区中，且其分别连接到相应于所述第一和第二静态随机存取存储器的存储单元的第一和第二位线对，其中所述第一位线对包括连接到所述第一静态随机存取存储器的第一位线和第一互补位线，且其中所述第二位线对包括连接到所述第二静态随机存取存储器的第二位线和第二互补位线，
并且其中相应于所述第一位线对的所述第一均衡晶体管被所述第二位线和所述第二互补位线之一重叠。
10、如权利要求9所述的器件，其中相应于所述第二位线对的所述第二均衡晶体管被所述第一位线和所述第一互补位线之一重叠。
11.如权利要求9所述的器件，还包括：
第一金属线路线，其沿所述第二方向延伸并配置来传送第一列解码信号到所述第一均衡晶体管和所述第一预充电晶体管的栅极电极，且形成在包括所述栅极电极的所述栅极层上；和
第二金属线路线，其沿所述第二方向延伸并配置来传送第二列解码信号到所述第二均衡晶体管和所述第二预充电晶体管的栅极电极，且形成在包括所述栅极电极的所述栅极层上。
12、如权利要求9所述的器件，其中所述第二均衡晶体管比第一均衡晶体管更远离所述存储单元区。
13、如权利要求12所述的器件，还包括：
一对第一写通道晶体管，沿所述第二方向彼此靠近形成在所述外围电路区内，分别连接到所述第一位线和所述第一互补位线。
14、如权利要求13所述的器件，还包括：
第一金属线路线，在所述第二方向延伸，配置来传送第一列解码信号到所述第一均衡晶体管和所述第一预充电晶体管以及所述第一写通道晶体管对的栅极电极，所述第一金属线路线形成在比包括所述栅极电极的栅极层更高的层上；和
第二金属线路线，在与所述第一金属线路线相同的层上沿所述第二方向延伸，并配置来传送第二列解码信号到所述第二均衡晶体管和所述第二预充电晶体管以及所述第二写通道晶体管对的栅极电极。
15、如权利要求14所述的器件，其中所述第一均衡晶体管和所述第一预充电晶体管包括指型多晶硅栅极。
16、如权利要求14所述的器件，其中所述第一和第二金属线路线由形成在所述位线对层下面的钨金属层形成。
17、如权利要求14所述的器件，其中所述第一和第二金属线路线由在第二镶嵌工艺中形成的、位于第一镶嵌工艺中形成的子字线层上的金属层形成。
18、如权利要求9所述的器件，还包括：
第一预充电晶体管，相应于所述第一位线对，形成在所述外围电路区中；和
第二预充电晶体管，相应于所述第二位线对，形成在所述外围电路区中；
其中相应于所述第一位线对的所述第一预充电晶体管中的一个被所述第二位线和所述第二互补位线中至少一个重叠。
19、如权利要求9所述的器件，还包括：
一对第一写通道晶体管，形成在所述外围电路区中，分别连接到所述第一位线和所述第一互补位线，
其中每一个所述第一写通道晶体管被所述第一位线和所述第一互补位线重叠。
20、一种半导体存储器件，其中列选择信号通过形成在不同于栅极层的金属层中的线路线而传送到预充电和均衡晶体管的栅极，所述栅极层包括所述预充电和均衡晶体管的所述栅极电极。
21、如权利要求20所述的器件，其中所述线路线包括被构建以传送列选择信号从而控制预充电和均衡的列信号线。
22、如权利要求20所述的器件，其中所述线路线由形成在第一金属层上的第二金属层形成。
23、如权利要求21所述的器件，还包括具有连接到所述预充电和均衡晶体管的栅极电极的栅极电极的写通道晶体管。
24、如权利要求20所述的器件，还包括：
存储单元区，包括沿第一方向彼此靠近设置并具有公用字线的第一和第二存储单元；
外围电路区，沿第二方向靠近存储单元区；
第一位线和第一互补位线，连接到所述第一存储单元并沿所述第二方向延伸到形成在位线金属层中的所述外围电路区；
第二位线和第二互补位线，连接到所述第二存储单元并沿所述第二方向延伸到形成在所述位线金属层中的所述外围电路区；
第一均衡晶体管，形成在所述外围电路区中并电连接到所述第一位线和所述第一互补位线且在所述第一位线和所述第一互补位线之间，其中所述第一均衡晶体管的一部分被所述第二位线和所述第二互补位线中至少一个重叠；
第二均衡晶体管，形成在所述外围电路区中并电连接到所述第二位线和所述第二互补位线且在所述第二位线和所述第二互补位线之间，其中所述第二均衡晶体管的一部分被所述第一位线和所述第一互补位线中至少一个重叠；
第一金属线路线，被配置以沿所述第二方向传送第一个所述列选择信号到所述第一均衡晶体管的栅极电极；以及
第二金属线路线，被配置以沿所述第二方向传送第二个所述列选择信号到所述第二均衡晶体管的栅极电极。
25、一种构建半导体存储器件的方法，该方法包括：
形成包括形成在靠近存储单元区的外围电路区中的预充电晶体管和均衡晶体管的栅极电极的栅极层；
在所述栅极层上形成金属线路层，所述金属线路层配置来传送列选择信号到所述栅极电极；其中所述金属线路层形成在与包括所述栅极电极的所述栅极层不同的层。
26、如权利要求25所述的方法，其中所述金属线路层是镶嵌金属层。
27、如权利要求25所述的方法，其中所述金属线路层由钨组成。
28、如权利要求25所述的方法，其中所述存储单元是三维存储单元。
29、如权利要求25所述的方法，还包括：
形成具有彼此公共连接的栅极电极的预充电晶体管、均衡晶体管和写通道晶体管。
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