+

CN107516647B - 阵列基板及其制作方法、显示装置 - Google Patents

阵列基板及其制作方法、显示装置 Download PDF

Info

Publication number
CN107516647B
CN107516647B CN201710710353.4A CN201710710353A CN107516647B CN 107516647 B CN107516647 B CN 107516647B CN 201710710353 A CN201710710353 A CN 201710710353A CN 107516647 B CN107516647 B CN 107516647B
Authority
CN
China
Prior art keywords
layer
silicon oxide
oxide layer
silicon
array substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201710710353.4A
Other languages
English (en)
Other versions
CN107516647A (zh
Inventor
李正亮
宁策
刘松
张文林
孙雪菲
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
BOE Technology Group Co Ltd
Original Assignee
BOE Technology Group Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by BOE Technology Group Co Ltd filed Critical BOE Technology Group Co Ltd
Priority to CN201710710353.4A priority Critical patent/CN107516647B/zh
Publication of CN107516647A publication Critical patent/CN107516647A/zh
Priority to US16/318,740 priority patent/US11024657B2/en
Priority to EP18832974.2A priority patent/EP3671824B1/en
Priority to PCT/CN2018/081572 priority patent/WO2019033762A1/zh
Application granted granted Critical
Publication of CN107516647B publication Critical patent/CN107516647B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/022—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being a laminate, i.e. composed of sublayers, e.g. stacks of alternating high-k metal oxides
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/01—Manufacture or treatment
    • H10D86/021—Manufacture or treatment of multiple TFTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/421—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs having a particular composition, shape or crystalline structure of the active layer
    • H10D86/423—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs having a particular composition, shape or crystalline structure of the active layer comprising semiconductor materials not belonging to the Group IV, e.g. InGaZnO
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/451—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs characterised by the compositions or shapes of the interlayer dielectrics
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/60—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs wherein the TFTs are in active matrices

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Thin Film Transistor (AREA)
  • Formation Of Insulating Films (AREA)

Abstract

本发明提供一种阵列基板及其制作方法、显示装置。该阵列基板的制作方法包括：在有源层上沉积具有多层结构的氧化硅层，其中，所述氧化硅层中的多层结构采用不完全相同的工艺条件制作；在所述氧化硅层之上沉积氮氧化硅层。通过该种结构的氧化硅层及氮氧化硅层阻挡氢向有源层中扩散，解决有源层中氢过量带来的器件短路问题。

Description

阵列基板及其制作方法、显示装置
【技术领域】
本发明涉及显示技术领域，尤其涉及一种阵列基板及其制作方法、显示装置。
【背景技术】
目前，随着技术的发展，出现了金属氧化物薄膜晶体管(Thin Film Transistor，TFT)，金属氧化物TFT具有载流子迁移率高的优点，使得TFT可以做的很小，而使平板显示器的分辨率高，显示效果好；同时用金属氧化物TFT还具有漏电流小、材料和工艺成本降低、工艺温度低、可利用涂布工艺、透明率高、带隙大等优点，备受业界关注。
现有的金属氧化物TFT中，采用钝化层的材料为氧化硅薄膜、氮化硅薄膜或氮氧化硅薄膜中的一种时，钝化层中的部分氢离子会扩散到氧化物半导体层中，导致氧化物半导体层中的氢较多，过多的氢会导致氧化物半导体层导体化，从而使TFT器件易发生短路，严重影响到TFT产品性能。
【发明内容】
本发明旨在提供一种阵列基板及其制作方法、显示装置，以解决有源层中过多氢导致的薄膜晶体管器件短路的问题。
为实现该目的，本发明提供了一种阵列基板的制作方法，包括如下步骤：
在有源层上沉积具有多层结构的氧化硅层，其中，所述氧化硅层中的多层结构采用不完全相同的工艺条件制作；
在所述氧化硅层之上沉积氮氧化硅层。
具体地，在有源层上沉积具有多层结构的氧化硅层的步骤包括：
利用比例范围在35:1～45:1之间的一氧化二氮和硅烷气体在所述有源层上沉积第一氧化硅层；
利用比例范围在75:1～85:1之间的一氧化二氮和硅烷气体在所述第一氧化硅层上沉积第二氧化硅层。
优选地，所述氮氧化硅层的沉积温度不低于250℃。
优选地，还包括对所述氮氧化硅层进行退火，所述退火温度不高于250℃。
具体地，所述第一氧化硅层的厚度范围是
Figure BDA0001382506150000021
具体地，所述第二氧化硅层的厚度范围是
Figure BDA0001382506150000022
进一步地，本发明还提供一种阵列基板，包括有源层、钝化层、公共电极、像素电极，所述钝化层包括在所述有源层远离公共电极的一侧依次层叠氧化硅层和氮氧化硅层，其中，所述氧化硅层具有制作工艺条件不完全相同的多层结构。
具体地，所述氧化硅层包括第一氧化硅层和第二氧化硅层，所述第一氧化硅层包括由比例范围在35:1～45:1之间的一氧化二氮和硅烷制成；所述第二氧化硅层包括由比例范围在75:1～85:1之间的一氧化二氮和硅烷制成。
具体地，所述第一氧化硅层的厚度范围是
Figure BDA0001382506150000023
所述第二氧化硅层的厚度范围是
Figure BDA0001382506150000024
优选地，所述有源层包括由氧化物半导体材料制成。
相应地，本发明还提供了一种显示装置，其包括上述任一技术方案所述的阵列基板。
与现有技术相比，本发明具备如下优点：
本发明针对有源层中过多的氢元素导致的薄膜晶体管易短路的问题，提供了一种阵列基板及其制作方法，将现有的单层钝化层采用具有多层结构的氧化硅层和氮氧化硅层复合的结构，且氧化硅层中的多层结构采用不完全相同的工艺条件制作。钝化层采用氧化硅层和氮氧化硅层的复合结构，能够增强钝化层对器件的保护作用，而且采用不同的工艺条件制作多层结构的氧化硅层以阻挡钝化层中氢的扩散，工艺简单，且能有效阻挡钝化层中的氢向有源层扩散，解决有源层中氢过量带来的器件短路问题。
进一步地，所述第一氧化硅层由比例范围在35:1～45:1之间的一氧化二氮和硅烷制成，以该反应气体比例制备的所述第一氧化硅层能够阻挡该层中的氢向有源层中扩散，且形成的氧化硅薄膜能够实现保护器件的目的；所述第二氧化硅层由比例范围在75:1～85:1之间的一氧化二氮和硅烷制成，与所述第一氧化硅层相比，第二氧化硅层的含氢量降低，含氧量增多，则第二氧化硅层的氢难以向第一氧化硅层扩散，即使所述第一氧化硅层发生氢的扩散，也会向含有更少氢的第二氧化硅层扩散，进一步阻挡了第一氧化硅层中的氢向有源层扩散，而且含氧量增多使得在该层能够形成致密的氧化硅薄膜用于保护器件免受外界的污染。
更进一步地，本发明提供的阵列基板中，不同氧化硅层的反应气体比例及厚度虽有所不同，但多层氧化硅层的反应气体相同，可利用同种沉积方法及装置，降低工艺复杂性及生产成本。
另外，本发明中的显示装置是在所述阵列基板的基础上进行改进的，因此，所述显示装置自然继承了所述阵列基板的全部优点。
本发明的这些方面或其他方面在以下实施例的描述中会更加简明易懂。
【附图说明】
图1为本发明提供的阵列基板的制作方法的流程示意图；
图2为本发明提供的阵列基板的局部结构示意图，其主要展示了氧化硅层的分层结构；
图3为本发明中提供的不同工艺条件下阵列基板的沟道区中氢元素的含量；
图4为采用现有方法制作TFT的特性曲线；
图5为采用本发明提供的制作方法制作的TFT的特性曲线；
图6为采用现有方法制作出的TFT沟道区氢的含量及存在状态；
图7为采用本发明提供的制作方法制作的TFT沟道区氢的含量及存在状态；
图8为本发明提供的阵列基板结构的示意图。
【具体实施方式】
下面结合附图和示例性实施例对本发明作进一步地描述，其中附图中相同的标号全部指的是相同的部件。此外，如果已知技术的详细描述对于示出本发明的特征是不必要的，则将其省略。
如图1所示，本发明实施例提供一种阵列基板的制作方法，包括如下步骤：
S10，在有源层10上沉积具有多层结构的氧化硅层20，其中所述氧化硅层中的多层结构采用不完全相同的工艺条件制作；
S20，在所述氧化硅层之上沉积氮氧化硅层30。
所述氧化硅层包括两层或两层以上结构，本实施例优选具有两层结构的氧化硅层，包括两层结构氧化硅层的阵列基板结构示意图如图2所示，所述氧化硅层为两层结构时，在有源层上沉积具有多层结构的氧化硅层的步骤包括：
在所述有源层上沉积第一氧化硅层21，所述第一氧化硅层包括由比例范围在35:1～45:1之间的一氧化二氮和硅烷制成；
在所述第一氧化硅层21上沉积第二氧化硅层22，所述第二氧化硅层包括由比例范围在75:1～85:1之间的一氧化二氮和硅烷制成。
其中，所述第一氧化硅层21和第二氧化硅层22均采用等离子化学气相沉积(PECVD)工艺。
所述第一氧化硅层优选采用反应气体比例为一氧化二氮：硅烷＝40：1，以该反应气体比例制备的所述第一氧化硅层靠近有源层，能够阻挡该层中的氢向有源层中扩散，且形成的氧化硅薄膜能够实现保护器件的目的。所述第一氧化硅层的厚度范围是
Figure BDA0001382506150000041
如第一氧化硅层的厚度可以为
Figure BDA0001382506150000044
所述第一氧化硅层的厚度优选大于
Figure BDA0001382506150000042
以形成氧化保护膜保护有源层免受其他层及外界的污染，该第一氧化硅层的厚度优选小于
Figure BDA0001382506150000043
避免阻挡钝化层中的氢向有源层扩散，导致器件导体化。
所述第二氧化硅层优选采用反应气体比例为一氧化二氮：硅烷＝80：1的目的是减少钝化层中的含氢量，阻挡过多的氢由钝化层向有源层扩散，与所述第一氧化硅层相比，第二氧化硅层的含氢量降低，含氧量增多，则第二氧化硅层的氢难以向第一氧化硅层扩散，即使所述第一氧化硅层发生氢的扩散，也会向含有更少氢的第二氧化硅层扩散，进一步阻挡了第一氧化硅层中的氢向有源层扩散，而且含氧量增多使得在该层能够形成致密的氧化硅薄膜用于保护器件免受外界的污染。
所述第二氧化硅层的厚度范围是
Figure BDA0001382506150000045
如所述第二氧化硅层的厚度可以为
Figure BDA0001382506150000046
所述第二氧化硅层的厚度优选大于
Figure BDA0001382506150000047
以阻挡氢的扩散，进而阻止器件导体化趋势；且所述第二氧化硅层的厚度优选小于
Figure BDA0001382506150000051
以避免引入过多的氧而影响器件性能。
在另一种实施例中，所述氧化硅层具有两层以上结构，在有源层上沉积具有多层结构的氧化硅层的步骤包括：
在所述有源层上沉积第一氧化硅层，所述第一氧化硅层包括由比例范围在35:1～45:1之间的一氧化二氮和硅烷制成；
在所述第一氧化硅层上沉积第三氧化硅层，所述第三层氧化硅层包括由比例范围在45：1～75：1之间的一氧化二氮和硅烷制成；
在所述第三氧化硅层上沉积第二氧化硅层，所述第二氧化硅层包括由比例范围在75:1～85:1之间的一氧化二氮和硅烷制成。
优选地，所述第一氧化硅层优选由比例为40：1的一氧化二氮和硅烷制成，所述第二氧化硅层优选由比例为40：1的一氧化二氮和硅烷制成，所述第三氧化硅层包括是由比例范围在45：1～75：1之间的一氧化二氮和硅烷制成的一层或多层氧化硅结构，如一氧化二氮和硅烷的气体比例可以为60：1的一层氧化硅结构，也可以是按照该比例的递增或递减形成的多层氧化硅结构，如第三氧化硅层包括三层结构，包括一氧化二氮和硅烷反应比例分别为50：1、60：1、70：1的三层结构。
上述结构的第三氧化硅层，与所述第一氧化硅层相比，含氢量降低，含氧量增多，作用与第二氧化硅层相似，都能进一步阻挡第一氧化硅层中的氢向有源层扩散，进而避免引起器件导体化。
在所述氧化硅层之上沉积氮氧化硅层30。
具体地，所述氮氧化硅层可以通过在等离子化学气相沉积(PECVD)装置或者注入溅射的物理气相沉积(PVD)装置中形成，沉积温度不小于250℃，由反应气体比例大于60：1的一氧化二氮和硅烷制成，如一氧化二氮与硅烷的比例可以为70：1。采用该沉积工艺和反应气体的比例是为了获取致密的二氧化硅薄膜，用于阻挡氮氧化硅层中氢的扩散，即使退火温度高于250℃，由该种方法获取的致密二氧化硅薄膜也能阻挡氮氧化硅层中氢的扩散。
优选地，所述阵列基板的制作方法，还包括：对所述氮氧化硅层进行退火处理，其退火温度不高于250℃，以减少氮氧化硅层中氢的扩散。
值得说明的是，本发明中所述的氧化硅层和氮氧化硅层组成了阵列基板的钝化层。
现有技术中钝化层是氮化硅(SiNx)层、氮氧化硅(SiON)层和氧化硅(SiOx)层中的一种。本发明提供的钝化层采用氧化硅层与氮氧化硅层复合的结构，将所述氧化硅层具有多层结构，且不同层采用不完全相同的工艺条件制作，保证该层在形成氧化保护膜的同时，阻挡氢自钝化层扩散向氧化物半导体层。
钝化层采用复合结构，不仅能够在有源层表面形成氧化物薄膜以实现将器件与外部环境的隔离开的同时，同时设置多层氧化硅层的工艺条件有效阻挡钝化层中的氢向有源层扩散。
与现有的专门设置包括氧化铟锡(ITO)、氧化铟锌(IZO)、钼(Mo)、钼钛合金(MoTi)、铜(Cu)、银(Ag)、金(Au)、Ti、锆(Zr)、钍(Th)、钒(V)、钯(Pd)、镍(Ni)和锡(Sn)材料中任一种专门用来制作作氢阻挡层相比，本发明仅通过改变钝化层的结构和沉积条件即可达到阻挡氢自钝化层扩散向氧化物半导体的目的，简单易实现，无需另外添加含有这些稀有元素的阻挡层，降低生产成本。
本发明实施例还提供一种阵列基板，包括栅极300、有源层400、钝化层200、公共电极100、像素电极500，所述钝化层包括在所述有源层远离公共电极的一侧依次层叠氧化硅层20和氮氧化硅层30，其中，所述氧化硅层20具有制作工艺条件不完全相同的多层结构。
具体地，所述有源层为金属氧化物半导体，包括氧化铟镓锌(IGZO)、氧化锌铟(ZIO)、氧化锌镓(ZGO)和氧化锌锡(ZTO)中的一种。本实施例优选所述有源层为IGZO。
目前氧化物TFT的结构主要有刻蚀阻挡型(ESL)、背沟道刻蚀型(BCE)和共面型三种类型。BCE结构中，半导体有源层靠近绝缘层一侧在源极和漏极刻蚀成型工艺时收到刻蚀液体或者刻蚀气体的影响，从而影响半导体有源层的特性。ESL结构比BCE结构需要增加一道光刻工艺，设备投入成本更高，生产周期更长。
因此，本发明实施例优选BCE类型的薄膜晶体管。本发明提供的阵列基板是4mask或5mask器件，采用五道掩模版制作出的阵列基板结构示意图如图8所示，制作5mask阵列基板的步骤如下：
步骤1，在基板上沉积导电层，通过构图工艺形成导电公共电极；步骤2，在完成步骤1的基板上沉积栅金属膜，通过构图工艺形成包括栅极的图案；步骤3，在完成步骤2的基板上通过构图工艺形成有源层的图案；步骤4、在完成步骤3的基板上形成钝化层；步骤5、在完成步骤4的基板上沉积导电层，通过构图工艺形成导电像素电极。
将步骤1中的公共电极和步骤2中的栅极用一道掩模版制作出的TFT则为4mask器件。
所述氧化硅层包括两层或两层以上结构。
本发明实施例中优选氧化硅层为两层结构，所述氧化硅层包括：靠近有源层的第一氧化硅层及设于所述第一氧化硅层远离有源层一侧的第二氧化硅；所述第一氧化硅层包括由比例范围在35:1～45:1之间的一氧化二氮和硅烷制成，优选比例为40：1的一氧化二氮和硅烷；以该反应气体比例制备的所述第一氧化硅层靠近有源层，能够阻挡该层中的氢向有源层中扩散，且形成的氧化硅薄膜能够实现保护晶体管的目的。
所述第二氧化硅层包括由比例范围在75:1～85:1之间的一氧化二氮和硅烷制成，优选比例为80：1的一氧化二氮和硅烷。与所述第一氧化硅层相比，第二氧化硅层的含氢量降低，含氧量增多，则第二氧化硅层的氢难以向第一氧化硅层扩散，即使所述第一氧化硅层发生氢的扩散，也会向含有更少氢的第二氧化硅层扩散，进一步阻挡了第一氧化硅层中的氢向有源层扩散，而且含氧量增多使得在该层能够形成致密的氧化硅薄膜用于保护器件免受外界的污染。
所述第一氧化硅层的厚度范围是
Figure BDA0001382506150000071
如第一氧化硅层的厚度可以为
Figure BDA0001382506150000072
所述第一氧化硅层的厚度优选大于
Figure BDA0001382506150000073
以形成氧化保护膜保护有源层免受其他层及外界的污染，该第一氧化硅层的厚度优选小于
Figure BDA0001382506150000074
避免无法阻挡钝化层中的氢向有源层扩散，导致器件导体化。
所述第二氧化硅层的厚度范围是
Figure BDA0001382506150000075
如所述第二氧化硅层的厚度可以为
Figure BDA0001382506150000076
所述第二氧化硅层的厚度优选大于
Figure BDA0001382506150000077
以阻挡钝化层中氢的扩散，进而阻止器件导体化趋势；且所述第二氧化硅层的厚度优选小于
Figure BDA0001382506150000078
以避免引入过多的氧而影响器件性能。
本发明另一种实施例中氧化硅层包括两层以上结构，所述氧化硅层包括：靠近有源层的第一氧化硅层、在所述第一氧化硅层远离有源层一侧依次层叠的第三氧化硅层及第二氧化硅；所述第一氧化硅层包括由比例范围在35:1～45:1之间的一氧化二氮和硅烷制成；所述第三层氧化硅层包括由比例范围在45：1～75：1之间的一氧化二氮和硅烷制成，其中第三氧化硅层为至少一层的层状结构；所述第二氧化硅层包括由比例范围在75:1～85:1之间的一氧化二氮和硅烷制成。
优选地，所述第一氧化硅层优选由比例为40：1的一氧化二氮和硅烷制成，所述第二氧化硅层优选由比例为40：1的一氧化二氮和硅烷制成。所述第三氧化硅层包括是由比例范围在45：1～75：1之间的一氧化二氮和硅烷制成的一层或多层氧化硅结构，如一氧化二氮和硅烷的气体比例可以为60：1的一层氧化硅结构，也可以是按照该比例的递增或递减形成的多层氧化硅结构，如第三氧化硅层包括三层结构，包括一氧化二氮和硅烷反应比例分别为50：1、60：1、70：1的三层结构。
下面结合实验结果对本发明实施例中的器件性能进行说明。
本发明实施例提供的不同工艺条件下沟道区中氢元素的含量如图3所示，一氧化二氮和硅烷的比例为40：1时，沟道层中氢的含量比一氧化二氮和硅烷的比例为80：1时多了半个数量级左右。但一氧化二氮和硅烷的比例为40：1，且钝化层的沉积温度为170℃时，沟道层中氢的含量大大降低。说明降低退火温度能很大程度上阻挡钝化层中的氢向有源层扩散。
图6为采用本发明提供的工艺条件之前即采用现有技术制作出的TFT，TFT器件沟道区中氢的含量及存在状态，由图6可知，过量的氢在沟道区中大多与氧结合，以氢氧基的形态存在，且均匀分布在沟道区。图7为采用本发明提供的制作工艺，改变钝化层工艺后器件沟道区氢的含量及存在状态，过多的氢在有源层中的存在形态及分布情况知氢氧基的含量趋近于零，即有源层的沟道区中基本不含有氢氧基，说明改变钝化层的结构及工艺条件能有效阻挡氢向有源层中扩散。
图4为采用现有技术制作出的TFT的特性曲线，图中TFT器件的W/L＝10/20，从图4中可以看出，TFT的Vth随着Vds变化的趋势仍为负偏，且由于器件L较长，器件出现导体化趋势，TFT的Vth出现显著负偏。图5为采用本发明提供的制作方法改变钝化层的结构及工艺条件之后，对TFT进行性能测试的特性曲线图，从如5可知，氧化物薄膜晶体管的Vth随着Vds变化的趋势为负偏，但当Vds从5.1V到15.1V后，氧化物薄膜晶体管的Vth基本不随Vds的变化而变化，说明改变钝化层来阻挡氢向氧化物导体层扩散的处理对氧化物薄膜晶体管的性能起到很大的改善作用。
另外，本发明还提供一种显示装置，该显示装置包括上述的阵列基板。
本发明实施例还提供一种显示装置，包括上述阵列基板，所述显示装置可以为：显示面板、液晶面板、电子纸、OLED面板、液晶电视、液晶显示器、数码相框、手机、平板电脑等任何具有显示功能的产品或部件。
由于所述显示装置是在所述阵列基板的基础上进行改进的，因此，所述显示装置自然继承了所述阵列基板的全部优点。
虽然上面已经示出了本发明的一些示例性实施例，但是本领域的技术人员将理解，在不脱离本发明的原理或精神的情况下，可以对这些示例性实施例做出改变，本发明的范围由权利要求及其等同物限定。

Claims (10)

1.一种阵列基板的制作方法，其特征在于，包括如下步骤：
在有源层上沉积具有多层结构的氧化硅层，其中，所述氧化硅层中的多层结构采用不完全相同的工艺条件制作；
其中，所述在有源层上沉积具有多层结构的氧化硅层，包括：
在所述有源层上沉积第一氧化硅层；
利用比例范围在75:1～85:1之间的一氧化二氮和硅烷气体在所述第一氧化硅层上沉积第二氧化硅层；
在所述氧化硅层之上沉积氮氧化硅层，所述氮氧化硅层采用反应气体比例大于60:1的一氧化二氮和硅烷制备；所述氧化硅层和所述氮氧化硅层组成了阵列基板的钝化层；
对所述氮氧化硅层进行退火处理，其退火温度不高于250℃。
2.根据权利要求1所述的阵列基板的制作方法，其特征在于，所述在有源层上沉积具有多层结构的氧化硅层的步骤包括：
利用比例范围在35:1～45:1之间的一氧化二氮和硅烷气体在所述有源层上沉积第一氧化硅层。
3.根据权利要求1所述的阵列基板的制作方法，其特征在于，所述氮氧化硅层的沉积温度不低于250℃。
4.根据权利要求1所述的阵列基板的制作方法，其特征在于，所述第一氧化硅层的厚度范围是
Figure FDA0002828523760000011
5.根据权利要求1所述的阵列基板的制作方法，其特征在于，所述第二氧化硅层的厚度范围是
Figure FDA0002828523760000012
6.一种阵列基板，包括有源层、钝化层、公共电极、像素电极，其特征在于，所述钝化层包括在所述有源层远离公共电极的一侧依次层叠氧化硅层和氮氧化硅层，其中，所述氧化硅层具有制作工艺条件不完全相同的多层结构；其中，所述氧化硅层包括第一氧化硅层和第二氧化硅层，所述第二氧化硅层包括由比例范围在75:1～85:1之间的一氧化二氮和硅烷制成；所述氮氧化硅层采用反应气体比例大于60:1的一氧化二氮和硅烷制备；所述氧化硅层和所述氮氧化硅层组成了阵列基板的钝化层；所述氮氧化硅层进行过退火处理，其退火温度不高于250℃。
7.根据权利要求6所述的阵列基板，其特征在于，所述第一氧化硅层包括由比例范围在35:1～45:1之间的一氧化二氮和硅烷制成。
8.根据权利要求6所述的阵列基板，其特征在于，所述第一氧化硅层的厚度范围是
Figure FDA0002828523760000021
所述第二氧化硅层的厚度范围是
Figure FDA0002828523760000022
9.根据权利要求6所述的阵列基板，其特征在于，所述有源层包括由氧化物半导体材料制成。
10.一种显示装置，其特征在于，包括权利要求6-9任一项所述的阵列基板。
CN201710710353.4A 2017-08-18 2017-08-18 阵列基板及其制作方法、显示装置 Active CN107516647B (zh)

Priority Applications (4)

Application Number Priority Date Filing Date Title
CN201710710353.4A CN107516647B (zh) 2017-08-18 2017-08-18 阵列基板及其制作方法、显示装置
US16/318,740 US11024657B2 (en) 2017-08-18 2018-04-02 Transistor, array substrate and method of manufacturing the same, display device
EP18832974.2A EP3671824B1 (en) 2017-08-18 2018-04-02 Transistor, array substrate and manufacturing method therefor, and display device
PCT/CN2018/081572 WO2019033762A1 (zh) 2017-08-18 2018-04-02 晶体管、阵列基板及其制作方法、显示装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201710710353.4A CN107516647B (zh) 2017-08-18 2017-08-18 阵列基板及其制作方法、显示装置

Publications (2)

Publication Number Publication Date
CN107516647A CN107516647A (zh) 2017-12-26
CN107516647B true CN107516647B (zh) 2021-02-26

Family

ID=60723504

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201710710353.4A Active CN107516647B (zh) 2017-08-18 2017-08-18 阵列基板及其制作方法、显示装置

Country Status (4)

Country Link
US (1) US11024657B2 (zh)
EP (1) EP3671824B1 (zh)
CN (1) CN107516647B (zh)
WO (1) WO2019033762A1 (zh)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107516647B (zh) * 2017-08-18 2021-02-26 京东方科技集团股份有限公司 阵列基板及其制作方法、显示装置
CN109585381B (zh) * 2018-09-20 2020-04-03 合肥鑫晟光电科技有限公司 显示基板的制备方法、显示装置
CN109873001A (zh) * 2019-02-26 2019-06-11 深圳市华星光电半导体显示技术有限公司 阵列基板及其制作方法
CN111403425B (zh) * 2020-03-31 2023-04-14 成都京东方显示科技有限公司 阵列基板及其制作方法、显示面板
CN111508895B (zh) * 2020-04-30 2023-04-14 成都京东方显示科技有限公司 阵列基板、显示面板以及阵列基板的制作方法
KR20230069360A (ko) * 2021-11-12 2023-05-19 엘지디스플레이 주식회사 표시장치
CN114447079B (zh) * 2022-01-26 2025-01-10 深圳市华星光电半导体显示技术有限公司 柔性oled显示面板及其制备方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102683422A (zh) * 2012-03-21 2012-09-19 京东方科技集团股份有限公司 氧化物薄膜晶体管及制作方法、阵列基板、显示装置
CN103887343A (zh) * 2012-12-21 2014-06-25 北京京东方光电科技有限公司 薄膜晶体管及其制作方法、阵列基板和显示装置

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5213422B2 (ja) * 2007-12-04 2013-06-19 キヤノン株式会社 絶縁層を有する酸化物半導体素子およびそれを用いた表示装置
KR20110133251A (ko) * 2010-06-04 2011-12-12 삼성전자주식회사 박막 트랜지스터 표시판 및 그 제조 방법
US8841665B2 (en) * 2012-04-06 2014-09-23 Electronics And Telecommunications Research Institute Method for manufacturing oxide thin film transistor
CN102703879A (zh) * 2012-05-22 2012-10-03 上海华力微电子有限公司 金属硅化物阻挡层薄膜的沉积方法
CN103077943B (zh) * 2012-10-26 2016-04-06 京东方科技集团股份有限公司 阵列基板及其制作方法、显示装置
US9893088B2 (en) * 2013-05-29 2018-02-13 Joled Inc. Thin film transistor device, method for manufacturing same and display device
CN105097940A (zh) * 2014-04-25 2015-11-25 上海和辉光电有限公司 薄膜晶体管阵列衬底结构及其制造方法
CN104538405B (zh) * 2015-01-04 2018-02-27 京东方科技集团股份有限公司 一种阵列基板及其制造方法和显示装置
CN107516647B (zh) * 2017-08-18 2021-02-26 京东方科技集团股份有限公司 阵列基板及其制作方法、显示装置

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102683422A (zh) * 2012-03-21 2012-09-19 京东方科技集团股份有限公司 氧化物薄膜晶体管及制作方法、阵列基板、显示装置
CN103887343A (zh) * 2012-12-21 2014-06-25 北京京东方光电科技有限公司 薄膜晶体管及其制作方法、阵列基板和显示装置

Also Published As

Publication number Publication date
US20200286929A1 (en) 2020-09-10
EP3671824A4 (en) 2021-05-26
US11024657B2 (en) 2021-06-01
CN107516647A (zh) 2017-12-26
WO2019033762A1 (zh) 2019-02-21
EP3671824B1 (en) 2024-05-15
EP3671824A1 (en) 2020-06-24

Similar Documents

Publication Publication Date Title
CN107516647B (zh) 阵列基板及其制作方法、显示装置
JP6129312B2 (ja) アレイ基板の製造方法、アレイ基板及び表示装置
CN103021939B (zh) 一种阵列基板及其制造方法、显示装置
US9947796B2 (en) Oxide thin film transistor and manufacturing method thereof, array substrate and display device
CN110098261A (zh) 一种薄膜晶体管及其制作方法、显示基板、面板、装置
WO2015043220A1 (zh) 薄膜晶体管及其制备方法、阵列基板和显示装置
US20160380105A1 (en) Oxide thin film transistor and method for manufacturing the same, array substrate and method for manufacturing the same, and display device
US20150311345A1 (en) Thin film transistor and method of fabricating the same, display substrate and display device
CN112397573A (zh) 一种阵列基板及其制备方法、显示面板
WO2022267554A1 (zh) 薄膜晶体管的制备方法及薄膜晶体管
CN103021959B (zh) 一种阵列基板及其制造方法、显示装置
CN103474439A (zh) 一种显示装置、阵列基板及其制作方法
WO2020114101A1 (zh) 薄膜晶体管、显示基板及其制备方法、显示装置
WO2020186450A1 (zh) 薄膜晶体管及其制造方法、显示面板、显示装置
CN103199114B (zh) 薄膜晶体管及其制作方法、阵列基板和显示装置
CN103400802A (zh) 阵列基板及其制作方法和显示装置
CN112420607A (zh) 一种阵列基板制程方法及显示面板
WO2014172957A1 (zh) 电路板、其制作方法以及显示装置
CN203118950U (zh) 一种阵列基板及显示装置
CN105826250A (zh) 薄膜晶体管、阵列基板、显示装置及薄膜晶体管制作方法
US9685463B2 (en) Array substrate, its manufacturing method, display panel and display device
CN111312826B (zh) 一种显示面板及其制作方法、显示模组及电子装置
US10199510B2 (en) Thin film transistor, thin film transistor manufacturing method and array substrate
CN104701326A (zh) 阵列基板及其制造方法和显示装置
US20240186336A1 (en) Display panel and manufacturing method thereof

Legal Events

Date Code Title Description
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant
点击 这是indexloc提供的php浏览器服务，不要输入任何密码和下载